KR100395797B1 - 칩 적층에 적합한 전극 패드 구조를 갖는 반도체 칩 및이를 이용한 적층 패키지 소자 - Google Patents

칩 적층에 적합한 전극 패드 구조를 갖는 반도체 칩 및이를 이용한 적층 패키지 소자 Download PDF

Info

Publication number
KR100395797B1
KR100395797B1 KR10-2001-0054148A KR20010054148A KR100395797B1 KR 100395797 B1 KR100395797 B1 KR 100395797B1 KR 20010054148 A KR20010054148 A KR 20010054148A KR 100395797 B1 KR100395797 B1 KR 100395797B1
Authority
KR
South Korea
Prior art keywords
semiconductor chip
electrode pads
chip
semiconductor
chips
Prior art date
Application number
KR10-2001-0054148A
Other languages
English (en)
Other versions
KR20030020707A (ko
Inventor
정도수
최완균
Original Assignee
주식회사 바른전자
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 바른전자 filed Critical 주식회사 바른전자
Priority to KR10-2001-0054148A priority Critical patent/KR100395797B1/ko
Publication of KR20030020707A publication Critical patent/KR20030020707A/ko
Application granted granted Critical
Publication of KR100395797B1 publication Critical patent/KR100395797B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 칩 적층형 패키지 소자 및 이를 구성하는 단위 반도체 칩에 관한 것이다. 본 발명에 따른 반도체 칩은 복수의 신호용 전극 패드와 검사용 전극 패드가 서로 마주 보도록 칩 활성면에 배치되어 있다. 신호용 전극 패드들은 활성면의 주변부에 'L'자 형상으로 배치될 수 있다. 적층 패키지 소자는 이러한 전극 패드 구조를 갖는 제1 반도체 칩과 제2 반도체 칩이 적층되어 형성되며, 제2 반도체 칩은 제1 반도체 칩 위에 제1 반도체 칩의 신호용 전극 패드들이 노출되도록 어긋나게 적층된다. 적층되는 반도체 칩들은 크기와 기능이 동일한 동종 칩일 수도 있고, 크기와 기능이 서로 다른 이종 칩일 수도 있다. 반도체 칩은 리드 프레임의 다이 패드에 부착되며, 반도체 칩의 신호용 전극 패드는 본딩 와이어를 통해 리드 프레임의 전도성 리드와 전기적으로 연결되지만, 검사용 전극 패드는 본딩 와이어와 연결되지 않고 남아 있다. 본 발명에 따르면, 복수의 반도체 칩을 유연하게 적층할 수 있고, 미러 칩을 준비하지 않아도 되기 때문에, 많은 입출력 핀이 요구되는 반도체 칩을 적층하는 것이 가능하다.

Description

칩 적층에 적합한 전극 패드 구조를 갖는 반도체 칩 및 이를 이용한 적층 패키지 소자{Semiconductor chip having electrode pad arrangement suitable for chip stacking and a chip stacked package device comprising such chips}
본 발명은 반도체 패키지 기술에 관한 것으로서, 좀 더 구체적으로는 전극패드가 칩 활성면에 한쪽에 집중적으로 배치된 반도체 칩 및 이러한 칩이 적층된 적층 패키지 소자에 관한 것이다.
반도체 집적회로 소자는 패키지로 조립되어 인쇄회로기판에 실장된다. 그런데, 반도체 소자의 집적도가 향상되고 성능이 높아지면서 반도체 칩 자체의 크기가 증가한다. 이에 따라 반도체 소자의 실장밀도를 높여야 할 필요성이 커지게 되었다. 적층형 소자는 이러한 요구를 충족할 수 있는 하나의 대안이 될 수 있는데, 적층형 소자는 여러 기능을 하는 칩을 하나의 패키지로 구현할 수 있다는 점에서도 유리한 점이 있다. 적층형 소자는 패키지되지 않은 개별 칩을 여러 개 적층시켜 구현할 수도 있고, 조립 공정이 끝난 패키지 소자 여러 개를 적층시킬 수도 있다.
패키지 적층형 소자는 개별 반도체 패키지가 반도체 칩보다는 적어도 2배 이상의 두께를 갖기 때문에, 적층된 소자의 전체 두께가 증가한다는 문제가 있으며, 적층된 개별 패키지 소자를 전기적으로 서로 연결시키기 위해서 개별 패키지의 몸체 밖으로 둘출된 외부 리드에 대한 변형, 예컨대, 상부에 위치하는 개별 패키지의 외부 리드를 그 아래에 위치하는 개별 패키지의 외부 리드에 끼우거나, 적층되는 개별 패키지의 외부 리드에 수직으로 구멍을 뚫고 그 구멍에 연결 단자를 삽입하여 적층 패키지의 외부 접속 단자를 활용해야 하는 등의 변형이 필요하기 때문에 적층형 소자의 수율이 떨어진다는 문제가 있다.
한편, 칩 적층형 패키지 소자를 구현하기 위해, 복수의 반도체 칩을 하나의 리드 프레임에 탑재하여 하나의 패키지로 구성한 멀티 칩 패키지(multi chip package) 기술이 사용된다. 멀티 칩 패키지 기술은 패키지 소자의 소형화와 경량화요구가 더욱 강한 휴대용 전화기 등에 많이 적용되고 있다. 예를 들어서, 메모리 기능을 수행하는 플래시 메모리(flash memory)와 에스램(SRAM;Synchronous RAM) 칩을 하나의 TSOP(Thin Small Outline Package)로 구성하면 각각의 단위 반도체 칩 패키지 두 개를 이용하는 것보다 크기나 무게 및 실장면적에서 소형화와 경량화에 유리하다.
일반적으로 두 개의 반도체 칩을 하나의 패키지 내에 구성하는 방법에는 두 개의 반도체 칩을 적층하는 방법과 병렬로 배열하는 방법이 있다. 전자의 경우 반도체 칩을 적층하는 구조이므로 공정이 복잡하고 한정된 두께에서 안정된 공정을 확보하기 어려운 단점이 있고, 후자의 경우 평면상에 두 개의 반도체 칩을 배열하는 구조이므로 사이즈 감소에 의한 소형화의 장점을 얻기가 어렵다. 보통 소형화와 경량화가 필요한 패키지에 적용되는 형태로서 반도체 칩을 적층하는 형태가 많이 사용된다.
본 발명은 2개 이상의 반도체 칩을 하나의 리드 프레임에 적층하는 구조에 적용된다. 칩 적층형 구조를 실현하는 데에는 동일한 구조의 반도체 칩을 대칭 칩 형태로 준비하여 적층하거나 구조가 서로 다른 이종 반도체 칩을 적층하는 방법을 사용할 수 있다. 그런데, 동종의 대칭 칩은 일반 칩에 비해 전극 패드의 수가 2배로 많이 필요하고, 이종 반도체 칩을 적층하려면 칩의 크기가 더 큰 것을 밑에 두고 그 위에 크기가 작은 것을 적층하여야 하는데, 칩의 크기 차이에 따라서는 적층이 어려울 수 있다.
따라서, 본 발명의 목적은 동일 칩의 적층이나 이종 칩의 적층에 유연하게 적용할 수 있는 칩 적층형 패키지 소자 및 이에 적합한 전극 패드 배열을 갖는 반도체 칩을 제공하는 것이다.
도 1은 본 발명에 따른 단위 반도체 칩의 평면도.
도 2는 본 발명에 따른 칩 적층형 패키지 소자의 부분 평면도.
도 3은 본 발명에 따른 칩 적층형 패키지 소자의 부분 단면도.
<도면의 주요 부호에 대한 설명>
10, 20: 단위 반도체 칩
12, 14, 22, 24: 검사용 전극 패드
16, 18, 26, 28: 신호용 전극 패드
30: 본딩 와이어
40: 다이 패드
50: 내부 리드
본 발명에 따른 단위 반도체 칩은 복수의 회로 소자가 형성된 활성면을 가지는 반도체 집적회로 칩으로서, 상기 활성면은 상기 복수의 회로 소자를 외부와 전기적으로 연결하는 복수의 전극 패드가 배치되는 주변부를 가지고, 상기 복수의 전극 패드는 신호용 전극 패드들과 검사용 전극 패드들을 포함하며, 상기 신호용 전극 패드들과 검사용 전극 패드들은 상기 주변부에서 서로 마주 보도록 배치되어 있는 것을 특징으로 한다. 본 발명의 실시예에 따르면, 상기 활성면은 4각형상이고 상기 주변부는 4개의 변을 가지며 반도체 칩의 신호용 전극 패드들은 상기 4개의 변 중 인접하는 2개의 변을 따라 'L'자 형상으로 배치된다.
한편, 본 발명에 따른 적층 패키지 소자는 복수의 반도체 칩이 적층되는 소자로서, 상기 복수의 반도체 칩은 제1 반도체 칩과 이 제1 반도체 칩 위에 적층되는 제2 반도체 칩을 포함하고, 상기 제1 반도체 칩과 제2 반도체 칩은 각각 복수의 회로 소자가 형성된 활성면을 가지며, 이 활성면은 상기 복수의 회로 소자를 외부와 전기적으로 연결하는 복수의 전극 패드가 배치되는 주변부를 가지고, 상기 복수의 전극 패드는 신호용 전극 패드들과 검사용 전극 패드들을 포함하며, 상기 신호용 전극 패드들과 검사용 전극 패드들은 상기 주변부에서 서로 마주 보도록 배치되어 있으며, 상기 제2 반도체 칩은 제1 반도체 칩 위에 이 제1 반도체 칩의 신호용전극 패드들이 노출되도록 어긋나게 적층되는 것을 특징으로 한다. 본 발명의 실시예에 따르면, 상기 제1 반도체 칩과 제2 반도체 칩은 그 활성면이 4각형상이고 상기 주변부는 4개의 변을 가지며 반도체 칩의 신호용 전극 패드들은 상기 4개의 변 중 인접하는 2개의 변을 따라 'L'자 형상으로 배치된다. 적층되는 반도체 칩들은 크기와 기능이 동일한 동종 칩일 수도 있고, 기능과 크기가 서로 다른 이종 칩일 수도 있다.
실시예
이하, 도면을 참조로 본 발명의 바람직한 실시예에 대하여 설명한다.
도 1은 본 발명에 따른 전극 패드 배열을 갖는 단위 반도체 칩의 평면도이다.
반도체 칩(10)은 복수의 전자 회로가 집적되어 있는 집적회로 칩인데, 적층 패키지 소자를 구성하는 단위라는 의미에서 단위 반도체 칩이라고도 한다. 칩(10)의 활성면(즉, 도면상의 상부면)은 패시베이션 층(passivation layer)으로 덮혀 있는데 복수의 전극 패드는 패시베이션 층으로부터 노출되어 있다. 칩의 활성면의 주변부에 복수의 전극 패드(12, 14, 16, 18)를 배치한다. 전극 패드는 칩에 집적되어 있는 전자 회로들을 외부와 전기적으로 연결시키는 전기 접속부이다. 전극 패드를 칩의 주변부에 배치하는 가장 큰 이유는 칩 주변 영역이 접속부를 위한 가장 넓은 공간을 제공할 수 있기 때문이다.
복수의 전극 패드는 검사용 전극 패드(12, 14)와 신호용 전극 패드(16, 18)를 포함한다. 검사용 전극 패드(12, 14)는 특정 검사 목적으로만 사용되는 패드인데, 예컨대, 다이(die)를 프루빙(probing)하는 데에 사용된다. 이 검사용 전극 패드(12, 14)는 반도체 칩의 내부 회로와는 연결되어 있지만, 패키지 소자의 외부 전기 단자와는 연결되지 않는다. 즉, 반도체 칩을 패키지할 때 와이어 본딩되지 않고 남아 있다. 한편, 신호용 전극 패드(16, 18)는 반도체 칩의 내부 회로와도 연결되어 있고, 패키지 소자의 외부 전기 단자에도 연결된다. 이러한 신호용 전극 패드(16, 18)는 반도체 칩이 예컨대, 512M 플래시 메모리인 경우, 패키지의 외부 전기 단자 중 데이터 입출력 핀 I/O0 ~ I/O7, 명령 래치 인에이블(CLE), 어드레스 래치 인에이블(ALE), 칩 인에이블(CE), 읽기 인에이블(RE), 쓰기 인에이블(WE), 쓰기 보호(WP), 읽기/비지 출력(R/B), Vcc, Vss 핀과 전기적으로 연결되는 패드이다.
도 1에 도시한 것처럼, 검사용 전극 패드들과 신호용 전극 패드들은 각각 분리 배치되어 활성면 상에서 서로 마주보도록 배열되어 있다. 즉, 4각형상의 활성면의 4개의 변 중 2개의 인접한 변을 따라 신호용 전극 패드들(16, 18)을 'L'자 형상으로 배치하고, 이것에 마주보도록 나머지 2개의 변을 따라 검사용 전극 패드들(12, 14)을 배치한다.
이러한 전극 패드 구조를 갖는 단위 반도체 칩을 이용하면, 적층 칩 구조의 패키지 소자를 구현하는 것이 매우 용이하다.
도 2는 본 발명에 따른 칩 적층형 패키지 소자의 부분 평면도이고, 도 3은 본 발명에 따른 칩 적층형 패키지 소자의 부분 단면도이다.
본 발명에 따른 전극 패드 배열을 갖는 단위 반도체 칩인 제1 반도체 칩(10) 위에 제2 반도체 칩(20)을 적층한다. 칩을 적층할 때에는, 제1 반도체 칩(10)의 신호용 전극 패드(16, 18)와 제2 반도체 칩(20)의 신호용 전극 패드(26, 28)가 같은 방향을 향하도록 한 상태에서, 제1 반도체 칩의 신호용 전극 패드(16, 18)가 제2 반도체 칩(20)에 의해 가려지지 않고 노출되도록 한다. 한편, 제1 반도체 칩(10)의 검사용 전극 패드(12, 14)와 제2 반도체 칩(20)의 검사용 전극 패드(22, 24)도 같은 방향으로 배열되지만, 제1 반도체 칩(10)의 검사용 전극 패드(12, 14)는 제2 반도체 칩(20)에 의해 덮혀 외부로 노출되지 않도록 한다. 즉, 제1 반도체 칩(10)의 신호용 전극 패드(16, 18)가 노출되도록 제1 반도체 칩(10)과 제2 반도체 칩(20)을 어긋나게 적층한다.
한편, 제1 반도체 칩(10)은 리드 프레임의 다이 패드(40)에 부착되는데, 리드 프레임은 전도성 금속 판으로부터 스탬프 가공이나 식각 공정에 의해 만들어진다. 이 과정에서 리드 프레임의 전도성 리드(50)가 동시에 형성된다. 리드 프레임은 리드들 사이의 연결부에 의해 하나의 몸체로 유지되는데, 이 연결부는 리드 프레임을 다이와 결합하고 패키지 몸체를 형성한 다음에는 제거된다. 전도성 리드(50)는 금선(gold wire)와 같은 본딩 와이어(30)에 의해 신호용 전극 패드(16, 18, 26, 28)와 전기적으로 연결된다. 앞에서 설명한 바와 같이, 검사용 전극 패드(12, 14, 22, 24)는 본딩 와이어와 연결되지 않고 남아 있다.
본 발명에 따른 적층 패키지 소자를 구성하는 단위 반도체 칩(10, 20)은 기능과 크기가 동일한 동종 칩일 수도 있고, 기능과 크기가 서로 다른 이종 칩(예컨대, 플래시 메모리 칩 SRAM 칩)일 수도 있다.
이상 설명한 바와 같이, 반도체 칩의 활성면에 배치되는 전극 패드를 한쪽으로 집중되게 배치함으로써, 동일 칩 또는 이종 칩들을 유연하게 적층할 수 있다.
또한, 동일 칩을 복수개 적층할 경우에도 하나의 리드 프레임을 사이에 두고 반대쪽 면에 각각의 단위 반도체 칩을 적층하는 종래 기술에서 필요한 소위, 미러 칩(mirror chip)을 준비할 필요가 없기 때문에, 그만큼 전극 패드의 수를 줄일 수 있고, 따라서 많은 입출력 핀이 요구되는 반도체 칩을 효과적으로 적층하는 것이 가능하다.
또한, 기능과 크기가 서로 다른 복수개의 반도체 칩을 적층할 경우에도, 하부 반도체 칩의 신호용 전극 패드가 노출되도록 하기만 하면 되기 때문에, 적층되는 칩의 선택이나 배치가 자유롭고 유연하게 적층할 수 있다.

Claims (8)

  1. 복수의 회로 소자가 형성된 활성면을 가지는 반도체 집적회로 칩으로서,
    상기 활성면은 상기 복수의 회로 소자를 외부와 전기적으로 연결하는 복수의 전극 패드가 배치되는 주변부를 가지고,
    상기 복수의 전극 패드는 신호용 전극 패드들과 검사용 전극 패드들을 포함하며, 상기 신호용 전극 패드들과 검사용 전극 패드들은 상기 주변부에서 서로 마주 보도록 배치되어 있는 것을 특징으로 하는 반도체 집적회로 칩.
  2. 제1항에서,
    상기 활성면은 사각형상이고, 상기 주변부는 4개의 변을 가지며, 상기 신호용 전극 패드들은 상기 4개의 변 중 2개의 인접한 변을 따라 'L'자 모양으로 배치되어 있는 것을 특징으로 하는 반도체 집적회로 칩.
  3. 복수의 반도체 칩이 적층되어 형성되는 적층 패키지 소자로서,
    상기 복수의 반도체 칩은 제1 반도체 칩과 이 제1 반도체 칩 위에 적층되는 제2 반도체 칩을 포함하고,
    상기 제1 반도체 칩과 제2 반도체 칩은 각각 복수의 회로 소자가 형성된 활성면을 가지며, 이 활성면은 상기 복수의 회로 소자를 외부와 전기적으로 연결하는 복수의 전극 패드가 배치되는 주변부를 가지고, 상기 복수의 전극 패드는 신호용전극 패드들과 검사용 전극 패드들을 포함하며, 상기 신호용 전극 패드들과 검사용 전극 패드들은 상기 주변부에서 서로 마주 보도록 배치되어 있으며,
    상기 제2 반도체 칩은 제1 반도체 칩 위에 이 제1 반도체 칩의 신호용 전극 패드들이 노출되도록 어긋나게 적층되는 것을 특징으로 하는 적층 패키지 소자.
  4. 제3항에서,
    상기 활성면은 사각형상이고, 상기 주변부는 4개의 변을 가지며, 상기 신호용 전극 패드들은 상기 4개의 변 중 2개의 인접한 변을 따라 'L'자 모양으로 배치되어 있는 것을 특징으로 하는 적층 패키지 소자.
  5. 제3항 또는 제4항에서,
    상기 제1 반도체 칩과 제2 반도체 칩은 기능과 크기가 동일한 반도체 칩인 것을 특징으로 하는 적층 패키지 소자.
  6. 제3항 또는 제4항에서,
    상기 제1 반도체 칩과 제2 반도체 칩은 기능과 크기가 서로 다른 반도체 칩인 것을 특징으로 하는 적층 패키지 소자.
  7. 제3항 또는 제4항에서,
    상기 제1 반도체 칩은 다이 패드 위에 부착되는 것을 특징으로 하는 적층 패키지 소자.
  8. 제7항에서,
    상기 제1 반도체 칩과 제2 반도체 칩의 신호용 전극 패드들은 복수의 리드와 본딩 와이어에 의해 전기적으로 연결되는 것을 특징으로 하는 적층 패키지 소자.
KR10-2001-0054148A 2001-09-04 2001-09-04 칩 적층에 적합한 전극 패드 구조를 갖는 반도체 칩 및이를 이용한 적층 패키지 소자 KR100395797B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2001-0054148A KR100395797B1 (ko) 2001-09-04 2001-09-04 칩 적층에 적합한 전극 패드 구조를 갖는 반도체 칩 및이를 이용한 적층 패키지 소자

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2001-0054148A KR100395797B1 (ko) 2001-09-04 2001-09-04 칩 적층에 적합한 전극 패드 구조를 갖는 반도체 칩 및이를 이용한 적층 패키지 소자

Publications (2)

Publication Number Publication Date
KR20030020707A KR20030020707A (ko) 2003-03-10
KR100395797B1 true KR100395797B1 (ko) 2003-08-25

Family

ID=27722411

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0054148A KR100395797B1 (ko) 2001-09-04 2001-09-04 칩 적층에 적합한 전극 패드 구조를 갖는 반도체 칩 및이를 이용한 적층 패키지 소자

Country Status (1)

Country Link
KR (1) KR100395797B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100843441B1 (ko) * 2007-01-02 2008-07-03 삼성전기주식회사 멀티칩 패키지
CN108878408A (zh) * 2017-05-10 2018-11-23 叶秀慧 薄型化双芯片的叠接封装结构
JP2021089932A (ja) * 2019-12-03 2021-06-10 キオクシア株式会社 半導体記憶装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04302164A (ja) * 1991-03-29 1992-10-26 Fujitsu Ltd 半導体装置
KR19990069438A (ko) * 1998-02-09 1999-09-06 김영환 칩 스택 패키지
US6252305B1 (en) * 2000-02-29 2001-06-26 Advanced Semiconductor Engineering, Inc. Multichip module having a stacked chip arrangement
KR20010061886A (ko) * 1999-12-29 2001-07-07 윤종용 적층 칩 패키지
JP2001217383A (ja) * 2000-01-31 2001-08-10 Hitachi Ltd 半導体装置およびその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04302164A (ja) * 1991-03-29 1992-10-26 Fujitsu Ltd 半導体装置
KR19990069438A (ko) * 1998-02-09 1999-09-06 김영환 칩 스택 패키지
KR20010061886A (ko) * 1999-12-29 2001-07-07 윤종용 적층 칩 패키지
JP2001217383A (ja) * 2000-01-31 2001-08-10 Hitachi Ltd 半導体装置およびその製造方法
US6252305B1 (en) * 2000-02-29 2001-06-26 Advanced Semiconductor Engineering, Inc. Multichip module having a stacked chip arrangement

Also Published As

Publication number Publication date
KR20030020707A (ko) 2003-03-10

Similar Documents

Publication Publication Date Title
KR100621991B1 (ko) 칩 스케일 적층 패키지
KR0147259B1 (ko) 적층형 패키지 및 그 제조방법
US9412720B2 (en) Semiconductor package having supporting plate and method of forming the same
US7704794B2 (en) Method of forming a semiconductor device
US6452278B1 (en) Low profile package for plural semiconductor dies
US5780925A (en) Lead frame package for electronic devices
KR101479461B1 (ko) 적층 패키지 및 이의 제조 방법
US6376914B2 (en) Dual-die integrated circuit package
JP2004349694A (ja) 集積回路の相互接続方法
US5227995A (en) High density semiconductor memory module using split finger lead frame
KR20060120365A (ko) 반도체 칩 적층 패키지
KR20030000529A (ko) 복수의 중앙 패드형 반도체 칩이 적층된 패키지 소자 및그 제조 방법
US7265442B2 (en) Stacked package integrated circuit
US6791166B1 (en) Stackable lead frame package using exposed internal lead traces
JP5735339B2 (ja) 半導体装置
US20070035006A1 (en) Stackable single package and stacked multi-chip assembly
JPH01235264A (ja) 半導体集積回路装置
KR100395797B1 (ko) 칩 적층에 적합한 전극 패드 구조를 갖는 반도체 칩 및이를 이용한 적층 패키지 소자
US20040238924A1 (en) Semiconductor package
KR20000040586A (ko) 회로배선이 형성된 기판을 갖는 멀티 칩 패키지
KR970005719B1 (ko) 이중 어태치된 메모리 장치용 반도체 패키지
KR100464561B1 (ko) 반도체 패키지 및 이것의 제조방법
KR100379092B1 (ko) 반도체패키지 및 그 제조 방법
JP2004228259A (ja) 半導体装置及びそれを用いた電子装置
KR20000027519A (ko) 멀티 칩 패키지

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120807

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20130805

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20140805

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20160725

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20180727

Year of fee payment: 16

FPAY Annual fee payment

Payment date: 20190805

Year of fee payment: 17