KR20150063167A - 마이크로전자 패키지 - Google Patents

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KR20150063167A
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웨이-슌 왕
웨이-？ 왕
엘리스 차우
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Abstract

마이크로전자 패키지는, 도전성 특징부, 상부면(64) 및 바닥면(66)을 갖는 하단 유닛 기판을 포함한 하단 유닛(110A)을 포함한다. 하단 유닛(110A)은, 하단 유닛 기판(62)의 상부면(64)으로부터 이격되어 하단 유닛 기판(62)의 도전성 특징부(68)에 전기 접속되는 하나 이상의 하단 유닛 칩을 포함한다. 또한, 마이크로전자 패키지는, 도전성 특징부, 상부면과 바닥면, 및 상부면과 바닥면 사이로 연장되는 구멍을 포함하는 상단 유닛(110)을 포함한다. 그 상부면은, 상단 유닛 기판의 상부면으로부터 이격되어 구멍(76) 속에 연장되는 접속 소자에 의해 상단 유닛 기판의 도전성 특징부(141)에 전기 접속되는 하나 이상의 상단 유닛 칩(112, 132)을 추가로 포함한다.

Description

마이크로전자 패키지{MICROELECTRONIC PACKAGE}
본 발명은 마이크로전자 패키지 및 조립체용 마이크로전자 부품을 제조하기 위한 마이크로전자 장치 및 방법에 관한 것이다.
본 출원은 발명의 명칭이 "MICROELECTRONIC PACKAGE"인 2006년 8월 16일 자로 출원된 미국특허출원번호 제11/504857호에 대한 우선권을 주장하고, 그 개시 내용을 본 명세서에서 참조에 의해 원용한다.
일반적으로, 반도체 칩은 회로 기판이나 그외의 회로 패널 등과 같은 외부 기판 상에 칩을 제작하고 설치하는 동안, 칩의 처리를 용이하게 하는 패키지 내에 설치된다. 예를 들면, 표면 실장에 적합한 패키지 내에 많은 반도체칩이 설치된다. 이러한 일반적인 유형의 수 많은 패키지가 다양한 용도로 제안되어 있다. 도전성 트레이스가 배치된 유전체 기판을 갖는 마이크로전자 부품을 이용하는 특정한 유형의 패키지가 개발되어왔다. 이러한 구성에서는, 전기 도전성 포스트 또는 필라(pillar)가 기판의 표면으로부터 돌출되어 있다. 각각의 포스트는 도전성 트레이스 중 하나의 일부분에 연결된다. 이러한 유형의 마이크로전자 부품은, 각각의 포스트를 다른 포스트와 독립적으로 이동시킬 수 있도록 하는 구성을 갖는 칩 패키지에서 특히 유용하다. 이러한 포스트의 이동은, 회로 기판의 뒤틀림과 같이, 회로 기판이나 패키지의 표면이 고르지 못하더라도, 다수의 포스트의 팁이 회로 기판 상의 컨택트 패드와 동시에 연결될 수 있도록 한다. 또한, 이는, 실질적으로 평면의 컨택트를 가질 수 있는 간단한 검사용 기판을 이용하는 패키지 검사를 용이하게 하고, 특정 용도의 고가의 검사용 소켓의 사용을 피할 수 있다. 이러한 유형의 마이크로전자 부품은 다양하게 적용되며, 여러 가지 다른 마이크로전자 패키지 구성에 사용될 수 있다. 본 명세서에서 참조에 의해 원용하는 미국특허출원번호 제11/014,439호, 제10/985,119호, 및 제10/985,126호의 소정의 바람직한 실시예에 개시된 바와 같이, 전술한 마이크로전자 패키지는, 반도체칩 등의 마이크로전자 소자와, 그 마이크로전자 소자로부터 이격된 기판을 포함하고 마이크로전자 소자의 제1 면으로부터 이격된 마이크로전자 부품을 포함할 수 있다. 마이크로전자 부품은, 기판으로부터 연장되며 마이크로전자 소자로부터 멀리 돌출하는 복수의 도전성 포스트를 포함할 수 있으며, 도전성 포스트 중의 적어도 일부는 마이크로전자 소자와 전기적으로 상호 접속된다. 또한, 이러한 마이크로전자 패키지는, 마이크로전자 소자와 기판 사이에 위치되어 마이크로전자 소자로부터 이격된 기판을 지지하는 복수의 지지 소자를 포함할 수 있다. 도전성 포스트 중의 적어도 일부는 지지 소자로부터 기판의 평면에 평행한 수평방향으로 오프셋될 수 있다. 예를 들면, 지지 소자는 인접한 지지 소자들 사이에 위치된 기판의 영역과 정렬되어 배치될 수 있으며, 도전성 포스트는 전술한 기판의 영역의 중심 부근에 배치될 수 있다.
전술한 마이크로전자 부품에서 사용된 유전체 기판은 폴리이미드 또는 그 밖의 폴리머 시트 등의 재료에 의해 이루어질 수 있다. 유전체 기판은 상부면과, 이 상부면으로부터 이격된 바닥면을 포함한다. 유전체 기판의 두께는, 용도에 따라 달라지지만, 가장 일반적으로는 약 10㎛ 내지 100㎛이다. 폴리머 시트 위에는 도전성 트레이스가 형성되어 있다. 일 실시예에서, 도전성 트레이스는 폴리머 시트의 바닥면에 배치된다. 그러나, 다른 실시예에서, 도전성 트레이스는 폴리머 시트의 상부면까지 연장될 수 있고, 기판의 내부나 상부면과 바닥면까지 연장될 수도 있다. 도전성 트레이스는 임의의 전기 도전성 재료에 의해 형성될 수 있지만, 가장 일반적으로는 구리, 구리합금, 금 또는 이들 재료의 조합에 의해 형성된다. 트레이스의 두께도 역시 용도에 따라 달라질 것이지만, 일반적으로는 약 5㎛ 내지 25㎛이다. 트레이스는, 그 각각이 지지 단부와 지지 단부로부터 이격된 포스트 계단부부를 가지도록, 구성된다. 유전체 시트, 트레이스 및 포스트는 동시 계류중인 미국특허출원번호 제10/959,465호에 개시된 공정에 의해 제조될 수 있으며, 그 개시 내용을 본 명세서에서 참조에 의해 원용한다. 상기 미국특허출원번호 제10/959,465호에서 상세히 공지된 바와 같이, 금속판은, 그 판으로부터 돌출되는 많은 금속 포스트를 형성하기 위해, 에칭되거나 그 밖의 다른 방법으로 처리된다. 금속 포스트가 유전체층을 관통하여 돌출하도록, 유전체층이 전술한 금속판에 덮어진다. 유전체층의 내측면은 금속판 쪽을 향하는 반면, 유전체층의 외측면은 포스트의 팁 쪽을 향한다. 종래에는, 이러한 유전체층은, 포스트가 유전체 시트를 관통하도록 유전체 시트와 포스트를 강제적으로 연결시킴으로써 제작되었다. 일단 유전체 시트가 적절한 위치에 놓이게 되면, 금속판은, 유전체층의 내측면에 개별 트레이스를 형성하도록, 에칭된다. 한편, 도금 또는 에칭과 같은 종래의 공정은 트레이스를 형성할 수 있는 반면에, 포스트는 미국특허번호 제6,177,636호에서 개시된 방법을 사용하여 형성될 수 있으며, 그 개시내용을 본 명세서에서 참조에 의해 원용한다. 다른 예로서, 포스트는 개별 요소로 제작될 수 있으며, 임의의 적절한 방식으로 시트에 조립될 수 있고, 포스트를 트레이스에 연결하는 임의의 적절한 방식으로, 이 시트는 포스트와 트레이스를 연결한다.
종래 기술에서의 전술한 장점에도 불구하고, 마이크로전자 부품을 제조함에 있어 추가 개선점이 필요할 것이다.
본 발명의 일 태양에 따르면, 마이크로전자 패키지는, 도전성 특징부, 상부면 및 바닥면을 갖는 하단 유닛 기판을 포함한 하단 유닛을 포함할 수 있다. 하단 유닛은, 하단 유닛 기판의 상부면과 이격되어 하단 유닛 기판의 도전성 특징부에 전기 접속되는 하나 이상의 하단 유닛 칩을 포함할 수 있다. 마이크로전자 패키지의 상단 유닛은 도전성 특징부를 갖는 상단 유닛 기판, 상부면과 바닥면, 및 이 상부면과 바닥면 사이로 연장되는 구멍을 포함할 수 있다. 상단 유닛은, 상단 유닛 기판의 상부면과 이격되어 구멍 내에 연장되는 접속 소자를 통해 상단 유닛 기판의 도전성 특징부에 전기 접속되는 하나 이상의 상단 유닛 칩을 추가로 포함할 수 있다. 상단 유닛 기판은, 상단 유닛의 접속 소자가 하단 유닛 칩에 수평한 제1 수평방향으로 오프셋되도록, 하단 유닛 칩과 구멍 위에 배치될 수 있다.
또한, 마이크로전자 패키지는, 상단 유닛 기판의 도전성 특징부와 하단 유닛 기판의 도전성 특징부를 전기 접속하는 전기 도전성 접속 소자를 포함할 수 있다. 도전성 접속 소자는 패턴을 형성할 수 있으며, 상단 유닛의 구멍은 그 패턴에 따라 제1 수평방향으로 오프셋될 수 있다. 하나 이상의 하단 유닛 칩은 전술한 제1 수평방향에 반대방향인 제2 수평방향으로 전술한 패턴에 따라 오프셋될 수 있다.
하단 유닛은, 하나 이상의 하단 유닛 칩이 하단 유닛 기판의 구멍을 통해 연장되는 접속 소자에 의해 하단 유닛 기판의 도전성 특징부에 전기 접속되도록, 유닛 기판의 상부면과 바닥면 사이로 연장되는 구멍을 포함할 수 있다. 또한, 하단 유닛 기판도, 패턴을 형성하는 도전성 접속 소자에 수평한 제2 수평방향으로 오프셋될 수 있다.
마이크로전자 패키지는 또한 상단 유닛 봉지재, 하나 이상의 상단 유닛 칩, 하단 유닛의 접속 소자를 덮는 하단 유닛 봉지재, 및 하나 이상의 하단 유닛 칩을 포함할 수 있다. 하나 이상의 계단부를 형성하도록, 상단 및 하단 유닛 봉지재는 상단 및 하단 유닛 칩과 접속 소자 위에 배치될 수 있다. 전술한 상단 유닛의 계단부 중의 하나는 하단 유닛의 계단부 중의 하나에 인접하여 위치될 수 있다.
또한, 마이크로전자 패키지는 4개의 상단 유닛 칩으로 구성될 수 있다. 각각의 상단 유닛 칩은, 4개의 각각의 칩의 에지를 따라 상단 유닛 기판의 도전성 특징부까지 연장되는 도선과 함께 에지를 포함할 수 있다.
변형예에서는, 마이크로전자 패키지는 복수의 컨택트를 포함한 제1 마이크로전자 소자와, 복수의 컨택트를 포함한 제2 마이크로전자 소자를 포함할 수 있다. 제1 마이크로전자 소자는 제2 마이크로전자 소자 위에 배치된다. 그리고, 유전체 소자는 제1 면, 제2 면, 및 제1 면에서 제2 면으로 연장되는 구멍을 포함하며, 제2 면에 노출된 도전성 특징부를 추가로 포함하고, 제2 마이크로전자 소자는 전술한 유전체 소자 위에 배치된다.
또한, 마이크로전자 패키지는, 제1 마이크로전자 소자의 복수의 컨택트와 유전체 소자의 도전성 특징부의 적어도 일부 사이로 연장되는 제1 그룹의 접속 소자와, 제2 마이크로전자 소자의 복수의 컨택트와 유전체 소자의 도전성 특징부의 적어도 일부 사이로 연장되는 제2 그룹의 접속 소자를 포함할 수 있다. 제1 및 제2 그룹의 접속 소자의 적어도 일부는 유전체 소자의 구멍을 통해 연장된다.
또한, 마이크로전자 패키지는 구멍 내부에 연장되는 접속 소자 위에 위치되는 봉지재를 포함할 수 있다. 봉지재는 오버몰드로서 마이크로전자 소자와 접속 소자 위에 분포되어 배치될 수 있다. 접속 소자에서의 봉지재 또는 오버몰드의 높이는 마이크로전자 소자 위의 봉지재의 높이보다는 더 클 수 있다. 예를 들면, 마이크로전자 소자에서의 봉지재의 높이는 접속 소자 위의 봉지재의 높이보다 적어도 50㎛ 더 작을 수 있다.
또한, 마이크로전자 패키지는, 제2 마이크로전자 소자 위에 위치되는 제3 마이크로전자 소자와, 제3 마이크로전자 소자 위체 위치되는 제4 마이크로전자 소자를 포함할 수 있다. 또한, 유전체 소자는 외부 에지를 가질 수 있으며, 각각의 제1, 제2, 제3 및 제4 마이크로전자 소자도 에지를 가질 수 있다. 제1, 제2 및 제3 마이크로전자 소자의 에지보다는 제4 마이크로전자 소자의 에지가 유전체 소자의 외부 에지와 더 근접하게 위치될 수 있다.
본 발명의 또다른 태양에서, 마이크로전자 패키지는, 도전성 특징부 및 상부면과 바닥면을 갖는 제1 유닛 기판을 포함한 제1 유닛을 포함한다. 제1 유닛은, 제1 유닛 기판의 상부면으로부터 이격되어 제1 유닛 기판의 도전성 특징부에 전기 접속되는 하나 이상의 제1 유닛 칩을 포함한다. 또한, 마이크로전자 패키지는, 도전성 특징부 및 상부면과 바닥면을 갖는 제2 유닛 기판을 포함한 제2 유닛을 포함한다. 또한, 제2 유닛은, 제2 유닛 기판의 상부면으로부터 이격되어 제2 유닛 칩에서 도전성 특징부까지 연장되는 접속 소자에 의해 제2 유닛 기판의 도전성 특징부에 전기 접속되는 하나 이상의 제2 유닛 칩을 포함한다. 제2 유닛 기판은 제1 유닛 칩 위에 배치되며, 제2 유닛의 접속 소자는 제1 유닛 칩에 수평한 제1 수평방향으로 오프셋된다. 제1 유닛은, 제1 유닛의 접속 소자와 하나 이상의 제1 유닛 칩을 덮는 제1 유닛 봉지재를 포함할 수 있다.
접속 소자 위의 봉지재의 높이는 마이크로전자 소자를 덮는 봉지재의 적어도 일부의 높이보다는 클 수 있다. 예를 들면, 마이크로전자 소자에서의 봉지재의 높이는 도선 등의 접속 소자 위의 봉지재의 높이보다 적어도 50㎛ 더 작다.
제1 유닛 칩의 접촉지지면은 제1 유닛 기판의 상부면으로부터 상방으로 향하거나, 제1 유닛 기판의 상부면을 향해 하방으로 향할 수 있다.
본 발명의 또다른 태양에서는, 마이크로전자 패키지를 제조하는 방법이 제공된다. 일 실시예에서, 그 방법은, 제1 칩의 제1 부분이 제2 칩의 제1 부분을 지나 바깥쪽으로 연장되도록, 제1 칩을 제2 칩에 부착시키는 단계와, 제2 칩을 기판의 제1 면에 부착시키는 단계를 포함한다. 기판은 제1면과, 제1 면의 반대측의 제2 면을 포함하며, 이 제2 면은 도전성 소자와, 이 면을 관통하여 연장되는 하나 이상의 구멍을 포함한다. 또한, 전술한 방법은, 제1 칩과 제2 칩을 접속 소자에 의해 기판의 도전성 소자에 전기 접속하는 단계를 포함한다. 하나 이상의 접속 소자는 기판의 구멍을 통해 연장되어 제1 칩을 도전성 소자에 전기 접속하고, 제2 칩을 도전성 소자에 전기 접속한다.
본 발명의 또다른 태양에서, 마이크로전자 패키지를 제조하는 방법은, 도전성 특징부 및 상부면과 상부면으로부터 이격된 바닥면을 갖는 제1 기판을 포함한 제1 유닛을 형성하는 단계를 포함한다. 제1 유닛은 제1 유닛 기판의 상부면으로부터 이격된 하나 이상의 제1 유닛 칩을 포함할 수 있다. 도전성 특징부 및 상부면과 상부면으로부터 이격된 바닥면을 갖는 제2 유닛 기판을 포함한 제2 유닛이 형성될 수도 있다. 이러한 상부면과 바닥면 사이에 구멍이 연장될 수 있다. 제2 유닛도 제2 유닛 기판의 상부면으로부터 이격된 하나 이상의 제2 유닛 칩을 포함할 수 있다. 제2 유닛 칩은 접속 소자에 의해 제2 유닛 기판의 도전성 특징부에 전기 접속될 수 있다. 그런 다음, 제2 유닛은, 제2 유닛의 구멍과 접속 소자가 제1 유닛 칩에 수평한 제1 수평방향으로 오프셋되도록, 제1 유닛에 접합될 수 있다.
본 발명의 또다른 태양에 따르면, 제1 상호접속 소자와 제2 상호접속 소자 사이에 도전성 상호접속 소자를 형성하기 위한 방법이 제공된다. 그러한 방법에 있어서, 제1 상호접속 소자로부터 연장되는 도전성 포스트는 용융된 솔더에 의해 제2 상호접속 소자의 도전성 패드와 접합된다. 그런 다음, 용융된 솔더는 제1 상호접속 소자의 도전성 포스트의 높이와 평행한 방향으로 신장될 수 있다.
특정 실시예에서, 도전성 상호접속 소자의 높이는 도전성 패드의 직경의 1.5배 이상일 수 있다.
본 발명의 일 태양에 따르면, 도전성 칼럼을 통해 제1 기판과 제2 기판을 도전적으로 상호접속하기 위한 방법이 제공된다. 제1 기판의 주 표면으로부터 돌출되는 도전성 포스트는 도전성 포스트의 벽을 수착시키는 솔더 칼럼을 통해 제2 기판의 주 표면에 노출된 도전성 특징부에 접합된다. 도전성 칼럼은 제2 기판에 인접한 단부에서의 폭(W)과, 제1 기판과 제2 기판 사이의 중간지점에서의 폭(M)을 갖는다. 본 발명의 일 태양에서, 폭(W)에 대한 폭(M)의 비율은 1.2 미만이다.
본 발명의 일 태양에 따르면, 도전성 칼럼을 통해 제1 기판과 제2 기판을 도전적으로 상호접속하기 위한 방법이 제공된다. 그 방법에 있어서, 제1 기판의 주 표면으로부터 돌출된 제1 범프(bumps)는 제2 기판의 주 표면으로부터 제1 범프 쪽으로 돌출되는 각각의 제2 범프와 정렬되며, 제1 범프와 제2 범프는 각각 솔더를 포함한다. 제1 범프와 제2 범프는 가열되어 도전성 컬럼에 융합되며, 각각의 칼럼은 제2 기판에 인접한 단부에서의 폭(W)과, 제1 기판과 제2 기판의 중간지점에서의 폭(M)을 갖는다. 본 발명의 특정 태양에 따르면, 폭(W)에 대한 폭(M)의 비율은 1.2 미만이다.
본 발명의 특정 태양에 따르면, 제1 범프와 제2 범프 각각은 솔더 페이스트(solder paste)를 포함할 수 있다. 본 발명의 일 태양에서, 제1 범프와 제2 범프 각각은 솔더를 필수구성요소로 한다.
본 발명의 일 태양에 따르면, 도전성 칼럼을 통해 제1 기판과 제2 기판을 도전적으로 상호접속하기 위한 방법이 제공된다. 그 방법에 있어서, 제1 기판의 제1 면으로부터 돌출되어 있는 노출된 칼럼은 제1 기판의 제1면과 그에 대향하는 제2 기판의 제2 면에 노출된 특징부와 접합되며, 각각의 노출된 칼럼은 솔더 페이스트를 포함한다. 노출된 칼럼은, 제1 기판과 제2 기판을 상호접속하는 도전성 칼럼을 형성하기 위해, 가열되어 노출된 특징부에 융합된다. 칼럼은 제2 기판에 인접한 단부에서의 폭(W)과, 제1 기판과 제2 기판 사이의 중간 지점에서의 폭(M)을 갖는다. 폭(W)에 대한 폭(M)의 비율은 1.2 미만이다. 특정 실시예에서, 제2 기판의 노출된 특징부는 제2 기판의 제2 면으로부터 돌출되는 칼럼을 포함하며, 그러한 칼럼은 또한 솔더 페이스트를 포함한다.
본 발명의 또다른 태양에 따르면, 제1 면을 형성하는 상부면을 갖는 제1 배선 소자를 포함하는 마이크로전자 조립체가 제공된다. 제2 배선 소자는, 제1 면을 제외한 제2 면을 형성하는 바닥면을 가지며, 이 바닥면은 제1 배선 소자의 상부면에 대향한다. 제1 배선 소자 및 제2 배선 소자 중 적어도 하나는, 대향면 중 하나의 표면에 노출된 복수의 도전성 패드를 포함할 수 있다. 특정 실시예에서, 마이크로전자 소자는 제1 배선 소자 및 제2 배선 소자 중 적어도 하나에 도전적으로 접속될 수 있다.
복수의 도전성 칼럼은 제1 배선 소자와 제2 배선 소자를 연결한다. 도전성 칼럼은, ⅰ)제1 배선 소자로부터 제2 배선 소자의 패드 쪽으로, 또는 ⅱ)제2 배선 소자로부터 제1 배선 소자의 패드 쪽으로의 방향 중 하나 이상의 방향으로 돌출된 도전성 포스트를 포함한다. 또한, 도전성 칼럼은 도전성 포스트로부터 이격된 솔더를 포함할 수 있다. 솔더는, 제1 배선 소자 또는 제2 배선 소자 중 적어도 하나의 도전성 포스트와 제1 배선 소자 또는 제2 배선 소자 중 적어도 하나의 대향면에 노출된 패드를 접합할 수 있다. 일 실시예에서, 각각의 칼럼의 높이는 그 칼럼 내에 포함된 도전성 포스트의 높이보다는 크다.
본 발명의 특정 태양에 따르면, 또한 제1 배선 소자 및 제2 배선 소자 중 하나 또는 모두는, 패드로부터 이들 배선 소자에 의해 형성된 제1 면이나 제2 면의 방향으로 연장되는 트레이스를 포함할 수 있다. 특정 실시예에서, 패드의 폭은 칼럼의 높이보다는 작다.
본 발명의 특정 태양에 따르면, 각각의 칼럼의 상단부는 제2 배선 소자에 접합될 수 있고, 그 하단부는 제1 배선 소자에 접합될 수 있다. 그 칼럼의 상단부와 하단부 사이의 위치에서의 중간 폭은 그 칼럼의 상단부에서의 폭의 1.2배 미만이다. 또한, 칼럼의 중간 폭은 그 칼럼의 하단부에서의 폭의 1.2배 미만이다.
본 발명의 특정 태양에 따르면, 도전성 포스트는 피치로 구성되며, 그 도전성 포스트의 높이는 전술한 피치의 절반보다 크다.
본 발명의 또다른 태양에 따르면, 마이크로전자 조립체가 제공된다. 그 조립체의 제1 배선 소자는 제1 면을 형성하는 상부면을 포함할 수 있고, 이 상부면에 복수의 제1 도전성 패드가 노출된다. 제2 배선 소자는 제1 면을 제외한 제2 면을 형성하는 바닥면을 포함할 수 있으며, 이 바닥면은 제1 배선 소자의 상부면에 대향한다. 복수의 제2 도전성 패드는 그 바닥면에 노출될 수 있다. 마이크로전자 소자는 제1 배선 소자 또는 제2 배선 소자 중 적어도 하나에 도전적으로 접속될 수 있다. 솔더를 각각 포함하는 도전성 칼럼은 제1 도전성 패드와 각각의 제2 도전성 패드를 연결할 수 있다.
본 발명의 특정 태양에 따르면, 각각의 칼럼은 제1 도전성 패드와 제2 도전성 패드 사이의 중간 지점에서의 폭(M)을 가질 수 있다. 제1 도전성 패드와 제2 도전성 패드 사이에서의 각각의 칼럼의 높이(H)는 그 폭(M)보다는 클 수 있다.
본 발명의 특정 태양에 따르면, 제1 도전성 패드와 제2 도전성 패드 사이에서의 각각의 칼럼의 높이는 도전성 칼럼들 사이에 포함된 제1 도전성 패드의 피치의 절반보다 클 수 있다.
본 발명의 일 태양에서, 또한 제1 배선 소자 또는 제2 배선 소자 중 적어도 하나는, 그 배선 소자의 각각의 도전성 패드로부터, 그 배선 소자에 의해 형성된 각각의 면을 따라 연장되는 트레이스를 포함한다.
본 발명의 특정 태양에서, 각각의 도전성 패드의 폭은 각각의 칼럼의 높이보다 작을 수 있다.
본 발명의 특정 태양에서, 각각의 칼럼의 하단부는 제1 도전성 패드 중 하나의 패드에 접합될 수 있으며, 그 상단부는 제2 도전성 패드 중 하나의 패드에 접합될 수 있다. 이 각각의 칼럼은 그 상단부와 하단부 사이의 중간 지점에서의 폭(M)과, 하단부에서의 폭(W)을 갖는다. 본 발명의 특정 태양에서, 폭(W)에 대한 폭(M)의 비율은 1.2 미만이다.
도 1은 본 발명에 관련하여 사용된 제 1부품의 평면도이다.
도 2는 도 1의 부품을 밑에서 바라본 사시도이다.
도 3은 조립 후의 도 1 및 도 2의 부품을 밑에서 바라본 사시도이다.
도 4는 본 발명의 일 실시예에 따른 적층형 패키지의 단면도이다.
도 5a는 도 4에서 도시되는 실시예의 저면도이다.
도 5b 및 도 5c는 본 발명에 따른 추가의 실시예의 저면도이다.
도 6은 본 발명에 따른 일 실시예의 단면도이다.
도 6b는 본 발명의 변형예의 단면도이다.
도 6c는 도 6b에서 도시되는 실시예를 위에서 바라본 평면도이다.
도 7은 본 발명에 따른 변형예의 단면도이다.
도 8은 본 발명에 따른 변형예의 단면도이다.
도 9는 본 발명에 따른 변형예의 단면도이다.
도 10은 도 9의 일 부분의 분해도이다.
도 11은 도 9의 또다른 부분의 분해도이다.
도 12는 도 9의 변형예의 몇개의 부품들을 위에서 바라본 사시도이다.
도 13은 도 9의 변형예의 몇개의 부품들을 아래에서 바라본 사시도이다.
도 14는 도 9의 변형예를 위에서 바라본 사시도이다.
도 15는 도 9의 변형예를 위에서 바라본 평면도이다.
도 16은 도 9의 변형예의 일 부분의 평면도이다.
도 17은 본 발명에 따른 변형예의 단면도이다.
도 18은 도 17의 변형예의 일 부분의 평면도이다.
도 19는 본 발명에 따른 또다른 변형예의 단면도이다.
도 19a는 본 발명에 따른 변형예의 단면도이다.
도 20은 도 21에서 도시되는 또다른 변형예의 일 부분의 사시도이다.
도 21은 본 발명에 따른 변형예의 단면도이다.
도 22는 도 21에서 도시되는 변형예의 사시도이다.
도 23은 본 발명에 따른 또다른 변형예이다.
도 24는 도 23에서 도시되는 변형예를 위에서 바라본 평면도이다.
도 25는 도 23에서 도시되는 변형예의 측면을 바라본 평면도이다.
도 26은 본 발명에 따른 또다른 변형예의 단면도이다.
도 26a는 본 발명에 따른 조립 직전의 도 26의 단면도이다.
도 27은 도 26에서 도시되는 도전성 칼럼의 분해 단면도이다.
도 28은 순수하게 솔더링된 칼럼에 대한 스탠드오프(standoffs)가 솔더볼의 피치에 따라 어떻게 영향을 받는지를 나타내는 종래의 챠트이다.
도 29는 본 발명에 따른, 스탠드오프를 크게 하고 피치를 줄이기 위해 유도성 칼럼이 어떻게 형성되는지를 나타내는 챠트이다.
도 30은 본 발명에 따른, 유동성 패드의 직경의 크기를 줄이는 것이 유도성 칼럼의 스탠드오프에 어떻게 영향을 미치는지를 나타내는 챠트이다.
도 31은 본 발명의 또다른 실시예에 따른, 유도성 칼럼을 포함한 마이크로전자 조립체를 나타낸다.
도 32 내지 도 35는 도 31에서 도시되는 마이크로전자 조립체를 제조하는 방법에 있어서의 단계를 나타낸다.
도 36 및 도 37은 도 32 내지 도 35에서 도시되는 실시예의 변형예에 따른 마이크로전자 조립체를 제조하는 방법에 있어서의 단계를 나타낸다.
도 38은 도 32 내지 도 35에서 도시되는 실시예의 또다른 변형예에 따른 마이크로전자 조립체를 제조하는 방법에 있어서의 단계를 나타낸다.
본 발명의 일 실시예에 따른 마이크로전자 패키지(10)는 도 1 및 도 2에서 도시되는 반도체칩(12) 등의 마이크로전자 소자를 포함한다. 반도체칩(12)은 제1 면 또는 컨택트 형성면(14)과, 그 제1 면의 반대측의 제2 면(16)을 포함한다. 또한, 반도체칩(12)은 제1 면(14)과 제2 면(16) 사이로 연장하는 다수의 에지, 즉 제1 에지(20), 그 제1 에지의 반대측의 제2 에지(22), 제3 에지(24), 및 그 제3 에지의 반대측의 제4 에지(26)를 포함한다. 또한, 반도체칩(12)의 제1 면(14)은 제1 에지(20)에 인접한 접촉부(21), 제2 에지(22)에 인접한 이격부(25), 및 접촉부와 이격부 사이에 위치된 중앙부(23)를 포함한다. 반도체칩(12)이 이하에서 기술될 여러 디바이스에 전기 접속될 수 있도록, 접촉부(21)에는 복수의 컨택트(18)가 노출되어 있다.
본 발명의 일 태양에 있어서, 도 2에서 도시되는 바와 같이, 컨택트(18)는 제1 에지(20)에 근접하고 제2 에지(22)로부터 멀리 위치된다. 또한, 컨택트(18)는 반도체칩(12)의 접촉부(21) 내에 위치된다. 도면에서는 비록 도시되지 않지만, 컨택트가 노출되도록, 컨택트(18)에 인접하여 위치되는 개구를 가지면서 반도체칩(12)의 제1 면(14) 상에 패시베이션 층(passivation layer)이 형성될 수 있다.
도 3을 참조하면, 마이크로전자 패키지(10)는 전술한 반도체칩(12)과 유사한 반도체칩(32) 등의 제2 마이크로전자 소자를 포함한다. 반도체칩(32)은 제1 면(34)과, 그 제1 면의 반대측의 제2 면(36)을 포함할 수 있으며, 제1 면은 그 면에 노출된 컨택트(38) 등의 전기 컨택트를 포함한다. 전술한 반도체칩(12)과 유사하게, 반도체칩(32)은 제1 에지(40), 제2 에지(42), 제3 에지(44), 및 제4 에지(46)를 포함하며, 이들 에지는 반도체칩(32)의 제1 면(34)과 제2 면(36) 사이로 연장되어, 제1 면(34)과 제2 면(36)을 연결한다. 또한, 반도체칩(32)의 제1 면(34)도 제1 에지(40)에 인접한 접촉부(41), 제2 에지(42)에 인접한 이격부(45), 및 접촉부와 이격부 사이에 위치되는 중앙부(43)를 포함한다. 컨택트(38)는 제1 에지(40)에 인접하여 반도체칩(32)의 접촉부(41)의 범위 내에 위치된다.
조립 방법에 있어서, 2개의 반도체칩(12, 32) 서로가 매우 근접하게 위치되도록 하고, 하나의 반도체칩이 다른 하나의 반도체칩 위에 쌓아올려져, 반도체칩(32)의 제2 면(36)이 반도체칩(12)의 제1 면(14)과 맞닿는다. 반도체칩(12)은 에폭시 등의 봉지재(50, encapsulant)를 사용하여 반도체칩(32)에 부착될 수 있으며, 이에 따라 이들 반도체칩은 서로 지지하게 된다.
접촉부(21, 41) 각각이 방해받지 않도록, 반도체칩(32)은 반도체칩(12) 상에 위치된다. 예를 들어, 도 3에서 도시되는 바와 같이, 반도체칩(32)의 제1 에지(40)는 반도체칩(12)의 중앙부(23) 범위 안에 위치된다. 반도체칩들이 적당한 위치에 배치되면, 반도체칩(32)의 제1 에지(40)는 반도체칩(12)의 제1 에지(20)과 평행하게 될 것이다. 이러한 구성에서, 반도체칩(32)의 접촉부(41)는 반도체칩(12)의 중앙부(23) 위에 놓이고, 반도체칩(32)의 중앙부(43)는 반도체칩(12)의 이격부(25) 위에 놓인다. 반도체칩(32)의 이격부(45)는 반도체칩(12)의 제2 에지(22)를 지나 바깥방향으로 연장된다. 반도체칩(12)의 중앙부(23)에 따라 반도체칩(32)의 제1 에지(40)를 배치시킴으로써, "오프셋 적층(off-set stack)" 또는 "엇갈림 배치" 구성이 이루어진다. 이러한 오프셋 적층 구성은, 반도체칩(12)의 컨택트(18)와 반도체칩(32)의 컨택트(38)가 추가되는 요소에 방해받지 않으면서 반도체칩 각각의 표면에 노출될 수 있도록 한다. 이러한 구성에 의해, 컨택트(18, 38)는 추가의 디바이스에 전기 접속될 수 있다. 반도체칩(12, 32)의 조합은 함께 연결되어 부조립체(60)를 형성한다.
도 4를 참조하면, 마이크로전자 패키지(10)는, 제1 면(64)과 그 제1 면의 반대측의 제2 면(66)을 갖는 유전체 소자(62) 등의 기판을 포함한다. 유전체 소자(62)는 강성이거나 연성일 수 있다. 유전체 소자(62)는 폴리이미드나 그 밖의 폴리머 시트로 이루어질 수 있다. 유전체 소자의 두께는 달라질 수 있지만, 가장 일반적으로 그 두께는 약 10㎛ 내지 100㎛이다. 유전체 소자(62)는 본드 패드(68, bond pad), 트레이스(70), 및 도전성 포스트(72) 등의 다수의 도전성 소자를 포함할 수 있다. 본드 패드(68), 트레이스(70), 및 도전성 포스트(72)는, 본 명세서에서 참조에 의해 원용하는 미국특허출원번호 제11/014,439호에 공지된 방법을 사용하여 제작될 수 있다. 도시되는 특정 실시예에서, 도전성 소자는 유전체 소자(62)의 제2 면(66) 상에 배치된다. 그러나, 다른 실시예에서는, 도전성 소자가 유전체 소자(62)의 제1 면(64) 상에도 배치될 수 있다. 다시 말해, 도전성 소자는 유전체 소자의 제1 면 및 제2 면 상에 또는 유전체 소자의 내부에 배치될 수 있다. 따라서, 전술한 기술문헌에서 사용된, 제1 특징부가 제2 특징부 "상"에 배치된다는 표현은 제1 특징부가 제2 특징부의 일 표면 상에 위치되어야 하는 것으로 이해되어선 안된다. 또한, "상부","바닥","상단", 및 "하단"과 같은 기술 용어는 단지 예시의 목적으로만 사용된다.
본드 패드(68)의 적어도 일부는 트레이스(70)의 적어도 일부에 전기 접속되고, 이 트레이스는 다시 도전성 포스트(72)의 적어도 일부에 전기 접속된다. 이러한 구성은 연속하는 복수의 전기 접속 소자의 라인을 형성함에 따라, 연속하는 각각의 라인으로 각각의 소자를 전기 접속한다. 본드 패드(68), 트레이스(70) 및 도전성 포스트(72)는 어떠한 전기 도전성 재료에 의해서라도 형성될 수 있지만, 가장 일반적으로 구리, 구리 합금, 금 또는 이들 재료의 조합에 의해 형성된다. 본드 패드(68)와 트레이스(70)의 두께는 달라지겠지만, 일반적으로 약 5㎛ 내지 25㎛이다. 도전성 포스트(72)는 유전체 소자(62)로부터 아래방향으로 연장된다. 도전성 포스트(72)의 크기는 상당히 큰 폭으로 달라질 수 있지만, 가장 일반적으로 유전체 소자(62) 시트의 제2 면(66) 아래의 도전성 포스트 각각의 높이(hP)는 약 50㎛ 내지 300㎛이다.
도 4 및 도 5a에서 도시되는 바와 같이, 유전체 소자(62)는 유전체 소자의 제1 면(64)으로부터 제2 면(66)으로 연장되는 복수의 구멍(76)을 포함할 수 있다. 본 발명의 일 태양에서, 도 4에서 도시되는 바와 같이, 각각의 칩(12, 32)의 접촉부(21, 41)가 유전체 소자의 구멍(76)과 정렬되도록, 부조립체(60)가 유전체 소자(62)에 부착된다. 부조립체(60)와, 특히 칩(32)의 제1 면(34)은 에폭시 등의 봉지재(78)를 사용하여 유전체 소자(62)의 제1 면(64)에 부착될 수 있다. 이러한 구성에서, 칩(12, 32)의 컨택트(18, 38)는 구멍(76)과 정렬된다.
부조립체(60)를 본드 패드(68)에 전기 접속시키기 위해, 도선(80) 등의 접속 소자가 이용될 수 있다. 각각의 도선(80)의 제1 단부가 단일의 컨택트 패드(18, 38)에 부착된다. 각각의 도선은 개별적인 본드 패드(18, 38)로부터 아래방향으로 나와 구멍들(76) 중 하나를 통과하여 연장된다. 각각의 도선(80)의 반대측 단부는 단일의 본드 패드(68)에 부착된다. 이에 따라, 도선(80)은 개별적인 컨택트 패드(18, 38)와 개별적인 본드 패드(68) 간에 전기를 소통시킨다. 그리고, 본드 패드(68)가 도전성 포스트(72)에 전기 접속되기 때문에, 컨택트 패드(18, 38)도 역시 도전성 포스트(72)와 전기 접속된다. 도선을 본드 패드(68)에 접속할 때, 도선(80)은 본드 패드(68)와 유전체 소자(62) 아래에 연장되는 연장부분을 갖지만, 그 연장부분은 도전성 포스트(72)의 최하단부의 아래쪽으로 위치되지는 않는다. 유전체 소자(62) 아래에 있는 도선(80)의 부분은 이 특징부를 강조하기 위해 본 도면에서 강조되어 표현되어 있다. 일단 도선(80)이 바르게 조립되면, 도선에 강성을 제공하고 도선의 손상을 방지하도록, 도선(80) 위에 봉지재(81)가 위치된다. 봉지재(81)는 구멍(76) 내부에 연장될 수 있고, 인접한 도선(80) 사이에 간격을 유지시킬 수도 있다. 또한, 봉지재(81)는 유전체 소자 아래로 돌출되기는 하지만, 도전성 포스트(72)의 최하단부의 아래쪽으로는 위치되지 않는다.
또한, 마이크로전자 패키지(10)는 당업자에게 공지된 많은 전기 도전성 특징부에 걸쳐 배치된 솔더 마스크 층(82)을 포함할 수도 있다.
도 5a를 참조하면, 마이크로전자 패키지(10)에서의 구멍(76)은 복수의 개구를 포함하고, 각각의 개구는 칩(12, 32)의 접촉부(21, 41)와 각각 정렬된다. 구멍(76)은 하나 이상의 도선(80)이 각각의 컨택트(18, 38)로부터 각각의 본드 패드(68)까지 연장될 수 있을 정도로 충분히 크다. 각각의 본드 패드(68)는 트레이스(70)에 부착되고, 이 트레이스(70)는 그 자체로 도전성 포스트(72)에 부착되어, 칩(12, 32)의 각각의 컨택트(18, 38)가 도전성 포스트에 전기 접속된다.
도전성 포스트(72)의 제1 세트가 유전체 소자(62)의 에지(73)에 인접하여 배치된다. 그리고, 도전성 포스트(72)의 제2 세트가 유전체 소자(62)의 에지(75)에 인접하여 배치된다. 구멍(76)의 양쪽에 도전성 포스트(72)를 배치시킴으로써, 마이크로전자 패키지(10)는 균형이 이뤄져, 회로 패널 등의 추가의 기판에 용이하게 설치될 수 있다.
또한, 마이크로전자 패키지(10)는 접지 도전성 포스트(72A, ground conductive post)를 포함한다. 접지 도전성 포스트(72A)는, 예를 들면 칩(12)의 접지 컨택트(18A) 및 칩(38)의 접지 컨택트(38A)와 같은 접지 컨택트에 전기 접속된다. 소자들은, 접지 본드 패드(68A)에 부착된 다음 계속해서 접지 트레이스(70A)에 부착되는 접지 도선(80A)을 사용하여 연결된다. 접지 도선(80A), 접지 본드 패드(68A), 및 접지 트레이스(70A)는 이들 각각의 비접지 대응 소자와 유사하지만, 접지 소자는 칩이 회로 패널 상의 접지 패드에 접지될 수 있도록 한다. 비록 도시되지는 않지만, 접지판도 칩(12, 32)이 접지되도록 할 수 있다. 접지판은 칩(12, 32) 사이에 또는 칩(12, 32) 위나 아래에 배치될 수 있다. 또한, 단일의 접지판은 두 칩(12, 32)에 의해 이용될 수 있거나, 각각의 칩을 위해 제공될 수도 있다.
도 4에 도시된 바와 같이, 마이크로전자 패키지(10)는 패키지의 중심축을 통과하는 중심선(C)를 가질 수 있다. 중심선(C)은 유전체 소자(62)의 양단부(73, 75) 사이에 위치된다. 도 4에 도시된 바와 같이, 칩이 단부(73) 쪽보다 단부(75) 쪽으로 더 연장되고 있기 때문에, 칩(12)은 중심선(C)으로부터 오프셋된다.
마이크로전자 패키지(10)가 만들어진 후, 도 4에 도시된 바와 같이, 마이크로전자 패키지(10)는 회로 패널(90)에 부착될 수 있다. 마이크로전자 패키지(10)를 회로 패널(90)에 부착하기 위해서, 마이크로전자 패키지(10)의 도전성 포스트(72)와 접지 도전성 포스트(72A)는 회로 패널(90)의 표면에 노출된 컨택트 패드(92)에 매우 근접해지게 된다. 접지 도전성 포스트(72A)는 접지 컨택트 패드(92A)에 매우 근접해지게 된다. 근접해지게 되면, 전기 접속을 발생시키기 위해서, 컨택트 패드(92, 92A)와 도전성 포스트(72, 72A) 사이에 솔더(94) 등의 전기 도전성 재료가 위치될 수 있다. 도선(80)의 만곡부(77)가 유전체 소자(62) 및 심지어는 솔더 마스크 층(82)의 아래쪽으로 연장되더라도, 그 만곡부는, 솔더 마스크 층(82)과 회로 패널 사이에 생긴 도전성 포스트(72, 72A) 만큼의 높이 때문에, 회로 패널(90)로부터 이격되어 있다.
본 발명의 변형예에서, 마이크로전자 패키지는 다른 구성을 가질 수 있다. 예를 들면, 도 5b에 도시된 바와 같이, 마이크로전자 패키지(10B)의 유전체 소자(62B)가 단일의 구멍(76B)만을 포함하고 있는 것을 제외하고는, 마이크로전자 패키지(10B)는 전술한 마이크로전자 패키지(10)과 유사하게 구성되어 있다. 단일의 구멍(76B)에는 칩(12B, 23B)의 접촉부(21B, 41B)의 대부분이 놓여진다. 그리고, 칩(12B, 32B)의 컨택트(18B, 38B) 모두가 구멍(76B)을 통해 노출된다. 구멍(76B)은 칩(12B)의 제1 에지(20B)에 평행한 세로방향으로 연장된다.
단일의 구멍(76B)은 마이크로전자 패키지(10)에서의 복수의 구멍(76)과 상응한다. 마이크로전자 패키지(10)와 마찬가지로, 마이크로전자 패키지(10B)의 컨택트(18B, 38B)는 도선(80B)을 통해 본드 패드(68B)에 전기 접속되고, 계속해서, 본드 패드(68B)는 트레이스(70B)와 도전성 포스트(72B)에 전기 접속된다. 단일의 구멍을 제공함으로써, 컨택트(18B, 38B)를 본드 패드(68B)에 접속하는 모든 도선(80B)은 그 단일의 구멍을 통과한다.
또한, 도전성 포스트(72B)가 구멍(76B)으로부터 이격되고 유전체 소자(62B)의 에지(73B)에 인접하여 배치된다는 점에서, 마이크로전자 패키지(10B)는 마이크로전자 패키지(10)와 다르다. 에지(73B)에 인접한 도전성 포스트(72B)가 서로 정렬되어 도시되고 있지만, 더 많은 도전성 포스트들이 한 면적 내에 놓여질 수 있도록 엇갈려 배치될 수 있다.
본 발명의 또다른 태양에서, 도 5c에 도시된 바와 같이, 본드 패드(68C)는 구멍(76C)의 한쪽만이 아닌 양쪽에 위치될 수 있다. 도 5c에 도시된 마이크로전자 패키지(10C)는 유전체 소자(62C)에 배치된 도전성 특징부의 다른 구성을 제외하고는 본 명세서에서 설명된 앞서 말한 실시예와 유사하다. 예를 들면, 앞서 말한 실시예와는 달리, 마이크로전자 패키지(10C)의 본드 패드(68C)가 구멍(76C)의 양쪽에 배치되기 때문에, 양쪽 구멍(76C)에 대해 본드 패드(68C)를 칩(12C, 32C)의 컨택트(18C, 38C) 각각에 접속하는 도선(80C)이 연장될 수 있다. 다시 한번, 구멍(76C)은, 컨택트(18C, 38C)가 접속될 수 있도록, 칩(12C, 32C)의 접촉부(21C, 41C)와 정렬될 수 있다. 비록 2개의 본드 패드(68C)만이 유전체 소자(62C)의 에지(75C)에 인접하여 도시되고 있지만, 더욱 대칭적인 여러가지 다른 변형예들이 구성될 수 있다.
본 발명의 일 태양에서, 2개의 마이크로전자 패키지는 서로 적층될 수 있다. 예를 들면, 2개의 마이크로전자 패키지(110, 110A)를 가지는 엇갈림 적층형 패키지(100)가 도 6에 도시되고 있다. 마이크로전자 패키지(110, 110A)는 본 명세서에서 기술된 마이크로전자 패키지(10)과 유사하지만, 추가의 실시예는 본 발명의 범위 내에서 사용될 수 있다. 마이크로전자 패키지(110, 110A) 각각은 제1 칩(112, 112A)과, 각각의 제1 칩에 부착된 제2 칩(132, 132A)을 포함한다. 또한, 마이크로전자 패키지(110, 110A) 각각은 각각의 제2 칩(132, 132A)에 부착된 유전체 소자(162, 162A)를 포함한다.
마이크로전자 패키지(110, 110A) 사이의 하나의 차이점은, 마이크로전자 패키지(110)는 좌측 엇갈림 적층형 패키지이고, 마이크로전자 패키지(110A)는 우측 엇갈림 적층형 패키지라는 점이다. 좌측 엇갈림 적층형 패키지에서, 상부 칩(112)의 접촉부(121)는 하부 칩(132)의 좌측 에지를 지나 바깥쪽으로 연장되고, 하부 칩(132)의 접촉부(141)는 칩의 좌측에 위치된다. 반대로, 우측 엇갈림 적층형 패키지에서, 상부 칩(112A)의 접촉부(121A)는 하부 칩(132A)의 우측 에지를 지나 바깥쪽으로 연장되고, 하부 칩(132A)의 접촉부(141A)는 칩의 우측에 위치된다. 또한, 우측 엇갈림 적층형 패키지(110A)에서, 구멍(176A)은 중심선(C')과 기판(162A)의 단부(175A) 사이에 위치된다. 또한, 칩(112A)은 중심선(C')으로부터 단부(175A) 쪽으로 오프셋된다. 그러나, 좌측 엇갈림 적층형 패키지(110)에서, 칩(112)은 중심선(C")으로부터 기판(162)의 단부(173) 쪽으로 오프셋되고, 구멍(176)은 중심선(C")과 단부(173) 사이에 위치된다. 물론, 적층 순서는 바뀌게 된다.
도 3을 참조하면, 우측 엇갈림 적층형 패키지와 좌측 엇갈림 적층형 패키지가 정확히 동일한 구조를 갖는다는 것을 볼 수 있다. 예를 들면, 만일 마이크로전자 패키지(110, 110A)가 둘다 마이크로전자 패키지(10)였다면, 좌측 엇갈림 적층형 패키지에서 칩(12)의 에지(23)는 본 도면의 뒷면을 향한다. 그러나, 우측 엇갈림 적층형 패키지에서도 칩(12)의 에지(24)는 본 도면의 뒷면을 향한다. 따라서, 엇갈림 적층형 패키지(100)는 2개의 동일한 마이크로전자 패키지를 사용하여 구성될 수 있다.
엇갈림 적층형 패키지(100)를 제작하기 위해, 마이크로전자 패키지(110)가 마이크로전자 패키지(110A)에 매우 근접해지게 된다. 마이크로전자 패키지(110)의 도전성 포스트(172)의 하단부는 마이크로전자 패키지(110A)의 도전성 포스트(172A)의 상부면과 정렬된다. 유전체 소자(162A)는 도전성 포스트(172A)의 상부면의 적어도 일부를 노출시키는 복수의 바이어스(101)를 포함할 수 있다.
계속해서 도 6을 참조하면, 마이크로전자 패키지(110)는, 마이크로전자 패키지(110)의 솔더 마스크 층(182)을 지나 아래쪽으로 연장되는 마이크로전자 패키지(110)의 만곡부(177)가 또한 칩(112A)의 제2 면(166A)을 지나 아래쪽으로 연장될 때까지, 마이크로전자 패키지(110A)에 매우 근접해지게 될 수 있다. 우측 및 좌측 엇갈림 적층형 패키지(110, 110A)가 적절한 위치에 배치되면, 솔더 등의 도전성 재료(102)가 도전성 포스트(172) 내 및 그 주변에 배치되어 바이어스(101)로 배치될 수 있어서, 도전성 포스트(172A)의 상부면을 도전성 포스트(172)에 접속할 수 있다. 도전성 재료(102)는 도전성 포스트(172)를 도전성 포스트(172A)에 전기 접속할 수 있을 뿐만 아니라, 이들 포스트와 함께 마이크로전자 패키지(110, 110A)를 지지하기 위한 프레임워크(framework)를 제공하여, 엇갈림 적층형 패키지(100)가 형성된다.
우측 엇갈림 적층형 패키지(110A) 위(또는 아래)에 좌측 엇갈림 적층형 패키지(110)를 배치시킴으로써, 엇갈림 적층형 패키지(100)의 총 높이가 감소될 수 있다. 이는, 도선(180)의 만곡부(177)가 칩(112A)의 제2 면(116A)보다 더 높게 배치될 필요가 없어서, "적층(sandwich)"의 총 높이가 줄어들기 때문이다.
도 6b를 참조하면, 도 6에 도시된 실시예의 변형예가 도시되어 있다. 도 6b의 실시예와 도 6의 실시예 사이의 유일한 차이점은, 도선(177', 177A')을 단지 봉지하는 대신에, 봉지재 또는 오버몰드(179', overmold)가 도선(177', 177A')과 칩(112', 132', 112A', 132A')의 노출된 면 위에 형성될 수 있다는 점이다. 또한, 도 6c를 참조하면, 좌측 엇갈림 패키지(110')의 오버몰드(179)는 칩(112',132')의 폭(W) 전체 뿐만 아니라, 칩(112', 132')의 길이(L1) 위에 연장될 수 있다(도 6c). 마찬가지로, 우측 엇갈림 패키지(110A') 상에 배치된 오버몰드(179')는 칩(112A', 132A)의 폭(도시되지 않음) 전체 뿐만 아니라, 칩(112A', 132A')의 길이(L2) 위에 연장될 수 있다. 일단 오버몰드가 형성되면, 칩(112', 132', 112A', 132A')은 모든 면이 덮여지도록 완전히 봉지될 수 있다. 칩 위에 형성된 오버몰드는 적층형 패키지의 뒤틀림을 제한할 수 있도록 한다.
물론, 오버몰드는 칩 뿐만 아니라 도선 등을 덮는데 사용되는 봉지재의 형상이다. 오버몰드는, 종래의 기술에서 공지된 방법을 사용하여, 즉 칩 패키지의 필요한 부분을 따라 몰드를 놓고 그 몰드에 봉지재 등을 채움으로써 형성될 수 있다.
도 7에 도시되는 변형예에서, 좌측 엇갈림 적층형 패키지 및 우측 엇갈림 적층형 패키지의 하나 혹은 모두는 도전성 포스트에 대립되는 것으로 패드를 포함할 수 있다. 예를 들면, 도 7에 도시된 바와 같이, 우측 엇갈림 적층형 패키지(210A)와 좌측 엇갈림 적층형 패키지(210)는 패키지(110, 110A)와 유사하게 구성된다. 그러나, 좌측 엇갈림 적층형 패키지(210)와 우측 엇갈림 적층형 패키지(210A)에 있어서, 앞서 언급한 실시예에서의 도전성 포스트가 컨택트 패드(272, 272A)로 대체되었다. 컨택트 패드(272, 272A)는 본 명세서에서 앞서 언급한 도전성 포스트와 유사하게 기능하고, 트레이스(270, 270A)를 통해서 본드 패드(268, 268A)에 전기 접속될 수 있다. 컨택트 패드(272, 272A)는 앞서 말한 실시예의 도전성 포스트 아래쪽으로 또는 그 포스트의 길이만큼 연장되지 않는다. 따라서, 유전체 소자(262A) 내의 바이어스(201A)를 통하여 컨택트 패드(272)를 컨택트 패드(272A)에 전기 접속할 때, 비교적 질량이 큰 전기 도전성 재료, 예를 들어 솔더(202)가 사용되어야 한다. 솔더(202)매스의 상대적 크기는, 칩(212A, 232A)이 회로 패널(290) 위에 위치되고 좌측 엇갈림 적층형 패키지(210) 아래에 위치되도록 하기에 충분히 커야한다. 물론, 좌측 엇갈림 적층형 패키지(210)의 아래에 우측 엇갈림 적층형 패키지(210A)를 위치시킴으로써, 좌측 엇갈림 적층형 패키지(210)의 솔더 매스층(282, solder mass layer)의 바닥면과 우측 엇갈림 적층형 패키지(210A)의 유전체 소자(262A)의 제1 면(264A) 사이의 총 높이(H)는, 변형되지 않은 엇갈림 적층형 패키지가 사용되지 않았다면 요구될 높이보다는 약간 작다.
일단, 우측 엇갈림 적층형 패키지(210A)를 좌측 엇갈림 적층형 패키지(210)에 접합함으로써 엇갈림 적층형 패키지(200)가 구성되었다면, 엇갈림 적층형 패키지(200)는 회로 패널(290) 등의 회로 패널이나 회로 기판에 부착될 수 있다. 엇갈림 적층형 패키지(200)를 회로 패널(290)에 전기 접속하기 위해, 컨택트 패드(272A)는 회로 패널(290)의 컨택트(292)와 매우 근접하게 위치되어 정렬된다. 일단, 2개의 소자가 정렬되면, 솔더(294) 등의 전기 도전성 재료의 질량은, 컨택트 패드(272A)와 컨택트(292)를 전기 접속하기 위해, 컨택트 패드(272A)와 컨택트(292)의 양쪽과 그 주변에 분배될 수 있다.
도 8에 도시되는 변형예에서, 마이크로전자 패키지(310)는 "핀스 인(pins in)" 구성으로 형성될 수 있다. 마이크로전자 패키지(310)는 제1 면(364)과, 그 제1 면의 반대측의 제2 면(366)을 가지는 유전체 소자(362)를 포함한다. 전술한 실시예에 따르면, 유전체 소자(360)는 본드 패드(368), 트레이스(370) 및 도전성 포스트(372)를 포함한다. 그러나, 도전성 포스트(372)는 유전체 소자(362)를 관통하여 바깥쪽과 반대되는 안쪽으로 향한다.
마이크로전자 패키지(310)는 전술한 실시형태와 본질적으로 유사하고, 유전체 소자(362)에 부착된 칩(312)을 포함한다. 칩(312)은 컨택트(318)를 포함하며, 이 컨택트는 도선(380)에 의해 본드 패드(368)에 접속된다. 그리고 전과 마찬가지로, 도선(380)은 유전체 소자(360)의 구멍(346)을 통해 연장된다. 비록, 1개의 칩만이 도시되고 있지만, 본 명세서에서 기술된 다른 패키지 뿐만 아니라, 마이크로전자 패키지(310)도 1개, 2개 혹은 그 이상의 칩을 포함할 수 있다.
도 9에 도시된 변형예에서는, 4개의 마이크로전자 소자가 엇갈려 배치되고, 동일한 기판에 도전적으로 접속되는 구성의 패키지가 형성되어 있다. 이하 더 상세하게 설명되겠지만, 오버몰드(494)는 마이크로 칩 등의 마이크로전자 소자와 도선 등의 도전성 커넥터 위에 위치될 수 있다.
먼저, 도 9 및 도 11를 참조하면, 본 발명의 변형예에 따라 마이크로전자 패키지(400)가 도시되어 있다. 마이크로전자 패키지는, 제1 에지(404), 그 제1 에지의 반대측의 제2 에지(406), 제3 에지(408)(도 12) 및 그 제3 에지의 반대측의 제4 에지(410)(도 12)를 갖는 유전체 소자(402)가 구비된 기판을 포함한다. 또한, 유전체 소자(402)는 상부면(412), 그 상부면의 반대측의 바닥면(414), 및 상부면(412)과 바닥면(414) 사이로 연장되는 구멍(416)을 포함한다. 도전성 소자는 유전체 소자(402)의 상부면(412)과 바닥면(414)의 양쪽에 도전성 소자, 즉 트레이스(도시되지 않음), 도전성 포스트(510), 솔더볼(496) 등의 솔더 매스, 및 컨택트 패드(490) 등이 노출될 수 있다. 또한, 바이어스(418)가 상부면(412)과 바닥면(414) 사이로 연장된다.
도 9 내지 도 12를 참조하면, 제1 칩(420), 제2 칩(422), 제3 칩(424), 및 제4 칩(426)은 유전체 소자(402)의 상부면(412)에 엇갈려 배치된다. 제1 칩(420)을 유전체 소자의 상부면(412)에 부착하고, 제2 칩, 제3 칩 및 제4 칩 각각을 각각에 인접하는 칩에 부착하기 위해, 접착제(419)(도 10)이 사용될 수 있다. 또한, 제4 칩(420)은 칩에 노출된 본드 패드(424) 등의 전기 컨택트를 포함하면서, 상부면(425)과, 그 상부면의 반대측의 바닥면(427)을 포함할 수 있다. 또한, 제4 칩(426)은 제1 에지(428), 제2 에지(430), 제3 에지(432), 및 제4 에지(434)를 포함하고, 이들 에지(428, 430, 432, 434)의 각각은 상부면(425)과 바닥면(427) 사이에서 연장되어, 이들 상부면과 바닥면을 연결한다. 또한, 제4 칩(426)의 바닥면(427)은 제1 에지(428)에 인접한 접촉부(438), 제2 에지(430)에 인접한 이격부(436), 및 접촉부(438)와 이격부(436) 사이에 위치되는 중앙부(440)를 포함한다. 본드 패드(424)는 제4 칩(426)의 제1 에지(428)와 제2 에지(438)에 인접하여 위치된다.
제1 칩(420), 제2 칩(422), 및 제3 칩(424)은 제4 칩(426)과 동일하다. 이들 칩(420, 422, 424)의 각각은 칩에 노출된 본드 패드(424) 등의 전기 컨택트를 포함하면서, 통상 상부면(442, 458, 474), 및 그 상부면의 반대측의 바닥면(443, 459, 475)를 포함한다. 또한, 제1 칩(422), 제2 칩(424), 및 제3 칩(426)은 제1 에지(444, 460, 476), 제2 에지(446, 462, 478), 제3 에지(도 12), 및 제4 에지(도시되지 않음)를 각각 포함하고, 이들 에지의 각각은 각각의 상부면(442, 458, 478)과 바닥면(443, 459, 475) 사이에서 연장되어, 이들 상부면과 바닥면을 연결한다. 또한, 제1 칩(420), 제2 칩(422), 및 제3 칩(424)의 각각의 바닥면(443, 459, 475)은, 제1 에지(444, 460, 476)에 인접한 접촉부(454, 470, 486), 제2 에지(446, 462, 478)에 인접한 이격부(452, 468, 484), 및 접촉부(454, 470, 486)와 이격부(440, 456, 488) 사이에 위치된 중앙부(440, 456, 488)를 각각 포함한다. 컨택트(424)는 제1 에지(444, 460, 476)에 인접하여 칩의 접촉부의 범위 내에 위치된다.
*칩은, 본 명세서에서 앞서 기술된 바와 같이 동일한 방식으로 배열되지만, 그 유일한 차이점은 유전체 소자를 추가할 필요없이, 패키지에 제3 칩(424) 및 제4 칩(426)을 추가한다는 것이다. 도 10, 도 11, 및 도 12에 가장 잘 도시되는 바와 같이, 각각의 칩(420, 422, 424, 426)을 서로 부착하고, 본 명세서에서 앞서 기술된 엇갈림 구성으로 이들 칩을 조립하기 위해, 접착제(419) 또는 이와 유사한 재료가 제1 칩(420), 제2 칩(422), 제3 칩(424) 및 제4 칩(426) 사이에 위치될 수 있다.
엇갈림 구성에 따라, 제3 칩(424)의 제1 에지(476)보다 제4 칩(426)의 제1 에지(428)가 유전체 소자(402)의 제1 에지(404)에 더 근접하게 위치된다. 마찬가지로, 제1 칩(420) 및 제2 칩(422)보다 제3 칩(424)이 유전체 소자(402)의 제1 에지(404)에 더 근접하게 위치된다. 따라서, 이들 칩은 측방향으로 이동되어 서로 오프셋된다. 그 다음에, 제2 칩(422), 제3 칩(424), 및 제4 칩(426)의 제2 에지(462, 424, 478)보다 제1 칩(420)의 제2 에지(446)가 유전체 소자(402)의 제2 에지(406)에 더 근접하게 위치된다. 마찬가지로, 제3 칩(424)의 제2 에지(478) 및 제4 칩(426)의 제2 에지(438)보다 제2 칩(422)이 유전체 소자의 제2 에지(406)에 더 근접하게 위치된다. 마지막으로, 또한 제4 칩(426)보다 제3 칩(424)이 유전체 소자(402)의 제2 에지(406)에 더 근접하게 위치된다. 따라서, 칩(420, 422, 424, 426)의 엇갈림 구성은 각각 제1 칩(420)의 제1 에지(444), 제2 칩(422)의 제1 에지(460), 제3 칩(424)의 제1 에지(476), 및 제4 칩(426)의 제1 에지(428)를 형성할 수 있다. 물론, 적층 순서는 바뀔 수 있다.
이들 칩(420, 422, 424, 426)의 각각은 서로 방해되지 않도록 위치된다. 따라서, 도 10에 도시된 바와 같이, 제1 칩(420)의 제1 에지(444)는 제2 칩(422)의 중앙부(440) 범위 안에 위치된다. 마찬가지로, 제2 칩(422)의 제1 에지(460) 및 제3 칩(424)의 제1 에지(476) 각각은 그에 바로 인접한 칩이나 제3 칩(424) 및 제4 칩(426)의 중앙부(488, 440)에 인접하여 위치된다. 이러한 구성은, 추가되는 요소에 의해 방해받지 않으면서 칩의 각각의 표면에 컨택트(424)를 노출시킬 수 있다.
도 13을 참조하면, 제1 칩(420), 제2 칩(422), 제3 칩(424), 및 제4 칩(426)의 제1 에지(444, 460, 476, 428)의 엇갈림 구성이 유전체 소자(402)의 바닥면(414)의 구멍(416)을 통해 보일 수 있다. 기판에는 1개의 구멍만이 있을 수 있기 때문에, 칩(420, 422, 424, 426)의 노출된 각각의 제2 에지(446, 462, 478, 420)는 본 도면에서는 보이지 않는다. 물론, 본 명세서에서 앞서 말한 바와 같이, 유전체 소자의 내부에 복수의 개구가 존재할 수 있다.
도 9 및 도 10에 도시된 바와 같이, 각각의 칩(420, 422, 424, 426)을 전기 접속하기 위해, 각각의 칩(422, 424, 426, 428) 상의 본드 패드(424)를 유전체층(402)의 바닥면(414)에 위치된 컨택트 패드(490)에 연결하는데 도선(492)이 사용될 수 있다. 4개의 모든 칩(420, 422, 424, 426)이 엇갈려 배치되어 구멍(416)으로부터 이격되어 있기 때문에, 도선(492)은 다른 도선들(492)을 방해하지 않고 컨택트 패드(490)에 연결될 수 있다.
도 14 및 도 15를 참조하면, 도선이 부착될 때, 각각의 칩(420, 422, 424, 426)과 각각의 도선(492) 위에 오버몰드(494)가 배치될 수 있다.
도 9, 도 10, 도 11, 및 도 14를 참조하면, 유전체 소자의 상부면에 위치되는 제1 칩, 제2 칩, 제3 칩, 및 제4 칩의 제1 에지, 제2 에지, 제3 에지, 및 제4 에지 전체를 넘어 에워싸도록 배치된 오버몰드(494)가 도시되어 있다. 칩(420, 422, 424, 426)의 엇갈림 구성에서, 오버몰드(494)는 제4 칩(426)의 제1 에지(428)에 인접하기 시작하여, 적어도 제1 칩(420)의 제2 에지(446)에 인접하도록 연장될 수 있다. 또한, 오버몰드(494)는 제1 칩(446)에 인접한 유전체 소자(402)의 부분을 지나, 솔더볼(496)에 인접한 지점까지 연장될 수 있다.
도시된 바와 같이, 유전체 소자(402)의 제1 에지(404) 및 제2 에지(406)에 인접하여 위치된 솔더볼(496) 등의 솔더 매스를 포함한 유전체 소자의 부분 위에 오버몰드(494)가 배치되지는 않는다. 따라서, 오버몰드(494)는 제1 에지(404)로부터 제2 에지(406)까지는 연장되지 않으며, 단지 제3 에지(408)로부터 제4 에지(410)로만 연장하게 된다(유전체 소자에 배치된 솔더볼(496)을 포함한 부분은 제외).
특정 실시예에서, 제1 칩(420), 제2 칩(422), 제3 칩(424), 및 제4 칩(426)의 높이가 감소하는 부분에서 오버몰드(494)의 두께는 감소한다. 즉, 오버몰드가 분포하여 배치되는 임의의 지점, 예를 들면 칩의 제2 에지가 엇갈리게 되는 지점에서 두께의 감소가 발생할 수 있다. 예를 들면, 오버몰드(494)의 두께는 제2 칩(422)의 제2 에지(462)나 그 부근에서 감소될 수 있다. 이러한 두께의 감소는 오버몰드의 외부 좌측 에지(498)와 오버몰드의 두께가 감소하는 지점(500) 사이의 제1 계단부(502), 및 오버몰드의 두께가 감소하는 지점(500)과 오버몰드(494)의 외부 우측 에지(499) 사이의 제2 계단부(504)를 형성한다. 반드시 요구되지는 않지만, 오버몰드의 약 80%가 유전체 소자의 제2 에지에 인접하는 남은 오버몰드의 20%보다 더 두껍거나 높다.
도 10을 참조하면, 오버몰드는 유전체 소자(402)의 바닥면(414)에도 배치된다. 오버몰드(494)는 구멍(416)을 통해 노출되는 도선(492) 위에 연장된다. 유전체 소자(402)의 바닥면(414) 상의 오버몰드의 외부 좌측 에지(498)는 유전체 소자(402)의 상부면(412) 상의 오버몰드의 외부 좌측 에지(498)과 정렬될 수 있다. 바닥면(414) 상의 오버몰드의 외부 우측 에지는 도선(492)이 접속되는 컨택트 패드(490)를 지나 연장될 수 있다.
도 16을 참조하면, 오버몰드의 프로파일만 보여주는 평면도(칩 없음)는 오버몰딩된 패키지의 단면 프로파일을 나타낸다. 유전체 소자(402)의 바닥면(414)에 형성된 계단부(512) 뿐만 아니라, 오버몰드(498)에 의해 유전체 소자(402)의 상부면(412)에 형성된 제1 계단부(502) 및 제2 계단부(504)가 도시되어 있다.
본 발명의 또다른 태양에 있어서, 도 17에 가장 잘 도시된 바와 같이, 4단 칩 적층형 패키지의 제1 부조립체(532)가 4단 칩 적층형 패키지의 제2 부조립체(568)와 연결되어, 8단 칩 적층형 패키지(530)를 형성할 수 있다. 본 발명에 따라 다중칩 패키지의 어떠한 조합으로도 사용될 수 있지만, 4단 칩 적층형 패키지의 제1 및 제2 부조립체(532, 568)는 도 9 내지 도 15에 개시된 4단 칩 적층형 패키지와 동일할 수 있다. 제1 부조립체(532)는 유전체 소자(536)을 포함하며, 이 유전체 소자(536)는 트레이스(도시되지 않음), 컨택트 패드(544), 및 도전성 포스트(546) 등의 도전성 소자 뿐만 아니라, 유전체 소자(536)의 상부면(540)과 바닥면(542)을 관통하여 연장되는 구멍(538)을 포함한다. 본 명세서에서 개시된 엇갈림 구성과 같이, 4개의 칩(제1 칩(552), 제2 칩(554), 제3 칩(556), 제4 칩(558))이 엇갈려 배치된 칩 부조립체(548)가 구멍(538)으로부터 이격되어 있다. 칩 부조립체(548)를 전기 접속하기 위해, 칩(552, 554, 556, 558) 각각의 바닥면(563) 상의 본드 패드(550)로부터, 유전체 소자(502)의 바닥면(542) 상의 컨택트 패드(544)로, 도선(562)이 각각 연장된다. 오버몰드(560)는 각각의 칩(552, 554, 556, 558)과 도선(562) 위에 배치된다. 앞서 개시된 실시예에서와 마찬가지로, 제1 계단부(564)와 제2 계단부(566)가 몰드 두께의 차이로 인하여 형성된다.
4단 칩 적층형 패키지의 제2 부조립체(568)는 4단 칩 적층형 패키지의 제1 부조립체(532)와 동일하다. 4단 칩 적층형 패키지의 제2 부조립체(568)도 유전체 소자(570)를 포함하며, 이 유전체 소자(570)는 트레이스(도시되지 않음), 컨택트 패드(579), 및 도전성 포스트(581) 등의 도전성 소자 뿐만 아니라, 유전체 소자(570)의 상부면(575)과 바닥면(572)을 관통하여 연장되는 구멍(572)을 포함한다. 본 명세서에서 개시된 엇갈림 구성과 같이, 4개의 칩이 엇갈려 배치된 칩 부조립체(583)가 구멍(572)으로부터 이격된다. 또한, 칩(586, 588, 590, 592) 각각의 바닥면(585)에 노출된 본드 패드(550)로부터, 유전체 소자(570)의 바닥면(576) 상의 컨택트 패드(578)로, 도선(562)이 각각 연장된다. 또한, 제1 계단부(596)와 제2 계단부(598)도 몰드 두께의 차이로 인하여 형성된다.
4단 칩 적층형 패키지의 제1 및 제2 부조립체에서, 칩 부조립체(548, 584)와 도선(562) 위에 오버몰드(560)가 배치된다. 오버몰드(560)는 부조립체의 뒤틀림을 방지할 수 있도록 한다.
8단 칩 적층형 패키지(530)를 조립하기 위해, 제2 부조립체(568)가 제1 부조립체(532)에 대하여 180° 회전된다. 그 회전된 위치에서, 제2 부조립체(568)의 구멍(572)을 통해 연장되는 도선(562)을 덮는 오버몰드(560)는 제1 부조립체(532)에 위치된 칩 부조립체(548)을 덮는 오버몰드(560)에 인접하여 위치된다.
제1 부조립체와 제2 부조립체를 전기 접속하기 위해, 이들 부조립체 사이에 도전성 칼럼(580)이 연장된다. 도전성 칼럼(580)은 본 명세서에서 더욱 상세히 설명될 방법에 따라서 형성될 수 있다. 도전성 칼럼(580)의 존재로 인하여, 제1 부조립체(432)의 유전체 소자(536)의 상부면(540)과 제2 부조립체(568)의 유전체 소자(570)의 바닥면(576) 사이에 클리어런스(604)가 생긴다. 또한, 제1 부조립체의 제4 칩(558) 위의 오버몰드의 상부면(540)과 제2 부조립체(568)의 유전체 소자(570)의 바닥면(577) 사이에 클리어런스(605)가 생길 수 있다.
8단 칩 적층형 패키지(530)는 제1 부조립체(532)의 유전체 소자(536)의 바닥면(542)으로부터 연장되는 도전성 상호접속 소자나 포스트(546)의 추가의 층을 통해 회로 기판(608)에 전기 접속될 수 있다. 도전성 포스트(546)는, 본 명세서에서 더욱 상세히 설명될 방법을 사용하여 도전성 칼럼(580)을 형성하기 위해, 회로 기판(608) 상의 컨택트 패드(610)에 접합된다.
또한, 도 18을 참조하면, 오버몰드의 프로파일만을 나타내는 평면도가 도시되어 있다(칩 부조립체는 도시되지 않음). 본 도면은, 8단 칩 적층형 패키지(530)의 총 높이를 줄이기 위해, 오버몰드(560)가 어떻게 제1 및 제2 부조립체(532, 568)의 엇갈려 상호연결된 구성을 형성하도록 할 수 있는지를 나타내고 있다. 제2 부조립체(568)의 바닥면(576)의 일부를 덮는 바닥 계단부(612)는 제1 부조립체(532)의 상부면(540) 상의 오버몰드(560)의 제1 계단부(564)에 매우 근접하게 위치된다. 갭이나 개구(605)와 마찬가지로, 제2 부조립체(568)의 바닥면(576) 상의 계단부의 좌측 에지(616)와, 제1 유전체 소자(536)의 상부면(540) 상의 제1 계단부(564)의 우측 에지 사이(618)에 갭이나 개구(614)가 형성된다. 그 갭은 커질 수도, 작아질 수도 있음을 감안해야 한다. 제1 부조립체(532)의 오버몰드(560)에서의 제1 계단부(564)와 제2 계단부(566)는 적어도 1㎜ 또는 0.98㎜보다 작을 수 있는 8단 칩 적층형 패키지를 제공한다.
도 19와 관련하여, 변형예가 도시되어 있다. 4단 칩 적층형 패키지의 제1 부조립체(630)와 동일한 4단 칩 적층형 패키지의 제2 부조립체(632)는 수직으로 겹쳐서 적층된다. 제1 부조립체(630)는 상부면(636)과 그 상부면의 반대측의 바닥면(638)을 갖는 유전체 소자(634) 등의 기판을 포함한다. 유전체 소자(634)는 컨택트 패드(640), 트레이스(도시되지 않음), 및 도전성 포스트(642) 등의 복수의 도전성 소자를 포함할 수 있으며, 이들 도전성 소자는 유전체 소자(634)의 상부면(636)이나 바닥면(638)에 노출된다.
칩 부조립체(644)는 제1 칩(646), 제2 칩(648), 제3 칩(650) 및 제4 칩(652)으로 구성될 수 있으며, 이들 칩은 유전체 소자(634)의 상부면(634) 위에 배치된다. 전술한 실시예에서와 마찬가지로, 칩 부조립체(644)는 엇갈려 제작되고 배치된다. 도시된 바와 같이, 칩(646, 648, 650, 652) 각각은 표면을 위로 향하게 위치되어, 본드 패드(654)가 노출된다. 도선(658)은 칩(646, 648, 650, 652)의 한쪽 에지만을 따라 연장되어, 유전체 소자(634)의 상부면(636)에 연장되는 컨택트 패드(40)에 접속된다. 칩(646,648, 650, 652) 각각의 표면이 위로 향하게 위치 설정되면, 도선의 통과를 위한 유전체 소자의 개구 또는 구멍을 형성시킬 필요(전술한 실시예가 요구하는 것과 동일)가 없게 된다.
제1 부조립체(630)의 구조와 유사한 4단 칩 적층형 패키지의 제2 부조립체(632)는 4단 칩 적층형 패키지의 제1 부조립체(630) 위에 위치된다. 칩 부조립체(670)의 각각의 칩(672, 674, 676, 678) 역시 표면이 위로 향하는 위치에 있기 때문에, 도선(658)은 제2 부조립체(632)의 상부면(662) 아래로 연장되지 않아도 되고, 제2 부조립체(632)는 4단 칩 적층형 패키지의 제1 부조립체 위에 적층되기 위해 회전될 필요도 없다.
그 결과로서 형성된 8단 칩 적층형 패키지(680)는 회로 기판(686)에 접속될 수 있다. 제1 부조립체(630)의 유전체 소자(534)의 바닥면으로부터 연장되는 도전성 포스트(642)는 솔더를 사용하여 회로 기판(686) 상의 컨택트 패드(688)에 접속된다. 도전성 칼럼(656)의 스탠드오프 또는 수직 높이(H1)는 제1 부조립체(630)의 유전체 소자(634)와 제2 부조립체(632)의 유전체 소자(660) 사이의 수직 높이(H2)보다 작다. 칩 부조립체(644)의 높이를 조정하기 위한 추가의 높이를 제공할 여지가 없다면, 제1 부조립체(630)와 회로 기판(686) 사이의 도전성 칼럼(656)의 높이는 도전성 포스트(642)의 크기를 조정하기에 충분히 커야만 한다. 한편, 제1 부조립체(630)는 솔더볼 등의 솔더 접속 소자만을 사용하여(도전성 포스트 없이) 종래 기술에서 공지된 통상의 솔더 부착 방법에 의해 회로 기판(608)에 간단히 부착될 수 있다.
본 발명의 변형예에서, 도전성 칼럼이 칩 부조립체로부터 연장되는 도선에 인접하여 위치되는 것에 제한을 받지 않는다는 것은 물론이다(전술한 실시예에서는, 도전성 칼럼은 각각 유전체 소자의 제1 에지 및 제2 에지에도 인접하여 위치된다). 대신에, 도전성 칼럼은, 칩으로부터 연장되는 도선에 근접하게 위치되고 유전체 소자의 제3 에지 및 제4 에지에 인접하여 위치되지 않도록 배열될 수 있다. 예를 들어, 도 19a를 참조하면, 변형된 8단 칩 적층형 패키지(680A)의 변형예가 도시되어 있다. 8단 칩 적층형 패키지(680A)는 도 19에 도시된 8단 칩 적층형 패키지(680)와 동일하며, 그 유일한 차이점으로는 도전성 칼럼(656A)이 유전체 소자(634A, 660A)의 제3 에지(도면의 뒷면을 향함)와 제4 에지(도시되지 않음)에 인접하여 위치된다는 점이다. 다시 말해, 도전성 칼럼(656A)은 도선(658A)이 접속되는 컨택트 패드(640A)에 바로 인접하여 위치되지 않는다. 또다른 변형예(도시되지 않음)에서, 또한 도전성 칼럼(656A)은 유전체 소자(634A, 668A)와 칩 부조립체(664A, 670A)의 4개의 모든 에지에 인접하여 배치될 수도 있다.
도 20 내지 도 22를 참조하면, 변형된 4단 칩 적층형 패키지의 부조립체의 실시예가 도시되어 있다. 도 20 및 도21을 참조하면(도20은 유전체 소자(691) 상의 칩 부조립체(702)의 사시도를 도시함), 4단 칩 적층형 패키지의 부조립체(690)는, 상부면(694) 및 이 상부면과 반대측의 바닥면(696)을 가지는 유전체 소자(692) 등의 기판을 포함한다. 유전체 소자(692)는 제1 에지(691), 제2 에지(693), 제3 에지(695), 제4 에지(697), 및 복수의 도전성 소자를 포함할 수 있으며, 이 복수의 도전성 소자로는, 예를 들어 컨택트 패드(698), 상부면(694) 상의 트레이스(도시되지 않음), 및 유전체 소자(692)의 바닥면(696)에 노출될 수 있는 도전성 포스트(700) 등이 있다.
전술한 실시예와 마찬가지로, 4단 칩 적층형 패키지의 부조립체(690)는 유전체 소자(692)의 상부면에 위치되는 칩 부조립체(702)를 포함하며, 이 칩 부조립체(702)는 제1 칩(704), 제2 칩(706), 제3 칩(708) 및 제4 칩(710)을 포함할 수 있다. 칩(704, 706, 708, 710) 각각은 상부면(712)과, 이 상부면과 반대측의 바닥면(716)을 각각 가지며, 상부면(712)은 이 면에 노출된 본드 패드(698) 등의 전기 컨택트를 포함한다. 도 20에 도시된 바와 같이, 또한 제4 칩은 제1 에지(718), 제2 에지(720), 제3 에지(722), 및 제4 에지(724)를 포함하며, 이들 에지의 각각은 상부면(712)과 바닥면(716) 사이로 연장되어, 상부면(712)과 바닥면(716)을 연결한다. 또한, 제4 칩(710)의 상부면(712)은, 제1 에지(718) 및 제2 에지(720)에 각각 인접하는 접촉부(726, 728)와, 접촉부(726)과 접촉부(728) 사이에 위치된 중앙부(730)를 포함한다. 본드 패드(698)는 제1 에지(718)와 제2 에지(720)에 인접하여 제4 칩의 접촉부(726)의 범위 내에 위치된다. 마찬가지로, 제1 칩(704), 제2 칩(706), 제3 칩(708)은, 제1 에지(742, 748, 752) 및 제2 에지(744, 750, 754) 각각에 인접하는 접촉부(726, 728)와, 접촉부(726)와 접촉부(728) 사이에 위치된 중앙부(730)를 포함한다. 전술한 실시예와는 달리, 칩(704, 706, 708, 710)은 엇갈려 적층되는 것이 아니라, 수직으로 적층될 수 있다. 제1 칩(704)의 제1 에지(742)는 제2 칩(706)의 제1 에지(748)와 정렬된다. 또한, 제1 칩(704)의 제2 에지(744)는 제2 칩(706)의 제2 에지(750)와 정렬된다. 마찬가지로, 제3 칩 및 제4 칩(708, 710)의 각각의 제1 에지(752, 718)와 각각의 제2 에지(754, 720)는 서로가 정렬될 뿐만 아니라, 제1 칩 및 제2 칩(704, 706)의 제1 에지(742, 748)와 제2 에지(744, 750)와도 정렬된다.
칩(704, 706, 708, 710) 각각은, 제1 칩(704)의 제1 에지(742) 및 제2 에지(744)에 따라 정렬되며 이들 에지에 인접한 컨택트 패드(698)에 전기 접속될 수 있다. 또한, 본 발명의 취지에 따라 임의의 구성이 고려되더라도, 컨택트 패드(698)는 서로 간에도 정렬될 수 있다. 도선(760)은, 각각의 칩(704, 706, 708, 710)의 각각의 제1 에지(742, 748, 752, 718)와 제2 에지(744, 750, 754, 720) 상의 본드 패드로(710)부터, 유전체 소자(692)의 상부면(694)의 컨택트 패드(698)로 연장된다. 따라서, 도선(760)은, 각각의 칩(704, 706, 708, 710)의 각각의 제1 에지(742, 748, 752, 718)와 제2 에지(744, 750, 754, 720)를 가로질러 연장되어 컨택트 패드(698)에 접속된다. 본 실시예에서, 제4 칩(710) 상의 도선(760)은 제1 칩(704), 제2 칩(706), 및 제3 칩(708)의 제1 에지(742, 748, 752)와 제2 에지(744, 750, 754)를 가로질러 연장된다. 제3 칩(708) 상의 도선(760)은 제1 칩(704) 및 제2 칩(706)의 제1 에지(742, 748)와 제2 에지(744, 750)를 가로질러 연장될 것이다.
유전체 소자(692) 상에 칩 부조립체(702)를 조립하기 위해서, 다음 칩을 쌓기 전에, 각각의 칩 상에 도선(760)이 배치되어야 한다. 제1 칩(704)은 칩 접착제(도시되지 않음) 등을 사용하여 유전체 소자(692)에 부착될 수 있다. 일단 제1 칩(704)이 적절하게 위치되면, 도선(658)은 제1 칩(704) 상의 본드 패드(714)와, 유전체 소자(692)의 상부면(694)의 컨택트 패드(698)에 접속된다. 그런 다음, 제1 칩(704)의 중앙부(746)에 스페이서(762, spacer)가 배치된다. 종래 기술에서 공지된 임의의 통상적인 스페이서(762)는 제1 칩(704)과 제2 칩(706) 사이에 공간이나 클리어런스를 제공하는데 사용될 수 있다. 비록 칩에 소정의 간격을 형성시켜 도선(760)을 수용하기 위한 충분한 공간을 제공할 수 있는 공지된 재료가 사용될 수 있지만, 이러한 스페이서로는 실리콘 또는 폴리이미드 박막을 포함할 수 있다. 도시된 바와 같이, 스페이서(762)는, 도선(760)과 각각의 칩의 제1 에지와 제2 에지에 인접하여 위치되는 본드 패드(714)에 충분한 공간을 제공하기 위하여, 제1 칩(704)의 제1 에지와 제2 에지에 연장되지 못한다. 일단 스페이서(762)가 적절하게 위치되면, 제2 칩(706)의 바닥면(751)은 제1 스페이스(762)의 상부면에 위치된다. 그리고 나면, 도선(760)은 제2 칩(706) 상의 본드 패드(714)를 유전체 소자(692)의 상부면(694)의 컨택트 패드(698)에 접속하는데 사용될 수 있다.
제3 칩(708)과 제4 칩(710)은 그와 마찬가지로 배치된다. 제2 스페이서(768)는 제2 칩(706)의 상부면(747)의 중앙부(749) 상에 위치된다. 그런 다음, 제3 칩이 제2 스페이서(768)의 상부면(770)에 위치된다. 그 후, 도선(760)은 제3 칩(708) 상의 본드 패드(714)를 유전체 소자(692)의 상부면(694)의 컨택트 패드(698)에 접속하는데 사용된다. 마지막으로, 제3 스페이서(774)가 제3 칩(708)의 중앙부(756) 상에 위치된다. 그런 다음, 제4 칩(710)의 바닥면은 제3 스페이서(774)의 상부면(776)에 인접하여 위치된다. 그러면, 도선(760)은 제3 칩(708) 상의 본드 패드(714)를 유전체 소자(692) 상의 컨택트 패드(698)에 접속하는데 사용된다.
일단 도선(760)이 적절하게 부착되면, 오버몰드(778)는 도선(760)과 칩 부조립체(702)를 봉지하는데 사용될 수 있다. 도 21 및 도 22를 참조하면, 오버몰드(778)는 유전체 소자의 제3 에지(695)로부터 제4 에지(697)까지 연장될 수 있다. 유전체 소자(692)의 제1 에지와 제2 에지를 가로질러 연장되지 않도록, 오버몰드(778)가 배치될 수 있다. 대신에, 오버몰드는 각각의 칩의 제3 에지(743, 745, 755, 722)에 인접한 곳에서부터 제4 에지(697)에 인접한 곳(현재 도시된 에지 중 나머지 에지)까지 연장된다. 오버몰드(778)는 제1 에지(794), 제2 에지(796), 제3 에지(783), 및 제4 에지(800)를 갖는 직사각면을 형성할 수 있다. 바람직한 구성에 있어서는, 4단 칩 적층형 패키지의 본체의 총 두께가 0.4735㎜ 이상 감소될 수 있다. 예를 들면, 각각의 칩과 스페이서가 약 50㎛의 두께를 갖는다면, 칩 접착제의 두께는 12.5㎛이고, 오버몰드의 두께는 75㎛가 되며, 4단 적층형 칩의 총 두께의 높이는 0.4375㎜가 될 수 있다.
변형예의 구성에 있어서, 칩의 제3 에지(743, 745, 755, 722) 및/또는 제4 에지(도시되지 않음)(즉, 솔더볼에 인접하지 않은 칩의 에지)로부터, 유전체 소자(692)의 제3 에지(695) 및 제4 에지(697)(또는 솔더볼에 인접하지 않은 유전체 소자의 에지)에 노출된 컨택트(도시되지 않음)까지 도선(760)이 연장될 수도 있는 것은 물론이다. 그러한 구성에 있어서, 유일한 차이점은, 칩의 제3 에지 및 제4 에지에 인접하여 위치될 본드 패드와 도선에 공간을 허용할 수 있도록 하기 위해, 스페이서(762, 768, 774)가 칩 각각의 제3 에지(743, 745, 755, 722) 및/또는 제4 에지(724)(도시되지 않음)까지 연장되어선 안된다는 것이다.
본 발명의 또다른 태양에서, 도 23 내지 도 25를 참조하면, 4단 칩 적층형 패키지의 부조립체(690)는 동일한 4단 칩 적층형 패키지의 제2 부조립체(780)에 적층되어, 8단 칩 적층형 패키지(782)를 형성한다. 4단 칩 적층형 패키지의 제2 부조립체(780)가 형태 및 크기에서 4단 칩 적층형 패키지의 제1 부조립체(690)와 동일하기 때문에, 제2 부조립체(780)는 제1 부조립체(690) 바로 위에 위치될 수 있다. 도 23 및 도 25에 도시된 바와 같이, 제2 부조립체(780)의 유전체 소자(784)의 바닥면으로부터 연장되는 도전성 포스트(700)는, 도전성 칼럼이나 조인트를 형성하기 위해, 제1 부조립체(690)의 상부면(694)에 위치된 솔더볼(699)과 접촉하고 있다. 도전성 칼럼이나 조인트는 봉 명세서에서 더욱 상세히 기술될 방법을 사용하여 형성될 수 있다.
도 26을 참조하면, 8단 칩 적층형 패키지(782)는 회로 기판(786)에 연결될 수 있다. 제1 부조립체(690)의 유전체 소자(692)의 바닥면(696)으로부터 연장되는 도전성 포스트(700)는, 도전성 칼럼(792)을 형성하기 위해, 회로 기판(786)의 컨택트 패드(788) 상에 배치된 솔더볼에 연결될 수 있다. 도전성 칼럼은 이하에서 더욱 상세히 설명될 방법을 사용하여 형성될 수 있다. 제1 유전체 소자(692)와 회로 기판(786) 사이에서의 전술한 방법에 의해 형성된 도전성 칼럼(792)의 높이는, 제1 부조립체(690)와 제2 부조립체(780) 사이로 연장되는 도전성 칼럼(792)의 높이보다 더 작다. 높이가 차이나는 이유는, 제1 부조립체(690)와 제2 부조립체(780) 사이의 "스탠드오프" 또는 높이(H)가 제1 부조립체(690)의 칩 부조립체(702)를 수용하기에 충분히 커야할 필요가 있기 때문이다.
본 발명의 또다른 태양에 있어서는, 높이를 증가시키는 패키지-온-패키지 적층을 얻기 위한 도전성 칼럼의 형성 방법이 개시되어 있다. 도 26을 계속해서 참조하면, 도전성 칼럼(792)은 도전성 포스트(700)와 솔더의 결합에 의해 형성될 수 있다. 그러한 도전성 칼럼(792)은 2개의 칩 패키지 사이의 스탠드오프나 수직 거리를 증가시키면서, 동시에 복수의 도전성 칼럼 사이의 피치 또는 중심에서 중심까지의 수평거리를 감소시킬 수 있다. 칩 패키지 간의 거리를 증가시킴으로써, 본 명세서에 개시된 4단 칩 적층형 패키지와 같이, 유전체 소자 상에 복수의 칩을 배치하기 위한 필요한 공간을 제공한다.
도전성 칼럼(792)을 형성할 수 있도록 하는데 사용되는 도전성 포스트(700)의 크기는 상당히 큰 폭으로 달라질 수 있지만, 가장 일반적으로 유전체 기판의 표면 위의 도전성 포스트 각각의 높이는 약 50㎛ 내지 300㎛이다. 그러한 도전성 포스트(700)는 폭보다 더 큰 높이를 가질 수 있다.
도전성 포스트는 구리, 구리 합금, 금 및 이들의 조합 등의 임의의 도전성 재료에 의해 이루어질 수 있다. 도전성 포스트는 솔더에 의해 수착될 수 있는 적어도 노출된 금속층을 포함할 수 있다. 예를 들면, 포스트의 표면은 대체로 금 층을 갖는 구리에 의해 형성될 수 있다. 또한, 도전성 포스트는, 이 포스트가 접합될 솔더의 용융온도보다 더 큰 용융온도를 가지는 하나 이상의 금속층을 포함할 수 있다. 예를 들면, 그러한 도전성 포스트는 구리 층을 포함하거나 포스트 전부 구리로 이루어질 것이다.
본 명세서에서 참조에 의해 원용하는 미국특허번호 제6,884,709호 및 가출원번호 제60/875,730호에 전형적인 공정 및 포스트가 기재되어 있다. 예를 들면, 도전성 포스트는 에칭 공정에 의해 이루어질 수 있다. 한편, 도전성 포스트는 전기도금에 의해 이루어질 수 있는데, 즉 도전성 포스트는 포토레지스트 층 등의 유전체 층에 형성된 개구를 통해 베이스금속 층에 금속을 덮음으로써 형성된다.
또한, 도전성 포스트(700)도 여러가지 다른 형상, 예컨대 원뿔대 형상 등으로 형성될 수 있어서, 각각의 포스트의 베이스부와 팁부는 실질적으로 원형이다. 통상, 도전성 포스트의 베이스부의 직경은 약 100㎛ 내지 약 600㎛인 반면에, 팁부의 직경은 약 40㎛ 내지 약 200㎛이다. 각각의 도전성 포스트(700)는 유전체 기판에 인접해 있는 베이스부와, 유전체 기판으로부터 이격되어 있는 팁부를 포함할 수 있다.
계속해서 도 26a를 참조하면, 4단 칩 적층형 패키지의 제1 부조립체(690)와 4단 칩 적층형 패키지의 제2 부조립체(780)를 접합하기 직전의 8단 칩 적층형 패키지(782)(도 26)가 도시되어 있다. 제2 부조립체(780)는, 제2 부조립체(780)로부터 연장되는 도전성 포스트(700)가 제1 부조립체(690) 상의 솔더볼(790)과 정렬되도록, 위치된다. 그러면, 도전성 포스트(700)는 제1 부조립체(690)의 유전체 소자(692)의 상부면(694)에 노출된 컨택트 패드(698) 상에 있는 솔더볼(790)에 매우 근접하게 위치될 수 있다. 그런 다음에, 솔더는, 제2 부조립체(780) 상의 도전성 포스트(700)를 수착시키도록, 리플로우된다. 바람직한 실시예에서는, 도전성 포스트(700)는, 도전성 포스트의 적어도 일부분이 리플로우된 솔더볼(79)과 직접 접촉하고 있도록, 솔더볼과 접촉한다. 간단히 말해, 도전성 포스트(700)는 리플로우된 솔더와 접촉하기만 하면되고, 그러면 그 솔더는 도전성 포스트(700) 전체의 노출된 벽(711)과 팁부(713)를 수착시킬 것이다. 이는, 도전성 포스트(700) 상의 표면 장력을 이겨낼 수 있는 솔더의 재수착력 때문이다. 한편, 솔더가 수착되어야 하는 금속 포스트의 부분들과 접촉하는 것을 보장하기 위해, 도전성 포스트(700) 전체는 실질적으로 리플로우된 솔더볼(790) 내에 위치될 수 있다.
일단 솔더가 금속 포스트를 수착시키면, 칼럼형 조인트 또는 도전성 칼럼(792)(도 26)이 형성된다. 도 26의 도전성 칼럼의 분해세부도인 도 27을 참조하면, 도전성 칼럼(792)은 모래시계의 형상으로 이루어질 수 있기 때문에, 도전성 포스트(700)과 접촉해 있는 솔더의 상부 영역(802)과, 제1 부조립체(690) 상의 컨택트 패드(698)와 접촉해 있는 솔더의 하부 영역(804)은 솔더의 중간 영역의 폭(M)보다 더 큰 폭(W)을 갖는다. 물론, 폭(W)은 동일할 필요는 없고, 솔더의 상부 영역(802)의 높이는 솔더의 하부 영역(804)의 높이보다 더 클 수 있거나, 그 반대로 하부 영역의 높이가 상부 영역의 높이보다 더 클 수 있다. 도전성 칼럼(792)은, 각각의 도전성 칼럼 사이의 피치를 더 크게할 필요 없이도, 칼럼형 수직 솔더를 유지할 수 있기 때문에, 패키지-온-패키지 적층을 개선시킬 수 있다.
이러한 도전성 칼럼의 형성 방법은 본 발명의 각각의 실시예와 관련하여 이용될 수 있다.
솔더 접속 소자만을 사용한 통상적인 적용에서, 스탠드오프와 피치가 일반적으로 상호관련된다. 스탠드오프가 커지면, 반드시 피치도 커진다. 그러나, 본 발명의 또다른 태양에서, 본 명세서에서 기술된 바와 같이, 도전성 칼럼의 형성과 사용에 의해(솔더볼 접속 소자만을 사용한 것과는 반대로), 스탠드오프가 커지면 피치는 작아지게 될 수 있다. 예를 들면, 도 28의 표에 도시된 바와 같이, 리플로우 및 적층되기 전의 직경이 0.350㎜인 솔더볼, 직경이 0.280㎜인 컨택트 패드 및 0.5㎜의 솔더볼 사이의 피치와 함께, 도전성 포스트가 사용되는 경우, 도전성 칼럼은 피치의 절반보다 더 큰 0.392㎜의 스탠드오프를 얻을 수 있다. 이에 비하여, 도 29를 참조하면, 솔더볼만이 사용되는 경우(즉, 도전성 포스트 없이), 리플로우 및 적층되기 전의 직경이 0.350㎜인 솔더볼, 직경이 0.280㎜인 컨택트 패드 및 0.5㎜의 피치는, 도전성 칼럼보다 0.175㎜ 짧고 피치의 절반보다 더 작은 단지 0.220㎜의 스탠드오프를 얻을 수 있다.
솔더 접속 소자를 형성하는 본 방법의 또다른 태양에서, 컨택트 패드의 치수를 감소시키면 스탠드오프를 더 크게 할 수도 있다. 예를 들면, 도 30을 참조하면, 컨택트 패드의 치수가 감소되는 경우, 더 큰 스탠드오프가 얻어질 수 있다. 도시된 바와 같이, 직경이 0.280㎜인 컨택트 패드가 직경이 0.350㎜(리플로우 및 적층 전)인 솔더볼과 0.5㎜의 피치와 함께 사용되는 경우, 피치의 절반보다 더 큰 0.392㎜의 스탠드오프가 얻어질 수 있다. 따라서, 컨택트 패드와 솔더볼을 근접하게 위치시켜, 본 명세서에서 기술된 계단부 칩 패키지를 배치시킬 수 있는 충분한 스탠드오프 높이를 얻을 수 있다(예, 도 26 참조).
도전성 칼럼은 모든 기판 구조에서 이용될 수 있음을 고려해야만 한다. 예를 들면, 기판 당 1개의 칩만을 포함하거나 기판 당 4개 이상의 칩을 포함하는 칩 패키지가 본 발명에 따라 이용될 수 있다.
도 31은 마이크로전자 소자, 마이크로전자기계 소자, 광전자 소자 및 이들 디바이스를 통합한 조립체의 상호접속에 적합한, 예컨대 칩 캐리어 등의 배선 소자, 패키지 기판, 또는 이미 패키징된 마이크로전자 소자, 리드 프레임, 인쇄 배선 기판, 회로 패널 등의 제1 상호접속 소자(900) 및 제2 상호접속 소자(902)를 포함하는 조립체(905)를 나타내고 있다. 상호접속 소자(900, 902)는 동일한 형상이거나 상이한 형상일 수 있다. 하나의 예로서, 상호접속 소자 중 하나는 칩 캐리어이고, 다른 하나는 회로 패널일 수 있다. 다른 예로서, 각각의 상호접속 소자는 유전체 소자의 적어도 하나의 면에 노출된 도전성 특징부(901)를 갖는 유전체 소자를 포함한다. 이에 따라, 제1 상호접속 소자(900)는 제1 면을 형성하는 주 표면(910)과, 이 주 표면에 노출된 도전성 특징부(901)를 포함한다. 제2 상호접속 소자(902)는 제1 면이 아닌 제2 면을 형성하는 주 표면(912)과, 이 주 표면(912)에 노출된 도전성 특징부(911)를 포함한다. 제1 및 제2 면은 대체로 평면으로만 되어있을 수 있다. 상호접속 소자의 주 표면 중 일부분은 평면이 아닐 수 있다. 트레이스(914)는 노출된 도전성 특징부로부터 각각의 면을 따라 연장될 수 있다. 또다른 예에서는, 각각의 상호접속 소자는, 노출된 도전성 특징부를 갖는 리드 프레임을 포함한다.
도 31에 도시된 바와 같이, 제1 상호접속 소자의 주 표면(910)은 위쪽으로 향하기 때문에, 상부면이라고도 할 수 있다. 제2 상호접속 소자의 주 표면(912)은 아래쪽으로 향하기 때문에, 바닥면이라고도 할 수 있으며, 이 바닥면은 제1 상호접속 소자의 상부면(910)에 대향한다. 마이크로전자 소자(920)는, 도선 등의 다른 통상적인 수단에 의해 상호접속될 수 있지만, 본 도면에서 플립-칩 상호접속으로 도시된 바와 같이, 제1 상호접속 소자에 도전적으로 접속될 수 있다. 또한, 마이크로전자 소자(921)는 플립-칩 상호접속이나 통상적인 와이어 본딩된 상호접속 또는 그 이외의 수단으로 제1 상호접속 소자에 도전적으로 접속될 수 있다. 도 31에 도시된 바와 같이, 마이크로전자 소자(920, 921)는 제1 및 제2 상호접속 소자의 대향면 사이에 배치된다. 한편, 또한 마이크로전자 소자는 제1 상호접속 소자의 바닥면(906) 및 제2 상호접속 소자의 상부면(916) 등의 다른 주 표면에 상호접속될 수도 있다.
솔더를 필수구성요소로 하는 도전성 칼럼(930)은 제1 상호접속 소자의 도전성 특징부(901)와 제2 상호접속 소자의 도전성 특징부(911) 각각을 도전적으로 상호접속시킨다. 도전성 특징부(901)는 통상 주 표면(910, 912) 각각에 노출된 솔더 수착성 패드이다. 도 31에 도시된 바와 같이, 높이(H)를 갖는 도전성 칼럼은, 솔더가 접합되는 도전성 패드(901, 911) 사이로 연장된다. 특정 예에서는, 각각의 칼럼은 각각의 도전성 패드 사이의 중간지점에서의 폭(M)(934)을 갖는다. 높이(H)(932)가 폭(M)(934)보다 더 커지도록, 칼럼이 형성될 수 있다. 또한, 칼럼은, 높이(932)가 조립체의 인접 칼럼의 중심 사이의 피치(P)(936)의 절반보다 더 커지도록, 형성될 수 있다.
칼럼은 수직형 벽(940), 볼록형 벽(940a), 또는 오목형 벽(940b)을 가질 수 있다. 통상적인 솔더 상호접속에서, 솔더 매스가 접합되는 서로 대향하는 패드 사이의 지점에서 솔더 매스는 통상 더 큰 폭을 갖는다. 일 예로서, 300㎛의 패드 위에 리플로우될 때, 350㎛의 구형 솔더볼은 패드에 융합되는, 360㎛ 이상의 최대폭을 가지는 반구상 솔더 범프가 된다. 따라서, 식 360/300>1.2이 나타내는 바와 같이, 전술한 상호접속 시의 솔더의 폭(360㎛)은 패드의 폭(300㎛)의 1.2배를 초과한다. 실질적인 높이, 예컨대 패드보다 100㎛ 이상인 높이에서 솔더의 최대폭이 생긴다.
도 31에 도시된 솔더 칼럼에서, 약간 볼록한 칼럼의 폭(M)(944)은 도전성 패드에 접합되는 칼럼(940a)의 폭(W)(946)의 1.2배 미만이다. 따라서, 칼럼은 다소 "통(barrel)"형상을 가질 수 있지만, 피치를 줄이지 않고도 원하는 스탠드오프 높이를 얻을 수 있는 전술한 장점을 여전히 달성할 수 있다.
도 31에 도시된 또다른 예에서, 약간 오목한 벽(940b)을 갖는 칼럼이 도시되어 있다. 서로 대향하는 도전성 패드(901, 911) 사이의 중간지점에서의 칼럼의 폭(M)(948)은 도전성 패드(901)에서의 칼럼의 폭(W)(950)보다 더 작다.
이하에서는, 도 32 내지 도 35를 참조하여, 도전성 솔더 칼럼을 통해 상호접속 소자를 도전적으로 접합하는 방법을 설명하기로 한다. 도 32에 도시된 바와 같이, 솔더볼(1010)(통상 솔더구)은, 전술한 바와 같이(도31) 상호접속 소자(1002)의 솔더 수착성의 도전성 패드 위에 배치된다. 플럭스 매스를 포함한 솔더볼은 도전성 패드 상에 배치될 수 있으며, 그 후 열이 가해져, 솔더볼은 도전성 패드(1004)에 수착하여 융합되는 반구상 범프(1012)로 리플로우하게 된다(도 33). 마찬가지 방식으로, 제2 상호접속 소자(1002A)(도 34)가 배치된다. 제1 상호접속 소자(1002)에 대하여 제2 상호접속 소자(1002A)를 거꾸로 배치시키면, 제2 상호접속 소자(1002A)의 솔더 범프(1012A)는 이에 대응하는 제1 상호접속 소자의 솔더 범프(1012)와 정렬된다. 각각의 상호접속 소자의 서로 대향하는 솔더 범프(1012, 1012A) 사이에 플럭스(1014)가 배치된다. 예를 들면, 도시된 바와 같이, 2개의 상호접속 소자를 정렬하기 전에, 상호접속 소자 중 하나 또는 둘다의 솔더 범프(1012, 1012A)에 플럭스가 배치될 수 있다. 각각의 상호접속 소자(1002, 1002A) 상의 솔더 범프는 플럭스를 통해 접촉될 수 있다.
계속해서, 열이 가해지면, 범프(1012, 1012A) 각각의 솔더는 용융되어, 도 31과 관련하여 상술한 특징을 갖는 칼럼(1030)(도 35)을 형성한다.
상술한 실시예(도 32 내지 도 34)의 변형예로서, 이하 도 36을 참조하면, 도전성 페이스트(1104)의 매스는 상호접속 소자(1102)의 도전성 패드(1106) 위로 밀려진다. 그 매스는 통상 실질적으로 노출된 에지(1108)를 가지면서 버팀없이 서있는 구조(free-standing)로 되어있다. 예를 들면, 화면 인쇄나 스텐실 인쇄 기법은, 화면이나 스텐실의 개구를 통해 다량의 솔더 페이스트를 패드(1106) 위로 강제로 보내는데 사용될 수 있다. 또다른 상호접속 소자(1102A)(도 37)는 마찬가지 방식으로 형성된 다음, 제1 상호접속 소자(1102)와 거꾸로 배치되어 정렬된다. 각각의 상호접속 소자(1102, 1102A) 상의 도전성 페이스트의 매스(1104, 1104A)는 접촉되어 열을 받아 도전성 칼럼(1030)을 형성한다(도 30).
도 38은 도 36 및 도 37의 실시예의 변형예로서, 2개의 상호접속 소자를 접합하기 전, 솔더 페이스트 등의 도전성 페이스트의 매스(1204)가 하나의 상호접속 소자 상에만 형성되어 있는 것을 나타내고 있다. 그 매스(1204)는 높은 종횡비, 즉 폭(W)(1222)보다 더 큰 높이(H)(1220)를 가지는 비교적 커다란 특징부로서 형성될 수 있다. 특정예에서, 높이(H)는 폭(W)의 1.5배를 초과할 수 있거나, 심지어는 폭의 배수일 수도 있다. 커다란 도전성 페이스트의 매스는 화면 인쇄나 스텐실 인쇄 기법을 사용하여 형성될 수 있다. 또한, 그 매스도 통상 실질적으로 노출된 에지(1208)를 가지면서 버팀없이 서있는 구조로 되어있다. 리플로우 이후, 도시되고 상술한 바와 같이, 특징을 갖는 도전성 칼럼(1030)(도 35)이 형성된다.
본 명세서에서 특정 실시예를 참조하여 본 발명이 기술되었더라도, 이들 실시예는 본 발명의 원리 및 적용의 단지 예시에 불과하다는 것을 이해하여야 한다. 따라서, 그 예시적인 실시예에 대하여 첨부된 청구항에 의해 정해지는 본 발명의 범위 및 취지에서 벗어나지 않는 범위 내에서 다양한 변경 및 다른 구성으로의 개조가 이루어질 수 있다.

Claims (35)

  1. 마이크로전자 패키지로서,
    도전성 특징부(conductive feature), 상부면(top surface) 및 바닥면(bottom surface)을 갖는 하단 유닛 기판(lower unit substrate)을 포함하는 하단 유닛(lower unit)으로서, 상기 하단 유닛은 상기 하단 유닛 기판의 상기 상부면의 위에 상기 하단 유닛 기판의 상기 도전성 특징부에 전기 접속되는 하나 이상의 하단 유닛 칩(lower unit chip)을 포함하는, 하단 유닛; 및
    도전성 특징부, 상부면, 바닥면, 및 상기 상부면과 바닥면 사이로 연장되는 구멍(hole)을 갖는 상단 유닛 기판을 포함하는 상단 유닛(upper unit)으로서, 상기 도전성 특징부가 다수의 본드 패드(bond pad)를 포함하고, 상기 상단 유닛은 상기 상단 유닛 기판의 상부면 위에 하나 이상의 상단 유닛 칩을 더 포함하고, 상기 상단 유닛 칩의 각각은 상기 상단 유닛 기판의 상기 상부면의 위에서 상기 구멍을 통해 연장하는 다수의 도선(wire lead)에 의해 상기 상단 유닛 기판의 상기 도전성 특징부에 전기 접속되며, 도선은 상기 하나 이상의 상단 유닛 칩의 컨택트 패드(contact pad)에 부착되는 제1 단부 및 상기 제1 단부의 반대 쪽에 상기 다수의 본드 패드 중의 상기 상단 유닛 기판의 본드 패드에 부착되는 다른 단부를 각각 갖는, 상단 유닛
    을 포함하며,
    상기 상단 유닛 기판은 상기 하단 유닛 칩 위에 배치되고, 상기 구멍과 상기 상단 유닛의 접속부가 상기 하단 유닛 칩으로부터 제1 수평방향으로 오프셋되어 있는, 마이크로전자 패키지.
  2. 제1항에 있어서,
    상기 하단 유닛 칩을 넘어 상기 상단 유닛의 도선을 덮는 봉지재(encapsulant)를 포함하는, 마이크로전자 패키지.
  3. 제1항에 있어서,
    상기 상단 기판 내의 구멍은 상기 하단 유닛의 상단 유닛 칩의 에지(edge)를 넘어 배치된, 마이크로전자 패키지.
  4. 제1항에 있어서,
    상기 상단 유닛 기판의 도전성 특징부와 상기 하단 유닛 기판의 상기 도전성 특징부를 전기 접속하는 전기 도전성 접속부(electrically conductive connection)를 더 포함하는, 마이크로전자 패키지.
  5. 제4항에 있어서,
    상기 전기 도전성 접속부는 상기 상단 유닛 기판 또는 상기 하단 유닛 기판 중의 하나 이상으로부터 상기 상단 유닛 기판 또는 상기 하단 유닛 기판 중의 다른 하나로 연장하는 도전성 포스트(conductive post)를 포함하는, 마이크로전자 패키지.
  6. 제4항에 있어서,
    상기 전기 도전성 접속부는 상기 상단 유닛 기판 또는 상기 하단 유닛 기판 중의 하나 이상의 기판에 노출된 도전성 패드(conductive pad)를 포함하는 것인, 마이크로전자 패키지.
  7. 제4항에 있어서,
    상기 상단 유닛의 상기 구멍은 상기 마이크로전자 패키지의 중심선(center line)에 대하여 상기 제1 수평방향으로 오프셋되어 있으며, 상기 하나 이상의 하단 유닛 칩은 상기 제1 수평방향에 반대방향인 제2 수평방향으로 상기 중심선에 대하여 오프셋되어 있는, 마이크로전자 패키지.
  8. 제7항에 있어서,
    상기 하단 유닛은 상기 하단 유닛 기판의 상부면과 바닥면 사이로 연장되는 구멍(hole)을 가지며, 상기 하나 이상의 하단 유닛 칩은 상기 하단 유닛 기판의 상기 구멍을 통해 연장되는 접속부(connection)에 의해 상기 하단 유닛 기판의 상기 도전성 특징부에 전기 접속되어 있는, 마이크로전자 패키지.
  9. 제8항에 있어서,
    상기 하단 유닛 기판은 상기 중심선에 대하여 상기 제2 수평방향으로 오프셋되어 있는, 마이크로전자 패키지.
  10. 제1항에 있어서,
    상기 하나 이상의 하단 유닛 칩은 상부면(top surface)을 가지며, 상기 상단 유닛의 상기 도선(wire lead)은 상기 하나 이상의 하단 유닛 칩 중의 맨 위의 하단 유닛 칩(top lower unit chip)의 상기 상부면의 아래에서 하방으로(downwardly) 연장하고, 상기 맨 위의 하단 칩은 상기 상단 유닛 기판에 직접 이웃해서 위치되어 있는, 마이크로전자 패키지.
  11. 제8항에 있어서,
    상기 하나 이상의 하단 유닛 칩은 상부면을 가지며, 상기 상단 유닛은 상기 상단 유닛의 상기 접속부를 덮는 상단 유닛 봉지재(upper unit encapsulant)를 포함하며, 상기 상단 유닛 봉지재는 상기 하나 이상의 하단 유닛 칩의 상기 상부면의 아래에서 하방으로 연장되어 있는, 마이크로전자 패키지.
  12. 제11항에 있어서,
    상기 상단 유닛 봉지재는 상기 하나 이상의 상단 유닛 칩을 덮고 있도록 된 것인, 마이크로전자 패키지.
  13. 제12항에 있어서,
    상기 하단 유닛은 상기 하단 유닛의 상기 도선과 상기 하나 이상의 하단 유닛 칩을 덮는 하단 유닛 봉지재(lower unit encapsulant)를 포함하고 있는, 마이크로전자 패키지.
  14. 제8항에 있어서,
    상기 하단 유닛은 상기 하단 유닛의 상기 접속부와 상기 하나 이상의 하단 유닛 칩을 덮는 하단 유닛 봉지재를 포함하고 있는, 마이크로전자 패키지.
  15. 제14항에 있어서,
    상기 하나 이상의 상단 유닛 칩은 4개의 칩을 포함하여 이루어진 것인, 마이크로전자 패키지.
  16. 제15항에 있어서,
    상기 4개의 칩은 에지(edge)를 각각 가지며, 상기 도선 중 하나 이상의 도선은 상기 4개의 칩 각각의 에지를 가로질러 연장되어 있는, 마이크로전자 패키지.
  17. 제14항에 있어서,
    상기 하단 유닛 봉지재는 하나 이상의 계단부(step)를 포함하고 있는, 마이크로전자 패키지.
  18. 제13항에 있어서,
    상기 상단 유닛 봉지재는 하나 이상의 계단부를 포함하고 있는, 마이크로전자 패키지.
  19. 제18항에 있어서,
    상기 하단 유닛 봉지재는 하나 이상의 계단부를 포함하며, 상기 상단 유닛의 계단부 중의 하나 이상은 상기 하단 유닛의 계단부 중의 하나 이상에 인접해 있는 것인, 마이크로전자 패키지.
  20. 제1항에 있어서,
    상기 하단 유닛은 좌측 엇갈림 적층형 패키지(staggered stack package) 및 우측 엇갈림 적층형 패키지 중 하나를 포함하며, 상기 상단 유닛도 좌측 엇갈림 적층형 패키지 및 우측 엇갈림 적층형 패키지 중 하나를 포함하고 있는, 마이크로전자 패키지.
  21. 제1항에 있어서,
    상기 접속부는 도선(wire lead)인 것인, 마이크로전자 패키지.
  22. 제1항에 있어서,
    상기 하단 유닛 기판의 상기 도전성 특징부는 본드 패드, 트레이스(trace) 및 도전성 포스트(conductive post)를 포함하며, 상기 상단 유닛 기판과 상기 하단 유닛 기판은 상기 도전성 포스트를 통해 전기적으로 접속되어 있는 것인, 마이크로전자 패키지.
  23. 마이크로전자 패키지로서,
    도전성 특징부, 상부면 및 바닥면을 갖는 제1 유닛 기판을 포함하는 제1 유닛으로서, 상기 제1 유닛이 상기 제1 유닛 기판의 상기 도전성 특징부에 접속부(connection)에 의해 전기 접속되는, 상기 제1 유닛 기판의 상기 상부면의 위에 배치된 하나 이상의 제1 유닛 칩을 포함하는, 제1 유닛; 및
    도전성 특징부, 상부면, 바닥면, 및 상기 상부면과 바닥면 사이에서 연장된 구멍을 갖는 제2 유닛 기판을 포함하는 제2 유닛으로서, 상기 도전성 특징부가 복수의 본드 패드를 포함하고, 상기 제2 유닛이 상기 제2 유닛 기판의 상부면의 위에 배치된 하나 이상의 제2 유닛 칩을 포함하고, 상기 상부 유닛 칩의 각각은 상기 제2 유닛 칩으로부터 상기 구멍을 통해 상기 도전성 특징부로 연장된 복수의 도선에 전기적으로 접속되며, 상기 도선은 상기 하나 이상의 제2 유닛 칩의 컨택트 패드에 부착된 제1 단부(end)와 상기 제1 단부의 반대쪽에서 복수의 본드 패드 중의 상기 제2 유닛 기판의 본드 패드에 부착된 다른 단부를 각각 가지며, 상기 제2 유닛 기판은 상기 제1 유닛 칩의 위에 배치되고, 상기 제2 유닛의 상기 접속부는 상기 제1 유닛 칩으로부터 제1 수평방향으로 오프셋되어 있는, 제2 유닛
    을 포함하며,
    상기 제1 유닛은 상기 제1 유닛의 상기 접속부와 상기 하나 이상의 제1 유닛 칩을 덮는 제1 유닛 봉지재(unit encapsulant)를 포함하는, 마이크로전자 패키지.
  24. 제23항에 있어서,
    상기 접속부에서의 상기 봉지재의 높이는, 상기 봉지재의 상기 하나 이상의 제1 유닛 칩을 덮는 적어도 일부분의 높이보다 더 큰 값을 갖는, 마이크로전자 패키지.
  25. 제23항에 있어서,
    상기 전기 도전성 접속부는 상기 상부 유닛 기판 또는 상기 하부 유닛 기판 중의 적어도 하나로부터 상기 상부 유닛 기판 또는 상기 하부 유닛 기판 중의 다른 하나 쪽으로 연장된 도전성 포스트(conductive post)를 포함하는, 마이크로전자 패키지.
  26. 제23항에 있어서,
    상기 전기 도전성 접속부는 상기 상부 유닛 기판 또는 상기 하부 유닛 기판 중의 적어도 하나의 표면(surface)에 노출된 도전성 패드(conductive pad)를 포함하는, 마이크로전자 패키지.
  27. 제23항에 있어서,
    상기 제1 유닛 칩의 컨택트 형성면(contact-bearing face)은 상기 제1 유닛 기판의 상기 상부면으로부터 멀어지면서 위쪽으로 향해 있는, 마이크로전자 패키지.
  28. 제23항에 있어서,
    상기 제1 유닛 칩의 컨택트 형성면은 상기 제1 유닛 기판의 상기 상부면을 향해 아래쪽으로 향해 있는, 마이크로전자 패키지.
  29. 제23항에 있어서,
    상기 제1 유닛의 접속부와 상기 제2 유닛의 접속부는 도선(wire lead)을 포함하는, 마이크로전자 패키지.
  30. 마이크로전자 패키지를 제조하는 방법에 있어서,
    도전성 특징부, 상부면 및 바닥면을 갖는 제1 유닛 기판을 포함하는 제1 유닛을 준비하는 제1 유닛 준비 단계로서, 상기 제1 유닛이 상기 제1 유닛 기판의 상기 도전성 특징부에 전기 접속된, 상기 제1 유닛 기판의 상기 상부면의 위에 배치된 하나 이상의 제1 유닛 칩을 포함하는, 제1 유닛 준비 단계;
    상기 제1 유닛 칩을 접속부(connection)에 의해 상기 제1 유닛 기판의 상기 도전성 특징부에 전기 접속하는 단계;
    도전성 특징부, 상부면, 바닥면, 및 상기 상부면과 상기 바닥면 사이로 연장되는 구멍을 갖는 제2 유닛 기판을 포함하는 제2 유닛을 준비하는 제2 유닛 준비 단계로서, 상기 제2 유닛이 상기 제2 유닛 기판의 상기 상부면의 위에 배치된 하나 이상의 제2 유닛 칩을 더 포함하는, 제2 유닛 준비 단계;
    상기 제2 유닛 칩을 상기 구멍을 통해 연장된 도선에 의해 상기 제2 유닛 기판의 상기 도전성 특징부에 전기 접속하는 단계;
    상기 도선의 각각의 제1 단부를 상기 하나 이상의 제2 유닛 칩의 컨택트 패드에 부착하고, 상기 제1 단부의 반대측에 있는 다른 단부를 상기 복수의 본드 패드 중의 상기 제2 유닛 기판의 본드 패드에 부착하는 단계; 및
    상기 제2 유닛의 상기 구멍과 상기 접속부가 상기 제1 유닛 칩으로부터 제1 수평방향으로 오프셋되도록 하기 위해, 상기 제2 유닛을 상기 제1 유닛 칩 위에 배치하는 단계
    를 포함하는, 마이크로전자 패키지 제조방법.
  31. 제30항에 있어서,
    상기 제1 유닛의 상기 도전성 특징부의 적어도 일부를 상호접속 소자에 의해 상기 제2 유닛의 상기 도전성 특징부의 적어도 일부에 전기 접속하는 단계를 더 포함하는 마이크로전자 패키지 제조방법.
  32. 제31항에 있어서,
    상기 제1 유닛 칩은 상부면을 가지며,
    상기 제2 유닛을 배치하는 단계 동안, 상기 제2 유닛의 상기 접속부는 상기 제1 유닛 칩의 상기 상부면의 아래에 위치되는, 마이크로전자 패키지 제조방법.
  33. 제32항에 있어서,
    상기 제2 유닛의 상기 접속부의 주위에 봉지재를 도포(apply)하는 단계를 더 포함하며,
    상기 봉지재는 상기 제1 유닛 칩의 상기 상부면의 아래에 위치되는, 마이크로전자 패키지 제조방법.
  34. 제30항에 있어서,
    상기 제1 유닛 기판은 상기 상부면으로부터 상기 바닥면까지 연장된 구멍을 포함하고, 이 구멍을 통해, 상기 제1 유닛의 상기 접속부의 적어도 일부가 관통하여 연장되고, 상기 마이크로전자 패키지의 중심선이 상기 제1 유닛 기판과 상기 제2 유닛 기판의 중심을 관통하여 연장되며, 상기 제1 유닛 기판의 상기 구멍은 상기 중심선으로부터 제1 수평방향으로 오프셋되고, 상기 제2 유닛 기판의 상기 구멍은 상기 중심선으로부터 상기 제1 수평방향에 반대 방향인 제2 수평방향으로 오프셋되는, 마이크로전자 패키지 제조방법.
  35. 제34항에 있어서,
    상기 제1 유닛 칩은 상기 중심선으로부터 상기 제1 수평방향으로 오프셋되고, 상기 제2 유닛 칩은 상기 중심선으로부터 상기 제2 수평방향으로 오프셋되는, 마이크로전자 패키지 제조방법.
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