KR20030046794A - 다중 적층 칩 패키지 - Google Patents

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KR20030046794A
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김희석
김상준
김재홍
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삼성전자주식회사
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Abstract

본 발명은 다중 적층 칩 패키지에 관한 것으로, 다이 패드의 상부면과 하부면에 반도체 칩이 부착된 다수개의 리드 프레임이 3차원으로 접합되고, 상대적으로 상부의 리드 프레임의 하부에 부착된 반도체 칩과, 상대적으로 하부에 위치하는 리드 프레임의 상부에 부착된 반도체 칩 사이에 소정의 두께를 갖는 접착제를 개재하여 다수개의 반도체 칩이 3차원으로 적층된 다중 적층 칩 패키지를 제공한다. 본 발명은 또한, 다이 패드의 상부면과 하부면에 반도체 칩이 부착된 반도체 칩이 부착된 다수개의 리드 프레임을 전술된 바와 같이 적층하고, 전술된 바와 같이 적층된 리드 프레임에 반도체 칩의 활성면에 리드들이 부착된 리드 온 칩용 리드 프레임을 3차원으로 접합하고, 리드 온 칩용 리드 프레임에 부착된 반도체 칩의 배면과 전술된 바와 같이 적층된 리드 프레임의 외측에 위치하는 반도체 칩 사이에 소정의 두께를 갖는 접착제를 개재하여 다수개의 반도체 칩이 3차원으로 적층된 다중 적층 칩 패키지를 제공한다.

Description

다중 적층 칩 패키지{Multi stack chip package}
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는 다수개의 반도체 칩을 적층한 다중 적층 칩 패키지에 관한 것이다.
최근의 반도체 산업 발전과 더불어 사용자의 요구에 따라 전자 기기는 더욱 더 소형화 및 경량화가 요구되고 있다. 이에 주로 적용되는 기술중의 하나가 복수의 반도체 칩을 리드 프레임에 탑재하여 하나의 패키지로 구성하는 적층 칩 패키징(stack chip packaging) 기술이다.
적층 칩 패키징 기술은 특히 소형화와 경량화가 요구되는 노트북, 휴대용 전화기 등에서 실장면적의 축소와 경량화를 위해 많이 적용되고 있다. 예를 들어, 메모리 기능을 수행하는 플래시 메모리(flash memory) 소자와 에스램(SRAM; Synchronous RAM) 소자를 하나의 TSOP(Thin Small Outline Package)로 구성하면 각각의 반도체 칩을 내재하는 단위 반도체 패키지 두 개를 이용하는 것보다 크기나 무게 및 실장면적에서 소형화와 경량화에 유리하다.
일반적으로 두 개의 반도체 칩을 하나의 패키지 내에 구성하는 방법에는 두 개의 반도체 칩을 적층시키는 방법과 병렬로 배열시키는 방법이 있다. 전자의 경우 반도체 칩을 적층시키는 구조이므로 공정이 복잡하고 한정된 두께에서 안정된 공정을 확보하기 어려운 단점이 있고, 후자의 경우 평면상에 두 개의 반도체 칩을 배열시키는 구조이므로 크기 감소에 의한 소형화의 장점을 얻기가 어렵다. 보통소형화와 경량화가 필요한 패키지에 적용되는 형태로서 반도체 칩을 적층시키는 형태가 많이 사용된다.
이와 같이 두 개의 반도체 칩을 리드 프레임에 실장하는 형태의 적층 칩 패키지를 듀얼 다이 패키지라 하며 이의 예를 소개하면 다음과 같다. 예컨대, 듀얼 다이 패키지는, 도 1에 도시된 바와 같이, 통상적인 리드 프레임(210)을 이용한 듀얼 다이 패키지(300)로서, 리드 프레임(201)의 다이 패드(212)의 상부면과 하부면에 각각 반도체 칩(220)이 부착된 구조로 구현된다. 또는 도 2에 도시된 바와 같이, 리드 온 칩용 리드 프레임(310)을 이용한 듀얼 다이 패키지(400)로서, 두 개의 리드 온 칩용 리드 프레임(310)에 반도체 칩(320)의 배면끼리 서로 접하도록 두 개의 리드 프레임(320)이 적층된 구조로 구현된다.
그런데, 전술된 바와 같은 듀얼 다이 구조의 적층 칩 패키지는 두 개 이상의 반도체 칩을 적층할 수 없는 문제점을 안고 있다.
따라서, 본 발명의 목적은 다수개의 반도체 칩을 적층한 다중 적층 칩 패키지를 제공하는 데 있다.
도 1은 종래기술에 따른 통상적인 리드프레임을 이용한 듀얼 다이 패키지를 보여주는 단면도이다.
도 2는 종래기술에 따른 리드 온 칩용 리드프레임을 이용한 듀얼 다이 패키지를 보여주는 단면도이다.
도 3은 본 발명의 제 1 실시예에 따른 다중 적층 칩 패키지를 보여주는 단면도이다.
도 4는 본 발명의 제 2 실시예에 따른 다중 적층 칩 패키지를 보여주는 단면도이다.
* 도면의 주요 부분에 대한 설명 *
10, 110 : 제 1 리드 프레임 20, 120 : 제 1 칩
30, 130 : 제 2 칩 40, 140 : 제 2 리드 프레임
50, 150 : 제 3 칩 60 : 제 4 칩
71, 171 : 제 1 본딩 와이어 73, 173 : 제 2 본딩 와이어
75, 175 : 제 3 본딩 와이어 77 : 제 4 본딩 와이어
80, 180 : 접착제 90, 190 : 패키지 몸체
100, 200 : 다중 적층 칩 패키지
상기 목적을 달성하기 위하여, 본 발명은 다이 패드의 상부면과 하부면에 반도체 칩이 부착된 다수개의 리드 프레임이 3차원으로 접합되고, 상대적으로 상부의 리드 프레임의 하부에 부착된 반도체 칩과, 상대적으로 하부에 위치하는 리드 프레임의 상부에 부착된 반도체 칩 사이에 소정의 두께를 갖는 접착제를 개재하여 다수개의 반도체 칩이 3차원으로 적층된 다중 적층 칩 패키지를 제공하는 데 있다.
본 발명은 또한, 다이 패드의 상부면과 하부면에 반도체 칩이 부착된 반도체 칩이 부착된 다수개의 리드 프레임을 전술된 바와 같이 적층하고, 전술된 바와 같이 적층된 리드 프레임에 반도체 칩의 활성면에 리드들이 부착된 리드 온 칩용 리드 프레임을 3차원으로 접합하고, 리드 온 칩용 리드 프레임에 부착된 반도체 칩의 배면과 전술된 바와 같이 적층된 리드 프레임의 외측에 위치하는 반도체 칩 사이에 소정의 두께를 갖는 접착제를 개재하여 다수개의 반도체 칩이 3차원으로 적층된 다중 적층 칩 패키지를 제공하는 데 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.
도 3은 본 발명의 제 1 실시예에 따른 다중 적층 칩 패키지(100)를 보여주는 단면도이다. 도 3을 참조하면, 제 1 실시예에 따른 다중 적층 칩 패키지(100)는 다이 패드(12)의 상부면과 하부면에 반도체 칩(20, 30)이 부착된 두 개의 리드 프레임(10, 40)이 3차원으로 접합되며, 제 1 리드 프레임의 다이 패드(12) 아래에 부착된 반도체 칩(30)과 제 2 리드 프레임의 다이 패드(42) 상부에 부착된 반도체 칩(50) 사이에 소정의 두께를 갖는 접착제(80)가 개재되어 적층된 구조를 가지며, 제 1 및 제 2 리드 프레임(10, 40)의 접합된 부분 안쪽에 적층된 반도체 칩들(20, 30, 50, 60)은 액상의 성형수지로 형성된 패키지 몸체(90)에 의해 보호된다.
좀더 상세히 설명하면, 제 1 리드 프레임(10)은 제 1 다이 패드(12)와, 제 1 다이 패드(12)를 향하여 뻗어 있는 제 1 리드(14)를 포함한다. 제 1 칩(20)은 배면이 제 1 다이 패드(12)의 상부면에 부착되며, 활성면의 가장자리 둘레에 복수개의 제 1 전극 패드(22)가 형성된 에지 패드형 반도체 칩이다. 제 1 전극 패드(22)는 제 1 다이 패드(12)에 근접한 제 1 리드(14)들과 제 1 본딩 와이어(71)에 의해 전기적으로 연결된다. 제 2 칩(30)은 배면이 제 1 다이 패드(12)의 하부면에 부착되며, 활성면의 가장자리 둘레에 복수개의 제 2 전극 패드(32)가 형성되어 있다. 제 2 전극 패드(32)는 제 1 다이 패드(12)에 근접한 제 1 리드(14)들과 제 2 본딩 와이어(73)에 의해 전기적으로 연결된다. 이때, 제 1 리드(14)는 제 1 및 제 2 본딩 와이어(71, 73)가 와이어 본딩되는 제 1 본딩부(15)와, 제 1 본딩부(15)에 대해서 하향 단차지게 형성되며 제 2 리드(44)의 끝단과 접합하는 제 1 접합부(17) 및 제 1 접합부(17)와 연결되며 패키지 몸체(90) 밖으로 돌출된 외부 리드(19)를 포함한다. 통상적으로 패키지 몸체(90) 안쪽에 위치하는 제 1 리드(14)의 제 1 본딩부(15)와 제 1 접합부(17) 부분을 내부 리드라고 한다.
제 2 리드 프레임(40)은 제 2 다이 패드(42)와, 제 2 다이 패드(42)를 향하여 뻗어 있는 제 2 리드(44)를 포함한다. 제 3 칩(50)은 배면이 제 2 다이 패드(42)의 상부면에 부착되며, 활성면의 가장자리 둘레에 복수개의 제 3 전극 패드(52)가 형성되어 있다. 제 3 전극 패드(52)는 제 2 다이 패드(42)에 근접한 제 3 리드(44)들과 제 3 본딩 와이어(75)에 의해 전기적으로 연결된다. 제 4 칩(60)은 배면이 제 2 다이 패드(42)의 하부면에 부착되며, 활성면의 가장자리 둘레에 복수개의 제 4 전극 패드(62)가 형성되어 있다. 제 4 전극 패드(62)는 제 2 다이 패드(42)에 근접한 제 2 리드(44)들과 제 4 본딩 와이어(77)에 의해 전기적으로 연결된다. 이때, 제 2 리드(44)는 제 3 및 제 4 본딩 와이어(75, 77)가 와이어 본딩되는 제 2 본딩부(45)와, 제 2 본딩부(45)에 대해서 제 1 접합부(17)쪽으로 하향 단차지게 형성되어 제 1 접합부(17)에 접합되는 제 2 접합부(47)를 포함한다. 즉, 제 2 리드 프레임(40)에 외부 리드가 없는 것을 제외하면, 제 1 및 제 2 리드 프레임(10, 40)은 동일한 구조를 갖는다.
접착제(80)는 제 2 칩(30)과 제 3 칩(50) 사이에 개재되어 제 1 리드 프레임(10)에 적층된 제 1 및 제 2 칩(20, 30)이 제 2 리드 프레임(40)에 적층된 제 3 및 제 4 칩(50, 60)에 적층될 수 있도록 한다. 이때, 접착제(80) 사이로 위치하는 제 2 및 제 3 본딩 와이어(73, 75) 사이의 간섭을 방지하기 위해서, 접착제(80)는 제 2 본딩 와이어(73)의 최고점 높이와, 제 3 본딩 와이어(75)의 최고점 높이의 합보다는 두껍게 형성하는 것이 바람직하다. 그리고, 접착제(80)에 의해 제 2 및 제 3 칩(30, 50)에 형성된 제 2 및 제 3 전극 패드(32, 52)가 오염되는 것을 방지하기 위해서, 접착제(80)는 제 2 및 제 3 전극 패드(32, 52) 안쪽의 활성면에 부착하는 것이 바람직하다.
그리고, 패키지 몸체(90)는 제 1 및 제 2 리드(14, 44)의 접합된 부분 안쪽에 적층된 제 1 내지 제 4 칩(20, 30, 50, 60)과, 제 1 내지 제 4 본딩 와이어(71, 73, 75, 77)에 의해 전기적으로 연결된 부분을 보호하며, 통상적으로 EMC(Epoxy Molding Compound)와 같은 성형수지를 이용한 트랜스퍼 몰딩(transfer molding) 방법으로 형성한다.
본 발명의 제 1 실시예에서는 두 개의 반도체 칩이 실장된 제 1 및 제 2 리드 프레임이 상하로 적층된 구조를 예시하였지만, 제 1 및 제 2 리드 프레임과 동일한 구조를 갖는 리드 프레임을 다중으로 적층하여 6, 8, 10...2n(n:짝수)개의 반도체 칩이 3차원으로 적층된 다중 적층 칩 패키지를 구현할 수 있는 것은 물론이다.
한편, 본 발명의 제 1 실시예에서는 다이 패드의 상부면과 하부면에 반도체 칩이 부착된 두 개의 리드 프레임이 3차원으로 접합되어 다중 적층 칩 패키지를 예시하였지만, 도 4에 도시된 바와 같이, 제 1 실시예에 따른 다이 패드(112)의 상부면과 하부면에 반도체 칩(120, 130)이 부착된 제 1 리드 프레임(110)과, 리드 온 칩용 리드 프레임(140)의 제 2 리드(144)에 반도체 칩(150)이 부착된 제 2 리드 프레임(140)을 접합하여 다중 적층 칩 패키지(200)를 구현할 수도 있다.
도 4를 참조하면, 본 발명의 제 2 실시예에 따른 다중 적층 칩 패키지(200)는 다이 패드(112)의 상부면과 하부면에 제 1 및 제 2 칩(120, 130)이 부착된 제 1 리드 프레임(110)과 제 3 칩(150)의 활성면에 제 2 리드(144)가 부착된 제 2 리드 프레임(140)이 3차원으로 접합되며, 제 1 리드 프레임의 다이 패드(112) 아래에 부착된 제 2 칩(130)과 제 2 리드 프레임의 제 3 칩(150) 사이에 접착제(180)가 개재되어 적층된 구조를 갖는다. 그리고, 제 1 및 제 2 리드 프레임(110, 140)의 접합된 부분 안쪽에 적층된 제 1 내지 제 3 칩들(120, 130, 150)은 액상의 성형수지로 형성된 패키지 몸체(190)에 의해 보호된다.
제 2 실시예에 따른 다중 적층 칩 패키지(200)에 대한 구체적인 설명에 들어가지 전에, 제 1 리드 프레임(110)과, 제 1 리드 프레임(110)에 적층된 제 1 및 제2 칩(120, 130)에 대한 구성은 제 1 실시예에 따른 설명과 중복되기 때문에 생략하고, 제 2 리드 프레임(140)에 제 3 칩(150)이 부착된 구조의 설명에서부터 출발하겠다.
제 2 리드 프레임(140)은 양방향으로 제 2 리드(144)들이 형성된 리드 온 칩용 리드 프레임으로서, 제 2 리드(144)들의 선단부에 제 3 칩(150)의 활성면이 부착된다. 제 3 칩(150)은 활성면의 중심부분을 따라서 제 3 전극 패드(152)가 형성된 센터 패드형 반도체 칩으로서, 제 2 리드(144)들의 선단부는 제 3 전극 패드(152)에 근접하게 부착된다. 제 3 전극 패드(152)와 제 3 칩(150)의 활성면에 부착된 제 2 리드(144)들은 제 3 본딩 와이어(175)에 의해 전기적으로 연결된다.
접착제(180)는 제 2 칩(130)의 활성면과 제 3 칩(150)의 배면 사이에 개재되어 제 1 리드 프레임(110)에 적층된 제 1 및 제 2 칩(120, 130)이 제 2 리드 프레임(140)에 부착된 제 3 칩(150)에 적층될 수 있도록 한다. 이때, 제 2 및 제 3 칩(130, 150) 사이에 위치하는 제 2 본딩 와이어(173)가 제 3 칩(150)의 배면과 간섭하는 것을 방지하기 위해서, 제 2 본딩 와이어(173)의 최고점 높이보다는 두껍게 형성하는 것이 바람직하다. 그리고, 접착제(180)에 의해 제 2 칩(130)에 형성된 제 2 전극 패드(132)가 오염되는 것을 방지하기 위해서, 접착제(180)는 제 2 전극 패드(132) 안쪽의 활성면에 부착하는 것이 바람직하다.
그리고, 패키지 몸체(190)는 제 1 및 제 2 리드(114, 144)의 접합된 부분 안쪽에 적층된 제 1 내지 제 3 칩(120, 130, 150)과, 제 1 내지 제 3 본딩 와이어(171, 173, 175)에 의해 전기적으로 연결된 부분을 보호하며, 통상적으로EMC(Epoxy Molding Compound)와 같은 성형수지를 이용한 트랜스퍼 몰딩 방법으로 형성한다.
본 발명의 제 2 실시예에서는 다이 패드(112)에 두 개의 반도체 칩(120, 130)이 적층된 제 1 리드 프레임(110)과 리드 온 칩 구조의 제 2 리드 프레임(140)이 상하로 접합하여 세 개의 반도체 칩(120, 130, 150)이 3차원으로 적층된 구조를 예시하였지만, 제 1 리드 프레임과 동일한 구조를 갖는 리드 프레임을 제 1 리드 프레임의 상부에 다중으로 적층하여 5, 7, 9, 2n+1(n:자연수)개의 반도체 칩이 3차원으로 적층된 다중 적층 칩 패키지를 구현할 수 있다. 예컨대, 5개의 반도체 칩이 적층된 다중 적층 칩 패키지는 제 1 실시예에 따른 제 2 리드 프레임의 제 4 칩에, 제 2 실시예에 다른 제 2 리드 프레임의 제 3 칩에 접착제를 개재하여 적층된 구조로 구현된다.
한편, 본 명세서와 도면에 개시된 본 발명의 실시예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 것이다. 예를 들어, 본 발명의 제 2 실시예에서는 제 2 리드 프레임이 제 1 리드 프레임의 하부에 접합된 구조로 구현하였지만, 제 2 리드 프레임을 제 1 리드 프레임의 상부에 접합하여 다중 적층 칩 패키지로 구현할 수 있다. 이 경우 도 4에서 외부 리드의 절곡된 방향이 반대로 한 경우에 해당된다. 또한, 제 1 리드 프레임을 중심으로 상부와 하부에 제 2 실시예에 따른 제 2 리드 프레임을 접합하여 6개의 반도체 칩이 적층된 다중 적층 칩 패키지를 구현할 수도 있다.
따라서, 본 발명의 구조를 따르면 다이 패드의 상부면과 하부면에 각각 반도체 칩이 부착된 리드 프레임 또는 반도체 칩의 활성면에 리드가 부착된 리드 온 칩용 리드 프레임을 3차원으로 다중으로 접합하여 다수개의 반도체 칩이 3차원으로 적층된 다중 적층 칩 패키지를 구현할 수 있다.

Claims (8)

  1. 제 1 다이 패드와, 상기 제 1 다이 패드를 향하여 뻗어 있는 제 1 리드를 포함하는 제 1 리드 프레임과;
    배면이 상기 제 1 다이 패드의 상부면에 부착되며, 활성면의 가장자리 둘레에 복수개의 제 1 전극 패드가 형성된 제 1 칩과;
    상기 제 1 전극 패드와 상기 제 1 다이 패드에 근접한 제 1 리드들을 전기적으로 연결하는 제 1 본딩 와이어와;
    배면이 상기 제 1 다이 패드의 하부면에 부착되며, 활성면의 가장자리 둘레에 복수개의 제 2 전극 패드가 형성된 제 2 칩과;
    상기 제 2 전극 패드와 상기 제 1 다이 패드에 근접한 제 1 리드들을 전기적으로 연결하는 제 2 본딩 와이어와;
    제 2 다이 패드와, 일단이 상기 제 2 다이 패드를 향하여 뻗어 있으며 타단이 제 1 리드에 접합된 제 2 리드를 포함하는 제 2 리드 프레임과;
    배면이 상기 제 2 다이 패드의 상부면에 부착되며, 활성면의 가장자리 둘레에 복수개의 제 3 전극 패드가 형성된 제 3 칩과;
    상기 제 3 전극 패드와 상기 제 2 다이 패드에 근접한 제 2 리드들을 전기적으로 연결하는 제 3 본딩 와이어와;
    배면이 상기 제 2 다이 패드의 하부면에 부착되며, 활성면의 가장자리 둘레에 복수개의 제 4 전극 패드가 형성된 제 4 칩과;
    상기 제 4 전극 패드와 상기 제 2 다이 패드에 근접한 제 2 리드들을 전기적으로 연결하는 제 4 본딩 와이어와;
    상기 제 3 칩과 상기 제 2 칩 사이에 개재되어 부착하는 소정의 두께를 갖는 접착제와;
    상기 제 1 및 제 2 리드의 접합된 부분 안쪽에 적층된 상기 제 1 내지 제 4 칩과 제 1 내지 제 4 본딩 와이어에 의해 전기적으로 연결된 부분을 봉합하여 형성한 패키지 몸체;를 포함하는 것을 특징으로 하는 다중 적층 칩 패키지.
  2. 제 1항에 있어서, 상기 접착제는 제 2 본딩 와이어의 최고점 높이와, 제 3 본딩 와이어의 최고점 높이의 합보다는 적어도 두껍게 형성된 것을 특징으로 하는 다중 적층 칩 패키지.
  3. 제 1항에 있어서, 상기 제 1 리드는,
    상기 제 1 및 제 2 본딩 와이어가 와이어 본딩되는 제 1 본딩부와;
    상기 제 1 본딩부에 대해서 하향 단차지게 형성되며 상기 제 2 리드의 끝단에 접합되는 제 1 접합부; 및
    상기 제 1 접합부와 연결되며, 상기 패키지 몸체 밖으로 돌출된 외부 리드를 포함하는 것을 특징으로 하는 다중 적층 칩 패키지.
  4. 제 3항에 있어서, 상기 제 2 리드는,
    상기 제 3 및 제 4 본딩 와이어가 와이어 본딩되는 제 2 본딩부와;
    상기 제 2 본딩부에 대해서 상기 제 1 접합부쪽으로 하향 단차지게 형성되며 상기 제 1 접합부에 접합되는 제 2 접합부;를 포함하는 것을 특징으로 하는 다중 적층 칩 패키지.
  5. 다이 패드와, 상기 다이 패드를 향하여 뻗어 있는 제 1 리드를 포함하는 제 1 리드 프레임과;
    배면이 상기 다이 패드의 상부면에 부착되며, 활성면의 가장자리 둘레에 복수개의 제 1 전극 패드가 형성된 제 1 칩과;
    상기 제 1 전극 패드와 상기 다이 패드에 근접한 제 1 리드들을 전기적으로 연결하는 제 1 본딩 와이어와;
    배면이 상기 다이 패드의 하부면에 부착되며, 활성면의 가장자리 둘레에 복수개의 제 2 전극 패드가 형성된 제 2 칩과;
    상기 제 2 전극 패드와 상기 다이 패드에 근접한 제 1 리드들을 전기적으로 연결하는 제 2 본딩 와이어와;
    상기 제 2 칩의 활성면의 중심부분에 소정의 두께를 갖는 접착제가 개재되어 배면이 부착되며, 활성면의 중심 부분을 따라서 복수개의 제 3 전극 패드가 형성된 제 3 칩과;
    일단이 상기 제 3 칩의 활성면에 부착되며, 타단이 적층된 제 1 및 제 2 칩 외측의 제 1 리드에 접합되는 제 2 리드들을 포함하는 제 2 리드 프레임과;
    상기 제 3 칩의 활성면에 부착된 제 2 리드들과 상기 제 3 전극 패드를 전기적으로 연결하는 제 3 본딩 와이어와;
    제 1 및 제 2 리드의 접합된 부분 안쪽에 적층된 상기 제 1 내지 제 3 칩과 제 1 내지 제 3 본딩 와이어에 의해 전기적으로 연결된 부분을 봉합하여 형성한 패키지 몸체;를 포함하는 것을 특징으로 하는 다중 적층 칩 패키지.
  6. 제 5항에 있어서, 상기 제 2 칩의 활성면에 제 3 칩을 부착시키는 상기 접착제는 적어도 상기 제 2 본딩 와이어의 최고점 높이보다는 두껍게 형성된 것을 특징으로 하는 다중 적층 칩 패키지.
  7. 제 5항에 있어서, 상기 제 1 리드는,
    상기 제 1 및 제 2 본딩 와이어가 와이어 본딩되는 제 1 본딩부와;
    상기 제 1 본딩부에 대해서 하향 단차지게 형성되며 상기 제 2 리드의 끝단이 접합되는 제 1 접합부; 및
    상기 제 1 접합부와 연결되며, 상기 패키지 몸체 밖으로 돌출된 외부 리드를 포함하는 것을 특징으로 하는 다중 적층 칩 패키지.
  8. 제 7항에 있어서, 상기 제 2 리드는,
    상기 제 3 칩 활성면의 제 3 전극 패드에 근접하게 부착되며, 상기 제 3 본딩 와이어가 와이어 본딩되는 제 2 본딩부와;
    상기 제 2 본딩부와 연결되며, 상기 제 3 칩의 외측에서 상기 제 3 칩의 배면쪽으로 단차지게 형성되며, 상기 제 1 접합부에 접합되는 제 2 접합부;를 포함하는 것을 특징으로 하는 다중 적층 칩 패키지.
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KR101397203B1 (ko) * 2006-09-21 2014-05-20 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치

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