KR100391094B1 - 듀얼 다이 패키지와 그 제조 방법 - Google Patents

듀얼 다이 패키지와 그 제조 방법 Download PDF

Info

Publication number
KR100391094B1
KR100391094B1 KR10-2001-0008936A KR20010008936A KR100391094B1 KR 100391094 B1 KR100391094 B1 KR 100391094B1 KR 20010008936 A KR20010008936 A KR 20010008936A KR 100391094 B1 KR100391094 B1 KR 100391094B1
Authority
KR
South Korea
Prior art keywords
semiconductor chip
conductive metal
metal wire
tape
lead
Prior art date
Application number
KR10-2001-0008936A
Other languages
English (en)
Other versions
KR20020068709A (ko
Inventor
도재천
안상호
강인구
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR10-2001-0008936A priority Critical patent/KR100391094B1/ko
Priority to US10/082,025 priority patent/US20020113304A1/en
Publication of KR20020068709A publication Critical patent/KR20020068709A/ko
Application granted granted Critical
Publication of KR100391094B1 publication Critical patent/KR100391094B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

본 발명은 듀얼 다이 패키지(DDP; Dual Die Package)와 그 제조 방법에 관한 것으로서, 종래 듀얼 다이 패키지가 갖는 초박형 패키지 구현의 어려움, 제조 공정에서의 칩 손상 및 도전성 금속선의 손상과 접합 불량의 발생을 방지하기 위하여, 본 발명의 듀얼 다이 패키지는 전극패드가 형성된 활성면이 서로 반대방향을 향하도록 서로 부착되어 있는 제 1반도체 칩과 제 2반도체 칩과, 그 주변에 소정 간격으로 이격되어 배치된 복수의 리드와, 전극패드와 그에 대응되는 리드를 전기적으로 연결시키는 도전성 금속선, 및 반도체 칩들과 도전성 금속선 및 리드의 내측 부분을 봉지하는 봉지부를 포함한다. 또한, 본 발명의 듀얼 다이 패키지 제조 방법은, 패드리스 리드프레임의 일면에 테이프를 부착시키고, 그 테이프에 제 1반도체 칩을 실장시켜 1차 와이어 본딩을 진행한 후에, 제 1반도체 칩과 도전성 금속선 및 그 도전성 금속선과의 접합 부위를 봉지시키는 1차 봉지 단계를 진행한다. 그리고, 패드리스 리드프레임에 부착된 테이프를 제거한 후에 제 1반도체 칩에 제 2 반도체 칩을 실장하여 2차 와이어 본딩시킨 후에 제 2반도체 칩과 도전성 금속선 및 그 도전성 금속선과의 접합 부위를 봉지시키는 2차 봉지 단계를 포함한다.

Description

듀얼 다이 패키지와 그 제조 방법{DUAL DIE PACKAGE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치에 관한 것으로서, 더욱 상세하게는 두 개의 반도체칩이 하나의 단위 패키지로 구성되는 듀얼 다이 패키지(DDP; Dual Die Package)와 그 제조 방법에 관한 것이다.
최근의 반도체 산업 발전 그리고 사용자의 요구에 따라 전자 기기는 더욱 더 소형화 및 경량화가 요구되고 있다. 이와 같은 요구를 만족시키기 위해 적용되는 기술중의 하나가 멀티 칩 패키징(multi chip packaging) 기술이다. 멀티 칩 패키징 기술은 복수의 반도체 칩을 하나의 패키지를 구성하는 기술로서, 이 기술이 적용된 멀티 칩 패키지를 이용하는 것이 하나의 반도체 칩을 포함하는 패키지 여러 개를 이용하는 것보다 소형화와 경량화 및 실장면적에서 유리하다.
멀티 칩 패키징 기술에는 복수의 반도체 칩을 적층시키는 방법과 병렬로 배열시키는 방법이 있다. 전자의 경우 반도체 칩을 적층시키는 구조이므로 실장면적을 감소시킬 수 있고, 후자의 경우 평면상에 복수의 반도체 칩을 배열시키는 구조이므로 공정이 단순하고 두께 면에서 유리한 장점이 있다. 최근 멀티 칩 패키지는 소형화와 경량화가 필요한 패키지에 적용되는 형태로서 반도체 칩을 적층시키는 형태가 많이 사용되는 추세이다. 이와 같은 적층 형태의 멀티 칩 패키지 중에서 두 개의 반도체 칩을 리드프레임에 실장하는 형태의 멀티 칩 패키지를 듀얼 다이 패키지라 하며 이의 예를 소개하면 다음과 같다.
도 1은 일반적인 듀얼 다이 패키지를 나타낸 단면도이다.
도 1을 참조하면, 전형적인 종래의 듀얼 다이 패키지(110)는 두 개의 반도체 칩(111,113)이 다이패드(121)와 리드(123)를 포함하는 리드프레임(120)에 실장된 구조로서, 제 1반도체 칩(111)과 제 2반도체 칩(113)은 다이패드(121)의 상면과 하면에 각각 부착된다. 제 1반도체 칩(111)과 제 2반도체 칩(113)은 집적회로가 형성된 활성면에 형성된 각각의 전극패드(112,114)가 다이패드(121)와 소정의 간격으로 이격되어 있는 리드(123)의 내측 말단 부분의 상면과 하면에 각각 도전성 금속선(127,128)으로 와이어 본딩(wire bonding)되어 전기적인 연결을 이룬다. 제 1반도체 칩(111)과 제 2반도체 칩(113), 도전성 금속선(127,128)과 그 접합 부분은 에폭시 성형 수지(Epoxy Molding Compound)와 같은 수지 봉지재로 형성된 봉지부(131)로 봉지되어 외부환경으로부터의 보호된다. 여기서, 제 1반도체 칩(111)과 제 2반도체 칩(113)은 모두 전극패드(112,114)가 형성되어 있지 않은 밑면이 다이패드(121)의 상면과 하면에 각각 부착되며, 이때 칩 실장에 이용되는 접착제(125,126)로는 비전도성의 에폭시계 접착제나 폴리이미드(polyimide) 재질의 접착 테이프 등이 이용된다.
이와 같은 구조를 갖는 종래의 듀얼 다이 패키지는 두 개의 반도체 칩을 내재하여 구성되기 때문에 하나의 반도체 칩을 내재하여 구성되는 단위 반도체 칩 패키지 두 개를 이용하는 것보다 크기나 무게가 작아 소형화와 경량화 및 실장면적에서 유리하다. 그러나, 리드프레임 두께와 와이어 루프(wire loop)의 높이가 확보되어야 하기 때문에 초박형 패키지의 구현이 어렵다. 또한, 제조 공정이 다이패드의 상면과 하면에 각각 제 1반도체 칩과 제 2반도체 칩이 실장되고 각각의 반도체 칩과 리드가 와이어 본딩된 후 봉지 공정을 진행하는 과정을 거치기 때문에, 공정의 진행 중에 반도체 칩들이 공정 설비와의 기계적 접촉 등의 여러 가지 요인에 의해 긁힘과 깨짐 및 오염 등의 칩 손상, 특히 먼저 실장된 반도체 칩의 손상이 발생될수 있으며, 와이어 본딩에 사용된 도전성 금속선의 손상 및 접합 불량이 발생될 수 있다. 리드에 반도체 칩이 직접 실장되는 LOC(Lead On Chip) 패키지의 경우에 리드프레임 접착시의 공정 품질 문제를 야기할 수 있다. 이러한 문제점들은 패키지 신뢰도를 저하시키고 양산화를 어렵게 한다.
본 발명의 목적은 전체적인 패키지 두께를 감소시키고, 제조 과정에서의 반도체 칩 및 와이어 본딩에 사용된 도전성 금속선의 손상을 방지할 수 있는 듀얼 다이 패키지와 그 제조 방법을 제공하는 데에 있다.
도 1은 일반적인 듀얼 다이 패키지를 나타낸 단면도,
도 2는 본 발명에 따른 듀얼 다이 패키지를 나타낸 단면도,
도 3a 내지 도 3h는 본 발명에 따른 듀얼 다이 패키지의 제조 공정을 나타낸 단면도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
10; 듀얼 다이 패키지 11,13; 반도체 칩
12,14; 전극패드 20; 리드프레임
23; 리드 25; 접착제
27,28; 도전성 금속선 31; 1차 봉지부
33; 2차 봉지부 41; 테이프
42: 필름 43; 열경화성 접착제
이와 같은 목적을 달성하기 위한 본 발명에 따른 듀얼 다이 패키지는 전극패드가 형성된 활성면이 서로 반대방향을 향하도록 서로 부착되어 있는 제 1반도체 칩과 제 2반도체 칩을 포함하고, 서로 부착된 제 1반도체 칩과 제 2반도체 칩의 주변에 소정 간격으로 이격되어 배치된 복수의 리드를 포함한다. 또한, 전극패드와 그에 대응되는 리드를 전기적으로 연결시키는 도전성 금속선을 포함하며, 반도체 칩들과 도전성 금속선 및 리드의 내측 부분을 봉지하는 봉지부를 포함한다. 제 1반도체 칩과 제 2반도체 칩의 부착에는 접착제가 이용될 수 있다.
본 발명에 따른 듀얼 다이 패키지는 제 1반도체 칩과 제 2반도체 칩으로는 와이어 본딩 길이가 감소될 수 있도록 전극패드가 가장자리에 형성되어 있는 반도체 칩이 사용되는 것이 바람직하다. 그리고, 봉지부는 용이한 조립 공정의 진행을 위하여 제 1반도체 칩과 그와 연결된 도전성 금속선 및 그 접합 부분을 봉지하는제 1봉지부와 제 2반도체 칩과 그와 연결된 도전성 금속선 및 그 접합 부분을 봉지하는 제 2봉지부로 구성되도록 할 수 있다.
한편, 전술한 목적을 달성하기 위한 본 발명에 따른 듀얼 다이 패키지 제조 방법은, ⒜ 마주보는 내측 말단이 소정 간격으로 이격되어 복수의 리드가 배치된 패드리스 리드프레임(padless leadframe)의 일면에 테이프를 부착시키는 단계, ⒝ 마주보는 리드 사이에 위치하도록 테이프에 제 1반도체 칩을 실장시키는 단계, ⒞ 제 1반도체 칩과 리드를 도전성 금속선으로 연결시키는 1차 와이어 본딩 단계, ⒟ 제 1반도체 칩과 도전성 금속선 및 그 도전성 금속선과의 접합 부위를 봉지시키는 1차 봉지 단계, ⒠ 패드리스 리드프레임에 부착된 테이프를 제거하는 단계, ⒡ 마주보는 리드 사이에 위치하도록 제 1반도체 칩의 하부에 제 2 반도체 칩을 실장시키는 단계, ⒢ 제 2반도체 칩과 리드를 도전성 금속선으로 연결시키는 2차 와이어 본딩 단계, 및 ⒣ 제 2반도체 칩과 도전성 금속선 및 그 도전성 금속선과의 접합 부위를 봉지시키는 2차 봉지 단계를 포함하는 것을 특징으로 한다.
이하 첨부 도면을 참조하여 본 발명에 따른 듀얼 다이 패키지와 그 제조 방법을 보다 상세하게 설명하고자 한다.
도 2는 본 발명에 따른 듀얼 다이 패키지를 나타낸 단면도이다.
도 2를 참조하면, 본 발명에 따른 듀얼 다이 패키지는 기본적으로 제 1반도체 칩(11)과 제 2반도체 칩(13)을 내재하고 있으며, 칩 실장을 위해 별도로 마련된 다이패드 없이 직접 제 1반도체 칩(11)과 제 2반도체 칩(13)이 전극패드(12,14)가 형성된 면이 서로 반대 방향을 향하도록 밑면이 접착제(25)로 서로 부착되어 있는구조를 가진다.
그리고, 제 1반도체 칩(11)과 제 2반도체 칩(13)의 주변에는 소정 간격으로 이격되어 배치된 복수의 리드(23)들이 형성되어 있다. 내측 말단이 마주보는 리드(23) 사이에 제 1반도체 칩(11)과 제 2반도체 칩(13)이 위치한다. 각각의 전극패드(12,14)와 리드(23)의 내측 말단 부분의 상면과 하면에 각각 도전성 금속선(27,28)으로 와이어 본딩되어 반도체 칩들(11,13)과 리드(23)와의 전기적인 연결이 이루어지고 있다. 제 1반도체 칩(11)과 그와 연결된 도전성 금속선(27) 및 그 접합 부분은 제 1봉지부(33)로 봉지되고 제 2반도체 칩(13)과 그와 연결된 도전성 금속선(28) 및 그 접합 부분은 제 2봉지부(35)로 봉지되어 외부환경으로부터의 보호되고 있다. 제 1봉지부(33)와 제 2봉지부(35)는 에폭시 성형 수지와 같은 수지 봉지재로 형성될 수 있다.
전술한 실시예에서와 같은 본 발명에 따른 듀얼 다이 패키지는 종래와 달리 칩 실장을 위한 다이패드가 존재하지 않는다. 따라서, 전체적인 패키지 두께가 종래에 비하여 다이패드 두께와 접착제의 소정 두께를 합한 두께만큼 줄어들 수 있다. 또는 종래와 동일한 두께를 갖는 패키지 구조에 있어서 와이어 루프의 여유도를 확보할 수 있어 안정적인 구조를 가질 수 있다. 이와 같은 듀얼 다이 패키지는 다음과 같은 제조 공정에 따라 용이하게 제조될 수 있다.
도 3a 내지 도 3h는 본 발명에 따른 듀얼 다이 패키지의 제조 공정을 나타낸 단면도이다.
도 3a를 참조하면, 먼저 다이패드를 갖는 일반적인 형태의 리드프레임과는달리 다이패드가 없이 마주보는 내측 말단이 소정 간격으로 이격되어 복수의 리드가 배치된 패드리스 리드프레임(20)의 일면에 테이프(41)를 부착시키는 단계를 진행한다. 패드리스 리드프레임(20)은 제조 단계에서 다이패드가 존재하지 않도록 제조되거나 다이패드를 갖는 일반적인 리드프레임에서 다이패드를 제거하여 제조될 수 있다. 이 패드리스 리드프레임(20)은 리드(23)의 마주보는 내측 말단 사이에 반도체 칩 전체가 배치될 수 있는 이격 거리를 갖는 다는 점에서 종래의 다이패드가 필요 없는 LOC 패키지용의 리드프레임과는 구별된다. 그리고, 패드리스 리드프레임에 부착되는 테이프(41)는 금속 재질이나 수지 재질의 것이 사용될 수 있으며, 특히 패드리스 리드프레임(20)으로부터 분리가 용이하도록 폴리이미드 재질의 필름(42)에 열경화성 접착제(43)가 도포된 테이프(41)의 사용이 바람직하다.
도 3b를 참조하면, 다음에 제 1반도체 칩(11)을 마주보는 리드(23) 사이에 위치하도록 테이프(41)에 실장시키는 단계를 진행한다. 제 1반도체 칩(11)은 전극패드(12)들이 집적회로가 형성된 활성면의 가장자리에 형성되어 있는 것으로서, 전극패드(12)들이 형성되어 있지 않은 밑면이 테이프(41)에 부착된다. 이때, 제 1반도체 칩(11)과 테이프(41)의 부착에는 테이프(41)에 형성되어 있는 접착제(43)가 이용될 수 있으나, 은 에폭시(Ag epoxy)와 같은 별도의 접착제가 이용될 수도 있다.
도 3c를 참조하면, 제 1반도체 칩(11)의 실장이 완료되면 제 1반도체 칩(11)의 전극패드(12)와 그에 대응되는 패드리스 리드프레임(20)의 리드(23)를 금선(gold wire)과 같은 도전성 금속선(27)으로 연결시키는 1차 와이어 본딩 단계를 진행한다. 이에 의해 제 1반도체 칩(11)과 리드(23)는 전기적으로 연결된다.
도 3d를 참조하면, 1차 와이어 본딩이 완료되면 제 1반도체 칩(11)과 도전성 금속선(27) 및 그 도전성 금속선(27)과의 접합 부위를 봉지시키는 1차 봉지 단계를 진행한다. 에폭시 성형 수지와 같은 수지 봉지재를 이용하여 1차 봉지부(33)를 형성하여 제 1반도체 칩(11)과 도전성 금속선(27) 및 도전성 금속선(27)의 접합 부위가 봉지되어 물리적 또는 화학적인 외부환경으로부터 보호되어 전기적인 동작 신뢰성이 확보된다. 1차 봉지 과정에서 패드리스 리드프레임(20)의 밑면에 부착된 테이프(41)로 인하여 취급이 용이하게 이루어지고 수지 봉지재의 하부 유출이 방지된다.
1차 봉지가 완료된 패드리스 리드프레임(20)에 부착된 테이프(41)를 제거하는 단계를 진행한다. 테이프(41)의 접착제(43)가 경화될 수 있도록 소정 온도의 분위기 조건을 인가하면 테이프(41)는 리드프레임(20)으로부터 쉽게 제거되어 도 3e와 같이 제 1반도체 칩(11)과 리드(23)들의 밑면이 봉지부(33)로부터 노출된 상태가 된다.
도 3f를 참조하면, 다음으로 마주보는 리드(23) 사이에 위치하도록 제 1반도체 칩(11)의 하부에 제 2 반도체 칩(13)을 실장시키는 단계를 진행한다. 여기서, 제 2반도체 칩(13)은 제 1반도체 칩(11)과 동일한 반도체 칩으로서 전극패드(14)가 형성된 활성면의 반대쪽 면, 즉 밑면이 다이패드(21)와의 부착에 이용된다. 칩 실장시 봉지부(33)에 의해 제 1반도체 칩(11)이 고정되어 있는 상태에서 진행되어 제 2반도체 칩(13)의 부착이 안정적으로 이루어질 수 있다. 제 2반도체 칩(13)의 실장에는 잘 알려진 은 에폭시와 같은 접착제(25)가 사용될 수 있다.
도 3g를 참조하면, 제 2반도체 칩(13)의 전극패드와(14)와 그에 대응되는 패드리스 리드프레임(20)의 리드(23)를 도전성 금속선(28)으로 와이어 본딩하여 전기적으로 연결시키는 2차 와이어 본딩 단계를 진행한다. 제 1반도체 칩(11)과 그에 연결된 도전성 금속선(27)은 먼저 형성된 봉지부(33)에 의해 봉지되어 있기 때문에 2차 와이어 본딩 단계를 진행하기 위한 설비와의 접촉이 발생되지 않는다. 이에 의해 제 2반도체 칩(13)과 리드(23)는 전기적으로 연결된다.
도 3h를 참조하면, 2차 와이어 본딩이 완료되면 제 2반도체 칩(13)과 도전성 금속선(28) 및 그 도전성 금속선(28)과의 접합 부위를 봉지시키는 2차 봉지 단계를 진행한다. 수지 봉지재를 이용하여 2차 봉지부(35)를 형성하여 제 2반도체 칩(13)과 리드(23)의 일정 부분 및 제 2반도체 칩(13)과 리드(23)에 접합된 도전성 금속선(28) 및 그 접합 부분이 봉지되어 물리적 또는 화학적인 외부환경으로부터의 전기적인 동작 신뢰성이 보호될 수 있다. 이후에 1차 봉지부(33)와 2차 봉지부(35)로부터 외부로 노출되는 리드(23)의 외측 부분은 리드 성형 공정을 통하여 실장에 적합한 형태로 성형이 이루어진다.
이와 같은 실시예에 나타난 바와 같이 본 발명에 따른 듀얼 다이 패키지 제조 방법은 두 개의 반도체 칩들 중에서 어느 하나의 반도체 칩이 실장되어 와이어 본딩과 봉지가 완료된 상태에서 다른 하나의 반도체 칩의 실장과 와이어 본딩 및 봉지가 이루어지므로 공정의 진행 과정에서 먼저 실장된 반도체 칩이나 와이어 본딩 상태 등이 1차 봉지부에 의해 보호될 수 있다.
이상과 같은 본 발명에 의한 듀얼 다이 패키지와 그 제조 방법에 따르면, 종래 리드프레임의 다이패드 두께와 칩 실장에 사용되는 접착제의 두께만큼 전체 패키지 두께를 줄일 수 있어서 박형 패키지 구현이 가능하다. 또한, 제조 공정의 진행 중에 반도체 칩 또는 도전성 금속선이 공정 설비와의 기계적 접촉이 발생되지 않아 칩 손상 및 도전성 금속선의 손상 및 접합 불량의 발생을 방지하여 패키지 신뢰도를 향상시킬 수 있다.
한편, 본 명세서와 도면에 개시된 본 발명의 실시예는 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 것이다.

Claims (7)

  1. 전극패드가 형성된 활성면이 서로 반대방향을 향하도록 서로 부착되어 있는 제 1반도체 칩과 제 2반도체 칩, 상기 반도체 칩들의 주변에 소정 간격으로 이격되어 배치된 리드, 상기 전극패드와 그에 대응되는 리드를 전기적으로 연결시키는 도전성 금속선을 포함하며, 상기 제 1반도체 칩과 그와 연결된 도전성 금속선 및 그 접합 부분을 봉지하는 제 1봉지부와 상기 제 2반도체 칩과 그에 연결된 도전성 금속선 및 그 접합 부분을 봉지하는 제 2봉지부가 상기 제 1반도체 칩의 배면을 중심으로 상하로 형성된 것을 특징으로 하는 듀얼 다이 패키지.
  2. 제 1항에 있어서, 상기 제 1반도체 칩과 상기 제 2반도체 칩은 전극패드가 가장자리에 형성되어 있는 것을 특징으로 하는 듀얼 다이 패키지.
  3. 삭제
  4. 제 1항에 있어서, 상기 제 1반도체 칩과 제 2반도체 칩의 사이에 하나의 접착층이 형성되어 있는 것을 특징으로 하는 듀얼 다이 패키지.
  5. ⒜ 마주보는 내측 말단이 소정 간격으로 이격되어 복수의 리드가 배치된 패드리스 리드프레임의 일면에 테이프를 부착시키는 단계, ⒝ 마주보는 리드 사이에 위치하도록 테이프에 제 1반도체 칩을 실장시키는 단계, ⒞ 제 1반도체 칩과 리드를 도전성 금속선으로 연결시키는 1차 와이어 본딩 단계, ⒟ 제 1반도체 칩과 도전성 금속선 및 그 도전성 금속선과의 접합 부위를 봉지시키는 1차 봉지 단계, ⒠ 패드리스 리드프레임에 부착된 테이프를 제거하는 단계, ⒡ 마주보는 리드 사이에 위치하도록 제 1반도체 칩의 하부에 제 2 반도체 칩을 실장시키는 단계, ⒢ 제 2반도체 칩과 리드를 도전성 금속선으로 연결시키는 2차 와이어 본딩 단계, 및 ⒣ 제 2반도체 칩과 도전성 금속선 및 그 도전성 금속선과의 접합 부위를 봉지시키는 2차 봉지 단계를 포함하는 것을 특징으로 하는 듀얼 다이 패키지 제조 방법.
  6. 제 5항에 있어서, 상기 테이프는 일면에 접착층이 형성된 폴리이미드 필름인 것을 특징으로 하는 듀얼 다이 패키지 제조 방법.
  7. 제 5항에 있어서, 상기 테이프는 열경화성 접착제인 것을 특징으로 하는 듀얼 다이 패키지 제조 방법.
KR10-2001-0008936A 2001-02-22 2001-02-22 듀얼 다이 패키지와 그 제조 방법 KR100391094B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR10-2001-0008936A KR100391094B1 (ko) 2001-02-22 2001-02-22 듀얼 다이 패키지와 그 제조 방법
US10/082,025 US20020113304A1 (en) 2001-02-22 2002-02-20 Dual die package and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2001-0008936A KR100391094B1 (ko) 2001-02-22 2001-02-22 듀얼 다이 패키지와 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20020068709A KR20020068709A (ko) 2002-08-28
KR100391094B1 true KR100391094B1 (ko) 2003-07-12

Family

ID=19706118

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0008936A KR100391094B1 (ko) 2001-02-22 2001-02-22 듀얼 다이 패키지와 그 제조 방법

Country Status (2)

Country Link
US (1) US20020113304A1 (ko)
KR (1) KR100391094B1 (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7685060B2 (en) * 2001-02-16 2010-03-23 Morgan Stanley System and method for managing financial account information
TW513791B (en) * 2001-09-26 2002-12-11 Orient Semiconductor Elect Ltd Modularized 3D stacked IC package
KR100532947B1 (ko) * 2002-07-11 2005-12-02 주식회사 하이닉스반도체 회로 형성면에 중앙 패드를 갖는 제1 및 제2 반도체 칩을적층하여 패키징하는 방법
US6713857B1 (en) * 2002-12-05 2004-03-30 Ultra Tera Corporation Low profile stacked multi-chip semiconductor package with chip carrier having opening and fabrication method of the semiconductor package
KR100656751B1 (ko) * 2005-12-13 2006-12-13 삼성전기주식회사 전자소자 내장 인쇄회로기판 및 그 제조방법
US20080251901A1 (en) * 2006-01-24 2008-10-16 Zigmund Ramirez Camacho Stacked integrated circuit package system
US8698294B2 (en) * 2006-01-24 2014-04-15 Stats Chippac Ltd. Integrated circuit package system including wide flange leadframe
US20070170558A1 (en) * 2006-01-24 2007-07-26 Camacho Zigmund R Stacked integrated circuit package system
KR100888885B1 (ko) * 2007-04-19 2009-03-17 삼성전자주식회사 리드프레임 및 이를 갖는 반도체 장치
KR101548799B1 (ko) * 2013-06-24 2015-08-31 삼성전기주식회사 전자 소자 모듈 및 그 제조 방법
US11328984B2 (en) 2017-12-29 2022-05-10 Texas Instruments Incorporated Multi-die integrated circuit packages and methods of manufacturing the same
US11222832B2 (en) 2019-02-11 2022-01-11 Semiconductor Components Industries, Llc Power semiconductor device package

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05109976A (ja) * 1991-10-17 1993-04-30 Fujitsu Ltd 半導体装置
JPH08264711A (ja) * 1995-03-28 1996-10-11 Seiko Epson Corp 半導体装置
JPH08330508A (ja) * 1995-05-30 1996-12-13 Sharp Corp 半導体集積回路およびその製造方法
JPH09153589A (ja) * 1995-11-30 1997-06-10 Mitsui High Tec Inc 半導体装置
KR19980044245A (ko) * 1996-12-06 1998-09-05 황인길 반도체 패키지 구조

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05109976A (ja) * 1991-10-17 1993-04-30 Fujitsu Ltd 半導体装置
JPH08264711A (ja) * 1995-03-28 1996-10-11 Seiko Epson Corp 半導体装置
JPH08330508A (ja) * 1995-05-30 1996-12-13 Sharp Corp 半導体集積回路およびその製造方法
JPH09153589A (ja) * 1995-11-30 1997-06-10 Mitsui High Tec Inc 半導体装置
KR19980044245A (ko) * 1996-12-06 1998-09-05 황인길 반도체 패키지 구조

Also Published As

Publication number Publication date
US20020113304A1 (en) 2002-08-22
KR20020068709A (ko) 2002-08-28

Similar Documents

Publication Publication Date Title
US6343019B1 (en) Apparatus and method of stacking die on a substrate
US7205651B2 (en) Thermally enhanced stacked die package and fabrication method
US7485490B2 (en) Method of forming a stacked semiconductor package
US5130783A (en) Flexible film semiconductor package
KR100477020B1 (ko) 멀티 칩 패키지
US20120217657A1 (en) Multi-chip module package
KR100391094B1 (ko) 듀얼 다이 패키지와 그 제조 방법
KR20080035210A (ko) 휨 및 와이어 단선을 억제하는 반도체 패키지 및 그제조방법
KR20030027413A (ko) 칩 사이에 스페이서가 삽입된 멀티 칩 패키지와 그 제조방법
US20070284756A1 (en) Stacked chip package
KR20010061886A (ko) 적층 칩 패키지
KR100422608B1 (ko) 적층칩패키지
KR20000040586A (ko) 회로배선이 형성된 기판을 갖는 멀티 칩 패키지
KR100639700B1 (ko) 칩 스케일 적층 칩 패키지
KR100610916B1 (ko) 반도체패키지
KR20020045674A (ko) 테이프를 이용한 듀얼 다이 패키지 제조 방법
KR100455698B1 (ko) 칩 싸이즈 패키지 및 그 제조 방법
KR20000034120A (ko) Loc형 멀티 칩 패키지와 그 제조 방법
KR100379092B1 (ko) 반도체패키지 및 그 제조 방법
KR100566780B1 (ko) 적층형 멀티 칩 패키지 제조 방법 및 이를 이용한 적층형 멀티 칩 패키지
KR940011380B1 (ko) 반도체 리드 프레임
KR20000040218A (ko) 멀티 칩 패키지
KR19980034119A (ko) 반도체 칩 적층형 패키지
KR100308393B1 (ko) 반도체패키지및그제조방법
KR100381839B1 (ko) 반도체패키지

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080602

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee