CN117334662A - 多晶粒四方扁平无引脚混合封装 - Google Patents

多晶粒四方扁平无引脚混合封装 Download PDF

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Abstract

本发明公开一种多晶粒四方扁平无引脚混合封装，包括：载板，包括多个倒装芯片引脚以及多个接合引脚；第一集成电路晶粒和第二集成电路晶粒；第三集成电路晶粒，堆叠在该第一集成电路晶粒和该第二集成电路晶粒之上，其中，该第三集成电路晶粒通过多条接合线电连接到该第一集成电路晶粒和该第二集成电路晶粒周围的该多个接合引脚；以及模制罩，其中该模制罩包括底部模制罩表面，并且其中该多个倒装芯片引脚和该多个引线接合引脚从该底部模制罩表面暴露。本发明中的载板包括多个接合引脚，这种方式可以使多晶粒四方扁平无引脚混合封装具有更高的散热效率，更加适用于堆叠晶粒的结构，可以大大提高堆叠晶粒的散热性能。

Description

多晶粒四方扁平无引脚混合封装
技术领域
本发明涉及半导体技术领域，尤其涉及一种多晶粒四方扁平无引脚混合封装。
背景技术
混合封装(hybrid package)是一种封装技术，将一个引线接合(wire-bonded)晶粒堆叠在以倒装芯片(flip-chip)方式安装在封装基板上的底部晶粒的顶部。例如，混合封装可以将ASIC(Application Specific Integrated Circuit，专用集成电路)和存储器(memory)晶粒(如闪存、SRAM(Static Random-Access Memory，静态随机存取存储器或DDR(Double Data Rate，双倍数据速率))集成到一个封装中。
混合封装提供增加的功能和性能。此外，与单独封装晶粒相比，它们提供了采购灵活性。混合封装适用于手机和消费产品等无线应用。
然而，现有技术的混合封装具有封装基板热性能不令人满意的缺点。
发明内容
有鉴于此，本发明提供一种多晶粒四方扁平无引脚混合封装，以解决上述问题。
根据本发明的第一方面，公开一种多晶粒四方扁平无引脚混合封装，包括：
载板，包括多个倒装芯片引脚以及多个接合引脚；
第一集成电路晶粒和第二集成电路晶粒，以倒装芯片的方式分别安装在该多个倒装芯片引脚上，其中该第一集成电路晶粒与该第二集成电路晶粒间隔开；
第三集成电路晶粒，堆叠在该第一集成电路晶粒和该第二集成电路晶粒之上，其中，该第三集成电路晶粒通过多条接合线电连接到该第一集成电路晶粒和该第二集成电路晶粒周围的该多个接合引脚；以及
模制罩，封装该第一集成电路晶粒、该第二集成电路晶粒、该第三集成电路晶粒、该多条接合引线，并部分地封装该载体，其中该模制罩包括底部模制罩表面，并且其中该多个倒装芯片引脚和该多个引线接合引脚从该底部模制罩表面暴露。
进一步地，所述载体为铜引脚框架载体。以提高堆叠的晶粒及混合封装的散热效率。
进一步地，该第一集成电路晶粒与该第二集成电路晶粒共平面。以保证第一集成电路晶粒与该第二集成电路晶粒的安装稳定及后续第三集成电路晶粒的安装稳定。
进一步地，该第一集成电路晶粒和该第二集成电路晶粒具有相同的晶粒高度。以提高第一集成电路晶粒与该第二集成电路晶粒的安装稳定性。
进一步地，该晶粒高度介于100微米至300微米之间。以保证混合封装的高度较低。
进一步地，该第一集成电路晶粒和该第二集成电路晶粒具有相同的晶粒厚度。以提高第一集成电路晶粒与该第二集成电路晶粒的安装稳定性。
进一步地，该晶粒厚度的范围在100微米和250微米之间。以保证混合封装的高度较低。
进一步地，该多个倒装芯片引脚部分地暴露于该底部模制罩表面，以进一步连接外部电路。倒装芯片引脚部分地暴露还可以帮助散热。
进一步地，该第一集成电路晶粒和该第二集成电路晶粒分别通过多个连接元件电连接至该多个倒装芯片引脚。
进一步地，该多个连接元件包括铜凸块或焊料凸块。
进一步地，该多个连接元件中的每一个包括铜柱和焊帽。
进一步地，还包括：第一集成电路晶粒、第二集成电路晶粒和第三集成电路晶粒之间的通道。通道可以帮助堆叠的晶粒的散热。
进一步地，该通道填充有该模制罩。这样可以提高堆叠的晶粒的安装稳固性。
进一步地，该第三集成电路晶粒使用粘合剂或晶粒附着膜粘附到该第一集成电路晶粒的后表面和该第二集成电路晶粒的后表面。以保证稳定的安装。
进一步地，该第三集成电路晶粒是存储器晶粒。
进一步地，该存储器晶粒包括DDR DRAM晶粒。以满足不同的应用需求。
进一步地，该多条接合引线包括铜线。以保证信号传输的稳定性，且可以快速导热。
进一步地，该多条接合引线的环路高度小于或等于400微米。从而缩短结合引线的长度，提高电性传输性能，并且降低混合封装的高度。
进一步地，该底部模制罩表面与该载体的底表面之间的间距小于或等于50微米。这样可以使混合封装的高度较低。
进一步地，该第一集成电路晶粒和该第二集成电路晶粒各自分别包括电源管理芯片、wifi芯片模块或专用集成电路。以满足不同的应用需求。
本发明的多晶粒四方扁平无引脚混合封装由于包括：载板，包括多个倒装芯片引脚以及多个接合引脚；第一集成电路晶粒和第二集成电路晶粒，以倒装芯片的方式分别安装在该多个倒装芯片引脚上，其中该第一集成电路晶粒与该第二集成电路晶粒间隔开；第三集成电路晶粒，堆叠在该第一集成电路晶粒和该第二集成电路晶粒之上，其中，该第三集成电路晶粒通过多条接合线电连接到该第一集成电路晶粒和该第二集成电路晶粒周围的该多个接合引脚；以及模制罩，封装该第一集成电路晶粒、该第二集成电路晶粒、该第三集成电路晶粒、该多条接合引线，并部分地封装该载体，其中该模制罩包括底部模制罩表面，并且其中该多个倒装芯片引脚和该多个引线接合引脚从该底部模制罩表面暴露。本发明中的载板包括多个接合引脚，这种方式可以使多晶粒四方扁平无引脚混合封装具有更高的散热效率，更加适用于堆叠晶粒的结构，可以大大提高堆叠晶粒的散热性能。
附图说明
图1是示出根据本发明实施例的示例性多晶粒(multi-die)四方扁平无引脚(quad-flat no-lead，QFN)混合封装的示意性横截面图。
具体实施方式
在下面对本发明的实施例的详细描述中，参考了附图，这些附图构成了本发明的一部分，并且在附图中通过图示的方式示出了可以实践本发明的特定的优选实施例。对这些实施例进行了足够详细的描述，以使本领域技术人员能够实践它们，并且应当理解，在不脱离本发明的精神和范围的情况下，可以利用其他实施例，并且可以进行机械，结构和程序上的改变。本发明。因此，以下详细描述不应被理解为限制性的，并且本发明的实施例的范围仅由所附权利要求限定。所描述的附图仅是示意性的而非限制性的。在附图中，为了说明的目的，一些元件的尺寸可能被放大而不是按比例绘制。在本发明的实践中，尺寸和相对尺寸不对应于实际尺寸。
将理解的是，尽管术语“第一”、“第二”、“第三”、“主要”、“次要”等在本文中可用于描述各种组件、组件、区域、层和/或部分，但是这些组件、组件、区域、这些层和/或部分不应受到这些术语的限制。这些术语仅用于区分一个组件、组件、区域、层或部分与另一区域、层或部分。因此，在不脱离本发明构思的教导的情况下，下面讨论的第一或主要组件、组件、区域、层或部分可以称为第二或次要组件、组件、区域、层或部分。
此外，为了便于描述，本文中可以使用诸如“在...下方”、“在...之下”、“在...下”、“在...上方”、“在...之上”之类的空间相对术语，以便于描述一个组件或特征与之的关系。如图所示的另一组件或特征。除了在图中描述的方位之外，空间相对术语还意图涵盖设备在使用或运行中的不同方位。该设备可以以其他方式定向(旋转90度或以其他定向)，并且在此使用的空间相对描述语可以同样地被相应地解释。另外，还将理解的是，当“层”被称为在两层“之间”时，它可以是两层之间的唯一层，或者也可以存在一个或多个中间层。
术语“大约”、“大致”和“约”通常表示规定值的±20％、或所述规定值的±10％、或所述规定值的±5％、或所述规定值的±3％、或规定值的±2％、或规定值的±1％、或规定值的±0.5％的范围内。本发明的规定值是近似值。当没有具体描述时，所述规定值包括“大约”、“大致”和“约”的含义。本文所使用的术语仅出于描述特定实施例的目的，并不旨在限制本发明。如本文所使用的，单数术语“一”，“一个”和“该”也旨在包括复数形式，除非上下文另外明确指出。本文所使用的术语仅出于描述特定实施例的目的，并不旨在限制本发明构思。如本文所使用的，单数形式“一个”、“一种”和“该”也旨在包括复数形式，除非上下文另外明确指出。
将理解的是，当将“组件”或“层”称为在另一组件或层“上”、“连接至”、“耦接至”或“邻近”时，它可以直接在其他组件或层上、与其连接、耦接或相邻、或者可以存在中间组件或层。相反，当组件称为“直接在”另一组件或层“上”、“直接连接至”、“直接耦接至”或“紧邻”另一组件或层时，则不存在中间组件或层。
注意：(i)在整个附图中相同的特征将由相同的附图标记表示，并且不一定在它们出现的每个附图中都进行详细描述，并且(ii)一系列附图可能显示单个项目的不同方面，每个方面都与各种参考标签相关联，这些参考标签可能会出现在整个序列中，或者可能只出现在序列的选定图中。
图1是示出根据本发明实施例的示例性多晶粒四方扁平无引脚(QFN)混合封装的示意性横截面图。如图1所示，多晶粒QFN混合封装1包括以并排方式封装在模制罩(moldcap)50内的第一集成电路晶粒10和第二集成电路晶粒20。根据一个实施例，第一集成电路晶粒10与第二集成电路晶粒20物理(physically)分离(间隔开)。根据一个实施例，模制罩50可以由混合有填料(filler)的环氧树脂构成。根据一个实施例，模制罩50具有顶部模制罩表面50a和与顶部模制罩表面50a相对的底部模制罩表面50b。
根据一个实施例，例如，第一集成电路晶粒10和第二集成电路晶粒20可以包括电源管理芯片、wifi芯片模块或专用集成电路(application specific integratedcircuit，ASIC)，但不限于此。根据一个实施例，第一集成电路晶粒10与第二集成电路晶粒20间隔开。根据一个实施例，第一集成电路晶粒10与第二集成电路晶粒20共平面(coplanar)。根据一个实施例，第一集成电路晶粒10和第二集成电路晶粒20具有基本上相同的晶粒高度h，其范围例如在100微米和300微米之间。根据一个实施例，第一集成电路晶粒10和第二集成电路晶粒20具有基本上相同的晶粒厚度t，其范围例如在100微米和250微米之间。在一个实施例中，第一集成电路晶粒10的底表面与第二集成电路晶粒20的底表面是共平面的，并且第一集成电路晶粒10的上表面与第二集成电路晶粒20的上表面也是共平面的，这样保证第一集成电路晶粒10的上表面与第二集成电路晶粒20安装的稳定性以及后续的第二集成电路晶粒的安装稳定性，从而保证整个混合封装的稳定性。
根据一个实施例，第一集成电路晶粒10和第二集成电路晶粒20以倒装芯片的方式安装在例如铜引脚框架载体(copper leadframe carrier)的载体(carrier)80的多个倒装芯片引脚(lead)(或端子(terminal))801上。根据一个实施例，多个倒装芯片引脚801部分地暴露于底部模制罩表面50b，以进一步连接诸如主板或印刷电路板的外部电路。根据一个实施例，多个倒装芯片引脚801可以包括铜，但不限于此。其中，多个倒装芯片引脚801部分地暴露还可以帮助散热。
根据一个实施例，第一集成电路晶粒10和第二集成电路晶粒20可以分别通过多个连接元件110和210电连接到多个倒装芯片引脚801。根据一个实施例，例如，多个连接元件110和210可包括铜凸块(copper bump)或焊料凸块(solder bump)但不限于此。根据一个实施例，例如，多个连接元件110中的每一个可以包括铜柱(copper pillar)111和焊帽(solder cap)112，但不限于此。根据一个实施例，例如，多个连接元件210中的每一个可以包括铜柱211和焊帽212，但不限于此。
根据一个实施例，第一集成电路晶粒10具有有源表面(active surface)10a和后表面(rear surface)10b。根据一个实施例，第一集成电路晶粒10包括分布在有源表面10a上的多个输入/输出(input/output，I/O)端子101。根据一个实施例，多个连接元件110可以分别设置在多个I/O端子101上。
根据一个实施例，第二集成电路晶粒20具有有源表面20a和后表面20b。根据一个实施例，第二集成电路晶粒20包括分布在有源表面20a上的多个输入/输出(I/O)端子201。根据一个实施例，多个连接元件210可以分别设置在多个I/O端子201上。根据一个实施例，第一集成电路晶粒10的后表面10b可以与第二集成电路晶粒20的后表面20b齐平。
根据一个实施例，例如，多晶粒QFN混合封装1还包括堆叠在第一集成电路晶粒10和第二集成电路晶粒20上的第三集成电路晶粒30，从而在它们(第一集成电路晶粒10、第二集成电路晶粒20和第三集成电路晶粒30)之间形成通道90。根据一个实施例，通道90填充有模制罩50，这样可以提高堆叠的晶粒的安装稳固性。根据一个实施例，例如，第三集成电路晶粒30可以使用粘合剂或晶粒附接膜40粘附到第一集成电路晶粒10的后表面10b和第二集成电路晶粒20的后表面20b。根据一个实施例，例如，第三集成电路晶粒30可以是诸如DDR(Double data rate，双倍数据速率)DRAM(Dynamic random-access memory，动态随机存取存储器)晶粒的存储器晶粒，但不限于此。根据另一个实施例，第三集成电路晶粒30可以直接堆叠在第一集成电路晶粒10或第二集成电路晶粒20上。在本发明一个实施例中，可以在第一集成电路晶粒10和第二集成电路晶粒20上直接堆叠第三集成电路晶粒30，第三集成电路晶粒30的尺寸可以较大(例如大于第一集成电路晶粒10的尺寸和第二集成电路晶粒20的尺寸)，第三集成电路晶粒30横跨第一集成电路晶粒10和第二集成电路晶粒20之上而设置，形成的通道90，由此本发明实施例中的方式可以适用于堆叠较大尺寸的集成电路晶粒，通道90可以帮助堆叠晶粒的散热。
根据一个实施例，第三集成电路晶粒30具有有源表面30a和沿有源表面30a的周边布置的多个I/O焊盘301。多个I/O焊盘301通过多个接合引线602电连接到围绕第一集成电路晶粒10和第二集成电路晶粒20的多个引线接合引脚802。根据一个实施例，多个倒装芯片引脚802部分地暴露于底部模制罩表面50b，以进一步连接诸如主板或印刷电路板的外部电路。其中，多个倒装芯片引脚802部分地暴露还可以帮助散热。根据一个实施例，多个接合引线602可为铜线或金线，但不限于此。铜线或金线可以保证信号传输的稳定性，且可以快速导热。根据一个实施例，接合引线602的环路高度(loop height)LH可以小于或等于400微米。接合引线602的环路高度LH较小可以使得接合引线602的长度较短，从而提升多晶粒QFN混合封装1的电气性能。在一个实施例中，第一集成电路晶粒10和第二集成电路晶粒20为倒装芯片形式的晶粒，第三集成电路晶粒30为引线接合形式的晶粒。从而形成引线接合的第三集成电路晶粒30堆叠在倒装芯片的第一集成电路晶粒10和第二集成电路晶粒20之上，适应于大尺寸的晶粒安装。
根据一个实施例，可选地，多晶粒QFN混合封装1还可以包括虚设引脚(dummylead)806。根据一个实施例，底部模制罩表面50b和载体80的底表面之间的间距d可以小于或等于50微米。虚设引脚806的设置可以保证载体80的结构完整性和结构稳定性。虚设引脚806可以为铜等金属，从而帮助散热。本发明实施例的多晶粒QFN混合封装1中的晶粒数量仅为举例，本发明实施例中还可以具有其他数量的晶粒，例如大于3个，例如5个、6个等等。更多数量的晶粒例如可以堆叠在第三集成电路晶粒30之上，或者/和其中与第一集成电路晶粒10和第二集成电路晶粒20并排设置，等等方式。
使用本发明是有利的，因为可以降低封装尺寸和生产成本。与现有技术相比，多晶粒QFN混合封装1的热性能由于使用了引脚框架载体80而得以提高，例如载体80具有引线接合引脚802和虚设引脚806，并且引线接合引脚802和虚设引脚806可以为铜等金属材料，因此大幅提高了堆叠在载体80之上的集成电路晶粒产生的热量的散发效率，并且引线接合引脚802和虚设引脚806的间隔设置可以进一步帮助散热。相较于封装基板，本发明实施例中采用的载体80(例如为铜引脚框架载体)具有更高的散热效率，更加适用于堆叠晶粒的结构，可以大大提高堆叠晶粒的散热性能。此外，与现有技术相比，多晶粒QFN混合封装1的电气性能可因接合引线602的长度较短而得以提升。
本领域的技术人员将容易地观察到，在保持本发明教导的同时，可以做出许多该设备和方法的修改和改变。因此，上述公开内容应被解释为仅由所附权利要求书的界限和范围所限制。

Claims (10)

1.一种多晶粒四方扁平无引脚混合封装，其特征在于，包括：
载板，包括多个倒装芯片引脚以及多个接合引脚；
第一集成电路晶粒和第二集成电路晶粒，以倒装芯片的方式分别安装在该多个倒装芯片引脚上，其中该第一集成电路晶粒与该第二集成电路晶粒间隔开；
第三集成电路晶粒，堆叠在该第一集成电路晶粒和该第二集成电路晶粒之上，其中，该第三集成电路晶粒通过多条接合线电连接到该第一集成电路晶粒和该第二集成电路晶粒周围的该多个接合引脚；以及
模制罩，封装该第一集成电路晶粒、该第二集成电路晶粒、该第三集成电路晶粒、该多条接合引线，并部分地封装该载体，其中该模制罩包括底部模制罩表面，并且其中该多个倒装芯片引脚和该多个引线接合引脚从该底部模制罩表面暴露。
2.如权利要求1所述的多晶粒四方扁平无引脚混合封装，其特征在于，该载体为铜引脚框架载体。
3.如权利要求1所述的多晶粒四方扁平无引脚混合封装，其特征在于，该第一集成电路晶粒与该第二集成电路晶粒共平面。
4.如权利要求1所述的多晶粒四方扁平无引脚混合封装，其特征在于，该多个倒装芯片引脚部分地暴露于该底部模制罩表面，以进一步连接外部电路。
5.如权利要求1所述的多晶粒四方扁平无引脚混合封装，其特征在于，该第一集成电路晶粒和该第二集成电路晶粒分别通过多个连接元件电连接至该多个倒装芯片引脚。
6.如权利要求1所述的多晶粒四方扁平无引脚混合封装，其特征在于，还包括：
第一集成电路晶粒、第二集成电路晶粒和第三集成电路晶粒之间的通道。
7.如权利要求6所述的多晶粒四方扁平无引脚混合封装，其特征在于，该通道填充有该模制罩。
8.如权利要求1所述的多晶粒四方扁平无引脚混合封装，其特征在于，该第三集成电路晶粒使用粘合剂或晶粒附着膜粘附到该第一集成电路晶粒的后表面和该第二集成电路晶粒的后表面。
9.如权利要求1所述的多晶粒四方扁平无引脚混合封装，其特征在于，该多条接合引线的环路高度小于或等于400微米。
10.如权利要求1所述的多晶粒四方扁平无引脚混合封装，其特征在于，该底部模制罩表面与该载体的底表面之间的间距小于或等于50微米。
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