KR20010088672A - 반도체 적층 구조 및 이를 이용한 반도체 - Google Patents

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Abstract

본 발명은 다수의 다이를 효과적으로 적층하므로써, 반도체의 용량을 제한된 공간 내에서 획기적으로 증가시킬 수 있도록 된 새로운 구성의 반도체 적층 구조 및 이를 이용한 반도체에 관한 것이다.
본 발명에 따르면, 표면에 회로가 형성된 다수개의 다이(10,12)를 적층하여 반도체의 집적도를 높일 수 있도록 된 반도체 적층 구조에 있어서, 상기 다이(10,12)는 둘레부 중에서 적어도 일측이 계단형상의 단차를 이루도록 적층되어, 단차에 의해 각 다이(10,12)의 표면에 형성된 회로의 일부가 외부로 노출되게하여, 외부로 노출된 회로를 상호 연결할 수 있도록 된 것을 특징으로 하는 반도체 적층 구조가 제공된다.

Description

반도체 적층 구조 및 이를 이용한 반도체{pile-up type semi-conductor structure and semi-conductor thereof}
본 발명은 반도체 적층 구조 및 이를 이용한 반도체에 관한 것으로서, 보다 상세하게는 다수의 다이를 효과적으로 적층하므로써, 반도체의 용량을 제한된 공간 내에서 획기적으로 증가시킬 수 있도록 된 새로운 구성의 반도체 적층 구조 및 이를 이용한 반도체에 관한 것이다.
일반적으로, 반도체는 반도체의 원료가 되는 웨이퍼를 사진 공정, 식각 공정, 확산 공정, 증착 공정 등을 거쳐 회로를 형성한 후, 일정 크기로 잘라내어 다이(die)를 제작하고, 이와 같이 제작된 다이를 리드프레임에 부착한 후, 패키징을 하여 완성된다.
도 1은 이러한 반도체중에서, 데이터를 저장하는데 사용되는 메모리반도체의 회로구성을 도시한 것으로, 이 메모리반도체의 회로는 메모리 셀 어레이(2)와, 어드레스 디코더(4), 센스 앰플리파이어(6), 컨트롤 로직(8) 등으로 구성된다.
상기 메모리 셀 어레이(2, memory cell array)는 매트릭스 구조로 구성되어, 셀(cell)과 row line, column line, read/write line 등으로 구성된다. 상기 어드레스 디코더(4, address decoder)는 row address decoder 및 column addressdecoder로 구성되며, 외부에서 multiplex된 address 신호를 demultiplex시켜 메모리 셀 어레이(2)와 연결시켜주는 역할을 한다. 상기 센스 앰플리파이어(6)는 단위 셀의 미약한 신호를 외부에 전달하기 위해 적절한 레벨로 변환시키는 역할을 한다. 상기 컨트롤 로직(8)은 전술한 부분을 제외한 어드레스 버퍼(address buffer), 클럭 제네레이터(clock generator) 등을 총칭하는 것이다.
따라서, 상기 어드레스 버퍼와 센스 앰플리파이어(6)에 연결된 어드레스 라인과 데이터 라인을 통해, 상기 메모리 셀 어레이(2)에 데이터를 저장하고, 저장된 데이터를 출력할 수 있다.
한편, 이러한 반도체는 다이의 표면에 회로를 형성하는 평면 구조를 띠고 있으므로, 반도체의 단위 면적당 용량을 늘리기 위해서는 회로의 선폭을 줄여야 한다. 따라서, 회로의 선폭을 줄이기 위한 기술개발이 꾸준히 진행됨에 따라, 반도체의 집적도가 크게 향상되어, IC를 비롯하여, LSI, VLSI 등으로 점차 발전되었으며, 최근에는 나노기술을 이용한 반도체개발이 진행되고 있다.
그러나, 전술한 바와 같이, 반도체 회로의 선폭을 줄여 집적도를 높이는데 많은 기술적 발전이 필요하고, 이에 따른 많은 연구비가 소요되는 문제점이 있다.
따라서 최근에는, 회로가 형성된 다이를 적층한 후, 각 다이의 회로를 상호 연결하거나, 다이의 회로 위에 다른 회로층을 복층으로 형성하여 반도체의 집적도를 높이는 방법도 연구되고 있다.
도 2는 다수개의 다이를 적층하여 제작된 제품을 예시한 것으로, 이 반도체패키지는 미국의 Irvine Sensor Corporation에서 제작한 제품으로, 다수개의 다이를 수직으로 쌓아서 적층한 후, 그 측면 둘레부위에 연결 회로를 형성하여, 각각의 다이에 형성된 회로를 상호 연결한 것이다. 그러나, 이러한 제품의 경우, 상면에 회로가 형성된 동일한 사이즈의 다이를 수직으로 적층하여 구성되므로, 적층된 다이의 측면으로는 회로가 노출되지 않는다. 따라서 각 다이의 사이에 접점핀 등을 삽입하여 다이의 회로와 다이 측면의 연결회로를 상호 연결하여야 하므로, 그 구성이 매우 복잡할 뿐 아니라, 다이 상면의 회로와 측면의 연결회로를 상호 연결하기 위해서는 매우 정밀한 가공이 요구된다. 따라서, 생산성이 떨어질 뿐 아니라, 접촉불량이나 가공불량에 따른 불량품의 발생률이 높고, 회로구성이 복잡하며, 이에 따른 코스트가 상승되는 문제점이 있었다. 특히, 측면에 형성되는 회로를 복잡한 구조로 형성하기 어려움에 따라, 이를 보완하기 위해, 다이에 수직방향의 구멍을 뚫고 이 구멍에 연결핀을 삽입하여, 각 층의 회로를 연결하는 방법이 사용되기도 하는데, 이러한 경우, 구멍을 형성하고 핀을 삽입하는 것이 매우 어렵고, 코스트가 상승될 뿐 아니라, 불량발생률이 증가되는 문제점이 있었다.
도 3은 다이의 상면에 복수층의 회로를 형성하는 방식을 예시한 것으로 미국의 Tru-si Technologies가 제시한 적층방법을 예시한 것이다. 이러한 방식은 박막공정과 식각 공정을 반복하므로써, 하나의 다이에 복층의 회로를 형성할 수 있도록 된 것으로, 생산성이 떨어지며 그 구조가 매우 복잡한 문제점이 있었다. 특히, 완성된 회로의 상부에 다른 회로를 형성하므로, 각층의 회로를 각각 분리할 수 없다. 따라서, 상층의 회로에 불량이 발생될 경우, 지금까지 적층된 하층의 회로까지 모두 폐기하여야 하는 문제점이 있다.
따라서, 각각의 다이에 형성된 회로를 손쉽게 연결할 수 있는 새로운 방식의 반도체 적층 구조가 필요하게 되었다.
본 발명은 상기의 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 구조가 간단하여 제작이 용이하면서도 코스트를 낮출 수 있으며, 발열량과 전기소모량을 줄일 수 있는 새로운 개념의 반도체 적층 구조 및 이를 이용한 반도체를 제공하는 것이다.
도 1은 일반적인 메모리반도체의 회로구성을 도시한 구성도
도 2는 다수개의 다이를 적층하여 구성된 반도체의 참고사진
도 3은 다이의 상면에 복수층의 회로를 형성한 반도체의 제조공법을 도시한 참고도
도 4는 본 발명에 따른 반도체의 컨트롤 레이어의 회로구성을 도시한 참고도
도 5는 본 발명에 따른 반도체의 데이터 레이어의 회로구성을 도시한 참고도
도 6은 상기 컨트롤 레이어와 데이터 레이어의 적층상태를 도시한 평면도
도 7은 본 발명에 따른 반도체의 연결커버를 도시한 참고도
도 8은 상기 컨트롤 레이어와 데이터터 레이어에 연결커버를 결합한 상태를 도시한 평면도
<도면의 주요부분에 대한 부호의 설명>
2. 메모리 셀 어레이 4. 어드레스 디코더 6. 센스 앰플리파이어
8. 컨트롤 로직 10,12. 다이 14. 파워콘트롤부
16. 연결커버 18. 연결회로
본 발명에 따르면, 표면에 회로가 형성된 다수개의 다이(10,12)를 적층하여 반도체의 집적도를 높일 수 있도록 된 반도체 적층 구조에 있어서, 상기 다이(10,12)는 둘레부 중에서 적어도 일측이 계단형상의 단차를 이루도록 적층되어, 단차에 의해 각 다이(10,12)의 표면에 형성된 회로의 일부가 외부로 노출되어, 외부로 노출된 회로를 상호 연결할 수 있도록 된 것을 특징으로 하는 반도체 적층 구조가 제공된다.
본 발명의 다른 특징에 따르면, 상기 다이(10,12)는 각각의 다이(10,12)가 상호 동일한 사이즈로 구성되며, 각 다이(10,12)의 일측 단부가 이와 대응되는 하측 다이(10,12)의 단부에 비해 내측에 위치되어, 그 일측으로 기울어진 계단형상의단차를 이루도록 적층되어, 하측 다이(10,12)의 상면에 형성된 회로의 단부가 상부로 노출되는 것을 특징으로 하는 반도체 적층 구조가 제공된다.
본 발명의 또 다른 특징에 따르면, 상기 다이(10,12)의 노출부에는 각 다이(10,12)의 회로를 상호 연결하는 연결 커버가 결합되며, 이 연결 커버의 일면에는 각 다이(10,12)의 일측으로 노출된 회로에 접촉되는 연결회로(18)가 형성되어, 이 연결커버(16)를 다이(10,12)의 노출부에 결합하면, 연결 커버의 연결 회로가 다이(10,12)의 회로에 접촉되어, 각 다이(10,12)의 회로를 상호 연결할 수 있도록 된 것을 특징으로 하는 반도체의 적층 구조가 제공된다.
본 발명의 또 다른 특징에 따르면, 표면에 회로가 형성된 다수개의 다이(10,12)를 적층하여 반도체의 집적도를 높일 수 있도록 된 반도체에 있어서, 상기 다이(10,12)는 둘레부 중에서 적어도 일측단이 계단형상의 단차를 이루도록 적층되어, 단차에 의해 각 다이(10,12)의 표면에 형성된 회로의 일부가 외부로 노출되도록 구성되므로써, 외부로 노출된 각 다이(10,12)의 회로를 상호 연결할 수 있도록 된 것을 특징으로 하는 반도체가 제공된다.
본 발명의 또 다른 특징에 따르면, 상기 다이(10,12)의 노출부에는 각 다이(10,12)의 회로를 상호 연결하는 연결커버(16)가 결합되며, 이 연결커버(16)에는 각 다이(10,12)의 일측으로 노출된 회로에 접촉되는 연결회로(18)가 형성되어,이 연결커버(16)를 다이(10,12)의 노출부에 결합하면, 연결커버(16)의 연결회로(18)가 다이(10,12) 상면의 회로에 접촉되어, 각 다이(10,12)의 회로를 상호 연결할 수 있도록 된 것을 특징으로 하는 반도체가 제공된다.
본 발명의 또다른 특징에 따르면, 상기 다이(10,12)에는 각기 별도로 파워 콘트롤부(14)가 구비되어, 각 다이(10,12)에 공급되는 전원을 각기 별도로 제어할 수 있도록 된 것을 특징으로 하는 반도체가 제공된다.
본 발명의 또 다른 특징에 따르면, 상기 다이(10,12)는 바닥부에 배치되는 컨트롤 레이어(10)와, 이 컨트롤 레이어(10)의 상측에 적층되는 다수개의 데이터 레이어(12)로 나뉘어 지며, 메모리 반도체의 구성부분 중 메모리 셀 얼레이를 제외한 어드레스 디코더(4)와, 센스 앰플리파이어(6) 및 기타 컨트롤 로직(8)은 상기 컨트롤 레이어(10)에 배치되고, 메모리 셀 어레이(2) 상기 데이터 레이어(12)에 분산 배치 되어, 상기 데이터 레이어(12)의 수를 늘려서, 반도체의 저장 용량을 증가시킬 수 있도록 된 것을 특징으로 하는 반도체가 제공된다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면에 의거하여 설명하면 다음과 같다.
도 4내지 도 8은 본 발명에 따른 반도체 적층 구조 및 이를 이용한 반도체를 도시한 것으로, 대용량의 데이터를 저장할 수 있도록 된 메모리 반도체에 적용된것을 예시한 것이다.
상기 메모리용 반도체는 상면에 회로가 형성된 다수개의 메모리용 다이(10,12)를 적층하여 구성된 것으로, 각 다이(10,12)는 바닥부 즉, 반도체의 제일 하부에 배치되는 컨트롤 레이어(10)와, 이 컨트롤 레이어(10)의 상측에 적층되는 다수개의 데이터 레이어(12)로 나뉘어 진다. 상기 컨트롤 레이어(10)는 메모리 반도체의 구성 부분중 메모리 셀 어레이(2)를 제외한 모든 부분, 즉, 어드레스 디코더(4)와, 센스 앰플리파이어(6) 및 기타 컨트롤 로직(8) 등이 배치된 것으로, 그 상측에 적층되는 데이터 레이어(12)를 제어하고, 데이터 레이어(12)에 데이터를 입출력하는 기능을 한다. 상기 데이터 레이어(12)는 종래의 메모리반도체의 메모리 셀 어레이(2)와 동일하게, 매트릭스로 구성되어 데이터를 저장하는 기능을 하는 것으로, 각 데이터 레이어(12)에는 각기 별도의 파워 콘트롤부(14)가 구비되어, 각 데이터 레이어(12)의 전원을 별도로 컨트롤할 수 있도록 구성된다.
그리고, 상기 컨트롤 레이어(10)와 데이터 레이어(12)를 구성하는 각각의 다이(10,12)는 상호 소정간격의 단차를 이루도록 적층되어, 단차에 의해 각 다이(10,12)의 표면에 형성된 회로의 일부가 외부로 노출되어, 외부로 노출된 회로를 상호 연결할 수 있도록 구성된다.
즉, 상기 다이(10,12)는 각각 동일한 사이즈의 사각형으로 구성되고, 그 상면에는 다이(10,12) 상면의 X축과 Y축 단부까지 연장되는 회로가 형성된다. 그리고, 상측에 적층되는 다이(10,12)의 X축과 Y축 단부는 하측 다이(10,12)의 단부에 비해 내측으로 위치되어, 각각의 다이(10,12)가 일측으로 기울어진 계단형의 단차를 이루도록 적층된다. 이와같이, 각각의 다이(10,12)를 계단형으로 적층하면, 하측에 배치되는 다이(10,12)의 X축과 Y축 단부가 상측으로 노출되므로, 이 다이(10,12)의 X축과 Y축까지 연장된 회로의 단부 역시 상측으로 노출된다. 따라서, 이와같이 노출된 회로를 상호 연결할 수 있다.
또한, 상기 다이(10,12)의 노출부 상측에는 각 다이(10,12)의 회로를 상호 연결하는 연결커버(16)가 결합된다. 이 연결커버(16)는 그 저면이 상기 다이(10,12)와 대응되도록 단자를 이루도록 구성된 것으로, 단차를 이루는 저면에는 각 다이(10,12)의 일측으로 노출된 회로에 접촉되는 연결회로(18)가 형성되어, 이 연결커버(16)를 다이(10,12)의 노출부에 결합하면, 연결커버(16)의 연결회로(18)가 다이(10,12)의 회로에 접촉되어, 각 다이(10,12)의 회로를 상호 연결할 수 있도록 구성된다. 따라서, 별도의 연결선을 용접할 필요가 없이, 상기 연결커버(16)를 다이(10,12)의 일측에 결합하는 것만으로, 각 다이(10,12)의 회로를 상호 연결할 수 있다.
이와같이 구성된 반도체는 다수개의 다이(10,12)를 수직으로 적층하는 종래의 반도체와 달리, 다이(10,12)를 계단식으로 단차지게 적층하여, 하측에 배치되는 다이(10,12)의 단부 상면과 다이(10,12)의 상면에 형성된 회로의 일부가 상측으로 노출되도록 하므로써, 회로를 손쉽게 연결할 수 있는 장점이 있다. 또한, 외측으로 노출된 회로에 연결커버(16)의 연결회로(18)를 접촉시켜 각 다이(10,12)의 회로를 상호 연결하므로, 다이(10,12)의 측면에 별도의 연결회로(18)를 형성하는 종래의 적층식 반도체에 비해 제작이 용이하며, 코스트를 낮출 수 있는 장점이 있다. 특히, 별도의 연결커버(16)에 연결회로(18)를 형성하므로, 다이(10,12)의 측면에 연결회로(18)를 형성하는 종래의 방식에 비해, 연결회로(18)를 보다 자유롭게 형성할 수 있으며, 이에 따라, 매우 많은 수의 다이(10,12)를 적층할 수 있는 장점이 있다.
또한, 상기 다이(10,12)를 컨트롤 레이어(10)와 데이터 레이어(12)로 구성하므로써, 데이터 레이어(12)의 숫자를 늘리므로써, 손쉽게 메모리반도체의 저장용량을 증가시킬 수 있을 뿐 아니라, 각각의 다이(10,12)에 별도의 파워컨트롤부가 구비되어, 각각의 다이(10,12)를 별도로 온오프시킬 수 있으므로, 전력소모량과 이에 따른 열발생을 줄일 수 있는 장점이 있다. 특히, 이와같이 구성된 메모리반도체는 상기 데이터 레이어(12)의 숫자를 늘리는 것만으로, 손쉽게 데이터의 저장용량을 증가시킬 수 있으므로, 하드디스크와 같은 대용량의 저장장치를 대체할 수 있는 특징이 있다.
본 실시예의 경우, 각 다이(10,12)를 동일한 사이즈로 구성하고, 각 다이(10,12)의 X축과 Y축방향으로 모두 단차를 형성하였으나, 상기 다이(10,12)를 상측으로 갈수록 사이즈가 줄어들도록 제작하여, 각 다이(10,12)의 사이즈 차이에 의해 다이(10,12)의 측면에 단차가 형성되도록 하는 것도 가능하며, 또한, X축이나 Y축 중에 일측에만 단차를 형성하는 것도 가능하다. 또한, 본 실시예의 경우, 컨트롤 레이어(10)와, 데이터 레이어(12)로 구성된 메모리반도체를 제작하는 것을 예시하였으나, 필요에 따라, 각 다이(10,12)의 종류를 달리하여, 복합기능의 칩을 제작하는 것도 가능하다. 즉, RF칩과, CPU칩, ROM칩과 같은 기능의 다이(10,12)를 복합적으로 적층하는 것도 가능하다.
이상에서와 같이 본 발명에 의하면, 다수개의 다이(10,12)를 상호 단차가 지도록 적층하여, 각 다이(10,12)의 단부와, 각 다이(10,12)에 형성된 회로의 단부가 외부로 노출되도록 하므로써, 구조가 간단하여 제작이 용이하면서도 코스트를 낮출 수 있으며, 발열량과 전기소모량을 줄일 수 있는 새로운 개념의 반도체 적층 구조 및 이를 이용한 반도체를 제공할 수 있다.

Claims (7)

  1. 표면에 회로가 형성된 다수개의 다이(10,12)를 적층하여 반도체의 집적도를 높일 수 있도록 된 반도체 적층 구조에 있어서, 상기 다이(10,12)는 둘레부 중에서 적어도 일측이 계단형상의 단차를 이루도록 적층되어, 단차에 의해 각 다이(10,12)의 표면에 형성된 회로의 일부가 외부로 노출되게하여, 외부로 노출된 회로를 상호 연결할 수 있도록 된 것을 특징으로 하는 반도체 적층 구조.
  2. 제 1항에 있어서, 상기 다이(10,12)는 각각의 다이(10,12)가 상호 동일한 사이즈로 구성되며, 각 다이(10,12)의 일측단부가 이와 대응되는 하측 다이(10,12)의 단부에 비해 내측에 위치되어, 그 일측으로 기울어진 계단형상의 단차를 이루도록 적층되므로써, 하측 다이(10,12)의 상면에 형성된 회로의 단부가 상부로 노출되는 것을 특징으로 하는 반도체 적층 구조.
  3. 제 1항에 있어서, 상기 다이(10,12)의 노출부에는 각 다이(10,12)의 회로를 상호 연결하는 연결커버(16)가 결합되며, 이 연결커버(16)의 일면에는 각 다이(10,12)의 일측으로 노출된 회로에 접촉되는 연결회로(18)가 형성되어, 이 연결커버(16)를 다이(10,12)의 노출부에 결합하면, 연결커버(16)의 연결회로(18)가다이(10,12)의 회로에 접촉되어, 각 다이(10,12)의 회로를 상호 연결할 수 있도록 된 것을 특징으로 하는 반도체의 적층 구조.
  4. 표면에 회로가 형성된 다수개의 다이(10,12)를 적층하여 반도체의 집적도를 높일 수 있도록 된 반도체에 있어서, 상기 다이(10,12)는 둘레부 중에서 적어도 일측단이 계단형상의 단차를 이루도록 적층되어, 단차에 의해 각 다이(10,12)의 표면에 형성된 회로의 일부가 외부로 노출되도록 구성하여, 외부로 노출된 각 다이(10,12)의 회로를 상호 연결할 수 있도록 된 것을 특징으로 하는 반도체.
  5. 제 4항에 있어서, 상기 다이(10,12)의 노출부에는 각 다이(10,12)의 회로를 상호 연결하는 연결커버(16)가 결합되며, 이 연결커버(16)에는 각 다이(10,12)의 일측으로 노출된 회로에 접촉되는 연결회로(18)가 형성되어, 이 연결커버(16)를 다이(10,12)의 노출부에 결합하면, 연결커버(16)의 연결회로(18)가 다이(10,12) 상면의 회로에 접촉되어, 각 다이(10,12)의 회로를 상호 연결할 수 있도록 된 것을 특징으로 하는 반도체.
  6. 제 4항에 있어서, 상기 다이(10,12)에는 각기 별도로 파워 콘트롤부(14)가구비되어, 각 다이(10,12)에 공급되는 전원을 각기 별도로 제어할 수 있도록 된 것을 특징으로 하는 반도체.
  7. 제 4항에 있어서, 상기 다이(10,12)는 바닥부에 배치되는 컨트롤 레이어(10)와, 이 컨트롤 레이어(10)의 상측에 적층되는 다수개의 데이터 레이어(12)로 나뉘어 지며, 메모리 반도체의 구성부분 중 메모리 셀 어레이(2)를 제외한 어드레스 디코더(4)와, 센스 앰플리파이어(6) 및 기타 컨트롤 로직(8)은 상기 컨트롤 레이어(10)에 배치되고, 메모리 셀 어레이(2) 상기 데이터 레이어(12)에 분산 배치되므로써, 상기 데이터 레이어(12)의 수를 늘리므로써, 반도체의 저장용량을 증가시킬 수 있도록 된 것을 특징으로 하는 반도체.
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