KR20010031642A - ＧａＮ단결정기판 및 그 제조방법 - Google Patents

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Abstract

본 발명에 관한 GaN단결정기판의 제조방법은, GaAs기판(2)위에 서로 이격배치된 복수의 개구창(10)을 가진 마스크층(8)을 형성하는 마스크층형성공정과, 마스크층(8)위에 GaN으로 이루어진 에피택셜층(12)를 성장시키는 에피택셜층성장공정을 구비하는 것을 특징으로 한다.

Description

ＧａＮ단결정기판 및 그 제조방법{GaN SINGLE CRYSTALLINE SUBSTRATE AND METHOD OF PRODUCING THE SAME}
종래, 질화물계화합물반도체를 사용한 발광디바이스등에서는, 안정된 사파이어기판이 사용되고 있었다.
그러나, 사파이어에는 벽개면(劈開面)이 없기때문에, 반도체레이저에 사파이어기판을 사용했을 경우는 벽개에 의한 반사면을 제작할 수 없다고 하는 문제가 있었다.
또, 사파이어를 발광디바이스 등의 기판재료로서 사용했을 경우, 사파이어기판과 당해 사파이어기판위에 성장시키는 에피택셜층과의 사이의 격자부정합이나 열팽창계수의 상위에 기인해서, 에피택셜층속에 전위(轉位)등의 결정결함이 다수발생한다고 하는 문제도 있었다.
이와 같은 사파이어를 발광디바이스 등의 기판으로 했을 경우의 문제를 해소하기 위하여 개발된 기술로서, 일본국 특개평 8-116090호 공보에 게재된 반도체발광소자의 제법이 있다. 이 반도체발광소자의 제법은, 갈륨비소(GaAs) 기판 등의 반도체단결정기판위에 질화갈륨계 화합물반도체층을 성장시킨 후, 반도체단결정기판(GaAs기판)을 제거하고, 잔류한 질화갈륨계 화합물반도체층을 새로운 기판으로서 그위에 동작층인 질화갈륨계 화합물반도체 단결정층을 에피택셜성장시켜서, 반도체발광소자를 제조하는 것이다.
이 일본국 특개평 8-116090호 공보의 기술에 의하면, 질화갈륨계 화합물반도체층과 그위에 성장시키는 질화갈륨계화합물반도체단결정층(에피택셜층)과의 격자정수나 열팽창계수가 대단히 가깝기 때문에, 반도체단결정층(에피택셜층)에 전위 등에 기인하는 격자결함이 발생하기 어렵게 된다. 또, 기판과 이 위에 성장시키는 동작층이 동일한 질화갈륨계 화합물반도체층으로 되어 있기때문에 동일종류의 결정이 다모이게되어, 용이하게 벽개할 수 있다. 이 때문에, 반도체레이저 등의 반사경을 간단하게 제작할 수 있다.
[발명의 개시]
그러나, 상기 특개평 8-116090호 공보에 게재된 제법에 의해 제조한 GaN기판은, 격자부정합 등의 이유로 결정품질은 극히 낮으며, 결정결함에 기인하는 내부응력때문에 큰 휘어짐이 발생하고, 실용화에는 도달하지 않았다. 그리고, 기술의 진보에 따라, 질화갈륨계화합물반도체를 사용한 광반도체디바이스의 특성을 더욱 향상시키는 것이 요구되어, 본 발명자들에 있어서, 보다 고품질의 GaN단결정기판을 제작할 필요성이 발생하였다. 그를 위해서는, GaN단결정기판의 에피택셜층에 발생하는 전위 등의 결정결함을 한층더 저감시킬 필요가 있다. 결정결함을 저감함으로써, 높은결정품질을 가지며, 내부응력이 낮고, 휘어짐도 거의 없는 GaN단결정기판을 얻을 수 있다.
본 발명은, 이러한 사정에 비추어 이루어진 것이며, 전위등의 결정결함이 저감된 GaN단결정기판 및 그 제조방법을 제공하는 것을 목적으로 한다.
본 발명에 관한 GaN단결정기판의 제조방법은, GaAs기판위에, 서로 이격배치된 복수의 개구창을 가진 마스크층을 형성하는 마스크층형성공정과, 상기 마스크층위에, GaN으로 이루어진 에피택셜층을 성장시키는 에피택셜층성장공정을 구비하는 것을 특징으로 한다.
본 발명의 GaN단결정기판의 제조방법에 의하면, 마스크층의 각개구창내에서 GaN핵이 형성되고, 이 GaN핵이 차차로 마스크층위의 가로방향, 즉 마스크층의 개구창이 형성되어 있지 않는 마스크부의 위쪽을 향해서 아무런 장해물도 없이 자유로히 레이터럴 성장한다. 그리고, GaN핵이 레이터럴성장할때에, GaN핵내의 결함은 확대되지 않기 때문에, 결정결함이 대폭으로 저감된 GaN단결정기판을 형성할 수 있다.
또, 본 발명에 관한 GaN단결정기판의 제조방법에 있어서, 상기 마스크층 형성공정의 앞에, 상기 GaAs기판위에 버퍼층을 형성하는 버퍼층형성공정과, 상기 버퍼층위에, GaN으로 이루어진 하층에피택셜층을 성장시키는 하층에피택셜층 성장공정을 더 구비하는 것이 바람직하다.
이 경우, 마스크층의 개구창의 아래쪽에 GaN으로 이루어진 하층에피택셜층이 위치하고, 당해 하층에피택셜층의 위에 GaN으로 이루어진 상기 에피택셜층이 형성되기 때문에, 당해 에피택셜층의 결정결함이 한층더 저감된다. 즉, 전위등의 결정결함은, 버퍼층에 가까운 부분일수록 그 밀도가 높기때문에, 이와 같이 일단하층에피택셜층을 성장시켜서 버퍼층으로부터의 거리를 두고 마스크층을 현성한 쪽이, 하층에피택셜층을 성장시키지 않는 경우보다도 결정결함의 저감을 도모할 수 있다.
또, 본 발명에 관한 GaN단결정기판의 제조방법에 있어서, 상기 에피택셜층성장공정의 앞에, 상기 마스크층의 상기 개구창내에 있어서의 상기 GaAs기판위에 버퍼층을 형성하는 버퍼층형성공정을 더 구비하는 것도 바람직하다.
이 경우, GaN에피택셜층을 1회성장시키는 것만으로 결정결함이 대폭으로 저감된 GaN단결정기판을 형성할 수 있어, 코스트삭감을 도모할 수 있다. 또한, GaAs기판위에 GaN에피택셜층을 성장시키는 경우에는, 비정질층에 가까운 GaN저온버퍼층 또는 AIN버퍼층을 성장시킨 후, 고온에서 GaN을 성장시키므로서, 가령 격자부정합이 크더라도 에피택셜성장을 얻을 수 있다. 저온버퍼층형성시는, SiO2, Si3N4로 이루어진 마스크층의 마스크부의 위에는 저온버퍼층은 성장하지 않고, 개구창내에만 형성된다.
또, 본 발명에 관한 GaN단결정기판의 제조방법에 있어서, 상기 에피택셜층은, 두께 5㎛∼300㎛의 범위내에서 성장되고, 상기 에피택셜층성장공정의 뒤에, 상기 GaAs기판을 제거하는 GaAs기판제거공정과, 상기 에피택셜층위에 GaN로 이루어진 제 2의 에피택셜층을 적층성장시키는 공정을 더 구비하는 것도 바람직하다.
이 경우, 제 2의 에피택셜층을 성장시키기전에 GaAs기판을 제거하므로, GaAs기판과 버퍼층 및 에피택셜층과의 열팽창계수의 차에 기인하는 열응력의 발생을 방지함으로써 에피택셜층에 발생하는 균열 및 내부응력을 저감할 수 있으며, 이로 인해, 균열이 없고, 또한, 결정결함이 대폭으로 저감된 GaN단결정기판을 형성할 수 있다.
또, 본 발명에 관한 GaN단결정기판의 제조방법에 있어서, 상기 마스크층의 상기 개구창을 상기 하층에피택셜층의 〈10-10〉방향으로 피치L에 의해 복수배열해서 〈10-10〉창군을 형성하는 동시에, 상기 〈10-10〉창군을 상기 하층에피택셜층의 〈1-210〉방향으로 피치d(0.75L≤d≤1.3L)에 의해 복수병설하고, 또, 상기 각 〈10-10〉창군은, 상기 각 개구창의 중심위치가 인접하는 상기 〈10-10〉창군의 상기 각 개구창의 중심위치에 대해서 상기 〈10-10〉방향으로 약 1/2L어긋나서 병설되어 있는 것이 바람직하다.
이 경우, 각 〈10-10〉창군의 각개구창은, 그 중심위치가 인접하는 〈10-10〉창군의 각개구창의 중심위치에 대해서 〈10-10〉방향으로 약 1/2L어긋나 있기 때문에, 각 개구창으로부터 성장하는 정 6각추 또는 정 6각추대의 GaN의 결정입자는, 인접하는 개구창으로부터 성장한 결정입자와 거의 피트를 발생시키지 않고, 틈새없이 연계되고, 에피택셜층에 있어서의 결정결함 및 내부응력의 저감을 도모할 수 있다.
또, 본 발명에 관한 GaN단결정기판의 제조방법에 있어서, 상기 마스크층의 상기 개구창을 상기 GaAs기판의 (111)명위에 있어서 〈11-2〉방향으로 피치L에 의해 복수배열해서 〈11-2〉창군을 형성하는 동시에, 상기 〈11-2〉창군을 상기 GaAs기판의 (111)면의 〈-110〉방향으로 피치d(0.75L≤d≤1.3L)에 의해 복수병설하고, 또, 상기 각 〈11-2〉창군은, 상기 각 개구창의 중심위치가 인접하는 상기 〈11-2〉방향으로 약 1/2L 어긋나서 병설되어 있는 것이 바람직하다.
이 경우, 각 〈11-2〉창군의 각개구창은, 그중심위치가 인접하는 〈11-2〉창군의 각개구창의 중심위치에 대해서 〈11-2〉방향으로 약 1/2L어긋나있기 때문에, 각 개구창으로부터 성장하는 정6각추 또는 정6각추대의 GaN의 결정입자는, 인접하는 개구창으로부터 성장한 결정입자와 거의 피트를 발생시키지 않고, 틈새없이 연계되며, 에피택셜층에 있어서의 결정결함 및 내부응력의 저감을 도모할 수 있다.
또, 본 발명에 관한 GaN단결정기판의 제조방법에 있어서, 상기 에피택셜층성장공정에 있어서, 상기 에피택셜층을 두껍게 성장시켜서 GaN단결정의 잉곳을 형성하고, 상기 잉곳을 복수매로 절단하는 절단공정을 더 구비하는 것도 바람직하다.
이 경우, GaN단결정의 잉곳을 복수매로 절단하기 때문에, 1회의 제조처리로, 결정결함이 저감된 GaN단결정기판을 복수매 얻을 수 있다.
또, 본 발명에 관한 GaN단결정기판의 제조방법에 있어서, 상기 에피택셜층성장공정에 있어서, 상기 에피택셜층을 두껍게 성장시켜서 GaN단결정의 잉곳을 형성하고, 상기 잉곳을 복수배로 벽개(劈開)하는 벽개공정을 더구비하는 것도 바람직하다.
이 경우, GaN단결정의 잉곳을 복수매로 벽개하기 때문에, 1회의 제조처리로, 결정결함이 저감된 GaN단결정기판을 복수매얻을 수 있다. 또, 이 경우는, GaN결정의 벽개면을 따라서 잉곳을 벽개시키기 때문에, 용이하게 복수매의 GaN단결정기판을 얻을 수 있다.
또, 본 발명에 관한 GaN단결정기판의 제조방법에 있어서, 상술한 제조방법에 의해서 얻게된 GaN단결정기판에 GaN으로 이루어진 에피택셜층을 두껍게 성장시켜서 GaN단결정의 잉곳을 형성하는 잉곳형성공정과, 상기 잉곳을 복수매로 절단하는 절단공정을 더 구비하는 것도 바람직하다.
이 경우, 상술한 제조방법에 의해서 제조된 GaN단결정기판에 GaN에피택셜층을 성장시켜서 잉곳을 형성하고, 당해 잉곳을 절단하는 것만으로 GaN단결정기판을 복수매얻을 수 있다. 즉, 간단한 작업으로, 결정결함이 저감된 GaN단결정기판을 복수매제조할 수 있다.
본 발명은, 질화갈륨(GaN)등의 질화물계화합물반도체를 사용한, 발광다이오드, 반도체레이저 등의 발광디바이스나, 전계효과 트랜지스터 등의 전자디바이스용의 기판 및 그 제조방법에 관한 것이다.
도 1A∼도 1D는, 각각, 제 1실시형태에 관한 GaN단결정기판의 제조방법의 제 1공정∼제 4공정을 표시한 도면
도 2는, HVPE법에 사용되는 기상성장장치를 표시한 도면
도 3은, 유기금속염화물기상성장법에 사용되는 기상성장장치를 표시한 도면
도 4는, 제 1실시형태의 마스크층의 평면도
도 5A∼도 5D는, 각각, 제 1실시형태에 관한 에피택셜성장의 제 1공정∼제 4공정을 표시한 도면
도 6A∼도 6D는, 각각, 제 2실시형태에 관한 GaN단결정기판의 제조방법의 제 1공정∼제 4공정을 표시한 도면
도 7은, 제 2실시형태의 마스크층의 평면도
도 8A∼도 8D는, 각각, 제 3실시형태에 간한 GaN단결정기판의 제조방법의 제 1공정∼제 4공정을 표시한 도면
도 9는, 제 3실시형태의 마스크층의 평면도
도 10A 및 도 10B는, 각각, 제 3실시형태에 관한 제 2의 에피택셜층의 성장과정을 표시한 도면
도 11A∼도 11D는, 각각, 제 4실시형태에 관한 GaN단결정기판의 제조방법의 제 1공정∼제 4공정을 표시한 도면
도 12는, 제 4실시형태의 마스크층의 평면도
도 13A∼도 13E는, 각각, 제 5실시형태에 관한 GaN단결정기판의 제조방법의 제 1공정∼제 5공정을 표시한 도면
도 14는, 제 6실시형태의 마스크층의 평면도
도 15는, 제 7실시형태의 마스크층의 평면도
도 16A∼도 16F는, 각각, 제 8실시형태에 관한 GaN단결정기판의 제조방법의 제 1공정∼제 6공정을 표시한 도면
도 17A∼도 17C는, 각각, 제 9실시형태에 관한 GaN단결정기판의 제조방법의 제 1공정∼제 3공정을 표시한 도면
도 18A 및 도 18B는, 각각 제 10실시형태에 관한 GaN단결정기판의 제조방법의 제 1공정 및 제 2공정을 표시한 도면
도 19A∼도 19C는, 각각 제 11실시형태에 관한 GaN단결정기판의 제조방법의 제 1공정∼제 3공정을 표시한 도면
도 20은, 제 3실시형태의 GaN단결정기판을 사용한 발광다이오드를 표시한 도면
도 21은, 제 3실시형태의 GaN단결정기판을 사용한 반도체레이저를 표시한 도면
도 22는, 승화(昇華)법에 사용되는 기상성장장치를 표시한 도면
[발명을 실시하기 위한 최량의 형태]
이하, 첨부도면을 참조해서, 본 발명의 썩알맞는 실시형태를 상세히 설명한다. 각 실시형태의 설명에서 결정의 격자방향 및 격자면을 사용하는 경우가 있으나, 여기서, 격자방향 및 격자면의 기호의 설명을 해둔다. 개별방위는［ ］, 집합방위는 ＜ ＞, 개별면은 ( ), 집합면은 { }에 의해 각각 표시하는 것으로 한다. 또한, 부(負)의 지수에 대해서는, 결정학상, ″-″(바-)를 수자의 위에 붙이도록 되어 있으나, 명세서작성의 형편상, 수자의 앞에 부호를 부여하는 것으로 한다.
(제 1실시형태)
제 1실시형태에 관한 GaN단결정기판 및 그 제조방법을, 도 1A∼도 1D의 제조공정도를 사용해서 설명한다.
먼저, 도 1A에 표시한 제 1의 공정에서, GaAs기판(2)를 기상성장장치의 반응용기내에 설치한다. 또한, GaAs기판(2)으로서, GaAs(111)면이 Ga면이 되어 있는 GaAs(111)A기판, 또는, GaAs(111)면이 AS면이 되어 있는 GaAs(111)B기판의 어느 하나를 사용할 수 있다.
GaAs기판(2)를 기상성장장치의 반응용기내에 설치한 후, 당해 GaAs기판(2)위에 GaN으로 이루어진 버퍼층(4)를 형성한다. 버퍼층(4)의 형성방법으로서는, HVPE(Hydride Vapor Phase Epitaxy)법, 유기금속염화물기상성장법, MOCVD법 등의 기상성장법이 있다. 이하, 이들 각 기상성장법에 대해서 상세히 설명한다.
먼저, HVPE법에 대해서 설명한다. 도 2는, HVPE법에 사용하는 정상압력의 기상성장장치를 표시한 도면이다. 이 장치는, 제 1의 가스도입포트(51), 제 2의 가스도입포트(53), 제 3의 가스도입포트(55), 및 배기포트(57)을 가지는 반응체임버(59)와, 이 반응체임버(59)를 가열하기 위한 저항가열히터(61)로 구성되고 있다. 또, 반응체임버(59)내에는, Ga금속의 소스보트(63)과, GaAs기판(2)를 지지하는 회전지지부재(65)가 구비되어 있다.
이와 같은 기상성장장치를 사용한 버퍼층(4)의 썩알맞는 형성방법을 설명하면, GaAs기판(2)로서 GaAs(111)A기판을 사용하는 경우는, 저항가열히터(61)에 의해 GaAs기판(2)의 온도를 약 450℃∼약 530℃에 승온유지한 상태에서, 제 2의 가스도입포트(53)으로부터 염화수소(HCl)를 분압 4×10-4atm∼4×10-3atm에서 Ga금속의 소스보트(63)에 도입한다. 이 처리에 의해, Ga금속과 염화수소(HCl)가 반응하고, 염화갈륨(GaCl)이 생성된다. 이어서, 제 1의 가스도입포트(51)로부터 암모니아(NH3)를 분압 0.1atm∼0.3atm에서 도입하고, GaAs기판(2)부근에서 당해 NH3과 GaCl을 반응시켜, 질화갈륨(GaN)을 생성시킨다. 또한, 제 1의 가스도입포트(51) 및 제 2의 가스도입포트(53)에는, 캐리어가스로서 수소(H2)를 도입한다. 또, 제 3의 가스도입포트(55)에는, 수소(H2)만을 도입한다. 이와 같은 조건하에서, 약 20분∼약 40분간Gan을 성장시키므로서, GaAs기판(2)위에, 두께 약 500Å∼약 1200Å의 GaN으로 이루어진 버퍼층(4)를 형성한다. HVPE법을 사용했을 경우는, 염화갈륨(GaCl)의 합성량을 증가시키더라도 버퍼층의 성장속도는 그다지 변화하지 않고, 반응율(律)속도인 것으로 생각된다.
또, GaAs기판(2)로서 GaAs(111)B기판을 사용하는 경우도, GaAs(111)A기판을 사용하는 경우와 거의 마찬가지의 조건에서 버퍼층을 형성할 수 있다.
다음에, 유기금속염화물기상성장법에 대해서 설명한다. 도 3은, 유기금속염화물기상성장법에 사용하는 성장장치를 표시한 도면이다. 이 장치는, 제 1의 가스도입포트(71), 제 2의 가스도입포트(73), 제 3의 가스도입포트(75), 및 배기포트(77)을 가지는 반응체임버(79)와, 이 반응체임버(79)를 가열하기 위한 저항가열히터(81)로 구성되고 있다. 또한, 반응체임버(79)내에는, GaAs기판(2)를 지지하는 회전지지부재(83)이 구비되어 있다.
이와 같은 성장장치를 사용한 버퍼층(4)의 형성방법을 설명하면, GaAs기판(2)로서 GaAs(111)A기판을 사용하는 경우는, 저항가열히터(81)에 의해 GaAs기판(2)의 온도를 약 450℃∼약 530℃에 승온유지한 상태에서, 제 1의 가스도입포트(71)로부터 트리메틸갈륨(TMG)를 분압 4×10-4atm∼2×10-3atm에서 도입하는 동시에, 제 2의 가스도입포트(73)으로부터 염화수소(HCl)를 분압 4×10-4atm∼2×10-3atm에서 등량 만큼도입한다. 이 처리에 의해, 트리메틸갈륨(TMG)과 염화수소(HCl)가 반응하고, 염화갈륨(GaCl)이 생성된다. 이어서, 제 3의 가스도입포트(75)로부터 암모니아(NH3)를 분압 0.1atm∼0.3atm에서 도입하고, GaAs기판(2)부근에서 당해 NH3과 GaCl를 반응시켜, 질화갈륨(GaN)을 생성시킨다. 또한, 제 1의 가스도입포트(71), 제 2의 가스도입포트(73), 및 제 3의 가스도입포트(75)에는, 각각 캐리어가스로서 수소(H2)를 도입한다. 이와 같은 조건하에서, 약 20분∼약 40분간 GaN을 성장시키므로서, GaAs기판(2)위에, 두께약 500Å∼약 120Å의 GaN으로 이루어진 버퍼층(4)를 형성한다. 이때, 버퍼층(4)의 성장속도를, 약 0.08㎛/hr∼약 0.18㎛/hr로 할 수 있다.
또, GaAs기판(2)로서 GaAs(111)B기판을 사용하는 경우도, GaAs(111)A기판을 사용하는 경우도 거의 마찬가지의 조건에서 버퍼층을 형성할 수 있다.
또, MOCVD법이란, 콜드월형의 반응로에 있어서, 가열된 GaAs기판(2)위에, Ga를 함유하는 예를 들면 트리메틸갈륨(TMG)등의 유기금속과 암모니아(NH3)를 캐리어가스와 함께 뿜어주고, GaAs기판(2)위에 GaN을 성장시키는 방법이다. 여기서, Ga를 함유하는 유기금속등을 GaAs기판(2)에 뿜어줄때의 당해 GaAs기판(2)의 온도는, GaAs(111)A기판을 사용하는 경우는 약 450℃∼약 600℃이고, GaAs(111)B기판을 사용하는 경우는 약 450℃∼약 550℃에 하는 것이 바람직하다. 또, Ga를 함유하는 유기금속으로서, TMG의 외에, 예를 들면 트리에틸갈륨(TEG)등을 사용할 수 있다.
이상이 버퍼층(4)를 형성하는 기상성장법이다. 버퍼층(4)를 형성한 후, 당해버퍼층(4)위에 GaN으로 이루어진 제 1의 에피택셜층(하층에피택셜층)(6)을 성장시킨다. 제 1의 에피택셜층(6)의 성장에는, 버퍼층(4)의 형성방법과 마찬가지로, HVP법, 유기금속염화물기상성장법, MOCVD법 등의 기상성장법을 사용할 수 있다. 이하, 제 1의 에피택셜층(6)을 이들의 기상성장법으로 성장시키는 경우의 썩알맞는 조건을 설명한다.
HVPE법에 의해 제 1의 에피택셜층(6)을 성장시키는 경우는, 버퍼층(4)의 형성과 마찬가지로, 도 2에 표시한 장치를 사용할 수 있다. 그리고, GaAs기판(2)로서 GaAs(111)A기판을 사용하는 경우는, 저항가열히터(61)에 의해 GaAs기판(2)의 온도를 약 920℃∼약 1030℃에 승온유지시킨 상태에서 제 1의 에피택셜층(6)을 성장시킨다. 이때, 제 1의 에피택셜층(6)의 성장속도를 약 20㎛/hr∼약 200㎛/hr로 할 수 있다. 또한, 성장속도는, GaCl분압, 즉, HCl분압에 대한 의존성이 크고, HCl분압은, 5×10-4atm∼5×10-2atm의 범위를 얻을 수 있다. 한편, GaAs기판(2)로서 GaAs(111)B기판을 사용하는 경우는, 저항가열히터(61)에 의해 GaAs기판(2)의 온도를 약 850℃∼약 950℃에 승온유지시킨 상태에서 제 1의 에피택셜층(6)을 성장시킨다.
유기금속염화물기상성장법에 의해 제 1의 에피택셜층(6)을 성장시키는 경우는, 버퍼층(4)의 형성과 마찬가지로, 도 3에 표시한 장치를 사용할 수 있다. 그리고, GaAs기판(2)로서 GaAs(111)A기판을 사용하는 경우는, 저항가열히터(81)에 의해 GaAs기판(2)의 온도를 약 920℃∼약 1030℃에 승온유지시킨 상태에서 제 1의 에피택셜층(6)을 성장시킨다. 이때, 제 1의 에피택셜층(6)의 성장속도를 약 10㎛/hr∼약 60㎛/hr로 할 수 있다. 또한, 성장속도를 상승시키기 위해서는, TMG의 분압을 올리므로서 GaCl의 분압을 올리면되나, 가스배관의 온도에서의 TMG의 평형증기압이상의 분압인 경우, 가스배관내벽에 TMG의 액화가 발생하고, 배관의 오염이나 막힘이 발생하기 때문에, TMG의 분압은 함부로 올릴수 없으며, 약 5×10-3atm이 상한 인것으로 생각된다. 이 때문에, 성장속도도 60㎛/hr정도가 상한인 것으로 생각된다.
한편, GaAs기판(2)로서 GaAs(111)B기판을 사용하는 경우는, 저항가열히터(81)에 의해 GaAs기판(2)의 온도를 약 850℃∼약 950℃에 승온유지시킨 상태에서 제 1의 에피택셜층(6)을 성장시킨다. 이 때, 제 1의 에피택셜층(6)의 성장속도를 약 10㎛/hr∼약 50㎛/hr로 할 수 있다. 또한, 반응체임버(79)내에 도입하는 트리메틸갈륨 등의 분압은, 상기의 이유에서, 5×10-3atm이 상한이 된다.
MOCVD법에 의해 제 1의 에피택셜층(6)을 성장시키는 경우는, Ga를 함유하는 유기금속 등을 GaAs기판(2)에 뿜어줄때의 당해 GaAs기판(2)의 온도는, GaAs(111)A기판을 사용하는 경우는 약 750℃∼약 900℃이고, GaAs(111)B기판을 사용하는 경우는 약 730℃∼약 820℃로 하는 것이 바람직하다. 이상이, 제 1의 에피택셜층(6)의 성장조건이다.
계속해서, 도 1B에 표시한 제 2의 공정을 설명한다. 도 1B에 표시한 제 2의 공정에서는, 제조도중의 웨이퍼를 성장장치에서 인출해서, 에피택셜층(6)위에 SiN 또는 SiO2로 이루어진 마스크층(8)을 형성한다. 마스크층(8)은, 두께약 100㎚∼약 500㎚의 SiN막 또는 SiO2막을 플라즈마 CVD등에 의해 형성하고, 이 SiN막 또는 SiO2막을 사진평판기술에 의해 패터닝함으로써 형성된다.
도 4는, 도 1B에 표시한 제 2의 공정에 있어서의 웨이퍼의 평면도이다. 도 1B 및 도 4에 표시되어 있는 바와 같이, 본 실시형태의 마스크층(8)에는, 복수의 스트라이프형상의 스트라이프창(10)이 형성되어 있다. 스트라이프창(10)은, GaN로 이루어진 제 1의 에피택셜층(6)의 〈10-10〉방향으로 연장하도록 형성되어 있다. 또한, 도 4의 화살표시는, 제 1의 에피택셜층(6)의 결정방위를 표시하고 있다.
마스크층(8)을 형성한 후, 도 1C에 표시한 제 3의 공정으로 나아간다. 제 3의 공정에서는, 마스크층(8)을 형성한 웨이퍼를 재차 기상성장장치의 반응용기내에 설치한다. 그리고, 마스크층(8)과 제 1의 에피택셜층(6)의 스트라이프창(10)에서 노출하고 있는 부분의 위에 제 2의 에피택셜층(12)를 성장시킨다. 제 2의 에피택셜층(12)의 성장방법으로서는, 제 1의 에피택셜층(6)의 성장방법과 마찬가지로, HVPE법, 유기금속염화물기상성장법, MOCVD법 등이 있다. 또한, 제 2의 에피택셜층(12)의 두께는, 약 150㎛∼약 1000㎛로 하는 것이 바람직하다.
여기서, 도 5A∼도 5D를 사용해서, 제 2의 에피택셜층(12)의 성장과정을 상세히 설명한다. 도 5A에 표시되어 있는 바와 같이, GaN으로 이루어진 제 2의 에피택셜층(12)의 성장초기에 있어서는, 제 2의 에피택셜층(12)는 마스크층(8)위에는 성장하지 않고, GaN핵으로서 스트라이프창(10)내에 있어서의 제 1의 에피택셜층(6)위에만 성장한다. 그리고, 성장이 진행함에 따라서, 제 2의 에피택셜층(12)의 두께가 증가하고, 이 두께의 증가에 수반해서, 도 5B와 같이, 마스크층(8)위에 있어서, 제 2의 에피택셜층(12)의 레이터럴성장(lateral growth)이 생긴다. 이에 의해, 도 5C에 표시한 바와 같이, 마스크층(8)위에서 양쪽에서 성장해온 에피택셜층(12)가 연계되고, 이들이 일체화한다. 레이터럴성장에 의해 일체화한 후는, 도 5D에 표시한 바와 같이, 제 2의 에피택셜층(12)는 위쪽을 향해서 성장하고, 두께가 증가해간다. 또한, 제 2의 에피택셜층(12)는, 레이터럴성장에 의해 인접하는 에피택셜층(12)와 일체화하면, 일체화하기전보다도 두께방향으로의 성장속도가 빨라진다. 이상이, 제 2의 에피택셜층(12)의 성장과정이다.
여기서, 도 4의 설명에서 설명한 바와 같이, 스트라이프창(10)은, GaN으로 이루어진 제 1의 에피택셜층(6)의 〈10-10〉방향으로 연장하도록 형성되어 있기 때문에, 스트라이프창(10)의 폭방향과 제 1의 에피택셜층(6)의 〈1-210〉방향과 거의 일치한다. 그리고, 일반적으로, GaN에피택셜층은, 〈1-210〉방향으로 성장하는 속도가 빠르기 때문에, 제 2의 에피택셜층(12)의 레이터럴성장이 개시된 다음에 인접하는 에피택셜층(12)끼리가 일체화하기 까지의 시간이 단축된다. 이 때문에, 제 2의 에피택셜층(12)의 성장속도가 빨라진다.
또한, 스트라이프창(10)은, 반드시 제 1의 에피택셜층(6)의 〈10-10〉방향으로 연장시킬 필요는 없고, 예를 들면, 에피택셜층(6)의 〈1-210〉방향으로 연장하도록 형성해도 된다.
다음에, 제 2의 에피택셜층(12)의 전위밀도에 대해서 설명한다. 도 5A에 표시되어 있는 바와 같이, 제 2의 에피택셜층(12)의 내부에는, 복수의 전위(14)가 존재한다. 그러나, 도 5D에 표시되어 있는 바와 같이, 제 2의 에피택셜층(12)가 가로방향으로 성장해도, 전위(14)는 가로방향으로는 거의 확대되지 않는다. 또, 가령전위(14)가 가로방향으로 확대되었다고하더라도, 수평방향으로 연장되어서 상하면을 관통하는 관통전위는 되지 않는다. 이 때문에, 마스크층(8)의 스트라이프창(10)의 형성되어 있지 않는 부분(이하, 「마스크부」라 칭함)의 위쪽에는, 스트라이프창(10)의 위쪽의 영역보다도 전위밀도가 낮은 저전위밀도영역(16)이 형성된다. 이에 의해, 제 2의 에피택셜층(12)의 전위밀도를 감소시킬 수 있다. 또, 레이터럴성장에 의해 인접하는 에피택셜층(12)끼리가 일체화한 도 5C의 상태로부터 에피택셜층(12)가 위쪽을 향해서 급성장할때에, 전위(14)는 거의 위쪽으로 연장하지 않는다. 이 때문에, 제 2의 에피택셜층(12)의 윗면은, 보이드나 관통전위가 없고 매입성 및 평탄성에 뛰어난 면으로 된다.
이상과 같이 제 2의 에피택셜층(12)를 형성한 후, 도 1D에 표시한 제 4의 공정으로 나아간다. 제 4의 공정에서는, 웨이퍼를 에칭장치내에 설치하고, 암모니아계 에칭액에 의해 GaAs기판(2)를 완전히 제거한다. 또, GaAs기판(2)를 제거한 후, GaAs기판(2)의 제거면, 즉, 버퍼층(4)의 하부면에 연마처리를 실시해서 본실시형태에 관한 GaN단결정기판(13)이 완성된다.
또한, 제 2의 에피택셜층(12)의 일부에 이상입자성장이 발생했을 경우나, 제 2의 에피택셜층(12)의 층두께가 불균일하게 되었을 경우는, 제 2의 에피택셜층(12)의 윗면에 연마처리를 실시해서 경면으로 마무리한다. 구체적으로는, 제 2의 에피택셜층(12)의 윗면에 래핑연마를 실시한 후, 또, 버프연마를 실시하는 것이 바람직하다.
또, 도 1B 및 도 4에 표시되어 있는 마스크부의 폭P는, 약 2㎛∼약 20㎛의 범위내인 것이 바람직하다. 마스크부의 폭P를 상기하한보다도 작게하면, 제 2의 에피택셜층(12)의 레이터럴성장의 효과가 저감되는 경향에 있고, 한편, 폭 P를 상기 상한보다도 크게하면, 제 2의 에피택셜층(12)의 성장시간이 길게되어서 양산성이 저하하는 경향에 있다. 또, 스트라이프창(10)의 창폭Q는 약 0.3㎛∼약 10㎛의 범위내로 하는 것이 바람직하다. 스트라이프창(10)의 창폭Q를 이 범위로 함으로써, 마스크의 효과를 이끌어낼 수 있다.
또, 도 1A에 표시한 제 1의 공정에서, GaN으로 이루어진 버퍼층(4)를 성장시키는 경우를 설명하였으나, GaN의 대신에 AIN로 이루어진 버퍼층(4)를 성장시켜도 된다. 이 경우는, MOVPE법을 사용할 수 있다. 구체적으로는, 반응용기내에 미리 충분히 지공배기한 후, 상압에서, GaAs(111)A기판을 사용하는 경우는 약 550℃∼약 700℃에, GaAs(111)B기판을 사용하는 경우는 약 550℃∼약 700℃에 GaAs기판(2)를 승온유지한 상태에서, 캐리어가스로서 수소, 원료가스로서 트리메틸알루미늄(TMA)와 암모니아(NH3)를 도입한다. 그리고, 이와 같은 처리에 의해, GaAs기판(2)위에, 두께 약 100Å∼약 1000Å의 AIN으로 이루어진 버퍼층(4)가 형성된다.
(제 2실시형태)
다음에, 제 2실시형태에 관한 GaN단결정기판 및 그 제조방법을, 도 6A∼도 6D의 제조공정도를 사용해서 설명한다.
먼저, 도 6A에 표시한 제 1의 공정에 있어서, GaAs기판(2)위에, 직접 SiN 또는 SiO2로 이루어진 마스크층(8)을 형성한다. 마스크층(8)은, 두께 약 100㎚∼약 500㎚의 SiN막 또는 SiO2막을 플라즈마 CVD 등에 의해 형성하고, 이 SiN막 또는 SiO2막을 사진평판기술에 의해 패터닝함으로써 형성된다.
도 7은, 도 6A에 표시한 제 1의 공정에 있어서의 웨이퍼의 평면도이다. 도 6A 및 도 7에 표시되는 바와 같이, 본 실시형태의 마스크층(8)에도, 제 1실시형태와 마찬가지로 복수의 스트라이프형상의 스트라이프창(10)이 형성되어 있다. 또한, 스트라이프창(10)은, GaAs기판(2)의 〈11-2〉방향으로 연장하도록 형성되어 있다. 또, 도 7의 화살표시는, GaAs기판(2)의 결정방위를 표시하고 있다.
마스크층(8)을 형성한 후, 도 6B에 표시한 제 2의 공정으로 나아가고, 스트라이프창(10)내의 GaAs기판(2)위에 버퍼층(24)를 형성한다. 버퍼층(24)는, 제 1실시형태와 마찬가지로, HVPE법, 유기금속염화물기상성장법, MOCVD법 등에 의해 형성할 수 있다. 또한, 버퍼층(24)의 두께는 약 50㎚∼약 120㎚로 하는 것이 바람직하다.
다음에, 도 6C에 표시한 제 3의 공정에 있어서, 버퍼층(24)위에 GaN으로 이루어진 에피택셜층(26)을 성장시킨다. 에피택셜층(26)은, 제 1실시형태와 마찬가지로, HVPE법, 유기금속염화물기상성장법, MOCVD법 등에 의해, 두께 약 150㎛∼약 1000㎛까지 성장시키는 것이 바람직하다. 또, 이 경우도, 에피택셜층의 레이터럴성장에 의해서, 에피택셜층(26)의 결정결함, 특히, 마스크층(8)의 마스크부의 위쪽, 및, 에피택셜층(26)의 뒷면의 결정결함을 저감시킬 수 있다.
여기서, 상술한 바와 같이, 스트라이프창(10)은, GaAs기판(2)의 〈11-2〉방향으로 하도록 형성되어 있기 때문에, 스트라이프창(10)의 폭의 방향과 GaAs기판(2)의 〈1-10〉방향이 거의 일치한다. 그리고, 일반적으로, GaN에피택셜층은, GaAs기판(2)의 〈1-10〉방향으로 성장하는 속도가 빠르기 때문에, 에피택셜층(26)의 레이터럴성장이 개시한 다음에 인접하는 에피택셜층(26)끼리가 일체화하기 까지의 시간이 단축된다. 이 때문에, 에피택셜층(26)의 성장속도가 빨라진다.
또한, 스트라이프창(10)은, 반드시 GaAs기판(2)의 〈11-2〉방향으로 연장시킬 필요는 없고, 예를 들면, GaAs기판(2)의 〈1-10〉방향으로 연장하도록 형성해도 된다.
에피택셜층(26)을 성장시킨 후, 도 6D에 표시한 제 4의 공정으로 나아가고, GaAs기판(2)를 제거해서 본 실시형태의 GaN단결정기판(27)이 완성된다. 또한, GaAs기판(2)의 제거방법으로서는, 예를 들면, 에칭이 있다. 암모니아계 에칭액을 사용해서 GaAs기판(2)에 약 1시간웨트에칭을 실시함으로써, 당해 GaAs기판(2)를 제거할 수 있다. 또한, 왕수를 사용해서, GaAs기판(2)에 웨트에칭을 실시할 수 있다. 또, GaAs기판(2)를 제거한 후, GaAs기판(2)의 제거면, 즉 마스크층(8) 및 버퍼층(24)의 하부면에 연마처리를 실시해도 된다. 또, 제 1실시형태와 마찬가지로, 에피택셜층(26)의 윗면에 연마처리를 실시해도 된다.
이상과 같이, 본 실시형태의 GaN단결정기판의 제조방법에 의하면, 에피택셜층을 1회성장시키는 것만으로 결정결함이 적고 내부응력이 작은 GaN기판을 제조할 수 있기 때문에, 제 1실시형태와 비해서 제조공정수를 저감할 수 있고, 또한, 코스트삭감을 도모할 수 있다.
(제 3실시형태)
제 3실시형태의 설명을 하기전에, 본 실시형태에 관한 GaN단결정기판 및 그 제조방법을 완성시키는데 이르게된 경위를 설명한다.
광반도체디바이스의 특성을 향상시키는 요구에 부응하기 위해, 본 발명자들은, 보다 고품질의 GaN기판을 제작하기 위하여 시행착오를 반복하였다. 그 결과, 본 발명자들은, 고품질의 GaN기판을 제작하기 위해서는, 성장된 GaN에피택셜층의 내부응력을 저감시키는 일이 중요하다는 것을 발견하였다.
일반적으로, GaN에피택셜층의 내부응력은, 열응력과 참된 내부응력으로 구분해서 생각할 수 있다. 그 열응력은, GaAs기판과 에피택셜층과의 열팽창계수의 차에 기인해서 생기는 것이다. 또, 그 열응력에 의해 GaN기판이 휘는 방향을 예측할 수 있으나, GaAs기판을 제거하지 않는 상태에 있어서의 GaN기판전체의 실제의 휘어짐이, 예측한 방향과는 반대의 방향인 것, 또 GaAs기판을 제거한 후에도 GaN기판에 큰 휘어짐이 발생하기 때문에, GaN에피택셜층에 참된 내부응력이 존재하는 것이 명백하게 되었다.
참된 내부응력은, 성장의 초기단계에서부터 존재하는 것이며, 성장된 GaN에피택셜층속의 참된 내부응력은, 측정한 결과, 0.2×109∼0.2×109dyn/㎠정도인 것을 알게되었다. 여기서, 참된 내부응력을 산출하기 위해 사용된 스토니(Stoney)의 식을 설명한다. 기판위에 박막이 형성된 웨이퍼에 있어서, 내부응력σ는, 하기수식(1):
[수식(1)중, σ는 내부응력, E는 강성율, ν는 포와송비, b는 기판의 두께, d는 박막의 두께, I는 기판의 직경, δ는 웨이퍼의 휨을 표시함]
에 의해서 부여된다. GaN단결정의 경우는, d=b로해서, 하기수식(2):
[식중(2)중, 기호는 수식(1)과 동일의 것을 표시함]
가된다. 이 수직(20에 의거해서, 본 발명자들은, 상술한 바와 같은 에피택셜층에 있어서의 참된 내부응력의 값을 산출하였다.
참된 내부응력이나 열응력등의 내부응력이 존재하면, 기판에 휘어짐이 발생하거나, 균열등이 발생하고, 넓은면적, 고품질의 GaN단결정기판을 얻을 수 없다. 그래서, 본 발명자들은, 참된 내부응력이 발생하는 원인을 추구하였다. 그 결과도달된 참된 내부응력의 발생원인은 다음과 같다. 즉, GaN에피택셜층은, 일반적으로 결정이 6각기둥형상으로 되어 있고, 이 기둥형상입자의 계면에는 약간의 기울기를 가진 입계(粒界)가 존재하고, 원자배열의 부정합이 관찰된다. 또, GaN에피택셜층속에는, 다수의 전위가 존재한다. 그리고, 이들 입계나 전위가, 결함의 증식, 소멸을 통해서 GaN에피택셜층의 체적수축등을 발생시키고, 참된 내부응력의 발생원인으로 되어있는 것이다.
이러한 참된 내부응력의 발생원인을 근거로해서 완성된 발명의 실시형태가, 제 3실시형태∼제 7실시형태에 관한 GaN단결정기판 및 그 제조방법이다.
이하, 제 3실시형태에 관한 GaN단결정기판 및 그 제조방법을, 도 8A∼도 8D의 제조공정도를 사용해서 설명한다.
도 8A에 표시한 제 1의 공정에서는, 제 1실시형태와 마찬가지의 방법으로, GaAs기판(2)위에 GaN으로 이루어진 버퍼층(4) 및 GaN으로 이루어진 제 1의 에피택셜층(하부층에피택셜층)(6)을 성장시킨다. 이어서, 도 8B에 표시한 제 2의 공정에서는, 제 1의 에피택셜층(6)위에 SiN 또는 SiO2로 이루어진 마스크층(28)을 형성한다. 본 실시형태가 제 1실시형태와 다른점은, 이 마스크층(28)의 형상에 있다.
여기서, 도 9를 사용해서, 마스크층(28)의 형상을 설명한다. 도 9에 표시되어 있는 바와 같이, 본 실시형태에서는, 마스크층(28)에, 정4각형의 개구창(30)이 복수형성되어 있다. 그리고, 각개구창(10)을 제 1의 에피택셜층(6)의 〈10-10〉방향으로 피치L에 의해 배열하고, 〈10-10〉창군(32)가 형성되어 있다. 그리고, 이 〈10-10〉창군(32)는, 각개구창(10)의 중심위치가 인접하는 〈10-10〉창군(32)의 각개구창(10)의 중심위치에 대해서 〈10-10〉방향으로 1/2L어긋나게 하면서, 제 1의 에피택셜층(6)의 〈1-210〉방향으로 피치d에 의해 복수병설되어 있다. 또한, 여기서 말하는 각개구창(30)의 중심위치란, 각개구창(30)의 무게중심위치를 의미한다. 또, 각 개구창(30)을 1변의 길이가 2㎛의 정4각형으로하고, 피치L을 6㎛, 피치d를 5㎛로했다.
다음에, 도 8c에 표시한 제 3의 공정에서는, 제 1실시형태와 마찬가지의 방법으로, 마스크층(28)위에 제 2의 에피택셜층(34)를 성장시킨다.
여기서, 도 10A 및 도 10B를 사용해서, 제 2의 에피택셜층(34)의 성장과정을 설명한다. 도 10A는, 제 2의 에피택셜층(34)의 성장초기단계를 표시하고 있다. 이 도면에 표시되어 있는 바와 같이, 성장초기에 있어서, 각개구창(30)으로부터 정6각추 또는 정6각추대의 GaN결정입자(36)이 성장한다. 그리고, 도 10B에 표시되어 있는 바와 같이, 이 GaN결정입자(36)이 마스크층(28)위에 레이터럴성장하면, 각각의 GaN결정입자(36)은, 다른 GaN결정입자(36)과의 사이에 틈새(피트)를 형성하는 일없이 연계된다. 그리고, 각 GaN결정입자(36)이 마스크층(28)을 덮고, 표면이 경면형상의 제 2의 에피택셜층(34)가 형성된다.
즉, 〈10-10〉방향으로 각개구창(30)의 중심을 1/2L어긋나게하면서, 〈10-10〉창군(32)를 〈1-210〉방향으로 복수병설하고 있기 때문에, 정6각추대의 GaN결정입자(36)은 틈새를 거의 발생하는 일없이 성장하고, 이 결과, 참된 내부응력이 대폭으로 저감된다.
또, 제 1실시형태와 마찬가지로, 제 2에피택셜층(34)의 마스크층(28)의 마스크부위쪽에 상당하는 영역에서는, GaN결정입자(36)의 레이터럴성장의 효과에 의해 전위가 거의 발생하지 않는다.
제 2의 에피택셜층(34)를 성장시킨 후, 도 8D에 표시한 제 4의 공정으로 나아가고, GaAs기판(2)를 에칭처리 등에 의해서 제거하고, 본실시형태의 GaN단결정기판(35)가 완성된다.
본실시형태에서는, 상술한 바와 같이, 마스크층(28)의 각개구창(30)의 형상을 1변이 2㎛의 4각형으로 했으나, 마스크층(28)의 개구창(30)의 형상 및 치수는 이에 한정되지 않으며, 성장조건등에 따라서 적당히 조정하는 것이 바람직하다. 예를 들면, 1변이 1∼5㎛의 4각형, 직경이 1∼5㎛의 원형으로 할 수 있다. 또, 각창(10)의 형상은, 4각형, 원형에 한정되는 일은 없고, 타원형, 다각형으로도 할 수 있다. 이 경우, 각개구창(30)의 면적은, 0.7㎛2∼50㎛2으로 하는 것이 바람직하다. 각 개구창(30)의 면적을 이 범위보다도 지나치게 크게하면, 각개구창(30)내의 에피택셜층(34)에서 결함이 다수 발생하고, 내부응력이 증가하는 경향에 있다. 한편, 각 개구창(30)의 면적을 이 범위보다도 지나치게 작게하면, 각개구창(30)의 형성이 곤란하게되고, 또, 에피택셜층(34)의 성장속도도 저하해버리는 경향에 있다. 또, 각개구창(30)의 총면적은, 마스크층(28)의 모든 개구창(30) 및 마스크부를 합친 전체면적의 10∼50%인 것이 바람직하다. 각 개구창(30)의 총면적을 이 범위로했을 경우, GaN단결정기판의 결함밀도 및 내부응력을 현저하게 저감할 수 있다.
또, 본실시형태에서는, 피치L을 6㎛, 피치d를 5㎛로 했으나, 피치L 및 피치d의 길이는, 이에 한정되는 것은 아니다. 피치L은, 3∼10㎛의 범위로하는 것이 바람직하다. 피치L이 10㎛보다도 지나치게 길면, GaN결정입자(36)끼리가 연계되기까지의 시간이 증가하고, 제 2의 에피택셜층(34)의 성장에 다대한 시간을 소비하게 된다. 한편, 피치L이 3㎛보다도 지나치게 짧으면, 결정입자(36)이 레이터럴성장하는 거리가 짧게되어, 레이터럴성장의 효과가 작아져버린다. 또, 마찬가지의 이유에서, 피치d는, 0.75L≤d≤1.3L이 되는 범위로하는 것이 바람직하다. 특히, d=0.87L일때, 즉, 〈10-10〉방향으로 인접하는 2개의 개구창(30)과, 이 2개의 개구창(34)의 〈1-210〉방향으로 존재하는 동시에, 이 2개의 개구창(34)까지의 거리가 가장 짧은 1개의 개구창(30)을 잇게되면 정3각형이될때에, 전체면에 결정입자가 틈새없이 배열되어 에피택셜층(34)에 생기는 피트가 가장 적게되며, GaN단결정기판의 결함밀도 및 내부응력을 최소로 할수 있다.
또, 〈10-10〉창군(32)의 각개구창(30)이 인접하는 〈10-10〉창군(32)의 각개구창(30)과 〈10-10〉방향으로 어긋나있는 거리는, 반드시 정확하게 1/2L일 필요는 없고, 2/5L∼3/5L정도이면, 내부응력의 저감을 도모할 수 있다.
또한, 마스크층(28)의 두께는, 약 0.05㎛∼약 0.5㎛의 범위로 하는 것이 바람직하다. 이것은, 마스크층(28)이 이 범위보다도 지나치게 두껍게하면 GaN의 성장중에 균열이 들게되며, 한편, 이 범위보다도 지나치게 얇으면 GaN의 성장중에 GaAs기판이 증발손상을 받기 때문이다.
(제 4실시형태)
다음에, 제 4실시형태에 관한 GaN단결정기판 및 그 제조방법을, 도 11A∼도 11D의 제조공정도를 사용해서 설명한다. 본 실시형태는, 마스크층의 형상이외는, 제 2실시형태와 마찬가지이다.
먼저, 도 11A에 표시한 제 1의 공정에 있어서, GaAs기판(2)위에 직접, SiN 또는 SiO2로 이루어진 마스크층(38)을 형성한다. 마스크층(38)은, 두께 약 100㎚∼약 500㎚의 SiN막 또는 SiO2막을 플라즈마 CVD등에 의해 형성하고, 이 SiN막 또는 SiO2막을 사진평판기술에 의해 패터닝함으로써 형성된다.
도 12는, 도 11A에 표시한 제 1의 공정에 있어서의 웨이퍼의 평면도이다. 도 12에 표시되어 있는 바와 같이, 본 실시형태의 마스크층(38)의 형상은, 제 3실시형태의 마스크층(28)과 마찬가지의 형상이다. 마스크층(38)에는, 복수의 개구창(40)이 형성되어 있다. 그리고, 각 개구창(40)이 GaAs기판(2)의 〈11-2〉방향으로 피치L에 의해 배열되고, 〈11-2〉창군(42)가 형성되어 있다. 그리고, 이 〈11-2〉창군(42)는, 각개구창(40)의 중심위치가 인접하는 〈11-2〉창군(42)의 각개구창(40)의 중심위치에 대해서 〈11-2〉방향으로 1/2L어긋나면서, GaAs기판(2)의 〈1-10〉방향으로 피치d에 의해 복수병설되어 있다. 본 실시형태의 마스크층(38)이 제 3실시형태의 마스크층(28)과 다른 것은, 이와 같은 각개구창의 배열방향뿐이다.
마스크층(38)을 형성한 후, 도 11B에 표시한 제 2의 공정에서, 개구창(40)내의 GaAs기판(2)위에 버퍼층(24)를 형성한다.
이어서, 도 11C에 표시한 제 3의 공정에서 버퍼층(24)위에 GaN으로 이루어진 에피택셜층(26)을 성장시킨다.
본 실시형태에 있어서도, 제 3실시형태와 마찬가지로, 성장초기에 있어서, 각 개구창(40)에서 정6각추대의 GaN결정입자가 성장한다. 그리고, 이 GaN결정입자가 마스크층(38)위에 레이터럴성장하면, 각각의 GaN결정입자는, 다른 GaN결정입자와의 사이에 틈새(피트)를 형성하는 일없이 연계된다. 그리고, 각 GaN결정입자가 마스크층(38)을 덮고, 표면이 경면형상의 에피택셜층(26)이 형성된다.
즉, GaAs기판(2)의 〈11-2〉방향으로 각개구창(40)의 중심을 1/2L어긋나게 하면서, 〈11-2〉창군(42)를 〈1-10〉방향으로 복수병설하고 있기 때문에, 정6각추대의 GaN결정입자는 틈새를 거의 발생하는 일없이 성장하고, 이 결과, 참된 내부응력이 대폭으로 저감된다.
또한, 각개구창(40)은, 반드시 GaAs기판(2)의 〈11-2〉방향으로 연장시킬 필요는 없고, 예를 들면, GaAs기판(2)의 〈1-10〉방향으로 연장하도록 형성해도 된다.
에피택셜층(26)을 성장시킨 후, 도 11D에 표시한 제 4의 공정으로 나아가고, GaAs기판(2)를 제거해서 본 실시형태의 GaN단결정기판(39)가 완성된다. 또한, GaN단결정기판(39)의 표면이나 이면의 거칠음이 클때에는, 표면 및 이면을 연마해도 된다.
이상과 같이, 본 실시형태의 GaN단결정기판의 제조방법에 의하면, 에피택셜층을 1회성장시키는 것만으로, 결정결함이 대폭으로 저감된 GaN기판을 제조할 수 있어, 코스트삭감을 도모할 수 있다.
(제 5실시형태)
도 13A∼도 13E를 사용해서, 제 5실시형태의 GaN단결정기판 및 그 제조방법을 설명한다.
먼저, 도 13A에 표시한 제 1의 공정에서, 제 4실시형태와 마찬가지로 GaAs기판(2)위에 바람직하게는 두께 약 100㎚∼약 500㎚의 마스크층(38)을 형성한다.
다음에, 도 13B에 표시한 제 2의 공정에서, 개구창(40)내의 GaAs기판(2)의 위에, 바람직하게는 두께 약 500㎚∼약 1200㎚의 버퍼층(24)를 형성한다.
이어서, 도 13C에 표시한 제 3의 공정에서, 버퍼층(24) 및 마스크층(38)위에 GaN으로 이루어진 제 1의 에피택셜층(44)를 성장시킨다. 제 1의 에피택셜층(44)의 두께는, 약 50㎛∼약 300㎛의 범위내로 하는 것이 바람직하다. 본 실시형태에 있어서도, 제 3실시형태 및 제 4실시형태와 마찬가지로, 각개구창(40)에서 성장하는 GaN결정입자는, 다른 GaN결정입자와의 사이에 틈새(피트)를 형성하는 일없이 연계되어, 마스크층(38)을 매입하게 되는 구조로 된다.
도 13D에 표시한 제 4의 공정에서는, 제 1의 에피택셜층(44)를 형성한 웨이퍼를 에칭장치내에 배치하고, 왕수에 의해 약 10시간 에칭함으로써, GaAs기판(2)를 완전히 제거한다. 이와 같이 해서, 일단, 두께 약 50㎛∼약 300㎛의 막두께의 GaN단결정기판을 형성한다.
도 13E에 표시한 제 5의 공정에서는, 제 1의 에피택셜층(44)위에, 상술한 HVPE법, 유기금속염화물기상성장법, MOCVD법 등에 의해서, GaN으로 이루어진 제 2의 에피택셜층(46)을 두께 약 100㎛∼약 700㎛성장시킨다. 이에 의해서, 두께 약 150㎛∼약 1000㎛의 GaN단결정기판(47)이 형성된다.
이상과 같이, 본 실시형태에서는, 제 2의 에피택셜층(46)을 성장시키기전에, GaAs기판(2)를 제거하기 위해, GaAs기판(2)와, 버퍼층(24) 및 에피택셜층(44),(46)과의 열팽창계수의 차에 기인하는 열응력의 발생을 방지할 수 있다. 이 때문에, GaAs기판(2)를 도중에서 제거하지 많고 에피택셜층을 최후까지 성장시키는 경우와 비교해서, 휘어짐이나 균열이 적은 고품질의 GaN단결정기판을 제작할 수 있다.
또한, 상술한 바와 같이, 제 1의 에피택셜층(44)의 두께를 약 300㎛이하로 하는 것은, 제 1의 에피택셜층(44)가 지나치게 두껍게되면, 열응력의 영향이 커지기 때문이다. 한편, 제 1의 에피택셜층(44)의 두께를 약 50㎛이상으로 하는 것은, 제 1의 에피택셜층(44)가 지나치게 얇으면, 기계적강도가 약하며, 핸드링이 곤란하기 때문이다.
또, 여기서는, 마스크층으로서 제 4실시형태의 마스크층을 사용하는 경우를 설명하였으나, 본 실시형태의 마스크층에, 제 2실시형태와 같은 스트라이프창을 가진 마스크층을 사용해도 된다. 또, GaN단결정기판(47)의 표면이나 이면의 거칠음이 큰때에는, 표면 및 이면을 연마해도 된다.
[제 6실시형태]
다음에, 도 14를 사용해서, 제 6실시형태에 관한 GaN단결정기판 및 그 제조방법을 설명한다. 본 실시형태의 버퍼층 및 에피택셜층의 형성방법은, 제 3실시형태의 방법과 동일하며, 마스크층의 개구창의 형상만이 제 3실시형태와 다르다.
도 14는, 본 실시형태에서 사용한 마스크층(48)의 각 개구창의 형상 및 배치를 표시한 도면이다. 도면과 같이, 각개구창은 직4각형(단책형상)으로 형성되고, 마스크층(48)의 바로밑층인 제 1의 에피택셜층(6)의 〈10-10〉방향을 긴쪽방향으로 하는 직4각형창(50)으로되어 있다. 각 직4각형창(50)이 제 1의 에피택셜층(6)의 〈10-10〉방향으로 피치L에 의해 배열되어서, 〈10-10〉직4각형창군(52)가 형성되어 있다. 그리고, 이 〈10-10〉직4각형창군(52)는, 인접하는 〈10-10〉직4각형창군(52)와 〈10-10〉방향으로 각 직4각형창(50)의 중심위치를 1/2L어긋나게 하면서, 제 1의 에피택셜층(6)의 〈1-210〉방향으로 피치 d에 의해 복수병설되어 있다.
또한, 피치L은, 직4각형창(50)의 긴쪽방향의 길이가 긴경우에, 제 2의 에피택셜층이 〈10-10〉방향으로 레이터럴성장하지 않는 영역이 넓게되어서, 내부응력이 저감되기 어렵게 되는 것에 감안하여, 약 4㎛∼약 20㎛의 범위로하는 것이 바람직하다. 또, 긴쪽방향, 즉 〈10-10〉방향으로 인접하는 직4각형창(50)사이의 마스크의 길이는, 약 1㎛∼약 4㎛로 하는 것이 바람직하다. 이것은, 〈10-10〉방향으로의 GaN의 성장이 느리기 때문에, 마스크길이를 지나치게 길게하면, 제 2의 에피택셜층의 형성에 장시간을 소비해버리기 때문이다.
또, 제 1의 에피택셜층(6)의 〈1-210〉방향으로 인접하는 직4각형창군(52)사이의 마스크폭(d-w)는, 약 2㎛∼약 10㎛로 하는 것이 바람직하다. 마스크폭(d-w)이 지나치게 넓으면, 6각기둥형상의 결정입자가 연속화하는데에 시간이 걸리고, 한편, 마스크폭(d-w)이 지나치게 좁으면, 레이터럴성장의 효과를 얻을 수 없어, 결정결함이 저감되기 어렵게 되기 때문이다. 또, 각 직4각형창(50)의 폭w는, 약 1㎛∼약 5㎛로하는 것이 바람직하다. 이것은, 폭 w를 지나치게 넓게하면, 각 직4각형창(50)내의 GaN층에서 결함이 다수 발생하는 경향에 있고, 다른 한편, 폭 w을 지나치게 좁게하면, 각 직4각형창(50)의 형성이 곤란하게 되고, 제 2의 에피택셜층의 성장속도도 저하하는 경향에 있기 때문이다.
이와 같은 마스크층(48)을 형성한 후, 제 3실시형태와 마찬가지로, 마스크층(48)위에 GaN으로 이루어진 제 2의 이페틱셜층(12)를 성장시키나, 본 실시형태에 있어서도, 제 2의 에피택셜층(12)의 성장초기에 있어서, 각 직4각형창(50)에서 정 6각추대의 GaN결정입자가 성장한다. 그리고, 이 GaN결정입자가 마스크층(48)위에 레이터럴성장하면, 각각의 GaN결정입자는, 다른 GaN결정입자와의 사이의 틈새(피트)를 형성하는 일없이 연계되고, 마스크층(48)을 매입하게 되는 구조가 된다.
즉, 제 1의 에피택셜층(6)의 〈10-10〉방향으로 각직4각형창(50)의 중심위치를 1/2L어긋나게하면서, 〈10-10〉직4각형창군(52)를 제 1의 에피택셜층(6)의 〈1-210〉방향으로 복수병설하고 있기 때문에, 정6각추대의 GaN결정입자는 피트를 발생하는 일없이 성장하고, 결정결함의 저감 및 참된 내부응력의 저감을 도모할 수 있다.
또, 제 3실시형태와 마찬가지로, 제 2의 에피택셜층의 마스크층(48)의 마스크부위쪽에 상당하는 영역에서는, GaN결정입자의 레이터럴성장의 효과에 의해 전위가 거의 발생하지 않는다.
또, 각직4각형창(50)의 긴쪽방향이 제 1의 에피택셜층(6)의 〈10-10〉방향과 일치하도록 각직4각형창(50)이 형성되어 있기 때문에, 마스크층(48)의 위에 성장시키는 제 2의 에피택셜층의 성장속도를 빠르게할 수 있다. 이것은, GaN의 성장초기에 성장속도가 빠른 {1-211}면이 나타나서, 〈1-210〉방향으로의 성장속도가 증가하고, 각 직4각형창(50)내에 형성된 섬(島)형상의 GaN결정입자가 연속막화할때까지의 시간이 단축되기 때문이다.
또, 본 실시형태와 달리, 제 1의 에피택셜층(6)을 개재하지 않고, 직접 GaAs기판(2)위에 마스크층(48)을 형성하더라도, 마스크층(48)위에 형성하는 제 2의 에피택셜층의 성장속도를 향상시킬 수 있다. 이 경우는, 직4각형창(50)의 긴쪽방향이, 마스크층(48)의 하부층의 GaAs기판(2)의 〈11-2〉방향과 일치하도록 형성하는 것이 바람직하다.
(제 7실시형태)
다음에, 도 15를 사용해서, 제 7실시형태에 관한 GaN단결정기판 및 그 제조방법을 설명한다. 본 실시형태는, 마스크층의 창의 형상에 특징이 있다. 버퍼층 및 에피택셜층은, 상기 각 실시형태와 마찬가지로 형성한다.
도 15에 표시되어 있는 바와 같이, 본 실시형태에서는, 마스크층(58)의 각개구창이 정6각링형상으로 형성된 6각창(60)으로 되어있다. 그리고, 이 6각창(60)의 6개의 각변이, 마스크층(58)의 하부층의 에피택셜층의 〈10-10〉방향과 일치하도록 형성되어 있다. 6각창(60)의 각변을 이 방향으로 형성함으로써, 마스크층(58)위에 형성하는 에피택셜층의 성장속도를 빠르게할 수 있다. 이것은, GaN의 성장초기에, 성장속도가 빠른 {1-211}면이 〈1-210〉방향으로 성장하기 때문이다. 또한, 6각창(60)의 창폭a는 약 2㎛, 바깥쪽의 정6각형의 1변의 길이 b는 약 5㎛, 인접하는 6각창(60)사이의 마스크폭w는 약 3㎛로 하는 것이 바람직하다. 단, 이들 값은, 이 범위에 한정되는 것은 아니다. 또, 도 15중의 화살표시는, 마스크층(58)의 하부층의 에피택셜층의 결정방위를 표시하고 있다.
마스크층(58)위에 에피택셜층을 성장시킨 후, 웨이퍼에 에칭처리를 실시함으로써, GaAs기판을 완전히 제거한다. 또, GaAs기판의 제거면을 연마처리해서, 본 실시형태의 GaN단결정기판을 형성한다.
본 실시형태의 GaN단결정기판도, 상기 각 실시형태와 마찬가지로, 마스크층위의 에피택셜층의 마스크부의 위쪽에 상당하는 영역에서는, GaN결정입자의 레이터럴성장의 효과에 의해 전위가 거의 발생하지 않는다.
또한, 본 실시형태와는 달리, 에피택셜층을 개재하지 않고 GaAs기판위에 마스크층(58)을 형성하더라도, 마스크위에 형성하는 에피택셜층의 성장속도를 향상시킬 수 있다. 이 경우는, 이 6각창(42)의 6개의 각변이, GaAs기판의 〈11-2〉방향과 일치하도록 형성한다.
(제 8실시형태)
다음에, 도 16A∼도 16F를 사용해서, 제 8실시형태에 관한 GaN단결정기판 및 그 제조방법을 설명한다.
도 16A에 표시한 제 1의 공정에 있어서의 마스크층(8)의 형성, 도 16B에 표시한 제 2의 공정에 있어서의 버퍼층(24)의 형성, 도 16C에 표시한 제 3의 공정에 있어서의 에피택셜층(26)의 성장, 도 16D에 표시한 제 4의 공정에 있어서의 GaAs기판(2)의 제거는, 제 2실시형태와 마찬가지로 행하여지기 때문에, 설명은 생략한다. 또한, GaAs기판(2)가 제거된 GaN단결정기판의 두께는, 제 2실시형태와 마찬가지로 약 50㎛∼약 300㎛정도, 또는, 그 이상인 것이 바람직하다.
도 16E에 표시한 제 5의 공정에서는, 도 16D에 표시한 GaN단결정을 씨결정으로해서, 에피택셜층(26)위에 GaN으로 이루어진 에피택셜층(62)를 성장시켜서, GaN단결정의 잉곳(64)를 형성한다. 또한, 에피택셜층(62)의 성장방법으로서는, 상기 각실시형태와 마찬가지로 HVPE법, 유기금속염화물기상성장법, MOCVD법 등이 있으나, 본 실시형태에서는, 이외에, 승화법을 채용해도 된다. 승화법은, 도 22에 표시한 바와 같은 성장장치(90)을 사용해서 행하여지는 성장법이며, 보다 상세하게는, 원료로하는 GaN분말(92)와 기판(2)가 대향해서 설치된 반응로(94)내에, 고온속에서 NH3가스등을 유입하고, 이에 의해 GaN분말의 증발확산을 진행시키면서 NH3가스를 유입하고, 기판(2)위에 GaN을 성장시키는 기상성장법이다. 이 승화법은, 미묘한 제어가 곤란하지만, 에피택셜층의 두께붙임, 즉, 잉곳의 제작에는 적합하다. 본 실시형태에서는, 반응로의 온도를 약 1000℃∼약 1300℃로 설정하고, 질소가스를 캐리어가스로서, 암모니아를 약 10sccm∼약 100sccm유입한다.
다음에, 도 16F에 표시한 제 6의 공정에서는, GaN단결정의 잉곳(64)를 복수매의 GaN단결정기판(66)으로 한다. 잉곳(64)를 복수매의 GaN단결정기판으로하는 방법으로서는, 잉곳(64)를 안둘레갈날의 슬라이서 등에 의해 절단하는 방법과 GaN단결정의 벽개면을 따라서 잉곳(64)를 벽개하는 방법이 있다. 또한, 절단처리와 벽개처리의 양쪽을 사용해도 된다.
이상과 같이, 본 실시형태에 의하면, GaN단결정의 잉곳을 복수매로 절단 또는 벽개하기 때문에, 간단한 작업, 결정결함이 저감된 GaN단결정기판을 복수매 얻을 수 있다. 즉, 상기 각실시형태와 비교해서, 양산성을 향상시킬 수 있다.
또한, 잉곳(64)의 높이는, 약 1㎝이상으로 하는 것이 바람직하다. 잉곳(64)가 1㎝보다도 지나치게 낮으면 양산효과가 없기 때문이다.
또, 본 실시형태의 제조방법은, 도 6A∼도 6D에 표시한 제 2실시형태의 제조공정을 거친 GaN단결정기판위에 기초를 두고 잉곳(64)를 형성하는 것이지만, 본 실시형태는 이 방법에는 한정하지 않는다. 이외에, 제 1실시형태∼제 7실시형태의 제조공정을 거친 GaN단결정기판에 의거해서 잉곳(64)를 형성하도록 해도 된다.
또한, 본 실시형태의 GaN단결정기판(66)은, 고의의 도핑없이, 캐리어농도가 n형에서 1×1016㎝-3∼1×1020㎝-3의 범위내, 전자이동도가 60㎠∼800㎠의 범위내, 비저항이 1×10-4Ω㎝∼1×10Ω㎝의 범위내가 되도록 제어가능하다는 것이 실험에 의해 판명되었다.
(제 9실시형태)
다음에, 도 17A∼도 17C를 사용해서, 제 9실시형태에 관한 GaN단결정기판 및 그 제조방법을 설명한다.
도 17A에 표시한 제 1의 공정에서는, GaAs기판(2)위에, 마스크층(8) 및 버퍼층(24)를 형성한다. 마스크층(8) 및 버퍼층(24)의 형성방법은, 상기 각 실시형태와 마찬가지이다.
다음에, 도 17B에 표시한 제 2의 공정에서는, GaN으로 이루어진 에피택셜층(68)을 단숨에 성장시켜서, 잉곳(70)을 형성한다. 에피택셜층(68)의 성장방법은, 제 8실시형태의 에피택셜층(62)의 성장방법과 마찬가지이다. 또한, 잉곳(70)의 높이는, 약 1㎝이상으로 하는 것이 바람직하다.
도 17C에 표시한 제 3의 공정에서는, 제 8실시형태의 제 6의 공정과 마찬가지로, 절단절리 또는 벽개처리에 의해서, GaN단결정의 잉곳(70)을 복수매의 GaN단결정기판(72)로 한다.
이상과 같이, 본 실시형태에 의하면, GaN단결정의 잉곳을 복수매로 절단 또는 벽개하기 때문에, 간단한 작업으로, 결정결함이 저감된 GaN단결정기판을 복수매얻을 수 있다. 즉, 제 1실시형태∼제 7실시형태와 비교해서, 양산성을 향상시킬 수 있다. 더욱히, GaN에피택셜층의 성장은 1화뿐이므로, 제 8실시형태와 비교하더라도, 제조공정의 간략화 및 코스트삭감을 도모할 수 있다.
또한, 본 실시형태의 GaN단결정기판(72)도, 제 8실시형태의 GaN단결정기판(66)와 마찬가지로, 고의의 도핑없이도, 캐리어농도가 n형에서 1×1016㎝-3∼1×1020㎝-3의 범위내, 전자이동도가 60㎠∼800㎠의 범위내, 비저항이 1×10-4Ω㎝∼1×10Ω㎝의 범위내가 되도록 제어가능하다는 것이 실험에 의해 판명하였다.
(제 10실시형태)
도 18A∼도 18B를 사용해서, 제 10실시형태에 관한 GaN단결정기판 및 그 제조방법을 설명한다.
먼저, 도 18에 표시한 제 1의 공정에서, 상기 제 8실시형태에서 제조된 GaN단결정기판(66)위에 에피택셜층(74)를 성장시켜서, GaN단결정의 잉곳(76)을 형성한다. 에피택셜층(74)의 성장방법에는, 상기 각실시형태와 마찬가지로, HVPE법, 유기금속산화물기상성장법, MOCVD법, 승화법 등을 사용할 수 있다.
다음에, 도 18B에 표시한 제 2의 공정에서는, 절단처리 또는 벽개처리에 의해서, GaN단결정의 잉곳(76)을 복수매의 GaN단결정기판(78)로 한다. 이에 의해, 본 실시형태의 GaN단결정기판(78)이 얻게된다.
이상과 같이, 본 실시형태에서는, 이미 제조된 GaN단결정기판에 의거해서 잉곳을 제조하기 때문에, 간단한 작업으로, 결정결함이 저감된 GaN단결정기판을 복수매 얻을 수 있다. 또한, 본 실시형태에서는, 제 8실시형태에서 제조된 GaN단결정기판(66)을 씨결정으로해서 잉곳을 제작하였으나, 잉곳의 씨결정은 이에 한정되지는 않는다. 예를 들면, 제 9실시형태의 GaN단결정기판(72)를 씨결정으로서 사용할 수도 있다.
(제 11실시형태)
도 19A∼도 19C를 사용해서, 제 11실시형태에 관한 GaN단결정기판 및 그 제조방법을 설명한다.
먼저, 도 19A에 표시한 제 1공정에서, GaAs기판(2)위에, 두께 약 50㎚∼약 120㎚의 버퍼층(79)를 형성한다.
다음에, 도 19B에 표시한 제 2의 공정에서, 마스크층을 형성하지 않고, 버퍼층(79)위에 GaN으로 이루어진 에피택셜층(81)을 성장시켜서, 높이 약 1㎝이상의 GaN단결정의 잉곳(83)을 형성한다. 또한, 에피택셜층(81)을 성장시키는데에는, HVPE법, 유기금속산화물 기상성장법. MOCVD법, 승화법 등을 사용할 수 있다. 여기서, 본실시형태에서는 마스크층을 형성하지 않기 때문에, 에피택셜층의 레이터럴성장은 일어나지 않고 결정결함을 적지는 않으나, 에피택셜층을 두껍게 함으로써 전위를 저감할 수 있다.
최후에, 도 19C에 표시한 제 3의 공정에서는, 절단처리 또는 벽개처리에 의해서, GaN단결정의 잉곳(83)을 복수매의 GaN단결정기판(85)로 한다.
이상과 같이, 본 실시형태에 의하면, GaN단결정의 잉곳을 복수매로 절단 또는 벽개하기 때문에, 간단한 작업으로, 결정결함이 저감된 GaN단결정기판을 복수매 얻을 수 있다. 즉, 제 1실시형태∼제 7실시형태와 비교해서, 양산성을 향상시킬 수 있다.
(발광디바이스 및 전자디바이스)
상기 각 실시형태에 의해 제조되는 GaN단결정기판은, n형에서 도전성을 가지기 때문에, 그위에 MOCVD법 등으로 InGaN활성층을 포함하는 GaN계의 층을 에피택셜성장시킴으로써, 발광다이오드 등의 발광디바이스나 전계효과트랜지스터(MESFET)등의 전자디바이스를 형성할 수 있다. 이들 발광디바이스등은, 상기 각 실시형태에서 제조된 결정결함이 적은 고품질의 GaN기판을 사용해서 제작되고 있기 때문에, 사파이어기판을 사용한 발광디바이스등과 비교해서 특성이 현저하게 향상한다. 또, GaN단결정기판에 성장시킨 에피택셜층의 (0001)면이 GaN단결정기판의 (0001)면에 대해서 평행으로 호모에피택셜성장하고, 벽개면이 일치하기 때문에, 상기 발광디바이스등은 뛰어난 성능을 가진다.
도 20은, 제 3실시형태에서 얻게된 GaN단결정기판(35)를 사용한 발광다이오드(80)을 표시한 도면이다. 이 발광다이오드(80)은, GaN단결정기판(35)위에, GaN버퍼층(101)과, Si도프n형 GaN장벽층(102)와, 두께 30Å의 언도프In0.45Ga0.55N우물(井戶)층(103)과, Mg도프P형 Al0.2Ga0.8N장벽층(104)와, Mg도프 P형 GaN콘택트층(105), 를 성장시킨 양자우물구조로 되어있다. 이 발광다이오드(80)은, 언도프 InGaN우물층(103)의 조성비에 의해 발광색을 변화할 수 있고, 예를 들면 In의 조성비를 0.2로 하면 청색발광으로 된다.
이 발광다이오드(80)의 특성을 조사한 결과, 종래의 사파이어기판을 사용한 발광다이오드의 발광휘도가 0.5cd였던것에 대해, 2.5cd로 5배로 되었다.
또한, 이러한 발광다이오드의 기판으로서, 제 3실시형태의 GaN단결정기판(35)에 한정되지 않고, 다른 실시형태의 GaN단결정기판도 당연히 사용할 수 있다.
도 21은, 제 3실시형태에서 얻어진 GaN단결정기판(35)를 사용한 반도체레이저(82)를 표시한 도면이다. 반도체레이저(82)는, GaN단결정기판(35)위에, GaN버퍼층(111)과, n-GaN콘택트층(112)와, n-In0.05Ga0.95N피복층(113)과, n-Al0.08Ga0.92N피복층(114)와, n-GaN가이드층(115)와, SI도프In0.15Ga0.85N(35Å)/In0.02Ga0.08N(70Å)다층에 의한 MQW층(116)과, P-Al0.2Ga0.8N내부피복층(117)과, P-GaN가이드층(118)과, P-Al0.08Ga0.92N피복(119)층과, P-GaN콘택트층(120)을 성장시켜, 그 상하면에서 전극을 취하는 구조로 되어 있다.
이 반도체레이저(82)에서는, 종래는 수분정도였던 발진수명이 100시간을 넘고, 대폭적인 특성향상을 실현할 수 있었다. 구체적으로는, 종래, 약 1.5분정도였던 발진수명이, 약 120시간으로 증가하였다.
또한, 이러한 반도체레이저로서, 제 3실시형태의 GaN단결정기판(35)에 한정되지 않고, 다른 실시형태의 GaN단결정기판도 당연히 사용할 수 있다.
또, 도시생략하나, 본 실시형태의 GaN단결정기판을 기초로 전계효과트랜지스터(MESFET)를 제작했다. 이 전계효과트랜지스터의 특성을 조사한 결과, 500℃라는 고온에 있어서도 43㎳/㎜라는 높은 상호콘덕턴스(gm)를 얻게되고, 본 실시형태의 GaN단결정기판은, 전자디바이스용의 기판으로서도 유효하다는 것을 알게되었다.
실시예 1
제 1실시형태의 GaN단결정기판 및 그 제조방법의 실시예인 실시예 1에 대해서, 도 1A∼도 1D를 참조해서 설명한다.
GaAs기판(2)에는, GaAs(111)면이 Ga면으로 되어 있는 GaAs(111)A기판을 사용했다. 또, 버퍼층(4), 제 1의 에피택셜층(6), 및 제 2의 에피택셜층(12)는, 모두 도 3에 표시한 기상성장장치를 사용해서 유기금속염화물기상성장법에 의해서 형성했다.
먼저, 도 1A에 표시한 제 1의 공정에서, 버퍼층(4)를 유기금속산화물기상성장법에 의해서 형성했다. 이 때, 저항가열히터(81)에 의해서 GaAs기판(2)의 온도를 약 500℃에 승온유지하고, 트리메틸갈륨(TMG)를 분압 6×10-4atm, 염화수소를 분압 6×10-4atm, 암모니아를 분압 0.13atm에서 각각 반응체임버(79)내에 도입했다. 그리고, 버퍼층(4)의 두께를 약 800Å로 했다.
다음에, 버퍼층(4)위에, 유기금속염화물기상성장법에 의해서 제 1의 에피택셜층(6)을 성장시켰다. 이때, 저항가열히터(81)에 의해서 GaAs기판(2)의 온도를 약 970℃에 승온유지하고, 트리메틸갈륨(TMG)를 분압 2×10-3atm, 염화수소를 분압 2×10-3atm, 암모니아를 분압 0.2atm에서 각각 반응체임버(79)내에 도입하였다. 그리고, 약 15㎛/hr의 성장속도로, 제 1의 에피택셜층(6)의 두께를 약 4㎛로 했다.
다음에, 도 1B에 표시한 제 2의 공정에서, 제 1의 에피택셜층(6)위에 SiO2로 이루어진 마스크층(8)을 성장하였다. 이때, 스트라이프창(10)의 긴쪽방향을 제 1의 에피택셜층(6)의 [10-10]을 향해, 마스크층(8)의 두께를 약 300㎚, 마스크부의 폭P를 약 5㎛, 창폭Q를 약 2㎛로 했다.
다음에, 도 1C에 표시한 제 3의 공정에서, 유기금속염화물기상성장법에 의해서 제 2의 에피택셜층(12)를 성장시켰다. 이 때, 저항가열히터(81)에 의해서 GaAs기판(2)의 온도를 약 970℃에 승온유지하고, 트리메틸갈륨(TMG)을 분압2×10-3atm, 염화수소를 분압 2×10-3atm, 암모니아를 분압 0.25atm에서 각각 반응체임버(79)내에 도입하였다. 그리고, 약 20㎛/hr의 성장속도로, 제 2의 에피택셜층(12)의 두께를 약 100㎛로 하였다.
다음에, 도 1D에 표시한 제 4의 공정에서, 웨이퍼를 에칭장치에 설치하고, 암모니아계 에칭액에 의해 GaAs기판(2)를 약 1시간웨트에칭함으로써, GaAs기판(2)를 완전히 제거했다. 그리고 마지막으로, GaAs기판(2)의 제거면에 연마처리를 실시해서, GaN단결정기판(13)을 완성시켰다.
본 실시예에 의해 제조된 GaN단결정기판의 제특성은 다음과 같다. 즉, 이 GaN단결정기판은, 기판면이(0001)면이 되어 있고, 그 결정성은, X선해석에 의한 X선절반값폭, 4.5분, 그리고, 전위밀도가 단위면적당 107(㎝-2)정도였다. 이에 의해, 종래의 사파이어기판위에 GaN에피택셜층을 형성했을 경우의 결함밀도가 단위면적당 109(㎝-2)이었던 것에 비해서, 결정결함이 대폭으로 저감한 것을 알게되었다.
실시예 2
다음에, 제 1실시형태의 다른 실시예인 실시예 2에 대해서, 도 1A∼도 1D를 참조해서 설명한다.
GaAs기판(2)에는, GaAs(111)A기판을 사용했다. 또, 버퍼층(4), 제 1의 에피택셜층(6), 및 제 2의 에피택셜층(12)는, 모두 도 2에 표시한 기상성장장치를 사용해서 HVPE법에 의해서 형성하였다.
먼저, 도 1A에 표시한 제 1의 공정에서, 버퍼층(4)를 HVPE법에 의해서 형성하였다. 이때, 저항가열히터(61)에 의해서 GaAs기판(2)의 온도를 약 500℃에 승온유지하고, 염화수소를 분압 5×10-3atm, 암모니아를 분압 0.1atm에서 각각 반응체임버(59)내에 도입했다. 그리고, 버퍼층(4)의 두께를 약 800Å로 했다.
다음에, 버퍼층(4)위에, HVPE법에 의해서 제 1의 에피택셜층(6)을 성장시켰다. 이때, 저항가열히터(61)에 의해서 GaAs기판(2)의 온도를 약 970℃에 승온유지하고, 염화수소를 분압 2×10-2atm, 암모니아를 분압 0.25atm에서 각각 반응체임버(79)내에 도입했다. 그리고, 성장속도를 약 80㎛/hr로해서, 제 1의 에피택셜층(6)의 두께를 약 4㎛로 했다.
다음에, 도 1B에 표시한 제 2의 공정에서, 제 1의 에피택셜층(6)위에 마스크층(8)을 형성했다. 이때, 스트라이프창(10)의 긴쪽방향을 제 1의 에피택셜층(6)의 [10-10]을 향해, 마스크층(8)의 두께를 약 300㎚, 마스크부의 폭P를 약 5㎛, 창폭Q를 약 2㎛로 했다.
다음에, 도 1C에 표시한 제 3의 공정에서, HVPE법에 의해서 제 2의 에피택셜층(12)를 성장시켰다. 이때, 저항가열히터(61)에 의해서 GaAs기판(2)의 온도를 약 970℃에 승온유지하고, 염화수소를 분압 2.5×10-2atm, 암모니아를 분압 0.25atm에서 각각 반응체임버(79)내에 도입했다. 그리고, 성장속도를 약 100㎛/hr로해서, 제 2의 에피택셜층(12)의 두께를 약 100㎛로 했다. 이와 같이, 본 실시예에서는, HVPE법을 사용하고 있기 때문에, 유기금속염화물기상성장법을 사용한 실시예 1과 비교해서, 에피택셜층의 성장속도를 빠르게 할 수 있었다.
다음에, 도 1D에 표시한 제 4의 공정에서, 웨이퍼를 에칭장치에 설치하고, 암모니아계 에칭액에 의해 GaAs기판(2)를 약 1시간 웨트에칭함으로써, GaAs기판(2)를 완전히 제거했다. 그리고 최후에, GaAs기판(2)의 제거면에 연마처리를 실시해서, GaN단결정기판(13)을 완성시켰다.
본 실시예에 의해 제조된 GaN단결정기판의 제특성은 다음과 같다. 즉, 이 GaN단결정기판은, 기판면이 (0001)면으로 되어 있고, 그의 결정성은 X선해석에 의한 X선절반값폭, 4.5분, 그리고, 전위밀도가 단위면적당 5×107(㎝-2)정도였다. 이에 의해, 종래의 사파이어기판위에 GaN에피택셜층을 형성한 경우의 결함밀도가 단위면적당 109(㎝-2)이었던 것에 비해서, 결정결함이 대폭으로 저감한 것을 알게되었다.
실시예 3
다음에, 제 2실시형태의 실시예인 실시예 3에 대해서, 도 6A∼도 6D를 참조해서 설명한다.
GaAs기판(2)에는, GaAs(111)면이 AS면이 되어 있는 GaAs(111)B기판을 사용했다. 또, 버퍼층(24) 및 제 2의 에피택셜층(26)은, 함께 도 3에 표시한 기상성장장치를 사용해서 유기금속염화물기상성장법에 의해서 형성하였다.
먼저, 도 6A에 표시한 제 1의 공정에서, GaAs기판(2)위에 마스크층(8)을 형성했다. 이때, 스트라이프창(10)의 긴쪽방향을 GaAs기판(2)의 [11-2]를 향해, 마스크층(8)의 두께를 약 350㎚, 마스크부의 폭 P를 약 4㎛, 창폭 Q를 약 2㎛로했다.
다음에, 도 6B에 표시한 제 2의 공정에서, 스트라이프창(10)내의 GaAs기판(2)위에 버퍼층(24)를 유기금속염화물기상성장법에 의해서 형성했다. 이때, 저항가열히터(81)에 의해서 GaAs기판(2)의 온도를 약 500℃에 승온유지하고, 트리메틸갈륨(TMG)을 분압 6×10-4atm, 염화수소를 분압 6×10-4atm, 암모니아를 분압 0.1atm에서 각각 반응체임버(79)내에 도입했다. 그리고, 버퍼층(24)의 두께를 약 700Å로 했다.
다음에, 도 6C에 표시한 제 3의 공정에서, 버퍼층(24)위에, 유기금속염화물기상성장법에 의해서 에피택셜층(26)을 성장시켰다. 이때, 저항가열히터(81)에 의해서 GaAs기판(2)의 온도를 약 820℃에 승온유지하고, 트리메틸갈륨(TMG)을 분압 3×10-3atm, 염화수소를 분압 3×10-3atm, 암모니아를 분압 0.2atm에서 각각 반응체임버(79)내에 도입했다. 그리고, 성장속도를 약 30㎛/hr로해서, 에피택셜층(26)의 두께를 약 100㎛로 했다.
다음에, 도 6D에 표시한 제 4의 공정에서, 웨이퍼를 에칭장치에 설치하고, 암모니아계 에칭액에 의해 GaAs기판(2)를약 1시간 웨트에칭함으로써, GaAs기판(2)를 완전히 제거했다. 그리고 최후에, GaAs기판(2)의 제거면에 연마를 실시해서, GaN단결정기판(27)을 완성시켰다.
본 실시예에 의해 제조된 GaN단결정기판은, 전위밀도가 단위면적당 2.5×107(㎝-2)정도였다. 즉, 본 실시예에 의해 제조된 GaN단결정기판은, 실시예 1 및 실시예 2의 GaN단결정기판보다는 전위밀도가 커졌지마는, 종래의 사파이어기판위에 GaN에피택셜층을 형성한 경우보다도 결정결함이 대폭으로 저감한 것을 알게되었다. 또, 본 실시예에서는, 실시예 1 및 실시예 2보다도 제조공정수가 적기때문에, 코스트삭감을 도모할 수 있었다.
실시예 4
다음에, 제 3실시형태의 실시예인 실시예 4에 대해서, 도 8A∼도 8D를 참조해서 설명한다.
GaAs기판(2)에는, GaAs(111)A기판을 사용하였다. 또, 버퍼층(4), 제 1의 에피택셜층(6), 및 제 2의 에피택셜층(34)는, 모두 도 3에 표시한 기상성장장치를 사용해서 유기금속염화물기상성장법에 의해서 형성했다.
먼저, 도 8A에 표시한 제 1의 공정에서, 버퍼층(4)를 유기금속염화물기상성장법에 의해서 형성했다. 이때, 저항가열히터(81)에 의해서 GaAs기판(2)의 온도를약 500℃에 승온유지하고, 트리메틸갈륨(TMG)을 분압 6×10-4atm, 염화수소를 분압 6×10-4atm, 암모니아를 분압 0.1atm에서 각각 반응체임버(9)내에 도입했다. 그리고, 버퍼층(24)의 두께를 약 70Å로 했다.
다음에, 버퍼층(4)위에, 유기금속염화물기상성장법에 의해서 제 1의 에피택셜층(6)을 성장시켰다. 이 때, 저항가열히터(81)에 의해서 GaAs기판(2)의 온도를 약 970℃에 승온유지하고, 트리메틸갈륨(TMG)을 분압 2×10-3atm, 염화수소를 분압 2×10-3atm, 암모니아를 분압 0.2atm에서 각각 반응체임버(79)내에 도입했다. 그리고, 약 15㎛/hr의 성장속도로, 제 1의 에피택셜층(6)의 두께를 약 2㎛로 했다.
다음에, 도 8B에 표시한 제 2의 공정에서, 제 1의 에피택셜층(6)의 위에 SiO2로 이루어진 마스크층(28)을 형성했다. 이때, 개구창(30)을 1변의 길이가 2㎛의 정 4각형으로 하고, 〈10-10〉창군(32)의 피치L을 6㎛, 피치d를 5㎛로 했다. 또, 인접하는 〈10-10〉창군(32)끼리를, 〈10-10〉방향으로 3㎛씩 어긋나게 했다.
다음에, 도 8C에 표시한 제 3의 공정에서, 유기금속염화물기상성장법에 의해서 제 2의 에피택셜층(34)를 성장시켰다. 이때, 저항가열히터(81)에 의해서 GaAs기판(2)의 온도를 약 1000℃에 승온유지하고, 트리메틸갈륨(TMG)을 분압 4×10-3atm, 염화수소를 분압 4×10-3atm, 암모니아를 분압 0.2atm에서 각각 반응체임버(79)내에 도입했다. 그리고, 성장속도를 약 2㎛/hr로 해서 제 2의 에피택셜층(12)의 두께를 약 100㎛로 했다.
다음에, 도 8D에 표시한 제 4의 공정에서, 웨이퍼를 에칭장치에 설치하고, 왕수로 GaAs기판(2)를 약 10시간 에칭함으로써, GaAs기판(2)를 완전히 제거했다. 그리고, 최후에, GaAs기판(2)의 제거면에 연마처리를 실시해서, GaN단결정기판(35)를 완성시켰다.
본 실시예에 의해 제조된 Gan단결정기판의 제특성은 다음과 같은것이었다. 즉 결함밀도는, 약 3×107(㎝-2)정도이며, 종래보다도 현저하게 저감되어 있었다. 또, 균열도 관찰되지 않았다. 또, 별도 마스크층형성공정을 생략해서 제조한 GaN단결정기판의 곡율반경은 약 65㎜였으나, 본 실시혜의 GaN단결정기판의 곡율반경은 약 770㎜이고, GaN단결정기판의 휘어짐을 상당히 저감시킬 수 있었다. 또, 종래 0.05㎬이었던 내부응력도, 본 실시예의 GaN단결정기판에서는 약 0.005㎬로 1/10로 저감되어 있었다. 또한, GaN단결정기판의 내부응력은, 상술한 스토니의 식(수식(2))에 의해 산출하였다. 또, 홀측정에 의해 전기특성을 산출하였던바, n형에서 캐리어농도 2×1018㎝-3, 캐리어이동도 180㎠/v.s였다.
실시예 5
다음에, 제 5실시형태의 실시예인 실시예 5에 대해서, 도 13A∼도 13E를 참조해서 설명한다.
GaAs기판(2)에는, GaAs(111)A기판을 사용하였다. 또, 버퍼층(24), 제 1의 에피택셜층(44), 및 제 2의 에피택셜층(46)은, 모두 도 2에 표시한 기상성장장치를 사용해서 HVPE법에 의해서 형성하였다.
먼저, 도 13A에 표시한 제 1의 공정에서, GaAs기판(2)위에 마스크층(38)을 형성하였다. 이때, 개구창(40)을 직경이 2㎛의 원형으로 하고, 〈11-2〉창군의 피치L을 6㎛, 피치d를 5.5㎛로 했다. 또, 인접하는 〈11-2〉창군끼리를, 〈11-2〉방향으로 3㎛씩 어긋나게 했다.
다음에, 도 13B에 표시한 제 2의 공정에서, 개구창(40)내의 GaAs기판(2)위에 버퍼층(24)를 HVPE법에 의해서 형성하였다. 이때, 저항가열히터(61)에 의해서 GaAs기판(2)의 온도를 약 500℃에 승온유지하고, 트리메틸갈륨(TMG)을 분압 6×10-4atm, 염화수소를 분압 6×10-4atm, 암모니아를 분압 0.1atm에서 각각 반응체임버(59)내에 도입했다. 그리고, 버퍼층(24)의 두께를 약 700Å로 했다.
다음에, 도 13C에 표시한 제 3의 공정에서, 버퍼층(24)위에, HVPE법에 의해서 제 1의 에피택셜층(44)를 성장시켰다. 이때, 저항가열히터(61)에 의해서 GaAs기판(2)의 온도를 약 970℃에 승온유지하고, 트리메틸갈륨(TMG)을 분합 5×10-3atm, 염화수소를 분압 5×10-3atm, 암모니아를 분압 0.25atm에서 각각 반응체임버(59)내에 도입했다. 그리고, 성장속도를 약 25㎛/hr로해서, 제 1의 에피택셜층(44)의 두께를 약 50㎛로 했다.
다음에, 도 13D에 표시한 제 4의 공정에서, 웨이퍼를 에칭장치내에 배치하고, 왕수에 의해 약 10시간에칭해서, GaAs기판(2)를 완전히 제거했다. 이와 같이 해서, 일단, 두께 약 50㎛의 박막의 GaN단결정기판을 형성하였다.
이어서, 도 13E에 표시한 제 5의 공정에서, 제 1의 에피택셜층(44)위에, HVPE에 의해서, 성장온도 100℃에서 염화수소의 분압 2×10-2atm, 암모니아의 분압 0.2atm에서, 약 100㎛/hr의 성장속도로 GaN으로 이루어진 제 2의 에피택셜층(46)을 두께 약 130㎛성장시켰다. 이에 의해, 두께 약 180㎛의 GaN단결정기판(47)을 형성하였다.
이상과 같이해서 형성된 본 실시예의 GaN단결정기판은, 측정의 결과, 기판표면에서의 결함밀도가 2×107/㎠정도로 현저하게 저감되어 있고, 균열도 관찰되지 않았다. 또, GaN단결정기판의 휘어짐을 종래보다도 저감할 수 있고, 내부응력도 0.002㎬로 대단히 작은 것을 알게되었다.
실시예 6
다음에, 제 8실시형태의 실시예인 실시예 6에 대해서, 도 16A∼도 16F를 참조해서 서명한다.
본 실시예에서는, GaAs기판(2)로서 GaAs(111)A기판을 사용하였다. 또, 버퍼층(24), 에피택셜층(26) 및, 에피택셜층(62)는, 모두 도 2에 표시한 기상성장장치를 사용해서 HVPE법에 의해서 형성하였다.
먼저, 도 16A에 표시한 제 1의 공정에서, GaAs기판(2)위에 마스크층(8)을 형성하였다. 이때, 스트라이프창(10)의 긴쪽방향을 GaAs기판(2)의 [11-2]를 향해, 마스크층의 두께를 약 300㎚, 마스크부의 폭 P를 약 5㎛, 창폭 Q를 약 3㎛로 했다.
다음에, 도 16B에 표시한 제 2의 공정에서, GaAs기판(2)의 온도를 약 500℃로한 상태에서, 스트라이프창(10)내의 GaAs기판(2)위에 버퍼층(24)를 HVPE법에 의해서 형성하였다. 또한 버퍼층(24)의 두께는, 약 800Å로 했다.
다음에, 도 16C에 표시한 제 3의 공정에서, GaAs기판(2)의 온도를 약 950℃로 한 상태에서, 버퍼층(24)위에 HVPE법에 의해서 에피택셜층(26)을 약 200㎛성장시켰다.
다음에, 도 16D에 표시한 제 4의 공정에서, GaAs기판(2)를 왕수에 의해 에칭제거했다.
도 16E에 표시한 제 5의 공정에서는, 방응체임버(59)내의 온도를 1020℃로한 상태에서, 에피택셜층(26)위에 HVPE법에 의해서 에피택셜층(62)를 더욱 두께붙임하고, GaN단결정의 잉곳(64)를 형성하였다. 잉곳(64)는, 윗면의 중앙부가 약간 우묵하게 들어간 형상에서, 바닥에서 윗면중앙부까지의 높이는 약 2㎝, 외경은 약 55㎜였다.
계속해서, 도 16F에 표시한 제 6공정에서, 안둘레칼날의 슬라이서에 의해서 잉곳(64)를 절단하고, 외경약 50㎜, 두께 약 350㎛의 GaN단결정기판(66)을 20매 얻었다. 이 GaN단결정기판(66)에는, 현저한 휘어짐의 발생은 볼수 없었다. 또한, 전단처리후에, GaN단결정기판(66)에는, 래핑연마 및 마무리연마를 실시했다.
상술한 실시예 1∼실시예 5에서는, 1회의 제조처리에 의해 1매의 단결정기판밖에 얻을 수 없으나, 본 실시예에 있어서는, 1회의 제조처리에 의해 20매의 기판이 얻게되었다. 또, 제조코스트는, 실시의 약 65%로 저감되었다. 이와 같이, 본 실시예에서는, 대폭적인 코스트삭감이 도모되며, 더욱더, 1매당의 제조시간을 단축할 수 있었다.
또한 잉곳(64)의 최상단부로부터 얻게된 GaN단결정기판(66)의 전기특성을 측정한 결과, 캐리어농도는 n형 2×1018㎝-3이고, 전자이동도는 200㎠/vs, 비저항은, 0.017Ω㎝였다.
또, 잉곳(64)의 최하단부로부터 얻게된 GaN단결정기판(66)의 전기특성을 측정한 결과, 캐리어농도는 n형 8×1018㎝-3이고, 전자이동도는 150㎠/vs, 비저항은, 0.006Ω㎝였다.
따라서, 잉곳(64)의 중간부의 특성은, 이 사이의 값, 또는 근방에 있는 것을 품질보증할 수 있고, 전량검사를 할 수고를 생략할 수 있다.
또한, 이 GaN단결정기판(66)을 사용해서 InGaN을 발광층으로 하는 LED를 제작하였던바, 종래의 사파이어기판위의 것과 비교해서, 발광휘도가 약 5배로 향상하였다. 발광휘도가 향상된 이유는, 종래의 LED에서는, 활성층내에 많은 관통전위가 존재하고 있는데에 대해, 본 실시예에 있어서는 발광층내에 관통전위가 존재하지 않기 때문인 것으로 생각된다.
실시예 7
다음에, 제 8실시형태의 다른 실시예인 실시예 7에 대해서, 도 16A∼도 16F를 참조해서 설명한다.
본 실시예에서는, GaAs기판2로서 GaAs(111)A기판을 사용했다. 또, 버퍼층(24), 에피택셜층(26), 및 에피택셜층(62)는, 모두 도 3에 표시한 기상성장장치를 사용해서 유기금속염화물기상성장법에 의해서 형성하였다.
먼저, 도 16A에 표시한 제 1의 공정, GaAs기판(2)위에 마스크층(8)을 형성하였다. 이때, 스트라이프창(10)의 긴쪽방향을 GaAs기판(2)의 [11-2]를 향해, 마스크층(8)의 두께를 약 500㎚, 마스크부의 폭 P를 약 5㎛, 창폭Q를 약 3㎛로 했다.
다음에, 도 16B에 표시한 제 2의 공정에서, GaAs기판(2)의 온도를 약 490℃로한 상태에서, 스트라이프창(10)내의 GaAs기판(2)위에 버퍼층(24)를 HVPE법에 의해서 형성하였다. 또한 버퍼층(24)의 두께는, 약 800Å로 했다.
다음에, 도 16C에 표시한 제 3의 공정에서, GaAs기판(2)의 온도를 약 970℃로 한 상태에서, 버퍼층(24)위에 유기금속염화물기상성장법에 의해서 에피택셜층(26)을 약 25㎛성장시켰다.
다음에, 도 16D에 표시한 제 4의 공정에서, GaAs기판(2)를 왕수에 의해 에칭제거했다.
도 16E에 표시한 제 5의 공정에서는, 방응체임버(79)내의 온도를 1000℃로한 상태에서, 에피택셜층(26)위에 HVPE법에 의해서 에피택셜층(62)를 더욱 두께붙임하고, GaN단결정의 잉곳(64)를 형성하였다. 잉곳(64)는, 윗면의 중앙부가 약간 우묵하게 들어간 형상에서, 바닥에서 윗면중앙부까지의 높이는 약 3㎝, 외경은 약 30㎜였다.
계속해서, 도 16F에 표시한 제 6공정에서, 안둘레칼날의 슬라이서에 의해서 잉곳(64)를 절단하고, 외경약 20∼약 30㎜, 두께 약 400㎛의 GaN단결정기판(66)을 25매 얻었다. 이 GaN단결정기판(66)에는, 현저한 휘어짐의 발생은 볼수 없었다. 또한, 전단처리후에, GaN단결정기판(66)에는, 래핑연마 및 마무리연마를 실시했다.
상술한 실시예 1∼실시예 5에서는, 1회의 제조처리에 의해 1매의 단결정기판밖에 얻을 수 없으나, 본 실시예에 있어서는, 1회의 제조처리에 의해 25매의 기판이 얻게되었다. 또, 제조코스트는, 실시의 약 65%로 저감되었다. 이와 같이, 본 실시예에서는, 대폭적인 코스트삭감이 도모되며, 더욱더, 1매당의 제조시간을 단축할 수 있었다.
또한 잉곳(64)의 중간부로부터 얻게된 GaN단결정기판(66)의 전기특성을 측정한 결과, 캐리어농도는 n형 2×1018㎝-3이고, 전자이동도는 250㎠/vs, 비저항은, 0.015Ω㎝였다.
실시예 8
다음에, 제 9실시형태의 실시예인 실시예 8에 대해서, 도 17A∼도 17C를 참조해서 설명한다.
본 실시예에서는, GaAs기판(2)로서 GaAs(111)A기판을 사용했다. 또, 버퍼층(24) 및 에피택셜층(68)은, 모두 도 2에 표시한 성장장치를 사용해서 HVPE법에 의해서 형성하였다.
먼저, 도 17A에 표시한 제 1의 공정에서, GaAs기판(2)위에 마스크층(8)을 형성하였다. 이때, 스트라이프창(10)의 긴쪽방향을 GaAs기판(2)의 [11-2]를 향해, 마스크층(8)의 두께를 약 250㎚, 마스크부의 폭 P를 약 5㎛, 창폭Q를 약 3㎛로 했다. 그리고, 마스크층(8)을 형성한 후, GaAs기판(2)의 온도를 약 500℃로한 상태에서, 스트라이프창(10)내의 GaAs기판(2)위에 버퍼층(24)를 HVPE법에 의해서 형성하였다. 또한, 버퍼층(24)의 두께는, 약 900Å로 했다.
다음에, 도 17B에 표시한 제 2의 공정에서, GaAs기판(2)의 온도를 약 1000℃로 한 상태에서, 버퍼층(24)위에 HVPE법에 의해서 에피택셜층(68)을 성장시켜서, GaN단결정의 잉곳(70)을 형성하였다. 잉곳(70)은, 윗면의 중앙부가 약간 우묵하게 들어간 형상에서, 바닥에서 윗면중앙부까지의 높이는 약 1.6㎝였다.
계속해서, 도 17C에 표시한 제 3공정에서, 안둘레칼날의 슬라이서에 의해서 잉곳(70)를 절단하고, 두께 약 300㎛의 GaN단결정기판(72)을 12매 얻었다. 이 GaN단결정기판(72)에는, 현저한 휘어짐의 발생은 볼수 없었다. 또한, 전단처리후에, GaN단결정기판(72)에는, 래핑연마 및 마무리연마를 실시했다.
상술한 실시예 1∼실시예 5에서는, 1회의 제조처리에 의해 1매의 단결정기판밖에 얻을 수 없으나, 본 실시예에 있어서는, 1회의 제조처리에 의해 12매의 기판이 얻게되었다. 또, 제조코스트는, 실시의 약 60%로 저감되었다. 이와 같이, 본 실시예에서는, 대폭적인 코스트삭감이 도모되며, 더욱더, 1매당의 제조시간을 단축할 수 있었다.
또한 잉곳(70)의 중간부로부터 얻게된 GaN단결정기판(72)의 전기특성을 측정한 결과, 캐리어농도는 n형 1×1019㎝-3이고, 전자이동도는 100㎠/vs, 비저항은, 0.005Ω㎝였다.
실시예 9
다음에, 제 10실시형태의 실시예인 실시예 9에 대해서, 도 18A∼도 18B를 참조해서 설명한다.
먼저, 도 18A에 표시한 제 1의 공정에서, 실시예 6에서 제조된 GaN단결정기판위에 에피택셜층(74)를 성장시켜서, GaN단결정의 잉곳(76)을 형성하였다. 이때, 에피택셜층(74)는, HVPE법에 의해, GaAs기판(2)의 온도를 약 1010℃로한 상태에서 성장시켰다. 또, 잉곳(76)은, 윗면의 중앙부가 약간 우묵하게 들어간 형상이고, 바닥에서 윗면중앙부까지의 높이는 약 2.5㎝이고, 외경은 약 55㎜였다.
다음에, 도 18B에 표시한 제 2의 공정에서는, 안둘레칼날의 슬라이서에 의해서 잉곳(76)을 절단하고, 외경약 50㎜, 두께 약 600㎛의 GaN단결정기판(78)을 15매 얻었다.
실시예 1∼실시예 5에서는, 1회의 제조처리에 의해 1매의 단결정기판밖에 얻을 수 없으나, 본 실시예에 있어서는, 1회의 제조처리에 의해 15매의 기판이 얻게되었다. 또, 제조코스트는, 실시예 1과 마찬가지의 공정에 의해 제조한 경우와 비교해서 약 55%로 저감되었다. 이와 같이, 본 실시예에서는, 대폭으로 코스트삭감이 도모되고, 더욱이, 1매당의 제조시간을 단축할 수 있었다.
또한, 잉곳(76)의 중간부로부터 얻게된 GaN단결정기판(78)의 전기특성을 측정한 결과, 캐리어농도는 n형 1×1017㎝-3이고, 전자이동도는 650㎠/vs, 비저항은, 0.08Ω㎝였다.
실시예 10
다음에, 제 10실시형태의 다른 실시예인 실시예 10에 대해서, 도 18A∼도 18B를 참조해서 설명한다.
먼저, 도 18A에 표시한 제 1의 공정에서, 실시예 7에서 제조된 GaN단결정기판위에 에피택셜층(74)를 성장시켜서, GaN단결정의 잉곳(76)을 형성하였다. 이때, 에피택셜층(74)는, 도 22에 표시한 성장장치를 사용해서, 승화법에 의해, GaAs기판(2)의 온도를 약 1200℃로한 상태에서 성장시켰다. 또, 반응용기내에 유입한 암모니아는, 20sccm였다. 또, 잉곳(76)은, 실시예 6∼실시예 9의 잉곳과 비교하면 평탄하고, 바닥에서 윗면까지의 높이는 약 0.9㎝이고, 외경은 약 35㎜였다.
다음에, 도 18B에 표시한 제 2의 공정에서는, 안둘레칼날의 슬라이서에 의해서 잉곳(76)을 절단하고, 외경약 35㎜, 두께 약 500㎛의 GaN단결정기판(78)을 5매 얻었다.
실시예 1∼실시예 5에서는, 1회의 제조처리에 의해 1매의 단결정기판밖에 얻을 수 없으나, 본 실시예에 있어서는, 1회의 제조처리에 의해 5매의 기판이 얻게되었다. 또, 제조코스트는, 실시예 1의 약 80%로 저감되었다. 이와 같이, 본 실시예에서는, 대폭으로 코스트삭감이 도모되고, 더욱이, 1매당의 제조시간을 단축할 수 있었다.
또한, 잉곳(76)의 중간부로부터 얻게된 GaN단결정기판(78)의 전기특성을 측정한 결과, 캐리어농도는 n형 1×1018㎝-3이고, 전자이동도는 200㎠/vs, 비저항은, 0.03Ω㎝였다.
실시예 11
다음에, 제 11실시형태의 실시예인 실시예 11에 대해서, 도 19A∼도 19C를 참조해서 설명한다.
먼저, 도 19A에 표시한 제 1의 공정에서, HVPE법에 의해서, 약 500℃로 된 GaAs기판(2)위에, 두께약 90㎚의 GaN으로 이루어진 버퍼층(79)를 형성하였다. 또한, GaAs기판으로서, GaAs(111)B기판을 사용했다.
다음에, 도 19A에 표시한 제 2의 공정에서, HVPE법에 의해서, 버퍼층(79)위에 GaN으로 일어진 에피택셜층(81)를 성장시켜서, GaN단결정의 잉곳(83)을 형성하였다. 이때, 에피택셜층(81)은, HVPE법에 의해, GaAs기판(2)의 온도를 약 1030℃로한 상태에서 성장시켰다. 또, 잉곳(83)은, 윗면의 중앙부가 약간 우묵하게 들어간 형상이고, 바닥에서 윗면중앙부까지의 높이는 약 1.2㎝였다.
최후에, 도 19C에 표시한 제 3의 공정에서는, 안둘레칼날의 슬라이서에 의해서 잉곳(83)을 절단하고, 두께 약 300㎛의 GaN단결정기판(85)을 10매 얻었다.
실시예 1∼실시예 5에서는, 1회의 제조처리에 의해 1매의 단결정기판밖에 얻을 수 없으나, 본 실시예에 있어서는, 1회의 제조처리에 의해 10매의 기판이 얻게되었다. 또, 제조코스트는, 실시예 1의 약 70%로 저감되었다. 이와 같이, 본 실시예에서는, 대폭으로 코스트삭감이 도모되고, 더욱이, 1매당의 제조시간을 단축할 수 있었다.
또한, 잉곳(83)의 중간부로부터 얻게된 GaN단결정기판(78)의 전기특성을 측정한 결과, 캐리어농도는 n형 1×1019㎝-3이고, 전자이동도는 100㎠/vs, 비저항은, 0.005Ω㎝였다.
이상과 같이, 본 발명의 GaN단결정기판의 제조방법에 있어서는, 마스크층의 각개구창내에서 GaN핵이 형성되고, 이 GaN핵이 차츰마스크층위의 가로방향, 즉 마스크층의 개구창이 형성되어 있지 않는 마스크부의 위쪽을 향해서 별다른 장해물도 없이 자유로히 레이터럴(lateral)성장한다. 이때문에, 본 발명의 GaN단결정기판의 제조방법에 의하면, 결정결함이 대폭으로 저감된 본 발명의 GaN단결정기판을 효율좋게 또한 확실하게 얻는 것이 가능해진다.

Claims (55)

  1. GaAs기판위에, 서로 이격배치된 복수의 개구창을 가진 마스크층을 형성하는 마스크층형성공정과,
    상기 마스크층위에, GaN으로 이루어진 에피택셜층을 성장시키는 에피택셜층성장공정을 구비하는 것을 특징으로 하는 GaN단결정기판의 제조방법.
  2. 제 1항에 있어서, 상기 마스크층형성공정의 앞에, 상기 GaAs기판위에 버퍼층을 형성하는 버퍼층형성공정과,
    상기 버퍼층위에, GaN으로 이루어진 하층에피택셜층을 성장시키는 하층에피택셜층성장공정을 더 구비하는 것을 특징으로 하는 GaN단결정기판의 제조방법.
  3. 제 1항에 있어서, 상기 에피택셜층성장공정의 앞에, 상기 마스크층의 상기 개구창내에 있어서의 상기 GaAs기판위에 버퍼층을 형성하는 버퍼층형성공정을 더 구비한 것을 특징으로 하는 GaN단결정기판의 제조방법.
  4. 제 2항에 있어서, 상기 마스크층의 상기 개구창은, 스트라이프형상의 스트라이프창인 것을 특징으로 하는 GaN단결정기판의 제조방법.
  5. 제 4항에 있어서, 상기 스트라이프창은, 상기 GaN으로 이루어진 상기 하층에피택셜층의 〈10-10〉방향으로 연장하고 있고, 창폭이 0.3㎛∼10㎛의 범위내이고, 마스크폭이 2㎛∼20㎛의 범위내인 것을 특징으로 하는 GaN단결정기판의 제조방법.
  6. 제 4항에 있어서, 상기 스트라이프창은, 상기 GaN으로 이루어진 상기 하층에피택셜층의 〈1-210〉방향으로 연장하고 있고, 창폭이 0.3㎛∼10㎛의 범위내이고, 마스크폭이 2㎛∼20㎛의 범위내인 것을 특징으로 하는 GaN단결정기판의 제조방법.
  7. 제 2항에 있어서, 상기 에피택셜층성장공정의 뒤에,
    상기 GaAs기판을 제거하는 GaAs기판제거공정과,
    상기 버퍼층의 하면 및 상기 에피택셜층의 상면을 연마하는 연마공정을 더 구비하는 것을 특징으로 하는 GaN단결정기판의 제조방법.
  8. 제 3항에 있어서, 상기 마스크층의 상기 개구창은, 스트라이프형상의 스트라이프창인 것을 특징으로 하는 GaN단결정기판의 제조방법.
  9. 제 8항에 있어서, 상기 스트라이프창은, 상기 GaAs기판의 〈11-2〉방향으로 연장하고 있고, 창폭이 0.3㎛∼10㎛의 범위내이고, 마스크폭이 2㎛∼20㎛의 범위내인 것을 특징으로 하는 GaN단결정기판의 제조방법.
  10. 제 8항에 있어서, 상기 스트라이프창은, 상기 GaAs기판의 〈1-10〉방향으로 연장하고 있고, 창폭이 0.3㎛∼10㎛의 범위내이고, 마스크폭이 2㎛∼20㎛의 범위내인 것을 특징으로 하는 GaN단결정기판의 제조방법.
  11. 제 3항에 있어서, 상기 에피택셜층성장공정의 뒤에,
    상기 GaAs기판을 제거하는 GaAs기판제거공정과,
    상기 마스크층 및 상기 버퍼층의 하면과, 상기 에피택셜층의 상면을 연마하는 연마공정을 더 구비하는 것을 특징으로 하는 GaN단결정기판의 제조방법.
  12. 제 1항∼제 3항의 어느 한 항에 있어서, 상기 GaAs기판이, GaAs(111)A기판 또는 GaAs(111)B기판인 것을 특징으로 하는 GaN단결정기판의 제조방법.
  13. 제 2항 또는 제 3항에 있어서, 상기 버퍼층을, 히드라이드VPE에 의해 형성하는 것을 특징으로 하는 GaN단결정기판의 제조방법.
  14. 제 1항∼제 3항의 어느 한 항에 있어서, 상기 에피택셜층을, 히드라이드 VPE에 의해 형성하는 것을 특징으로 하는 GaN단결정기판의 제조방법.
  15. 제 1항 또는 제 3항에 있어서, 상기 에피택셜층은, 두께 5㎛∼300㎛의 범위내에서 성장되고,
    상기 에피택셜층성장공정의 뒤에,
    상기 GaAs기판을 제거하는 GaAs기판제거공정과,
    상기 에피택셜층위에 GaN로 이루어진 제 2의 에피택셜층을 적층성장시키는 공정을 더 구비하는 것을 특징으로 하는 GaN단결정기판의 제조방법.
  16. 제 2항에 있어서, 상기 마스크층의 상기 개구창을 상기 하층의 에피택셜층의 〈10-10〉방향으로 피치L에 의해 복수배열해서 〈10-10〉창군을 형성하는 동시에, 상기 〈10-10〉창군을 상기 하층에피택셜층의 〈1-210〉방향으로 피치d(0.75L≤d≤1.3L)에 의해 복수병설하는 것을 특징으로 하는 GaN단결정기판의 제조방법.
  17. 제 16항에 있어서, 상기 각〈10-10〉창군은, 상기 각개구창의 중심위치가 인접하는 상기 〈10-10〉창군의 상기 각 개구창의 중심위치에 대해서 상기 〈10-10〉방향으로 약 1/2L어긋나서 병설되어 있는 것을 특징으로 하는 GaN단결정기판의 제조방법.
  18. 제 3항에 있어서, 상기 마스크층의 상기 개구창을 상기 GaAs기판의 (111)명위에 있어서 〈11-2〉방향으로 피치L에 의해 복수배열해서 〈11-2〉창군을 형성하는 동시에, 상기 〈11-2〉창군을 상기 GaAs기판의 (111)면의 〈-110〉방향으로 피치d(0.75L≤d≤1.3L)에 의해 복수병설하는 것을 특징으로 하는 GaN단결정기판의 제조방법.
  19. 제 18항에 있어서, 상기 각 〈11-2〉창군은, 상기 각 개구창의 중심위치가 인접하는 상기 〈11-2〉창군의 상기 각 개구창의 중심위치에 대해서 상기 〈11-2〉방향으로 약 1/2L어긋나서 병설되어 있는 것을 특징으로 하는 GaN단결정기판의 제조방법.
  20. 제 16항∼제 19항의 어느 한 항에 있어서, 상기 각 개구창의 피치L은, 3㎛∼10㎛의 범위내인 것을 특징으로 하는 GaN단결정기판의 제조방법.
  21. 제 1항∼제 20항의 어느 한 항에 있어서, 상기 마스크층의 상기 개구창의 형상은, 원형, 타원형, 다각형의 어느하나인 것을 특징으로 하는 GaN단결정기판의 제조방법.
  22. 제 1항∼제 21항의 어느 한 항에 있어서, 상기 마스크층의 상기 각 개구창의 면적은, 0.7㎛2∼50㎛2인 것을 특징으로 하는 GaN단결정기판의 제조방법.
  23. 제 1항∼제 20항의 어느 한 항에 있어서, 상기 마스크층의 상기 각 개구창은, 1변의 1㎛∼5㎛의 4각형, 또는 직경 1㎛∼5㎛의 원형인 것을 특징으로 하는 GaN단결정기판의 제조방법.
  24. 제 1항∼제 23항의 어느 한 항에 있어서, 상기 각 개구창의 총면적은, 모든 상기 개구창의 면적과 상기 개구창이 형성되어 있지 않는 마스크부의 면적을 합한 전체면의 10∼50%인 것을 특징으로 하는 GaN단결정기판의 제조방법.
  25. 제 2항에 있어서, 상기 마스크층의 상기 개구창이 상기 하층에피택셜층의 〈10-10〉방향을 길이방향으로 직4각형형상의 직 4각형창이며, 상기 직4각형창을 상기 〈10-10〉방향으로 피치L에 의해 복수배열해서 〈10-10〉직4각형창군을 형성하는 동시에, 〈10-10〉직4각형창군을 상기 하층에피택셜층의 〈1-210〉방향으로 피치d에 의해 복수병설하는 것을 특징으로 하는 GaN단결정기판의 제조방법.
  26. 제 25항에 있어서, 상기 각 〈10-10〉직4각형창군은, 상기 각 직4각형창의 중심위치가 인접하는 상기 〈10-10〉직4각형창군의 상기 각직4각형창의 중심위치에 대해서 상기 〈10-10〉방향으로 약 1/2L어긋나서 병설되어 있는 것을 특징으로 하는 GaN단결정기판의 제조방법.
  27. 제 3항에 있어서, 상기 마스크층의 상기 개구창이 상기 GaAs기판의 〈11-2〉방향을 길이방향으로 하는 직4각형형상의 직4각형창이며, 상기 직4각형창을 상기 GaAs기판의 (111)면위에 있어서 〈11-2〉방향으로 피치 L에 의해 복수배열해서 〈11-2〉직4각형창군을 형성하는 동시에, 상기 〈11-2〉직4각형창군을 〈-110〉방향으로 피치d에 의해 복수병설하는 것을 특징으로 하는 GaN단결정기판의 제조방법.
  28. 제 27항에 있어서, 상기 각 〈11-2〉직4각형창군은, 상기 각 직4각형창의 중심위치가 인접하는 상기 〈11-2〉직4각형창군의 상기 각 직4각형창의 중심위치에 대해서 상기 〈11-2〉방향으로 약 1/2L어긋나서 병설되어 있는 것을 특징으로 하는 GaN단결정기판의 제조방법.
  29. 제 25항∼제 28항의 어느 한 항에 있어서, 상기 직4각형창의 피치L은 4㎛∼20㎛이고, 상기 직4각형창의 길이방향으로 인접하는 상기 각 직4각형창사이의 마스크길이가 1㎛∼4㎛이고, 상기 각 직4각형창의 폭w는 1㎛∼5㎛이고, 상기 직4각형형상의 상기 개구창의 짧은쪽방향으로 인접하는 상기 직4각형창군사이의 마스크폭(d-w)은 2㎛∼10㎛인 것을 특징으로 하는 GaN단결정기판의 제조방법.
  30. 제 2항에 있어서, 상기 마스크층의 상기 각 개구창은, 6각링형상의 6각창이며, 상기 6각창의 6개의 각변의 방향이, 상기 하층에피택셜층의 〈10-10〉방향인 것을 특징으로 하는 GaN단결정기판의 제조방법.
  31. 제 3항에 있어서, 상기 마스크층의 상기 각 개구창은, 6각링형상의 6각창이며, 상기 6각창의 6개의 각변의 방향이, 상기 GaAs기판의 〈11-2〉방향인 것을 특징으로 하는 GaN단결정기판의 제조방법.
  32. 제 1항∼제 31항의 어느 한 항에 있어서, 상기 마스크층이, SiO2또는 SiN에 의해 형성되어 있는 것을 특징으로 하는 GaN단결정기판의 제조방법.
  33. 제 1항∼제 6항, 제 8항∼제 10항, 제 12항∼제 14항, 제 16항∼제 32항의 어느 한 항에 있어서, 상기 GaAs기판을 제거하는 공정을 더 구비하는 것을 특징으로 하는 GaN단결정기판의 제조방법.
  34. 제 1항∼제 33항의 어느 한 항에 있어서, 상기 에피택셜층성장공정에 있어서, 상기 에피택셜층을 성장시켜서 GaN단결정의 잉곳을 형성하고,
    상기 잉곳을 복수매로 절단하는 절단공정을 더 구비하는 것을 특징으로 하는 GaN단결정기판의 제조방법.
  35. 제 1항∼제 33항의 어느 한 항에 있어서, 상기 에피택셜층성장공정에 있어서, 상기 에피택셜층을 성장시켜서 GaN단결정의 잉곳을 형성하고,
    상기 잉곳을 복수매로 벽개하는 벽개공정을 더구비하는 것을 특징으로 하는 GaN단결정기판의 제조방법.
  36. 청구항 1∼청구항 35의 어느 한 항에 기재된 제조방법에 의해서 얻게된 GaN단결정기판에 GaN으로 이루어진 에피택셜층을 성장시켜서 GaN단결정의 잉곳을 형성하는 잉곳형성공정과,
    상기 잉곳을 복수매로 절단하는 절단공정을 더 구비하는 것을 특징으로 하는 GaN단결정기판의 제조방법.
  37. 청구항 1∼청구항 35의 어느 한 항에 기재된 제조방법에 의해서 얻게된 GaN단결정기판에 GaN으로 이루어진 에피택셜층을 성장시켜서 GaN단결정의 잉곳을 형성하는 잉곳형성공정과,
    상기 잉곳을 복수매로 벽개하는 벽개공정을 더 구비하는 것을 특징으로 하는 GaN단결정기판의 제조방법.
  38. GaN단결정을 씨결정으로해서 당해 GaN단결정의 위에 GaN으로 이루어진 에피택셜층을 성장시켜서, GaN단결정의 잉곳을 형성하는 잉곳형성공정과,
    상기 잉곳을 복수매로 절단하는 절단공정을 구비하는 것을 특징으로 하는 GaN단결정기판의 제조방법.
  39. GaN단결정을 씨결정으로해서 당해 GaN단결정의 위에 GaN으로 이루어진 에피택셜층을 성장시켜서, GaN단결정의 잉곳을 형성하는 잉곳형성공정과,
    상기 잉곳을 복수매로 벽개하는 벽개공정을 구비하는 것을 특징으로 하는 GaN단결정기판의 제조방법.
  40. 서로 이격배치된 복수의 개구창을 가진 마스크층과, GaN으로 이루어짐과 동시에 상기 마스크층위에 적층된 에피택셜층을 적어도 포함하는 것을 특징으로 하는 GaN단결정기판.
  41. 제 40항에 있어서, 상기 마스크층의 상기 에피택셜층의 형성되어 있지 않는 쪽에, 버퍼층과, 당해 버퍼층과 상기 마스크층의 사이에 형성된 하층에피택셜층을 더 구비하는 것을 특징으로 하는 GaN단결정기판.
  42. 제 40항에 있어서, 상기 마스크층의 상기 각개구창내에, 버퍼층이 형성되어 있는 것을 특징으로 하는 GaN단결정기판.
  43. 제 41항에 있어서, 상기 마스크층의 상기 개구창이 상기 하층에피택셜층의 〈10-10〉방향으로 피치L에 의해 복수배열되어서 〈10-10〉창군이 형성되는 동시에, 상기 〈10-10〉창군을 상기 하층에피택셜층의 〈1-210〉방향으로 피치d(0.75L≤d≤1.3L)에 의해 복수병설되어 있는 것을 특징으로 하는 GaN단결정기판.
  44. 제 43항에 있어서, 상기 각 〈10-10〉창군은, 상기 각 개구창의 중심위치가 인접하는 상기 〈10-10〉창군의 상기 각 개구창의 중심위치에 대해서 상기 〈10-10〉방향으로 약 1/2L어긋나서 병설되어 있는 것을 특징으로 하는 GaN단결정기판.
  45. 제 40항∼제 44항의 어느 한 항에 있어서, 상기 에피택셜층의 상기 마스크층과의 접촉면으로부터 10㎛까지의 범위내에서, 또한, 상기 마스크층의 상기 개구창이 형성되어 있지 않는 마스크부의 위에 있어서, 상기 개구창의 위쪽의 영역보다도 전위(轉位)밀도가 낮은 저전위밀도영역이 형성되어 있는 것을 특징으로 하는 GaN단결정기판.
  46. 제 45항에 있어서, 상기 에피택셜층의 상기 저전위밀도영역에 있어서의 전위밀도는, 1×108㎝-2이하인 것을 특징으로 하는 GaN단결정기판.
  47. 제 40항∼제 46항의 어느 한 항에 있어서, 상기 에피택셜층의 상기 마스크층이 형성되어 있는 쪽의 면의 반대쪽의 면에, GaAs기판을 더 구비하는 것을 특징으로 하는 GaN단결정기판.
  48. 제 40항 또는 제 42항에 있어서, 상기 에피택셜층은, 두께가 5㎛∼300㎛의 범위내이며, 상기 에피택셜층위에, GaN으로 이루어진 제 2의 에피택셜층이 더 형성되어 있는 것을 특징으로 하는 GaN단결정기판.
  49. 청구항 1∼청구항 33의 어느 한 항에 기재된 GaN단결정기판의 제조방법에 의해 제조된 것을 특징으로 하는 GaN단결정기판.
  50. 청구항 34∼청구항 39의 어느 한 항에 기재된 GaN단결정기판의 제조방법에 의해 제조된 것을 특징으로 하는 GaN단결정기판.
  51. 제 50항에 있어서, 캐리어농도가, n형에서 1×1016㎝-3∼1×1020㎝-3의 범위내에 있는 것을 특징으로 하는 GaN단결정기판.
  52. 제 50항 또는 제 51항에 있어서, 전자이동도가, 60㎠∼800㎠의 범위내에 있는 것을 특징으로 하는 GaN단결정기판.
  53. 제 50항∼제 52항의 어느 한 항에 있어서, 비저항이, 1×10-4Ω㎝∼1×10Ω㎝의 범위내에 있는 것을 특징으로 하는 GaN단결정기판.
  54. 청구항 40∼청구항 53의 어느 한 항에 기재된 GaN단결정기판과,
    상기 GaN단결정기판위에 형성된 반도체층을 구비하고,
    상기 반도체층에 의해 발광소자를 구성한 것을 특징으로 하는 발광디바이스.
  55. 청구항 40∼청구항 53의 어느 한 항에 기재된 GaN단결정기판과,
    상기 GaN단결정기판위에 형성된 반도체층을 구비하고,
    상기 반도체층에 의해 적어도 pn접합을 구성한 것을 특징으로 하는 전자디바이스.
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