JP5287240B2 - 多結晶ＳｉＣ基板を有する化合物半導体ウエハの製造方法 - Google Patents

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Description

本発明は、化合物半導体ウエハ、化合物半導体装置とそれらの製造方法に関し、特に多結晶ＳｉＣ基板を用いた化合物半導体ウエハ、化合物半導体装置とそれらの製造方法に関する。
ＧａＮ系化合物半導体とは、ＡｌｘＩｎｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１．０、０≦ｙ≦１．０）を指す。
ＧａＮまたはＧａＮ系化合物半導体を用いた化合物半導体装置の開発が活発である。ＧａＮは、バンドギャップが３．４ｅＶと高く、高耐圧動作が可能である。ＧａＮ系化合物半導体を用いてヘテロ接合を形成することにより、種々の半導体装置を作成することができる。結晶成長方法としては、主に有機金属気相成長（ＭＯＣＶＤ）が用いられる。
ＧａＮ系化合物半導体を用いた半導体発光装置は青色光または紫外光を発光でき、蛍光体を用いることにより白色光源も形成できる。サファイア基板、またはＳｉＣ基板上にＧａＮ系化合物半導体結晶を成長し、種々の半導体発光装置を作製することが行われている。
また、ＧａＮは高耐圧であり、例えば携帯電話の基地局用高電子移動度トランジスタ（ＨＥＭＴ）等、高電圧、高速動作が要求される用途での応用が期待されている。サファイア、ＳｉＣ，ＧａＮ，Ｓｉ等の基板上に、ＧａＮ／ＡｌＧａＮを結晶成長し、ＧａＮ層を電子走行層とするＧａＮ−ＨＥＭＴが種々報告されている。現在、電流オフ時の耐圧として３００Ｖを超える値が報告されている。ＳｉＣ基板を用いたＧａＮ−ＨＥＭＴにおいて、最も良好な出力特性が得られている。ＳｉＣの熱伝導率が高いことが寄与している。高速動作ＧａＮデバイスを作製するためには、寄生容量を制限するため、半絶縁性ＳｉＣ基板を用いる。
国際公開ＷＯ００／０４６１５号は、（０００１）Ｓｉ面のＳｉＣ基板上に、（１−１００）方向ストライプ状のＡｌＧａＮパターンを形成し、そのうえにＧａＮをＭＯＣＶＤで成長し、半導体レーザを形成することを提案する。
特開２００３−３０９３３１号は、（０００１）サファイア基板上に非晶質絶縁物のマスク層を形成し、マスク層の一部に４角形の窓を開口して基板を露出し、その上に窒化物半導体を成長し、半導体光装置ないし半導体電子装置を形成することを提案する。
特開２００２−５３３９８号は、［１１１］軸方向に配向した３Ｃ多結晶炭化珪素基板を１１００℃でクリーニングした後、基板温度を６５０℃に下げ、アンモニアとトリメチルガリウムをソースとしてＭＯＣＶＤで炭化珪素基板上にＧａＮを成長したところ、平坦な鏡面を呈する六方晶の（０００１）面を呈する単結晶ＧａＮが得られたと報告している。炭化珪素基板上に酸化シリコン膜を積層し、円形の窓を開け、ＧａＮを成長させること、気相成長の代わりに液相成長（ＬＰＥ）を用いることも提案している。
国際公開ＷＯ００／０４６１５号 特開２００３−３０９３３１号公報 特開２００２−５３３９８号公報 ＦＩＧ．１０Ａは、本発明者らが発表したＧａＮ−ＨＥＭＴ装置の構成を概略的に示す断面図である。（０００１）単結晶ＳｉＣ基板１０１上に、ＭＯＣＶＤで、ＡｌＮバッファ層１０３を成長した後、その上にノンドープＧａＮ活性層１０４、ノンドープＡｌＧａＮスペーサ層１０５、Ｓｉドープｎ型ＡｌＧａＮ電子供給層１０６を成長してＧａＮ−ＨＥＭＴ構造を形成し、さらにｎ型ＧａＮ保護層１０７を成長する。ｎ型ＧａＮ保護層１０７上にショットキ接触するゲート電極Ｇ，オーミック接触するソース電極Ｓ，ドレイン電極Ｄを形成する。ｎ型ＧａＮ保護層１０７の露出表面はＳｉＮ膜１０８で覆う。ＧａＮは、ＳｉＣ表面上には成長しにくいが、ＡｌＮバッファ層を形成することにより、より容易に成長する。動作中にオン抵抗が変化する電流コラプス現象は、ｎ型ＡｌＧａＮ電子供給層の上に、ＧａＮ保護層とＳｉＮ層を形成することにより回避できる。ＳｉＣは熱伝導率が高く、高耐圧の高速動作が実現できる。半絶縁性単結晶ＳｉＣ基板の価格は高く、ＧａＮデバイス普及の阻害となる可能性がある。
ＦＩＧ．１０Ｂは、ＳｉＣ複合基板を示す断面図である。多結晶ＳｉＣ基板とＳｉ基板を張り合わせて複合基板を形成している。多結晶ＳｉＣ基板を用いることによりコストを抑え、ＳｉＣの高熱伝導率を備える。単結晶Ｓｉ基板を張り合わせることにより単結晶の特性を提供する。フランスのＳＯＩＴＥＣＨ社から入手可能である。エピタキシャル層は単結晶Ｓｉ基板上に形成する。Ｓｉは、熱伝導率が低いので、ＳｉＣの高熱伝導率のメリットを十分生かすことが困難である。ＳｉとＳｉＣとは熱膨張率が異なるので、ストレスが発生してしまう。
本発明の目的は、多結晶ＳｉＣ基板を用いてＳｉＣの高熱伝導率を持ち、ＳｉＣ基板上に結晶軸方向を揃えたバッファ層を備えた化合物半導体ウエハとその製造方法を提供することである。
本発明の他の目的は、上述の化合物半導体ウエハまたはその製造方法を用いた化合物半導体装置とその製造方法を提供することである。
本発明のさらに他の目的は、多結晶ＳｉＣ基板上に化合物半導体層を有する構造の特性を高めることである。
本発明の1観点によれば、
（ａ）多結晶ＳｉＣ基板上に、平行な対向辺で画定されるストライプ形状、又は六角形の辺の少なくとも一部を用いた多角形状の開口を有し、開口で前記多結晶ＳｉＣ基板の表面を露出するマスクパターンを形成する工程と、
（ｂ）前記マスクパターンの開口で露出された前記多結晶ＳｉＣ基板上で成長を開始し、前記マスクパターンを埋め込み、５μｍ〜５０μｍの厚さと平坦な表面を有する窒化物半導体バッファ層を成長する工程と、
を含み、
前記工程（ａ）が、
（ａ―１）多結晶ＳｉＣ基板上に絶縁物の予備マスク層を形成する工程と、
（a−２）前記予備マスク層をエッチングし、前記多結晶ＳｉＣ基板の表面を露出する、平行な対向辺で画定されるストライプ形状、又は六角形の辺の少なくとも一部を用いた多角形状の開口を形成して予備マスクパターンとする工程と、
（a―３）前記予備マスクパターンの開口で露出された前記多結晶ＳｉＣ基板上で成長を開始し、前記予備マスクパターン上面を越え、予備マスクパターン上面の周縁部を覆い、中央部は残す、AｌNのマスクパターンを成長する工程と、
（a―４）前記予備マスクパターンを除去すると共に、前記ＡｌＮのマスクパターン表面を酸化する工程と、
を含む化合物半導体ウエハの製造方法
が提供される。
多結晶ＳｉＣ基板上に結晶軸方向を揃えたバッファ層を備えた化合物半導体ウエハを提供することが可能である。
ＧａＮ系化合物半導体を成長する結晶成長方法として、代表的に有機金属気相成長法（ＭＯＣＶＤ）とハイドライド気相エピタキシ（ＶＰＥ）が知られている。ＦＩＧｓ．２Ａ，２ＢにハイドライドＶＰＥ装置とＭＯＣＶＤ装置との構成を概略的に示す。
ＦＩＧ．２Ｂは、ＭＯＣＶＤ装置の構成を概略的に示す断面図である。石英製反応管４０の外側にカーボンヒータ４１が配置され、内部を加熱することができる。カーボンヒータ４１と対向する反応管４１の内側にカーボンサセプタ４２が配置される。反応管４０の上流側には２つのガス導入管４４、４５が接続され、化合物のソースガスが供給される。例えば、ガス導入管４４からＮソースガスとしてＮＨ３を導入し、ガス導入管４５からＩＩＩ族元素のソースガスとしてトリメチルアルミニウム又はトリメチルガリウム等の有機ＩＩＩ族化合物原料を導入する。基板１上で結晶成長が行われ、余剰のガスはガス排出管４６から除害塔へ排出される。なお、ＭＯＣＶＤを減圧雰囲気で行う場合は、ガス排出管４６は真空ポンプへ接続され、真空ポンプの排出口が除害塔に接続される。
ＭＯＣＶＤは、化合物半導体の結晶成長方法として広く用いられてきた方法であり、良好な結晶性を得ることが可能である。不純物添加、厚さ制御の技術も種々確立されている。成長速度は、たかだか１μｍ／時間（Ｈ）である。
ＦＩＧ．２Ａは、ハイドライドＶＰＥ装置の構成を概略的に示す断面図である。石英製反応管３０の周囲には高周波誘導加熱用のコイル３１が巻回され、その内部には基板１を載置するためのカーボンサセプタ３２が配置されている。図中左側に示す反応管３０の上流端には２つのガス導入管３４、３５が接続され、反応管３０の下流端には１本のガス排出管３６が接続されている。反応管３０内のサセプタ３２よりも上流側にボート３８が配置され、その内部には成長すべき化合物のＩＩＩ族元素のソース３９が収容される。ソース３９は、例えばＡｌＮ成長の場合はＡｌであり、ＧａＮ成長の場合はＧａである。ガス導入管３４からＮソースガスとしてアンモニアＮＨ３が導入され、ガス導入管３５からＨＣｌが導入される。ＨＣｌはボート３８中のＩＩＩ族ソース３９と反応し、ＩＩＩ族元素塩化物ＡｌＣｌを生成する。ソースガスＡｌＣｌとＮＨ３は基板１上に運ばれ、基板表面で反応してＡｌＮを成長させる。余剰のガスはガス排出管３６から除害塔へ排出される。
ハイドライドＶＰＥは、ＩＩＩ族元素のソースとして塩化物を用いる。成長速度は、数１０μｍ／時間も可能であるように、極めて速い。成長した結晶層はソースガスに依頼する塩素（Ｃｌ）を含む可能性が高い。安価なテンプレート基板を作成するのには、ＭＯＣＶＤの成長速度は小さすぎ、成長速度を大きくできるハイドライドＶＰＥが適した方法である。
半絶縁性単結晶ＳｉＣ基板の価格は非常に高価であるが、［０００１］方向に配向した安価な多結晶ＳｉＣ基板が入手可能である。本発明者は、安価な多結晶ＳｉＣ基板を用い、ＧａＮ系化合物半導体デバイスを作成する手法を試みた。多結晶ＳｉＣ基板上に直接、ＡｌＮバッファ層、ＧａＮ層、ＡｌＧａＮ層を成長し、ＧａＮ−ＨＥＭＴを形成しようとすると、表面のラフネスが大きくなり、ｃ軸にはある程度配向しても、ａ軸方向の結晶配位が揃わず、結晶粒界が多数形成されてしまう。そこで、6方晶系の結晶は六角柱状に成長する傾向が強い、結晶成長時の晶癖を利用することを試みた。
ＦＩＧ．1Ａに示すように、［０００１］配向を有するＳｉＣ多結晶基板１の上に、ＡｌＮ層２１を厚さ約３００ｎｍハイドライドＶＰＥで成長した。ハイドライドＶＰＥ装置は、ＦＩＧ．２Ａに示すものであり、ボート３８内のＩＩＩ族元素原料はＡｌである。ハイドライドＶＰＥの条件は、
圧力： 常圧
ガス流量：
ＨＣｌ：１００ｃｃｍ、
ＮＨ３：１０ＬＭ（リットルパーミニッツ）
温度： １１００℃
である。
ＦＩＧ．１Ｂに示すように、レジストマスクを用いて、Ｃｌ２ガスをエッチャントとしたドライエッチングでＡｌＮ層をパターニングし、ストライプ状マスクパターン２を形成した。エッチングは、Ｃｌ２ガス流量を１０ｓｃｃｍとし、リアクティブイオンエッチングで行った。その後、レジストマスクは除去した。ストライプ状マスクパターン２は、幅約１〜２μｍ、間隔約１〜２μｍの形状を有する。即ち、マスクパターン２の開口は、距離約１〜２μｍで対向する平行な辺で画定されるストライプ状である。
ＦＩＧ．１Ｃに示すように、ＡｌＮ層２１をパターニングすると、その表面は酸化して酸化膜２２で覆われる。すなわち、マスクパターン２は表面酸化膜２２を備えたＡｌＮ層２１で形成される。
ＦＩＧ．１Ｄに示すように、マスクパターン２を備えた多結晶ＳｉＣ基板１上にＡｌＮ層３をハイドライドＶＰＥで成長する。ハイドライドＶＰＥの条件は上記の条件と同じである。ＡｌＮは、ＳｉＣ基板１上で優先的に成長する性質を有し、マスクパターン２の表面酸化膜２２上には成長しない。初期の成長は、マスクパターン２で画定されたＳｉＣ基板１表面上で優先的に生じ、マスクパターン２で外郭を画定されたＡｌＮ層３が成長する。
ＦＩＧ．１Ｅに示すように、成長面がマスクパターン２上面に達すると、横方向成長によりマスクパターン２上面上にもＡｌＮ層３が成長する。マスクパターン２の上面全面がＡｌＮ層３で覆われた後、ある程度以上の厚さＡｌＮ層を成長すると、成長表面は平坦化する。
ＦＩＧ．１Ｆは、厚さ５〜５０μｍのＡｌＮ層３を成長した時の表面のＳＥＭ写真のスケッチである。平坦な表面が得られている。単結晶ではなくても、軸方向を揃えたグレインの集まりである偽単結晶と見ることが可能であろう。
ＦＩＧ．１Ｇは、マスクパターン２を形成せずにＡｌＮ層を成長した比較例の成長表面のＳＥＭ写真のスケッチである。明らかに粒界（グレインバウンダリ）が認められ、かつ表面は平坦ではない。
ＦＩＧ．３Ａは、ＦＩＧ．１Ｆに対応するＳＥＭ像を示す。ＦＩＧ．３Ｂは、ＦＩＧ．１Ｇに対応する比較例のＳＥＭ像を示す。比較例においては、グレインバウンダリに沿うと考えられる突起が明瞭に観察され、ｃ軸が揃っていても、ａ軸は揃っていないことが読み取れる。平行な対向辺で確定されたストライプ状開口を有するマスクパターンを備えた基板上に成長したＡｌＮ層は、ｃ軸のみならずａ軸方向にも配向を揃えた単結晶的領域を形成できることが判った。この単結晶的領域を偽単結晶と呼ぶ。
ストライプ状の開口を有するマスクパターンを備えた多結晶ＳｉＣ基板上にＡｌＮ層を成長すると、偽単結晶が成長できる理由を本発明者は以下のように考える。
ＦＩＧ．４Ａに示すように、マスクパターン２は互いに平行に配置され、それぞれ平行な辺を有する。従って、マスクパターン２間に露出されるＳｉＣ基板表面は、平行な壁に挟まれる。ＳｉＣ基板表面でＡｉＮ成長核が形成され、六角柱状の成長が生じ、その１側面が平行な壁に接する場合を考える。六方晶系の六角柱の１側面が平行な壁と同じ配位であれば、結晶成長は安定化し、成長が継続、拡大するであろう。六角柱の１側面が、平行な壁と交差する配位であれば、結晶成長は阻害され得る。ＦＩＧｓ．１Ｆ，１Ｇ，３Ａ，３Ｂに示す結果から推察すると、六角柱の１側面が平行な壁と平行な結晶が優先的に成長している。これらの、ｃ軸とａ軸の配向が揃っているので、互いに接するとさらに大きな結晶グレインを形成するであろう。
マスクパターンは、原子オーダの精度で形成することは困難である。したがって、成長する結晶グレイン間に配位のずれが生じることは避けがたいであろう。しかし、平坦な表面が得られたことは、結晶グレイン間に配位のずれがあっても、致命的なものではなく、ずれを取り込んだ全面成長が生じていることを推察させる。従って、偽単結晶が得られるのであろう。
このように、ＡｌＮの晶癖がマスクパターン２の側壁で案内されることにより、ａ軸方向の配位も揃ったＡｌＮ層が成長すると考えられる。６方晶形のＡｌＮの晶壁を利用する場合、平行ストライプ状マスクパターンのみでなく、他の形状も利用できるであろう。
ＦＩＧ．４Ｂは、正6角形の開口を有するマスクパターンを示す。マスクパターン２は正6角形の開口を有し、開口内にＳｉＣ基板１表面を露出する。いずれか1つのマスク側壁に六角柱の側面を合わせてＳｉＣが面内成長すると、ＳｉＣの六角柱の他の側面も他のマスク側壁と平行になり、接する時は面接触するようになるであろう。なお、6角形の開口は正6角形に限らない。
ＦＩＧ．４Cは、頂角が１２０度であるが、１組の対向２辺の長さが他の辺よりも長く引き伸ばされた６角形の形状を示す。その他、頂角が１２０度に保たれていれば、どのような６角形を用いてもa軸方向の配位を揃えたＡｌN結晶を成長できる可能性があろう。
さらに、図４Ｂ，４Ｃの六角形に代え、その辺の一部を省略し、隣接する辺を延長して多角形とした形状も利用可能であろう。即ち、六角形の辺の少なくとも一部を用いた多角形形状をマスクの開口として利用できるであろう。
ＦＩＧ．５は、上述の実験結果を利用した第１の実施例によるＧａＮ−ＨＥＭＴの構成を概略的に示す断面図である。ＳｉＣ基板１は、［０００１］（ｃ軸）方向に配位した多結晶ＳｉＣ基板である。ＦＩＧｓ．１Ａ−１Ｇを参照して説明した実験同様、多結晶ＳｉＣ基板１の上に、ＡｌＮ層を厚さ３００ｎｍ成長し、レジストパターンを用いてパターニングして、幅１〜２μｍ、間隔１〜２μｍの平行なストライプ状のＡｌＮマスクパターン２を形成する。
マスクパターン２を備えたＳｉＣ基板１上にＡｌＮ層３を厚さ５〜５０μｍ、例えば厚さ５μｍハイドライドＶＰＥにより成長する。ＡｌＮマスクパターン２を埋め込んで、ＡｌＮ層３が成長する。面法線方向にｃ軸を有するのみでなく、ａ軸方向も配位が揃った高抵抗の偽単結晶ＡｌＮ層３が得られる。多結晶ＳｉＣ基板１の抵抗率は、１×１０３〜１×１０５Ωｃｍ程度であるが、ＡｌＮバッファ層３の抵抗率はそれよりも格段に高くできるため、寄生容量の低減に有効である。
ＡｌＮバッファ層３上に、有機気相成長法（ＭＯＣＶＤ）によりＨＥＭＴ構成層を成長する。ＭＯＣＶＤは、高い成長速度を得るのは困難であるが、厚さの制御性、ヘテロ接合の作成等に優れている。
ＦＩＧ．２Ｂに示すＭＯＣＶＤ装置を用い、ＭＯＣＶＤの条件は例えば以下のようにする。
原料とその流量：
トリメチルガリウム（ＴＭＧ）： ５０ｓｃｃｍ、
トリメチルアルミニウム（ＴＭＡ）： （必要に応じて）５ｓｃｃｍ、
アンモニア（ＮＨ３）： ２０ＳＬＭ、
ｎ型不純物： シラン（ＳｉＨ４）
ｐ型不純物： ビスシクロペンタディエニルマグネシウム（Ｃｐ２Ｍｇ）
圧力： １００ｔｏｒｒ、
温度： １０５０℃。
ＴＭＧとＮＨ３を供給して（ＴＭＡは供給せず）、ＡｌＮバッファ層３の上に、例えば厚さ３μｍのＧａＮ層４をＭＯＣＶＤにより成長する。このＧａＮ層４はノンドープであり、２次元電子ガスが走行する活性層となる領域である。
ＧａＮ層４の成長に続き、ＡｌのソースガスであるＴＭＡの供給を開始し、例えば厚さ５ｎｍのノンドープＡｌＧａＮ層５を成長し、続いてｎ型不純物Ｓｉのソースガスとしてシラン（ＳｉＨ４）も導入し、厚さ２０ｎｍのｎ型ＧａＮ層６を成長する。ｎ型ＧａＮ層６のＳｉ不純物のドープ量は、例えば４×１０１８ｃｍ-3程度とする。ノンドープＡｌＧａＮ層５はスペーサ層となり、ｎ型ＡｌＧａＮ層６を活性層４から隔離する。ｎ型ＡｌＧａＮ層６は、電子供給層となり、キャリアとなる電子を活性層４へ供給する。ｎ型ＡｌＧａＮ層６の上に、ＴＭＡの供給を止め、厚さ７ｎｍのｎ型ＧａＮ７を保護層として成長する。Ｓｉのドープ量は、例えば５×１０１８ｃｍ-3程度とする。ｎ型ＡｌＧａＮ６は、より低抵抗率のｎ型ＧａＮ７で覆われる。ＧａＮ層４がマスクパターン形成時の残留Ｓｉ不純物等に起因してｎ型化してしまう場合には適宜Ｃｐ２Ｍｇを導入して高抵抗化させる。
基板をＭＯＣＶＤ装置から取出し、プラズマＣＶＤで窒化シリコン（ＳｉＮ）膜８を堆積する。ＳｉＮ膜にソース／ドレイン電極接触領域を開口し、Ｔａ層１１ａ、Ａｌ層１１ｂの積層からなるソース電極Ｓ及びドレイン電極Ｄを形成する。又、ソース／ドレイン電極間の中間位置において、ＳｉＮ膜７にショットキゲート接触領域を開口し、Ｎｉ層１２ａ、Ａｕ層１２ｂの積層からなるショットキゲート電極Ｇを形成する。これらの電極は、例えばリフトオフ法により形成することができる。素子分離は表面からｎ型ＧａＮ７、ｎ型ＡｌＧａＮ層６、ノンドープＡｌＧａＮ層５を貫通し、ノンドープＧａＮ層４の一部に入り込む、例えば深さ１００ｎｍ程度のリセスをエッチングすることで行う。
本実施例によれば、基板１は多結晶ＳｉＣであるので、コストが安価である。多結晶ＳｉＣ基板を用いても、マスクパターン２を用いることにより、結晶方位の揃ったＡｌＮ／ＧａＮ／ＡｌＧａＮ／ＧａＮ半導体積層を成長できる。高抵抗のＡｌＮバッファ層を成長することにより、寄生容量を低減できる。熱伝導率のよい高性能の高速動作ＧａＮ−ＨＥＭＴデバイスを作成することができる。
なお、平行ストライプ状のマスクパターンを用いる場合を説明したが、平行ストライプの変わりに６角形の開口を有するマスクパターンを用いてもよい。ＳｉＣ基板１表面から面法線方向に転位が発生するが、ＨＥＭＴは転位には敏感でないので、高性能のＧａＮ−ＨＥＭＴを作製できる。
ＦＩＧ．６は、変形例によるＧａＮ−ＨＥＭＴデバイスの構成を概略的に示す断面図である。本形成例においては、多結晶ＳｉＣ基板上に例えばプラズマＣＶＤで厚さ３００ｎｍの酸化シリコン膜を堆積し、レジストマスクを用い希フッ酸で酸化シリコン膜をウェトエッチングし、酸化シリコン膜のマスクパターン２ｘを形成する。ウェットエッチングの代わりにドライエッチングを用いることもできる。他の点は第１の実施例と同様である。マスクパターンを酸化シリコンで形成した場合も、ＡｌＮはＳｉＣ基板表面上に優先的に成長し、酸化シリコン表面上では成長しない。従って、マスクパターン２ｘの側壁がＡｌＮ成長層の六角柱側面を案内し、ａ軸配置も揃えたＡｌＮ層を成長できる。
ＦＩＧｓ．７Ａ−７Ｄは、第２の実施例によるＧａＮ−ＨＥＭＴデバイスの構成を概略的に示す断面図である。
ＦＩＧ．７Ａに示すように、多結晶ＳｉＣ基板１の表面上に、厚さ３００ｎｍ程度の酸化シリコン膜を堆積し、レジストパターンを用いたエッチングで酸化シリコン膜をエッチングし、例えばストライプ状の酸化シリコン膜の予備マスクパターン１４を形成する。酸化シリコンの予備マスクパターン１４を備えたＳｉＣ基板１上に、ＡｌＮ層１５を例えば厚さ５００ｎｍ成長する。成長したＡｌＮ層１５は、厚さ３００ｎｍの予備マスクパターン１４の上面の周縁部を覆うが、中央部は残す形状に留まる。
ＦＩＧ．７Ｂに示すように、ＡｌＮ層１５を成長した基板を取出し、酸化シリコンマスクパターン１４を例えば希フッ酸によりエッチング除去する。この際、ＡｌＮ層１５表面にも表面酸化膜が生じる。表面酸化膜を備えたＡｌＮ層１５は、オーバーハングを有するＴ形断面を有し、新たなマスクパターンとなる。
基板をハイドライドＶＰＥ装置に搬入し、ＳｉＣ基板１上に厚さ３μｍのＡｌＮ層３を成長する。先に形成した表面酸化膜を備えたＡｌＮ層１５は，マスクパターンとして機能する。ＳｉＣ基板表面から成長するＡｌＮ層３は、一旦マスクパターン１５で幅を制限され、その後横方向に成長によりマスクパターン全面上にも成長するようになる。
ＦＩＧ．７Ｄに示すように、ハイドライドＶＰＥによりＡｌＮバッファ層３を成長した後、前述の実施例同様ＭＯＣＶＤ装置に基板を搬入し、ノンドープＧａＮ活性層４、ノンドープＡｌＧａＮスペーサ層５、Ｓｉドープｎ型ＡｌＧａＮ層６、Ｓｉドープｎ型ＧａＮ層７を成長する。窒化シリコン層８を形成し、ソース電極Ｓ，ドレイン電極Ｄ、ゲート電極Ｇを形成して、ＧａＮ−ＨＥＭＴデバイスを作製する。
本実施例によれば、予備マスクパターン１４の上にオーバーハングするＴ形断面のマスクパターン１５を形成するので、マスクパターン１５間の開口を狭くすることが容易になる。ＳｉＣ基板表面から基板法線方向に生じる転位が狭い開口に制限され、広い面積で転位の少ない偽単結晶領域を形成できる。より高性能のＧａＮ−ＨＥＭＴを作製できる。
ＦＩＧｓ．８Ａ，８Ｂ，８Ｃは、第２の実施例の変形例を示す断面図である。
ＦＩＧ．８Ａは、ＦＩＧ．７Ａ，７Ｂに示す工程に従い、ＡｌＮ第１マスクパターン１５を形成した後、ＡｌＮ第１マスクパターン１５を覆うＡｌＮ第１バッファ層１６、ＧａＮバッファ層１７をハイドライドＶＰＥで成長した状態を示す。
ＦＩＧ．８Ｂに示すように、ＧａＮバッファ層１７の上に、ＡｌＮ第２マスクパターン１８をＦＩＧｓ．７Ａ，７Ｂ同様の工程により形成する。ＡｌＮ第２マスクパターンは、ＡｌＮ第１マスクパターンの開口を覆うように配置する。
ＦＩＧ．８Ｃに示すように、ＡｌＮ第２マスクパターンを覆うＡｌＮ第２バッファ層３をハイドライドＶＰＥにより成長する。このようにしてＡｌＮバッファ層３を備えたウエハを作製する。以後、ＡｌＮバッファ層３の上に、前述の実施例同様ＧａＮ−ＨＥＭＴ構造を作製する。
本変形例によれば、上方から見た時、ＳｉＣ基板表面は全てＡｌＮマスクパターン１５，１８で覆われる。従って、ＳｉＣ基板１表面から法線方向に伸びる転位はいずれかのマスクパターン１５，１８で遮断される。転位の少ないＡｌＮバッファ層３の上に、特性の優れたＧａＮ系化合物半導体装置を作製することができる。
ＦＩＧ．９は、更なる変形例を示す。ＡｌＮ第２マスクパターン１８ｘは矩形断面形状を有し、Ｔ型断面の第１マスクパターン１５とオーバーラップして、平面視上基板全表面を覆う。ＡｌＮバッファ層３までの構成において、他の点はＦＩＧｓ．８Ａ−８Ｃと同様である。第１、第２の実施例同様、ＡｌＮバッファ層３の上に、ノンドープＧａＮ電子走行層４、ノンドープＡｌＮスペーサ層５、Ｓｉドープｎ型ＡｌＮ電子供給層６を成長し、さらにＳｉドープｎ型ＧａＮ保護層７を成長し、そのうえにＣＶＤで窒化シリコン膜８を堆積する。窒化シリコン膜８にソース／ドレインコンタクト領域の開口を形成し、ｎ型ＧａＮ層７をエッチングしてｎ型ＡｌＮ電子供給層６の表面を露出する。ドレインの両側にソースが配置される。ｎ型ＡｌＮ層６にオーミックコンタクトするドレイン電極Ｄ，その両側にソース電極Ｓ１，Ｓ２を形成する。ドレイン電極Ｄとソース電極Ｓ１，Ｓ２の中間の窒化シリコン膜８にゲートコンタクト領域を開口し、ｎ型ＧａＮ層７にショットキコンタクトするゲート電極Ｇ１，Ｇ２を形成する。
なお、立方晶系［１１１］配向ＳｉＣ多結晶基板は、六方晶系［０００１］配向ＳｉＣ多結晶基板とよく似た性質を有する。六方晶系［０００１］配向ＳｉＣ多結晶基板の代わりに、立方晶系［１１１］配向ＳｉＣ多結晶基板を用いることも可能であろう。多結晶基板上に、ＡｌＮ，ＧａＮ，ＡｌＧａＮを含めた，ＡｌｘＩｎｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１．０、０≦ｙ≦１．０）のＧａＮ系化合物半導体を成長できるであろう。ＧａＮ−ＨＥＭＴを作製する場合を説明したが、ＡｌＮバッファ層を成長したウエハ、その上のＧａＮ層／ノンドープＡｌＧａＮ層／ｎ型ＡｌＧａＮ層／ｎ型ＧａＮ層の積層またはその一部を成長したウエハ等のＧａＮ系化合物半導体ウエハを製品としてもよい。作成する電子デバイスもＨＥＭＴに限らない。他の電子デバイスや、光デバイスを作製することも可能である。マスク材料として、酸化シリコンの代わりに、窒化シリコン、酸化窒化シリコン等の他の絶縁物、ＡｌＮの代わりにＡｌＧａＮ等のＡｌを含む他の窒化物半導体等を用いることも可能であろう。
その他、種々の変形、改良、置換、組合わせなどが可能なことは当業者に自明であろう。ＧａＮ系化合物半導体装置、およびそのためのウエハを提供できる。
以下、本発明の特徴を付記する。
（付記１） 多結晶ＳｉＣ基板と、
前記多結晶ＳｉＣ基板上に形成され、平行な対向辺で画定されるストライプ形状、又は六角形の辺の少なくとも一部を用いた多角形状の開口を有し、開口内で前記多結晶ＳｉＣ基板の表面を露出するマスクパターンと、
前記マスクパターンの開口において前記多結晶ＳｉＣ基板に接し、前記マスクパターンを埋め込み、平坦な表面を有する窒化物半導体バッファ層と、
を有する化合物半導体ウエハ。
（付記２） 前記マスクパターンの開口が、頂角１２０度の六角形である付記１記載の化合物半導体ウエハ。
（付記３） 前記窒化物半導体バッファ層が、Ｃｌを含むＡｌＮ層である付記１または２記載の化合物半導体ウエハ。
（付記４）前記マスクパターンが、表面に酸化膜を有するＡｌＮまたは絶縁物で形成された付記１〜３のいずれか１項記載の化合物半導体ウエハ。
（付記５） 前記マスクパターンが、表面に酸化膜を有するAｌNで形成され、前記多結晶ＳｉＣ基板に接する基部と、前記基部上に配置され、基部形状から前記開口側に張り出すオーバーハング部とを有する付記１−４のいずれか１項記載の化合物半導体ウエハ。
（付記６） 前記窒化物半導体バッファ層の上に形成されたＧａＮ系化合物半導体層をさらに有する付記１−５のいずれか１項記載の化合物半導体ウエハ。
（付記７） 前記ＧａＮ系化合物半導体層が、ＧａＮ層とＡｌＧａＮ層の積層を含む付記６記載の化合物半導体ウエハ。
（付記８） 前記AｌGａＮ層が、ノンドープAｌGａＮ層とｎ型AｌGａＮ層との積層を含む付記７記載の化合物半導体ウエハ。
（付記９） （ａ）多結晶ＳｉＣ基板上に、平行な対向辺で画定されるストライプ形状、又は六角形の辺の少なくとも一部を用いた多角形状の開口を有し、開口で前記多結晶ＳｉＣ基板の表面を露出するマスクパターンを形成する工程と、
（ｂ）前記マスクパターンの開口で露出された前記多結晶ＳｉＣ基板上で成長を開始し、前記マスクパターンを埋め込み、平坦な表面を有する窒化物半導体バッファ層を成長する工程と、
を含む化合物半導体ウエハの製造方法。
（付記１０） 前記マスクパターンの開口が、頂角１２０度の六角形である付記９記載の化合物半導体ウエハの製造方法。
（付記１１） 前記マスクパターンが、表面酸化膜を備えたＡｌＮ層、絶縁物層のいずれかで形成された付記９または１０記載の化合物半導体ウエハの製造方法。
（付記１２） 前記工程（ａ）が、
（ａ―１）多結晶ＳｉＣ基板上に絶縁物の予備マスク層を形成する工程と、
（a−２）前記予備マスク層をエッチングし、前記多結晶ＳｉＣ基板の表面を露出する、平行な対向辺で画定されるストライプ形状、又は六角形の辺の少なくとも一部を用いた多角形状の開口を形成して予備マスクパターンとする工程と、
（a―３）前記予備マスクパターンの開口で露出された前記多結晶ＳｉＣ基板上で成長を開始し、前記マスクパターン上面を越え、マスクパターン上面の周縁部を覆い、中央部は残す、AｌNのマスクパターンを成長する工程と、
（a―４）前記予備マスクパターンを除去すると共に、前記マスクパターン表面を酸化する工程と、
を含む付記９または１０記載の化合物半導体ウエハの製造方法。
（付記１３） 前記予備マスクパターンの開口が、頂角１２０度の六角形である付記１２記載の化合物半導体ウエハの製造方法。
（付記１４） 前記工程（ｂ）が、ＩＩＩ族元素の塩化物をＩＩＩ族元素のソースとするハイドライド気相エピタキシで窒化物半導体バッファ層を成長する付記９−１３のいずれか１項記載の化合物半導体ウエハの製造方法。
（付記１５） 前記窒化物半導体バッファ層がＡｌＮ層である付記９−１４のいずれか１項記載の化合物半導体ウエハの製造方法。
（付記１６） 前記工程（ｂ）の後、
（ｃ）前記窒化物半導体バッファ層の上にＧａＮ系化合物半導体層を成長する工程、
をさらに含む付記９−１５のいずれか１項記載の化合物半導体ウエハの製造方法。
（付記１７） 前記工程（ｃ）が有機金属気相成長法で行われる付記１６記載の化合物半導体ウエハの製造方法。
（付記１８） 前記工程（ｃ）が、
（ｃ−１）ＧａＮ層を成長する工程と、
（ｃ−２）ＡｌＧａＮ層を成長する工程と、
を含む付記１６または１７記載の化合物半導体ウエハの製造方法。
（付記１９） 多結晶ＳｉＣ基板と、
前記多結晶ＳｉＣ基板上に形成され、平行な対向辺で画定されるストライプ形状、又は六角形の辺の少なくとも一部を用いた多角形状の開口を有し、開口内で前記多結晶ＳｉＣ基板の表面を露出するマスクパターンと、
前記マスクパターンの開口において前記多結晶ＳｉＣ基板に接し、前記マスクパターンを埋め込み、平坦な表面を有する窒化物半導体バッファ層と、
前記窒化物半導体バッファ層の上に形成されたＧａＮ系化合物半導体層と、
を有する化合物半導体装置。
（付記２０） 前記マスクパターンの開口が、頂角１２０度の六角形である付記１９記載の化合物半導体装置。
（付記２１） 前記ＧａＮ系化合物半導体層が、ＧａＮ層とＡｌＧａＮ層の積層を含む付記１９または２０記載の化合物半導体装置。
（付記２２） 前記ＡｌＧａＮ層が、ノンドープＡｌＧａＮ層とｎ型ＡｌＧａＮ層の積層を含み、ＧａＮ層と共にＨＥＭＴ構造を形成する付記２１記載の化合物半導体装置。
（付記２３） さらに、
前記ｎ型ＡｌＧａＮ層上に形成されたｎ型ＧａＮ層と、
前記ｎ型ＧａＮ層上に形成されたショットキゲート電極と、
前記ショットキゲート電極を挟んで、前記ｎ型ＧａＮ層上に形成されたオーミック・ソース／ドレイン電極と、
を有する付記２２記載の化合物半導体装置。
（付記２４） 前記窒化物半導体バッファ層が、Ｃｌを含むＡｌＮ層である付記１９−２３のいずれか１項記載の化合物半導体装置。
（付記２５） 前記マスクパターンが、表面に酸化膜を有するＡｌＮ膜、または絶縁物で形成された付記１９−２４のいずれか１項記載の化合物半導体装置。
（付記２６） 前記マスクパターンが、前記多結晶ＳｉＣ基板に接する基部と、前記基部上に配置され、基部形状から前記開口側に張り出すオーバーハング部とを有する、表面に酸化膜を有するＡｌＮ膜で形成された付記１９−２５のいずれか１項記載の化合物半導体装置。
（付記２７） （ａ）多結晶ＳｉＣ基板上に、平行な対向辺で画定されるストライプ形状、又は六角形の辺の少なくとも一部を用いた多角形状の開口を有し、開口で前記多結晶ＳｉＣ基板の表面を露出するマスクパターンを形成する工程と、
（ｂ）前記マスクパターンの開口で露出された前記多結晶ＳｉＣ基板上で成長を開始し、前記マスクパターンを埋め込み、平坦な表面を有する窒化物半導体バッファ層を成長する工程と、
（ｃ）前記窒化物半導体バッファ層の上にＧａＮ系化合物半導体層を成長する工程と、
を含む化合物半導体装置の製造方法。
（付記２８） 前記マスクパターンの開口が、頂角１２０度の六角形である付記２７記載の化合物半導体装置の製造方法。
（付記２９） 前記マスクパターンが、表面酸化膜を備えたＡｌＮ層、絶縁物層のいずれかで形成された付記２７または２８記載の化合物半導体装置の製造方法。
（付記３０） 前記工程（ａ）が、
（ａ―１）多結晶ＳｉＣ基板上に絶縁物の予備マスク層を形成する工程と、
（a−２）前記予備マスク層をエッチングし、前記多結晶ＳｉＣ基板の表面を露出する、平行な対向辺で画定されるストライプ形状、又は六角形の辺の少なくとも一部を用いた多角形状の開口を形成して予備マスクパターンとする工程と、
（a―３）前記予備マスクパターンの開口で露出された前記多結晶ＳｉＣ基板上で成長を開始し、前記マスクパターン上面を越え、マスクパターン上面の周縁部を覆い、中央部は残す、AｌNのマスクパターンを成長する工程と、
（a―４）前記予備マスクパターンを除去すると共に、前記マスクパターン表面を酸化する工程と、
を含む付記２７または２８記載の化合物半導体装置の製造方法。
（付記３１） 前記予備マスクパターンの開口が、頂角１２０度の六角形である付記３０記載の化合物半導体装置の製造方法。
（付記３２） 前記工程（ｂ）が、ＩＩＩ族元素の塩化物をＩＩＩ族元素のソースとするハイドライド気相エピタキシで窒化物半導体バッファ層を成長する付記２７−３１のいずれか１項記載の化合物半導体装置の製造方法。
（付記３３） 前記窒化物半導体バッファ層がＡｌＮ層である付記２７−３２のいずれか１項記載の化合物半導体装置の製造方法。
（付記３４） 前記工程（ｃ）が有機金属気相成長法で行われる付記２７−３３のいずれか１項記載の化合物半導体装置の製造方法。
（付記３５） 前記工程（ｃ）が、
（ｃ−１）ＧａＮ層を成長する工程と、
（ｃ−２）ＡｌＧａＮ層を成長する工程と、
を含む付記３４記載の化合物半導体装置の製造方法。
（付記３６）前記工程（ｃ−２）が、
（ｃ−２−１）ノンドープＡｌＧａＮ層を成長する工程と、
（ｃ−２−２）ｎ型ＡｌＧａＮ層を成長する工程と、
を含む付記３５記載の化合物半導体装置の製造方法。
ＦＩＧ．１Ａ−１Ｇは、本発明者の行った実験を説明する断面図および平面図である。 ＦＩＧ．２Ａ，２Ｂは、ハイドライドＶＰＥ装置とＭＯＣＶＤ装置の概略断面図である。 ＦＩＧ．３Ａ、３Ｂは、ＦＩＧ．１Ｆ，１Ｇに対応するＳＥＭ像である。 ＦＩＧ．４Ａ，４Ｂ、４Ｃは、マスクパターンの推測される機能を示す平面図、およびマスクパターンの他の形状例を示す平面図である。 ＦＩＧ．５は、第１の実施例によるＧａＮ−ＨＥＭＴの概略断面図である。 ＦＩＧ．６は、第１の実施例の変形例によるＧａＮ−ＨＥＭＴの概略断面図である。 ＦＩＧ．７Ａ−７Ｄは、第２の実施例によるＧａＮ−ＨＥＭＴの製造工程を示す概略断面図である。 ＦＩＧ．８Ａ，８Ｂ、８Ｃは、第２の実施例の変形例を示す断面図である。 ＦＩＧ．９は、更なる変形例を示す断面図である。 ＦＩＧ．１０Ａ，１０Ｂは，従来技術を示す断面図である。

Claims (3)

  1. （ａ）多結晶ＳｉＣ基板上に、平行な対向辺で画定されるストライプ形状、又は六角形の辺の少なくとも一部を用いた多角形状の開口を有し、開口で前記多結晶ＳｉＣ基板の表面を露出するマスクパターンを形成する工程と、
    （ｂ）前記マスクパターンの開口で露出された前記多結晶ＳｉＣ基板上で成長を開始し、前記マスクパターンを埋め込み、５μｍ〜５０μｍの厚さと平坦な表面を有する窒化物半導体バッファ層を成長する工程と、
    を含み、
    前記工程（ａ）が、
    （ａ―１）多結晶ＳｉＣ基板上に絶縁物の予備マスク層を形成する工程と、
    （a−２）前記予備マスク層をエッチングし、前記多結晶ＳｉＣ基板の表面を露出する、平行な対向辺で画定されるストライプ形状、又は六角形の辺の少なくとも一部を用いた多角形状の開口を形成して予備マスクパターンとする工程と、
    （a―３）前記予備マスクパターンの開口で露出された前記多結晶ＳｉＣ基板上で成長を開始し、前記予備マスクパターン上面を越え、予備マスクパターン上面の周縁部を覆い、中央部は残す、AｌNのマスクパターンを成長する工程と、
    （a―４）前記予備マスクパターンを除去すると共に、前記ＡｌＮのマスクパターン表面を酸化する工程と、
    を含む化合物半導体ウエハの製造方法。
  2. 前記工程（ｂ）が、ＩＩＩ族元素の塩化物をＩＩＩ族元素のソースとするハイドライド気相エピタキシで窒化物半導体バッファ層を成長する請求項１に記載の化合物半導体ウエハの製造方法。
  3. 前記工程（ｂ）の後、
    （ｃ）前記窒化物半導体バッファ層の上方に有機金属気相成長法でＧａＮ系化合物半導体層を成長する工程、
    をさらに含む請求項１または２に記載の化合物半導体ウエハの製造方法。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009206163A (ja) * 2008-02-26 2009-09-10 Oki Electric Ind Co Ltd ヘテロ接合型電界効果トランジスタ
WO2010038463A1 (ja) * 2008-10-02 2010-04-08 住友化学株式会社 半導体基板、電子デバイス、および半導体基板の製造方法
KR20110065446A (ko) * 2008-10-02 2011-06-15 스미또모 가가꾸 가부시키가이샤 반도체 기판, 전자 디바이스 및 반도체 기판의 제조 방법
FR2968678B1 (fr) * 2010-12-08 2015-11-20 Soitec Silicon On Insulator Procédés pour former des matériaux a base de nitrure du groupe iii et structures formées par ces procédés
KR101947561B1 (ko) * 2011-06-23 2019-02-14 엘지이노텍 주식회사 반도체 소자 및 반도체 결정 성장 방법
KR20130004760A (ko) 2011-07-04 2013-01-14 삼성전자주식회사 파워소자 및 이의 제조방법
JP2013058741A (ja) * 2011-08-17 2013-03-28 Hitachi Cable Ltd 金属塩化物ガス発生装置、ハイドライド気相成長装置、及び窒化物半導体テンプレート
KR20130031690A (ko) * 2011-09-21 2013-03-29 삼성전자주식회사 파워 소자 및 그 제조 방법
US9123533B2 (en) 2012-08-10 2015-09-01 Avogy, Inc. Method and system for in-situ etch and regrowth in gallium nitride based devices
JP6179158B2 (ja) * 2013-03-27 2017-08-16 三菱電機株式会社 トランジスタの製造方法、増幅器の製造方法
US9611375B1 (en) * 2015-11-03 2017-04-04 The Boeing Company Rapid curing thiol epoxy resin with improved compression strength performance
JP7100241B2 (ja) * 2017-12-20 2022-07-13 富士通株式会社 化合物半導体装置及びその製造方法
US20230078017A1 (en) * 2021-09-16 2023-03-16 Wolfspeed, Inc. Semiconductor device incorporating a substrate recess

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000223418A (ja) * 1999-02-04 2000-08-11 Nec Corp 気相エピタキシャル成長法、半導体基板の製造方法、半導体基板及びハイドライド気相エピタキシー装置
JP2002053398A (ja) * 2000-08-03 2002-02-19 Hitachi Cable Ltd 結晶基板
JP2002261392A (ja) * 2001-02-27 2002-09-13 Sanyo Electric Co Ltd 窒化物系半導体素子および窒化物系半導体の形成方法
JP2003017418A (ja) * 2001-07-04 2003-01-17 Sanyo Electric Co Ltd 半導体素子および半導体層の形成方法
JP2003188476A (ja) * 2001-12-18 2003-07-04 Sanyo Electric Co Ltd 半導体素子および半導体層の形成方法
JP2005012171A (ja) * 2003-03-20 2005-01-13 Matsushita Electric Ind Co Ltd Ｉｉｉ族窒化物基板の製造方法および半導体装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU6946196A (en) * 1995-09-18 1997-04-09 Hitachi Limited Semiconductor material, method of producing the semiconductor material, and semiconductor device
JP2003309331A (ja) 1995-09-18 2003-10-31 Hitachi Ltd 半導体装置
KR100629558B1 (ko) 1997-10-30 2006-09-27 스미토모덴키고교가부시키가이샤 ＧａＮ단결정기판 및 그 제조방법
JP4666295B2 (ja) 1998-07-14 2011-04-06 富士通株式会社 半導体レーザ及び半導体装置の製造方法
JP2002284600A (ja) 2001-03-26 2002-10-03 Hitachi Cable Ltd 窒化ガリウム結晶基板の製造方法及び窒化ガリウム結晶基板
TW561526B (en) 2001-12-21 2003-11-11 Aixtron Ag Method for depositing III-V semiconductor layers on a non-III-V substrate
JP2005005378A (ja) * 2003-06-10 2005-01-06 Sumitomo Electric Ind Ltd Ｉｉｉ族窒化物結晶およびその製造方法
JP4847677B2 (ja) 2003-10-28 2011-12-28 富士通株式会社 化合物半導体装置の製造方法
US7420226B2 (en) * 2005-06-17 2008-09-02 Northrop Grumman Corporation Method for integrating silicon CMOS and AlGaN/GaN wideband amplifiers on engineered substrates

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000223418A (ja) * 1999-02-04 2000-08-11 Nec Corp 気相エピタキシャル成長法、半導体基板の製造方法、半導体基板及びハイドライド気相エピタキシー装置
JP2002053398A (ja) * 2000-08-03 2002-02-19 Hitachi Cable Ltd 結晶基板
JP2002261392A (ja) * 2001-02-27 2002-09-13 Sanyo Electric Co Ltd 窒化物系半導体素子および窒化物系半導体の形成方法
JP2003017418A (ja) * 2001-07-04 2003-01-17 Sanyo Electric Co Ltd 半導体素子および半導体層の形成方法
JP2003188476A (ja) * 2001-12-18 2003-07-04 Sanyo Electric Co Ltd 半導体素子および半導体層の形成方法
JP2005012171A (ja) * 2003-03-20 2005-01-13 Matsushita Electric Ind Co Ltd Ｉｉｉ族窒化物基板の製造方法および半導体装置

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