JP2004199817A - 半導体記憶装置 - Google Patents
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Abstract
【課題】モードの設定回数を減らし、モードの設定を容易にした半導体記憶装置を提供する。
【解決手段】モードレジスタ241は、モードレジスタコマンドとともにアドレス端子A0〜A2に対応する端子に入力されるバースト長の設定値を保持し、また、拡張モードレジスタコマンドとともにアドレス端子A7〜A9に対応する端子に入力されるOCDインピーダンス調整機能に関する設定パラメータを保持する。OCDインピーダンス調整機能の調整モードの活性化が指示され、活性化信号ADJONがHレベルになると、モード設定回路242は、モードレジスタ241が保持するバースト長の設定値に拘わらずバースト長設定信号BL4をHレベルとし、バースト長を調整モードにおける規定値の「4」に自動設定する。
【選択図】 図5
【解決手段】モードレジスタ241は、モードレジスタコマンドとともにアドレス端子A0〜A2に対応する端子に入力されるバースト長の設定値を保持し、また、拡張モードレジスタコマンドとともにアドレス端子A7〜A9に対応する端子に入力されるOCDインピーダンス調整機能に関する設定パラメータを保持する。OCDインピーダンス調整機能の調整モードの活性化が指示され、活性化信号ADJONがHレベルになると、モード設定回路242は、モードレジスタ241が保持するバースト長の設定値に拘わらずバースト長設定信号BL4をHレベルとし、バースト長を調整モードにおける規定値の「4」に自動設定する。
【選択図】 図5
Description
【0001】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、特に、外部クロックに同期してデータを入出力する半導体記憶装置に関する。
【0002】
【従来の技術】
半導体記憶装置に対する高周波動作化の要求に伴って、外部クロックの立上がりエッジと立下がりエッジとに同期して外部とデータのやり取りを行なうダブルデータレートSDRAM(Double Data Rate SDRAM:以下、DDR SDRAMと称する。)が開発され、実用化されている。
【0003】
DDR−Iと呼ばれる第1世代型のDDR SDRAMは、データ書込時においては、外部クロックの連続する立上がりエッジと立下がりエッジとに同期して受けた2×nビット(nは自然数で、語構成に対応する。)のデータを1サイクル毎にメモリセルアレイに対して一度に書込む2ビットプリフェッチ動作を行なう。一方、データ読出時においては、メモリセルアレイから1サイクル毎に2×nビットのデータが一度に読出され、半サイクル毎にnビットずつ外部へ出力される。
【0004】
そして、近年、さらなる高周波動作化を実現するDDR SDRAMとして、DDR−IIと呼ばれる第2世代型のDDR SDRAMが注目されている。DDR−IIについては、「JEDEC(Joint Electron Device Engineering Council)」と呼ばれる米国の電子デバイス標準化機関においてその標準化が行なわれている(非特許文献1)。
【0005】
DDR−IIの特徴の1つは、4ビットプリフェッチ動作が行なわれることである。DDR−IIにおいては、内部処理の実行が指示されてからメモリセルにアクセスするまでに要する時間自体はDDR−Iと変わらないため、高周波化された動作周波数(外部クロック周波数)に対してメモリセルへのアクセス処理が1サイクル内に終了しない。そこで、DDR−IIにおいては、2サイクルを内部処理の1動作単位とし、その1動作単位毎にメモリセルへのアクセスが行なわれる。
【0006】
書込動作を例に説明すると、データ入力回路の各々において、連続する2サイクルの間に外部クロックの立上がりエッジおよび立下がりエッジに同期して受けた4ビット分のデータが、2サイクル毎にメモリセルアレイに対して一度に書込まれる。このように、DDR−IIにおいては、2ビットプリフェッチ動作を行なうDDR−Iに比べて装置内部のデータ転送レートが2倍になるため、動作周波数が高速化される。
【0007】
このDDR−IIに備えられる標準機能の1つとして、オフチップドライバインピーダンス調整機能(OCD(Off Chip Driver)Impedance Adjustment)がある(以下、「OCDインピーダンス調整機能」とも称する。)。OCDインピーダンス調整機能とは、プロセス変動や使用環境の変化による出力特性のばらつきを抑えるため、外部から出力ドライバのサイズを調整できる機能である。
【0008】
なお、このOCDインピーダンス調整モードにおいては、外部コントローラと調整データのやり取りを行なう必要があるが、その際、バースト長を4とすることが標準仕様として規定されている。
【0009】
また、DDR−IIに備えられるその他の標準機能として、リードデータストローブ機能がある(以下、「RDQS機能」とも称する。)。RDQS機能とは、データ読出時のみデータストローブ信号を出力する機能であって、この機能は、語構成がx4ビットとして機能する半導体記憶装置と、語構成がx8ビットとして機能する半導体記憶装置とを混載させたシステムに対応させるために設けられるものである。RDQS機能が機能しているときは、データ書込時においてデータストローブ信号は機能しない。また、この機能は、1バイト単位でデータが読出される場合に必要とされる機能であって、語構成がx4ビットのときは、RDQS機能は必要ない。
【0010】
さらに、DDR−IIに備えられるその他の標準機能として、オートプリチャージ時のライトリカバリ時間の外部クロック同期機能がある。すなわち、メモリセルにデータが書込まれる際、すべてのデータがメモリセルに正確に書込まれるためには、最後のデータが書込まれてから所定の時間が必要であり、したがって、データ書込後オートプリチャージが実行されるまでにはライトリカバリ時間が必要であるところ、DDR−Iにおいては内部遅延によってライトリカバリ時間が計時されていたのに対し、DDR−IIにおけるこの外部クロック同期機能は、外部クロックをカウントしてライトリカバリ時間を計時するものであり、ライトリカバリ時間の計時時間の精度向上が図られている。
【0011】
【非特許文献1】
“ディーディーアール−II エスディーラム スペシフィケーション(DDR-II SDRAM Specification)”、[online]、平成14年4月、JEDEC(Joint Electron Device Engineering Council)、[平成14年11月26日検索]、インターネット<URL:Http://jedec:passme@jedec.transmeta.com/jedec/ddr2ac/jesd90_20020401.pdf>
【0012】
【発明が解決しようとする課題】
上述したOCDインピーダンス調整機能、RDQS機能およびライトリカバリ時間のクロック同期機能は、外部からモードレジスタ(または拡張モードレジスタ)に各機能(動作モード)に対応する設定パラメータを設定することによって、各機能の動作状態や動作有無などが設定される。
【0013】
ここで、OCDインピーダンス調整機能を実行するには、バースト長を4に設定する必要がある。これは、上述したように、外部コントローラとのデータのやり取りをバースト長4で実行することが標準仕様として規定されているためである。そして、このバースト長も外部からモードレジスタに設定されるものである。すなわち、OCDインピーダンス調整機能を実行するに際しては、バースト長の設定および当該機能の設定の2回、モードレジスタをセットする必要があり、また、当該機能復帰時にも元のバースト長を再度設定する必要がある。これは、ユーザフレンドリーな半導体記憶装置とは言い難い。
【0014】
また、語構成の切換については、生産効率向上の観点から、一部の語構成時にしか使用されない機能であっても機能としては装置に搭載され、製造工程の一部を変更するだけで語構成を切換えることが行なわれる。したがって、語構成がx4ビットで使用される製品であっても、上述したRDQS機能が備えられている場合には、この機能が不使用となるように、外部からモードレジスタに設定する必要がある。しかしながら、語構成がx4ビットで使用される場合に誤ってRDQS機能が活性化されると、半導体記憶装置は誤動作してしまうことになる。
【0015】
また、ライトリカバリ時間のクロック同期機能を実現するためには、設定されるライトリカバリ時間をカウントする回路が半導体記憶装置内部に設けられる。そして、DDR−IIにおいては、ライトリカバリ時間の標準仕様として、2〜6クロックが準備されている。しかしながら、そのようなクロック数をカウントする回路を設ける必要があり、本機能を設けたことによるエリアペナルティが大きい。
【0016】
そこで、この発明は、かかる課題を解決するためになされたものであり、その目的は、モードの設定回数を減らし、モードの設定を容易にした半導体記憶装置を提供することである。
【0017】
また、この発明の別の目的は、エリアペナルティを抑えた半導体記憶装置を提供することである。
【0018】
【課題を解決するための手段】
この発明によれば、半導体記憶装置は、外部クロックに同期してデータを入出力する半導体記憶装置であって、外部から設定され、当該半導体記憶装置における複数の動作モードにそれぞれ対応する複数の設定パラメータを記憶するモードレジスタと、モードレジスタに記憶される第1の動作モードの第1の設定パラメータに応じて第2の動作モードの第2の設定パラメータを内部で自動設定する設定回路と、第1および第2の設定パラメータに基づいて動作する内部回路とを備える。
【0019】
また、この発明によれば、半導体記憶装置は、製造工程において語構成が決定される半導体記憶装置であって、外部から設定され、当該半導体記憶装置における複数の動作モードにそれぞれ対応する複数の設定パラメータを記憶するモードレジスタと、決定された語構成が所定の語構成のとき、複数の動作モードに含まれる所定の動作モードの設定パラメータを内部で自動設定する設定回路と、決定された語構成が所定の語構成のとき、自動設定された設定パラメータに基づいて動作する内部回路とを備える。
【0020】
また、この発明によれば、半導体記憶装置は、外部クロックに同期してデータを入出力する半導体記憶装置であって、外部から設定され、当該半導体記憶装置における動作モードに対応する第1の設定パラメータを記憶するモードレジスタと、モードレジスタに記憶される第1の設定パラメータが所定の範囲を超えているとき、第1の設定パラメータに代えて所定の範囲内にある第2の設定パラメータを内部で自動設定する設定回路と、第2の設定パラメータに基づいて動作する内部回路とを備える。
【0021】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
【0022】
[実施の形態1]
図1は、この発明の実施の形態1による半導体記憶装置の構成を概略的に示す全体ブロック図である。
【0023】
図1を参照して、半導体記憶装置10は、クロック端子12と、制御信号端子14と、アドレス端子16と、データ入出力端子18と、データストローブ信号入出力端子20とを備える。
【0024】
また、半導体記憶装置10は、クロックバッファ22と、制御信号バッファ24と、アドレスバッファ26と、データDQ0〜DQ7に関する入力バッファ28および出力バッファ30と、データストローブ信号DQS,/DQSに関する入力バッファ32および出力バッファ34とを備える。
【0025】
さらに、半導体記憶装置10は、リードアンプ&P/S(パラレル/シリアル)変換回路36と、S/P(シリアル/パラレル)変換回路&ライトドライバ38と、DQS発生回路40と、DLL回路41とを備える。
【0026】
また、さらに、半導体記憶装置10は、制御回路42と、ロウデコーダ44と、コラムデコーダ46と、プリアンプ&ライトアンプ48と、センスアンプ50と、メモリセルアレイ52とを備える。
【0027】
クロック端子12は、外部クロックext.CLK、それに相補な外部クロックext./CLKおよびクロックイネーブル信号CKEを受ける。制御信号端子14は、チップセレクト信号/CS、ロウアドレスストローブ信号/RAS、コラムアドレスストローブ信号/CAS、ライトイネーブル信号/WEおよびライトマスク信号DMのコマンド制御信号を受ける。アドレス端子16は、アドレス信号A0〜A13およびバンクアドレス信号BA0,BA1を受ける。
【0028】
クロックバッファ22は、外部クロックext.CLK,ext./CLKおよびクロックイネーブル信号CKEを受けて内部クロックCLKを発生し、制御信号バッファ24、アドレスバッファ26および制御回路42へ出力する。
【0029】
制御信号バッファ24は、クロックバッファ22から受ける内部クロックCLKに同期して、チップセレクト信号/CS、ロウアドレスストローブ信号/RAS、コラムアドレスストローブ信号/CAS、ライトイネーブル信号/WEおよびライトマスク信号DMを取込んでラッチし、それぞれに対応する各内部制御信号を制御回路42へ出力する。
【0030】
また、制御信号バッファ24は、モードレジスタとモード設定回路とを含む(図示せず)。モードレジスタは、当該半導体記憶装置10における複数の動作モードにそれぞれ対応する設定パラメータを記憶する。すなわち、外部からモードレジスタコマンド(以下、「MRSコマンド」とも称する。)または拡張モードレジスタコマンド(以下、「EMRSコマンド」とも称する。)を受けると、それらのコマンドと同時にアドレス端子16から入力される設定パラメータがモードレジスタにセットされる。この半導体記憶装置10における動作モード、および動作モードに対応する設定パラメータについては、後ほど説明する。
【0031】
なお、MRSコマンドは、チップセレクト信号/CS、ロウアドレスストローブ信号/RAS、コラムアドレスストローブ信号/CAS、およびライトイネーブル信号/WEの論理レベルがいずれもL(論理ロー)レベルであり、かつ、バンクアドレス信号BA0,BA1がいずれもLレベルであるときに対応する。また、EMRSコマンドは、チップセレクト信号/CS、ロウアドレスストローブ信号/RAS、コラムアドレスストローブ信号/CAS、およびライトイネーブル信号/WEの論理レベルがいずれもLレベルであり、かつ、バンクアドレス信号BA0,BA1がそれぞれH(論理ハイ)レベル,Lレベルであるときに対応する。
【0032】
モード設定回路は、モードレジスタに記憶される設定パラメータに基づいて、最終的に当該半導体記憶装置10の各内部回路に指示する各動作モードのパラメータを設定する。モードレジスタおよびモード設定回路の構成については、後ほど詳しく述べる。
【0033】
アドレスバッファ26は、クロックバッファ22から受ける内部クロックCLKに同期して、アドレス信号A0〜A13とバンクアドレス信号BA0,BA1とを取込んでラッチし、内部アドレス信号を発生してロウデコーダ44、コラムデコーダ46、および制御信号バッファ24へ出力する。
【0034】
データ入出力端子18は、半導体記憶装置10において読み書きされるデータを外部とやり取りする端子であって、データ書込時は外部からデータDQ0〜DQ7を受け、データ読出時はデータDQ0〜DQ7を外部へ出力する。データストローブ信号入出力端子20は、データ書込時は外部から受けるデータDQ0〜DQ7のタイミングエッジと一致もしくは同期するデータストローブ信号DQS,/DQSを外部から受け、データ読出時は外部へ出力されるデータDQ0〜DQ7のタイミングエッジと一致もしくは同期するデータストローブ信号DQS,/DQSを外部へ出力する。
【0035】
入力バッファ28は、入力バッファ32がデータストローブ信号入出力端子20を介して外部から受けるデータストローブ信号DQS,/DQSに同期して、データ入出力端子18が外部から受けたデータDQ0〜DQ7を受ける。
【0036】
出力バッファ30は、DLL回路41によって生成されるDLLクロックに同期して動作し、データDQ0〜DQ7をデータ入出力端子18へ半サイクル毎に出力する。出力バッファ34は、データDQ0〜DQ7を出力する出力バッファ30とともにDLLクロックに同期して動作し、DQS発生回路40が発生するデータストローブ信号DQS,/DQSをデータストローブ信号入出力端子20へ出力する。
【0037】
リードアンプ&P/S変換回路36は、データ読出時において、プリアンプ&ライトアンプ48から受ける読出データを増幅し、各データDQi(i:0〜7)として一度に読出された4ビット分のデータを順序付けして出力バッファ30へ出力する。S/P変換回路&ライトドライバ38は、データ書込時において、半サイクル毎に1ビットずつ入力バッファ28から受ける各データDQiを2サイクル毎に4ビット並列にプリアンプ&ライトアンプ48へ出力する。
【0038】
制御回路42は、制御信号バッファ24から受ける内部制御信号に基づいて内部制御コマンドを発生する。そして、制御回路42は、発生した内部制御コマンドをロウデコーダ44、コラムデコーダ46およびプリアンプ&ライトアンプ48に出力し、これらの各回路の動作を制御する。これによって、メモリセルアレイ52に対するデータDQ0〜DQ7の読み書きが行なわれる。また、制御回路42は、取込んだ内部制御信号に基づいて、DQS発生回路40におけるデータストローブ信号の発生についての制御も行なう。
【0039】
データを記憶するメモリセルアレイ52は、各々が独立して動作が可能な4つのバンクからなり、センスアンプ50を介してデータの読み書きが行なわれる。
【0040】
DLL回路41は、出力バッファ30から出力されるデータDQ0〜DQ7が、外部クロックext.CLK,ext./CLKおよび出力バッファ34から出力されるデータストローブ信号DQSとそれぞれ所定のタイミング差以内で出力されるように、各回路動作および信号伝搬の遅延を考慮して外部クロックのエッジに対して適当な時間だけ戻されたDLLクロックを生成する。
【0041】
この半導体記憶装置10は、4ビットプリフェッチ動作を行なう。すなわち、半導体記憶装置10は、データ書込時においては、データストローブ信号の立上がりおよび立下がりに同期して半サイクル毎に8ビットのデータ(DQ0〜DQ7)を取込み、半サイクル4回分すなわち2サイクル分の4×8ビットのデータを2サイクル毎にメモリセルアレイ52に書込む。
【0042】
また、データ読出時においては、4×8ビットのデータが2サイクル毎にメモリセルアレイ52から読出され、データストローブ信号の立上がりおよび立下がりに同期して半サイクル毎に8ビットずつ外部へ出力される。
【0043】
図2は、この発明による半導体記憶装置においてMRSコマンドによって設定される主要な動作モードの設定パラメータを示す図である。なお、図2においては、本発明に直接関連する動作モードおよび対応する設定パラメータのみが示されている。
【0044】
図2を参照して、アドレス領域60は、アドレス端子16に対応し、モードレジスタ領域62は、MRSコマンドとともにアドレス端子16から入力された各設定パラメータが格納される領域である。
【0045】
バンクアドレス信号BA0,BA1に対応する端子と対応付けられる領域64には、受けたコマンドがMRSコマンドであるかEMRSコマンドであるかについての設定パラメータが格納される。すなわち、バンクアドレス信号BA0,BA1がいずれも「0(Lレベル)」であるときは、MRSコマンドであることに対応し、バンクアドレス信号BA0,BA1がそれぞれ「1(Hレベル)」,「0」であるときは、EMRSコマンドであることに対応する。図2においては、バンクアドレス信号BA0,BA1がいずれも「0」であり、MRSコマンドが受付けられたことがわかる。
【0046】
アドレス信号A7に対応する端子と対応付けられる領域66には、半導体記憶装置10の全体動作モードについての設定パラメータが格納される。すなわち、アドレス信号A7が「0」であるときは、モードレジスタ設定モード(MRS)が設定されたことに対応し、アドレス信号A7が「1」であるときは、通常動作モード(NA)が設定されたことに対応する。
【0047】
アドレス信号A0〜A2に対応する端子と対応付けられる領域68には、バースト長が設定される。この半導体記憶装置10においては、バースト長は、「4」または「8」を選択することができ、アドレス信号A0〜A2がそれぞれ「0」,「1」,「0」のときは、バースト長が「4」に対応し、アドレス信号A0〜A2がそれぞれ「1」,「1」,「0」のときは、バースト長が「8」に対応する。
【0048】
アドレス信号A9〜A11に対応する端子と対応付けられる領域70には、ライトリカバリ時間tWRが設定される。すなわち、アドレス信号A9〜A11がそれぞれ「1」,「0」,「0」のときは、ライトリカバリ時間tWRが2クロック分であることに対応し、アドレス信号A9〜A11がそれぞれ「0」,「1」,「0」のときは、ライトリカバリ時間tWRが3クロック分であることに対応する。
【0049】
また、アドレス信号A9〜A11がそれぞれ「1」,「1」,「0」のときは、ライトリカバリ時間tWRが4クロック分であることに対応し、アドレス信号A9〜A11がそれぞれ「0」,「0」,「1」のときは、ライトリカバリ時間tWRが5クロック分であることに対応し、アドレス信号A9〜A11がそれぞれ「1」,「0」,「1」のときは、ライトリカバリ時間tWRが6クロック分であることに対応する。
【0050】
図3は、この発明による半導体記憶装置においてEMRSコマンドによって設定される主要な動作モードの設定パラメータを示す図である。なお、図3においても、本発明に直接関連する動作モードおよび対応する設定パラメータのみが示されている。
【0051】
図3を参照して、アドレス領域60は、アドレス端子16に対応し、モードレジスタ領域62は、EMRSコマンドとともにアドレス端子16から入力された各設定パラメータが格納される領域である。
【0052】
図3においては、バンクアドレス信号BA0,BA1に対応する端子と対応付けられる領域64のデータが「1」,「0」であり、EMRSコマンドが受付けられたことがわかる。
【0053】
アドレス信号A7〜A9に対応する端子と対応付けられる領域72には、OCDインピーダンス調整機能についての設定パラメータが格納される。すなわち、アドレス信号A7〜A9がいずれも「0」のときは、OCD校正モードの終了に対応する。また、アドレス信号A7〜A9がそれぞれ「1」,「0」,「0」のときは、出力テストパターンDrive(1)の実行指示に対応し、アドレス信号A7〜A9がそれぞれ「0」,「1」,「0」のときは、出力テストパターンDrive(0)の実行指示に対応する。
【0054】
さらに、アドレス信号A7〜A9がそれぞれ「0」,「0」,「1」のときは、調整モードの実行指示に対応し、出力バッファ30における出力ドライバの出力インピーダンスの調整が実行される。なお、アドレス信号A7〜A9がいずれも「1」のときは、所定のデフォルト値に調整値が設定される。
【0055】
アドレス信号A11に対応する端子と対応付けられる領域74には、RDQS機能を活性化させるか否かについての設定パラメータが格納される。すなわち、アドレス信号A11が「0」のときは、RDQS機能を不活性化する指示に対応し、アドレス信号A11が「1」であるときは、RDQS機能を活性化する指示に対応する。
【0056】
図4は、図1に示した出力バッファ30,34に含まれる出力ドライバの構成を示す回路図である。なお、データDQ0〜DQ7およびデータストローブ信号DQS,/DQSそれぞれに対応する各出力ドライバの構成は同じであり、図4においては、データDQiに対応する出力ドライバについて示されている。
【0057】
図4を参照して、出力ドライバは、PチャネルMOSトランジスタP0〜P6と、NチャネルMOSトランジスタN0〜N6と、スイッチS0〜S10と、出力ノードND0とからなる。
【0058】
PチャネルMOSトランジスタP0は、電源ノードVddと出力ノードND0との間に接続され、出力データDQiに対応する内部データIDQiの反転データ/IDQi(以下、内部データ/IDQiと称する。)をゲートに受ける。NチャネルMOSトランジスタN0は、出力ノードND0と接地ノードGNDとの間に接続され、内部データ/IDQiをゲートに受ける。
【0059】
PチャネルMOSトランジスタP2〜P6は、電源ノードVddと出力ノードND0との間に接続され、それぞれスイッチS0〜S4からの出力信号をゲートに受ける。NチャネルMOSトランジスタN2〜N6は、出力ノードND0と接地ノードGNDとの間に接続され、それぞれスイッチS6〜S10からの出力信号をゲートに受ける。
【0060】
スイッチS0〜S4は、上述したOCDインピーダンス調整機能の調整モード時、外部から受ける調整信号に応じてそのスイッチを切換え、電源ノードVddおよび内部データ/IDQiに対応するノードのいずれかを対応するPチャネルMOSトランジスタのゲートと接続する。スイッチS6〜S10は、外部から受ける調整信号に応じてそのスイッチを切換え、接地ノードGNDおよび内部データ/IDQiに対応するノードのいずれかを対応するNチャネルMOSトランジスタのゲートと接続する。
【0061】
EMRSコマンドによってOCDインピーダンス調整機能における調整モードが活性化されると、バースト長が「4」に自動設定され、外部コントローラから入力バッファ28にバースト長「4」の調整信号が入力される。そして、スイッチS0〜S4において、内部データ/IDQiを選択するスイッチの数が多いほど、出力データをHレベルにプルアップする駆動能力が大きくなり、スイッチS6〜S10において、内部データ/IDQiを選択するスイッチの数が多いほど、出力データをLレベルにプルダウンする駆動能力が大きくなる。
【0062】
このようにして、この半導体記憶装置10における出力ドライバは、外部コントローラからそのサイズが調整できる。そして、上述したように、この調整モードは、バースト長が「4」で動作する必要がある。そこで、この半導体記憶装置10においては、OCDインピーダンス調整機能における調整モードが設定されると、そのときに外部から設定されているバースト長に拘わらず、内部でバースト長を「4」に自動設定する。
【0063】
図5は、図1に示した制御信号バッファ24に含まれるモードレジスタおよびモード設定回路の構成を示す回路図である。
【0064】
図5を参照して、モードレジスタ241は、インバータ80〜90,100,102,106〜116,122と、ANDゲート104,124と、NチャネルMOSトランジスタN8〜N18とからなる。
【0065】
インバータ80,82は、一方の出力ノードが他方の入力ノードに接続されてラッチ回路を構成する。インバータ84,86、インバータ88,90、インバータ106,108、インバータ110,112、およびインバータ114,116も、同様にラッチ回路を構成する。
【0066】
インバータ100は、バンクアドレス信号BA0を反転した信号を出力する。インバータ102は、バンクアドレス信号BA1を反転した信号を出力する。ANDゲート104は、モードレジスタ設定モード活性化信号MRSおよびインバータ100,102からの出力信号の論理積を演算し、その演算結果をNチャネルMOSトランジスタN8〜N12のゲートへ出力する。
【0067】
NチャネルMOSトランジスタN8は、一方にアドレス信号A0を受け、他方がインバータ80の入力ノードに接続され、ANDゲート104からの出力信号をゲートに受ける。NチャネルMOSトランジスタN10は、一方にアドレス信号A1を受け、他方がインバータ84の入力ノードに接続され、ANDゲート104からの出力信号をゲートに受ける。NチャネルMOSトランジスタN12は、一方にアドレス信号A2を受け、他方がインバータ88の入力ノードに接続され、ANDゲート104からの出力信号をゲートに受ける。
【0068】
インバータ122は、バンクアドレス信号BA1を反転した信号を出力する。ANDゲート124は、モードレジスタ設定モード活性化信号MRS、バンクアドレス信号BA0、およびインバータ122からの出力信号の論理積を演算し、その演算結果をNチャネルMOSトランジスタN14〜N18のゲートへ出力する。
【0069】
NチャネルMOSトランジスタN14は、一方にアドレス信号A7を受け、他方がインバータ106の入力ノードに接続され、ANDゲート124からの出力信号をゲートに受ける。NチャネルMOSトランジスタN16は、一方にアドレス信号A8を受け、他方がインバータ110の入力ノードに接続され、ANDゲート124からの出力信号をゲートに受ける。NチャネルMOSトランジスタN18は、一方にアドレス信号A9を受け、他方がインバータ114の入力ノードに接続され、ANDゲート124からの出力信号をゲートに受ける。
【0070】
モードレジスタ241は、モードレジスタ設定モード活性化信号MRSがHレベルであり、かつ、バンクアドレス信号BA0,BA1がいずれもLレベルであるとき、すなわち、MRSコマンドが受付けられたとき、MRSコマンドとともにアドレス信号A0〜A2に対応する端子に受けたバースト長の設定値をインバータ80〜90で構成される3つのラッチ回路に保持する。
【0071】
また、モードレジスタ241は、モードレジスタ設定モード活性化信号MRSがHレベルであり、かつ、バンクアドレス信号BA0,BA1がそれぞれHレベル,Lレベルであるとき、すなわち、EMRSコマンドが受付けられたとき、EMRSコマンドとともにアドレス信号A7〜A9に対応する端子に受けたOCDインピーダンス調整機能に関する設定パラメータをインバータ106〜116で構成される3つのラッチ回路に保持する。
【0072】
モード設定回路242は、ANDゲート92〜96,118と、インバータ98,120とからなる。
【0073】
ANDゲート92は、インバータ82,86からの出力信号の論理積を演算し、その演算結果をANDゲート96へ出力する。ANDゲート94は、インバータ88,120からの出力信号の論理積を演算し、その演算結果をANDゲート96へ出力する。ANDゲート96は、ANDゲート92,94からの出力信号の論理積を演算し、その演算結果をバースト長設定信号BL8として出力する。インバータ98は、ANDゲート96からの出力信号を反転してバースト長設定信号BL4を出力する。バースト長設定信号BL8は、その論理レベルがHレベルのときは、バースト長が「8」で動作することを半導体記憶装置10の各内部回路に指示するための信号であり、バースト長設定信号BL4は、その論理レベルがHレベルのときは、バースト長が「4」で動作することを各内部回路に指示するための信号である。
【0074】
ANDゲート118は、インバータ106,110,116からの出力信号の論理積を演算し、その演算結果を調整モード活性化信号ADJONとして出力する。インバータ120は、ANDゲート118からの出力信号を反転した信号をANDゲート94へ出力する。この調整モード活性化信号ADJONがHレベルになると、OCDインピーダンス調整機能の調整モードが活性化される。
【0075】
すなわち、EMRSコマンドによってOCDインピーダンス調整機能の調整モードが活性化されると、インバータ120の出力はLレベルとなる。したがって、バースト長設定信号BL8,BL4は、それぞれLレベル,Hレベルとなり、外部から設定されているバースト長に拘わらず、バースト長は「4」に内部設定される。
【0076】
そして、OCDインピーダンス調整機能の調整モードが不活性化されると、インバータ120の出力はHレベルとなる。したがって、バースト長設定信号BL8,BL4は、外部から設定されたバースト長の設定値に応じた論理レベルとなる。すなわち、OCDインピーダンス調整機能の調整モードが不活性化されると、半導体記憶装置10は、外部から設定されているバースト長に自動復帰する。
【0077】
なお、上述したモードレジスタおよび拡張モードレジスタにおけるアドレスの定義は、図2および図3に示したものに限られるものではなく、その他のアドレスに定義してもよい。
【0078】
以上のように、実施の形態1による半導体記憶装置10によれば、OCDインピーダンス調整機能の調整モードが活性化されると、バースト長を内部で自動的に規定値の「4」に自動設定するようにしたので、外部からのモード設定の負荷が削減される。また、OCDインピーダンス調整機能の調整モードが不活性化されたときも、元のバースト長に自動復帰するようにしたので、さらにモード設定の負荷は削減され、利用しやすい半導体記憶装置が実現される。
【0079】
[実施の形態2]
実施の形態2では、出力ドライバのサイズを調整するOCDインピーダンス調整機能は、装置の立上げ直後に実行され、そのためバースト長が電源の立上げとともに内部で「4」に自動設定される。
【0080】
実施の形態2による半導体記憶装置10Aの全体構成は、図1に示した実施の形態1による半導体記憶装置10の構成と同じであるので、その説明は繰返さない。
【0081】
図6は、実施の形態2による半導体記憶装置10Aの制御信号バッファに含まれるモードレジスタおよびモード設定回路の構成を示す回路図である。
【0082】
図6を参照して、モードレジスタ243は、インバータ130,134〜140,146,148と、NORゲート132と、ANDゲート150と、NチャネルMOSトランジスタN20〜N24とからなる。
【0083】
インバータ130は、NORゲート132の出力信号を反転した信号をNORゲートに出力する。NORゲート132は、パワーオンリセット信号PORおよびインバータ130からの出力信号の論理和を演算し、その演算結果を反転した信号を出力する。インバータ130およびNORゲート132は、ラッチ回路を構成し、パワーオンリセット信号PORがHレベルであるときは、NORゲート132の出力ノードをLレベルにラッチする。なお、パワーオンリセット信号PORは、電源投入後、電源レベルの立上がりとともにその信号レベルが上昇し、所定時間後にLレベルとなる信号である。
【0084】
また、インバータ134,136およびインバータ138,140も、ラッチ回路を構成する。
【0085】
インバータ146は、バンクアドレス信号BA0を反転した信号を出力する。インバータ148は、バンクアドレス信号BA1を反転した信号を出力する。ANDゲート150は、モードレジスタ設定モード活性化信号MRSおよびインバータ146,148からの出力信号の論理積を演算し、その演算結果をNチャネルMOSトランジスタN20〜N24のゲートへ出力する。
【0086】
NチャネルMOSトランジスタN20は、一方にアドレス信号A0を受け、他方がインバータ130の入力ノードに接続され、ANDゲート150からの出力信号をゲートに受ける。NチャネルMOSトランジスタN22は、一方にアドレス信号A1を受け、他方がインバータ134の入力ノードに接続され、ANDゲート150からの出力信号をゲートに受ける。NチャネルMOSトランジスタN24は、一方にアドレス信号A2を受け、他方がインバータ138の入力ノードに接続され、ANDゲート150からの出力信号をゲートに受ける。
【0087】
モードレジスタ243は、モードレジスタ設定モード活性化信号MRSがHレベルであり、かつ、バンクアドレス信号BA0,BA1がいずれもLレベルであるとき、すなわち、MRSコマンドが受付けられたとき、MRSコマンドとともにアドレス信号A0〜A2に対応する端子に受けたバースト長の設定値をインバータ130、NORゲート132、およびインバータ134〜140で構成される3つのラッチ回路に保持する。
【0088】
モード設定回路244は、ANDゲート142と、インバータ144とからなる。ANDゲート142は、NORゲート132からの出力信号およびインバータ136,138からの出力信号の論理積を演算し、その演算結果をバースト長設定信号BL8として出力する。インバータ144は、ANDゲート142からの出力信号を反転してバースト長設定信号BL4を出力する。なお、バースト長設定信号BL8,BL4については、実施の形態1の説明において図5に示したとおりである。
【0089】
モードレジスタ243においては、電源立上げとともにパワーオンリセット信号PORがHレベルになると、NORゲート132の出力ノードはLレベルとなり、その後パワーオンリセット信号PORがLレベルとなっても、その状態は、インバータ130およびNORゲート132で構成されるラッチ回路によって維持される。したがって、モード設定回路244は、バースト長設定信号BL8,BL4をそれぞれLレベル,Hレベルで出力し、バースト長は「4」に内部設定される。すなわち、電源立上げに伴って、バースト長が内部で「4」に自動設定される。
【0090】
そして、パワーオンリセット信号PORがLレベルとなった後は、外部からバースト長の設定がされない限り、バースト長は「4」に維持される。そして、OCDインピーダンス調整機能が終了し、外部からバースト長が設定されると、インバータ130、NORゲート132、およびインバータ134〜140で構成される3つのラッチ回路にそのバースト長の設定値が保持され、その設定値に応じたバースト長設定信号BL8,BL4がモード設定回路244によって設定される。
【0091】
図7は、パワーオンリセット信号PORを生成する回路の構成を示す回路図である。
【0092】
図7を参照して、この回路は、抵抗R0と、キャパシタC0と、インバータ152と、ノードND2とを含む。抵抗R0は、電源ノード151とノードND2との間に接続される。キャパシタC0は、ノードND2と接地ノードGNDとの間に接続される。インバータ152は、ノードND2が入力ノードに接続され、ノードND2が充電されているときはパワーオンリセット信号PORをLレベルで出力し、ノードND2が充電されていないときは、パワーオンリセット信号PORをHレベルで出力する。
【0093】
図8は、図7に示した回路の動作を説明する動作波形図である。なお、図8においては、図6に示したモード設定回路244によって生成されるバースト長設定信号BL8,BL4の動作波形についても併せて示されている。
【0094】
図8を参照して、時刻T1において電源が投入されると、電源ノード151の電位は徐々に上昇する。一方、電源の投入に伴い、インバータ152に供給される電源(図示せず)も徐々に上昇し、それに応じてパワーオンリセット信号PORも徐々に立上がる。
【0095】
時刻T2において、電源ノード151の電位レベルは安定電位Vddに到達するが、電源ノード151から供給される電荷はキャパシタC0の充電に費やされるため、ノードND2の電位の上昇は、電源ノード151の電位の上昇に対して遅れる。したがって、時刻T2においては、パワーオンリセット信号PORはHレベルとなる。
【0096】
そして、時刻T3において、キャパシタC0が充電され、ノードND2も充電されると、インバータ152によってパワーオンリセット信号PORはLレベルになる。すなわち、電源立上げ直後の時刻T2〜T3の期間だけHレベルとなるパワーオンリセット信号PORを用いて、電源立上げ直後にバースト長設定信号BL8,BL4をそれぞれLレベル,Hレベルに強制的に設定し、パワーオンリセット信号PORが立ち下がった後は、外部からの設定に応じてバースト長が決定されるようにしている。
【0097】
以上のように、実施の形態2による半導体記憶装置10Aによれば、電源立上げ時にバースト長を内部で自動的に規定値の「4」に自動設定するようにしたので、モード設定の負荷が削減され、利用しやすい半導体記憶装置が実現される。
【0098】
[実施の形態3]
実施の形態3による半導体記憶装置10Bは、語構成がx4ビットまたはx8ビットとして機能することができ、語構成の決定は、この半導体記憶装置10Bの製造工程において、ボンディングオプションまたはマスタスライスによって行なわれる。
【0099】
そして、半導体記憶装置10Bは、上述したRDQS機能を備え、語構成がx4ビットとして当該半導体記憶装置10Bが機能する場合、不使用とすべきRDQS機能を内部で強制的に不活性化させる。
【0100】
実施の形態3による半導体記憶装置10Bの全体構成は、図1に示した実施の形態1による半導体記憶装置10の構成と同じであるので、その説明は繰返さない。
【0101】
図9は、実施の形態3による半導体記憶装置10Bの制御信号バッファに含まれるモードレジスタおよびモード設定回路の構成を示す回路図である。
【0102】
図9を参照して、モードレジスタ245は、インバータ160,162,168と、ANDゲート170と、NチャネルMOSトランジスタN26とからなる。
【0103】
インバータ160,162は、一方の出力ノードが他方の入力ノードに接続されてラッチ回路を構成する。インバータ168は、バンクアドレス信号BA1を反転した信号を出力する。ANDゲート170は、モードレジスタ設定モード活性化信号MRS、バンクアドレス信号BA0、およびインバータ168からの出力信号の論理積を演算し、その演算結果をNチャネルMOSトランジスタN26のゲートへ出力する。NチャネルMOSトランジスタN26は、一方にアドレス信号A11を受け、他方がインバータ160の入力ノードに接続され、ANDゲート170からの出力信号をゲートに受ける。
【0104】
モードレジスタ245は、モードレジスタ設定モード活性化信号MRSがHレベルであり、かつ、バンクアドレス信号BA0,BA1がそれぞれHレベル,Lレベルであるとき、すなわち、EMRSコマンドが受付けられたとき、EMRSコマンドとともにアドレス信号A11に対応する端子に受けたRDQS機能活性化の可否を指示するデータをインバータ160,162で構成されるラッチ回路に保持する。
【0105】
モード設定回路246は、ANDゲート164と、インバータ166とからなる。ANDゲート164は、語構成モード信号/X4およびインバータ162からの出力信号の論理積を演算し、RDQS機能の活性化を各内部回路に指示する信号RDQSONとしてその演算結果を出力する。インバータ166は、ANDゲート164からの出力信号を反転し、RDQS機能の不活性化を各内部回路へ指示する信号RDQSOFFを出力する。
【0106】
語構成モード信号/X4は、語構成がx4ビットとして半導体記憶装置10Bが機能するとき、Lレベルとなる信号である。したがって、語構成がx4ビットとして半導体記憶装置10Bが機能するときは、インバータ160,162がラッチするデータに拘わらず、信号RDQSON,RDQSOFFは、それぞれLレベル,Hレベルとなる。すなわち、外部から設定されるRDQS機能の活性化可否の指示に拘わらず、RDQS機能は内部で強制的に不活性化される。
【0107】
以上のように、実施の形態3による半導体記憶装置10Bによれば、語構成がx4ビットとして半導体記憶装置10Bが機能するときは、装置内部で強制的にRDQS機能を不活性化するようにしたので、語構成がx4ビットとして半導体記憶装置10Bが機能するときに誤ってRDQS機能が活性化されることによる誤動作を防止することができる。
【0108】
また、語構成の決定は、製造工程の一部の変更、すなわち、ボンディングオプションやマスタスライスによって行なわれるので、RDQS機能を備えるか否かによって製品自体を作り分ける必要はなく、生産効率の低下を招くこともない。
【0109】
[実施の形態4]
実施の形態4による半導体記憶装置10Cは、オートプリチャージ時のライトリカバリ時間の外部クロック同期機能を備える。
【0110】
上述したように、標準的なDDR−IIにおいては、ライトリカバリ時間の標準仕様として、2〜6クロックが準備されている。しかしながら、動作周波数によっては、必要のないクロック数も存在する。たとえば、動作周波数が3.75n(ナノ)秒であって、ライトリカバリの実力が15nsの場合、ライトリカバリ時間の設定値として5クロック以上は必要ない。このように、製品の動作周波数およびライトリカバリの実力が既知の場合には、必要のないクロック数を縮退することができれば、不必要なカウンタ(上記の場合は5クロックおよび6クロックをカウントするカウンタ)を設ける必要はなく、エリアペナルティを抑えることができる。
【0111】
実施の形態4による半導体記憶装置10Cは、ライトリカバリ時間のクロック数をカウントする回路において、クロック数が5,6に対応するカウンタを有しない。このため、ライトリカバリ動作の実力と動作周波数との関係から決定される、ライトリカバリに必要な外部クロックのクロック数が5および6クロック分に相当する場合は、そのようなシステムにおいて半導体記憶装置10Cを利用することはできないが、それよりも小さい範囲で半導体記憶装置10Cが利用されるときは、クロック数が5,6に対応するカウンタを有しないため、本機能によるエリアペナルティを小さくすることができる。
【0112】
図10は、実施の形態4による半導体記憶装置10Cにおけるオートプリチャージ時のライトリカバリ時間の外部クロック同期機能を説明するための動作波形図である。
【0113】
図10を参照して、半導体記憶装置10Cにおいては、時刻T1において、外部クロックext.CLKの立上がりに応じて外部からライトコマンドが受付けられると、外部から入力されるデータd0〜d3が時刻T2から時刻T5においてメモリセルに書込まれる。そして、すべてのデータがメモリセルに正確に書込まれるためには、最後のデータd3が書込まれてからこの半導体記憶装置10Cの実力に基づいた所定のライトリカバリ時間tWRが必要であるところ、この半導体記憶装置10Cにおいては、外部クロックext.CLKの周期にして3サイクルがライトリカバリ時間tWRとして設定されている。
【0114】
このように、従来、半導体記憶装置内部の遅延によって計時されていたライトリカバリ時間tWRがクロック同期化されることによって、より精度の高い制御が実現されている。
【0115】
実施の形態4による半導体記憶装置10Cの全体構成は、図1に示した実施の形態1による半導体記憶装置10の構成と同じであるので、その説明は繰返さない。
【0116】
図11は、実施の形態4による半導体記憶装置10Cの制御信号バッファに含まれるモードレジスタおよびモード設定回路の構成を示す回路図である。
【0117】
図11を参照して、モードレジスタ247は、インバータ180〜190,198,200と、ANDゲート202と、NチャネルMOSトランジスタN28〜N32とからなる。
【0118】
インバータ180,182は、一方の出力ノードが他方の入力ノードに接続さてラッチ回路を構成する。インバータ184,186およびインバータ188,190も、同様にラッチ回路を構成する。
【0119】
インバータ198は、バンクアドレス信号BA0を反転した信号を出力する。インバータ200は、バンクアドレス信号BA1を反転した信号を出力する。ANDゲート202は、モードレジスタ設定モード活性化信号MRSおよびインバータ198,200からの出力信号の論理積を演算し、その演算結果をNチャネルMOSトランジスタN28〜N32のゲートへ出力する。
【0120】
NチャネルMOSトランジスタN28は、一方にアドレス信号A9を受け、他方がインバータ180の入力ノードに接続され、ANDゲート202からの出力信号をゲートに受ける。NチャネルMOSトランジスタN30は、一方にアドレス信号A10を受け、他方がインバータ184の入力ノードに接続され、ANDゲート202からの出力信号をゲートに受ける。NチャネルMOSトランジスタN32は、一方にアドレス信号A11を受け、他方がインバータ188の入力ノードに接続され、ANDゲート202からの出力信号をゲートに受ける。
【0121】
モードレジスタ247は、モードレジスタ設定モード活性化信号MRSがHレベルであり、かつ、バンクアドレス信号BA0,BA1がいずれもLレベルであるとき、すなわち、MRSコマンドが受付けられたとき、MRSコマンドとともにアドレス信号A9〜A11に対応する端子に受けたライトリカバリ時間tWRの設定値をインバータ180〜190で構成される3つのラッチ回路に保持する。
【0122】
モード設定回路248は、ANDゲート192,194と、NORゲート196とからなる。ANDゲート192は、インバータ182,184,188からの出力信号の論理積を演算し、その演算結果をライトリカバリ時間設定信号WR2として出力する。ANDゲート194は、インバータ180,186,188からの出力信号の論理積を演算し、その演算結果をライトリカバリ時間設定信号WR3として出力する。NORゲート196は、ANDゲート192,194からの出力信号の論理和を演算し、その演算結果を反転した信号をライトリカバリ時間設定信号WR4として出力する。
【0123】
ここで、ライトリカバリ時間設定信号WR2,WR3,WR4は、それぞれライトリカバリ時間tWRが、それぞれ外部クロック周期の2,3,4クロック分であることを規定する信号である。
【0124】
ライトリカバリ時間tWRの設定値として、アドレス信号A9〜A11に対応する端子にそれぞれ「1」,「0」,「0」のデータを受けたとき、すなわち、ライトリカバリ時間tWRとして「クロック数=2」が設定されたときは、インバータ180,184,188の入力ノードの論理レベルは、それぞれHレベル,Lレベル,Lレベルとなる。したがって、ANDゲート192,194の出力は、それぞれHレベル,Lレベルとなり、ライトリカバリ時間設定信号WR2,WR3,WR4は、それぞれHレベル,Lレベル,Lレベルとなる。すなわち、ライトリカバリ時間tWRは2クロックに内部設定される。
【0125】
ライトリカバリ時間tWRの設定値として、アドレス信号A9〜A11に対応する端子にそれぞれ「0」,「1」,「0」のデータを受けたとき、すなわち、ライトリカバリ時間tWRとして「クロック数=3」が設定されたときは、インバータ180,184,188の入力ノードの論理レベルは、それぞれLレベル,Hレベル,Lレベルとなる。したがって、ANDゲート192,194の出力は、それぞれLレベル,Hレベルとなり、ライトリカバリ時間設定信号WR2,WR3,WR4は、それぞれLレベル,Hレベル,Lレベルとなる。すなわち、ライトリカバリ時間tWRは3クロックに内部設定される。
【0126】
ライトリカバリ時間tWRの設定値として、アドレス信号A9〜A11に対応する端子にそれぞれ「1」,「0」,「0」および「0」,「1」,「0」以外のデータを受けたとき、すなわち、ライトリカバリ時間tWRとして2クロックおよび3クロック以外のクロック数が設定されたときは、ANDゲート192,194の出力は、いずれもLレベルとなる。したがって、ライトリカバリ時間設定信号WR2,WR3,WR4は、それぞれLレベル,Lレベル,Hレベルとなり、ライトリカバリ時間tWRは4クロックに内部設定される。すなわち、外部からライトリカバリ時間tWRとして4〜6クロック数が設定されたときは、ライトリカバリ時間tWRは4クロックに縮退される。
【0127】
なお、上述の説明では、半導体記憶装置10Cは、クロック数が5,6に対応するカウンタを有しないものとしたが、使用範囲をさらに拡大するため、クロック数が6に対応するカウンタのみを有しないようにしてもよいし、エリアペナルティの抑制を最優先して、使用範囲が限定が強くなるがさらにクロック数が4以下のカウンタを削減するようにしてもよい。
【0128】
以上のように、実施の形態4による半導体記憶装置10Cによれば、ライトリカバリ時間tWRの設定を一部縮退し、縮退されたクロック数に対応するカウンタを設けないようにしたので、オートプリチャージ時のライトリカバリ時間の外部クロック同期機能を備えるにあたってのエリアペナルティを抑えることができる。
【0129】
今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【0130】
【発明の効果】
この発明による半導体記憶装置によれば、モードレジスタに記憶される第1の動作モードの第1の設定パラメータに応じて第2の動作モードの第2の設定パラメータを内部で自動設定するようにしたので、モードの設定回数が削減され、モードの設定が容易になる。
【0131】
また、この発明による半導体記憶装置によれば、所定の語構成のとき、所定の動作モードの設定パラメータを内部で自動設定するようにしたので、この点においてもモードの設定回数が削減され、モードの設定が容易になる。
【0132】
さらに、この発明による半導体記憶装置によれば、モードレジスタに記憶される第1の設定パラメータが所定の範囲を超えているとき、第1の設定パラメータに代えて所定の範囲内にある第2の設定パラメータを内部で自動設定するようにしたので、第1の設定パラメータに対応する機能によるエリアペナルティが抑えられる。
【図面の簡単な説明】
【図1】この発明の実施の形態1による半導体記憶装置の構成を概略的に示す全体ブロック図である。
【図2】この発明による半導体記憶装置においてMRSコマンドによって設定される主要な動作モードの設定パラメータを示す図である。
【図3】この発明による半導体記憶装置においてEMRSコマンドによって設定される主要な動作モードの設定パラメータを示す図である。
【図4】図1に示す出力バッファに含まれる出力ドライバの構成を示す回路図である。
【図5】図1に示す制御信号バッファに含まれるモードレジスタおよびモード設定回路の構成を示す回路図である。
【図6】実施の形態2による半導体記憶装置の制御信号バッファに含まれるモードレジスタおよびモード設定回路の構成を示す回路図である。
【図7】パワーオンリセット信号を生成する回路の構成を示す回路図である。
【図8】図7に示す回路の動作を説明する動作波形図である。
【図9】実施の形態3による半導体記憶装置の制御信号バッファに含まれるモードレジスタおよびモード設定回路の構成を示す回路図である。
【図10】実施の形態4による半導体記憶装置におけるオートプリチャージ時のライトリカバリ時間の外部クロック同期機能を説明するための動作波形図である。
【図11】実施の形態4による半導体記憶装置の制御信号バッファに含まれるモードレジスタおよびモード設定回路の構成を示す回路図である。
【符号の説明】
10,10A〜10C 半導体記憶装置、12 クロック端子、14 制御信号端子、16 アドレス端子、18 データ入出力端子、20 データストローブ信号入出力端子、22 クロックバッファ、24 制御信号バッファ、26 アドレスバッファ、28,32 入力バッファ、30,34 出力バッファ、36 リードアンプ&P/S変換回路、38 S/P変換回路&ライトドライバ、40 DQS発生回路、41 DLL回路、42 制御回路、44 ロウデコーダ、46 コラムデコーダ、48 プリアンプ&ライトアンプ、50 センスアンプ、52 メモリセルアレイ、60 アドレス領域、62 モードレジスタ領域、241,243,245,247 モードレジスタ、242,244,246,248 モード設定回路、S0〜S10 スイッチ、R0 抵抗、C0 キャパシタ。
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、特に、外部クロックに同期してデータを入出力する半導体記憶装置に関する。
【0002】
【従来の技術】
半導体記憶装置に対する高周波動作化の要求に伴って、外部クロックの立上がりエッジと立下がりエッジとに同期して外部とデータのやり取りを行なうダブルデータレートSDRAM(Double Data Rate SDRAM:以下、DDR SDRAMと称する。)が開発され、実用化されている。
【0003】
DDR−Iと呼ばれる第1世代型のDDR SDRAMは、データ書込時においては、外部クロックの連続する立上がりエッジと立下がりエッジとに同期して受けた2×nビット(nは自然数で、語構成に対応する。)のデータを1サイクル毎にメモリセルアレイに対して一度に書込む2ビットプリフェッチ動作を行なう。一方、データ読出時においては、メモリセルアレイから1サイクル毎に2×nビットのデータが一度に読出され、半サイクル毎にnビットずつ外部へ出力される。
【0004】
そして、近年、さらなる高周波動作化を実現するDDR SDRAMとして、DDR−IIと呼ばれる第2世代型のDDR SDRAMが注目されている。DDR−IIについては、「JEDEC(Joint Electron Device Engineering Council)」と呼ばれる米国の電子デバイス標準化機関においてその標準化が行なわれている(非特許文献1)。
【0005】
DDR−IIの特徴の1つは、4ビットプリフェッチ動作が行なわれることである。DDR−IIにおいては、内部処理の実行が指示されてからメモリセルにアクセスするまでに要する時間自体はDDR−Iと変わらないため、高周波化された動作周波数(外部クロック周波数)に対してメモリセルへのアクセス処理が1サイクル内に終了しない。そこで、DDR−IIにおいては、2サイクルを内部処理の1動作単位とし、その1動作単位毎にメモリセルへのアクセスが行なわれる。
【0006】
書込動作を例に説明すると、データ入力回路の各々において、連続する2サイクルの間に外部クロックの立上がりエッジおよび立下がりエッジに同期して受けた4ビット分のデータが、2サイクル毎にメモリセルアレイに対して一度に書込まれる。このように、DDR−IIにおいては、2ビットプリフェッチ動作を行なうDDR−Iに比べて装置内部のデータ転送レートが2倍になるため、動作周波数が高速化される。
【0007】
このDDR−IIに備えられる標準機能の1つとして、オフチップドライバインピーダンス調整機能(OCD(Off Chip Driver)Impedance Adjustment)がある(以下、「OCDインピーダンス調整機能」とも称する。)。OCDインピーダンス調整機能とは、プロセス変動や使用環境の変化による出力特性のばらつきを抑えるため、外部から出力ドライバのサイズを調整できる機能である。
【0008】
なお、このOCDインピーダンス調整モードにおいては、外部コントローラと調整データのやり取りを行なう必要があるが、その際、バースト長を4とすることが標準仕様として規定されている。
【0009】
また、DDR−IIに備えられるその他の標準機能として、リードデータストローブ機能がある(以下、「RDQS機能」とも称する。)。RDQS機能とは、データ読出時のみデータストローブ信号を出力する機能であって、この機能は、語構成がx4ビットとして機能する半導体記憶装置と、語構成がx8ビットとして機能する半導体記憶装置とを混載させたシステムに対応させるために設けられるものである。RDQS機能が機能しているときは、データ書込時においてデータストローブ信号は機能しない。また、この機能は、1バイト単位でデータが読出される場合に必要とされる機能であって、語構成がx4ビットのときは、RDQS機能は必要ない。
【0010】
さらに、DDR−IIに備えられるその他の標準機能として、オートプリチャージ時のライトリカバリ時間の外部クロック同期機能がある。すなわち、メモリセルにデータが書込まれる際、すべてのデータがメモリセルに正確に書込まれるためには、最後のデータが書込まれてから所定の時間が必要であり、したがって、データ書込後オートプリチャージが実行されるまでにはライトリカバリ時間が必要であるところ、DDR−Iにおいては内部遅延によってライトリカバリ時間が計時されていたのに対し、DDR−IIにおけるこの外部クロック同期機能は、外部クロックをカウントしてライトリカバリ時間を計時するものであり、ライトリカバリ時間の計時時間の精度向上が図られている。
【0011】
【非特許文献1】
“ディーディーアール−II エスディーラム スペシフィケーション(DDR-II SDRAM Specification)”、[online]、平成14年4月、JEDEC(Joint Electron Device Engineering Council)、[平成14年11月26日検索]、インターネット<URL:Http://jedec:passme@jedec.transmeta.com/jedec/ddr2ac/jesd90_20020401.pdf>
【0012】
【発明が解決しようとする課題】
上述したOCDインピーダンス調整機能、RDQS機能およびライトリカバリ時間のクロック同期機能は、外部からモードレジスタ(または拡張モードレジスタ)に各機能(動作モード)に対応する設定パラメータを設定することによって、各機能の動作状態や動作有無などが設定される。
【0013】
ここで、OCDインピーダンス調整機能を実行するには、バースト長を4に設定する必要がある。これは、上述したように、外部コントローラとのデータのやり取りをバースト長4で実行することが標準仕様として規定されているためである。そして、このバースト長も外部からモードレジスタに設定されるものである。すなわち、OCDインピーダンス調整機能を実行するに際しては、バースト長の設定および当該機能の設定の2回、モードレジスタをセットする必要があり、また、当該機能復帰時にも元のバースト長を再度設定する必要がある。これは、ユーザフレンドリーな半導体記憶装置とは言い難い。
【0014】
また、語構成の切換については、生産効率向上の観点から、一部の語構成時にしか使用されない機能であっても機能としては装置に搭載され、製造工程の一部を変更するだけで語構成を切換えることが行なわれる。したがって、語構成がx4ビットで使用される製品であっても、上述したRDQS機能が備えられている場合には、この機能が不使用となるように、外部からモードレジスタに設定する必要がある。しかしながら、語構成がx4ビットで使用される場合に誤ってRDQS機能が活性化されると、半導体記憶装置は誤動作してしまうことになる。
【0015】
また、ライトリカバリ時間のクロック同期機能を実現するためには、設定されるライトリカバリ時間をカウントする回路が半導体記憶装置内部に設けられる。そして、DDR−IIにおいては、ライトリカバリ時間の標準仕様として、2〜6クロックが準備されている。しかしながら、そのようなクロック数をカウントする回路を設ける必要があり、本機能を設けたことによるエリアペナルティが大きい。
【0016】
そこで、この発明は、かかる課題を解決するためになされたものであり、その目的は、モードの設定回数を減らし、モードの設定を容易にした半導体記憶装置を提供することである。
【0017】
また、この発明の別の目的は、エリアペナルティを抑えた半導体記憶装置を提供することである。
【0018】
【課題を解決するための手段】
この発明によれば、半導体記憶装置は、外部クロックに同期してデータを入出力する半導体記憶装置であって、外部から設定され、当該半導体記憶装置における複数の動作モードにそれぞれ対応する複数の設定パラメータを記憶するモードレジスタと、モードレジスタに記憶される第1の動作モードの第1の設定パラメータに応じて第2の動作モードの第2の設定パラメータを内部で自動設定する設定回路と、第1および第2の設定パラメータに基づいて動作する内部回路とを備える。
【0019】
また、この発明によれば、半導体記憶装置は、製造工程において語構成が決定される半導体記憶装置であって、外部から設定され、当該半導体記憶装置における複数の動作モードにそれぞれ対応する複数の設定パラメータを記憶するモードレジスタと、決定された語構成が所定の語構成のとき、複数の動作モードに含まれる所定の動作モードの設定パラメータを内部で自動設定する設定回路と、決定された語構成が所定の語構成のとき、自動設定された設定パラメータに基づいて動作する内部回路とを備える。
【0020】
また、この発明によれば、半導体記憶装置は、外部クロックに同期してデータを入出力する半導体記憶装置であって、外部から設定され、当該半導体記憶装置における動作モードに対応する第1の設定パラメータを記憶するモードレジスタと、モードレジスタに記憶される第1の設定パラメータが所定の範囲を超えているとき、第1の設定パラメータに代えて所定の範囲内にある第2の設定パラメータを内部で自動設定する設定回路と、第2の設定パラメータに基づいて動作する内部回路とを備える。
【0021】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
【0022】
[実施の形態1]
図1は、この発明の実施の形態1による半導体記憶装置の構成を概略的に示す全体ブロック図である。
【0023】
図1を参照して、半導体記憶装置10は、クロック端子12と、制御信号端子14と、アドレス端子16と、データ入出力端子18と、データストローブ信号入出力端子20とを備える。
【0024】
また、半導体記憶装置10は、クロックバッファ22と、制御信号バッファ24と、アドレスバッファ26と、データDQ0〜DQ7に関する入力バッファ28および出力バッファ30と、データストローブ信号DQS,/DQSに関する入力バッファ32および出力バッファ34とを備える。
【0025】
さらに、半導体記憶装置10は、リードアンプ&P/S(パラレル/シリアル)変換回路36と、S/P(シリアル/パラレル)変換回路&ライトドライバ38と、DQS発生回路40と、DLL回路41とを備える。
【0026】
また、さらに、半導体記憶装置10は、制御回路42と、ロウデコーダ44と、コラムデコーダ46と、プリアンプ&ライトアンプ48と、センスアンプ50と、メモリセルアレイ52とを備える。
【0027】
クロック端子12は、外部クロックext.CLK、それに相補な外部クロックext./CLKおよびクロックイネーブル信号CKEを受ける。制御信号端子14は、チップセレクト信号/CS、ロウアドレスストローブ信号/RAS、コラムアドレスストローブ信号/CAS、ライトイネーブル信号/WEおよびライトマスク信号DMのコマンド制御信号を受ける。アドレス端子16は、アドレス信号A0〜A13およびバンクアドレス信号BA0,BA1を受ける。
【0028】
クロックバッファ22は、外部クロックext.CLK,ext./CLKおよびクロックイネーブル信号CKEを受けて内部クロックCLKを発生し、制御信号バッファ24、アドレスバッファ26および制御回路42へ出力する。
【0029】
制御信号バッファ24は、クロックバッファ22から受ける内部クロックCLKに同期して、チップセレクト信号/CS、ロウアドレスストローブ信号/RAS、コラムアドレスストローブ信号/CAS、ライトイネーブル信号/WEおよびライトマスク信号DMを取込んでラッチし、それぞれに対応する各内部制御信号を制御回路42へ出力する。
【0030】
また、制御信号バッファ24は、モードレジスタとモード設定回路とを含む(図示せず)。モードレジスタは、当該半導体記憶装置10における複数の動作モードにそれぞれ対応する設定パラメータを記憶する。すなわち、外部からモードレジスタコマンド(以下、「MRSコマンド」とも称する。)または拡張モードレジスタコマンド(以下、「EMRSコマンド」とも称する。)を受けると、それらのコマンドと同時にアドレス端子16から入力される設定パラメータがモードレジスタにセットされる。この半導体記憶装置10における動作モード、および動作モードに対応する設定パラメータについては、後ほど説明する。
【0031】
なお、MRSコマンドは、チップセレクト信号/CS、ロウアドレスストローブ信号/RAS、コラムアドレスストローブ信号/CAS、およびライトイネーブル信号/WEの論理レベルがいずれもL(論理ロー)レベルであり、かつ、バンクアドレス信号BA0,BA1がいずれもLレベルであるときに対応する。また、EMRSコマンドは、チップセレクト信号/CS、ロウアドレスストローブ信号/RAS、コラムアドレスストローブ信号/CAS、およびライトイネーブル信号/WEの論理レベルがいずれもLレベルであり、かつ、バンクアドレス信号BA0,BA1がそれぞれH(論理ハイ)レベル,Lレベルであるときに対応する。
【0032】
モード設定回路は、モードレジスタに記憶される設定パラメータに基づいて、最終的に当該半導体記憶装置10の各内部回路に指示する各動作モードのパラメータを設定する。モードレジスタおよびモード設定回路の構成については、後ほど詳しく述べる。
【0033】
アドレスバッファ26は、クロックバッファ22から受ける内部クロックCLKに同期して、アドレス信号A0〜A13とバンクアドレス信号BA0,BA1とを取込んでラッチし、内部アドレス信号を発生してロウデコーダ44、コラムデコーダ46、および制御信号バッファ24へ出力する。
【0034】
データ入出力端子18は、半導体記憶装置10において読み書きされるデータを外部とやり取りする端子であって、データ書込時は外部からデータDQ0〜DQ7を受け、データ読出時はデータDQ0〜DQ7を外部へ出力する。データストローブ信号入出力端子20は、データ書込時は外部から受けるデータDQ0〜DQ7のタイミングエッジと一致もしくは同期するデータストローブ信号DQS,/DQSを外部から受け、データ読出時は外部へ出力されるデータDQ0〜DQ7のタイミングエッジと一致もしくは同期するデータストローブ信号DQS,/DQSを外部へ出力する。
【0035】
入力バッファ28は、入力バッファ32がデータストローブ信号入出力端子20を介して外部から受けるデータストローブ信号DQS,/DQSに同期して、データ入出力端子18が外部から受けたデータDQ0〜DQ7を受ける。
【0036】
出力バッファ30は、DLL回路41によって生成されるDLLクロックに同期して動作し、データDQ0〜DQ7をデータ入出力端子18へ半サイクル毎に出力する。出力バッファ34は、データDQ0〜DQ7を出力する出力バッファ30とともにDLLクロックに同期して動作し、DQS発生回路40が発生するデータストローブ信号DQS,/DQSをデータストローブ信号入出力端子20へ出力する。
【0037】
リードアンプ&P/S変換回路36は、データ読出時において、プリアンプ&ライトアンプ48から受ける読出データを増幅し、各データDQi(i:0〜7)として一度に読出された4ビット分のデータを順序付けして出力バッファ30へ出力する。S/P変換回路&ライトドライバ38は、データ書込時において、半サイクル毎に1ビットずつ入力バッファ28から受ける各データDQiを2サイクル毎に4ビット並列にプリアンプ&ライトアンプ48へ出力する。
【0038】
制御回路42は、制御信号バッファ24から受ける内部制御信号に基づいて内部制御コマンドを発生する。そして、制御回路42は、発生した内部制御コマンドをロウデコーダ44、コラムデコーダ46およびプリアンプ&ライトアンプ48に出力し、これらの各回路の動作を制御する。これによって、メモリセルアレイ52に対するデータDQ0〜DQ7の読み書きが行なわれる。また、制御回路42は、取込んだ内部制御信号に基づいて、DQS発生回路40におけるデータストローブ信号の発生についての制御も行なう。
【0039】
データを記憶するメモリセルアレイ52は、各々が独立して動作が可能な4つのバンクからなり、センスアンプ50を介してデータの読み書きが行なわれる。
【0040】
DLL回路41は、出力バッファ30から出力されるデータDQ0〜DQ7が、外部クロックext.CLK,ext./CLKおよび出力バッファ34から出力されるデータストローブ信号DQSとそれぞれ所定のタイミング差以内で出力されるように、各回路動作および信号伝搬の遅延を考慮して外部クロックのエッジに対して適当な時間だけ戻されたDLLクロックを生成する。
【0041】
この半導体記憶装置10は、4ビットプリフェッチ動作を行なう。すなわち、半導体記憶装置10は、データ書込時においては、データストローブ信号の立上がりおよび立下がりに同期して半サイクル毎に8ビットのデータ(DQ0〜DQ7)を取込み、半サイクル4回分すなわち2サイクル分の4×8ビットのデータを2サイクル毎にメモリセルアレイ52に書込む。
【0042】
また、データ読出時においては、4×8ビットのデータが2サイクル毎にメモリセルアレイ52から読出され、データストローブ信号の立上がりおよび立下がりに同期して半サイクル毎に8ビットずつ外部へ出力される。
【0043】
図2は、この発明による半導体記憶装置においてMRSコマンドによって設定される主要な動作モードの設定パラメータを示す図である。なお、図2においては、本発明に直接関連する動作モードおよび対応する設定パラメータのみが示されている。
【0044】
図2を参照して、アドレス領域60は、アドレス端子16に対応し、モードレジスタ領域62は、MRSコマンドとともにアドレス端子16から入力された各設定パラメータが格納される領域である。
【0045】
バンクアドレス信号BA0,BA1に対応する端子と対応付けられる領域64には、受けたコマンドがMRSコマンドであるかEMRSコマンドであるかについての設定パラメータが格納される。すなわち、バンクアドレス信号BA0,BA1がいずれも「0(Lレベル)」であるときは、MRSコマンドであることに対応し、バンクアドレス信号BA0,BA1がそれぞれ「1(Hレベル)」,「0」であるときは、EMRSコマンドであることに対応する。図2においては、バンクアドレス信号BA0,BA1がいずれも「0」であり、MRSコマンドが受付けられたことがわかる。
【0046】
アドレス信号A7に対応する端子と対応付けられる領域66には、半導体記憶装置10の全体動作モードについての設定パラメータが格納される。すなわち、アドレス信号A7が「0」であるときは、モードレジスタ設定モード(MRS)が設定されたことに対応し、アドレス信号A7が「1」であるときは、通常動作モード(NA)が設定されたことに対応する。
【0047】
アドレス信号A0〜A2に対応する端子と対応付けられる領域68には、バースト長が設定される。この半導体記憶装置10においては、バースト長は、「4」または「8」を選択することができ、アドレス信号A0〜A2がそれぞれ「0」,「1」,「0」のときは、バースト長が「4」に対応し、アドレス信号A0〜A2がそれぞれ「1」,「1」,「0」のときは、バースト長が「8」に対応する。
【0048】
アドレス信号A9〜A11に対応する端子と対応付けられる領域70には、ライトリカバリ時間tWRが設定される。すなわち、アドレス信号A9〜A11がそれぞれ「1」,「0」,「0」のときは、ライトリカバリ時間tWRが2クロック分であることに対応し、アドレス信号A9〜A11がそれぞれ「0」,「1」,「0」のときは、ライトリカバリ時間tWRが3クロック分であることに対応する。
【0049】
また、アドレス信号A9〜A11がそれぞれ「1」,「1」,「0」のときは、ライトリカバリ時間tWRが4クロック分であることに対応し、アドレス信号A9〜A11がそれぞれ「0」,「0」,「1」のときは、ライトリカバリ時間tWRが5クロック分であることに対応し、アドレス信号A9〜A11がそれぞれ「1」,「0」,「1」のときは、ライトリカバリ時間tWRが6クロック分であることに対応する。
【0050】
図3は、この発明による半導体記憶装置においてEMRSコマンドによって設定される主要な動作モードの設定パラメータを示す図である。なお、図3においても、本発明に直接関連する動作モードおよび対応する設定パラメータのみが示されている。
【0051】
図3を参照して、アドレス領域60は、アドレス端子16に対応し、モードレジスタ領域62は、EMRSコマンドとともにアドレス端子16から入力された各設定パラメータが格納される領域である。
【0052】
図3においては、バンクアドレス信号BA0,BA1に対応する端子と対応付けられる領域64のデータが「1」,「0」であり、EMRSコマンドが受付けられたことがわかる。
【0053】
アドレス信号A7〜A9に対応する端子と対応付けられる領域72には、OCDインピーダンス調整機能についての設定パラメータが格納される。すなわち、アドレス信号A7〜A9がいずれも「0」のときは、OCD校正モードの終了に対応する。また、アドレス信号A7〜A9がそれぞれ「1」,「0」,「0」のときは、出力テストパターンDrive(1)の実行指示に対応し、アドレス信号A7〜A9がそれぞれ「0」,「1」,「0」のときは、出力テストパターンDrive(0)の実行指示に対応する。
【0054】
さらに、アドレス信号A7〜A9がそれぞれ「0」,「0」,「1」のときは、調整モードの実行指示に対応し、出力バッファ30における出力ドライバの出力インピーダンスの調整が実行される。なお、アドレス信号A7〜A9がいずれも「1」のときは、所定のデフォルト値に調整値が設定される。
【0055】
アドレス信号A11に対応する端子と対応付けられる領域74には、RDQS機能を活性化させるか否かについての設定パラメータが格納される。すなわち、アドレス信号A11が「0」のときは、RDQS機能を不活性化する指示に対応し、アドレス信号A11が「1」であるときは、RDQS機能を活性化する指示に対応する。
【0056】
図4は、図1に示した出力バッファ30,34に含まれる出力ドライバの構成を示す回路図である。なお、データDQ0〜DQ7およびデータストローブ信号DQS,/DQSそれぞれに対応する各出力ドライバの構成は同じであり、図4においては、データDQiに対応する出力ドライバについて示されている。
【0057】
図4を参照して、出力ドライバは、PチャネルMOSトランジスタP0〜P6と、NチャネルMOSトランジスタN0〜N6と、スイッチS0〜S10と、出力ノードND0とからなる。
【0058】
PチャネルMOSトランジスタP0は、電源ノードVddと出力ノードND0との間に接続され、出力データDQiに対応する内部データIDQiの反転データ/IDQi(以下、内部データ/IDQiと称する。)をゲートに受ける。NチャネルMOSトランジスタN0は、出力ノードND0と接地ノードGNDとの間に接続され、内部データ/IDQiをゲートに受ける。
【0059】
PチャネルMOSトランジスタP2〜P6は、電源ノードVddと出力ノードND0との間に接続され、それぞれスイッチS0〜S4からの出力信号をゲートに受ける。NチャネルMOSトランジスタN2〜N6は、出力ノードND0と接地ノードGNDとの間に接続され、それぞれスイッチS6〜S10からの出力信号をゲートに受ける。
【0060】
スイッチS0〜S4は、上述したOCDインピーダンス調整機能の調整モード時、外部から受ける調整信号に応じてそのスイッチを切換え、電源ノードVddおよび内部データ/IDQiに対応するノードのいずれかを対応するPチャネルMOSトランジスタのゲートと接続する。スイッチS6〜S10は、外部から受ける調整信号に応じてそのスイッチを切換え、接地ノードGNDおよび内部データ/IDQiに対応するノードのいずれかを対応するNチャネルMOSトランジスタのゲートと接続する。
【0061】
EMRSコマンドによってOCDインピーダンス調整機能における調整モードが活性化されると、バースト長が「4」に自動設定され、外部コントローラから入力バッファ28にバースト長「4」の調整信号が入力される。そして、スイッチS0〜S4において、内部データ/IDQiを選択するスイッチの数が多いほど、出力データをHレベルにプルアップする駆動能力が大きくなり、スイッチS6〜S10において、内部データ/IDQiを選択するスイッチの数が多いほど、出力データをLレベルにプルダウンする駆動能力が大きくなる。
【0062】
このようにして、この半導体記憶装置10における出力ドライバは、外部コントローラからそのサイズが調整できる。そして、上述したように、この調整モードは、バースト長が「4」で動作する必要がある。そこで、この半導体記憶装置10においては、OCDインピーダンス調整機能における調整モードが設定されると、そのときに外部から設定されているバースト長に拘わらず、内部でバースト長を「4」に自動設定する。
【0063】
図5は、図1に示した制御信号バッファ24に含まれるモードレジスタおよびモード設定回路の構成を示す回路図である。
【0064】
図5を参照して、モードレジスタ241は、インバータ80〜90,100,102,106〜116,122と、ANDゲート104,124と、NチャネルMOSトランジスタN8〜N18とからなる。
【0065】
インバータ80,82は、一方の出力ノードが他方の入力ノードに接続されてラッチ回路を構成する。インバータ84,86、インバータ88,90、インバータ106,108、インバータ110,112、およびインバータ114,116も、同様にラッチ回路を構成する。
【0066】
インバータ100は、バンクアドレス信号BA0を反転した信号を出力する。インバータ102は、バンクアドレス信号BA1を反転した信号を出力する。ANDゲート104は、モードレジスタ設定モード活性化信号MRSおよびインバータ100,102からの出力信号の論理積を演算し、その演算結果をNチャネルMOSトランジスタN8〜N12のゲートへ出力する。
【0067】
NチャネルMOSトランジスタN8は、一方にアドレス信号A0を受け、他方がインバータ80の入力ノードに接続され、ANDゲート104からの出力信号をゲートに受ける。NチャネルMOSトランジスタN10は、一方にアドレス信号A1を受け、他方がインバータ84の入力ノードに接続され、ANDゲート104からの出力信号をゲートに受ける。NチャネルMOSトランジスタN12は、一方にアドレス信号A2を受け、他方がインバータ88の入力ノードに接続され、ANDゲート104からの出力信号をゲートに受ける。
【0068】
インバータ122は、バンクアドレス信号BA1を反転した信号を出力する。ANDゲート124は、モードレジスタ設定モード活性化信号MRS、バンクアドレス信号BA0、およびインバータ122からの出力信号の論理積を演算し、その演算結果をNチャネルMOSトランジスタN14〜N18のゲートへ出力する。
【0069】
NチャネルMOSトランジスタN14は、一方にアドレス信号A7を受け、他方がインバータ106の入力ノードに接続され、ANDゲート124からの出力信号をゲートに受ける。NチャネルMOSトランジスタN16は、一方にアドレス信号A8を受け、他方がインバータ110の入力ノードに接続され、ANDゲート124からの出力信号をゲートに受ける。NチャネルMOSトランジスタN18は、一方にアドレス信号A9を受け、他方がインバータ114の入力ノードに接続され、ANDゲート124からの出力信号をゲートに受ける。
【0070】
モードレジスタ241は、モードレジスタ設定モード活性化信号MRSがHレベルであり、かつ、バンクアドレス信号BA0,BA1がいずれもLレベルであるとき、すなわち、MRSコマンドが受付けられたとき、MRSコマンドとともにアドレス信号A0〜A2に対応する端子に受けたバースト長の設定値をインバータ80〜90で構成される3つのラッチ回路に保持する。
【0071】
また、モードレジスタ241は、モードレジスタ設定モード活性化信号MRSがHレベルであり、かつ、バンクアドレス信号BA0,BA1がそれぞれHレベル,Lレベルであるとき、すなわち、EMRSコマンドが受付けられたとき、EMRSコマンドとともにアドレス信号A7〜A9に対応する端子に受けたOCDインピーダンス調整機能に関する設定パラメータをインバータ106〜116で構成される3つのラッチ回路に保持する。
【0072】
モード設定回路242は、ANDゲート92〜96,118と、インバータ98,120とからなる。
【0073】
ANDゲート92は、インバータ82,86からの出力信号の論理積を演算し、その演算結果をANDゲート96へ出力する。ANDゲート94は、インバータ88,120からの出力信号の論理積を演算し、その演算結果をANDゲート96へ出力する。ANDゲート96は、ANDゲート92,94からの出力信号の論理積を演算し、その演算結果をバースト長設定信号BL8として出力する。インバータ98は、ANDゲート96からの出力信号を反転してバースト長設定信号BL4を出力する。バースト長設定信号BL8は、その論理レベルがHレベルのときは、バースト長が「8」で動作することを半導体記憶装置10の各内部回路に指示するための信号であり、バースト長設定信号BL4は、その論理レベルがHレベルのときは、バースト長が「4」で動作することを各内部回路に指示するための信号である。
【0074】
ANDゲート118は、インバータ106,110,116からの出力信号の論理積を演算し、その演算結果を調整モード活性化信号ADJONとして出力する。インバータ120は、ANDゲート118からの出力信号を反転した信号をANDゲート94へ出力する。この調整モード活性化信号ADJONがHレベルになると、OCDインピーダンス調整機能の調整モードが活性化される。
【0075】
すなわち、EMRSコマンドによってOCDインピーダンス調整機能の調整モードが活性化されると、インバータ120の出力はLレベルとなる。したがって、バースト長設定信号BL8,BL4は、それぞれLレベル,Hレベルとなり、外部から設定されているバースト長に拘わらず、バースト長は「4」に内部設定される。
【0076】
そして、OCDインピーダンス調整機能の調整モードが不活性化されると、インバータ120の出力はHレベルとなる。したがって、バースト長設定信号BL8,BL4は、外部から設定されたバースト長の設定値に応じた論理レベルとなる。すなわち、OCDインピーダンス調整機能の調整モードが不活性化されると、半導体記憶装置10は、外部から設定されているバースト長に自動復帰する。
【0077】
なお、上述したモードレジスタおよび拡張モードレジスタにおけるアドレスの定義は、図2および図3に示したものに限られるものではなく、その他のアドレスに定義してもよい。
【0078】
以上のように、実施の形態1による半導体記憶装置10によれば、OCDインピーダンス調整機能の調整モードが活性化されると、バースト長を内部で自動的に規定値の「4」に自動設定するようにしたので、外部からのモード設定の負荷が削減される。また、OCDインピーダンス調整機能の調整モードが不活性化されたときも、元のバースト長に自動復帰するようにしたので、さらにモード設定の負荷は削減され、利用しやすい半導体記憶装置が実現される。
【0079】
[実施の形態2]
実施の形態2では、出力ドライバのサイズを調整するOCDインピーダンス調整機能は、装置の立上げ直後に実行され、そのためバースト長が電源の立上げとともに内部で「4」に自動設定される。
【0080】
実施の形態2による半導体記憶装置10Aの全体構成は、図1に示した実施の形態1による半導体記憶装置10の構成と同じであるので、その説明は繰返さない。
【0081】
図6は、実施の形態2による半導体記憶装置10Aの制御信号バッファに含まれるモードレジスタおよびモード設定回路の構成を示す回路図である。
【0082】
図6を参照して、モードレジスタ243は、インバータ130,134〜140,146,148と、NORゲート132と、ANDゲート150と、NチャネルMOSトランジスタN20〜N24とからなる。
【0083】
インバータ130は、NORゲート132の出力信号を反転した信号をNORゲートに出力する。NORゲート132は、パワーオンリセット信号PORおよびインバータ130からの出力信号の論理和を演算し、その演算結果を反転した信号を出力する。インバータ130およびNORゲート132は、ラッチ回路を構成し、パワーオンリセット信号PORがHレベルであるときは、NORゲート132の出力ノードをLレベルにラッチする。なお、パワーオンリセット信号PORは、電源投入後、電源レベルの立上がりとともにその信号レベルが上昇し、所定時間後にLレベルとなる信号である。
【0084】
また、インバータ134,136およびインバータ138,140も、ラッチ回路を構成する。
【0085】
インバータ146は、バンクアドレス信号BA0を反転した信号を出力する。インバータ148は、バンクアドレス信号BA1を反転した信号を出力する。ANDゲート150は、モードレジスタ設定モード活性化信号MRSおよびインバータ146,148からの出力信号の論理積を演算し、その演算結果をNチャネルMOSトランジスタN20〜N24のゲートへ出力する。
【0086】
NチャネルMOSトランジスタN20は、一方にアドレス信号A0を受け、他方がインバータ130の入力ノードに接続され、ANDゲート150からの出力信号をゲートに受ける。NチャネルMOSトランジスタN22は、一方にアドレス信号A1を受け、他方がインバータ134の入力ノードに接続され、ANDゲート150からの出力信号をゲートに受ける。NチャネルMOSトランジスタN24は、一方にアドレス信号A2を受け、他方がインバータ138の入力ノードに接続され、ANDゲート150からの出力信号をゲートに受ける。
【0087】
モードレジスタ243は、モードレジスタ設定モード活性化信号MRSがHレベルであり、かつ、バンクアドレス信号BA0,BA1がいずれもLレベルであるとき、すなわち、MRSコマンドが受付けられたとき、MRSコマンドとともにアドレス信号A0〜A2に対応する端子に受けたバースト長の設定値をインバータ130、NORゲート132、およびインバータ134〜140で構成される3つのラッチ回路に保持する。
【0088】
モード設定回路244は、ANDゲート142と、インバータ144とからなる。ANDゲート142は、NORゲート132からの出力信号およびインバータ136,138からの出力信号の論理積を演算し、その演算結果をバースト長設定信号BL8として出力する。インバータ144は、ANDゲート142からの出力信号を反転してバースト長設定信号BL4を出力する。なお、バースト長設定信号BL8,BL4については、実施の形態1の説明において図5に示したとおりである。
【0089】
モードレジスタ243においては、電源立上げとともにパワーオンリセット信号PORがHレベルになると、NORゲート132の出力ノードはLレベルとなり、その後パワーオンリセット信号PORがLレベルとなっても、その状態は、インバータ130およびNORゲート132で構成されるラッチ回路によって維持される。したがって、モード設定回路244は、バースト長設定信号BL8,BL4をそれぞれLレベル,Hレベルで出力し、バースト長は「4」に内部設定される。すなわち、電源立上げに伴って、バースト長が内部で「4」に自動設定される。
【0090】
そして、パワーオンリセット信号PORがLレベルとなった後は、外部からバースト長の設定がされない限り、バースト長は「4」に維持される。そして、OCDインピーダンス調整機能が終了し、外部からバースト長が設定されると、インバータ130、NORゲート132、およびインバータ134〜140で構成される3つのラッチ回路にそのバースト長の設定値が保持され、その設定値に応じたバースト長設定信号BL8,BL4がモード設定回路244によって設定される。
【0091】
図7は、パワーオンリセット信号PORを生成する回路の構成を示す回路図である。
【0092】
図7を参照して、この回路は、抵抗R0と、キャパシタC0と、インバータ152と、ノードND2とを含む。抵抗R0は、電源ノード151とノードND2との間に接続される。キャパシタC0は、ノードND2と接地ノードGNDとの間に接続される。インバータ152は、ノードND2が入力ノードに接続され、ノードND2が充電されているときはパワーオンリセット信号PORをLレベルで出力し、ノードND2が充電されていないときは、パワーオンリセット信号PORをHレベルで出力する。
【0093】
図8は、図7に示した回路の動作を説明する動作波形図である。なお、図8においては、図6に示したモード設定回路244によって生成されるバースト長設定信号BL8,BL4の動作波形についても併せて示されている。
【0094】
図8を参照して、時刻T1において電源が投入されると、電源ノード151の電位は徐々に上昇する。一方、電源の投入に伴い、インバータ152に供給される電源(図示せず)も徐々に上昇し、それに応じてパワーオンリセット信号PORも徐々に立上がる。
【0095】
時刻T2において、電源ノード151の電位レベルは安定電位Vddに到達するが、電源ノード151から供給される電荷はキャパシタC0の充電に費やされるため、ノードND2の電位の上昇は、電源ノード151の電位の上昇に対して遅れる。したがって、時刻T2においては、パワーオンリセット信号PORはHレベルとなる。
【0096】
そして、時刻T3において、キャパシタC0が充電され、ノードND2も充電されると、インバータ152によってパワーオンリセット信号PORはLレベルになる。すなわち、電源立上げ直後の時刻T2〜T3の期間だけHレベルとなるパワーオンリセット信号PORを用いて、電源立上げ直後にバースト長設定信号BL8,BL4をそれぞれLレベル,Hレベルに強制的に設定し、パワーオンリセット信号PORが立ち下がった後は、外部からの設定に応じてバースト長が決定されるようにしている。
【0097】
以上のように、実施の形態2による半導体記憶装置10Aによれば、電源立上げ時にバースト長を内部で自動的に規定値の「4」に自動設定するようにしたので、モード設定の負荷が削減され、利用しやすい半導体記憶装置が実現される。
【0098】
[実施の形態3]
実施の形態3による半導体記憶装置10Bは、語構成がx4ビットまたはx8ビットとして機能することができ、語構成の決定は、この半導体記憶装置10Bの製造工程において、ボンディングオプションまたはマスタスライスによって行なわれる。
【0099】
そして、半導体記憶装置10Bは、上述したRDQS機能を備え、語構成がx4ビットとして当該半導体記憶装置10Bが機能する場合、不使用とすべきRDQS機能を内部で強制的に不活性化させる。
【0100】
実施の形態3による半導体記憶装置10Bの全体構成は、図1に示した実施の形態1による半導体記憶装置10の構成と同じであるので、その説明は繰返さない。
【0101】
図9は、実施の形態3による半導体記憶装置10Bの制御信号バッファに含まれるモードレジスタおよびモード設定回路の構成を示す回路図である。
【0102】
図9を参照して、モードレジスタ245は、インバータ160,162,168と、ANDゲート170と、NチャネルMOSトランジスタN26とからなる。
【0103】
インバータ160,162は、一方の出力ノードが他方の入力ノードに接続されてラッチ回路を構成する。インバータ168は、バンクアドレス信号BA1を反転した信号を出力する。ANDゲート170は、モードレジスタ設定モード活性化信号MRS、バンクアドレス信号BA0、およびインバータ168からの出力信号の論理積を演算し、その演算結果をNチャネルMOSトランジスタN26のゲートへ出力する。NチャネルMOSトランジスタN26は、一方にアドレス信号A11を受け、他方がインバータ160の入力ノードに接続され、ANDゲート170からの出力信号をゲートに受ける。
【0104】
モードレジスタ245は、モードレジスタ設定モード活性化信号MRSがHレベルであり、かつ、バンクアドレス信号BA0,BA1がそれぞれHレベル,Lレベルであるとき、すなわち、EMRSコマンドが受付けられたとき、EMRSコマンドとともにアドレス信号A11に対応する端子に受けたRDQS機能活性化の可否を指示するデータをインバータ160,162で構成されるラッチ回路に保持する。
【0105】
モード設定回路246は、ANDゲート164と、インバータ166とからなる。ANDゲート164は、語構成モード信号/X4およびインバータ162からの出力信号の論理積を演算し、RDQS機能の活性化を各内部回路に指示する信号RDQSONとしてその演算結果を出力する。インバータ166は、ANDゲート164からの出力信号を反転し、RDQS機能の不活性化を各内部回路へ指示する信号RDQSOFFを出力する。
【0106】
語構成モード信号/X4は、語構成がx4ビットとして半導体記憶装置10Bが機能するとき、Lレベルとなる信号である。したがって、語構成がx4ビットとして半導体記憶装置10Bが機能するときは、インバータ160,162がラッチするデータに拘わらず、信号RDQSON,RDQSOFFは、それぞれLレベル,Hレベルとなる。すなわち、外部から設定されるRDQS機能の活性化可否の指示に拘わらず、RDQS機能は内部で強制的に不活性化される。
【0107】
以上のように、実施の形態3による半導体記憶装置10Bによれば、語構成がx4ビットとして半導体記憶装置10Bが機能するときは、装置内部で強制的にRDQS機能を不活性化するようにしたので、語構成がx4ビットとして半導体記憶装置10Bが機能するときに誤ってRDQS機能が活性化されることによる誤動作を防止することができる。
【0108】
また、語構成の決定は、製造工程の一部の変更、すなわち、ボンディングオプションやマスタスライスによって行なわれるので、RDQS機能を備えるか否かによって製品自体を作り分ける必要はなく、生産効率の低下を招くこともない。
【0109】
[実施の形態4]
実施の形態4による半導体記憶装置10Cは、オートプリチャージ時のライトリカバリ時間の外部クロック同期機能を備える。
【0110】
上述したように、標準的なDDR−IIにおいては、ライトリカバリ時間の標準仕様として、2〜6クロックが準備されている。しかしながら、動作周波数によっては、必要のないクロック数も存在する。たとえば、動作周波数が3.75n(ナノ)秒であって、ライトリカバリの実力が15nsの場合、ライトリカバリ時間の設定値として5クロック以上は必要ない。このように、製品の動作周波数およびライトリカバリの実力が既知の場合には、必要のないクロック数を縮退することができれば、不必要なカウンタ(上記の場合は5クロックおよび6クロックをカウントするカウンタ)を設ける必要はなく、エリアペナルティを抑えることができる。
【0111】
実施の形態4による半導体記憶装置10Cは、ライトリカバリ時間のクロック数をカウントする回路において、クロック数が5,6に対応するカウンタを有しない。このため、ライトリカバリ動作の実力と動作周波数との関係から決定される、ライトリカバリに必要な外部クロックのクロック数が5および6クロック分に相当する場合は、そのようなシステムにおいて半導体記憶装置10Cを利用することはできないが、それよりも小さい範囲で半導体記憶装置10Cが利用されるときは、クロック数が5,6に対応するカウンタを有しないため、本機能によるエリアペナルティを小さくすることができる。
【0112】
図10は、実施の形態4による半導体記憶装置10Cにおけるオートプリチャージ時のライトリカバリ時間の外部クロック同期機能を説明するための動作波形図である。
【0113】
図10を参照して、半導体記憶装置10Cにおいては、時刻T1において、外部クロックext.CLKの立上がりに応じて外部からライトコマンドが受付けられると、外部から入力されるデータd0〜d3が時刻T2から時刻T5においてメモリセルに書込まれる。そして、すべてのデータがメモリセルに正確に書込まれるためには、最後のデータd3が書込まれてからこの半導体記憶装置10Cの実力に基づいた所定のライトリカバリ時間tWRが必要であるところ、この半導体記憶装置10Cにおいては、外部クロックext.CLKの周期にして3サイクルがライトリカバリ時間tWRとして設定されている。
【0114】
このように、従来、半導体記憶装置内部の遅延によって計時されていたライトリカバリ時間tWRがクロック同期化されることによって、より精度の高い制御が実現されている。
【0115】
実施の形態4による半導体記憶装置10Cの全体構成は、図1に示した実施の形態1による半導体記憶装置10の構成と同じであるので、その説明は繰返さない。
【0116】
図11は、実施の形態4による半導体記憶装置10Cの制御信号バッファに含まれるモードレジスタおよびモード設定回路の構成を示す回路図である。
【0117】
図11を参照して、モードレジスタ247は、インバータ180〜190,198,200と、ANDゲート202と、NチャネルMOSトランジスタN28〜N32とからなる。
【0118】
インバータ180,182は、一方の出力ノードが他方の入力ノードに接続さてラッチ回路を構成する。インバータ184,186およびインバータ188,190も、同様にラッチ回路を構成する。
【0119】
インバータ198は、バンクアドレス信号BA0を反転した信号を出力する。インバータ200は、バンクアドレス信号BA1を反転した信号を出力する。ANDゲート202は、モードレジスタ設定モード活性化信号MRSおよびインバータ198,200からの出力信号の論理積を演算し、その演算結果をNチャネルMOSトランジスタN28〜N32のゲートへ出力する。
【0120】
NチャネルMOSトランジスタN28は、一方にアドレス信号A9を受け、他方がインバータ180の入力ノードに接続され、ANDゲート202からの出力信号をゲートに受ける。NチャネルMOSトランジスタN30は、一方にアドレス信号A10を受け、他方がインバータ184の入力ノードに接続され、ANDゲート202からの出力信号をゲートに受ける。NチャネルMOSトランジスタN32は、一方にアドレス信号A11を受け、他方がインバータ188の入力ノードに接続され、ANDゲート202からの出力信号をゲートに受ける。
【0121】
モードレジスタ247は、モードレジスタ設定モード活性化信号MRSがHレベルであり、かつ、バンクアドレス信号BA0,BA1がいずれもLレベルであるとき、すなわち、MRSコマンドが受付けられたとき、MRSコマンドとともにアドレス信号A9〜A11に対応する端子に受けたライトリカバリ時間tWRの設定値をインバータ180〜190で構成される3つのラッチ回路に保持する。
【0122】
モード設定回路248は、ANDゲート192,194と、NORゲート196とからなる。ANDゲート192は、インバータ182,184,188からの出力信号の論理積を演算し、その演算結果をライトリカバリ時間設定信号WR2として出力する。ANDゲート194は、インバータ180,186,188からの出力信号の論理積を演算し、その演算結果をライトリカバリ時間設定信号WR3として出力する。NORゲート196は、ANDゲート192,194からの出力信号の論理和を演算し、その演算結果を反転した信号をライトリカバリ時間設定信号WR4として出力する。
【0123】
ここで、ライトリカバリ時間設定信号WR2,WR3,WR4は、それぞれライトリカバリ時間tWRが、それぞれ外部クロック周期の2,3,4クロック分であることを規定する信号である。
【0124】
ライトリカバリ時間tWRの設定値として、アドレス信号A9〜A11に対応する端子にそれぞれ「1」,「0」,「0」のデータを受けたとき、すなわち、ライトリカバリ時間tWRとして「クロック数=2」が設定されたときは、インバータ180,184,188の入力ノードの論理レベルは、それぞれHレベル,Lレベル,Lレベルとなる。したがって、ANDゲート192,194の出力は、それぞれHレベル,Lレベルとなり、ライトリカバリ時間設定信号WR2,WR3,WR4は、それぞれHレベル,Lレベル,Lレベルとなる。すなわち、ライトリカバリ時間tWRは2クロックに内部設定される。
【0125】
ライトリカバリ時間tWRの設定値として、アドレス信号A9〜A11に対応する端子にそれぞれ「0」,「1」,「0」のデータを受けたとき、すなわち、ライトリカバリ時間tWRとして「クロック数=3」が設定されたときは、インバータ180,184,188の入力ノードの論理レベルは、それぞれLレベル,Hレベル,Lレベルとなる。したがって、ANDゲート192,194の出力は、それぞれLレベル,Hレベルとなり、ライトリカバリ時間設定信号WR2,WR3,WR4は、それぞれLレベル,Hレベル,Lレベルとなる。すなわち、ライトリカバリ時間tWRは3クロックに内部設定される。
【0126】
ライトリカバリ時間tWRの設定値として、アドレス信号A9〜A11に対応する端子にそれぞれ「1」,「0」,「0」および「0」,「1」,「0」以外のデータを受けたとき、すなわち、ライトリカバリ時間tWRとして2クロックおよび3クロック以外のクロック数が設定されたときは、ANDゲート192,194の出力は、いずれもLレベルとなる。したがって、ライトリカバリ時間設定信号WR2,WR3,WR4は、それぞれLレベル,Lレベル,Hレベルとなり、ライトリカバリ時間tWRは4クロックに内部設定される。すなわち、外部からライトリカバリ時間tWRとして4〜6クロック数が設定されたときは、ライトリカバリ時間tWRは4クロックに縮退される。
【0127】
なお、上述の説明では、半導体記憶装置10Cは、クロック数が5,6に対応するカウンタを有しないものとしたが、使用範囲をさらに拡大するため、クロック数が6に対応するカウンタのみを有しないようにしてもよいし、エリアペナルティの抑制を最優先して、使用範囲が限定が強くなるがさらにクロック数が4以下のカウンタを削減するようにしてもよい。
【0128】
以上のように、実施の形態4による半導体記憶装置10Cによれば、ライトリカバリ時間tWRの設定を一部縮退し、縮退されたクロック数に対応するカウンタを設けないようにしたので、オートプリチャージ時のライトリカバリ時間の外部クロック同期機能を備えるにあたってのエリアペナルティを抑えることができる。
【0129】
今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【0130】
【発明の効果】
この発明による半導体記憶装置によれば、モードレジスタに記憶される第1の動作モードの第1の設定パラメータに応じて第2の動作モードの第2の設定パラメータを内部で自動設定するようにしたので、モードの設定回数が削減され、モードの設定が容易になる。
【0131】
また、この発明による半導体記憶装置によれば、所定の語構成のとき、所定の動作モードの設定パラメータを内部で自動設定するようにしたので、この点においてもモードの設定回数が削減され、モードの設定が容易になる。
【0132】
さらに、この発明による半導体記憶装置によれば、モードレジスタに記憶される第1の設定パラメータが所定の範囲を超えているとき、第1の設定パラメータに代えて所定の範囲内にある第2の設定パラメータを内部で自動設定するようにしたので、第1の設定パラメータに対応する機能によるエリアペナルティが抑えられる。
【図面の簡単な説明】
【図1】この発明の実施の形態1による半導体記憶装置の構成を概略的に示す全体ブロック図である。
【図2】この発明による半導体記憶装置においてMRSコマンドによって設定される主要な動作モードの設定パラメータを示す図である。
【図3】この発明による半導体記憶装置においてEMRSコマンドによって設定される主要な動作モードの設定パラメータを示す図である。
【図4】図1に示す出力バッファに含まれる出力ドライバの構成を示す回路図である。
【図5】図1に示す制御信号バッファに含まれるモードレジスタおよびモード設定回路の構成を示す回路図である。
【図6】実施の形態2による半導体記憶装置の制御信号バッファに含まれるモードレジスタおよびモード設定回路の構成を示す回路図である。
【図7】パワーオンリセット信号を生成する回路の構成を示す回路図である。
【図8】図7に示す回路の動作を説明する動作波形図である。
【図9】実施の形態3による半導体記憶装置の制御信号バッファに含まれるモードレジスタおよびモード設定回路の構成を示す回路図である。
【図10】実施の形態4による半導体記憶装置におけるオートプリチャージ時のライトリカバリ時間の外部クロック同期機能を説明するための動作波形図である。
【図11】実施の形態4による半導体記憶装置の制御信号バッファに含まれるモードレジスタおよびモード設定回路の構成を示す回路図である。
【符号の説明】
10,10A〜10C 半導体記憶装置、12 クロック端子、14 制御信号端子、16 アドレス端子、18 データ入出力端子、20 データストローブ信号入出力端子、22 クロックバッファ、24 制御信号バッファ、26 アドレスバッファ、28,32 入力バッファ、30,34 出力バッファ、36 リードアンプ&P/S変換回路、38 S/P変換回路&ライトドライバ、40 DQS発生回路、41 DLL回路、42 制御回路、44 ロウデコーダ、46 コラムデコーダ、48 プリアンプ&ライトアンプ、50 センスアンプ、52 メモリセルアレイ、60 アドレス領域、62 モードレジスタ領域、241,243,245,247 モードレジスタ、242,244,246,248 モード設定回路、S0〜S10 スイッチ、R0 抵抗、C0 キャパシタ。
Claims (7)
- 外部クロックに同期してデータを入出力する半導体記憶装置であって、
外部から設定され、当該半導体記憶装置における複数の動作モードにそれぞれ対応する複数の設定パラメータを記憶するモードレジスタと、
前記モードレジスタに記憶される第1の動作モードの第1の設定パラメータに応じて第2の動作モードの第2の設定パラメータを内部で自動設定する設定回路と、
前記第1および第2の設定パラメータに基づいて動作する内部回路とを備える半導体記憶装置。 - 前記内部回路は、外部から受ける設定に基づいて出力インピーダンスを変更可能な出力バッファを含み、
前記第1の動作モードは、前記出力インピーダンスを外部から調整するオフチップドライバインピーダンス調整モードであり、
前記第2の動作モードは、連続して転送されるデータ数が規定されるバースト長で動作するバーストモードであり、
前記設定回路は、前記オフチップドライバインピーダンス調整モードにおいて外部から調整モードが設定されたとき、所定の規定値からなるバースト長を内部で自動設定し、
前記出力バッファは、前記調整モード時、外部から前記バースト長で受ける設定データに基づいて前記出力インピーダンスが調整される、請求項1に記載の半導体記憶装置。 - 前記所定の規定値からなるバースト長は4である、請求項2に記載の半導体記憶装置。
- 製造工程において語構成が決定される半導体記憶装置であって、
外部から設定され、当該半導体記憶装置における複数の動作モードにそれぞれ対応する複数の設定パラメータを記憶するモードレジスタと、
前記決定された語構成が所定の語構成のとき、前記複数の動作モードに含まれる所定の動作モードの設定パラメータを内部で自動設定する設定回路と、
前記決定された語構成が所定の語構成のとき、前記自動設定された設定パラメータに基づいて動作する内部回路とを備える半導体記憶装置。 - 前記所定の動作モードは、データ読出時のみデータストローブ信号が機能するリードデータストローブモードであり、
前記設定回路は、前記決定された語構成が所定の語構成のとき、前記リードデータストローブモードを不活性化する、請求項4に記載の半導体記憶装置。 - 外部クロックに同期してデータを入出力する半導体記憶装置であって、
外部から設定され、当該半導体記憶装置における動作モードに対応する第1の設定パラメータを記憶するモードレジスタと、
前記モードレジスタに記憶される第1の設定パラメータが所定の範囲を超えているとき、前記第1の設定パラメータに代えて前記所定の範囲内にある第2の設定パラメータを内部で自動設定する設定回路と、
前記第2の設定パラメータに基づいて動作する内部回路とを備える半導体記憶装置。 - 前記動作モードは、オートプリチャージ時のライトリカバリ時間が前記外部クロックのクロック数で規定される、前記ライトリカバリ時間のクロック同期モードであり、
前記設定回路は、前記第1の設定パラメータとして前記モードレジスタに記憶されるクロック数が所定のクロック数よりも大きいとき、前記所定のクロック数を前記第2の設定パラメータとする、請求項6に記載の半導体記憶装置。
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