KR19980019184A - 시간 간격 측정 시스템 및 시간 간격 측정 방법(time interval measurement system and method applied therein) - Google Patents

시간 간격 측정 시스템 및 시간 간격 측정 방법(time interval measurement system and method applied therein) Download PDF

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Abstract

측정 정확성이 현저하게 향상된 개별 시간 간격의 측정이 작은 회로 규모로 가능해진 시간 간격 측정 시스템은 고속 카운터부, 가산부 및 제어부를 포함한다. 고속 카운터부는 START 신호와 STOP 신호 사이의 시간 간격의 정수부를 얻는 다수의 m 비트 카운터를 갖는 m 비트 카운터부, 시간 간격의 소수부를 얻는 다수의 제 1 의 1 비트 카운터를 갖는 제 1 의 1 비트 카운터부, 및 고주파수 펄스 발생 회로를 포함한다. 고주파수 펄스 발생 회로는 고속 카운터부에 대한 START 신호의 입력에 따라 클럭 신호의 사이클 시간보다 더 짧은 유닛 지연 시간의 간격으로 다수의 지연된 신호를 주기적으로 생성하고, 지연된 신호에 따라 다수의 카운터 종료 신호 각각을 m 비트 카운터부의 대응하는 m 비트 카운터 및 제1 비트 카운터부의 대응하는 제 1 의 1 비트 카운터에 공급한다. 시간 간격의 소수부를 얻는 제 1 의 1 비트 카운터(2 비트 카운터가 아님)를 사용하기 위해, 제1 비트 카운터부에는 제1 보정 회로 및 제2 보정 회로가 제공된다. 제1 보정 회로는 이동 검색에 따라 제 1 의 1 비트 카운터의 계수값에 +1 보정을 행한다. 제2 보정 회로는 초기값으로의 복귀 검색에 따라 제 1 의 1 비트 카운터의 계수값에 +2 보정을 행한다.

Description

시간 간격 측정 시스템 및 시간 간격 측정 방법
본 발명은 시간 간격 측정 시스템 및 이 시스템에 이용된 시간 간격 측정 방법에 관한 것으로, 특히 논리 회로 및 이 회로의 시스템 클럭을 이용하여 측정 대상으로부터 입력된 신호들 사이의 시간 간격을 측정하는 시스템 및 방법에 관한 것이다.
도1은 종래의 시간 간격 측정 시스템의 예를 도시하는 블록도이다. 시스템은 AND 게이트(121), D형 플립플롭(122 및 123), m 비트 카운터(124), 레지스터(125) 및 MPU(마이크로 프로세서부 : 126)을 포함한다. 도 2 는 종래의 시간 간격 측정 시스템의 동작을 도시하는 타이밍챠트이다.
계속해서, 도1 및 도2를 참조하여 종래의 시간 간격 측정 시스템의 동작을 설명하겠다. 도1에서, 개시점에서 상승하는 START 신호 및 종료점에서 하강하는 STOP 신호는 AND 게이트(121)로 입력되고, 두 신호의 논리 곱은 AND 게이트(121)에 의해 얻어진다. AND 게이트(121)의 논리 곱 출력 a (도 2 참조) 는 D형 플립플롭(122)의 D (Data) 단자로 입력된다. 한편, 시스템 클럭 신호 Φ(도2 참조)는 D형 플립플롭(122 및 123) 각각의 C(Clock) 단자 및 m 비트 카운터(124)에 공급된다. D형 플립플롭(122 및 123)은 시스템 클럭 신호 Φ에 의해 제어된 시프트 레지스터를 구성한다. 논리 곱 출력 a 에 따라 시프트 레지스터로부터 출력된 신호는 m 비트 카운터(124)의 EN(ENable) 단자로 입력된다. m 비트 카운터(124)는 EN(ENable) 단자가 엔에이블되는 동안, 시스템 클럭 신호 Φ의 펄스 수를 카운트하고, 각 비트의 계수값을 레지스터(125)로 출력한다. 그 다음, 각 비트로 표시된 값의 총합 ∑은 얻어져 MPU(126)에 전송하고, MPU(126)은 총합 ∑에 시스템 클럭 신호 Φ의 사이클 시간을 곱함으로써 START 신호와 STOP 신호 사이의 시간 간격을 계산한다.
상기 종래의 시간 간격 측정 시스템에서, 측정 정확성은 시스템 클럭 신호 Φ의 사이클 시간에 모두 의존하고, 시스템 클럭 신호 Φ를 생성하는데 사용된 반도체의 제조 프로세스에 의해 한정된 최소 제한을 갖는다. 시스템 클럭 신호 Φ가 시스템 클럭 신호 Φ의 주파수를 증가시키기 위해, 주파수 배율기 또는 링 오실레이터를 통해 얻어지는 최소 사이클 시간은 반도체의 제조 프로세서에 의해 제한되고, 측정 정확성은 관련된 반도체의 주파수 제한에 의해 한정된다는 것이 동일 사항이다.
도3은 측정 정확성을 향상시키기 위해 설계된 다른 종래의 시간 간격 측정 시스템을 도시하는 블록도이다. 도4는 시스템의 동작을 도시하는 타이밍챠트이다. 이 시스템은 측정되어 공급된 입력 펄스 신호 IN의 상승 엣지와 동기한 리셋 펄스 R1, R2, R3 및 R4, 및 래치 타이밍 CP1, CP2, CP3 및 CP4를 형성하는 입력 회로(135), 각각이 리셋 펄스 R1, R2, R3 및 R4의 각각에 의해 리셋되고, C 단자에 일반적으로 공급된 시스템 클럭 신호 Φ의 펄스 수를 총계하는 카운터(136, 137, 138 및 139), 각각이 래치 타이밍 CP1, CP2, CP3 및 CP4 각각에 대해 제어된 카운터(136, 137, 138 및 139)의 각 출력을 래치하는 래치(140, 141, 142 및 143), 기준 수발생기(144), 주파수값 계산기(145) 및 레지스터(146)을 포함한다.
계속해서, 도3 및 도4를 참조하여 종래의 시간 간격 측정 시스템의 동작을 설명하겠다. 도3에서, 측정 대상으로부터의 입력 펄스 신호 IN은 입력 회로(135)에 공급되고, 리셋 펄스 R1, R2, R3 및 R4, 및 래치 타이밍 CP1, CP2, CP3 및 CP4는 도4에 도시한 바와 같이 입력 펄스 신호 IN에 따라 생성된다. 래치 타이밍 CP1, CP2, CP3 및 CP4 각각은 입력 펄스 신호 IN의 4번째마다 상승 엣지가 형성되고, 리셋 펄스 R1, R2, R3 및 R4 각각은 각각 래치 타이밍 CP1, CP2, CP3 및 CP4 각각의 바로 뒤를 이어서 형성된다.
입력 회로(135)으로부터 출력된 리셋 펄스 R1, R2, R3 및 R4 각각은 카운터(136, 137, 138 및 139) 각각에 입력되고, 래치 타이밍 CP1, CP2, CP3 및 CP4 각각은 래치(140, 141, 142 및 143) 각각에 입력된다.
또, 공통 시스템 클럭 신호 CP는 카운터(136, 137, 138 및 139)의 각 C(Clock) 단자에 공급되고, 카운터(136, 137, 138 및 139) 각각은 각각 2개의 연속하는 리셋 펄스 R1, R2, R3 및 R4 사이의 시스템 클럭 신호 CP의 수를 카운트하여 그 수를 각각 래치(140, 141, 142 및 143)에 전송한다.
래치(140, 141, 142 및 143) 각각은 도4에 도시한 바와 같이 서로에 대해 입력 펄스 신호 IN의 1 사이클 차로부터 시작하여, 입력 펄스 신호 IN의 4번째마다 상승하는 엣지들 사이의 각 주기에서 시스템 클럭 신호 CP의 펄스 수를 표시하는 카운터(136, 137, 138 및 139)의 출력을 래치한다.
래치(140, 141, 142 및 143)에서 래치된 데이타는 이들의 총합을 얻기 위해 주파수값 계산기(145)에 의해 판독된다. 총합은 입력 펄스 신호 IN의 평균 사이클 시간을 얻기 위해 기준 수 발생기(144)에 의해 형성된 기준 수만큼 계속해서 곱해지고, 평균 사이클 시간은 출력 데이타로서 레지스터(146)에 레지스터된다. 말하자면, 시스템 클럭 신호 CP의 펄스 수는 입력 펄스 신호 IN의 4개의 연속적인 사이클 시간 동안 4개 카운터(136, 137, 138 및 139)에 의해 카운트되고, 평균은 입력 펄스 신호 IN의 사이클 시간을 얻기 위해 카운트된 수의 총합을 4로 나눔으로써 행해진다.
상기 제2 종래의 시간 간격 측정 시스템에서, 4개 간격의 평균값은 측정 정확성을 향상시키기 위해 계산된다. n 시간 간격이 동일 시간 폭을 가질 때, 측정 정확성은 시간 간격에서 비동기적으로 형성하는 시스템 클럭의 펄스 수의 평균을 카운트하여 얻음으로써, n배만큼 향상되고, 즉 1/n의 차가 판별될 수 있다.
그러나, 측정 정확성을 향상시키는 평균 계산 방법은 개별 시간 간격 또는 불규칙한 시간 간격을 측정하는데 이용될 수 없다. 더우기, 도1 및 도3의 종래 기술에서 펄스 수를 카운트하는데 사용된 카운터에 관해서는 입력 레이싱(input racing)의 문제점, 즉 클럭 펄스가 시간 간격의 시작 또는 끝에 대해 레이스하여 전해질 때, 클럭 펄스가 카운트되는지 생략되는지를 결정할 수 없다. 이 이유 때문에, 2개의 D형 플립플롭(122 및 123)으로 이루어진 시프트 레지스터가 도1의 종래 기술에서 제공된다. 그러나, D형 플립플롭(122)에 대해서는 2개의 입력 신호 a 및 Φ가 서로에 대해 임계적으로 레이스할 때, 입력 레이싱이 발생할 수 있다. 그러므로, 카운트된 수는 ±1만큼 불확실해질 수 있다.
도5는 측정 정확성이 향상된 개별 시간 간격을 측정하고, 입력 레이싱 문제점을 해결하기 위해 본 발명자에 의해 제안된 시간 간격 측정 시스템의 블록도이다. 도5의 시스템은 고속 카운터부(47), 가산부(48) 및 제어부(49)를 포함한다.
고속 카운터부(47)은 고주파수 펄스 발생 회로(50), 측정되는 시간 간격의 정수부를 카운트하기 위해 채택된 선정된 수(예를 들면, n2= 4 또는 8)의 m 비트 카운터가 포함된 m 비트 카운터부(51), 측정되는 시간 간격의 소수부를 카운트하기 위해 채택된 n 세트의 2 비트 카운터가 포함되고, 필요한 경우, 2 비트 카운터의 계수값에 +1 보정을 행하기 위해 출력 보정 회로가 제공된 2 비트 카운터부(52) 및 후술하는 분해능 수 n1을 얻기 위해 채택된 1 비트 카운터부(53)을 포함한다.
가산부(48)은 가산부(48)의 입력을 선택하는 셀렉터부(54), 데이타를 래치하는 m 비트 플립플롭(DFF : 55), 가산을 행하는 가산기(ADD : 56) 및 데이타를 래치하는 플립플롭(DFF : 57 및 58)을 포함한다. 그리고, 제어부(49)는 레지스터(59) 및 MPU(마이크로프로세서부 : 60)을 포함한다.
이 시스템에서, 도6에 도시한 바와 같이 고주파수 펄스 발생 회로(50)은 시스템 클럭 신호 Φ의 사이클 시간 T보다 측정 정확성(시간 분해능)이 더 높은 독립적인 시간 간격의 측정을 실현하기 위해 채택된다. 도6에서, 고주파수 펄스 발생 회로(50)은 n3세트의 지연 버퍼의 캐스케이드 접속으로 이루어진 지연 버퍼부(63), n3+1 세트의 2 비트 시프트 레지스터로 이루어진 시프트 레지스터부(64), 및 n3세트의 AND 게이트가 포함된 AND 게이트부(65)를 포함한다.
계속해서, 도5 내지 도8B를 참조하여 이 시스템의 동작을 설명하겠다.
개시점에서 상승하는 START 신호 및 종료점에서 하강하는 STOP 신호는 고속 카운터부(47)의 고주파수 펄스 발생 회로(50)으로 입력된다. 도6의 고주파수 펄스 발생 회로(50)에서, 지연 버퍼부(63)의 지연 버퍼 각각은 시스템 클럭 신호 Φ의 사이클 시간 T보다 충분히 더 짧은 공통 유닛 지연 시간 △(예를 들면, △ = Φ/25)을 갖는다. 지연 버퍼부(63)은 도7에 도시한 바와 같이, 각각 △, 2△, 3△, ···, n△만큼 STOP 신호를 지연시킴으로써 n 지연된 펄스 신호를 생성한다. 시스템 클럭 신호 Φ에 의해 제어된 시프트 레지스터부(64)는 n 지연된 펄스 신호 및 START 신호의 펄스 타이밍을 양자화한다. AND 게이트부(65)에서, 시프트 레지스터부(64)로부터 출력된 START 신호와 시프트 레지스터부(64)로부터 출력된 n 지연된 펄스 신호 각각의 사이의 논리 곱은 각각 얻어지고, 논리 곱 각각은 m 비트 카운터의 엔에이블 신호로서 m 비트 카운터부(51)의 대응하는 m 비트 카운터의 EN(ENable) 단자로 전송된다. 부수적으로, m 비트 카운터부(51)의 m 비트 카운터 수가 4인 경우에, 4개 엔에이블 신호는 m 비트 카운터부(51)로 입력된다. 그 다음, C(Clock) 단자에 시스템 클럭 신호 Φ가 공급되는 m 비트 카운터부(51)의 각 m 비트 카운터는 대응하는 AND 게이트로부터 전송된 엔에이블 신호에 의해 엔에이블되고, 즉 m 비트 카운터는 시스템 클럭 신호 Φ의 펄스 수를 카운트하고, 대응하는 엔에이블 신호는 EN(ENable) 단자로 입력된다.
또, n3세트의 엔에이블 신호는 2 비트 카운터부(52) 및 1 비트 카운터부(53)에 공급된다. m 비트 카운터부(51)의 m 비트 카운터와 동일 방식으로, C(Clock) 단자에 시스템 클럭 신호 Φ가 공급된 2 비트 카운터부(52)의 각 2 비트 카운터는 시스템 클럭 신호 Φ의 펄스 수를 카운트하고, 대응하는 엔에이블 신호는 이 EN(ENable) 단자로 입력된다. 유사하게, C(Clock) 단자에 시스템 클럭 신호 Φ가 공급된 1 비트 카운터부(53)의 각 1 비트 카운터는 시스템 클럭 신호 Φ의 펄스 수를 카운트하고, 대응하는 엔에이블 신호는 EN(ENable) 단자로 입력된다.
도7은 도5의 시간 간격 측정 시스템의 동작을 도시하는 타이밍차트이다. 도7에 도시한 바와 같이, 대응하는 카운터로 입력된 엔에이블 신호 EN1-ENn은 시스템 클럭 신호 Φ에 의해 모두 양자화되고, m 비트 카운터, 2 비트 카운터 및 1 비트 카운터의 각 계수값도 시스템 클럭 신호 Φ에 의해 양자화된다. 상술한 바와 같이, 시스템 클럭 신호 Φ의 클럭 펄스가 시프트 레지스터의 D(Data) 단자로 입력된 지연된 STOP 신호의 하강 엣지에 대해 레이스하여 시프트 레지스터부(64)의 시프트 레지스터(D형 플립플롭)의 C(Clock) 단자로 이동될 때, 입력 레이싱이 발생한다. 도7에서 지연된 종료 신호 STOP20은 시스템 클럭 신호 Φ의 클럭 펄스에 대해 레이스하여 시프트 레지스터로 입력된다. 그러므로, 도7에서 엔에이블 신호 EN20의 하강 엣지의 타이밍은 ±1 x T만큼 불확실해지므로, 제20 m 비트 카운터, 제20 2 비트 카운터 및 제20 1 비트 카운터의 계수값은 ±1만큼 불확실해진다. 이 시간 간격 측정 시스템에서, 시스템 클럭 신호 Φ의 사이클 시간 T의 제한 및 입력 레이싱으로 인한 부정확성을 피하기 위해, 시간 간격의 정수부를 카운트하기 위해 채택된 m 비트 카운터의 다수의 계수값 간의 평균 뿐만 아니라 시간 간격의 소수부를 카운트하기 위해 채택된 m 비트 카운터의 다수의 계수값 간의 평균이 행해진다. 부수적으로, 용어 '정수부'는 시스템 클럭 신호 Φ의 펄스의 카운트된 수의 평균값의 정수부를 의미하고, 용어 '소수부'는 시스템 클럭 신호 Φ의 펄스의 카운트된 수의 평균값의 소수부를 의미한다.
여기에서, 지연 버퍼부(63) 지연 버퍼의 유닛 지연 △는 온도, 전원 공급 전압 등과 같은 상황에 따라 항상 변할 수 있음에 주의한다. 수 n, 즉 소수부를 카운트하는 2 비트 카운터의 수는 n x △가 어느 상황에서 시스템 클럭 신호 Φ의 사이클 신호 T보다 적어도 더 커질 수 있도록 선정된다. 즉, △min이 △의 최소 가능값일 경우, n은 n x △min이 사이클 클럭 신호 Φ의 사이클 시간 T보다 약간 커지도록 선정된다. 그러므로, 후술하는 분해능 수 n1이 정상 측정 상황에서, 예를 들면 25인 경우라도, 2 비트 카운터의 수 n은 약 80으로 선정된다. 정수부를 카운트하는 m 비트 카운터의 수는 n보다 상당히 작아질 수 있다(예를 들면, n2= 4 또는 8). 지연 버퍼의 수 및 1 비트 카운터의 수는 분해능 수 n1의 카운팅를 실현하기 위해 n보다 크게 선정되고(예를 들면, n3= 1.5n 또는 2n), 이 수는 시스템 클럭 신호 Φ의 사이클 시간 T가 측정 순간에 팩(packed)되는 유닛 지연 △의 수를 표시한다(즉, △ x n1은 T와 거의 동일해진다).
1 비트 카운터부(53)은 분해능 수 n1을 카운트하는데 이용된다. 분해능 수 n1은 동일 논리 0 또는 1(HIGH 또는 LOW)의 가장 긴 시퀀스에서 1 비트 카운터의 수를 카운트함으로써 후술하는 카운팅 프로세스 후에 얻어진다. 후술하는 소수부에 관련된 가산 프로세스에서, n1세트의 2 비트 카운터는 가산용으로 사용될 수 있다. 소수부에 관련된 가산을 위해 n1세트의 2 비트 카운터를 사용하고, 가산된 값을 n1으로 나누며(즉, n1세트의 2 비트 카운터 간의 평균값을 취함으로써), 평균값의 정수부를 제거함으로써, 측정되는 시간 간격의 소수부가 얻어질 수 있다. 예를 들면, 도7의 경우에, n1은 약 25이므로, 제25 2 비트 카운터를 통한 제1 2 비트 카운터는 시간 간격의 소수부를 얻는데 사용된다.
부수적으로, 도7에 도시한 바와 같이, m 비트 카운터의 가능한 계수값은 Q 및 Q+1(도7에서 2C 및 2D)이고, 이상적으로 2 비트 카운터의 가능한 계수값은 최악의 경우에 Q', Q'+1 및 Q'+2(도7에서 0 및 1)이다. 즉, n x △가 시스템 클럭 신호 Φ의 사이클 시간 T보다 적어도 더 커질 수 있도록 2 비트 카운터의 수가 설정되기 때문에, 소수부를 카운트하는 2 비트 카운터의 계수값의 필요한 영역은 m 비트 카운터의 영역보다 더 넓게 된다. 이 시스템에서, 2 비트 카운터(1 비트 카운터가 아님)는 2 비트 카운터의 4개의 가능한 값 (00), (01), (10) 및 (11)에 의한 값 Q', Q'+1 및 Q'+2를 정확히 카운트하여 정보를 전하도록 소수부를 카운트하는데 채택되어, 카운터 값의 평균값의 정밀도를 유지한다.
도8a 및 8b는 도5의 시간 간격 측정 시스템의 동작을 도시하는 플로우챠트이다. 단계 S1에서, 시간 간격 측정 시스템의 소자의 데이타는 초기화되어, 시스템은 START 신호의 입력을 기다린다. 측정 대상으로부터 START 신호의 상승 엣지가 고속 카운터부(47)의 고주파수 펄스 발생 회로(50)으로 입력되고(단계 S2), 엔에이블 신호가 m 비트 카운터, 2 비트 카운터 및 1 비트 카운터로 입력될 때, 카운터는 시스템 클럭 신호 Φ의 펄스 수를 카운트하는 단계를 개시한다(단계 S3). 계속해서, 측정 대상으로부터 STOP 신호의 하강 엣지가 고주파수 펄스 발생 회로(50)으로 입력될 때(단계 S4), (유닛 지연 △에 대한) n3세트의 지연된 종료 신호는 지연 버퍼부(63)에 생성되고, 엔에이블 신호는 도7에 도시한 바와 같이 하나씩 스위치 오프된다. 그 다음, 엔에이블 신호의 오프 스위칭에 대응하는 m 비트 카운터, 2 비트 카운터 및 1 비트 카운터는 시스템 클럭 신호 Φ의 펄스 수를 카운트하는 단계를 종료한다(단계 S5). 모든 카운터가 하나씩 카운트하여 종료된 후, 계수값은 카운터에 보유된다.
상기 카운팅 프로세스를 종료한 후, 카운터 값의 가산이 행해진다. 먼저, 정수부의 m 비트 카운터 값의 가산이 행해진다. 단계 S6에서, 제어부(49)의 MPU(60)은 선택 신호를 가산부(48)의 셀렉터부(54)에 전송하고, m 비트 카운터부(51) 값은 m 비트 카운터 값의 가산을 행하기 위해 셀렉터부(54)에 의해 선택된 다음, 정수부와 관련된 가산은 가산부(48)에 개시된다. 가산부(48)에서, 각 m 비트 카운터는 셀렉터부(54)에 의해 하나씩 선택되고, 각 m 비트 카운터의 계수값은 ADD(56)에 공급되도록 m 비트 DFF(55)에 하나씩 래치된다. ADD(56)에서, ADD(56)의 사전값 및 공급된 값은 시스템 클럭 신호 Φ와 동기한 공급된 값의 모든 입력에 함께 가산되어, 결과적으로 n2세트의 m 비트 카운터의 총합 ∑1이 얻어진다(단계 S7). 총합 ∑1은 레지스터(59)로 전송되어, MPU(60)에 입력된다. 그 다음, H1= ∑1/n2는 MPU(60)에 의해 얻어지고(단계 S8), 정수부 h1은 MPU(60)에 의해 H1의 소수부를 제거함으로써 얻어진다(단계 S9). 정수부 값 h1은 나중에 사용하기 위해 MPU(60)에 보유된다(단계 S10).
정수부에 관련된 가산과 함께, 분해능 수 n1, 즉 소수부에 관련된 가산에 이용되거나 가산되는 2 비트 카운터의 수는 MPU(60)에 의해 얻어진다. n1은 동일 논리 1 또는 0(HIGH 또는 LOW)의 가장 긴 시퀀스에서 1 비트 카운터의 수를 카운트함으로써 얻어진다(단계 S11).
단계 S12에서, +1 보정은 2 비트 카운터부(52)의 출력 보정 회로에 의해 행해진다. 출력 보정 회로는 연속적인 2 비트 카운터의 데이타가 이동될 때, 즉 연속적인 2 비트 카운터에서의 데이타가, 예를 들면 (11), (11), (11), (00), (00), ···일 때, 2 비트 카운터의 계수값에 +1 보정을 행한다. 연속적인 2 비트 카운터의 데이타가 이동되는지 어떤지는 정수부값 h1의 최하위 2 디지트가 (11)인지 어떤지를 확인함으로써 체크될 수 있다. h1의 최하위 2 디지트가 (11)인 경우, MPU(60)은 출력 보정 회로에 +1 보정을 행한다.
부수적으로, m 비트 카운터 n2의 수가 4와 같은 2의 거듭제곱인 경우에, '이진 데이타를 4로 나눔'은 (101010) → (10101)(10진수에서 42/2 = 21)와 같이 '2 비트만큼 오른쪽으로 데이타를 시프트함'과 같고, n2가 4인 경우에, '정수부값 h1의 최하위 2 디지트가 (11)인지 어떤지'는 '플립플롭(58)로부터 출력된 총합 ∑1의 제3 및 제4 디지트가 (11)인지 어떤지'와 동일하다. 그러므로, MPU(60)에서 출력 보정 회로까지의 상기 명령은 사실상 불필요하다. 도5에 도시한 바와 같이, 총합 ∑1은 출력 보정 회로에 직접적으로 전송될 수 있고, 출력 보정 회로는 총합 ∑1의 제3 및 제4 디지트를 체크함으로써, +1 보정이 필요한지 어떤지를 자동적으로 결정할 수 있다. 이 방법은 고속 프로세싱에 대해 더 이롭다.
정수부 값 h1이, 예를 들면 (···11)이고, 연속적인 2 비트 카운터의 데이타가 (11), (11), (11), (00), (00), ···(즉, 10진수에서 3, 3, 3, 0(4), 0(4) ···)일 때, 출력 보정 회로는 (00), (00), (00), (01), (01), ···(즉, 10진수에서 0, 0, 0, 1, 1, ···)에 연속적인 2 비트 카운터의 데이타를 보정하여 +1 보정을 행하고, 측정되는 시간 간격의 소수부에 관련된 다음 추가 프로세스에서 보정된 데이타를 가산부(48)로 전송한다.
정수부가 얻어진 후, 소수부를 위한 2 비트 카운터 값의 가산이 행해진다. 단계 S13에서, MPU(60)은 선택 신호를 셀렉터부(54)에 전송하고, 2 비트 카운터부(52)로부터의 값은 2 비트 카운터 값의 가산을 행하기 위해 셀렉터부(54)에 의해 선택된 다음, 소수부에 관련된 가산은 가산부(48)에서 개시된다. 가산부(48)에서, 소수부에 관련된 가산은 정수부에 관련된 전술한 가산과 유사하게 행해지고, n1세트의 2 비트 카운터로부터의 (보정되거나 보정되지 않은) 값의 총합 ∑2가 얻어진다(단계 S14). 총합 ∑2는 레지스터(59)로 전송되고, MPU(60)으로 입력된다. 그 다음, 평균값 H2 = ∑2/n1은 MPU(6)에 의해 얻어지고(단계 S15), 소수부 h2는 MPU(60)에 의해 H2의 정수부를 제거함으로써 얻어진다(단계 16). 소수부 값 h2는 나중에 사용하기 위해 MPU(60)에 보유된다(단계 S17). 계속해서, 정수부 값 h1및 소수부 값 h2의 총합 H는 MPU(60)에 의해 얻어지고(단계 S18), START 신호와 STOP 신호 사이의 시간 간격은 총합 H에 T를 곱함으로써 얻어진다(여기에서, T는 시스템 클럭 신호 Φ의 사이클 시간이다)(단계 S19).
상술한 바와 같이, 본 발명자에 의해 제안되어 설명된 시간 간격 측정 시스템에 따라, 측정 정확성(예를 들면, 시간 분해능 T/25)이 현저하게 향상된 개별 시간 간격의 측정은 가능해진다.
그러나, 상기 시간 간격 측정 시스템에서, 측정 정확성을 2배로 하기 위해, 즉 시간 분해능 1/2을 형성하기 위해, 시스템의 회로 규모는 본래의 측정 정확성을 갖는 시스템의 2배가 된다. 더 구체적으로, 도5의 시스템에서, 2 비트 카운터는 시스템 클럭 신호 Φ의 사이클 시간 T보다 시간 분해능이 더 짧은 시간 간격 측정을 실현하기 위해 소수부를 카운트하는데 사용되고, 측정 정확성이 두배일 때, 즉 시간 분해능이 1/2일 때, 지연 버퍼, 시프트 레지스터 및 AND 게이트 수는 두배가 된다. 그러므로, 고주파수 펄스 발생 회로(50)의 회로 규모는 시간 분해능 1/2을 형성하기 위해 두배가 된다. 유사하게, 2 비트 카운터부(52)의 2 비트 카운터 수는 두배가 된다. 더우기, 2 비트 카운터의 계수값의 총합이 두배가 되기 때문에, 가산부(48)의 소자에 필요한 비트 수는 증가되므로, 가산부(48)의 회로 규모는 두배가 된다.
상술한 바와 같이, 본 발명자에 의해 제안된 상기 시간 간격 측정 시스템은 측정 정확성을 두배로 하기 위해 2배 회로 규모를 필요로 한다.
본 발명의 주요한 목적은 시간 간격 측정 시스템 및 시간 간격 측정 방법을 제공하기 위한 것으로, 측정 정확성이 현저하게 향상된 개별 시간 간격의 측정은 작은 회로 규모로 가능해진다.
도 1 은 종래의 시간 간격 측정 시스템의 예를 도시하는 블록도
도 2 는 도 1 의 종래 시스템의 동작을 도시하는 타이밍챠트
도 3 은 측정 정확성을 향상시키기 위해 설계된 다른 종래 시간 간격 측정 시스템을 도시하는 블록도
도 4 는 도 3 의 종래 시스템의 동작을 도시하는 타이밍챠트
도 5 는 본 발명자에 의해 제안된 시간 간격 측정 시스템의 블록도
도 6 은 도 5 의 시스템에서 고주파수 펄스 발생 회로의 구성을 도시하는 블록도
도 7 은 도 5 의 시간 간격 측정 시스템의 동작을 도시하는 타이밍챠트
도 8a 및 8b 는 도 5 의 시간 간격 측정 시스템의 동작을 도시하는 플로우챠트
도 9 는 본 발명에 따른 시간 간격 측정 시스템의 기본 구성을 도시하는 개략적 블록도
도 10 은 도 9 의 시간 간격 측정 시스템의 블록도
도 11 은 도 10 의 시스템에서 고주파수 펄스 발생 회로의 구성을 도시하는 블록도
도 12 는 본 발명에 따른 제 1 보정 회로의 구성 예를 도시하는 블록도
도 13 은 본 발명에 따른 제 2 보정 회로의 구성 예를 도시하는 블록도
도 14 는 도 10 의 시간 간격 측정 시스템의 동작을 도시하는 타이밍챠트
도 15a 및 15b 는 도 10 의 시간 간격 측정 시스템의 동작을 도시하는 플로우챠트
도 16 은 본 발명에 따른 제 1 보정 회로 및 제 2 보정 회로에 의한 보정 예를 도시하는 테이블
도 17 은 본 발명의 다른 실시예를 도시하는 블록도
도 18 은 도 17 의 시스템의 START 신호 발생기의 구성을 도시하는 개략적 도면
도 19 는 본 발명에 따른 고주파수 펄스 발생 회로의 다른 예를 도시하는 블록도
* 도면의 중요 부분에 대한 부호 설명
47 : 고속 카운터부48 : 가산부
49 : 제어부50 : 고주파수 펄스 발생 회로
51 : m 비트 카운터부52 : 2 비트 카운터부
53 : 1 비트 카운터부54 : 셀렉터부
55 : m 비트 플립플롭56 : 가산기
57 : 플립플롭59 : 레지스터
60 : MPU
본 발명에 따르면, 고속 카운터부, 가산부 및 제어부를 포함하는 시간 간격 측정 시스템이 제공되어 있다. 고속 카운터부는 다수의 m 비트 카운터를 갖는 m 비트 카운터부, 다수의 제 1 의 1 비트 카운터를 갖는 제 1 의 1 비트 카운터부 및 고주파수 펄스 발생 회로를 포함한다. m 비트 카운터는 고속 카운터부에 입력된 START 신호와 STOP 신호 사이의 시간 간격의 정수부를 얻기 위해 클럭 신호의 펄스 수를 카운트하는데 사용된다. 제 1 의 1 비트 카운터는 시간 간격의 소수부를 얻기 위해 클럭 신호의 펄스 수를 카운트하는데 사용된다. 고주파수 펄스 발생 회로는 고속 카운터부에 대한 START 신호의 입력에 따라 클럭 신호의 사이클 시간보다 더 짧은 유닛 지연 시간의 간격에서 다수의 지연된 신호를 생성하고, 지연된 신호에 따라 다수의 카운터 종료 신호 각각을 m 비트 카운터부의 대응하는 m 비트 카운터 및 제 1 의 1 비트 카운터부의 대응하는 제 1 의 1 비트 카운터에 공급된다.
가산부는 m 비트 카운터부의 m 비트 카운터의 계수값의 가산 및 제 1 의 1 비트 카운터부의 제 1 의 1 비트 카운터의 계수값의 가산을 행한다. 제어부는 시간 간격 측정 시스템을 제어하고, 가산부의 출력을 이용하여 m 비트 카운터의 계수값의 평균의 소수부를 제거함으로써 시간 간격의 정수부를 얻으며, 가산부의 출력을 이용하여 제 1 의 1 비트 카운터의 계수값의 평균의 정수부를 제거함으로써 시간 간격의 소수부를 얻고, 시간 간격의 정수부 및 시간 간격의 소수부를 함께 가산하고 가산된 값에 클럭 신호의 사이클 시간을 곱함으로써 시간 간격을 얻는다.
시간 간격의 소수부를 얻는 제 1 의 1 비트 카운터(2 비트 카운터가 아님)를 사용하기 위해, 제 1 의 1 비트 카운터부에는 제1 보정 회로 및 제2 보정 회로가 제공된다. 제1 보정 회로는 제 1 의 1 비트 카운터의 계수값의 시퀀스의 이동에 관한 관련 검색에 따라 제 1 의 1 비트 카운터의 계수값에 +1 보정을 실행한다. 제2 보정 회로는 제 1 의 1 비트 카운터의 계수값의 시퀀스의 초기값으로의 복귀와의 관련 검색에 따라, 제 1 의 1 비트 카운터의 계수값에 +2 보정을 실행한다.
양호하게, 시간 간격 측정 시스템은 측정 순간에 고주파수 펄스 발생 회로의 분해능 수 n1을 얻기 위해 클럭 신호의 펄스 수를 카운트하는 다수의 제 2 의 1 비트 카운터를 갖는 제 2 의 1 비트 카운터부를 더 포함한다. 제 2 의 1 비트 카운터 각각에는 고주파수 펄스 발생 회로로부터 대응하는 카운터 종료 신호가 공급된다. 분해능 수 n1은 동일 계수값 1 또는 0의 가장 긴 시퀀스에서 제 2 의 1 비트 카운터의 수를 카운트함으로써 얻어지고, 가산부에 의해 제 1 의 1 비트 카운터의 계수값의 가산은 n1개의 초기 카운터 종료 신호의 대응하는 제 1 의 1 비트 카운터로 행해진다.
양호하게, 고주파수 펄스 발생 회로는 유닛 지연 시간에 의해 고속 카운터부에 입력된 STOP 신호를 지연시키는 다수의 지연 버퍼의 캐스케이드 접속으로 이루어진 지연 버퍼부, 지연 버퍼의 출력이 각각 입력되는 다수의 시프트 레지스터를 갖는 시프트 레지스터부, 시프트 레지스터의 출력 각각과 START 신호에 관련된 신호 사이의 논리 동작을 실행하고 그 결과를 출력하는 다수의 논리 게이트를 갖는 논리 게이트부를 포함한다.
양호하게, 지연 버퍼는 직렬로 접속된 2개의 NOT 게이트로 이루어진다.
양호하게, NOT 게이트는 ECL 트랜지스터로 이루어진다.
양호하게, 가산부는 입력용으로 m 비트 카운터부 또는 제 1 의 1 비트 카운터 중 하나를 선택하고, 선택된 카운터부의 카운터 중 하나를 하나씩 선택하며, 선택된 카운터에 대응하는 값을 가산부에 하나씩 입력하는 셀렉터부, 및 셀렉터부에 의해 입력된 값을 가산하는 가산기를 포함한다.
양호하게, 가산기는 셀렉터부의 출력을 래치하는 제1 래치, 1개의 입력 단자에 제1 래치에 의해 래치된 데이타가 공급된 가산기 소자, 및 가산기 소자의 출력을 래치하며, 이들 출력을 가산기 소자의 다른 입력 단자에 공급하는 제2 래치를 포함한다.
양호하게, 제1 보정 회로에는 1개의 입력 단자에 대응하는 제 1 의 1 비트 카운터의 계수값이 공급되고, 다른 입력 단자에 제1 보정 회로에 +1 보정을 실행하는 신호가 공급된 다수의 EXOR 게이트로 이루어진다.
양호하게, 제2 보정 회로는 제1 보정 회로를 통해 통과된 제 1 의 1 비트 카운터의 계수값의 시퀀스의 1에서 0으로의 복귀를 검색하고, 2에 1로부터 복귀된 0을 가산함으로써 +2 보정을 행한다.
양호하게, 제 1 의 1 비트 카운터 수는 수가 측정 상황에 의존하는 유닛 지연 시간의 가장 짧은 값으로 나누어진 클럭 신호의 사이클 시간 이상이 되도록 선정된다.
양호하게, m 비트 카운터 수는 2의 거듭 제곱이고 4 이상이다.
양호하게, m 비트 카운터 수는 4이다.
양호하게, 제 1 의 1 비트 카운터 수는 m 비트 카운터의 최하위 디지트를 대응하는 제 1 의 1 비트 카운터의 값으로서 이용함으로써 감소된다.
양호하게, 제 2 의 1 비트 카운터 수는 m 비트 카운터의 최하위 디지트 또는 제 1 의 1 비트 카운터의 값을 대응하는 제 2 의 1 비트 카운터의 값으로서 이용함으로써 감소된다.
양호하게, 시스템의 소자는 ECL 트랜지스터로 이루어진다.
양호하게, 시스템의 소자는 CMOS 트랜지스터로 이루어진다.
본 발명의 다른 특징에 따르면, 시간 간격 측정 시스템은 클럭 신호와 동기한 START 신호를 생성하는 START 신호 발생기 및 START 신호의 입력에 따라 빔을 방출하고, 물체에 의해 반사된 빔의 수신에 따라 STOP 신호를 생성하며, 생성된 STOP 신호를 고속 카운터부에 전송하는 빔 유닛을 더 포함하고, 이 시스템은 획득된 시간 간격을 이용하는 빔 유닛과 물체 사이의 거리를 얻는 기능이 제공되어 있다.
양호하게, 빔 유닛은 레이저 빔을 방출하고 수신하는 레이저 빔 유닛이다. 양호하게, 시스템은 차에 설치되어 있고, 차들 사이의 거리를 측정하는데 이용된다.
양호하게, 차에 설치되고, 차들 사이의 거리를 측정하는데 이용된 시스템의 m 비트 카운터는 6 비트 카운터 또는 8 비트 카운터이다.
본 발명의 다른 특징에 따르면, START 신호와 STOP 신호 사이의 시간 간격을 측정하는 시간 간격 측정 방법이 제공되어 있고, 시간 간격은 시간 간격의 정수부를 얻는 다수의 m 비트 카운터 및 시간 간격의 소수부를 얻는 다수의 1 비트 카운터를 사용하여 클럭 신호의 펄스 수를 카운트함으로써 얻어진다. 이 방법은 15 단계를 포함한다. 제1 단계에서, 클럭 신호의 펄스 수를 카운트하는 단계는 개시 신호의 입력에 따라 m 비트 카운터 및 1 비트 카운터에 의해 개시된다. 제2 단계에서, 다수의 지연 신호는 START 신호의 입력에 따라 클럭 신호의 사이클 시간보다 더 짧은 유닛 지연 시간의 간격으로 생성되고, 지연된 신호에 따른 다수의 카운터 종료 신호 각각은 대응하는 m 비트 카운터 및 대응하는 제 1 의 1 비트 카운터에 잇따라 공급된다. 제3 단계에서, m 비트 카운터 및 1 비트 카운터의 카운트 단계는 카운터 종료 신호에 따라 잇따라 종료된다. 제4 단계에서, m 비트 카운터의 계수값의 가산은 개시된다. 제5 단계에서, 가산은 선정된 몇번으로 종료되고, 가산된 값이 얻어진다. 제6 단계에서, 평균을 얻는 단계는 가산된 값을 선정된 수로 나눔으로써 얻어진다. 제7 단계에서, 시간 간격의 정수부는 평균의 소수부를 제거함으로써 얻어진다. 제8 단계에서, +1 보정은 1 비트 카운터의 계수값의 시퀀스의 이동에 대한 관련 검색에 따라 1 비트 카운터의 계수값에 실행된다. 제9 단계에서, +2 보정은 1 비트 카운터의 계수값의 시퀀스의 초기값에 대한 복귀에 대한 관련 검색에 따라 1 비트 카운터의 계수값에 실행된다. 제10 단계에서, 1 비트 카운터로부터 보정된 값의 가산이 개시된다. 제11 단계에서, 가산은 선정된 몇번으로 종료되어, 가산된 값이 얻어진다. 제12 단계에서, 평균은 가산된 값을 선정된 수로 나눔으로써 얻어진다. 제13 단계에서, 시간 간격의 소수부는 평균의 정수부를 제거함으로써 얻어진다. 제14 단계에서, 제7 단계에서 얻어진 정수부 및 제13 단계에서 얻어진 소수부의 총합이 얻어진다. 제15 단계에서, 시간 간격은 총합에 클럭 신호의 사이클 시간을 곱함으로써 얻어진다.
양호하게, 분해능 수 n1을 얻기 위해 다수의 제 2 의 1 비트 카운터로 카운트하는 단계는 제1 단계 내지 제3 단계에서 더 행해지고, 분해능 수 n1은 동일 계수값의 가장 긴 시퀀스에서 제 2 의 1 비트 카운터의 수를 카운트함으로써 얻어지며, 제11 단계에서 가산의 종료는 몇번으로 n1에 대응하여 실행된다.
본 발명의 상기 및 다른 목적, 특징 및 장점은 첨부하는 도면을 참조하여 명백해질 수 있다.
이하, 적의 도면을 참조하면서 본 발명의 실시 형태를 상술한다.
도9는 본 발명에 따른 시간 간격 측정 시스템의 기본 구성을 도시하는 개략적 블록도이고, 도10은 도9의 시간 간격 측정 시스템의 블록도이다. 이 시스템은 고속 카운터부(4), 가산부(5) 및 제어부(6)을 포함한다.
고속 카운터부(4)는 고주파수 펄스 발생 회로(7), 측정되는 시간 간격의 정수부를 카운트하기 위해 채택된 선정된 수의 m 비트 카운터(예를 들면, n2= 4 또는 8)로 이루어진 m 비트 카운터부(8), 측정되는 시간 간격의 소수부를 카운트하기 위해 채택된 n 세트의 1 비트 카운터로 이루어지고, +1 보정을 행하는 제1 보정 회로(91) 및 +2 보정을 행하는 제2 보정 회로(92)가 제공된 1 비트 카운터부(9) 및 분해능 수 n1을 얻기 위해 채택된 1 비트 카운터부(10)을 포함한다.
가산부(5)는 가산부(5)의 입력을 선택하는 셀렉터부(11), 데이타를 래치하는 m 비트 플립플롭(DFF : 12), 가산을 행하는 가산기(ADD : 13) 및 데이타를 래치하는 플립플롭(DFF : 14 및 15)를 포함한다. 가산부(5) 내의 가산기는 회로 규모가 작은 증가형 가산기로 이루어진다. 제어부(6)은 레지스터(16) 및 MPU(마이크로 프로세서부 : 17)을 포함한다.
도10에 도시한 바와 같이, 도10의 시간 간격 측정 시스템은 도5의 시스템과 구성이 유사하다. 그러나, 도10의 시스템에서, 1 비트 카운터부(9)는 측정되는 시간 간격의 소수부를 카운트하기 위해 채택되고, +2 보정을 행하는 제2 보정 회로(92)가 추가된다.
도11은 고주파수 펄스 발생 회로(7)의 구성을 도시하는 블록도이다. 고주파수 펄스 발생 회로(7)은 측정 정확성이 현저하게 높은(예를 들면, 시간 분해능 T/25, T : 시스템 클럭 신호 Φ의 사이클 시간) 독립적인 시간 간격의 측정을 실현하기 위해 채택된다. 도11에서, 고주파수 펄스 발생 회로(7)은 n3세트의 지연 버퍼의 캐스케이드 접속으로 이루어진 지연 버퍼부(63), n3+1 세트의 2 비트 시프트 레지스터로 이루어진 시프트 레지스터부(64) 및 n3세트의 AND 게이트로 이루어진 AND 게이트부(65)을 포함한다. 도11의 구성은 도6의 구성과 동일하다.
도12 및 도13은 각각 제1 보정 회로(91) 및 제2 보정 회로(92)의 구성 예를 도시하는 블록도이다. 제1 보정 회로(91)은 EXOR 게이트와 같은 n 세트의 논리 게이트를 포함한다. 제2 보정 회로(92)는 1 비트 카운터부(9)의 1 비트 카운터 중 하나에 필요한 값을 선택하는 셀렉터(20), 셀렉터(20)의 출력을 래치하는 DFF(21), DFF(21)의 출력을 DFF(23)의 출력과 비교하고, 출력이 입력되며, 1 비트 카운터로부터 선택된 값의 변화를 검색하는 비교기(22), 비교기(22)의 출력 값을 래치하고 값을 비교기(22)에 복귀시키는 DFF(23), 및 값을 DFF(23)의 출력과 비교함으로써 제1 보정 회로(91)을 통해 통과된 1 비트 카운터로부터 값의 0 복귀를 검색하는 0 디텍터(24)를 포함한다. 비교기(22) 및 0 디텍터(24) 각각에는 EXOR 게이트로 이루어질 수 있다.
제2 보정 회로(92)의 회로 규모는 약 100 게이트일 수 있고, 1 비트 카운터의 회로 규모는 약 10 게이트(2 비트 카운터의 1/2)이므로, 1 비트 카운터부(9) 내의 1 비트 카운터 수가 약 80인 경우에, 2 비트 카운터가 소수부를 얻는데 사용되는 도5의 경우와 비교하여, 본 발명에 따른 소수부를 얻는 1 비트 카운터의 사용에 의해, 약 800 게이트의 회로 규모는 감소될 수 있어, 약 100 게이트의 회로 규모가 필요해진다. 그러므로, 1 비트 카운터를 사용하는 고속 카운터부(4)의 회로 규모는 2 비트 카운터를 사용하는 도5의 고속 카운터부(47)의 약 60%이다.
계속해서, 도10 내지 도16을 참조하여 도10의 시스템의 동작을 설명하겠다.
개시점에서 상승하는 START 신호 및 종료점에서 하강하는 STOP 신호는 고속 카운터부(4)의 고주파수 펄스 발생 회로(7)로 입력된다. 도11의 고주파수 펄스 발생 회로(7)에서, 지연 버퍼부(63) 내의 지연 버퍼 각각은 시스템 클럭 신호 Φ의 사이클 시간보다 충분히 더 짧은 공통 유닛 지연 시간 △(예를 들면, △ = Φ/25)을 갖는다. 지연 버퍼부(63)은 도14에 도시한 바와 같이, 각각 STOP 신호를 △, 2△, 3△, ··· n△만큼 지연시킴으로써 n 지연된 펄스 신호를 생성한다. 시스템 클럭 신호 Φ에 의해 제어된 시프트 레지스터부(64)는 n 지연된 펄스 신호 및 START 신호의 펄스 타이밍을 양자화한다. AND 게이트부(65)에서, 시프트 레지스터부(64)로부터 출력된 START 신호와 시프트 레지스터부(64)로부터 출력된 n 지연된 펄스 신호 각각들 사이의 논리적 곱은 각각 얻어지고, 논리 곱 각각은 m 비트 카운터의 엔에이블 신호로서 m 비트 카운터부(8)의 대응하는 m 비트 카운터의 EN(ENable) 단자로 전송된다. 그 다음, C(Clock) 단자에 시스템 클럭 신호 Φ가 공급된 m 비트 카운터부(51)의 각 m 비트 카운터는 대응하는 AND 게이트로부터 전송된 엔에이블 신호에 의해 엔에이블되고, m 비트 카운터는 시스템 클럭 신호 Φ의 펄스 수를 카운트하며 대응하는 엔에이블 신호는 EN(ENable) 단자로 입력된다.
또, 엔에이블 신호는 1 비트 카운터부(9) 및 1 비트 카운터부(10)에 공급된다. m 비트 카운터 비트부(8)의 m 비트 카운터에서와 동일 방식으로, C(Clock) 단자에 시스템 클럭 신호 Φ가 공급된 1 비트 카운터부(9)의 각 1 비트 카운터는 시스템 클럭 신호 Φ의 펄스 수를 카운트하고, 대응하는 엔에이블 신호는 EN(ENable) 단자로 입력된다. 유사하게, C(Clock) 단자에 시스템 클럭 신호 Φ가 공급된 1 비트 카운터부(10)의 각 1 비트 카운터는 시스템 클럭 신호 Φ의 펄스 수를 카운트하고, 대응하는 엔에이블 신호는 EN(ENable) 단자로 입력된다.
도14는 도10의 시간 간격 측정 시스템의 동작을 도시하는 타이밍챠트이다. 도14에 도시한 바와 같이, 대응하는 카운터로 입력된 n세트의 엔에이블 신호 EN1-ENn은 시스템 클럭 신호 Φ에 의해 모두 양자화되고, m 비트 카운터, 1 비트 카운터부(9)의 1 비트 카운터 및 1 비트 카운터부(10)의 1 비트 카운터의 각 계수값도 시스템 클럭 신호 Φ에 의해 양자화된다. 상술한 바와 같이, 시스템 클럭 신호 Φ의 클럭 펄스가 시프트 레지스터의 D(Data) 단자로 입력된 지연 STOP 신호의 하강 엣지에 대해 레이스하여 시프트 레지스터부(64)의 시프트 레지스터(D형 플립플롭)의 C(Clock) 단자로 이동할 때, 입력 레이싱이 발생한다. 도14의 지연 종료 신호 STOP20은 시스템 클럭 신호 Φ의 클럭 펄스에 대해 레이스하여 시프트 레지스터로 입력된다. 그러므로, 도14에서 엔에이블 신호 EN20의 하강 엣지의 타이밍은 ±1 x T만큼 불확실해지므로, 제20 m비트 카운터, 1 비트 카운터부(9)의 제20 1 비트 카운터 및 1 비트 카운터부(10)의 제20 1 비트 카운터의 계수값은 ±1만큼 불확실해진다.
이 시간 간격 측정 시스템에서, 시스템 클럭 신호 Φ의 사이클 시간 T의 제한 및 입력 레이싱으로 인한 불확실성을 피하기 위해, 시간 간격의 정수부를 카운트하기 위해 채택된 m 비트 카운터의 다수의 계수값들 사이의 평균 뿐만 아니라 시간 간격의 소수부를 카운트하기 위해 채택된 1 비트 카운터부(9)의 1 비트 카운터의 다수의 계수값들 사이의 평균은 달성된다.
지연 버퍼부(63)의 지연 버퍼의 유닛 지연 △는 온도, 전원 공급 전압 등과 같은 상황에 따라 항상 변할 수 있다. 수 n, 즉 소수부를 카운트하는 1 비트 카운터부(9)의 1 비트 카운터 수는 n x △가 어떤 상황에서 시스템 클럭 신호 Φ의 사이클 신호 T보다 적어도 더 커질 수 있도록 선정된다. 즉, △min이 △의 최소 가능값일 경우, n은 n x △min이 T보다 약간 커지도록 선정된다. 그러므로, 정수부를 카운트하는 m 비트 카운터 수는 n보다 상당히 작아질 수 있고, 본 발명자는 m 비트 카운터의 수 n2가 4 정도로 작아질 수 있고, 4 세트의 m 비트 카운터는 정수부를 얻는데 충분함을 발견하였다. 부수적으로, n2가 2의 거듭 제곱인 경우, n2로의 나눗셈은 비트를 시프트함으로써 쉽게 행해질 수 있고, 고속 프로세싱용으로 이롭다. 지연 버퍼 수 n3및 1 비트 카운터부(10)의 1 비트 카운터 수는 분해능 수 n1의 카운팅을 실현하기 위해 n보다 더 크게 선정되고(예를 들면, n3 = 1.5n 또는 2n), 수는 시스템 클럭 신호 Φ의 사이클 시간 T가 측정 순간에 팩되는 유닛 지연 △의 수를 표시한다(즉, △ x n1은 T와 거의 동일해진다).
부수적으로, 시스템의 회로 규모를 최소화하기 위해, 1 비트 카운터부(9) 내의 1 비트 카운터의 수는 n2세트의 m 비트 카운터의 최하위 디지트를 1 비트 카운터부(9)의 n2세트의 1 비트 카운터의 값으로서 이용하고, n2세트의 1 비트 카운터를 제거함으로써 n2만큼 감소될 수 있다. 유사하게, 또 1 비트 카운터부(10)의 1 비트 카운터 수는 1 비트 카운터부(9)의 1 비트 카운터 값 및 m 비트 카운터의 최하위 디지트를 이용함으로써 n만큼 감소될 수 있다.
1 비트 카운터부(10)은 분해능 수 n1을 카운트하는데 사용된다. 분해능 수 n1은 동일 논리 1 또는 0(HIGH 또는 LOW)의 가장 긴 시퀀스에서 1 비트 카운터 수를 카운트함으로써 얻어진다. 소수부에 관련된 추가 프로세스에서, 1 비트 카운터부(9)의 n1세트의 1 비트 카운터는 가산용으로 사용될 수 있다. 소수부에 관련된 가산을 위해 1 비트 카운터부(9)의 n1세트의 1 비트 카운터를 사용하고, 가산된 값을 n1로 나누고(즉, 1 비트 카운터부(9)의 n1세트의 1 비트 카운터 사이의 평균을 취함으로써) 평균값의 정수부를 제거함으로써, 측정되는 시간 간격의 소수부는 얻어질 수 있다. 예를 들면, 도14의 경우에, n1은 약 25이므로, 1 비트 카운터부(9)의 제 1 의 1 비트 카운터 내지 제25 1 비트 카운터는 시간 간격의 소수부를 얻는데 사용된다.
도14에 도시한 바와 같이, m비트 카운터의 가능한 계수값은 Q 및 Q+1(도14에서, 2C 및 2D)이고, 이상적으로 1 비트 카운터의 가능한 계수값은 최악의 경우에 Q', Q'+1 및 Q'+2(도14에서, 0 및 1(LOW 및 HIGH))이다. 즉, n x △가 시스템 클럭 신호 Φ의 사이클 시간 T보다 적어도 더 커질 수 있도록 1 비트 카운터 수가 설정되기 때문에, 소수부를 카운트하는 1 비트 카운터부(9)의 1 비트 카운터의 계수값의 필요한 영역은 m 비트 카운터의 영역보다 더 넓게 된다. 그러나, 1 비트 카운터는 단지 (0) 또는 (1)을 카운트할 수 있다. 이 시스템에서, 1 비트 카운터의 2개의 가능한 값 (0) 및 (1)에 의한 값 Q', Q'+1 및 Q'+2를 정확히 카운트하여 정보를 전하기 위해, 1 비트 카운터부(9)는 도12 및 도13에 도시한 바와 같이, 2개의 보정 회로, 즉 +1 보정을 행하는 제1 보정 회로(91) 및 +2 보정을 행하는 제2 보정 회로(92)가 제공된다.
도10에 도시한 바와 같이, 1 비트 카운터부의 1 비트 카운터의 계수값의 가산이 시간 간격의 소수부를 얻기 위해 실행될 때, 1 비트 카운터부(9)의 1 비트 카운터의 계수값은 +1 보정을 실행하는 제1 보정 회로(91)로 먼저 입력되고, 각 보정된(또는 보정되지 않은) 값은 하나씩 가산부(5) 내의 셀렉터부(11)에 의해 선택된 다음, 선택된 값은 +2 보정을 행하는 제2 보정 회로(92)로 전송된다. 그리고, 제1 보정 회로(91) 및 제2 보정 회로(92)을 통해 통과된 값은 가산부에 가산용으로 사용된다.
도15a 및 15b는 도10의 시간 간격 측정 시스템의 동작을 도시하는 플로우챠트이다. 단계 S1에서, 시간 간격 측정 시스템의 소자의 데이타는 초기화되고, 시스템은 START 신호의 입력을 기다린다. 측정 대상으로부터 START 신호의 상승 엣지가 고속 카운터부(4)의 고주파수 펄스 발생 회로(7)로 입력되고(단계 S2), 엔에이블 신호가 m 비트 카운터, 1 비트 카운터부(9)의 1 비트 카운터 및 1 비트 카운터부(10)의 1 비트 카운터로 입력될 때, 카운터는 시스템 클럭 신호 Φ의 펄스 수를 카운트하는 단계를 개시한다(단계 S3). 계속해서, 측정 대상으로부터 STOP 신호의 하강 엣지가 고주파수 펄스 발생 회로(7)로 입력될 때(단계 S4), (유닛 지연 △에 대한) n3세트의 지연된 종료 신호는 지연 버퍼부(63)에서 생성되고, 엔에이블 신호는 도14에 도시한 바와 같이 하나씩 스위치 오프된다. 그 다음, 엔에이블 신호의 오프 스위칭에 대응하는 m 비트 카운터, 1 비트 카운터부(9)의 1 비트 카운터 및 1 비트 카운터부(10)의 1 비트 카운터는 시스템 클럭 신호 Φ의 펄스 수를 카운트하는 단계를 종료한다(단계 S5). 모든 카운터가 하나씩 카운트하여 종료된 후, 계수값은 카운터에 보유된다.
상기 카운팅 프로세스 후, 가산이 행해진다. 먼저, 정수부의 m 비트 카운터 값의 가산이 행해진다. 단계 S6에서, 제어부(6)의 MPU(17)은 선택 신호를 가산부(5)의 셀렉터부(11)에 전송하고, m 비트 카운터부(8)의 값은 m 비트 카운터 값의 가산을 행하기 위해 셀렉터부(11)에 의해 선택된 다음, 정수부와 관련된 가산은 가산부(5)에 개시된다. 가산부(5)에서, 각 m 비트 카운터는 셀렉터부(11)에 의해 하나씩 선택되고, 각 m 비트 카운터의 계수값은 m 비트 DFF(12)에 하나씩 래치되어, ADD(13)에 공급된다. ADD(13)에서, ADD(13)의 사전값 및 공급된 값은 시스템 클럭 신호 Φ와 동기한 공급된 값의 모든 입력에 함께 가산되고, 결과적으로 n2세트의 m 비트 카운터의 총합 ∑1이 얻어진다(단계 S7). 총합 ∑1은 레지스터(16)으로 전송되고, MPU(17)에 입력된다. 그 다음, 평균값 H1= ∑1/n2는 MPU(17)에 의해 얻어지고(단계 S8), 정수부 h1은 H1의 소수부를 MPU(17)에 의해 제거함으로써 얻어진다(단계 S9). 정수부 값 h1은 나중에 사용하기 위해 MPU(17)에 보유된다(단계 S10). 부수적으로, 상술한 바와 같이, m 비트 카운터의 수 n2가 4(2의 거듭 제곱)인 경우에, ∑1을 n2로 나누는 단계는 총합 ∑1의 최하위 2개의 디지트를 무시함으로써 쉽게 행해질 수 있다. 그러므로, 사실 n2로의 상기 나눗셈 및 H1의 소수부의 제거는 MPU(17)의 프로세스에 의해 행해질 필요는 없다.
정수부에 관련된 가산과 함께, 분해능 수 n1, 즉 소수부에 관련된 가산에 사용되거나 가산되는 1 비트 카운터부(9)의 1 비트 카운터의 수는 MPU(17)에 의해 얻어진다. n1은 동일 논리 1 또는 0(HIGH 또는 LOW)이 가장 긴 시퀀스에서 1 비트 카운터부(10)의 1 비트 카운터의 수를 카운트함으로써 얻어진다(단계 S11).
단계 S12에서, +1 보정은 1 비트 카운터부(9)의 제1 보정 호로(91)에 의해 행해진다. 출력 보정 회로는 연속적인 1 비트 카운터의 데이타가 이동될 때, 즉 연속적인 1 비트 카운터의 데이타가, 예를 들면 (1), (1), (1), (0), (0), ···일 때, 1 비트 카운터의 계수값에 +1 보정을 행한다. 연속적인 1 비트 카운터의 데이타가 이동하는지 어떤지가 정수부값 h1의 최하위 2 디지트가 (1)인지 어떤지를 확인함으로써 체크될 수 있다. h1의 최하위 디지트가 (1)인 경우, MPU(17)은 출력 보정 회로에 +1 보정을 행한다. 상술한 바와 같이, m 비트 카운터의 수 n2가 4(2의 거듭 제곱)인 경우에, '정수부값 h1의 최하위 디지트가 (1)인지 어떤지'는 '플립플롭(15)로부터 출력된 총합 ∑1의 제3 디지트가 (1)인지 어떤지'와 동일해진다. 그러므로, MPU(17)에서 출력 보정 회로(91)로의 상기 명령은 사실상 불필요해진다. 도10에 도시한 바와 같이, 총합 ∑1은 제1 보정 회로(91)에 직접적으로 전송될 수 있고, 제1 보정 회로(91)은 +1 보정이 총합 ∑1의 제3 디지트를 체크함으로써 필요한지 어떤지를 자동적으로 결정할 수 있다. 이 방법은 고속 프로세싱용으로 더 이롭다.
정수부 값 h1이, 예를 들면 (···1)이고, 연속적인 1 비트 카운터의 데이타가 (1), (1), (1), (0), (0), ···(즉, 10진수에서 1, 1, 1, 0(2), 0(2) ··· 또는 1(3), 1(3), 1(3), 0(4), (4) ···)일 때, 제1 보정 회로(91)은 (0), (0), (0), (1), (1), ···(즉, 10진수에서 0, 0, 0, 1, 1, ···)에 연속적인 1 비트 카운터의 데이타를 보정하여 +1 보정을 행한다. 도12에 도시한 바와 같이, 제1 보정 회로(91)은 EXOR 게이트로 이루어지고, 플립플롭(15)으로부터 총합 ∑1의 상술한 제3 디지트 및 대응하는 1 비트 카운터의 계수값이 각 EXOR 게이트로 입력된다. 제3 디지트가 (1)인 경우 EXOR 게이트는 1 비트 카운터의 계수값을 반전시키고, 제3 디지트가 (0)인 경우 EXOR 게이트는 직접적으로 계수값을 출력한다. 간단히, +1 보정은 1 비트 카운터의 계수값을 반전시킴으로써 행해진다.
단계 S13에서, +2 보정은 1 비트 카운터부(9)의 제2 보정 회로(92)에 의해 행해진다. 먼저, 도13에 도시한 제2 보정 회로(92)에 의해, 1 비트 카운트부(9)의 연속적인 1 비트 카운터 값의 시퀀스의 초기값으로의 복귀가 검색된다. 예를 들면, 1 비트 카운터 값의 시퀀스가 {(0), ·· (1), ··(0)}인 경우, 초기값 (0)로의 이 복귀는 2배의 이동 시간이 시퀀스에 포함되고, 즉 후반 (0)은 (2)로서 카운트되어야 함을 의미한다. 그러므로, 후반 (0)은 2를 가산함으로써 제2 보정 회로(92)에 의해 보정된다. 이러한 +2 보정이 아니면, 1 비트 카운터 값의 총합 및 평균은 정확하게 얻어지지 않아, 얻어진 소수부는 부정확해진다. 부수적으로, +1 보정이 제1 보정 회로(91)에 의해 시퀀스에서 행해지기 때문에, 제1 보정 회로(91)를 통해 통과된 1 비트 카운터로부터의 값의 시퀀스는 일반적으로 (0)으로부터 개시한다. 그러므로, 도13의 제2 보정 회로(92)는 시퀀스의 (1)에서 (0)로의 복귀를 검색하고, 시퀀스가 (0)으로의 복귀를 포함할 경우, 2는 후반 (0)에 추가된다. 구체적으로, 도13에서, 시퀀스가 (0)으로 복귀할 때, (1)(HIGH) 값의 신호는 0 디텍터에 의해 출력되고, 이 신호에 의해, (10)(10진수에서, 2)는 m 비트 DFF(12)에 래치되는 제1 보정 회로(91)을 통해 1 비트 카운터로부터 후반 (0)에 추가되며, 즉 m 비트 DFF(12)에 래치된 값의 제2 디지트는 증가된다.
도16은 본 실시예에 따른 제1 보정 회로(91) 및 제2 보정 회로(92)에 의한 보정 예를 도시한다. 도16에서, h1의 최하위 디지트(LSD)는 EX1, EX3 및 EX4에서 0이고, h1의 LSD는 EX2, EX5 및 EX6에서 1 이므로, +1 보정은 EX1, EX3 및 EX4에서 행해지고, 시퀀스의 값은 제1 보정 회로(91)에 의해 반전된다. 부수적으로, 제1 비트 카운터 값(도16에서 시퀀스의 초기값)은 이상적으로 h1의 LSD와 동일 값일 수 있다. 그러나, 상술한 입력 레이싱으로 인해, 2개의 값이 다른 경우가 존재한다. 그러므로, 시퀀스의 초기값은 더 신뢰가능한 h1의 LSD와 동일해지도록 처리되고, +1 보정 후 시퀀스의 초기값은 어떤 예에서, (0)이 되도록 처리된다. EX3, EX4 및 EX6 각각에서, 초기값으로의 복귀는 도16에서 원으로 표시된 시퀀스에 관련되고, 즉 (0)으로의 복귀는 +1 보정 후 시퀀스에 관련되므로, +2 보정은 도16에서 원으로 표시된 EX3, EX4 및 EX6의 시퀀스에서 복귀된 값으로 행해진다.
다음에, 소수부의 1 비트 카운터로부터의 값의 가산이 행해진다. 단계 S14에서, MPU(17)은 선택 신호를 셀렉터부(11)에 전송하고, 1 비트 카운터부(9)로부터의 값은 1 비트 카운터로부터의 값의 가산을 행하기 위해 셀렉터부(11)에 의해 선택된 다음, 소수부에 관련된 가산은 가산부(5)에서 개시된다. 추가로, 제1 보정 회로(91) 및 제2 보정 회로(92)를 통한 1 비트 카운터로부터의 값이 사용된다. 가산부(5)에서, 소수부에 관련된 가산은 정수부와 관련된 상술한 가산과 유사하게 행해지고, 1 비트 카운터로부터 (보정되거나 보정되지 않은) 값의 총합 ∑2이 얻어진다(단계 S15). 총합 ∑2는 레지스터(16)으로 전송되어, MPU(17)에 입력된다. 그 다음, 평균값 H2= ∑2/n1은 MPU(17)에 의해 얻어지고(단계 S16), 소수부 h2는 MPU(17)에 의해 H2의 정수부를 제거함으로써 얻어진다(단계 S17). 소수부 값 h2는 나중에 사용하기 위해 MPU(17)에 보유된다(단계 S18). 계속해서, 정수부 값 h1및 소수부 값 h2의 총합 H는 MPU(17)에 의해 얻어지고(단계 S19), START 신호와 STOP 신호 사이의 시간 간격은 총합 H에 시스템 클럭 신호 Φ의 사이클 시간을 곱함으로써 얻어진다(단계 S20).
실제 사용에서, 시스템 클럭 신호 Φ의 주파수가 40 MHz인 경우, 시스템 클럭 신호 Φ의 사이클 시간 T는 25 ns이다. 지연 버퍼부(63)의 지연 버퍼는 직렬로 접속된 2개의 인버터(NOT) 게이트로 이루어질 수 있고, 유닛 지연 시간 △는 약 1 ns일 수 있다. 그러므로, 분해능 수 n1은 약 25일 수 있고, 즉 측정 정확성은 현저하게 높아질 수 있다(시간 분해능 = T /25). 지연 버퍼, 시프트 레지스터, 논리 게이트, 카운터, 셀렉터, 가산기, 보정 회로 등과 같이 MPU(17)를 제외한 시간 간격 측정 시스템의 모든 소자는 트랜지스터로 이루어질 수 있다. 종래의 시스템에서, 시스템의 시간 분해능은 시스템의 클럭의 사이클 시간에 의해 제한되므로, 시스템의 성분은 ECL 트랜지스터와 같이 고가의 고속 트랜지스터로 이루어진다. 그러나, 본 발명에 따른 도10의 시스템의 소자는 시스템의 측정 정확성이 시스템 클럭 신호 Φ의 사이클 시간 T에 의한 제한보다 현저하게 더 높기 때문에, CMOS 트랜지스터, BiCMOS 트랜지스터, 바이폴라 트랜지스터 등과 같은 저가의 저속 트랜지스터로 이루어질 수 있다. 그러나, ECL 트랜지스터와 같은 고가의 고속 트랜지스터는 또 측정 정확성을 높이기 위해 사용할 수 있다.
본 실시예에 따라, 소수부를 얻기 위한 1 비트 카운터의 사용이 제2 보정 회로(92)를 채택함으로써 이 실시예에서 가능해지기 때문에, 현저하게 높은 측정 정확성은 도5의 시스템보다 더 작은 회로 규모가 얻어질 수 있다. 예를 들면, 분해능 수 n1을 갖는 도5의 시스템의 회로 규모가 100%로 표시될 때, 분해능 수 2 x n1을 갖는 도5의 시스템의 회로 규모는 약 200%가 된다. 그러나, 분해능 수 2 x n1을 갖는 도10의 시스템은 제2 보정 회로(92)가 작은 회로 규모로 이루어질 수 있기 때문에, 약 120 %의 회로 규모로 실현될 수 있다.
도17은 본 발명의 다른 실시예를 도시하는 블록도이다. 이 실시예에서, 제1 실시예의 시간 간격 측정 시스템은 차들 사이의 거리를 측정하는 시스템에 사용된다. 도17에서 거리 측정 시스템은 레이저 빔 유닛(1), START 신호 발생기(2), 도10의 시스템의 고속 카운터부(4), 도10의 시스템의 가산부(5) 및 제어부(6')을 포함한다. 도18은 START 신호 발생기(2)의 구성을 도시하는 개략적 도면이다. START 신호 발생기(2)는 시스템 클럭 신호 Φ에 의해 양자화된 START 신호를 생성하는 D형 플립플롭으로 이루어진다. 차들 사이의 처리를 측정하는 시스템은 차(3) 다음에 오는 차에 설치된다.
계속해서, 본 실시예의 동작을 설명하겠다. 제어부(6')은 주기적으로 측정 개시 신호를 생성하여, 이 신호를 START 신호 발생기(2)에 전송한다. START 신호 발생기(2)에 의해 수신된 측정 개시 신호는 D형 플립플롭에 래치되고, START 신호로서 시스템 클럭 신호 Φ의 펄스와 동기한 레이저 빔 유닛(1) 및 고속 카운터부(4)로 출력된다. START 신호를 수신할 때, 레이저 빔 유닛(1)은 차(3) 쪽으로 레이저 빔을 방출하고, 순간적으로 고속 카운터부(4)는 시스템 클럭 신호 Φ의 펄스의 수를 카운트하는 단계를 개시한다. 그 다음, 레이저 빔의 일부는 차(3)의 표면에 의해 반사되고, 반사된 빔의 일부는 레이저 빔 유닛(10에 의해 수신된다. 반사된 빔을 수신할 때, 레이저 빔 유닛(1)은 STOP 신호를 생성하여, STOP 신호를 고속 카운터부(4)에 전송한다. 동일 순간에, 고속 카운터부(4)는 카운트 단계를 종료한다. 계속해서, START 신호와 STOP 신호 사이의 시간 간격은 제1 실시예와 동일 방식으로 얻어지고, 제어부(6')는 식 A x C/2(A : 획득된 시간 간격, C : 광속)에 의해 차들 사이의 거리를 얻는다.
시스템에 의해 측정될 수 있는 거리의 제한은 정수부를 얻는 m 비트 카운터의 비트 수에 대응한다. 시스템 클럭 신호 Φ의 주파수가 25 MHz(사이클 시간 T = 25 ns)인 일반적인 경우에, 레이저 빔은 사이클 시간 T에서 7.5 m 진행한다. m 비트 카운터가 6 비트 카운터인 경우, 64 클럭을 카운트할 수 있는 6 비트 카운터는 480 m의 거리, 즉 240 m의 차들 사이의 거리를 카운트할 수 있다. 그러므로, 6 비트 카운터는 시스템용으로 충분히 사용된다. 8 비트 카운터가 사용된 경우, 차들 사이의 거리의 제한은 960 m이다. 부수적으로, 시스템의 사용은 차에 한정되지 않고, 시스템은 비행기, 배 등에 적용할 수 있다. m 비트 카운터의 비트 수는 사용에 따라 선택될 수 있다. 부수적으로, 시스템 클럭 신호 Φ의 주파수가 상승될 경우, 거리 제한은 감소하거나, m 비트 카운터용에 필요한 비트 수는 증가한다. 그러나, 도17의 거리 측정 시스템이 반자동 순찰 등을 위해 차에 설치되는 경우에, 시스템 클럭 신호 Φ의 주파수는 안전을 보장하기 위해, 즉 제조 기술의 현 기준에서 시스템의 기능 부전을 제거하기 위해, 100 MHz 이하로 한정된다. 그러므로, 현 기준에서, 6 비트 카운터 또는 8 비트 카운터는 차들 사이의 거리를 측정하는 시스템에 대해 회로 규모 및 비용의 관점에서 이롭게 사용된다.
도19는 고속 카운터부(4)의 고 주파수 펄스 발생 회로의 다른 예를 도시하는 블록도이다. 도10의 제1 실시예에서, START 신호는 시스템 클럭 신호 Φ의 펄스와 동기한 고주파수 펄스 발생 회로(7)로 입력되도록 제안되고, START 신호가 비동기식으로 입력된 경우, 얻어진 시간 간격의 정밀도는 낮아진다. 제2 실시예에 도시한 START 신호 발생기(2)를 사용하면 START 신호의 비동기식 입력을 제거할 수 있다. 그러나, START 신호 발생기(2)를 이용하는 이러한 시스템은 무작위로 입력된 START 신호에 대한 개시하는 시간 간격을 측정할 수 없다. 이러한 측정으로, 도11의 고주파수 펄스 발생 회로(7)과 동일한 고주파수 펄스 발생 회로(7')는 채택될 수 있다.
상술한 바와 같이, 본 발명에 따른 시간 간격 측정 시스템 및 시간 간격 측정 방법에서, 소수부를 얻는 1 비트 카운터의 사용은 +2 보정을 실행하기 위해 제2 보정 회로를 채택함으로써 가능해진다. 그러므로, 측정 정확성이 현저하게 향상된 개별 시간 간격의 측정은 상당히 작은 회로 규모 및 감소된 비용의 시간 간격 측정 시스템으로 실현된다. 저비용 고정밀도 시간 간격 측정 시스템은 차들 사이의 거리를 측정하기 위해 차에 설치된 시스템과 같은 거리 측정 시스템용으로 사용될 수 있고, 반자동 순항 시스템, 자동 교통 시스템 등의 발전에 크게 기여할 수 있다.
발명의 상세한 설명의 항에서 없는 구체적인 실시 상태 또는 실시예는 어디까지나 본 발명의 기술 내용을 명백하게 하는 것으로, 그와 같은 구체 예에서만 한정하여 협의로 해석되어야 하는 것은 아니고, 본 발명의 정신과 다음에 기재하는 특허 청구 사항의 범위 내에서 여러가지로 변경하여 실시할 수 있는 것이다.

Claims (22)

  1. 고속 카운터부, m 비트 카운터부의 m 비트 카운터의 계수값의 가산 및 제 1 의 1 비트 카운터부의 제 1 의 1 비트 카운터의 계수값의 가산을 행하는 가산부, 및 시간 간격 측정 시스템을 제어하고, 상기 가산부의 출력을 사용하여 상기 m 비트 카운터의 계수값의 평균의 소수부를 제거함으로써 시간 간격의 정수부를 얻으며, 상기 가산부의 출력을 사용하여 상기 제 1 의 1 비트 카운터의 계수값의 평균의 정수부를 제거함으로써 상기 시간 간격의 소수부를 얻고, 상기 시간 간격의 상기 정수부 및 상기 시간 간격의 상기 소수부를 함께 가산하고 가산된 값에 클럭 신호의 사이클 시간을 곱함으로써 상기 시간 간격을 얻는 제어부를 포함하고, 상기 고속 카운터부는 상기 고속 카운터부에 입력된 START 신호와 STOP 신호 사이의 시간 간격의 정수부를 얻기 위해 클럭 신호의 펄스 수를 카운트하는 다수의 m 비트 카운터를 갖는 m 비트 카운터부, 상기 시간 간격의 소수부를 얻기 위해 상기 클럭 신호의 펄스 수를 카운트하는 다수의 제 1 의 1 비트 카운터를 갖는 제 1 의 1 비트 카운터부, 및 상기 고속 카운터부에 대한 상기 START 신호의 입력에 따라 상기 클럭 신호의 사이클 시간보다 더 짧은 유닛 지연 시간의 간격에서 다수의 지연된 신호를 주기적으로 생성하고, 상기 지연 시간에 따라 다수의 카운터 종료 신호 각각을 m 비트 카운터부의 대응하는 m 비트 카운터 및 상기 제 1 의 1 비트 카운터부의 대응하는 제 1 의 1 비트 카운터에 공급하는 고주파수 펄스 발생 회로를 포함하며, 상기 제 1 의 1 비트 카운터부는 상기 제 1 의 1 비트 카운터의 계수값의 시퀀스의 이동에 대한 관련 검색에 따라 상기 제 1 의 1 비트 카운터의 계수값에 +1 보정을 행하는 제1 보정 회로, 및 상기 제 1 의 1 비트 카운터의 계수값의 시퀀스의 초기값으로의 복귀에 대한 관련 검색에 따라 상기 제 1 의 1 비트 카운터의 계수값에 +2 보정을 행하는 제 2 보정 회로를 포함하는 것을 특징으로 하는 시간 간격 측정 시스템.
  2. 제 1 항에 있어서, 측정 순간에 상기 고주파수 펄스 발생 회로의 분해능 수 n1을 얻기 위해 상기 클럭 신호의 펄스 수를 카운트하고, 각각이 상기 고주파수 펄스 발생 회로로부터 대응하는 카운터 종료 신호가 공급되는 다수의 제 2 의 1 비트 카운터를 갖는 제 2 의 1 비트 카운터부를 더 포함하고, 상기 분해능 수 n1은 동일 계수값 1 또는 0 의 가장 긴 시퀀스에서 제 2 의 1 비트 카운터의 수를 카운트함으로써 얻어지며, 상기 가산부에 의한 상기 제 1 의 1 비트 카운터의 계수값의 가산은 n1개의 초기 카운터 종료 신호에 대응하여 제 1 의 1 비트 카운터로 행해지는 것을 특징으로 하는 시간 간격 측정 시스템.
  3. 제 1 항에 있어서, 상기 고주파수 펄스 발생 회로는 상기 고속 카운터부로 입력된 STOP 신호를 상기 유닛 지연 시간만큼 지연시키는 다수의 지연 버퍼의 캐스케이드 접속으로 이루어진 지연 버퍼부, 상기 지연 버퍼의 출력이 각각 입력된 다수의 시프트 레지스터를 갖는 시프트 레지스터부, 및 상기 시프트 레지스터의 출력 각각과 상기 START 신호에 관련된 신호 사이의 논리 동작을 행하고, 그 결과를 출력하는 다수의 논리 게이트를 갖는 논리 게이트부를 포함하는 것을 특징으로 하는 시간 간격 측정 시스템.
  4. 제 3 항에 있어서, 상기 지연 버퍼는 직렬로 접속된 2개의 NOT 게이트로 이루어진 것을 특징으로 하는 시간 간격 측정 시스템.
  5. 제 4 항에 있어서, 상기 NOT 게이트는 ECL 트랜지스터로 이루어진 것을 특징으로 하는 시간 간격 측정 시스템.
  6. 제 1 항에 있어서, 상기 가산부는 입력용으로 m 비트 카운터부 또는 제 1 의 1 비트 카운터부 중 하나를 선택하고, 선택된 카운터부의 카운터 중 하나를 하나씩 선택하며, 상기 선택된 카운터에 대응하는 값을 하나씩 상기 가산부로 입력하는 셀렉터부, 및 상기 셀렉터부에 의해 입력된 값을 함께 가산하는 가산기를 포함하는 것을 특징으로 하는 시간 간격 측정 시스템.
  7. 제 6 항에 있어서, 상기 가산기는 증가형 가산기이고, 상기 증가형 가산기는 상기 셀렉터부의 출력을 래치하는 제 1 래치, 1개 입력 단자에 상기 제 1 래치에 의해 래치된 데이타가 공급된 가산기 소자, 및 상기 가산기 소자의 출력을 래치하여, 이 출력을 상기 가산기 소자의 다른 입력 단자에 공급하는 제 2 래치를 포함하는 것을 특징으로 하는 시간 간격 측정 시스템.
  8. 제 1 항에 있어서, 상기 제 1 보정 회로는 한 입력 단자에 대응하는 제 1 의 1 비트 카운터의 계수값이 공급되고, 다른 입력 단자에 상기 제 1 보정 회로에 +1 보정을 행하도록 신호가 공급된 다수의 EXOR 게이트로 이루어진 것을 특징으로 하는 시간 간격 측정 시스템.
  9. 제 1 항에 있어서, 상기 제 2 보정 회로는 상기 제 1 보정 회로를 통해 통과된 상기 제 1 의 1 비트 카운터의 계수값의 시퀀스의 1 에서 0 으로의 복귀를 검색하고, 2 에 1 로부터 복귀하는 0 을 가산함으로써 +2 보정을 행하는 것을 특징으로 하는 시간 간격 측정 시스템.
  10. 제 1 항에 있어서, 상기 제 1 의 1 비트 카운터 수는 수가 측정 상황에 의존한 상기 유닛 지연 시간의 가장 짧은 값으로 나누어진 상기 클럭 신호의 사이클 시간 이상이 되도록 선정된 것을 특징으로 하는 시간 간격 측정 시스템.
  11. 제 1 항에 있어서, 상기 m 비트 카운터 수는 2 의 거듭 제곱이고, 4 이상인 것을 특징으로 하는 시간 간격 측정 시스템.
  12. 제 11항에 있어서, 상기 m 비트 카운터 수는 4 인 것을 특징으로 하는 시간 간격 측정 시스템.
  13. 제 1 항에 있어서, 상기 제 1 의 1 비트 카운터 수는 상기 m 비트 카운터의 최하위 디지트를 대응하는 제 1 의 1 비트 카운터의 값으로서 이용함으로써 감소된 것을 특징으로 하는 시간 간격 측정 시스템.
  14. 제 1 항에 있어서, 상기 제 2 의 1 비트 카운터 수는 m 비트 카운터의 최하위 디지트 또는 상기 제 1 의 1 비트 카운터의 값을 대응하는 제 2 의 1 비트 카운터의 값으로서 이용함으로써 감소된 것을 특징으로 하는 시간 간격 측정 시스템.
  15. 제 1 항에 있어서, 상기 시스템의 소자는 ECL 트랜지스터로 이루어진 것을 특징으로 하는 시간 간격 측정 시스템.
  16. 제 1 항에 있어서, 상기 시스템의 소자는 CMOS 트랜지스터로 구성된 것을 특징으로 하는 시간 간격 측정 시스템.
  17. 제 1 항에 있어서, 상기 클럭 신호와 동기한 상기 START 신호를 생성하는 START 신호 발생기, 및 상기 START 신호의 입력에 따라 빔을 방출하고, 물체에 의해 반사된 상기 빔의 수신에 따라 상기 STOP 신호를 생성하며, 상기 생성된 STOP 신호를 상기 고속 카운터부에 전송하는 빔 유닛을 더 포함하고, 상기 시스템은 획득된 시간 간격을 사용하여 상기 빔 유닛과 상기 물체 사이의 거리를 얻는 기능이 제공되는것을 특징으로 하는 시간 간격 측정 시스템.
  18. 제 17 항에 있어서, 상기 빔 유닛은 레이저 빔을 방출하고 수신하는 레이저 빔 유닛인 것을 특징으로 하는 시간 간격 측정 시스템.
  19. 제 17 항에 있어서, 상기 시스템은 차에 설치되어, 차들 사이의 거리의 측정에 이용된 것을 특징으로 하는 시간 간격 측정 시스템.
  20. 제 19 항에 있어서, 상기 m 비트 카운터는 6 비트 카운터 또는 8 비트 카운터인 것을 특징으로 하는 시간 간격 측정 시스템.
  21. START 신호와 STOP 신호 사이의, 시간 간격의 정수부를 얻는 다수의 m 비트 카운터 및 상기 시간 간격의 소수부를 얻는 다수의 1 비트 카운터를 이용하여 클럭 신호의 펄스 수를 카운트함으로써 얻어진 시간 간격을 측정하는 시간 간격 측정 방법에 있어서, (1) 상기 개시 신호의 입력에 따라 상기 m 비트 카운터 및 1 비트 카운터에 의한 상기 클럭 신호의 펄스 수의 카운팅을 개시하는 단계, (2) 상기 START 신호의 입력에 따라 상기 클럭 신호의 상기 사이클 시간보다 더 짧은 유닛 지연 시간의 간격으로 다수의 지연된 신호를 생성하고, 지연된 신호에 따라 다수의 카운터 종료 신호 각각을 잇따라 대응하는 m 비트 카운터 및 대응하는 제 1 의 1 비트 카운터에 공급하는 단계, (3) 상기 카운터 종료 신호에 따라 잇따라 상기 m 비트 카운터 및 1 비트 카운터의 카운팅을 종료하는 단계, (4) 상기 m 비트 카운터의 계수값의 가산을 개시하는 단계, (5) 선정된 몇번으로 가산을 종료하여, 가산된 값을 얻는 단계, (6) 상기 가산된 값을 선정된 수로 나눔으로써 평균을 얻는 단계, (7) 상기 평균의 소수부를 제거함으로써 상기 시간 간격의 정수부를 얻는 단계, (8) 상기 1 비트 카운터의 계수값의 시퀀스의 이동에 대한 관련 검색에 따라 상기 1 비트 카운터의 계수값에 +1 보정을 행하는 단계, (9) 상기 1 비트 카운터의 계수값의 시퀀스의 초기값으로의 복귀에 대한 관련 검색에 따라 상기 1 비트 카운터의 계수값에 +2 보정을 행하는 단계, (10) 상기 1 비트 카운터로부터 보정된 값의 가산을 개시하는 단계, (11) 선정된 몇번으로 가산을 종료하여, 가산된 값을 얻는 단계, (12) 상기 가산된 값을 상기 선정된 수로 나눔으로써 평균을 얻는 단계, (13) 상기 평균의 정수부를 제거함으로써 상기 시간 간격의 소수부를 얻는 단계, (14) 상기 단계 (7)에서 얻어진 상기 정수부 및 상기 단계(13)에서 얻어진 상기 소수부의 총합을 얻는 단계, 및 (15) 상기 총합에 상기 클럭 신호의 상기 사이클 시간을 곱함으로써 상기 시간 간격을 얻는 단계를 포함하는 것을 특징으로 하는 시간 간격 측정 방법.
  22. 제 21 항에 있어서, 분해능 수 n1을 얻는 다수의 제 2 의 1 비트 카운터에 의한 카운트 단계는 상기 단계 (1) 내지 단계 (3) 에서 더 행해지고, 상기 분해능 수 n1은 상기 동일 계수값의 가장 긴 시퀀스에서 상기 제 2 의 1 비트 카운터의 수를 카운트함으로써 얻어지며, 상기 단계 (11) 에서 가산의 종료는 몇번으로 n1에 대응하여 행해지는 것을 특징으로 하는 시간 간격 측정 방법.
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