JP4020548B2 - フリップフロップ制御回路、プロセッサおよびプロセッサの動作方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、低周波電源ノイズを低減するフリップフロップ制御回路、プロセッサおよびプロセッサの動作方法に関する。
【０００２】
【従来の技術】
図５はＣＭＯＳＬＳＩからなるコンピュータの一般的な電源回路図である。図５において、電源ユニット５１とＬＳＩ５２との間には抵抗ＲとインダクタンスＬからなる配線５３とキャパシタンスＣのバイパスコンデンサ５４とが介在している。Ｒ成分は小さく交流の影響は受けない。Ｌ成分は配線を短くしかつ太くすることによりノイズの影響を低減している。Ｃ成分は電解コンデンサの容量を大きくすることによりノイズの影響を低減している。しかしながら、上記電源回路は実装上の制約からノイズ低減に限界がある。
【０００３】
しかるに、ＣＭＯＳＬＳＩからなるコンピュータは、動作の高速化と低消費電力化が要求されており、これを実現するため特開平８−２８６７８０号公報開示のクロック回路、プロセッサ、プロセッサ動作方法によれば、通常モードおよび通常モードから低消費電力モードに移行する一定期間では低周波数のクロックパルスでコンピュータを動作させ、上記移行後の低消費電力モードでは高周波数のクロックパルスでコンピュータを動作させている。
【０００４】
また、ＣＭＯＳＬＳＩからなるコンピュータは、高速化および高密度化に伴い、消費電流が増大している。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記特開平８−２８６７８０号公報開示のクロック回路、プロセッサ、プロセッサ動作方法において、コンピュータを構成するＬＳＩ内のＦＦ（フリップフロップ）の状態を決定するとき、ＦＦに一時にクロックパルスやリセット信号が供給されると、ＬＳＩの消費電流が瞬時に増大するので、コンピュータが誤動作するという問題が生じる。
【０００６】
より具体的に説明すると、コンピュータをSCAN（スキャン）したり、Initial Program Load（IPL ）したりする場合、ＬＳＩ内のＦＦ（フリップフロップ）に供給されるGated Clock をStart/Stopしたり上記ＦＦをリセットしたりするが、この時過渡的に大きな消費電流が流れ、電源系のインダクタンス成分によって大きなＡＣ電源ノイズが発生し電源電圧が変動し、この結果、ＬＳＩに悪影響が及ぼされコンピュータが誤動作し信頼性をなくすという問題が生じる。
【０００７】
ここで、スキャンとは、ＬＳＩをテストする時などに、ＬＳＩ内の全てのＦＦの出力をセットまたはリセットするスキャンインとスキャンイン後に上記ＦＦの出力を読込むスキャンアウトとを意味し、IPL とは、コンピュータのＯＳ（オペレーティングシステム）の運転を開始させるプログラムをコンピュータのＣＰＵ（中央処理装置）のコンソールを操作してコンピュータの外部記憶装置から内部メモリにロードする初期設定手順を意味する。また、Gated Clock をStart/Stopするとは、ＬＳＩ内のＦＦにクロックパルスの供給を可能にすることを Gated ClockをStart すると言い、その供給を停止することを Gated ClockをStopすると言う。また、ＬＳＩ内のＦＦはラッチ用のものも含む。
【０００８】
それゆえ、本発明は上記問題を解決し、低周波電源ノイズを低減するフリップフロップ制御回路、プロセッサおよびプロセッサの動作方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成する本発明の第１形態に係るフリップフロップ制御回路は、複数のフリップフロップを有するデジタル回路に接続され、該複数のフリップフロップの状態を決定する信号を該デジタル回路に供給するフリップフロップ制御回路において、基本周波数の第１クロックパルスを発生するクロック発生回路と、前記クロック発生回路から前記第１クロックパルスを受け、これから前記基本周波数より高い周波数の高速処理用の第２クロックパルスを発生し、入力される制御信号に応じて、前記第１クロックパルスまたは第２クロックパルスを出力するクロック選択回路と、前記クロック選択回路から前記第１クロックパルスまたは第２クロックパルスを受け、前記複数のフリップフロップの状態を決定するとき、その起動信号を受けてから該クロックパルスの計数を開始するとともに前記制御信号を設定し所定時間経過後に該制御信号の設定を解除するカウンタ回路と、前記クロック選択回路から前記第１クロックパルスまたは第２クロックパルスを受け、該クロックパルスを前記複数のフリップフロップに出力するクロック分配回路と、を備えたことを特徴とする。
【００１０】
上記第１形態の構成により、複数のフリップフロップの状態を決定する起動信号が発生してから所定時間経過するまでは基本周波数の第１クロックパルスが複数のフリップフロップに出力され、所定時間経過後に基本周波数より高い周波数の高速処理用の第２クロックパルスが複数のフリップフロップに出力されるので、一時に複数のフリップフロップに高周波数のクロックパルスを出力することがなくなり、一時の消費電流の増大が阻止され、その結果低周波電源ノイズが低減される。
【００１１】
上記目的を達成する本発明の第２形態に係るフリップフロップ制御回路は、複数のフリップフロップを有するデジタル回路に接続され、該複数のフリップフロップの状態を決定する信号を該デジタル回路に供給するフリップフロップ制御回路において、基本周波数のクロックパルスを発生するクロック発生回路と、前記クロック発生回路から前記クロックパルスを受け、前記複数のフリップフロップの状態を決定するとき、その起動信号を受けてから該クロックパルスの計数を開始するとともに制御信号を設定し、所定時間経過毎に該制御信号の設定を変更するカウンタ回路と、前記クロック発生回路から前記クロックパルスを受け、前記制御信号に応じて、前記複数のフリップフロップに該クロックパルスを順次分配して出力するクロック分配回路と、を備えたことを特徴とする。
【００１２】
上記第２形態の構成により、複数のフリップフロップの状態を決定する起動信号が発生してから所定時間経過する毎にクロックパルスを複数のフリップフロップに順次分配して出力するので、一時に複数のフリップフロップにクロックパルスを出力することがなくなり、一時の消費電流の増大が阻止され、その結果低周波電源ノイズが低減される。
【００１３】
上記目的を達成する本発明の第３形態に係るフリップフロップ制御回路は、複数のフリップフロップを有するデジタル回路に接続され、該複数のフリップフロップの状態を決定する信号を該デジタル回路に供給するフリップフロップ制御回路において、基本周波数のクロックパルスを発生するクロック発生回路と、前記クロック発生回路から前記クロックパルスを受け、前記複数のフリップフロップの状態を決定するとき、その起動信号を受けてから該クロックパルスの計数を開始するとともに制御信号を設定し、所定時間経過毎に該制御信号の設定を変更するカウンタ回路と、前記制御信号に応じて、前記複数のフリップフロップにリセット信号を順次分配して出力するリセット信号分配回路と、を備えたことを特徴とする。
【００１４】
上記第３形態の構成により、複数のフリップフロップの状態を決定する起動信号が発生してから所定時間経過する毎にリセット信号を複数のフリップフロップに順次分配して出力するので、一時に複数のフリップフロップにリセット信号を出力することがなくなり、一時の消費電流の増大が阻止され、その結果低周波電源ノイズが低減される。
【００１５】
上記本発明の第１、第２または第３実施形態に係るフリップフロップ制御回路において、前記デジタル回路が、少なくとも１つのＬＳＩからなる。
上記目的を達成する本発明のプロセッサは、上記本発明の第１、第２または第３実施形態に係るフリップフロップ制御回路とデジタル回路とを備えたＬＳＩであることを特徴とする。
【００１６】
上記目的を達成する本発明のプロセッサ動作方法は、基本周波数の第１クロックパルスと該基本周波数より高い周波数の高速処理用の第２クロックパルスとを発生するパルス発生回路と、複数のフリップフロップと、を備えたプロセッサの動作方法において、前記複数のフリップフロップの状態を決定するとき、その起動信号を受けてから前記第１クロックパルスまたは第２クロックパルスの何れかのクロックパルスの計数を開始するとともに制御信号を設定し、前記計数の開始から所定時間経過後に前記制御信号の設定を解除し、前記制御信号に応じて、前記第１クロックパルスまたは第２クロックパルスの何れかのクロックパルスを選択し、選択したクロックパルスを前記複数のフリップフロップに出力する、
ことを特徴とする。
【００１７】
上記目的を達成する本発明のプロセッサ動作方法は、基本周波数のクロックパルスの発生回路と、複数のフリップフロップと、を備えたプロセッサの動作方法において、前記複数のフリップフロップの状態を決定するとき、その起動信号を受けてから前記クロックパルスの計数を開始するとともに制御信号を設定し、前記計数の開始から所定時間経過毎に前記制御信号の設定を変更し、前記制御信号に応じて、前記複数のフリップフロップに前記クロックパルスを順次分配して出力する、ことを特徴とする。
【００１８】
上記目的を達成する本発明のプロセッサ動作方法は、基本周波数のクロックパルスの発生回路と、複数のフリップフロップと、を備えたプロセッサの動作方法において、前記複数のフリップフロップの状態を決定するとき、その起動信号を受けてから前記クロックパルスの計数を開始するとともに制御信号を設定し、前記計数の開始から所定時間経過毎に前記制御信号の設定を変更し、前記制御信号に応じて、前記複数のフリップフロップにリセット信号を順次分配して出力する、ことを特徴とする。
【００１９】
【発明の実施の形態】
以下、添付図面を参照しつつ本発明の実施の形態を詳細に説明する。
図１は本発明の第１実施形態に係るフリップフロップ制御回路の概略図である。図１に示すように、複数のフリップフロップを有するデジタル回路１にフリップフロップ（ＦＦ）制御回路１０は接続されている。ＦＦ制御回路１０は、クロック発生回路１１とクロック選択回路１２とカウンタ回路１３とクロック分配回路１４とを有する。これらＦＦ制御回路１０およびデジタル回路１には図５で説明したような図示しない電源から直流電圧Ｖddが印加されている。
【００２０】
クロック発生回路１１は、水晶発振器のように所定周波数、例えば周期１０ｎｓの発振パルスを発生する発振器を有し、この発振パルスの周波数を基本周波数とする第１クロックパルスを発生する。
クロック選択回路１２は、クロック発生回路１１から第１クロックパルスを受け、これから基本周波数より高い周波数、例えば周期５ｎｓの高速処理用の第２クロックパルスを発生し、入力される制御信号に応じて、第１クロックパルスまたは第２クロックパルスを出力する。クロック選択回路１２は、例えば位相比較器、低域フィルタおよび電圧制御発振器からなる公知のＰＬＬ（Phase-Locked Loop ）を備えて構成される。
【００２１】
カウンタ回路１３は、クロック選択回路１２から第１クロックパルスまたは第２クロックパルスを受け、複数のフリップフロップの状態を決定するとき、例えばコンピュータをスキャンしたり、IPL したりするとき、その起動信号を、例えばデジタル回路１内のＣＰＵから受けてからクロックパルスの計数を開始するとともに制御信号を設定し所定時間Ｔdelta 秒経過後に制御信号の設定を解除する。ここで、所定時間Ｔdelta 秒には、デジタル回路１内の複数のフリップフロップの状態を決定する信号としてのクロックパルスを複数のフリップフロップに出力開始してから電源電圧の電圧降下が安定するまでに要する時間、例えば数１０ｍｓを設定する。
【００２２】
クロック分配回路１４は、クロック選択回路１２から第１クロックパルスまたは第２クロックパルスを受け、デジタル回路１内の複数のフリップフロップの状態を決定する信号としてのクロックパルスを複数のフリップフロップに出力する。
フリップフロップによる消費電流は、クロックパルスの周波数が高い程増大するので、制御信号を次のように設定し、電源ノイズの低減を行う。すなわち、クロック選択回路１２からクロック分配回路１４には、カウンタ回路１３からクロック選択回路１２に入力される制御信号が、１にセットされたときは第１クロックパルスを出力し、０にリセットされたときは第２クロックパルスを出力する。それゆえ、デジタル回路１内のフリップフロップには、フリップフロップの状態を決定する起動信号が発生されてからＴdelta 秒間は低周波数の第１クロックパルスが出力され、Ｔdelta 秒経過後は高周波数の第２クロックパルスが出力される。ここで、フリップフロップの状態を決定する起動信号には、低速処理モードから高速処理モードに切換える起動信号と低速処理モードから高速処理モードに切換える起動信号とがあり上述した第１実施形態は前者に対するものである。
【００２３】
他の実施形態として、後者の起動信号が発生したときは、クロック選択回路１２からクロック分配回路１４には、カウンタ回路１３からクロック選択回路１２に入力される制御信号が、１にセットされたときは第２クロックパルスを出力し、０にリセットされたときは第１クロックパルスを出力する。それゆえ、デジタル回路１内のフリップフロップには、フリップフロップの状態を決定する起動信号が発生されてからＴdelta 秒間は高周波数の第２クロックパルスが出力され、Ｔdelta 秒経過後は低周波数の第１クロックパルスが出力される。
【００２４】
図２は本発明の第２実施形態に係るフリップフロップ制御回路の概略図である。図２に示すように、複数のフリップフロップを有するデジタル回路１にフリップフロップ（ＦＦ）制御回路２０は接続されている。ＦＦ制御回路２０は、クロック発生回路２１とカウンタ回路２３とクロック分配回路２４とを有する。これらＦＦ制御回路２０およびデジタル回路１には図５で説明したような直流電源電圧Ｖddが印加されている。
【００２５】
クロック発生回路２１は、基本周波数のクロックパルスを発生する。
カウンタ回路２３は、クロック発生回路２３からクロックパルスを受け、デジタル回路１内の複数のフリップフロップの状態を決定するとき、例えばコンピュータをスキャンしたり、IPL したりするとき、その起動信号を、例えばデジタル回路１内のＣＰＵから受けてからクロックパルスの計数を開始するとともに制御信号を設定し、所定時間Ｔdelta 秒経過毎に制御信号の設定を変更する。ここで、所定時間Ｔdelta 秒は次のように設定する。すなわち、制御信号の設定をｎ回（ｎは２以上の整数）変更したとして、ｎ×Ｔdelta 秒がデジタル回路１内の複数のフリップフロップの状態を決定する信号としてのクロックパルスを複数のフリップフロップに出力開始してから電源電圧の電圧降下が安定するまでに要する時間になるように設定する。
【００２６】
クロック分配回路２４は、クロック発生回路２１からクロックパルスを受け、制御信号に応じて、デジタル回路１内の複数のフリップフロップの状態を決定する信号としてのクロックパルスを複数のフリップフロップに順次分配して出力する。
フリップフロップによる消費電流は、クロックパルスの周波数が高い程増大するので、制御信号を次のように設定し、電源ノイズの低減を行う。すなわち、クロック分配回路２４は、カウンタ回路２３からクロック分配回路２４に入力された、例えば４ビットの制御信号が、００００のときはクロック信号をデジタル回路１内の第１フリップフロップ群に出力し、制御信号が０００１のときはクロックパルスをデジタル回路１内の第１フリップフロップ群と第２フリップフロップ群とに出力するというように、制御信号に応じてクロックパルスを出力するデジタル回路１内のフリップフロップ群を徐々に増やして行く。したがって、デジタル回路１内のフリップフロップには、フリップフロップの状態を決定する起動信号が発生されてからＴdelta 秒経過する毎にクロックパルスが分配されて出力されるフリップフロップ群が順次増加する。ここで、フリップフロップの状態を決定する起動信号には、低速処理モードから高速処理モードに切換える起動信号と低速処理モードから高速処理モードに切換える起動信号とがあり上述した第２実施形態は前者に対するものである。
【００２７】
他の実施形態として、後者の起動信号が発生したときは、クロック分配回路２４は、カウンタ回路２３からクロック分配回路２４に入力された、例えば４ビットの制御信号が、１１１１のときはクロック信号をデジタル回路１内の第１〜１６フリップフロップ群に出力し、制御信号が１１１０のときはクロックパルスをデジタル回路１内の第１〜１５フリップフロップ群に出力するというように、制御信号に応じてクロックパルスを出力するデジタル回路１内のフリップフロップ群を徐々に減らして行く。したがって、デジタル回路１内のフリップフロップには、フリップフロップの状態を決定する起動信号が発生されてからＴdelta 秒経過する毎にクロックパルスが分配されて出力されるフリップフロップ群が順次減少する。
【００２８】
図３は本発明の第３実施形態に係るフリップフロップ制御回路の概略図である。図３に示すように、複数のフリップフロップを有するデジタル回路１にフリップフロップ（ＦＦ）制御回路３０は接続されている。ＦＦ制御回路３０は、クロック発生回路３１とカウンタ回路３３とリセット分配回路３４とを有する。これらＦＦ制御回路３０およびデジタル回路１には図５で説明したような直流電源電圧Ｖddが印加されている。
【００２９】
クロック発生回路３１は、基本周波数のクロックパルスを発生する。
カウンタ回路３３は、クロック発生回路３１からクロックパルスを受け、デジタル回路１内の複数のフリップフロップの状態を決定するとき、例えばコンピュータをスキャンしたり、IPL したりするとき、その起動信号を、デジタル回路１内のＣＰＵから受けてからクロックパルスの計数を開始するとともに制御信号を設定し、所定時間Ｔdelta 秒経過毎に制御信号の設定を変更する。ここで、所定時間Ｔdelta 秒には、デジタル回路１内の複数のフリップフロップの状態を決定する信号としてのリセット信号を複数のフリップフロップに出力開始してから電源電圧の電圧降下が安定するまでに要する時間を設定する。
【００３０】
リセット分配回路３４は、制御信号に応じて、デジタル回路１内の複数のフリップフロップの状態を決定する信号としてのリセット信号を複数のフリップフロップに順次分配して出力する。
フリップフロップによる消費電流は、クロックパルスの周波数が高い程増大するので、制御信号を次のように設定し、電源ノイズの低減を行う。すなわち、リセット分配回路３４は、カウンタ回路３３からリセット分配回路３４に入力された、例えば４ビットの制御信号が、００００のときはリセット信号をデジタル回路１内の第１フリップフロップ群に出力し、制御信号が０００１のときはリセット信号をデジタル回路１内の第１フリップフロップ群と第２フリップフロップ群とに出力するというように、制御信号に応じてリセット信号を出力するデジタル回路１内のフリップフロップ群を徐々に増やして行く。したがって、デジタル回路１内のフリップフロップには、フリップフロップの状態を決定する起動信号が発生されてからＴdelta 秒経過する毎にリセット信号が分配されて出力されるフリップフロップ群が順次増加する。
【００３１】
上述した第１〜第３実施形態において、図１〜図３に示すデジタル回路１は、少なくとも１つのＬＳＩからなる。
また、第１〜第３実施形態において、図１〜図３に示すフリップフロップ制御回路は、デジタル回路１と一体となったＬＳＩチップであってもよい。
図４は、電源電圧波形を示す図であり、（Ａ）は従来技術による電源電圧波形を示す図であり、（Ｂ）は本発明の電源電圧波形を示す図である。図４の（Ａ）に示すように、図１〜図３を用いて説明したような本発明によるフリップフロップ制御回路を設けずに、時刻ｔ0 に、図１〜図３のデジタル回路１内の複数のフリップフロップの状態を決定する信号としてのクロックパルスまたはリセット信号を複数のフリップフロップに供給する時、電源電圧Ｖddは、電圧Ｖ1 だけ降下し、所定時間Ｔdelta 秒経過後の時刻ｔ1 に安定する。
【００３２】
一方、図４の（Ｂ）に示すように、本発明によるフリップフロップ制御回路を設けて、時刻ｔ0 に、図１〜図３のデジタル回路１内の複数のフリップフロップの状態を決定する信号としてのクロックパルスまたはリセット信号を複数のフリップフロップに供給する時、電源電圧Ｖddは、電圧Ｖ2 （Ｖ2 ＜＜Ｖ1 ）だけ降下し、所定時間Ｔdelta 秒経過後の時刻ｔ1 に安定する。図４の（Ｂ）に示す時刻ｔ0 の電源電圧の降下は図４の（Ａ）と比して減少していることが判る。
【００３３】
【発明の効果】
以上説明したように、本発明によれば、低周波電源ノイズを低減するフリップフロップ制御回路、プロセッサおよびプロセッサの動作方法を提供することができ、ノイズによる誤動作が防止されプロセッサの信頼性が向上する。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係るフリップフロップ制御回路の概略図である。
【図２】本発明の第２実施形態に係るフリップフロップ制御回路の概略図である。
【図３】本発明の第３実施形態に係るフリップフロップ制御回路の概略図である。
【図４】電源電圧波形を示す図であり、（Ａ）は従来技術による電源電圧波形を示す図であり、（Ｂ）は本発明の電源電圧波形を示す図である。
【図５】ＣＭＯＳＬＳＩからなるコンピュータの一般的な電源回路図である。
【符号の説明】
１…デジタル回路
１０、２０、３０…フリップフロップ（ＦＦ）制御回路
１１、２１、３１…クロック発生回路
１３、２３、３３…カウンタ回路
１２…クロック選択回路
１４、２４…クロック分配回路
３４…リセット分配回路
【発明の属する技術分野】
本発明は、低周波電源ノイズを低減するフリップフロップ制御回路、プロセッサおよびプロセッサの動作方法に関する。
【０００２】
【従来の技術】
図５はＣＭＯＳＬＳＩからなるコンピュータの一般的な電源回路図である。図５において、電源ユニット５１とＬＳＩ５２との間には抵抗ＲとインダクタンスＬからなる配線５３とキャパシタンスＣのバイパスコンデンサ５４とが介在している。Ｒ成分は小さく交流の影響は受けない。Ｌ成分は配線を短くしかつ太くすることによりノイズの影響を低減している。Ｃ成分は電解コンデンサの容量を大きくすることによりノイズの影響を低減している。しかしながら、上記電源回路は実装上の制約からノイズ低減に限界がある。
【０００３】
しかるに、ＣＭＯＳＬＳＩからなるコンピュータは、動作の高速化と低消費電力化が要求されており、これを実現するため特開平８−２８６７８０号公報開示のクロック回路、プロセッサ、プロセッサ動作方法によれば、通常モードおよび通常モードから低消費電力モードに移行する一定期間では低周波数のクロックパルスでコンピュータを動作させ、上記移行後の低消費電力モードでは高周波数のクロックパルスでコンピュータを動作させている。
【０００４】
また、ＣＭＯＳＬＳＩからなるコンピュータは、高速化および高密度化に伴い、消費電流が増大している。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記特開平８−２８６７８０号公報開示のクロック回路、プロセッサ、プロセッサ動作方法において、コンピュータを構成するＬＳＩ内のＦＦ（フリップフロップ）の状態を決定するとき、ＦＦに一時にクロックパルスやリセット信号が供給されると、ＬＳＩの消費電流が瞬時に増大するので、コンピュータが誤動作するという問題が生じる。
【０００６】
より具体的に説明すると、コンピュータをSCAN（スキャン）したり、Initial Program Load（IPL ）したりする場合、ＬＳＩ内のＦＦ（フリップフロップ）に供給されるGated Clock をStart/Stopしたり上記ＦＦをリセットしたりするが、この時過渡的に大きな消費電流が流れ、電源系のインダクタンス成分によって大きなＡＣ電源ノイズが発生し電源電圧が変動し、この結果、ＬＳＩに悪影響が及ぼされコンピュータが誤動作し信頼性をなくすという問題が生じる。
【０００７】
ここで、スキャンとは、ＬＳＩをテストする時などに、ＬＳＩ内の全てのＦＦの出力をセットまたはリセットするスキャンインとスキャンイン後に上記ＦＦの出力を読込むスキャンアウトとを意味し、IPL とは、コンピュータのＯＳ（オペレーティングシステム）の運転を開始させるプログラムをコンピュータのＣＰＵ（中央処理装置）のコンソールを操作してコンピュータの外部記憶装置から内部メモリにロードする初期設定手順を意味する。また、Gated Clock をStart/Stopするとは、ＬＳＩ内のＦＦにクロックパルスの供給を可能にすることを Gated ClockをStart すると言い、その供給を停止することを Gated ClockをStopすると言う。また、ＬＳＩ内のＦＦはラッチ用のものも含む。
【０００８】
それゆえ、本発明は上記問題を解決し、低周波電源ノイズを低減するフリップフロップ制御回路、プロセッサおよびプロセッサの動作方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成する本発明の第１形態に係るフリップフロップ制御回路は、複数のフリップフロップを有するデジタル回路に接続され、該複数のフリップフロップの状態を決定する信号を該デジタル回路に供給するフリップフロップ制御回路において、基本周波数の第１クロックパルスを発生するクロック発生回路と、前記クロック発生回路から前記第１クロックパルスを受け、これから前記基本周波数より高い周波数の高速処理用の第２クロックパルスを発生し、入力される制御信号に応じて、前記第１クロックパルスまたは第２クロックパルスを出力するクロック選択回路と、前記クロック選択回路から前記第１クロックパルスまたは第２クロックパルスを受け、前記複数のフリップフロップの状態を決定するとき、その起動信号を受けてから該クロックパルスの計数を開始するとともに前記制御信号を設定し所定時間経過後に該制御信号の設定を解除するカウンタ回路と、前記クロック選択回路から前記第１クロックパルスまたは第２クロックパルスを受け、該クロックパルスを前記複数のフリップフロップに出力するクロック分配回路と、を備えたことを特徴とする。
【００１０】
上記第１形態の構成により、複数のフリップフロップの状態を決定する起動信号が発生してから所定時間経過するまでは基本周波数の第１クロックパルスが複数のフリップフロップに出力され、所定時間経過後に基本周波数より高い周波数の高速処理用の第２クロックパルスが複数のフリップフロップに出力されるので、一時に複数のフリップフロップに高周波数のクロックパルスを出力することがなくなり、一時の消費電流の増大が阻止され、その結果低周波電源ノイズが低減される。
【００１１】
上記目的を達成する本発明の第２形態に係るフリップフロップ制御回路は、複数のフリップフロップを有するデジタル回路に接続され、該複数のフリップフロップの状態を決定する信号を該デジタル回路に供給するフリップフロップ制御回路において、基本周波数のクロックパルスを発生するクロック発生回路と、前記クロック発生回路から前記クロックパルスを受け、前記複数のフリップフロップの状態を決定するとき、その起動信号を受けてから該クロックパルスの計数を開始するとともに制御信号を設定し、所定時間経過毎に該制御信号の設定を変更するカウンタ回路と、前記クロック発生回路から前記クロックパルスを受け、前記制御信号に応じて、前記複数のフリップフロップに該クロックパルスを順次分配して出力するクロック分配回路と、を備えたことを特徴とする。
【００１２】
上記第２形態の構成により、複数のフリップフロップの状態を決定する起動信号が発生してから所定時間経過する毎にクロックパルスを複数のフリップフロップに順次分配して出力するので、一時に複数のフリップフロップにクロックパルスを出力することがなくなり、一時の消費電流の増大が阻止され、その結果低周波電源ノイズが低減される。
【００１３】
上記目的を達成する本発明の第３形態に係るフリップフロップ制御回路は、複数のフリップフロップを有するデジタル回路に接続され、該複数のフリップフロップの状態を決定する信号を該デジタル回路に供給するフリップフロップ制御回路において、基本周波数のクロックパルスを発生するクロック発生回路と、前記クロック発生回路から前記クロックパルスを受け、前記複数のフリップフロップの状態を決定するとき、その起動信号を受けてから該クロックパルスの計数を開始するとともに制御信号を設定し、所定時間経過毎に該制御信号の設定を変更するカウンタ回路と、前記制御信号に応じて、前記複数のフリップフロップにリセット信号を順次分配して出力するリセット信号分配回路と、を備えたことを特徴とする。
【００１４】
上記第３形態の構成により、複数のフリップフロップの状態を決定する起動信号が発生してから所定時間経過する毎にリセット信号を複数のフリップフロップに順次分配して出力するので、一時に複数のフリップフロップにリセット信号を出力することがなくなり、一時の消費電流の増大が阻止され、その結果低周波電源ノイズが低減される。
【００１５】
上記本発明の第１、第２または第３実施形態に係るフリップフロップ制御回路において、前記デジタル回路が、少なくとも１つのＬＳＩからなる。
上記目的を達成する本発明のプロセッサは、上記本発明の第１、第２または第３実施形態に係るフリップフロップ制御回路とデジタル回路とを備えたＬＳＩであることを特徴とする。
【００１６】
上記目的を達成する本発明のプロセッサ動作方法は、基本周波数の第１クロックパルスと該基本周波数より高い周波数の高速処理用の第２クロックパルスとを発生するパルス発生回路と、複数のフリップフロップと、を備えたプロセッサの動作方法において、前記複数のフリップフロップの状態を決定するとき、その起動信号を受けてから前記第１クロックパルスまたは第２クロックパルスの何れかのクロックパルスの計数を開始するとともに制御信号を設定し、前記計数の開始から所定時間経過後に前記制御信号の設定を解除し、前記制御信号に応じて、前記第１クロックパルスまたは第２クロックパルスの何れかのクロックパルスを選択し、選択したクロックパルスを前記複数のフリップフロップに出力する、
ことを特徴とする。
【００１７】
上記目的を達成する本発明のプロセッサ動作方法は、基本周波数のクロックパルスの発生回路と、複数のフリップフロップと、を備えたプロセッサの動作方法において、前記複数のフリップフロップの状態を決定するとき、その起動信号を受けてから前記クロックパルスの計数を開始するとともに制御信号を設定し、前記計数の開始から所定時間経過毎に前記制御信号の設定を変更し、前記制御信号に応じて、前記複数のフリップフロップに前記クロックパルスを順次分配して出力する、ことを特徴とする。
【００１８】
上記目的を達成する本発明のプロセッサ動作方法は、基本周波数のクロックパルスの発生回路と、複数のフリップフロップと、を備えたプロセッサの動作方法において、前記複数のフリップフロップの状態を決定するとき、その起動信号を受けてから前記クロックパルスの計数を開始するとともに制御信号を設定し、前記計数の開始から所定時間経過毎に前記制御信号の設定を変更し、前記制御信号に応じて、前記複数のフリップフロップにリセット信号を順次分配して出力する、ことを特徴とする。
【００１９】
【発明の実施の形態】
以下、添付図面を参照しつつ本発明の実施の形態を詳細に説明する。
図１は本発明の第１実施形態に係るフリップフロップ制御回路の概略図である。図１に示すように、複数のフリップフロップを有するデジタル回路１にフリップフロップ（ＦＦ）制御回路１０は接続されている。ＦＦ制御回路１０は、クロック発生回路１１とクロック選択回路１２とカウンタ回路１３とクロック分配回路１４とを有する。これらＦＦ制御回路１０およびデジタル回路１には図５で説明したような図示しない電源から直流電圧Ｖddが印加されている。
【００２０】
クロック発生回路１１は、水晶発振器のように所定周波数、例えば周期１０ｎｓの発振パルスを発生する発振器を有し、この発振パルスの周波数を基本周波数とする第１クロックパルスを発生する。
クロック選択回路１２は、クロック発生回路１１から第１クロックパルスを受け、これから基本周波数より高い周波数、例えば周期５ｎｓの高速処理用の第２クロックパルスを発生し、入力される制御信号に応じて、第１クロックパルスまたは第２クロックパルスを出力する。クロック選択回路１２は、例えば位相比較器、低域フィルタおよび電圧制御発振器からなる公知のＰＬＬ（Phase-Locked Loop ）を備えて構成される。
【００２１】
カウンタ回路１３は、クロック選択回路１２から第１クロックパルスまたは第２クロックパルスを受け、複数のフリップフロップの状態を決定するとき、例えばコンピュータをスキャンしたり、IPL したりするとき、その起動信号を、例えばデジタル回路１内のＣＰＵから受けてからクロックパルスの計数を開始するとともに制御信号を設定し所定時間Ｔdelta 秒経過後に制御信号の設定を解除する。ここで、所定時間Ｔdelta 秒には、デジタル回路１内の複数のフリップフロップの状態を決定する信号としてのクロックパルスを複数のフリップフロップに出力開始してから電源電圧の電圧降下が安定するまでに要する時間、例えば数１０ｍｓを設定する。
【００２２】
クロック分配回路１４は、クロック選択回路１２から第１クロックパルスまたは第２クロックパルスを受け、デジタル回路１内の複数のフリップフロップの状態を決定する信号としてのクロックパルスを複数のフリップフロップに出力する。
フリップフロップによる消費電流は、クロックパルスの周波数が高い程増大するので、制御信号を次のように設定し、電源ノイズの低減を行う。すなわち、クロック選択回路１２からクロック分配回路１４には、カウンタ回路１３からクロック選択回路１２に入力される制御信号が、１にセットされたときは第１クロックパルスを出力し、０にリセットされたときは第２クロックパルスを出力する。それゆえ、デジタル回路１内のフリップフロップには、フリップフロップの状態を決定する起動信号が発生されてからＴdelta 秒間は低周波数の第１クロックパルスが出力され、Ｔdelta 秒経過後は高周波数の第２クロックパルスが出力される。ここで、フリップフロップの状態を決定する起動信号には、低速処理モードから高速処理モードに切換える起動信号と低速処理モードから高速処理モードに切換える起動信号とがあり上述した第１実施形態は前者に対するものである。
【００２３】
他の実施形態として、後者の起動信号が発生したときは、クロック選択回路１２からクロック分配回路１４には、カウンタ回路１３からクロック選択回路１２に入力される制御信号が、１にセットされたときは第２クロックパルスを出力し、０にリセットされたときは第１クロックパルスを出力する。それゆえ、デジタル回路１内のフリップフロップには、フリップフロップの状態を決定する起動信号が発生されてからＴdelta 秒間は高周波数の第２クロックパルスが出力され、Ｔdelta 秒経過後は低周波数の第１クロックパルスが出力される。
【００２４】
図２は本発明の第２実施形態に係るフリップフロップ制御回路の概略図である。図２に示すように、複数のフリップフロップを有するデジタル回路１にフリップフロップ（ＦＦ）制御回路２０は接続されている。ＦＦ制御回路２０は、クロック発生回路２１とカウンタ回路２３とクロック分配回路２４とを有する。これらＦＦ制御回路２０およびデジタル回路１には図５で説明したような直流電源電圧Ｖddが印加されている。
【００２５】
クロック発生回路２１は、基本周波数のクロックパルスを発生する。
カウンタ回路２３は、クロック発生回路２３からクロックパルスを受け、デジタル回路１内の複数のフリップフロップの状態を決定するとき、例えばコンピュータをスキャンしたり、IPL したりするとき、その起動信号を、例えばデジタル回路１内のＣＰＵから受けてからクロックパルスの計数を開始するとともに制御信号を設定し、所定時間Ｔdelta 秒経過毎に制御信号の設定を変更する。ここで、所定時間Ｔdelta 秒は次のように設定する。すなわち、制御信号の設定をｎ回（ｎは２以上の整数）変更したとして、ｎ×Ｔdelta 秒がデジタル回路１内の複数のフリップフロップの状態を決定する信号としてのクロックパルスを複数のフリップフロップに出力開始してから電源電圧の電圧降下が安定するまでに要する時間になるように設定する。
【００２６】
クロック分配回路２４は、クロック発生回路２１からクロックパルスを受け、制御信号に応じて、デジタル回路１内の複数のフリップフロップの状態を決定する信号としてのクロックパルスを複数のフリップフロップに順次分配して出力する。
フリップフロップによる消費電流は、クロックパルスの周波数が高い程増大するので、制御信号を次のように設定し、電源ノイズの低減を行う。すなわち、クロック分配回路２４は、カウンタ回路２３からクロック分配回路２４に入力された、例えば４ビットの制御信号が、００００のときはクロック信号をデジタル回路１内の第１フリップフロップ群に出力し、制御信号が０００１のときはクロックパルスをデジタル回路１内の第１フリップフロップ群と第２フリップフロップ群とに出力するというように、制御信号に応じてクロックパルスを出力するデジタル回路１内のフリップフロップ群を徐々に増やして行く。したがって、デジタル回路１内のフリップフロップには、フリップフロップの状態を決定する起動信号が発生されてからＴdelta 秒経過する毎にクロックパルスが分配されて出力されるフリップフロップ群が順次増加する。ここで、フリップフロップの状態を決定する起動信号には、低速処理モードから高速処理モードに切換える起動信号と低速処理モードから高速処理モードに切換える起動信号とがあり上述した第２実施形態は前者に対するものである。
【００２７】
他の実施形態として、後者の起動信号が発生したときは、クロック分配回路２４は、カウンタ回路２３からクロック分配回路２４に入力された、例えば４ビットの制御信号が、１１１１のときはクロック信号をデジタル回路１内の第１〜１６フリップフロップ群に出力し、制御信号が１１１０のときはクロックパルスをデジタル回路１内の第１〜１５フリップフロップ群に出力するというように、制御信号に応じてクロックパルスを出力するデジタル回路１内のフリップフロップ群を徐々に減らして行く。したがって、デジタル回路１内のフリップフロップには、フリップフロップの状態を決定する起動信号が発生されてからＴdelta 秒経過する毎にクロックパルスが分配されて出力されるフリップフロップ群が順次減少する。
【００２８】
図３は本発明の第３実施形態に係るフリップフロップ制御回路の概略図である。図３に示すように、複数のフリップフロップを有するデジタル回路１にフリップフロップ（ＦＦ）制御回路３０は接続されている。ＦＦ制御回路３０は、クロック発生回路３１とカウンタ回路３３とリセット分配回路３４とを有する。これらＦＦ制御回路３０およびデジタル回路１には図５で説明したような直流電源電圧Ｖddが印加されている。
【００２９】
クロック発生回路３１は、基本周波数のクロックパルスを発生する。
カウンタ回路３３は、クロック発生回路３１からクロックパルスを受け、デジタル回路１内の複数のフリップフロップの状態を決定するとき、例えばコンピュータをスキャンしたり、IPL したりするとき、その起動信号を、デジタル回路１内のＣＰＵから受けてからクロックパルスの計数を開始するとともに制御信号を設定し、所定時間Ｔdelta 秒経過毎に制御信号の設定を変更する。ここで、所定時間Ｔdelta 秒には、デジタル回路１内の複数のフリップフロップの状態を決定する信号としてのリセット信号を複数のフリップフロップに出力開始してから電源電圧の電圧降下が安定するまでに要する時間を設定する。
【００３０】
リセット分配回路３４は、制御信号に応じて、デジタル回路１内の複数のフリップフロップの状態を決定する信号としてのリセット信号を複数のフリップフロップに順次分配して出力する。
フリップフロップによる消費電流は、クロックパルスの周波数が高い程増大するので、制御信号を次のように設定し、電源ノイズの低減を行う。すなわち、リセット分配回路３４は、カウンタ回路３３からリセット分配回路３４に入力された、例えば４ビットの制御信号が、００００のときはリセット信号をデジタル回路１内の第１フリップフロップ群に出力し、制御信号が０００１のときはリセット信号をデジタル回路１内の第１フリップフロップ群と第２フリップフロップ群とに出力するというように、制御信号に応じてリセット信号を出力するデジタル回路１内のフリップフロップ群を徐々に増やして行く。したがって、デジタル回路１内のフリップフロップには、フリップフロップの状態を決定する起動信号が発生されてからＴdelta 秒経過する毎にリセット信号が分配されて出力されるフリップフロップ群が順次増加する。
【００３１】
上述した第１〜第３実施形態において、図１〜図３に示すデジタル回路１は、少なくとも１つのＬＳＩからなる。
また、第１〜第３実施形態において、図１〜図３に示すフリップフロップ制御回路は、デジタル回路１と一体となったＬＳＩチップであってもよい。
図４は、電源電圧波形を示す図であり、（Ａ）は従来技術による電源電圧波形を示す図であり、（Ｂ）は本発明の電源電圧波形を示す図である。図４の（Ａ）に示すように、図１〜図３を用いて説明したような本発明によるフリップフロップ制御回路を設けずに、時刻ｔ0 に、図１〜図３のデジタル回路１内の複数のフリップフロップの状態を決定する信号としてのクロックパルスまたはリセット信号を複数のフリップフロップに供給する時、電源電圧Ｖddは、電圧Ｖ1 だけ降下し、所定時間Ｔdelta 秒経過後の時刻ｔ1 に安定する。
【００３２】
一方、図４の（Ｂ）に示すように、本発明によるフリップフロップ制御回路を設けて、時刻ｔ0 に、図１〜図３のデジタル回路１内の複数のフリップフロップの状態を決定する信号としてのクロックパルスまたはリセット信号を複数のフリップフロップに供給する時、電源電圧Ｖddは、電圧Ｖ2 （Ｖ2 ＜＜Ｖ1 ）だけ降下し、所定時間Ｔdelta 秒経過後の時刻ｔ1 に安定する。図４の（Ｂ）に示す時刻ｔ0 の電源電圧の降下は図４の（Ａ）と比して減少していることが判る。
【００３３】
【発明の効果】
以上説明したように、本発明によれば、低周波電源ノイズを低減するフリップフロップ制御回路、プロセッサおよびプロセッサの動作方法を提供することができ、ノイズによる誤動作が防止されプロセッサの信頼性が向上する。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係るフリップフロップ制御回路の概略図である。
【図２】本発明の第２実施形態に係るフリップフロップ制御回路の概略図である。
【図３】本発明の第３実施形態に係るフリップフロップ制御回路の概略図である。
【図４】電源電圧波形を示す図であり、（Ａ）は従来技術による電源電圧波形を示す図であり、（Ｂ）は本発明の電源電圧波形を示す図である。
【図５】ＣＭＯＳＬＳＩからなるコンピュータの一般的な電源回路図である。
【符号の説明】
１…デジタル回路
１０、２０、３０…フリップフロップ（ＦＦ）制御回路
１１、２１、３１…クロック発生回路
１３、２３、３３…カウンタ回路
１２…クロック選択回路
１４、２４…クロック分配回路
３４…リセット分配回路
Claims (14)
- 複数のフリップフロップを有するデジタル回路に接続され、該複数のフリップフロップの状態を決定する信号を該デジタル回路に供給するフリップフロップ制御回路において、
基本周波数の第１クロックパルスを発生するクロック発生回路と、
前記クロック発生回路から前記第１クロックパルスを受け、これから前記基本周波数より高い周波数の高速処理用の第２クロックパルスを発生し、入力される制御信号に応じて、前記第１クロックパルスまたは第２クロックパルスを出力するクロック選択回路と、
前記クロック選択回路から前記第１クロックパルスまたは第２クロックパルスを受け、前記複数のフリップフロップの状態を決定するとき、前記複数のフリップフロップの状態を決定する起動信号を受けてから該クロックパルスの計数を開始するとともに前記制御信号を設定し所定時間経過後に該制御信号の設定を解除するカウンタ回路と、
前記クロック選択回路から前記第１クロックパルスまたは第２クロックパルスを受け、該クロックパルスを前記複数のフリップフロップに出力するクロック分配回路と、
を備え、前記起動信号は、少なくとも、該複数のフリップフロップに対するスキャンイン若しくはスキャンアウト時、又は、該デジタル回路に対するイニシャルプログラムロード時にアクティブにされることを特徴とするフリップフロップ制御回路。 - 複数のフリップフロップを有するデジタル回路に接続され、該複数のフリップフロップの状態を決定する信号を該デジタル回路に供給するフリップフロップ制御回路において、
基本周波数のクロックパルスを発生するクロック発生回路と、
前記クロック発生回路から前記クロックパルスを受け、前記複数のフリップフロップの状態を決定するとき、前記複数のフリップフロップの状態を決定する起動信号を受けてから該クロックパルスの計数を開始するとともに制御信号を設定し、所定時間経過毎に該制御信号の設定を変更するカウンタ回路と、
前記クロック発生回路から前記クロックパルスを受け、前記制御信号に応じて、前記複数のフリップフロップに該クロックパルスを順次分配して出力するクロック分配回路と、
を備え、前記起動信号は、少なくとも、該複数のフリップフロップに対するスキャンイン若しくはスキャンアウト時、又は、該デジタル回路に対するイニシャルプログラムロード時にアクティブにされることを特徴とするフリップフロップ制御回路。 - 複数のフリップフロップを有するデジタル回路に接続され、該複数のフリップフロップの状態を決定する信号を該デジタル回路に供給するフリップフロップ制御回路において、
基本周波数のクロックパルスを発生するクロック発生回路と、
前記クロック発生回路から前記クロックパルスを受け、前記複数のフリップフロップの状態を決定するとき、前記複数のフリップフロップの状態を決定する起動信号を受けてから該クロックパルスの計数を開始するとともに制御信号を設定し、所定時間経過毎に該制御信号の設定を変更するカウンタ回路と、
前記制御信号に応じて、前記複数のフリップフロップにリセット信号を順次分配して出力するリセット信号分配回路と、
を備え、前記起動信号は、少なくとも、該複数のフリップフロップに対するスキャンイン若しくはスキャンアウト時、又は、該デジタル回路に対するイニシャルプログラムロード時にアクティブにされることを特徴とするフリップフロップ制御回路。 - 前記デジタル回路が、少なくとも１つのＬＳＩからなる、請求項１乃至３の何れか１項に記載のフリップフロップ制御回路。
- 請求項１乃至３の何れか１項に記載のフリップフロップ制御回路とデジタル回路とを備えたＬＳＩであることを特徴とするプロセッサ。
- 基本周波数の第１クロックパルスと該基本周波数より高い周波数の高速処理用の第２クロックパルスとを発生するパルス発生回路と、複数のフリップフロップと、を備えたプロセッサの動作方法において、
前記複数のフリップフロップの状態を決定するとき、前記複数のフリップフロップの状態を決定する起動信号を受けてから前記第１クロックパルスまたは第２クロックパルスの何れかのクロックパルスの計数を開始するとともに制御信号を設定し、
前記計数の開始から所定時間経過後に前記制御信号の設定を解除し、
前記制御信号に応じて、前記第１クロックパルスまたは第２クロックパルスの何れかのクロックパルスを選択し、
選択したクロックパルスを前記複数のフリップフロップに出力する、
各ステップを備え、前記起動信号は、少なくとも、該複数のフリップフロップに対するスキャンイン若しくはスキャンアウト時、又は、該プロセッサに対するイニシャルプログラムロード時にアクティブにされることを特徴とするプロセッサの動作方法。 - 基本周波数のクロックパルスの発生回路と、複数のフリップフロップと、を備えたプロセッサの動作方法において、
前記複数のフリップフロップの状態を決定するとき、前記複数のフリップフロップの状態を決定する起動信号を受けてから前記クロックパルスの計数を開始するとともに制御信号を設定し、
前記計数の開始から所定時間経過毎に前記制御信号の設定を変更し、
前記制御信号に応じて、前記複数のフリップフロップに前記クロックパルスを順次分配して出力する、
各ステップを備え、前記起動信号は、少なくとも、該複数のフリップフロップに対するスキャンイン若しくはスキャンアウト時、又は、該プロセッサに対するイニシャルプログラムロード時にアクティブにされることを特徴とするプロセッサの動作方法。 - 基本周波数のクロックパルスの発生回路と、複数のフリップフロップと、を備えたプロセッサの動作方法において、
前記複数のフリップフロップの状態を決定するとき、前記複数のフリップフロップの状態を決定する起動信号を受けてから前記クロックパルスの計数を開始するとともに制御信号を設定し、
前記計数の開始から所定時間経過毎に前記制御信号の設定を変更し、
前記制御信号に応じて、前記複数のフリップフロップにリセット信号を順次分配して出力する、
各ステップを備え、前記起動信号は、少なくとも、該複数のフリップフロップに対するスキャンイン若しくはスキャンアウト時、又は、該プロセッサに対するイニシャルプログラムロード時にアクティブにされることを特徴とするプロセッサの動作方法。 - 複数のフリップフロップを有するデジタル回路に接続され、該複数のフリップフロップの状態を決定する起動信号を該デジタル回路に供給するフリップフロップ制御回路において、
前記起動信号を受けてから制御信号を設定し、起動信号受信後所定時間が経過した後に前記制御信号を解除するカウンタ回路と、
基本周波数の第１クロックパルスを発生するクロック発生回路と、
前記クロック発生回路から前記第１クロックパルスを受け、これから前記基本周波数より高い周波数を持つ第２クロックパルスを発生し、前記制御信号の設定に応じて前記第１クロックパルスを、前記制御信号の解除に応じて第２クロックパルスを選択的に出力するクロック選択回路と、
前記クロック選択回路から前記第１クロックパルスまたは第２クロックパルスを受け、該クロックパルスを前記複数のフリップフロップに出力するクロック分配回路と、
を備えたことを特徴とするフリップフロップ制御回路。 - 複数のフリップフロップを有するデジタル回路に接続され、該複数のフリップフロップの状態を決定する起動信号を該デジタル回路に供給するフリップフロップ制御回路において、
前記起動信号を受けてから制御信号を設定し、起動信号受信から所定時間が経過する毎に前記制御信号の設定を変更するカウンタ回路と、
基本周波数のクロックパルスを発生するクロック発生回路と、
前記クロック発生回路から前記クロックパルスを受け、前記制御信号の設定変更に応じて前記複数のフリップフロップに対して前記クロックパルスを順次分配して出力するクロック分配回路と、
を備えたことを特徴とするフリップフロップ制御回路。 - 複数のフリップフロップを有するデジタル回路に接続され、該複数のフリップフロップの状態を決定する起動信号を該デジタル回路に供給するフリップフロップ制御回路において、
基本周波数のクロックパルスを発生するクロック発生回路と、
前記起動信号を受けてから制御信号を設定し、前記起動信号受信後所定時間経過毎に前記制御信号の設定を変更するカウンタ回路と、
前記制御信号に応じて、前記複数のフリップフロップにリセット信号を順次分配して出力するリセット信号分配回路と、
を備えたことを特徴とするフリップフロップ制御回路。 - 複数のフリップフロップを有するプロセッサの動作制御方法において、
前記フリップフロップの状態を決定する起動信号を出力し、
前記起動信号出力に応じて制御信号を設定し、
前記制御信号の設定に応じて、第一の周波数を有する第一のクロックパルスを前記フリップフロップに供給し、
前記制御信号の設定から所定時間経過後、前記制御信号の設定を解除し、
前記制御信号の解除に応じて、前記第一の周波数より高い第二の周波数を有する第二のクロックパルスを前記フリップフロップに供給することを特徴とする、プロセッサの動作制御方法。 - 複数のフリップフロップを有するプロセッサの動作制御方法において、
前記フリップフロップの状態を決定する起動信号を出力し、
前記起動信号出力に応じて制御信号を設定し、
前記制御信号設定から所定時間が経過するごとに、前記制御信号の設定を変更するとともに、
前記制御信号の設定状態に応じて、前記複数のフリップフロップに対して順次クロックパルスを分配して出力することを特徴とするプロセッサの動作制御方法。 - 複数のフリップフロップを備えたプロセッサの動作制御方法において、
前記フリップフロップの状態を決定する起動信号を出力し、
前記起動信号を受けてから制御信号を設定し、
前記制御信号設定から所定時間経過後に前記制御信号の設定を変更し、
前記制御信号の設定状態に応じて、前記複数のフリップフロップにリセット信号を順次分配して出力する、ことを特徴とするプロセッサの動作制御方法。
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| JPH0673093B2 (ja) | 1987-04-25 | 1994-09-14 | キヤノン株式会社 | コンピユ−タ−のための電源及び駆動回路 |
| JPH0830351A (ja) | 1994-07-11 | 1996-02-02 | Hitachi Ltd | マイクロプロセッサ |
| JP3986572B2 (ja) * | 1995-03-23 | 2007-10-03 | 株式会社デンソー | 周波数逓倍装置 |
| JP3523362B2 (ja) | 1995-04-10 | 2004-04-26 | 富士通株式会社 | クロック回路及びこれを用いたプロセッサ |
| US5812626A (en) * | 1995-06-13 | 1998-09-22 | Matsushita Electric Industrial Co., Ltd. | Time counting circuit sampling circuit skew adjusting circuit and logic analyzing circuit |
| JP3123931B2 (ja) * | 1996-08-29 | 2001-01-15 | 日本電気アイシーマイコンシステム株式会社 | 時間測定システム及びその時間測定方法 |
| KR100217279B1 (ko) * | 1997-06-20 | 1999-09-01 | 전주범 | Pdp-tv시스템의 계조처리를 위한 메인클럭 분리적용 방법. |
| US5963068A (en) * | 1997-07-28 | 1999-10-05 | Motorola Inc. | Fast start-up processor clock generation method and system |
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