JPH1073681A - 時間測定システム及びその時間測定方法 - Google Patents
時間測定システム及びその時間測定方法Info
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- JPH1073681A JPH1073681A JP8228932A JP22893296A JPH1073681A JP H1073681 A JPH1073681 A JP H1073681A JP 8228932 A JP8228932 A JP 8228932A JP 22893296 A JP22893296 A JP 22893296A JP H1073681 A JPH1073681 A JP H1073681A
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- counter
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-
- G—PHYSICS
- G04—HOROLOGY
- G04F—TIME-INTERVAL MEASURING
- G04F10/00—Apparatus for measuring unknown time intervals by electric means
- G04F10/04—Apparatus for measuring unknown time intervals by electric means by counting pulses or half-cycles of an ac
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Measurement Of Unknown Time Intervals (AREA)
Abstract
(57)【要約】
【課題】システムクロックより短い時間をより小さな回
路規模で測定可能とする時間測定システムを提供するこ
とにある。 【解決手段】カウンタの停止信号ラインに各々必要な分
解能を持たせるための遅延素子を持ち、各々シフトレジ
スタを持ち、測定時間をカウント値として求め且つ変動
する分解能数を求めるためのデータを生成するカウンタ
をパイプライン化した高速カウンタ部２と、高速カウン
タ部２からのカウント値を加算し、分解能数により加算
する回数を制御し、カウント値の総和を求める加算器３
と、高速カウンタ部２からの分解能数を求めるためのデ
ータより分解能数を求め、加算器３に対し加算する回数
を制御するための信号を生成し、加算器３からのカウン
ト値の総和を分解能数で割算し時間換算する制御部４と
を有する時間測定システム。
路規模で測定可能とする時間測定システムを提供するこ
とにある。 【解決手段】カウンタの停止信号ラインに各々必要な分
解能を持たせるための遅延素子を持ち、各々シフトレジ
スタを持ち、測定時間をカウント値として求め且つ変動
する分解能数を求めるためのデータを生成するカウンタ
をパイプライン化した高速カウンタ部２と、高速カウン
タ部２からのカウント値を加算し、分解能数により加算
する回数を制御し、カウント値の総和を求める加算器３
と、高速カウンタ部２からの分解能数を求めるためのデ
ータより分解能数を求め、加算器３に対し加算する回数
を制御するための信号を生成し、加算器３からのカウン
ト値の総和を分解能数で割算し時間換算する制御部４と
を有する時間測定システム。
Description
【０００１】
【発明の属する技術分野】本発明は、時間測定システム
およびそれを用いた時間測定方法に関し、特に論理回路
を用い、そのシステムクロックを利用して測定対象の信
号の時間間隔を測定する時間測定システムおよびその測
定方法に関するものである。
およびそれを用いた時間測定方法に関し、特に論理回路
を用い、そのシステムクロックを利用して測定対象の信
号の時間間隔を測定する時間測定システムおよびその測
定方法に関するものである。
【０００２】
【従来の技術】従来のこの種の時間測定システムは図８
に示されるような回路構成をしており、高周波パルス発
生回路５０とこの高周波パルス発生回路から得られる遅
延時間を順次異ならしめたｎ個（例えば“１０”）のパ
ルスを計測するｍビットカウンタ５１，出力補正回路を
備えた２ビットカウンタ５２，１ビットカウンタ５３を
有する高速カウンタ部４７とセレクタ５４，ｍビットの
フリップフロップ（ＤＦＦ）５５，加算回路（ＡＤＤ）
５６，フリップフロップ（ＤＦＦ）５７および５８を有
する加算部４８とレジスタ５９とＭＰＵ６０を有する制
御部４９とを備えている。高周波パルス発生回路５０は
システムクロックよりも短い時間を計測できるように図
９のように構成され、遅延時間をそれぞれ異なるｎ個の
出力を得る遅延バッファ６３を有し、その出力をシフト
レジスタ６４に与え、制御回路６５を介してｍビットカ
ウンタ５１等に与えるようにしている。
に示されるような回路構成をしており、高周波パルス発
生回路５０とこの高周波パルス発生回路から得られる遅
延時間を順次異ならしめたｎ個（例えば“１０”）のパ
ルスを計測するｍビットカウンタ５１，出力補正回路を
備えた２ビットカウンタ５２，１ビットカウンタ５３を
有する高速カウンタ部４７とセレクタ５４，ｍビットの
フリップフロップ（ＤＦＦ）５５，加算回路（ＡＤＤ）
５６，フリップフロップ（ＤＦＦ）５７および５８を有
する加算部４８とレジスタ５９とＭＰＵ６０を有する制
御部４９とを備えている。高周波パルス発生回路５０は
システムクロックよりも短い時間を計測できるように図
９のように構成され、遅延時間をそれぞれ異なるｎ個の
出力を得る遅延バッファ６３を有し、その出力をシフト
レジスタ６４に与え、制御回路６５を介してｍビットカ
ウンタ５１等に与えるようにしている。
【０００３】しかしながら、かかる構成ではカウンタ値
が少なくとも±１ズレる欠点を持っている。その理由は
ｍビットカウンタ５１内のフリップフロップの入力タイ
ミングでレーシング（入力間競合）が生じた場合、出力
は不定状態となり、ある一定時間後にレベルがＨｉｇ
ｈ，Ｌｏｗどちらかに安定することにより、カウント値
の±１のズレを生じてしまう。
が少なくとも±１ズレる欠点を持っている。その理由は
ｍビットカウンタ５１内のフリップフロップの入力タイ
ミングでレーシング（入力間競合）が生じた場合、出力
は不定状態となり、ある一定時間後にレベルがＨｉｇ
ｈ，Ｌｏｗどちらかに安定することにより、カウント値
の±１のズレを生じてしまう。
【０００４】この欠点を解決するために、カウント値の
ズレを補正した総数で平均処理を行う。その手段とし
て、図８に示した高周波パルス発生回路５０の遅延バッ
ファの段数が異なる信号ｎ個に対し、ｍビットカウンタ
５１を約ｎ／５段にして平均カウント値（合計値／ｎ）
の整数部を求めるｍビットカウンタ５１（パイプライン
化）と、小数点以下を求める２ビットカウンタ５２をｎ
段設ける（パイプライン化）。小数点以下を求める２ビ
ットカウンタ５２は２ビットから３ビットへの桁上り情
報を持たないため、２ビットカウンタ５２の２ビットカ
ウント値が“１１”から“００”に変化する際、２ビッ
トカウンタ５２の２ビットカウント値の“１１”および
“００”に対し＋１補正および桁上がり情報を強制出力
する補正回路１を設ける。
ズレを補正した総数で平均処理を行う。その手段とし
て、図８に示した高周波パルス発生回路５０の遅延バッ
ファの段数が異なる信号ｎ個に対し、ｍビットカウンタ
５１を約ｎ／５段にして平均カウント値（合計値／ｎ）
の整数部を求めるｍビットカウンタ５１（パイプライン
化）と、小数点以下を求める２ビットカウンタ５２をｎ
段設ける（パイプライン化）。小数点以下を求める２ビ
ットカウンタ５２は２ビットから３ビットへの桁上り情
報を持たないため、２ビットカウンタ５２の２ビットカ
ウント値が“１１”から“００”に変化する際、２ビッ
トカウンタ５２の２ビットカウント値の“１１”および
“００”に対し＋１補正および桁上がり情報を強制出力
する補正回路１を設ける。
【０００５】更に、加算部４８のセレクタ５４でｍビッ
トカウンタ５１のカウント値の総和を求めて２ビットカ
ウンタ５２のカウント値を求める選択をし、ＭＰＵ６０
からのｍビットカウンタ５１側或いは２ビットカウンタ
５２側の加算回数制御信号を選択し、加算回数を制御す
る。セレクタ５４からのｍビットカウンタ５１のカンウ
ント値或いは２ビットカウンタ５２のカウント値をＤＦ
Ｆ５５，ＡＤＤ５６，ＤＦＦ５７，ＤＦＦ５８により加
算処理し、ｍビットカウンタ５１のカウント値の総和或
いは２ビットカウンタ５２のカウント値の総和を求め、
レジスタ５９に格納する。レジスタ５９に格納されたデ
ータはＭＰＵ６０のリード・ライトのタイミングでＭＰ
Ｕ６０にリード・ライトされる。
トカウンタ５１のカウント値の総和を求めて２ビットカ
ウンタ５２のカウント値を求める選択をし、ＭＰＵ６０
からのｍビットカウンタ５１側或いは２ビットカウンタ
５２側の加算回数制御信号を選択し、加算回数を制御す
る。セレクタ５４からのｍビットカウンタ５１のカンウ
ント値或いは２ビットカウンタ５２のカウント値をＤＦ
Ｆ５５，ＡＤＤ５６，ＤＦＦ５７，ＤＦＦ５８により加
算処理し、ｍビットカウンタ５１のカウント値の総和或
いは２ビットカウンタ５２のカウント値の総和を求め、
レジスタ５９に格納する。レジスタ５９に格納されたデ
ータはＭＰＵ６０のリード・ライトのタイミングでＭＰ
Ｕ６０にリード・ライトされる。
【０００６】ＭＰＵ６０ではｍビットカウンタ５１側の
総和を、使用するｍビットカウンタ５１の個数で割算
し、２ビットカウンタ５２側の総和は１ビットカウンタ
５３をｎ個（ｍビットカウンタ５１の最下位ビットを使
用）と、ＭＰＵ６０のリード・ライトタイミング制御用
のレジスタ５９と１ビットカウンタ５３のｎ個それぞれ
のカウント値がＬｏｗ或いはＨｉｇｈの連続する値の個
数によりクロックφの１周期の分解能数ｎを求め、加算
部４８で加算する回数をｎ介で停止する制御をＭＰＵ６
０で行う。
総和を、使用するｍビットカウンタ５１の個数で割算
し、２ビットカウンタ５２側の総和は１ビットカウンタ
５３をｎ個（ｍビットカウンタ５１の最下位ビットを使
用）と、ＭＰＵ６０のリード・ライトタイミング制御用
のレジスタ５９と１ビットカウンタ５３のｎ個それぞれ
のカウント値がＬｏｗ或いはＨｉｇｈの連続する値の個
数によりクロックφの１周期の分解能数ｎを求め、加算
部４８で加算する回数をｎ介で停止する制御をＭＰＵ６
０で行う。
【０００７】高周波パルス発生回路５０で使用している
遅延バッファ６３は電源電圧変動および温度条件によ
り、遅延時間にバラツキが生じ、分解能数ｎは随時変動
するため、ＭＰＵ６０はｍビットカウンタ５１のカウン
ト値および２ビットカウンタ５２のカウント値を分解能
数ｎで除算することにより平均値を求める。パイプライ
ン化したｍビットカウンタ５１，２ビットカウンタ５２
共、クロックφの１周期内のカウント値のバラツキは＋
１位内或いは＋２以内である。
遅延バッファ６３は電源電圧変動および温度条件によ
り、遅延時間にバラツキが生じ、分解能数ｎは随時変動
するため、ＭＰＵ６０はｍビットカウンタ５１のカウン
ト値および２ビットカウンタ５２のカウント値を分解能
数ｎで除算することにより平均値を求める。パイプライ
ン化したｍビットカウンタ５１，２ビットカウンタ５２
共、クロックφの１周期内のカウント値のバラツキは＋
１位内或いは＋２以内である。
【０００８】このようにして、２ビットカウンタ５２の
カウント値は高周波パルス発生回路５０で使用している
遅延バッファ６３の段数が最小のときの２ビットカウン
タ５２のカウント値，＋１のカウント値或いは＋２のカ
ウント値となり、小数点以下の要素を含んでいる計数は
２ビットカウンタ５２の最下位ビットのカウント値とな
る。
カウント値は高周波パルス発生回路５０で使用している
遅延バッファ６３の段数が最小のときの２ビットカウン
タ５２のカウント値，＋１のカウント値或いは＋２のカ
ウント値となり、小数点以下の要素を含んでいる計数は
２ビットカウンタ５２の最下位ビットのカウント値とな
る。
【０００９】次に小数点以下の値を求めるカウンタを２
ビットで構成したのは複数のカウンタの総和の平均値の
精度を下げないために桁上がりの情報が必要なためであ
る。
ビットで構成したのは複数のカウンタの総和の平均値の
精度を下げないために桁上がりの情報が必要なためであ
る。
【００１０】従って、２ビットカウンタ５２のカウント
値の平均値は小数点以下のみの値だけでなく、整数部の
値まで含んでいるので、整数部の平均値を加算しクロッ
クφの周期を掛け算することで測定時間を算出する。
値の平均値は小数点以下のみの値だけでなく、整数部の
値まで含んでいるので、整数部の平均値を加算しクロッ
クφの周期を掛け算することで測定時間を算出する。
【００１１】図８，９，１０に示すように、測定対象の
信号入力（ＳＴＡＲＴ，ＳＴＯＰ）を受けて、所定の開
始命令と所定の終了命令のＳＴＯＰ１からＳＴＯＰｎで
ｍビットカウンタ５１，２ビットカウンタ５２，１ビッ
トカウンタ５３のカウントの開始および終了の制御をす
るイネーブル信号ＥＮ１からｎを高周波パルス発生回路
５０で生成する。所定の終了命令のＳＴＯＰ１からＳＴ
ＯＰｎはシステムクロックφをｎ分解するためにｎ通り
の遅延時間がある。所定の終了命令のＳＴＯＰ１からＳ
ＴＯＰｎより生成するイネーブル信号ＥＮ１からｎは高
周波パルス発生回路５０によりＬｏｗ或いはＨｉｇｈレ
ベルの２種類の値に分けられｍビットカウンタ５１，２
ビットカウンタ５２，１ビットカウンタ５３のカウント
の開始および終了の制御をすることでｍビットカウンタ
５１のカウント値は２種類の値すなわちＱ或いはＱ＋１
となり、２ビットカウンタ５２のカウント値は３種類の
値すなわちＱ，Ｑ＋１或いはＱ＋２となり、１ビットカ
ウンタ５３のカウント値は２種類の値すなわち“０”或
いは“１”となる。
信号入力（ＳＴＡＲＴ，ＳＴＯＰ）を受けて、所定の開
始命令と所定の終了命令のＳＴＯＰ１からＳＴＯＰｎで
ｍビットカウンタ５１，２ビットカウンタ５２，１ビッ
トカウンタ５３のカウントの開始および終了の制御をす
るイネーブル信号ＥＮ１からｎを高周波パルス発生回路
５０で生成する。所定の終了命令のＳＴＯＰ１からＳＴ
ＯＰｎはシステムクロックφをｎ分解するためにｎ通り
の遅延時間がある。所定の終了命令のＳＴＯＰ１からＳ
ＴＯＰｎより生成するイネーブル信号ＥＮ１からｎは高
周波パルス発生回路５０によりＬｏｗ或いはＨｉｇｈレ
ベルの２種類の値に分けられｍビットカウンタ５１，２
ビットカウンタ５２，１ビットカウンタ５３のカウント
の開始および終了の制御をすることでｍビットカウンタ
５１のカウント値は２種類の値すなわちＱ或いはＱ＋１
となり、２ビットカウンタ５２のカウント値は３種類の
値すなわちＱ，Ｑ＋１或いはＱ＋２となり、１ビットカ
ウンタ５３のカウント値は２種類の値すなわち“０”或
いは“１”となる。
【００１２】ｍビットカウンタ５１のカウント値である
Ｑ或いはＱ＋１と２ビットカウンタ５２のカウント値で
あるＱ，Ｑ＋１或いはＱ＋２を加算した総和を、１ビッ
トカウンタ５３のカウント値である“０”或いは“１”
の連続する値の個数によＭＰＵ６０で求めた分解能数ｎ
をＭＰＵ６０で除算してカウント値を求め、除算して求
めたカウント値にシステムクロックの周期と乗算するこ
とで、システムクロックより短い時間制度で測定するこ
とを可能としていた。
Ｑ或いはＱ＋１と２ビットカウンタ５２のカウント値で
あるＱ，Ｑ＋１或いはＱ＋２を加算した総和を、１ビッ
トカウンタ５３のカウント値である“０”或いは“１”
の連続する値の個数によＭＰＵ６０で求めた分解能数ｎ
をＭＰＵ６０で除算してカウント値を求め、除算して求
めたカウント値にシステムクロックの周期と乗算するこ
とで、システムクロックより短い時間制度で測定するこ
とを可能としていた。
【００１３】
【発明が解決しようとする課題】従来の構成では、時間
測定精度を２倍にする場合、回路規模が約２倍になって
しまう。その理由は、従来の技術から解るようにシステ
ムクロックの周期より短いカウント値（以下、小数部と
略す）を求める複数の２ビットカウンタでの構成では時
間測定精度を２倍にしようとすると２ビットカウンタが
増加すると共に２ビットカウント値の総和値も増加し総
和値のデータのビット数が増え加算部の回路規模も倍増
する。高周波パルス発生回路もシステムクロックを分解
する分解能数が２倍になることにより回路規模も倍増し
てしまう。
測定精度を２倍にする場合、回路規模が約２倍になって
しまう。その理由は、従来の技術から解るようにシステ
ムクロックの周期より短いカウント値（以下、小数部と
略す）を求める複数の２ビットカウンタでの構成では時
間測定精度を２倍にしようとすると２ビットカウンタが
増加すると共に２ビットカウント値の総和値も増加し総
和値のデータのビット数が増え加算部の回路規模も倍増
する。高周波パルス発生回路もシステムクロックを分解
する分解能数が２倍になることにより回路規模も倍増し
てしまう。
【００１４】時間測定精度を出す複数のカウンタを２ビ
ットにしたのは複数のカウンタの値の総和の平均値の精
度を下げないために桁上がりの情報が必要であったから
である。回路規模が倍増することにより回路設計時の工
数も倍増すると共に開発コストおよび製品単価も倍増す
る。
ットにしたのは複数のカウンタの値の総和の平均値の精
度を下げないために桁上がりの情報が必要であったから
である。回路規模が倍増することにより回路設計時の工
数も倍増すると共に開発コストおよび製品単価も倍増す
る。
【００１５】
【課題を解決するための手段】本発明によれば、測定開
始信号及び測定終了信号により制御される高速カウンタ
部と、この高速カウンタ部に用いられるクロック信号と
高速カウンタ部の出力とを用いてクロック信号の係数値
の総和を出力する加算部と、この加算部により求められ
た総和出力から分解能データを出力する制御部とを有
し、加算部からの総和出力と制御部からの分解能データ
とを用いて、測定開始から測定終了までの時間を算出す
る機能を有する時間測定システムにおいて、高速カウン
タ部は、高周波パルス発生回路と、少なくとも１つ以上
の複数ビットカウンタを有する複数の第１のカウンタを
備えた複数ビットカウンタ部と、複数の１ビットカウン
タを有する複数の第２のカウンタと加算部からの出力で
制御されて第２のカウンタの計数値に＋１を加える第１
の補正回路と加算部からの出力で制御されて第２のカウ
ンタの係数値が所定の時にこの計数値に＋２を加える第
２の補正回路とを備えた第１の１ビットカウンタと、複
数の１ビットカウンタで分解能数をカウントする複数の
第３のカウンタを備えた第２の１ビットカウンタ部とを
有した時間測定システムを得る。
始信号及び測定終了信号により制御される高速カウンタ
部と、この高速カウンタ部に用いられるクロック信号と
高速カウンタ部の出力とを用いてクロック信号の係数値
の総和を出力する加算部と、この加算部により求められ
た総和出力から分解能データを出力する制御部とを有
し、加算部からの総和出力と制御部からの分解能データ
とを用いて、測定開始から測定終了までの時間を算出す
る機能を有する時間測定システムにおいて、高速カウン
タ部は、高周波パルス発生回路と、少なくとも１つ以上
の複数ビットカウンタを有する複数の第１のカウンタを
備えた複数ビットカウンタ部と、複数の１ビットカウン
タを有する複数の第２のカウンタと加算部からの出力で
制御されて第２のカウンタの計数値に＋１を加える第１
の補正回路と加算部からの出力で制御されて第２のカウ
ンタの係数値が所定の時にこの計数値に＋２を加える第
２の補正回路とを備えた第１の１ビットカウンタと、複
数の１ビットカウンタで分解能数をカウントする複数の
第３のカウンタを備えた第２の１ビットカウンタ部とを
有した時間測定システムを得る。
【００１６】また、本発明によれば、パルスの計数によ
り時間間隔を測定する時間測定方法において、測定対象
の信号入力を受けて、所定の開始命令によりカウントを
開始する第１のステップと、所定の終了命令により当該
カウントを終了する第２のステップと、第２のステップ
におけるカウント終了後に、所定の整数部におけるカウ
ント値の加算を開始する第３のステップと、予め定めら
れた加算回数により、この整数部のカウント値の総和を
求めて加算を終了する第４のステップと、この整数部に
おけるカウント値の加算処理終了後に、この整数部のカ
ウント値の総和を前記の加算回数により除算して平均化
処理を行う第５のステップと、第５のステップにおいて
求められた整数部の平均値を補正する第６のステップ
と、補正された整数部の平均値を保持する第７のステッ
プと、第２のステップにおけるカウントの終了後に、小
数部のカウント値の桁上がりの判別から小数部のカウン
ト値に＋１の補正を行う第８のステップと、小数部のカ
ウント値の連続する等しいカウント値を判別して小数部
カウント値に＋２の補正を行う第９のステップと、その
後小数部の加算を開始する第１０のステップと、第２の
ステップにおけるカウントの終了後に、分解能数を測定
する第１１のステップと、第１１のステップにおける分
解能数の測定後に対応するカウント値を分解能数に対応
する所定回数だけ加算して小数部のカウント値の総和を
求める第１２のステップと、小数部の加算終了後に、こ
の小数部カウント値の総和を前記分解能数で除算して平
均化処理を行う第１３のステップと、この第１３のステ
ップにおいて平均化処理して求められた小数部の平均値
を補正する第１４のステップと、補正された小数部の平
均値を保持する第１５のステップと、第７のステップに
おいて保持されている補正された整数部の平均値と、第
１５のステップにおいて保持されている補正された小数
部の平均値とを加算してカウント値の平均値を求める第
１６のステップと、第１６のステップにおいて求められ
たカウント値の平均値と、システムクロックパルスの周
期との乗算により、測定時間を産出する第１７のステッ
ピュを有する時間測定方法を得る。
り時間間隔を測定する時間測定方法において、測定対象
の信号入力を受けて、所定の開始命令によりカウントを
開始する第１のステップと、所定の終了命令により当該
カウントを終了する第２のステップと、第２のステップ
におけるカウント終了後に、所定の整数部におけるカウ
ント値の加算を開始する第３のステップと、予め定めら
れた加算回数により、この整数部のカウント値の総和を
求めて加算を終了する第４のステップと、この整数部に
おけるカウント値の加算処理終了後に、この整数部のカ
ウント値の総和を前記の加算回数により除算して平均化
処理を行う第５のステップと、第５のステップにおいて
求められた整数部の平均値を補正する第６のステップ
と、補正された整数部の平均値を保持する第７のステッ
プと、第２のステップにおけるカウントの終了後に、小
数部のカウント値の桁上がりの判別から小数部のカウン
ト値に＋１の補正を行う第８のステップと、小数部のカ
ウント値の連続する等しいカウント値を判別して小数部
カウント値に＋２の補正を行う第９のステップと、その
後小数部の加算を開始する第１０のステップと、第２の
ステップにおけるカウントの終了後に、分解能数を測定
する第１１のステップと、第１１のステップにおける分
解能数の測定後に対応するカウント値を分解能数に対応
する所定回数だけ加算して小数部のカウント値の総和を
求める第１２のステップと、小数部の加算終了後に、こ
の小数部カウント値の総和を前記分解能数で除算して平
均化処理を行う第１３のステップと、この第１３のステ
ップにおいて平均化処理して求められた小数部の平均値
を補正する第１４のステップと、補正された小数部の平
均値を保持する第１５のステップと、第７のステップに
おいて保持されている補正された整数部の平均値と、第
１５のステップにおいて保持されている補正された小数
部の平均値とを加算してカウント値の平均値を求める第
１６のステップと、第１６のステップにおいて求められ
たカウント値の平均値と、システムクロックパルスの周
期との乗算により、測定時間を産出する第１７のステッ
ピュを有する時間測定方法を得る。
【００１７】本発明によれば、小数部を求めるのに、従
来の２ビットカウンタ構成から１ビットカウンタ構成に
して平均値の精度を下げないように補正回路を設けたこ
とにより、時間測定精度を２倍にした時従来技術による
同等精度回路規模の約６０％に出来る。
来の２ビットカウンタ構成から１ビットカウンタ構成に
して平均値の精度を下げないように補正回路を設けたこ
とにより、時間測定精度を２倍にした時従来技術による
同等精度回路規模の約６０％に出来る。
【００１８】
【発明の実施の形態】次に、本発明を図面を参照してよ
り詳細に説明する。
り詳細に説明する。
【００１９】図１は本発明の一実施の形態を示すシステ
ム構成図である。図２は図１のシステム構成をより具体
化した回路構成を示したブロック図である。本実施の形
態では高速カウンタ部４と加算部５と制御部６とを備
え、システムクロックで駆動され、加算部５は制御部６
からの出力ｎでその加算動作を制御されている。高速カ
ウンタ部４は、システムクロックφよりも短い時間計測
を可能とするように、高周波パルス発生回路７を用いて
いる。この高周波パルス発生回路７の例はすでに説明し
た図８の高周波パルス発生回路６１を使用できる。この
高周波パルス発生回路の出力をｍビットカンウンタ８と
１ビットカウンタ９と１０とで受けている。１ビットカ
ウンタ９内には出力を補正する２段の補正回路９１，９
２を有している。この２段の補正回路９１，９２の実施
例は図３に示されており、後に説明する。加算部５では
ｍビットカウンタ８と補正回路９１の出力を受けるカウ
ンタ１１とｍビットのＤ−ＦＦ１２，１４，１５と加算
器１３とを有して構成されている。制御部６はレジスタ
１６とＭＰＵ１７とで構成されている。今補正回路９
１，９２がないとすると、カウンタのカウント値は少な
くとも±１カウントずれる欠点を持っている。その理由
は、フリップフロップの入力タイミングでレーシング
（入力間競合）になった場合、出力は不定状態となり、
ある一定時間後にレベルがＨｉｇｈ，Ｌｏｗどちらに安
定するか不明のために起こる。
ム構成図である。図２は図１のシステム構成をより具体
化した回路構成を示したブロック図である。本実施の形
態では高速カウンタ部４と加算部５と制御部６とを備
え、システムクロックで駆動され、加算部５は制御部６
からの出力ｎでその加算動作を制御されている。高速カ
ウンタ部４は、システムクロックφよりも短い時間計測
を可能とするように、高周波パルス発生回路７を用いて
いる。この高周波パルス発生回路７の例はすでに説明し
た図８の高周波パルス発生回路６１を使用できる。この
高周波パルス発生回路の出力をｍビットカンウンタ８と
１ビットカウンタ９と１０とで受けている。１ビットカ
ウンタ９内には出力を補正する２段の補正回路９１，９
２を有している。この２段の補正回路９１，９２の実施
例は図３に示されており、後に説明する。加算部５では
ｍビットカウンタ８と補正回路９１の出力を受けるカウ
ンタ１１とｍビットのＤ−ＦＦ１２，１４，１５と加算
器１３とを有して構成されている。制御部６はレジスタ
１６とＭＰＵ１７とで構成されている。今補正回路９
１，９２がないとすると、カウンタのカウント値は少な
くとも±１カウントずれる欠点を持っている。その理由
は、フリップフロップの入力タイミングでレーシング
（入力間競合）になった場合、出力は不定状態となり、
ある一定時間後にレベルがＨｉｇｈ，Ｌｏｗどちらに安
定するか不明のために起こる。
【００２０】本実施の形態では、このカウント値のズレ
を解決するために、カウント値のズレを補正した総数で
平均処理を行う。その手段として、高周波パルス発生回
路７の遅延バッファの段数が異なる信号ｎ個に対し、ｍ
ビットカウンタ８を約ｎ／５段にして平均カウント値
（Σ／ｎ）の整数部を求めるｍビットカウンタ８（パイ
プライン化）と、小数点以下を求める１ビットカウンタ
９をｎ段設ける（パイプライン化）。小数点以下を求め
る１ビットカウンタ９は１ビットから２ビットへの桁上
がり情報が欠落しており、１ビットカウンタ９の１ビッ
トカウント値が“１”から“０”に変化する際、１ビッ
トカウンタ９の１ビットカウント値の“１”および
“０”に対し＋１補正および桁上がり情報を強制出力す
る補正回路９１で設けている。
を解決するために、カウント値のズレを補正した総数で
平均処理を行う。その手段として、高周波パルス発生回
路７の遅延バッファの段数が異なる信号ｎ個に対し、ｍ
ビットカウンタ８を約ｎ／５段にして平均カウント値
（Σ／ｎ）の整数部を求めるｍビットカウンタ８（パイ
プライン化）と、小数点以下を求める１ビットカウンタ
９をｎ段設ける（パイプライン化）。小数点以下を求め
る１ビットカウンタ９は１ビットから２ビットへの桁上
がり情報が欠落しており、１ビットカウンタ９の１ビッ
トカウント値が“１”から“０”に変化する際、１ビッ
トカウンタ９の１ビットカウント値の“１”および
“０”に対し＋１補正および桁上がり情報を強制出力す
る補正回路９１で設けている。
【００２１】しかし、小数点以下を求めるために１ビッ
トカウンタを使用したことにより時間測定精度に誤差が
生じる。誤差が生じるプロセスはパイプライン化した１
ビットカウンタ各々は別の回路であるのでシステムクロ
ックを分解する分解能数ｎとするｎ個の１ビットカウン
タ各々のカウント値はＱ，Ｑ＋１，Ｑ＋２の３種類の値
となる場合がある。１ビットカウンタのカウント値は
“０”或いは“１”の値しか持てない。この時間測定精
度の誤差を解消するために補正回路９２を設けている。
トカウンタを使用したことにより時間測定精度に誤差が
生じる。誤差が生じるプロセスはパイプライン化した１
ビットカウンタ各々は別の回路であるのでシステムクロ
ックを分解する分解能数ｎとするｎ個の１ビットカウン
タ各々のカウント値はＱ，Ｑ＋１，Ｑ＋２の３種類の値
となる場合がある。１ビットカウンタのカウント値は
“０”或いは“１”の値しか持てない。この時間測定精
度の誤差を解消するために補正回路９２を設けている。
【００２２】補正回路９２は１ビットカウンタ９のｎ個
のパイプライン化した１ビットカウント値の内、必要な
任意の複数のカウント値各々をセレクトするセレクタ２
０と、セレクタ２０からの信号をラッチするＤ−ＦＦ２
１と、Ｄ−ＦＦ２１からの出力とＤ−ＦＦ２１の出力が
一致回路２２からＤ−ＦＦ２３を介し桁上げされた値と
を比較する一致回路２２と、一致回路２２の出力をラッ
チするＤ−ＦＦ２３と、Ｄ−ＦＦ２３の出力値と加算部
５のセレクタ１１からの補正回路９１を介した出力値で
０検出する０検出回路２４と、０検出回路２４の出力と
加算部５のセレクタ１１からのｍビットカウンタ８の下
位ビット目のカウント値を加算部５のｍビット側或いは
１ビット側の演算処理を切り換える制御信号により選択
するセレクタ２５で構成されセレクタ２５の出力を加算
部５に入力することでＱ＋２のカウント値を演算するこ
とが可能となる。回路規模も百数十ゲートで高速カウン
タ部４の回路規模は２ビットカウンタ使用時の高速カウ
ンタ部４７の約６０％で可能となる。
のパイプライン化した１ビットカウント値の内、必要な
任意の複数のカウント値各々をセレクトするセレクタ２
０と、セレクタ２０からの信号をラッチするＤ−ＦＦ２
１と、Ｄ−ＦＦ２１からの出力とＤ−ＦＦ２１の出力が
一致回路２２からＤ−ＦＦ２３を介し桁上げされた値と
を比較する一致回路２２と、一致回路２２の出力をラッ
チするＤ−ＦＦ２３と、Ｄ−ＦＦ２３の出力値と加算部
５のセレクタ１１からの補正回路９１を介した出力値で
０検出する０検出回路２４と、０検出回路２４の出力と
加算部５のセレクタ１１からのｍビットカウンタ８の下
位ビット目のカウント値を加算部５のｍビット側或いは
１ビット側の演算処理を切り換える制御信号により選択
するセレクタ２５で構成されセレクタ２５の出力を加算
部５に入力することでＱ＋２のカウント値を演算するこ
とが可能となる。回路規模も百数十ゲートで高速カウン
タ部４の回路規模は２ビットカウンタ使用時の高速カウ
ンタ部４７の約６０％で可能となる。
【００２３】次にｍビットカウンタ８のカウント値の総
和を求めて１ビットカウンタ９のカウント値を求める選
択をしＭＰＵ１７からのｍビットカウンタ８側の或いは
１ビットカウンタ９側の加算回路制御信号を選択し加算
回数を制御するセレクタ１１を設ける。
和を求めて１ビットカウンタ９のカウント値を求める選
択をしＭＰＵ１７からのｍビットカウンタ８側の或いは
１ビットカウンタ９側の加算回路制御信号を選択し加算
回数を制御するセレクタ１１を設ける。
【００２４】セレクタ１１からのｍビットカウンタ８の
カウント値或いは１ビットカウンタ９のカウント値をＤ
−ＦＦ１２，ＡＤＤ１３，Ｄ−ＦＦ１４，Ｄ−ＦＦ１５
により加算処理し、ｍビットカウンタ９のカウント値の
総和或いは１ビットカウンタ９のカウント値の総和を求
め、レジスタ１６に格納する。レジスタ１６に格納され
たデータはＭＰＵ１７のリード・ライトのタイミングで
ＭＰＵ１７に読み・書きされる。
カウント値或いは１ビットカウンタ９のカウント値をＤ
−ＦＦ１２，ＡＤＤ１３，Ｄ−ＦＦ１４，Ｄ−ＦＦ１５
により加算処理し、ｍビットカウンタ９のカウント値の
総和或いは１ビットカウンタ９のカウント値の総和を求
め、レジスタ１６に格納する。レジスタ１６に格納され
たデータはＭＰＵ１７のリード・ライトのタイミングで
ＭＰＵ１７に読み・書きされる。
【００２５】ＭＰＵ１７でｍビットカウンタ８側の総和
は使用するｍビットカウンタ８の個数で割算し、１ビッ
トカウンタ９側の総和は１ビットカウンタ１０をｎ個
（ｍビットカウンタ５１の最下位１ビットを使用および
１ビットカウンタ９を使用）と、ＭＰＵ１７のリード・
ライトタイミング制御用のレジスタ１６と１ビットカウ
ンタ１０のｎ個それぞれのカウント値がＬｏｗ或いはＨ
ｉｇｈの連続する値の個数によりクロックφの１周期の
分解能数ｎを求め、加算部５で加算する回数をｎ回で停
止する制御をＭＰＵ１７で行う。高周波パルス発生回路
７で使用している遅延バッファは電源電圧変動および温
度条件により、遅延時間にバラツキが生じ、分解能数ｎ
は随時変動するため、ＭＰＵ１７はｍビットカウンタ８
のカウント値及び１ビットカウンタ９のカウント値を分
解能数ｎで除算することにより平均値を求める。パイプ
ライン化したｍビットカウンタ８，１ビットカウンタ９
共、クロックφの１周期内のカウント値のバラツキは＋
１以内或いは＋２以内である。従って、１ビットカウン
タ９のカウント値は高周波パルス発生回路７で使用して
いる遅延バッファの段数が最小のときの１ビットカウン
タ９のカウント値，＋１カウント値或いは＋２のカウン
ト値となり、小数点以下の要素を含んでいる計数は１ビ
ットカウンタ９の最下位１ビットのカウント値と補正回
路９２の＋２補正した下位２ビット目の値となる。
は使用するｍビットカウンタ８の個数で割算し、１ビッ
トカウンタ９側の総和は１ビットカウンタ１０をｎ個
（ｍビットカウンタ５１の最下位１ビットを使用および
１ビットカウンタ９を使用）と、ＭＰＵ１７のリード・
ライトタイミング制御用のレジスタ１６と１ビットカウ
ンタ１０のｎ個それぞれのカウント値がＬｏｗ或いはＨ
ｉｇｈの連続する値の個数によりクロックφの１周期の
分解能数ｎを求め、加算部５で加算する回数をｎ回で停
止する制御をＭＰＵ１７で行う。高周波パルス発生回路
７で使用している遅延バッファは電源電圧変動および温
度条件により、遅延時間にバラツキが生じ、分解能数ｎ
は随時変動するため、ＭＰＵ１７はｍビットカウンタ８
のカウント値及び１ビットカウンタ９のカウント値を分
解能数ｎで除算することにより平均値を求める。パイプ
ライン化したｍビットカウンタ８，１ビットカウンタ９
共、クロックφの１周期内のカウント値のバラツキは＋
１以内或いは＋２以内である。従って、１ビットカウン
タ９のカウント値は高周波パルス発生回路７で使用して
いる遅延バッファの段数が最小のときの１ビットカウン
タ９のカウント値，＋１カウント値或いは＋２のカウン
ト値となり、小数点以下の要素を含んでいる計数は１ビ
ットカウンタ９の最下位１ビットのカウント値と補正回
路９２の＋２補正した下位２ビット目の値となる。
【００２６】１ビットカウンタ９で求めた小数部の平均
値を求め、ｍビットカウンタ８での整数部の平均値を加
算しクロックφの周期を掛け算することで測定時間を算
出している。次に、図２，４を参照して、時間測定の実
際を説明する。測定対象の信号入力を受けて、所定の開
始命令と所定終了命令のＳＴＯＰ１からＳＴＯＰでｍビ
ットカウンタ７，１ビットカウンタ８，１ビットカウン
タ９のカウントの開始および終了の制御をするイネーブ
ル信号ＥＮ１からｎを高周波パルス発生回路７で生成す
る。所定の終了命令のＳＴ起１からＳＴＯＰｎはシステ
ムクロックφをｎ分解するためにｎ通りの遅延時間があ
る。所定の終了命令のＳＴＯＰ１からＳＴＯＰｎより生
成するイネーブル信号ＥＮ１からｎは高周波パルス発生
回路７によりＬｏｗ或いはＨｉｇｈレベルの２種類の値
に分けられｍビットカウンタ８，１ビットカウンタ９，
１ビットカウンタ１０のカウントの開始および終了の制
御をすることでｍビットカウンタ８のカウント値は２種
類の値すなわちＱ或いはＱ＋１となり、１ビットカウン
タ９のカウント値は３種類の値すなわちＱ，Ｑ＋１或い
はＱ＋２となり、１ビットカウンタ１０のカウント値は
２種類の値すなわち“０”或いは“１”となる。
値を求め、ｍビットカウンタ８での整数部の平均値を加
算しクロックφの周期を掛け算することで測定時間を算
出している。次に、図２，４を参照して、時間測定の実
際を説明する。測定対象の信号入力を受けて、所定の開
始命令と所定終了命令のＳＴＯＰ１からＳＴＯＰでｍビ
ットカウンタ７，１ビットカウンタ８，１ビットカウン
タ９のカウントの開始および終了の制御をするイネーブ
ル信号ＥＮ１からｎを高周波パルス発生回路７で生成す
る。所定の終了命令のＳＴ起１からＳＴＯＰｎはシステ
ムクロックφをｎ分解するためにｎ通りの遅延時間があ
る。所定の終了命令のＳＴＯＰ１からＳＴＯＰｎより生
成するイネーブル信号ＥＮ１からｎは高周波パルス発生
回路７によりＬｏｗ或いはＨｉｇｈレベルの２種類の値
に分けられｍビットカウンタ８，１ビットカウンタ９，
１ビットカウンタ１０のカウントの開始および終了の制
御をすることでｍビットカウンタ８のカウント値は２種
類の値すなわちＱ或いはＱ＋１となり、１ビットカウン
タ９のカウント値は３種類の値すなわちＱ，Ｑ＋１或い
はＱ＋２となり、１ビットカウンタ１０のカウント値は
２種類の値すなわち“０”或いは“１”となる。
【００２７】ｍビットカウンタ８のカウント値であるＱ
或いはＱ＋１と１ビットカウンタ９のカウント値である
Ｑ，Ｑ＋１或いはＱ＋２を加算した総和を、１ビットカ
ンウンタ１０のカウント値である“０”或いは“１”の
連続する値の個数によりＭＰＵ１７で求めた分解能数ｎ
をＭＰＵ１７で除算してカウント値を求め、除算して求
めたカウント値にシステムクロックの周期と乗算するこ
とで、システムクロックより短い時間精度で測定するこ
とを可能とする。
或いはＱ＋１と１ビットカウンタ９のカウント値である
Ｑ，Ｑ＋１或いはＱ＋２を加算した総和を、１ビットカ
ンウンタ１０のカウント値である“０”或いは“１”の
連続する値の個数によりＭＰＵ１７で求めた分解能数ｎ
をＭＰＵ１７で除算してカウント値を求め、除算して求
めたカウント値にシステムクロックの周期と乗算するこ
とで、システムクロックより短い時間精度で測定するこ
とを可能とする。
【００２８】図２，３，５に示すように、システムクロ
ックを分解する分解能数ｎ内の１ビットカウンタ９のカ
ウント値はＱ，Ｑ＋１あるいはＱ＋２の３種類の値が存
在するため図５の１ビットカウント値を補正回路９２を
介すことにより＋２の補正をかけ出力することにより小
数部のカウンタを１ビット構成で可能とし、時間測定精
度が２倍になっても回路規模は高周波パルス発生回路７
の倍増と補正回路９２の増加のみに押さえられ約１．２
倍弱で可能とすることができる。
ックを分解する分解能数ｎ内の１ビットカウンタ９のカ
ウント値はＱ，Ｑ＋１あるいはＱ＋２の３種類の値が存
在するため図５の１ビットカウント値を補正回路９２を
介すことにより＋２の補正をかけ出力することにより小
数部のカウンタを１ビット構成で可能とし、時間測定精
度が２倍になっても回路規模は高周波パルス発生回路７
の倍増と補正回路９２の増加のみに押さえられ約１．２
倍弱で可能とすることができる。
【００２９】
【発明の効果】本発明によれば、システムの動作速度で
一義的に定められる周期よりも細かい精度の計測を可能
とするシステムの高精度化を回路規模を増大せず実現す
ることが可能である。すなわち、システムクロックを分
解する分解能数ｎ内のカウント値はＱ，Ｑ＋１あるいは
Ｑ＋２の３種類の値が存在するが複数の１ビットカウン
タと１ビットカウンタの出力条件により補正をかけるこ
とにより、例えば時間測定精度が２倍になっても回路規
模は高周波パルス発生回路の倍増と補正回路２の増加の
みに押さえられ約１．２倍弱で可能とすることができ
る。
一義的に定められる周期よりも細かい精度の計測を可能
とするシステムの高精度化を回路規模を増大せず実現す
ることが可能である。すなわち、システムクロックを分
解する分解能数ｎ内のカウント値はＱ，Ｑ＋１あるいは
Ｑ＋２の３種類の値が存在するが複数の１ビットカウン
タと１ビットカウンタの出力条件により補正をかけるこ
とにより、例えば時間測定精度が２倍になっても回路規
模は高周波パルス発生回路の倍増と補正回路２の増加の
みに押さえられ約１．２倍弱で可能とすることができ
る。
【図１】本発明の一実施の形態のシステム構成を示す回
路ブロック図である。
路ブロック図である。
【図２】図１に示す一実施の形態のシステム構成をより
具体的にした回路ブロック図である。
具体的にした回路ブロック図である。
【図３】図２に示すシステム構成の２段の補正回路の一
例を示す回路ブロック図である。
例を示す回路ブロック図である。
【図４】図２，３に示した構成の動作のタイミングチャ
ートである。
ートである。
【図５】図２，３に示した構成の動作の真理値表であ
る。
る。
【図６】本発明の一実施の形態の動作の前半のフローチ
ャートである。
ャートである。
【図７】本発明の一実施の形態の動作の後半のフローチ
ャートである。
ャートである。
【図８】従来の時間測定システムの例を示した回路ブロ
ック図である。
ック図である。
【図９】従来の時間測定システムの例に用いられる高周
波パルス発生回路の一例の示す回路ブロック図である。
波パルス発生回路の一例の示す回路ブロック図である。
【図１０】図８に示す従来の時間測定システムの動作の
タイミングチャートである。
タイミングチャートである。
【図１１】図８に示す従来の時間測定システムの動作の
前半のフローチャートである。
前半のフローチャートである。
【図１２】図８に示す従来の時間測定システムの動作の
後半のフローチャートである。
後半のフローチャートである。
１ 高速カウンタ部 ２ 加算器 ３ 制御部 ４ 高速カウンタ部 ５ 加算部 ６ 制御部 ７ 高周波パルス発生回路 ８ ｍビットカウンタ ９ １ビットカウンタ １０ １ビットカウンタ １１ セレクタ １２，１４，１５ Ｄ−ＦＦ １３ 加算器 １６ レジスタ １７ ＭＰＵ ２０ セレクタ ２１，２３ Ｄ−ＦＦ ２２ 一致回路 ２４ ０検出回路 ２５ セレクタ ９１，９２ 補正回路 ４７ 高速カウンタ部 ４８ 加算器 ４９ 制御部 ５０ 高周波パルス発生回路 ５１ ｍビットカウンタ ５２ １ビットカウンタ ５３ １ビットカウンタ ５４ セレクタ ５５，５７，５８ Ｄ−ＦＦ ５６ 加算器 ５９ レジスタ ６０ ＭＰＵ ６１ 高周波パルス発生回路 ６２ カウンタ ６３ 遅延バッファ ６４ シフトレジスタ ６５ 論理回路
Claims (7)
- 【請求項１】 測定開始信号及び測定終了信号により制
御される高速カウンタ部と、前記高速カウンタ部に用い
られるクロック信号と該高速カウンタ部の出力を用いて
前記クロック信号の計数値の総和を出力する加算部と、
該加算部により求められた総和出力から分解能データを
出力する制御部とを有し、前記加算部からの総和出力と
前記制御部からの分解能データとを用いて、測定開始か
ら測定終了までの時間を算出する機能を有する時間測定
システムにおいて、前記高速カウンタ部は高周波パルス
発生回路と、少なくとも１つ以上の複数ビットカウンタ
を有する複数の第１のカウンタを備えた複数ビットカウ
ンタ部と、複数の１ビットカウンタを有する複数の第２
のカウンタと前記加算部からの出力で制御されて前記第
２のカウンタの計数値に＋１を加える第１の補正回路
と、前記加算部からの出力で制御されて前記第２のカウ
ンタの計数値が所定の時に該計数値に＋２を加える第２
の補正回路とを含む第１の１ビットカウンタ部と、複数
の１ビットカウンタで分解能数をカウントする複数の第
３のカウンタを含む第２の１ビットカウンタ部とを有す
ることを特徴とする時間測定システム。 - 【請求項２】 請求項１に記載の時間測定システムにお
いて、前記高速カウンタ部の高周波パルス発生回路は、
複数の遅延バッファの各々の入力と出力とを直列に接続
し、前記複数の遅延バッファの各出力を各々入力とし、
複数の出力を持つシフトレジスタと、該シフトレジスタ
の各々の出力の論理合成を行う論理回路とを有すること
を特徴とする時間測定システム。 - 【請求項３】 請求項１または２に記載の時間測定シス
テムにおいて、前記高速カウンタ部の前記複数の第１の
カウンタは、前記高周波パルス発生回路からの複数の出
力のうち所定の出力を各々入力してカウントの開始，終
了を行うことを特徴とする時間測定システム。 - 【請求項４】 請求項１，２または３に記載の時間測定
システムにおいて、前記高速カウンタ部の前記第１の１
ビットカウンタ部の前記複数の第２のカウンタは、前記
高周波パルス発生回路からの複数の出力を各々入力して
カウントすることを特徴とする時間測定システム。 - 【請求項５】 請求項１，２，３または４に記載の時間
測定システムにおいて、前記高速カウンタ部の前記第２
の１ビットカウンタ部の前記複数の第３のカウンタは、
前記高周波パルス発生回路からの複数の出力を各々入力
してカウントすることを特徴とする時間測定システム。 - 【請求項６】 請求項１，２，３，４または５に記載の
時間測定システムにおいて、前記加算部は前記高速カウ
ント部の前記第１，第２および第３のカウンタの計数値
を入力とするセレクタと、該セレクタの出力を入力とす
る第１のラッチと、該第１のラッチで保持されたデータ
を入力とする加算器と、該加算器の出力とを入力とし、
自身の出力を前記加算器に返す第２のラッチと、該第２
のラッチで保持されたデータ入力とする第３のラッチと
を含んで構成されていることを特徴とする時間測定シス
テム。 - 【請求項７】 パルスの計数により時間間隔を測定する
時間測定方法において、測定対象の信号入力を受けて、
所定の開始命令によりカウントを開始する第１のステッ
プと、所定の終了命令により当該カウントを終了する第
２のステップと、前記第２のステップにおけるカウント
終了後に、所定の整数部におけるカウント値の加算を開
始する第３のステップと、予め定められた加算回数によ
り、前記整数部のカウント値の総和を求めて加算を終了
する第４のステップと、前記整数部におけるカウント値
の加算処理終了後に、当該整数部のカウント値の総和を
前記加算回数により除算して平均化処理を行う第５のス
テップと、前記第５のステップにおいて求められた整数
部の平均値を補正する第６のステップと、補正された整
数部の平均値を保持する第７のステップと、前記第２の
ステップにおけるカウントの終了後に、小数部のカウン
ト値の桁上がりの判別から当該小数部カウント値に＋１
の補正を行う第８のステップと、前記小数部のカウント
値の連続する等しいカウント値を判別して当該小数部カ
ウント値に＋２の補正を行う第９のステップと、その後
前記小数部の加算を開始する第１０のステップと、前記
第２のステップにおけるカウントの終了後に、分解能数
を測定する第１１のステップと、前記第１１のステップ
における分解能数の測定後に対応するカウント値を当該
分解能数に対応する所定回数だけ加算して前記小数部の
カウント値の総和を求める第１２のステップと、前記小
数部のカウント値の総和を求める第１２のステップと、
小数部の加算終了後に、当該小数部カウント値の総和を
前記分解能数で除算して平均化処理を行う第１３のステ
ップと、前記第１３のステップにおいて平均化処理して
求められた小数部の平均値を補正する第１４のステップ
と、補正された小数部の平均値を保持する第１５のステ
ップと、前記第７のステップにおいて保持されている補
正された整数部の平均値と、前記第１５のステップにお
いて保持されている補正された小数部の平均値とを加算
して、カウント値の平均値を求める第１６のステップ
と、前記第１６のステップにおいて求められたカウント
値の平均値と、システムクロックパルスの周期との乗算
により、測定時間を算出する第１７のステップを有する
ことを特徴とする時間測定方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08228932A JP3123931B2 (ja) | 1996-08-29 | 1996-08-29 | 時間測定システム及びその時間測定方法 |
| US08/917,765 US5805532A (en) | 1996-08-29 | 1997-08-27 | Time interval measurement system and method applied therein |
| EP97114930A EP0827051A3 (en) | 1996-08-29 | 1997-08-28 | Time interval measurement system and method applied therein |
| KR1019970043186A KR100249718B1 (ko) | 1996-08-29 | 1997-08-29 | 시간 간격 측정 시스템 및 시간 간격 측정 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08228932A JP3123931B2 (ja) | 1996-08-29 | 1996-08-29 | 時間測定システム及びその時間測定方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1073681A true JPH1073681A (ja) | 1998-03-17 |
| JP3123931B2 JP3123931B2 (ja) | 2001-01-15 |
Family
ID=16884124
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08228932A Expired - Fee Related JP3123931B2 (ja) | 1996-08-29 | 1996-08-29 | 時間測定システム及びその時間測定方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5805532A (ja) |
| EP (1) | EP0827051A3 (ja) |
| JP (1) | JP3123931B2 (ja) |
| KR (1) | KR100249718B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005181180A (ja) * | 2003-12-22 | 2005-07-07 | Tdk Corp | レーダ装置 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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