JPH1028110A - 位相差測定回路 - Google Patents

Abstract

(57)【要約】 【課題】 基準となるクロック信号の発振周波数を高め
ることなく、位相差を高精度に測定する位相差測定回路
を提供すること。 【解決手段】 ２つの入力信号の排他的論理和を位相差
信号として出力する位相比較器２と、位相比較器２から
出力される位相差信号に合わせて基準クロック信号のパ
ルス数を計数する計数器４と、計数器４の計数値に基づ
いて位相差を測定する位相差測定部５とを有し、基準ク
ロック信号に同期して時間と共に一定量ずつ波高値が増
加または減少する三角波信号を出力する三角波出力部６
ａ，７ａと、位相差信号の切替タイミングにおいて三角
波出力部６ａ，７ａから出力される三角波信号の波高値
を保持する波高値保持部６ｂ，７ｂと、基準クロック信
号の１周期分の時間経過後の三角波出力部６ａ，７ａで
の波高値に対する、波高値保持部６ｂ，７ｂに保持され
た各波高値の割合に基づいて位相差測定部５による測定
結果を補正する補正部８，９と、を備えるように構成す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、２つの入力信号間
の位相を比較することにより位相差を測定する位相差測
定回路の分野に関する。

【０００２】

【従来の技術】近年、例えば、ディジタル通信装置で用
いられる網同期装置においては、受信データを正しく復
調するために、伝送路及び装置内のクロック信号の位相
は一致している必要がある。そして、網同期装置にＤＰ
−ＰＬＬ（Digital Processing- Phase Locked Loop ）
方式を使用するのが一般的となってきた近時において
は、高い同期精度が要求されるとともに、伝送路と装置
内のクロックの位相差を高精度に監視する必要がある。

【０００３】従来、このような目的から、位相差を測定
するための位相差測定回路としては、図３に示すような
ディジタル位相差測定回路１０がある。図３は、従来の
ディジタル位相差測定回路の要部構成を示すブロック図
であり、図４は、図３における各ノードでの出力波形を
示す波形図である。

【０００４】ディジタル位相差測定回路１０は、高周波
発振器１１と、位相比較器１２と、アンドゲート１３
と、計数器１４と、演算処理回路１５とを備え、回路を
ディジタル化することで高精度な位相差測定を行うよう
に構成されたものである。さらに、計数器１４は、カウ
ンタ１６及びデコーダ１７から構成されている。

【０００５】高周波発振器１１は、基準となるクロック
信号を生成するものであり、位相比較器１２は、２つの
入力信号間の排他的論理和を求めることにより位相の比
較を行い、位相差を示す位相差信号を出力するものであ
る。アンドゲート１３は、高周波発振器１１からの出力
と位相差比較器１２からの出力との論理積を計数器１４
に出力するものであり、計数器１４では、アンドゲート
１３からの出力をカウンタ１６によってカウントし、カ
ウント結果をデコーダ１７によってデコードして演算処
理回路１５に出力する。演算処理回路１５は、デコーダ
１７からの出力値に基づいて各種演算処理を行う。

【０００６】以上の構成において、位相比較器１２に２
種類の入力信号が入力されると、これら各入力信号の位
相差を示す位相差信号がアンドゲート１３の一方入力端
に入力される。これによって、位相差信号が“Ｈ”とな
る間のクロック信号が位相データとして計数器１４に入
力され、この間のクロックパルス数が計数器１４によっ
てカウントされる。

【０００７】すなわち、計数器１４でカウントされるカ
ウント値の大小によって、位相比較器１２に入力される
各入力信号の位相差を知ることができ、カウント値がゼ
ロであるとき、位相比較器１２に入力される２種類の入
力信号には位相差がないものと判断することができる。

【０００８】

【発明が解決しようとする課題】ところで、近時におけ
る半導体技術の進歩により、上述した位相差測定回路に
よって測定すべき入力信号間の位相差は小さなものとな
っており、位相差測定回路には高精度な測定能力が要求
されている。しかしながら、このような従来のディジタ
ル位相差測定回路にあっては、その構成上、測定精度を
高めるためには高周波発振器１１の発振周波数を高める
しかなかった。

【０００９】すなわち、前述したように、ディジタル位
相差測定回路１０では、位相差信号が“Ｈ”となる期間
のクロックパルス数をカウントすることによって位相差
を測定する。このため、位相差がクロック信号の周期よ
りも短い場合には、位相差を測定することができない。
このため、基準となるクロック信号に、より周期の短い
クロック信号、つまり、高い発振周波数を用いる必要が
ある。

【００１０】しかし、位相比較器１２，アンドゲート１
３，計数器１４等において使用可能なクロック周波数に
は上限があり、上限を越えると動作保証がなされない。
また、計数器１４内のカウンタ１６は、カウント数に対
応する多数のフリップフロップを有しており、発振周波
数が高くなることに伴ってフリップフロップの数が増大
し、回路規模が大きくなってしまうという問題点があっ
た。

【００１１】本発明の課題は、上記問題点を解決するた
めになされたものであり、基準となるクロック信号の発
振周波数を高めることなく、位相差を高精度に測定する
位相差測定回路を提供することにある。

【００１２】

【課題を解決するための手段】本発明の位相差測定回路
は、２つの入力信号を比較し、これら２つの入力信号の
排他的論理和を位相差信号として出力する位相比較器
と、前記位相比較器から出力される位相差信号のパルス
立ち上がり／パルス立ち下がりタイミングからパルス立
ち下がり／立ち上がりタイミングまで、基準クロック信
号のパルス数をカウントする計数器と、前記計数器の計
数値に基づいて前記位相比較器に入力される各入力信号
の位相差を測定する位相差測定部と、を有する位相差測
定回路において、基準クロック信号のパルス立ち上がり
タイミングから時間と共に一定量ずつ波高値が増加また
は減少する三角波信号を出力する第１三角波出力部と、
前記位相比較器から出力される位相差信号のパルス立ち
上がりタイミングにおいて前記第１三角波出力部から出
力される三角波信号の波高値を保持する第１波高値保持
部と、基準クロック信号のパルス立ち下がりタイミング
から時間と共に一定量ずつ波高値が増加または減少する
三角波信号を出力する第２三角波出力部と、前記位相比
較器から出力される位相差信号のパルス立ち下がりタイ
ミングにおいて前記第２三角波出力部から出力される三
角波信号の波高値を保持する第２波高値保持部と、前記
三角波出力部における基準クロック信号の１周期分の時
間経過後の波高値に対する、前記第１波高値保持部及び
前記第２波高値保持部に保持された各波高値の割合に基
づいて前記位相差測定部による測定結果を補正する補正
部と、を備えるように構成している。このとき、前記三
角波出力部は、基準クロック信号の２周期分以上の時間
間隔で最大値となる積分周期を有する積分器によって構
成することが有効である。

【００１３】

【発明の実施の形態】以下、図示した一実施形態に基づ
いて本発明を詳細に説明する。図１は、本実施形態の位
相差測定回路の要部構成を示すブロック図である。本実
施形態の位相差測定回路１は、図３に示す従来のディジ
タル位相差測定回路１０と同様に、位相比較器２、アン
ドゲート３、計数器４、位相差測定部となる演算処理回
路５を備えている。

【００１４】さらに、本実施形態の位相差測定回路１
は、図１に示すように、アナログ回路によって構成され
る前段補正回路６及び後段補正回路７を追加して設けた
ものである。位相比較器２は、２つの入力信号を比較
し、これら２つの入力信号の排他的論理和を位相差信号
として出力するものであり、アンドゲート３は、基準ク
ロック信号と位相差信号との論理積を計数器４に出力す
る。

【００１５】計数器４は、位相比較器２から出力される
位相差信号のパルス立ち上がりタイミングからパルス立
ち下がりタイミングまでの間に入力される基準クロック
信号のパルス数をカウントするものである。演算処理回
路５は、計数器４と、後述する前段補正回路６及び後段
補正回路７とからの入力情報に基づいて、位相比較器２
に入力される各入力信号の位相差を測定するものであ
る。

【００１６】前段補正回路６は、三角波出力部となる積
分器６ａと、波高値保持部となるサンプルホールド器６
ｂと、Ａ／Ｄコンバータ６ｃと、補正部となる補正値演
算部６ｄとから構成され、同様に、後段補正回路７は、
三角波出力部となる積分器７ａと、波高値保持部となる
サンプルホールド器７ｂと、Ａ／Ｄコンバータ７ｃと、
補正部となる補正値演算部７ｄとから構成されている。

【００１７】積分器６ａ，７ａは、基準クロック信号の
パルス立ち上がりタイミングから時間と共に一定量ずつ
波高値が増加する出力信号を出力するものであり、その
積分周期は、基準クロック信号の２周期分に設定してい
る。これは、各積分器６ａ，７ａの出力信号は、図２に
示すように時間と共に所定レベルの波高値に漸近してい
くことに対する対策であり、これによって、基準クロッ
ク信号の１周期分の時間間隔では、その出力信号の特性
が線形となるようにしている。

【００１８】サンプルホールド器６ｂは、位相比較器２
から出力される位相差信号のパルス立ち上がりタイミン
グにおいて積分器６ａから出力される三角波信号の波高
値を保持するものであり、サンプルホールド器７ｂは、
位相比較器２から出力される位相差信号のパルス立ち下
がりタイミングにおいて積分器７ａから出力される三角
波信号の波高値を保持するものである。Ａ／Ｄコンバー
タ６ｃ，７ｃは、サンプルホールド器６ｂ，７ｂに保持
されたアナログ信号である波高値情報をディジタル信号
に変換するものである。

【００１９】補正値演算部６ｄ，７ｄは、Ａ／Ｄコンバ
ータ６ｃ，７ｃから出力される波高値情報（ディジタル
信号）に基づいて演算処理回路５における補正情報を出
力するものである。具体的には、各補正値演算部６ｄ，
７ｄでは、予め積分器６ａ，７ａにおける基準クロック
信号の１周期分の時間経過後の波高値がわかっており、
この波高値に対するＡ／Ｄコンバータ６ｃ，７ｃから出
力される波高値情報の割合を求めることにより、計数器
４によって計数されるクロック数で表される位相差に対
し、基準クロック信号の１周期未満の時間的ズレを補正
するものである。

【００２０】次に上述実施形態の作用について、図２を
参照して説明する。図２は、図１における各ノードでの
出力波形を示す波形図である。なお、図２において、位
相比較器２には、２つの入力信号として、測定すべき第
１入力信号と、基準となる第２入力信号とが入力される
ものとする。

【００２１】まず、位相比較器２に第１入力信号と第２
入力信号とが入力されると、その位相差信号がアンドゲ
ート３の一方入力端に入力される。アンドゲート３の他
方入力端には基準クロック信号が入力されているため、
アンドゲート３の出力は、図２中、Ａに示すような波形
となり、この波形のパルス立ち上がりを計数器４によっ
て計数する。

【００２２】ここで、実際の位相差信号と波形Ａとで
は、図２中、Ｐ及びＥで示す斜線領域が測定誤差とな
る。この測定誤差は、基準クロック信号の周期が短いほ
ど少なくなるが、前述したように、基準クロック信号の
短周期化には限界がある。そこで、本実施形態では、前
段補正回路６によって、図２中、斜線領域Ｐの部分の補
正を行うとともに、後段補正回路７によって、図２中、
斜線領域Ｅの部分の補正を行っている。

【００２３】すなわち、積分器６ａ，７ａの各出力は、
図２中、Ｂ及びＣに示すような波形となり、基準クロッ
ク信号のパルス立ち上がりタイミングを基準として、１
周期分まで一定の傾きをもって波高値が増加している。
このため、位相差信号のパルス立ち上がりタイミング及
びパルス立ち下がりタイミングにおける積分器６ａ及び
積分器７ａの出力値を求めると、前段補正回路６は、位
相差信号のパルス立ち上がり前（斜線領域Ｐ）までの時
間を、また、後段補正回路７は、位相差信号のパルス立
ち下がり後（斜線領域Ｅ）までの時間を知ることがで
き、位相差信号のパルス立ち上がりタイミング及びパル
ス立ち下がりタイミングを正確に算出することができ
る。

【００２４】これによって、波形Ａの部分しか測定でき
なかった従来例に対して、本実施形態における位相測定
回路１は、斜線領域Ｐに示す部分の時間を追加補正する
とともに、斜線領域Ｅに示す部分の時間を削除補正する
ことができる。したがって、基準クロック信号の発振周
波数を高くしなくても位相差を高精度に測定することが
可能となり、高精度化が要求される今後の半導体装置の
測定において有効な位相測定回路を得ることができる。

【００２５】なお、前述の実施形態では、パルス立ち上
がりタイミングを動作基準点とした場合について説明し
ているが、システム設計において、パルス立ち下がりタ
イミングを動作基準点とした場合には、各回路の動作基
準点を変更するだけで対応することができる。また、前
述の実施形態では、三角波出力部の一例として積分器を
用いた場合を例に採り説明しているが、これに限らず、
時間に比例して出力レベルが増減するものであれば、代
替可能であることはいうまでもない。

【００２６】

【発明の効果】以上の説明から明らかなように、本発明
によれば、基準クロック信号における１周期未満の任意
位置での切り替えタイミングをも測定することができる
ので、基準クロック信号の発振周波数を高めずとも、位
相差を高精度に測定することができる。

【図面の簡単な説明】

【図１】本実施形態の位相差測定回路の要部構成を示す
ブロック図。

【図２】図１における各ノードでの出力波形を示す波形
図。

【図３】従来のディジタル位相差測定回路の要部構成を
示すブロック図。

【図４】図３における各ノードでの出力波形を示す波形
図。

【符号の説明】

１ 位相差測定回路 ２ 位相比較器 ３ アンドゲート ４ 計数器 ５ 演算処理回路（位相差測定部） ６ 前段補正回路 ６ａ 積分器（三角波出力部） ６ｂ サンプルホールド器（波高値保持部） ６ｃ Ａ／Ｄコンバータ ６ｄ 補正値演算部（補正部） ７ 後段補正回路 ７ａ 積分器（三角波出力部） ７ｂ サンプルホールド器（波高値保持部） ７ｃ Ａ／Ｄコンバータ ７ｄ 補正値演算部（補正部） １０ ディジタル位相差測定回路 １１ 高周波発振器 １２ 位相比較器 １３ アンドゲート １４ 計数器 １５ 演算処理回路 １６ カウンタ １７ デコーダ

Claims (3)

【特許請求の範囲】
1. 【請求項１】２つの入力信号を比較し、これら２つの入
   力信号の排他的論理和を位相差信号として出力する位相
   比較器と、前記位相比較器から出力される位相差信号の
   パルス立ち上がりタイミングからパルス立ち下がりタイ
   ミングまで、あるいは、パルス立ち下がりタイミングか
   らパルス立ち上がりタイミングまで、基準クロック信号
   のパルス数を計数する計数器と、前記計数器の計数値に
   基づいて前記位相比較器に入力される各入力信号の位相
   差を測定する位相差測定部と、を有する位相差測定回路
   において、 基準クロック信号のパルス立ち上がりタイミングまたは
   パルス立ち下がりタイミングから時間と共に一定量ずつ
   波高値が増加または減少する三角波信号を出力する三角
   波出力部と、 前記位相比較器から出力される位相差信号のパルス立ち
   上がりタイミング及びパルス立ち下がりタイミングにお
   いて前記三角波出力部から出力される三角波信号の波高
   値を保持する波高値保持部と、 前記三角波出力部における基準クロック信号の１周期分
   の時間経過後の波高値に対する、前記波高値保持部に保
   持された各波高値の割合に基づいて前記位相差測定部に
   よる測定結果を補正する補正部と、 を備えることを特徴とする位相差測定回路。
2. 【請求項２】前記三角波出力部は、基準クロック信号の
   パルス立ち上がりタイミングから時間と共に一定量ずつ
   波高値が増加する出力信号を出力する積分器であること
   を特徴とする請求項１記載の位相差測定回路。
3. 【請求項３】前記積分器は、基準クロック信号の２周期
   分以上の時間間隔で最大値となる積分周期に設定してな
   ることを特徴とする請求項２記載の位相差測定回路。