JP3048962B2 - 時間測定方法及び時間測定システム - Google Patents
時間測定方法及び時間測定システムInfo
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- JP3048962B2 JP3048962B2 JP9164080A JP16408097A JP3048962B2 JP 3048962 B2 JP3048962 B2 JP 3048962B2 JP 9164080 A JP9164080 A JP 9164080A JP 16408097 A JP16408097 A JP 16408097A JP 3048962 B2 JP3048962 B2 JP 3048962B2
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
- G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
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- G—PHYSICS
- G04—HOROLOGY
- G04F—TIME-INTERVAL MEASURING
- G04F10/00—Apparatus for measuring unknown time intervals by electric means
- G04F10/04—Apparatus for measuring unknown time intervals by electric means by counting pulses or half-cycles of an ac
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
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- Measurement Of Unknown Time Intervals (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、時間測定システム
およびその測定方法に関し、特に本システム自身で任意
の測定基準を生成し本システムで測定した値との差異を
求め、システムクロックを用いて測定対象の信号の時間
間隔を計測するか否かの制御をする時間測定システムお
よびその測定方法に関するものである。
およびその測定方法に関し、特に本システム自身で任意
の測定基準を生成し本システムで測定した値との差異を
求め、システムクロックを用いて測定対象の信号の時間
間隔を計測するか否かの制御をする時間測定システムお
よびその測定方法に関するものである。
【０００２】
【従来の技術】従来のこの種の時間測定システムは図９
の構成図、図１０の回路構成図に示されるように半導体
製品プロセス限界速度より速い（短い）パルス処理を得
るために、図１１の構成である高周波パルス発生回路１
０３を用いる。しかし、カウント値が少なくとも±１カ
ウントずれる欠点を持っている。その理由は、フリップ
フロップの入力タイミングでレーシング（入力間競合）
になった場合、出力は不定状態となり、ある一定時間後
にレベルがＨｉｇｈ，Ｌｏｗどちらに安定するか不明の
ために起こる。
の構成図、図１０の回路構成図に示されるように半導体
製品プロセス限界速度より速い（短い）パルス処理を得
るために、図１１の構成である高周波パルス発生回路１
０３を用いる。しかし、カウント値が少なくとも±１カ
ウントずれる欠点を持っている。その理由は、フリップ
フロップの入力タイミングでレーシング（入力間競合）
になった場合、出力は不定状態となり、ある一定時間後
にレベルがＨｉｇｈ，Ｌｏｗどちらに安定するか不明の
ために起こる。
【０００３】この欠点を解決するために、カウント値の
ズレを補正した総数で平均処理を行う。その手段とし
て、高周波パルス発生回路１０３の遅延バッファ１０５
の段数が異なる信号ｎ個に対し、ｍｂｉｔカウンタ９２
を４段以上にして平均カウント値（Σ／ｎ）の整数部を
求めるｍｂｉｔカウンタ９２（パイプライン化）と、小
数点以下を求める１ｂｉｔカウンタ９３をｎ段設ける
（パイプライン化）。
ズレを補正した総数で平均処理を行う。その手段とし
て、高周波パルス発生回路１０３の遅延バッファ１０５
の段数が異なる信号ｎ個に対し、ｍｂｉｔカウンタ９２
を４段以上にして平均カウント値（Σ／ｎ）の整数部を
求めるｍｂｉｔカウンタ９２（パイプライン化）と、小
数点以下を求める１ｂｉｔカウンタ９３をｎ段設ける
（パイプライン化）。
【０００４】小数点以下を求める１ｂｉｔカウンタ９３
は１ｂｉｔから２ｂｉｔへの桁上がり情報が欠落してお
り、１ｂｉｔカウンタ９３の１ｂｉｔカウント値が１か
ら０に変化する際、１ｂｉｔカウンタ９３の１ｂｉｔカ
ウント値の１および０に対し＋１補正および桁上がり情
報を強制出力するために、図１２の構成である第１の補
正回路１０８を設ける。
は１ｂｉｔから２ｂｉｔへの桁上がり情報が欠落してお
り、１ｂｉｔカウンタ９３の１ｂｉｔカウント値が１か
ら０に変化する際、１ｂｉｔカウンタ９３の１ｂｉｔカ
ウント値の１および０に対し＋１補正および桁上がり情
報を強制出力するために、図１２の構成である第１の補
正回路１０８を設ける。
【０００５】しかし、小数点以下を求めるために１ｂｉ
ｔカウンタを使用したことにより時間測定精度に誤差が
生じる。誤差が生じるプロセスはパイプライン化した１
ｂｉｔカウンタ各々は別の回路であるので、システムク
ロックを分解する分解能数をｎとするとｎ個の１ｂｉｔ
カウンタ各々のカウント値はＱ，Ｑ＋１，Ｑ＋２の３種
類の値となる場合がある。１ｂｉｔカウンタのカウント
値は０或いは１の値しか持てない。時間測定精度の誤差
を解消するために、図１２の構成である第２の補正回路
１０９を設ける。
ｔカウンタを使用したことにより時間測定精度に誤差が
生じる。誤差が生じるプロセスはパイプライン化した１
ｂｉｔカウンタ各々は別の回路であるので、システムク
ロックを分解する分解能数をｎとするとｎ個の１ｂｉｔ
カウンタ各々のカウント値はＱ，Ｑ＋１，Ｑ＋２の３種
類の値となる場合がある。１ｂｉｔカウンタのカウント
値は０或いは１の値しか持てない。時間測定精度の誤差
を解消するために、図１２の構成である第２の補正回路
１０９を設ける。
【０００６】第２の補正回路１０９は１ｂｉｔカウンタ
９３のｎ個のパイプライン化した１ｂｉｔカウント値の
内、必要な任意の複数のカウント値各々をセレクトする
セレクタ１１０と、セレクタ１１０からの信号をラッチ
するＤ−ＦＦ１１１と、Ｄ−ＦＦ１１１からの出力とＤ
−ＦＦ１１１の出力が一致回路１１２からＤ−ＦＦ１１
３を介しインクリメントされた値とを比較する一致回路
１１２と、一致回路１１２の出力をラッチするＤ−ＦＦ
１１３と、Ｄ−ＦＦ１１３の出力値と加算部８９のセレ
クタ９６からの第１の補正回路１０８を介した出力値で
０検出する０検出回路１１４と、０検出回路１１４の出
力と加算部８９のセレクタ９６からのｍｂｉｔカウンタ
９２の下位２ｂｉｔ目のカウント値を加算部８９のｍｂ
ｉｔ側或いは１ｂｉｔ側の演算処理を切り換える制御信
号によりセレクトするセレクタ１１５で構成され、セレ
クタ１１５の出力を加算部８９に入力することでＱ＋２
のカウント値を演算することが可能となる。
９３のｎ個のパイプライン化した１ｂｉｔカウント値の
内、必要な任意の複数のカウント値各々をセレクトする
セレクタ１１０と、セレクタ１１０からの信号をラッチ
するＤ−ＦＦ１１１と、Ｄ−ＦＦ１１１からの出力とＤ
−ＦＦ１１１の出力が一致回路１１２からＤ−ＦＦ１１
３を介しインクリメントされた値とを比較する一致回路
１１２と、一致回路１１２の出力をラッチするＤ−ＦＦ
１１３と、Ｄ−ＦＦ１１３の出力値と加算部８９のセレ
クタ９６からの第１の補正回路１０８を介した出力値で
０検出する０検出回路１１４と、０検出回路１１４の出
力と加算部８９のセレクタ９６からのｍｂｉｔカウンタ
９２の下位２ｂｉｔ目のカウント値を加算部８９のｍｂ
ｉｔ側或いは１ｂｉｔ側の演算処理を切り換える制御信
号によりセレクトするセレクタ１１５で構成され、セレ
クタ１１５の出力を加算部８９に入力することでＱ＋２
のカウント値を演算することが可能となる。
【０００７】次に、ｍｂｉｔカウンタ９２のカウント値
の総和を求めて１ｂｉｔカウンタ９３のカウント値を求
める選択をしＭＰＵ１０２で求める分解能数ｎと図１３
の構成の演算回数制御回路１１６のＸｂｉｔカウンタ１
１７で求める加算回数を比較器１１８で比較する。比較
器１１８で比較した結果をＤ−ＦＦ１１９にラッチし、
１ｂｉｔカウンタ９３の加算回数を制御する。
の総和を求めて１ｂｉｔカウンタ９３のカウント値を求
める選択をしＭＰＵ１０２で求める分解能数ｎと図１３
の構成の演算回数制御回路１１６のＸｂｉｔカウンタ１
１７で求める加算回数を比較器１１８で比較する。比較
器１１８で比較した結果をＤ−ＦＦ１１９にラッチし、
１ｂｉｔカウンタ９３の加算回数を制御する。
【０００８】ｍｂｉｔカウンタ９２のカウント値の加算
回数は、使用するｍｂｉｔカウンタ９２の個数回とする
よう、予め設定し、ｍｂｉｔカウンタ９２側の或いは１
ｂｉｔカウンタ９３側の加算回数制御信号を選択し加算
回数を制御するセレクタ９６を設ける。
回数は、使用するｍｂｉｔカウンタ９２の個数回とする
よう、予め設定し、ｍｂｉｔカウンタ９２側の或いは１
ｂｉｔカウンタ９３側の加算回数制御信号を選択し加算
回数を制御するセレクタ９６を設ける。
【０００９】セレクタ９６からのｍｂｉｔカウンタ９２
のカウント値或いは１ｂｉｔカウンタ９３のカウント値
をＤ−ＦＦ９７，ＡＤＤ９８，Ｄ−ＦＦ９９，Ｄ−ＦＦ
１００により加算処理し、ｍｂｉｔカウンタ９２のカウ
ント値の総和或いは１ｂｉｔカウンタ９３のカウント値
の総和を求め、レジスタ１０１に格納する。レジスタ１
０１に格納されたデータはＭＰＵ１０２のリード・ライ
トのタイミングでＭＰＵ１０２にリード・ライトされ
る。
のカウント値或いは１ｂｉｔカウンタ９３のカウント値
をＤ−ＦＦ９７，ＡＤＤ９８，Ｄ−ＦＦ９９，Ｄ−ＦＦ
１００により加算処理し、ｍｂｉｔカウンタ９２のカウ
ント値の総和或いは１ｂｉｔカウンタ９３のカウント値
の総和を求め、レジスタ１０１に格納する。レジスタ１
０１に格納されたデータはＭＰＵ１０２のリード・ライ
トのタイミングでＭＰＵ１０２にリード・ライトされ
る。
【００１０】ＭＰＵ１０２で、ｍｂｉｔカウンタ９２側
の総和は使用するｍｂｉｔカウンタ９２の個数で割算
し、１ｂｉｔカウンタ９３側の総和は１ｂｉｔカウンタ
９４をｎ個（ｍｂｉｔカウンタ９２の最下位１ｂｉｔを
使用および１ｂｉｔカウンタ９３を使用）と、上記使用
のＭＰＵ１０２のリード・ライトタイミング制御用のレ
ジスタ１０１と１ｂｉｔカウンタ９４のｎ個それぞれの
カウント値がＬｏｗ或いはＨｉｇｈの連続する値の個数
によりクロックφの１周期の分解能数ｎを求め、加算部
８９で加算する回数をｎ回で停止する制御をＭＰＵ１０
２で行う。
の総和は使用するｍｂｉｔカウンタ９２の個数で割算
し、１ｂｉｔカウンタ９３側の総和は１ｂｉｔカウンタ
９４をｎ個（ｍｂｉｔカウンタ９２の最下位１ｂｉｔを
使用および１ｂｉｔカウンタ９３を使用）と、上記使用
のＭＰＵ１０２のリード・ライトタイミング制御用のレ
ジスタ１０１と１ｂｉｔカウンタ９４のｎ個それぞれの
カウント値がＬｏｗ或いはＨｉｇｈの連続する値の個数
によりクロックφの１周期の分解能数ｎを求め、加算部
８９で加算する回数をｎ回で停止する制御をＭＰＵ１０
２で行う。
【００１１】図１１の構成の高周波パルス発生回路１０
３で使用している遅延バッファ１０５は電源電圧条件お
よび温度条件により、遅延時間にバラツキが生じ、分解
能数ｎは随時変動するため、ＭＰＵ１０２は、ｍｂｉｔ
カウンタ９２のカウント値及び１ｂｉｔカウンタ９３の
カウント値を分解能数ｎで除算することにより平均値を
求める。
３で使用している遅延バッファ１０５は電源電圧条件お
よび温度条件により、遅延時間にバラツキが生じ、分解
能数ｎは随時変動するため、ＭＰＵ１０２は、ｍｂｉｔ
カウンタ９２のカウント値及び１ｂｉｔカウンタ９３の
カウント値を分解能数ｎで除算することにより平均値を
求める。
【００１２】パイプライン化したｍｂｉｔカウンタ９
２，１ｂｉｔカウンタ９３共、クロックφの１周期内の
カウント値のバラツキは＋１以内或いは＋２以内であ
る。従って、１ｂｉｔカウンタ９３のカウント値は図１
１の構成の高周波パルス発生回路１０３で使用している
遅延バッファの段数が最小のときの１ｂｉｔカウンタ９
３のカウント値、＋１のカウント値或いは＋２のカウン
ト値となり、小数点以下の要素を含んでいる計数は１ｂ
ｉｔカウンタ９３の最下位１ｂｉｔのカウント値と図１
２の構成の第２の補正回路１０９の＋２補正した下位２
ｂｉｔ目の値となる。
２，１ｂｉｔカウンタ９３共、クロックφの１周期内の
カウント値のバラツキは＋１以内或いは＋２以内であ
る。従って、１ｂｉｔカウンタ９３のカウント値は図１
１の構成の高周波パルス発生回路１０３で使用している
遅延バッファの段数が最小のときの１ｂｉｔカウンタ９
３のカウント値、＋１のカウント値或いは＋２のカウン
ト値となり、小数点以下の要素を含んでいる計数は１ｂ
ｉｔカウンタ９３の最下位１ｂｉｔのカウント値と図１
２の構成の第２の補正回路１０９の＋２補正した下位２
ｂｉｔ目の値となる。
【００１３】ここで求めた小数部の平均値を求め、整数
部の平均値を加算しクロックφの周期を掛け算すること
で測定時間を算出する。
部の平均値を加算しクロックφの周期を掛け算すること
で測定時間を算出する。
【００１４】図１０、１４に示すように、測定対象の信
号入力を受けて、所定の開始命令と所定の終了命令のＳ
ＴＯＰ１からＳＴＯＰｎでｍｂｉｔカウンタ９２、１ｂ
ｉｔカウンタ９３、１ｂｉｔカウンタ９４のカウント開
始および終了の制御をするイネーブル信号のＥＮ１から
ｎを高周波パルス発生回路９１で生成する。
号入力を受けて、所定の開始命令と所定の終了命令のＳ
ＴＯＰ１からＳＴＯＰｎでｍｂｉｔカウンタ９２、１ｂ
ｉｔカウンタ９３、１ｂｉｔカウンタ９４のカウント開
始および終了の制御をするイネーブル信号のＥＮ１から
ｎを高周波パルス発生回路９１で生成する。
【００１５】所定の終了命令のＳＴＯＰ１からＳＴＯＰ
ｎはシステムクロックφをｎ分解するためにｎ通りの遅
延時間がある。所定の終了命令のＳＴＯＰ１からＳＴＯ
Ｐｎより生成するＥＮ１からｎは高周波パルス発生回路
９１によりＬｏｗ或いはＨｉｇｈレベルの２種類の値に
分けられｍｂｉｔカウンタ９２、１ｂｉｔカウンタ９
３、１ｂｉｔカウンタ９４のカウントの開始および終了
の制御をすることでｍｂｉｔカウンタ９２のカウント値
は２種類の値すなわちＱ或いはＱ＋１となり、１ｂｉｔ
カウンタ９３のカウント値は３種類の値すなわちＱ、Ｑ
＋１或いはＱ＋２となり、１ｂｉｔカウンタ９４のカウ
ント値は２種類の値すなわち０或いは１となる。
ｎはシステムクロックφをｎ分解するためにｎ通りの遅
延時間がある。所定の終了命令のＳＴＯＰ１からＳＴＯ
Ｐｎより生成するＥＮ１からｎは高周波パルス発生回路
９１によりＬｏｗ或いはＨｉｇｈレベルの２種類の値に
分けられｍｂｉｔカウンタ９２、１ｂｉｔカウンタ９
３、１ｂｉｔカウンタ９４のカウントの開始および終了
の制御をすることでｍｂｉｔカウンタ９２のカウント値
は２種類の値すなわちＱ或いはＱ＋１となり、１ｂｉｔ
カウンタ９３のカウント値は３種類の値すなわちＱ、Ｑ
＋１或いはＱ＋２となり、１ｂｉｔカウンタ９４のカウ
ント値は２種類の値すなわち０或いは１となる。
【００１６】ｍｂｉｔカウンタ９２のカウント値である
Ｑ或いはＱ＋１と１ｂｉｔカウンタ９３のカウント値で
あるＱ、Ｑ＋１或いはＱ＋２を加算した総和を、１ｂｉ
ｔカウンタ９４のカウント値である０或いは１の連続す
る値の個数によりＭＰＵ１０２で求めた分解能数ｎをＭ
ＰＵ１０２で除算してカウント値を求め、除算して求め
たカウント値にシステムクロックの周期と乗算すること
で、システムクロックより短い時間精度で測定すること
を可能としていた。
Ｑ或いはＱ＋１と１ｂｉｔカウンタ９３のカウント値で
あるＱ、Ｑ＋１或いはＱ＋２を加算した総和を、１ｂｉ
ｔカウンタ９４のカウント値である０或いは１の連続す
る値の個数によりＭＰＵ１０２で求めた分解能数ｎをＭ
ＰＵ１０２で除算してカウント値を求め、除算して求め
たカウント値にシステムクロックの周期と乗算すること
で、システムクロックより短い時間精度で測定すること
を可能としていた。
【００１７】図１０、１２、１５に示すように、システ
ムクロックを分解する分解能数ｎ内の１ｂｉｔカウンタ
９３のカウント値はＱ、Ｑ＋１或いはＱ＋２の３種類の
値が存在するため図１５の１ｂｉｔカウント値を図１２
の構成の第２の補正回路１０９を介すことにより＋２の
補正をかけ出力することにより小数部のカウンタを１ｂ
ｉｔ構成で、システムクロックより短い時間精度で測定
することを可能としていた。なお、図１６Ａ、図１６Ｂ
は、図１０に示す時間測定システムの処理を示すフロー
チャートである。
ムクロックを分解する分解能数ｎ内の１ｂｉｔカウンタ
９３のカウント値はＱ、Ｑ＋１或いはＱ＋２の３種類の
値が存在するため図１５の１ｂｉｔカウント値を図１２
の構成の第２の補正回路１０９を介すことにより＋２の
補正をかけ出力することにより小数部のカウンタを１ｂ
ｉｔ構成で、システムクロックより短い時間精度で測定
することを可能としていた。なお、図１６Ａ、図１６Ｂ
は、図１０に示す時間測定システムの処理を示すフロー
チャートである。
【００１８】
【発明が解決しようとする課題】ところで、上述した従
来の技術は、システムクロックの周期より短いカウント
値（以下、小数部と略す）を求めるために遅延バッファ
を複数段使用する構成にしているので遅延バッファ１段
毎の遅延時間により時間測定の精度が決まる。ところ
が、遅延バッファの遅延時間は温度、電圧等の環境の変
化で数倍ばらつく。このため、設計の際、使用温度範
囲、使用電圧範囲から遅延バッファの遅延時間のばらつ
きを考慮して必要な時間測定精度が得られるようにする
が実使用上、測定精度の計測を行っていないため、必要
な時間測定精度が得られなかった場合の制御ができなか
った。従って、時間測定システム或いは時間測定システ
ムを使用したセットにおいてイレギュラーな環境での使
用となり必要な時間の測定精度が得られなかった場合、
時間測定した結果を出力するのみで時間測定システムを
使用したセットでは時間測定した結果を周辺のシステム
に出力するのみであった。そのため、必要な測定精度外
の時間測定結果となる可能性があり、必要な測定精度内
或いは必要な測定精度外の時間測定結果であるのか識別
できなかった。
来の技術は、システムクロックの周期より短いカウント
値（以下、小数部と略す）を求めるために遅延バッファ
を複数段使用する構成にしているので遅延バッファ１段
毎の遅延時間により時間測定の精度が決まる。ところ
が、遅延バッファの遅延時間は温度、電圧等の環境の変
化で数倍ばらつく。このため、設計の際、使用温度範
囲、使用電圧範囲から遅延バッファの遅延時間のばらつ
きを考慮して必要な時間測定精度が得られるようにする
が実使用上、測定精度の計測を行っていないため、必要
な時間測定精度が得られなかった場合の制御ができなか
った。従って、時間測定システム或いは時間測定システ
ムを使用したセットにおいてイレギュラーな環境での使
用となり必要な時間の測定精度が得られなかった場合、
時間測定した結果を出力するのみで時間測定システムを
使用したセットでは時間測定した結果を周辺のシステム
に出力するのみであった。そのため、必要な測定精度外
の時間測定結果となる可能性があり、必要な測定精度内
或いは必要な測定精度外の時間測定結果であるのか識別
できなかった。
【００１９】本発明は、従来の時間測定システム自身に
デューティのばらつきをフリップフロップ等で整形した
システムクロックの逆エッジ或いは、システムクロック
の倍の周波数等でシステムクロックの周期の間になる測
定基準値と測定開始信号及び測定終了信号を生成し、測
定基準値と従来の構成の時間測定システムで測定した測
定値との差異を求め、実測可否を制御する測定基準値制
御部を設けることにより、必要な測定精度外のアラーム
及び測定精度計測のフィードバック行えると共に車間距
離制御装置等に使用した場合、測定精度値と時間測定値
より求められる車間距離等でエンジンブレーキの制御を
行うか否かの判定等の安全性を向上することにある。
デューティのばらつきをフリップフロップ等で整形した
システムクロックの逆エッジ或いは、システムクロック
の倍の周波数等でシステムクロックの周期の間になる測
定基準値と測定開始信号及び測定終了信号を生成し、測
定基準値と従来の構成の時間測定システムで測定した測
定値との差異を求め、実測可否を制御する測定基準値制
御部を設けることにより、必要な測定精度外のアラーム
及び測定精度計測のフィードバック行えると共に車間距
離制御装置等に使用した場合、測定精度値と時間測定値
より求められる車間距離等でエンジンブレーキの制御を
行うか否かの判定等の安全性を向上することにある。
【００２０】
【課題を解決するための手段】本発明の時間測定システ
ムは、測定開始信号及び測定終了信号により制御される
高速カウンタ部と、前記高速カウンタ部に用いられるク
ロック信号と該高速カウンタ部の出力を用いて前記クロ
ック信号の計数値の総和を出力する加算部と、前記加算
部により求められた総和出力から分解能データを出力す
る制御部と、予め設定した任意の時間に対する測定開始
信号及び測定終了信号を生成し予め設定した任意の時間
の測定基準値と前記加算部により求められた総和出力と
の差異を前記制御部からの分解能データを用いて出力し
測定開始信号の発信を制御し時間測定システムの外部か
ら入力される測定終了信号或いは予め設定した前記任意
の時間に対する測定終了信号を選択し前記高速カウンタ
部に出力する測定基準値制御部を有し、時間測定毎に前
記基準値制御部で生成する前記測定基準値と、前記加算
部からの総和出力と前記制御部からの分解能データを用
いて測定開始から測定終了までの値を算出した測定値と
の比較或いは差異を求めて、前記時間測定システムに必
要な測定精度を満足しているか否かの判定をし、前記時
間測定システムの外部から入力される測定終了信号に対
する測定を行うか再度前記任意の時間に対する時間測定
を行い前記測定基準値との比較或いは差異を求めて前記
時間測定システムに必要な測定精度を満足しているか否
かの判定をするか或いは前記時間測定システムを停止し
アラームを立てる機能とを備えている。
ムは、測定開始信号及び測定終了信号により制御される
高速カウンタ部と、前記高速カウンタ部に用いられるク
ロック信号と該高速カウンタ部の出力を用いて前記クロ
ック信号の計数値の総和を出力する加算部と、前記加算
部により求められた総和出力から分解能データを出力す
る制御部と、予め設定した任意の時間に対する測定開始
信号及び測定終了信号を生成し予め設定した任意の時間
の測定基準値と前記加算部により求められた総和出力と
の差異を前記制御部からの分解能データを用いて出力し
測定開始信号の発信を制御し時間測定システムの外部か
ら入力される測定終了信号或いは予め設定した前記任意
の時間に対する測定終了信号を選択し前記高速カウンタ
部に出力する測定基準値制御部を有し、時間測定毎に前
記基準値制御部で生成する前記測定基準値と、前記加算
部からの総和出力と前記制御部からの分解能データを用
いて測定開始から測定終了までの値を算出した測定値と
の比較或いは差異を求めて、前記時間測定システムに必
要な測定精度を満足しているか否かの判定をし、前記時
間測定システムの外部から入力される測定終了信号に対
する測定を行うか再度前記任意の時間に対する時間測定
を行い前記測定基準値との比較或いは差異を求めて前記
時間測定システムに必要な測定精度を満足しているか否
かの判定をするか或いは前記時間測定システムを停止し
アラームを立てる機能とを備えている。
【００２１】
【発明の実施の形態】本発明を実施するための最良の形
態について図面を参照して詳細に説明する。図１を参照
すると、本発明の実施の形態は、測定開始信号及び測定
終了信号により制御される高速カウンタ部１と、高速カ
ウンタ部１に用いられるクロック信号と該高速カウンタ
部の出力を用いて前記クロック信号の計数値の総和を出
力する加算部２と、加算部２により求められた総和出力
から分解能データを出力する制御部３と、予め設定した
任意の時間に対する測定開始信号及び測定終了信号を生
成し予め設定した任意の時間の測定基準値と加算部２に
より求められた総和出力との差異を制御部３からの分解
能データを用いて出力し測定開始信号の発信を制御し時
間測定システムの外部から入力される測定終了信号或い
は予め設定した前記任意の時間に対する測定終了信号を
選択し高速カウンタ部１に出力する測定基準値制御部４
で構成する。
態について図面を参照して詳細に説明する。図１を参照
すると、本発明の実施の形態は、測定開始信号及び測定
終了信号により制御される高速カウンタ部１と、高速カ
ウンタ部１に用いられるクロック信号と該高速カウンタ
部の出力を用いて前記クロック信号の計数値の総和を出
力する加算部２と、加算部２により求められた総和出力
から分解能データを出力する制御部３と、予め設定した
任意の時間に対する測定開始信号及び測定終了信号を生
成し予め設定した任意の時間の測定基準値と加算部２に
より求められた総和出力との差異を制御部３からの分解
能データを用いて出力し測定開始信号の発信を制御し時
間測定システムの外部から入力される測定終了信号或い
は予め設定した前記任意の時間に対する測定終了信号を
選択し高速カウンタ部１に出力する測定基準値制御部４
で構成する。
【００２２】そして、時間測定毎に測定基準値制御部４
で生成する前記測定基準値と、加算部２からの総和出力
と制御部３からの分解能データを用いて測定開始から測
定終了までの値を算出した測定値との比較或いは差異を
求めて前記時間測定システムに必要な測定精度を満足し
ているか否かの判定をし、前記時間測定システムの外部
から入力される測定終了信号に対する測定を行うか再度
前記任意の時間に対する時間測定を行い前記測定基準値
との比較或いは差異を求めて前記時間測定システムに必
要な測定精度を満足しているか否かの判定をするか或い
は前記時間測定システムを停止しアラームを立てる機能
等を備えている。
で生成する前記測定基準値と、加算部２からの総和出力
と制御部３からの分解能データを用いて測定開始から測
定終了までの値を算出した測定値との比較或いは差異を
求めて前記時間測定システムに必要な測定精度を満足し
ているか否かの判定をし、前記時間測定システムの外部
から入力される測定終了信号に対する測定を行うか再度
前記任意の時間に対する時間測定を行い前記測定基準値
との比較或いは差異を求めて前記時間測定システムに必
要な測定精度を満足しているか否かの判定をするか或い
は前記時間測定システムを停止しアラームを立てる機能
等を備えている。
【００２３】次に、本発明の実施の形態の動作につい
て、図８Ａ〜図８Ｄを参照して詳細に説明する。本発明
の時間測定システムを初期化するステップ４２と、測定
時間基準値に対する実測値の測定により分解能数の測定
をするモードを開始するステップ４３と、測定時間基準
値の設定と測定時間基準値に対応する測定対象信号を生
成するステップ４４と、測定時間基準値に対するステッ
プ４４からの測定対象信号入力を受けて、所定の開始命
令によりカウントを開始するステップ４５と、ステップ
４５からの測定対象信号入力を受けて、所定の終了命令
により当該カウントを終了するステップ４６と、ステッ
プ４６におけるカウント終了後に、所定の整数部におけ
る当該カウント値の加算を開始するステップ４７と、予
め定められた加算回数により、前記整数部のカウント値
の総和を求めて加算を終了するステップ４９とを有す
る。
て、図８Ａ〜図８Ｄを参照して詳細に説明する。本発明
の時間測定システムを初期化するステップ４２と、測定
時間基準値に対する実測値の測定により分解能数の測定
をするモードを開始するステップ４３と、測定時間基準
値の設定と測定時間基準値に対応する測定対象信号を生
成するステップ４４と、測定時間基準値に対するステッ
プ４４からの測定対象信号入力を受けて、所定の開始命
令によりカウントを開始するステップ４５と、ステップ
４５からの測定対象信号入力を受けて、所定の終了命令
により当該カウントを終了するステップ４６と、ステッ
プ４６におけるカウント終了後に、所定の整数部におけ
る当該カウント値の加算を開始するステップ４７と、予
め定められた加算回数により、前記整数部のカウント値
の総和を求めて加算を終了するステップ４９とを有す
る。
【００２４】さらに、前記整数部におけるカウント値の
加算処理終了後に、当該整数部のカウント値の総和を前
記加算回数により除算して平均処理を行うステップ５０
と、ステップ５０において求められた整数部の平均値を
補正するステップ５１と、補正された整数部の平均値を
保持するステップ５２と、ステップ４６におけるカウン
トの終了後に、小数部のカウント値の桁上がりの判別か
ら当該小数部カウント値に＋１の補正を行うステップ５
４と、前記小数部のカウント値の連続する等しいカウン
ト値を判別して当該小数部カウント値に＋２の補正を行
うステップ５５と、前記小数部の加算を開始するステッ
プ５６と、ステップ４６におけるカウントの終了後に、
分解能数を測定するステップ４８と、測定した分解能数
を保持するステップ５３とを有する。
加算処理終了後に、当該整数部のカウント値の総和を前
記加算回数により除算して平均処理を行うステップ５０
と、ステップ５０において求められた整数部の平均値を
補正するステップ５１と、補正された整数部の平均値を
保持するステップ５２と、ステップ４６におけるカウン
トの終了後に、小数部のカウント値の桁上がりの判別か
ら当該小数部カウント値に＋１の補正を行うステップ５
４と、前記小数部のカウント値の連続する等しいカウン
ト値を判別して当該小数部カウント値に＋２の補正を行
うステップ５５と、前記小数部の加算を開始するステッ
プ５６と、ステップ４６におけるカウントの終了後に、
分解能数を測定するステップ４８と、測定した分解能数
を保持するステップ５３とを有する。
【００２５】次いで、このステップ５３における分解能
数の保持後に対応するカウント値を当該分解能数に対応
する所定回数だけ加算して、小数部の加算終了とするス
テップ５８と、前記小数部のカウント値の総和を求める
ステップ５７と、小数部の加算終了後に、当該小数部カ
ウント値の総和を前記分解能数で除算して平均処理を行
うステップ５９と、ステップ５９において平均処理して
求められた小数部の平均値を補正するステップ６０と、
補正された小数部の平均値を保持するステップ６１と、
ステップ５２において保持されている補正された整数部
の平均値と、ステップ６１において保持されている補正
された小数部の平均値とを加算して、カウント値の平均
値を求めるステップ６２と、ステップ４４の測定時間基
準値とステップ６２において求められたカウント値の平
均値を比較し、差異を求めた比較値により処理を振り分
けるステップ６３とを有する。
数の保持後に対応するカウント値を当該分解能数に対応
する所定回数だけ加算して、小数部の加算終了とするス
テップ５８と、前記小数部のカウント値の総和を求める
ステップ５７と、小数部の加算終了後に、当該小数部カ
ウント値の総和を前記分解能数で除算して平均処理を行
うステップ５９と、ステップ５９において平均処理して
求められた小数部の平均値を補正するステップ６０と、
補正された小数部の平均値を保持するステップ６１と、
ステップ５２において保持されている補正された整数部
の平均値と、ステップ６１において保持されている補正
された小数部の平均値とを加算して、カウント値の平均
値を求めるステップ６２と、ステップ４４の測定時間基
準値とステップ６２において求められたカウント値の平
均値を比較し、差異を求めた比較値により処理を振り分
けるステップ６３とを有する。
【００２６】またさらに、このステップ６３の比較値が
任意の時間測定精度を得られていない場合、比較回数を
カウントし、任意の回数に到達したか否かで処理を振り
分けるステップ６４と、ステップ６４の任意の回数に到
達した場合、システムを停止するステップ６５と、ステ
ップ６３の比較値が任意の時間測定精度を得た場合、カ
ウンタ部を初期化するステップ６６と、測定対象の信号
入力を受けて、実測値の測定を行うモードを開始するス
テップ６７と、所定の開始命令によりカウントを開始す
るステップ６８と、所定の終了命令により当該カウント
を終了するステップ６９と、ステップ６９におけるカウ
ント終了後に、所定の整数部における当該カウント値の
加算を開始するステップ７０と、予め定められた加算回
数により、前記整数部のカウント値の総和を求めて加算
を終了するステップ７１と、前記整数部におけるカウン
ト値の加算処理後に、当該整数部のカウント値の総和を
前記加算回数により除算して平均処理を行うステップ７
２とを有する。
任意の時間測定精度を得られていない場合、比較回数を
カウントし、任意の回数に到達したか否かで処理を振り
分けるステップ６４と、ステップ６４の任意の回数に到
達した場合、システムを停止するステップ６５と、ステ
ップ６３の比較値が任意の時間測定精度を得た場合、カ
ウンタ部を初期化するステップ６６と、測定対象の信号
入力を受けて、実測値の測定を行うモードを開始するス
テップ６７と、所定の開始命令によりカウントを開始す
るステップ６８と、所定の終了命令により当該カウント
を終了するステップ６９と、ステップ６９におけるカウ
ント終了後に、所定の整数部における当該カウント値の
加算を開始するステップ７０と、予め定められた加算回
数により、前記整数部のカウント値の総和を求めて加算
を終了するステップ７１と、前記整数部におけるカウン
ト値の加算処理後に、当該整数部のカウント値の総和を
前記加算回数により除算して平均処理を行うステップ７
２とを有する。
【００２７】また、このステップ７２において求められ
た整数部の平均値を補正するステップ７３と、補正され
た整数部の平均値を保持するステップ７４と、ステップ
６９におけるカウントの終了後に、小数部のカウント値
の桁上がりの判別から当該小数部カウント値に＋１の補
正を行うステップ７５と、前記小数部のカウント値の連
続する等しいカウント値を判別して当該小数部カウント
値に＋２の補正を行うステップ７６と、前記小数部の加
算を開始するステップ７７と、ステップ５３に保持され
た分解能数に対応するカウント値を当該分解能数に対応
する所定回数だけ加算して、小数部の加算終了とするス
テップ７９と、前記小数部のカウント値の総和を求める
ステップ７８と、小数部の加算終了後に、当該小数部カ
ウント値の総和を前記分解能数で除算して平均処理を行
うステップ８０と、ステップ８０において平均処理して
求められた小数部の平均値を補正するステップ８１とを
有する。
た整数部の平均値を補正するステップ７３と、補正され
た整数部の平均値を保持するステップ７４と、ステップ
６９におけるカウントの終了後に、小数部のカウント値
の桁上がりの判別から当該小数部カウント値に＋１の補
正を行うステップ７５と、前記小数部のカウント値の連
続する等しいカウント値を判別して当該小数部カウント
値に＋２の補正を行うステップ７６と、前記小数部の加
算を開始するステップ７７と、ステップ５３に保持され
た分解能数に対応するカウント値を当該分解能数に対応
する所定回数だけ加算して、小数部の加算終了とするス
テップ７９と、前記小数部のカウント値の総和を求める
ステップ７８と、小数部の加算終了後に、当該小数部カ
ウント値の総和を前記分解能数で除算して平均処理を行
うステップ８０と、ステップ８０において平均処理して
求められた小数部の平均値を補正するステップ８１とを
有する。
【００２８】さらに、補正された小数部の平均値を保持
するステップ８２と、ステップ７４において保持されて
いる補正された整数部の平均値と、ステップ８２におい
て保持されている補正された小数部の平均値とを加算し
て、カウント値の平均値を求めるステップ８３と、ステ
ップ８３において求められたカウント値の平均値と、シ
ステムクロックパルスの周期との乗算により、測定時間
を算出するステップ８４とを有し、これらにより時間測
定システム自身で任意の測定基準値を持ち、時間測定シ
ステム自身で時間測定した値との差異を求めて時間測定
システムに必要な測定精度を満足しているか否かの判定
をするか或いは前記時間測定システムを停止しアラーム
を立てる機能等を備えることを可能とすることができ
る。
するステップ８２と、ステップ７４において保持されて
いる補正された整数部の平均値と、ステップ８２におい
て保持されている補正された小数部の平均値とを加算し
て、カウント値の平均値を求めるステップ８３と、ステ
ップ８３において求められたカウント値の平均値と、シ
ステムクロックパルスの周期との乗算により、測定時間
を算出するステップ８４とを有し、これらにより時間測
定システム自身で任意の測定基準値を持ち、時間測定シ
ステム自身で時間測定した値との差異を求めて時間測定
システムに必要な測定精度を満足しているか否かの判定
をするか或いは前記時間測定システムを停止しアラーム
を立てる機能等を備えることを可能とすることができ
る。
【００２９】
【実施例】以下本発明の詳細を、その実施例につき図面
を参照して説明する。図１は本発明のシステム構成図で
ある。図２は本発明の一実施例の回路構成図である。図
３は本発明の測定基準値制御部の一実施例のシステム構
成図である。図４は本発明の測定信号生成部の一実施例
の回路構成図である。図５は本発明の基準値設定部の実
施例の回路構成図である。図６は図５の動作チャートで
ある。図７は本発明の比較部の実施例の回路構成図であ
る。
を参照して説明する。図１は本発明のシステム構成図で
ある。図２は本発明の一実施例の回路構成図である。図
３は本発明の測定基準値制御部の一実施例のシステム構
成図である。図４は本発明の測定信号生成部の一実施例
の回路構成図である。図５は本発明の基準値設定部の実
施例の回路構成図である。図６は図５の動作チャートで
ある。図７は本発明の比較部の実施例の回路構成図であ
る。
【００３０】半導体製品プロセス限界速度より速い（短
い）パルス処理を得るために、図２の高周波パルス発生
回路９の回路構成である図１１の高周波パルス発生回路
１０３を用いる。しかし、図１１の高周波パルス発生回
路１０３の遅延バッファ１０５の各遅延バッファは電源
電圧変動および温度変動によりばらつき時間測定精度が
各遅延バッファのばらつき範囲以内での精度となり各時
間測定毎の測定精度値が判らない欠点とカウント値が少
なくとも±１カウントずれる欠点を持っている。
い）パルス処理を得るために、図２の高周波パルス発生
回路９の回路構成である図１１の高周波パルス発生回路
１０３を用いる。しかし、図１１の高周波パルス発生回
路１０３の遅延バッファ１０５の各遅延バッファは電源
電圧変動および温度変動によりばらつき時間測定精度が
各遅延バッファのばらつき範囲以内での精度となり各時
間測定毎の測定精度値が判らない欠点とカウント値が少
なくとも±１カウントずれる欠点を持っている。
【００３１】各時間測定毎の測定精度が判らない理由
は、各遅延バッファが電源電圧変動および温度変動によ
りばらつき時間測定精度が各遅延バッファのばらつき範
囲内での精度となるにも関わらず時間測定システム内で
時間測定毎に時間測定精度の測定を行っていないためで
ある。
は、各遅延バッファが電源電圧変動および温度変動によ
りばらつき時間測定精度が各遅延バッファのばらつき範
囲内での精度となるにも関わらず時間測定システム内で
時間測定毎に時間測定精度の測定を行っていないためで
ある。
【００３２】この欠点を解決するために、時間測定シス
テム自身で任意の測定基準値を持ち、任意の測定基準値
に対応する測定開始信号および測定終了信号を生成し、
図１１の高周波パルス発生回路１０３を用い時間測定し
た値と任意の測定基準値の差異を求める。
テム自身で任意の測定基準値を持ち、任意の測定基準値
に対応する測定開始信号および測定終了信号を生成し、
図１１の高周波パルス発生回路１０３を用い時間測定し
た値と任意の測定基準値の差異を求める。
【００３３】その手段として、図２の測定基準値制御部
８のシステム構成である図３の測定基準値制御部２１の
測定信号生成部２２で測定可否切り換え信号を図３の測
定信号生成部２２の回路構成である図４の測定信号生成
部２５のＤ−ＦＦ２６がクロック信号でラッチし測定開
始信号として出力する。
８のシステム構成である図３の測定基準値制御部２１の
測定信号生成部２２で測定可否切り換え信号を図３の測
定信号生成部２２の回路構成である図４の測定信号生成
部２５のＤ−ＦＦ２６がクロック信号でラッチし測定開
始信号として出力する。
【００３４】測定開始信号を受けて、基準値設定部２３
の回路構成である図５の基準値設定部２８のＷｂｉｔカ
ウンタ２９が任意のカウント値に達するとＤ−ＦＦ３０
が任意の値を出力し、Ｄ−ＦＦ３１が任意の値をＷｂｉ
ｔカウンタ２９のクロック信号と同エッジでラッチし、
Ｄ−ＦＦ３２がＤ−ＦＦ３１で保持している値をクロッ
ク信号と逆エッジでラッチした測定基準値に対する測定
終了信号を測定信号生成部２２の回路構成である図４の
測定信号生成部２５のセレクタ２７に出力すると共に、
基準値生成部３３がＷｂｉｔカウンタ２９のカウント値
とＤ−ＦＦ３０、Ｄ−ＦＦ３１、Ｄ−ＦＦ３２のラッチ
タイミングから測定基準値を比較部２４へ出力する。
の回路構成である図５の基準値設定部２８のＷｂｉｔカ
ウンタ２９が任意のカウント値に達するとＤ−ＦＦ３０
が任意の値を出力し、Ｄ−ＦＦ３１が任意の値をＷｂｉ
ｔカウンタ２９のクロック信号と同エッジでラッチし、
Ｄ−ＦＦ３２がＤ−ＦＦ３１で保持している値をクロッ
ク信号と逆エッジでラッチした測定基準値に対する測定
終了信号を測定信号生成部２２の回路構成である図４の
測定信号生成部２５のセレクタ２７に出力すると共に、
基準値生成部３３がＷｂｉｔカウンタ２９のカウント値
とＤ−ＦＦ３０、Ｄ−ＦＦ３１、Ｄ−ＦＦ３２のラッチ
タイミングから測定基準値を比較部２４へ出力する。
【００３５】測定基準値に対する測定終了信号を受け
て、測定信号生成部２２の回路構成である図４の測定信
号生成部２５のセレクタ２７が比較部２４からの測定モ
ード切り換え信号により、時間測定システム外からの実
測での測定終了信号或いは基準値設定部２３の回路構成
である図５の基準値設定部２８のＤ−ＦＦ３２からの測
定基準値に対する測定終了信号をセレクトし、高速カウ
ンタ部１へ出力する。
て、測定信号生成部２２の回路構成である図４の測定信
号生成部２５のセレクタ２７が比較部２４からの測定モ
ード切り換え信号により、時間測定システム外からの実
測での測定終了信号或いは基準値設定部２３の回路構成
である図５の基準値設定部２８のＤ−ＦＦ３２からの測
定基準値に対する測定終了信号をセレクトし、高速カウ
ンタ部１へ出力する。
【００３６】もう一方の基準値生成部３３からの測定基
準値は図６に示すように生成部の値と小数部の値に分
け、小数部の値はＤ−ＦＦ３２がクロック信号と逆エッ
ジでラッチした測定基準値に対する測定終了信号なので
図２のＭＰＵ２０からの分解能数の半分の値（分解能数
データを１ｂｉｔシフトした値）を用いる。
準値は図６に示すように生成部の値と小数部の値に分
け、小数部の値はＤ−ＦＦ３２がクロック信号と逆エッ
ジでラッチした測定基準値に対する測定終了信号なので
図２のＭＰＵ２０からの分解能数の半分の値（分解能数
データを１ｂｉｔシフトした値）を用いる。
【００３７】図３の比較部２４の回路構成である図７の
比較部３４の整数部比較器３５が基準値生成部３３から
の整数部の測定基準値と加算部２からの整数部の平均値
を比較する。次に図３の比較部２４の回路構成である図
７の比較部３４の小数部比較器３６がＭＰＵ２０からの
分解能数の半分の値と加算部２からの小数部の総和値を
分解能数に対応する任意の必要な測定精度に対する値以
内か否かを判定し、整数部比較器３５からの比較結果と
の論理をとり、Ｄ−ＦＦ３８がクロック信号でラッチす
る。Ｄ−ＦＦ３９はＤ−ＦＦ３８でラッチした信号によ
り任意の値を測定モード切り換え信号として測定信号生
成部２２へ出力する。
比較部３４の整数部比較器３５が基準値生成部３３から
の整数部の測定基準値と加算部２からの整数部の平均値
を比較する。次に図３の比較部２４の回路構成である図
７の比較部３４の小数部比較器３６がＭＰＵ２０からの
分解能数の半分の値と加算部２からの小数部の総和値を
分解能数に対応する任意の必要な測定精度に対する値以
内か否かを判定し、整数部比較器３５からの比較結果と
の論理をとり、Ｄ−ＦＦ３８がクロック信号でラッチす
る。Ｄ−ＦＦ３９はＤ−ＦＦ３８でラッチした信号によ
り任意の値を測定モード切り換え信号として測定信号生
成部２２へ出力する。
【００３８】また、比較部２４の回路構成である図７の
比較部３４の小数部比較器３６がＭＰＵ２０からの分解
能数の半分の値と加算部２からの小数部の総和値を分解
能数に対応する任意の必要な測定精度に対する値以内か
否かを判定し、整数部比較器３５からの比較結果との論
理をとった値と、高速カウンタ部１からの加算無効信号
をタイミング調整３７により高速カウンタ部１と加算部
２により測定した実測値との測定精度選別したデータの
タイミングを合わせた値と、Ｄ−ＦＦ３２がクロック信
号と逆エッジでラッチした測定基準値との論理をとり、
Ｄ−ＦＦ４０でクロック信号によりラッチし、Ｄ−ＦＦ
４０でラッチした信号でカウンタ４１をカウントし、カ
ウンタ４１のカウント値にリミットを設けることで測定
精度の再測定をするかあるいは時間測定システムを停止
し、アラームを立てることを可能とする。
比較部３４の小数部比較器３６がＭＰＵ２０からの分解
能数の半分の値と加算部２からの小数部の総和値を分解
能数に対応する任意の必要な測定精度に対する値以内か
否かを判定し、整数部比較器３５からの比較結果との論
理をとった値と、高速カウンタ部１からの加算無効信号
をタイミング調整３７により高速カウンタ部１と加算部
２により測定した実測値との測定精度選別したデータの
タイミングを合わせた値と、Ｄ−ＦＦ３２がクロック信
号と逆エッジでラッチした測定基準値との論理をとり、
Ｄ−ＦＦ４０でクロック信号によりラッチし、Ｄ−ＦＦ
４０でラッチした信号でカウンタ４１をカウントし、カ
ウンタ４１のカウント値にリミットを設けることで測定
精度の再測定をするかあるいは時間測定システムを停止
し、アラームを立てることを可能とする。
【００３９】次にカウント値が少なくとも±１カウント
ずれる理由は、フリップフロップの入力タイミングでレ
ーシング（入力間競合）になった場合、出力は不定状態
となり、ある一定時間後にレベルがＨｉｇｈ，Ｌｏｗど
ちらに安定するか不明のために起こる。
ずれる理由は、フリップフロップの入力タイミングでレ
ーシング（入力間競合）になった場合、出力は不定状態
となり、ある一定時間後にレベルがＨｉｇｈ，Ｌｏｗど
ちらに安定するか不明のために起こる。
【００４０】この欠点を解決するために、カウント値の
ズレを補正した総数で平均処理を行う。
ズレを補正した総数で平均処理を行う。
【００４１】その手段として、高周波パルス発生回路１
０３の遅延バッファ１０５の段数が異なる信号ｎ個に対
し、ｍｂｉｔカウンタ１０を４段以上にして平均カウン
ト値（Σ／ｎ）の整数部を求めるｍｂｉｔカウンタ１０
（パイプライン化）と、小数点以下を求める１ｂｉｔカ
ウンタ１１をｎ段設ける（パイプライン化）。小数点以
下を求める１ｂｉｔカウンタ１１は１ｂｉｔから２ｂｉ
ｔへの桁上がり情報が欠落しており、１ｂｉｔカウンタ
１１の１ｂｉｔカウント値が１から０に変化する際、１
ｂｉｔカウンタ１１の１ｂｉｔカウント値の１および０
に対し＋１補正および桁上がり情報を強制出力するため
に、図１２の構成である第１の補正回路１０８を設け
る。
０３の遅延バッファ１０５の段数が異なる信号ｎ個に対
し、ｍｂｉｔカウンタ１０を４段以上にして平均カウン
ト値（Σ／ｎ）の整数部を求めるｍｂｉｔカウンタ１０
（パイプライン化）と、小数点以下を求める１ｂｉｔカ
ウンタ１１をｎ段設ける（パイプライン化）。小数点以
下を求める１ｂｉｔカウンタ１１は１ｂｉｔから２ｂｉ
ｔへの桁上がり情報が欠落しており、１ｂｉｔカウンタ
１１の１ｂｉｔカウント値が１から０に変化する際、１
ｂｉｔカウンタ１１の１ｂｉｔカウント値の１および０
に対し＋１補正および桁上がり情報を強制出力するため
に、図１２の構成である第１の補正回路１０８を設け
る。
【００４２】しかし、小数点以下を求めるために１ｂｉ
ｔカウンタを使用したことにより時間測定精度に誤差が
生じる。誤差が生じるプロセスはパイプライン化した１
ｂｉｔカウンタ各々は別の回路であるのでシステムクロ
ックを分解する分解能数をｎとするとｎ個の１ｂｉｔカ
ウンタ各々のカウント値はＱ，Ｑ＋１，Ｑ＋２の３種類
の値となる場合がある。１ｂｉｔカウンタのカウント値
は０或いは１の値しか持てない。時間測定精度の誤差を
解消するために、図１２の構成である第２の補正回路１
０９を設ける。
ｔカウンタを使用したことにより時間測定精度に誤差が
生じる。誤差が生じるプロセスはパイプライン化した１
ｂｉｔカウンタ各々は別の回路であるのでシステムクロ
ックを分解する分解能数をｎとするとｎ個の１ｂｉｔカ
ウンタ各々のカウント値はＱ，Ｑ＋１，Ｑ＋２の３種類
の値となる場合がある。１ｂｉｔカウンタのカウント値
は０或いは１の値しか持てない。時間測定精度の誤差を
解消するために、図１２の構成である第２の補正回路１
０９を設ける。
【００４３】第２の補正回路１０９は１ｂｉｔカウンタ
１１のｎ個のパイプライン化した１ｂｉｔカウント値の
内、必要な任意の複数のカウント値各々をセレクトする
セレクタ１１０と、セレクタ１１０からの信号をラッチ
するＤ−ＦＦ１１１と、Ｄ−ＦＦ１１１からの出力とＤ
−ＦＦ１１１の出力が一致回路１１２からＤ−ＦＦ１１
３を介しインクリメントされた値とを比較する一致回路
１１２と、一致回路１１２の出力をラッチするＤ−ＦＦ
１１３と、Ｄ−ＦＦ１１３の出力値と加算部６のセレク
タ１４からの第１の補正回路１０８を介した出力値で０
検出する０検出回路１１４と、０検出回路１１４の出力
と加算部６のセレクタ１４からのｍｂｉｔカウンタ１０
の下位２ｂｉｔ目のカウント値を加算部６のｍｂｉｔ側
或いは１ｂｉｔ側の演算処理を切り換える制御信号によ
りセレクトするセレクタ１１５で構成された１１５の出
力を加算部６に入力することでＱ＋２のカウント値を演
算することが可能となる。
１１のｎ個のパイプライン化した１ｂｉｔカウント値の
内、必要な任意の複数のカウント値各々をセレクトする
セレクタ１１０と、セレクタ１１０からの信号をラッチ
するＤ−ＦＦ１１１と、Ｄ−ＦＦ１１１からの出力とＤ
−ＦＦ１１１の出力が一致回路１１２からＤ−ＦＦ１１
３を介しインクリメントされた値とを比較する一致回路
１１２と、一致回路１１２の出力をラッチするＤ−ＦＦ
１１３と、Ｄ−ＦＦ１１３の出力値と加算部６のセレク
タ１４からの第１の補正回路１０８を介した出力値で０
検出する０検出回路１１４と、０検出回路１１４の出力
と加算部６のセレクタ１４からのｍｂｉｔカウンタ１０
の下位２ｂｉｔ目のカウント値を加算部６のｍｂｉｔ側
或いは１ｂｉｔ側の演算処理を切り換える制御信号によ
りセレクトするセレクタ１１５で構成された１１５の出
力を加算部６に入力することでＱ＋２のカウント値を演
算することが可能となる。
【００４４】次にｍｂｉｔカウンタ１０のカウント値の
総和を求めて１ｂｉｔカウンタ１１のカウント値を求め
る選択をしＭＰＵ２０で求める分解能数ｎと図１３の構
成の演算回数制御回路１１６のＸｂｉｔカウンタ１１７
で求める加算回数を比較器１１８で比較する。比較器１
１８で比較した結果をＤ−ＦＦ１１９にラッチし、１ｂ
ｉｔカウンタ１１の加算回数を制御する。
総和を求めて１ｂｉｔカウンタ１１のカウント値を求め
る選択をしＭＰＵ２０で求める分解能数ｎと図１３の構
成の演算回数制御回路１１６のＸｂｉｔカウンタ１１７
で求める加算回数を比較器１１８で比較する。比較器１
１８で比較した結果をＤ−ＦＦ１１９にラッチし、１ｂ
ｉｔカウンタ１１の加算回数を制御する。
【００４５】ｍｂｉｔカウンタ１０のカウント値の加算
回数は使用するｍｂｉｔカウンタ１０の個数回とするよ
う、予め設定し、ｍｂｉｔカウンタ１０側の或いは１ｂ
ｉｔカウンタ１１側の加算回数制御信号を選択し加算回
数を制御するセレクタ１４を設ける。
回数は使用するｍｂｉｔカウンタ１０の個数回とするよ
う、予め設定し、ｍｂｉｔカウンタ１０側の或いは１ｂ
ｉｔカウンタ１１側の加算回数制御信号を選択し加算回
数を制御するセレクタ１４を設ける。
【００４６】セレクタ１４からのｍｂｉｔカウンタ１０
のカウント値或いは１ｂｉｔカウンタ１１のカウント値
をＤ−ＦＦ１５，ＡＤＤ１６，Ｄ−ＦＦ１７，Ｄ−ＦＦ
１８により加算処理し、ｍｂｉｔカウンタ１０のカウン
ト値の総和或いは１ｂｉｔカウンタ１１のカウント値の
総和を求め、レジスタ１９に格納する。レジスタ１９に
格納されたデータはＭＰＵ２０のリード・ライトのタイ
ミングでＭＰＵ２０にリード・ライトされる。
のカウント値或いは１ｂｉｔカウンタ１１のカウント値
をＤ−ＦＦ１５，ＡＤＤ１６，Ｄ−ＦＦ１７，Ｄ−ＦＦ
１８により加算処理し、ｍｂｉｔカウンタ１０のカウン
ト値の総和或いは１ｂｉｔカウンタ１１のカウント値の
総和を求め、レジスタ１９に格納する。レジスタ１９に
格納されたデータはＭＰＵ２０のリード・ライトのタイ
ミングでＭＰＵ２０にリード・ライトされる。
【００４７】ＭＰＵ２０でｍｂｉｔカウンタ１０側の総
和は使用するｍｂｉｔカウンタ１０の個数で割算し、１
ｂｉｔカウンタ１１側の総和は１ｂｉｔカウンタ１２を
ｎ個（ｍｂｉｔカウンタ１０の最下位１ｂｉｔを使用お
よび１ｂｉｔカウンタ１１を使用）と、上記使用のＭＰ
Ｕ２０のリード・ライトタイミング制御用のレジスタ１
９と１ｂｉｔカウンタ１２のｎ個それぞれのカウント値
がＬｏｗ或いはＨｉｇｈの連続する値の個数によりクロ
ックφの１周期の分解能数ｎを求め、加算部６で加算す
る回数をｎ回で停止する制御をＭＰＵ２０で行う。
和は使用するｍｂｉｔカウンタ１０の個数で割算し、１
ｂｉｔカウンタ１１側の総和は１ｂｉｔカウンタ１２を
ｎ個（ｍｂｉｔカウンタ１０の最下位１ｂｉｔを使用お
よび１ｂｉｔカウンタ１１を使用）と、上記使用のＭＰ
Ｕ２０のリード・ライトタイミング制御用のレジスタ１
９と１ｂｉｔカウンタ１２のｎ個それぞれのカウント値
がＬｏｗ或いはＨｉｇｈの連続する値の個数によりクロ
ックφの１周期の分解能数ｎを求め、加算部６で加算す
る回数をｎ回で停止する制御をＭＰＵ２０で行う。
【００４８】図１１の構成の高周波パルス発生回路１０
３で使用している遅延バッファ１０５は電源電圧条件お
よび温度条件により、遅延時間にバラツキが生じ、分解
能数ｎは随時変動するため、ＭＰＵ２０はｍｂｉｔカウ
ンタ１０のカウント値及び１ｂｉｔカウンタ１１のカウ
ント値を分解能数ｎで除算することにより平均値を求め
る。
３で使用している遅延バッファ１０５は電源電圧条件お
よび温度条件により、遅延時間にバラツキが生じ、分解
能数ｎは随時変動するため、ＭＰＵ２０はｍｂｉｔカウ
ンタ１０のカウント値及び１ｂｉｔカウンタ１１のカウ
ント値を分解能数ｎで除算することにより平均値を求め
る。
【００４９】パイプライン化したｍｂｉｔカウンタ１
０，１ｂｉｔカウンタ１１共、クロックφの１周期内の
カウント値のバラツキは＋１以内或いは＋２以内であ
る。従って、１ｂｉｔカウンタ１１のカウント値は図１
１の構成の高周波パルス発生回路１０３で使用している
遅延バッファの段数が最小のときの１ｂｉｔカウンタ１
１のカウント値，＋１のカウント値或いは＋２のカウン
ト値となり、小数点以下の要素を含んでいる計数は１ｂ
ｉｔカウンタ１１の最下位１ｂｉｔのカウント値と図１
２の構成の第２の補正回路１０９の＋２補正した下位２
ｂｉｔ目の値となる。
０，１ｂｉｔカウンタ１１共、クロックφの１周期内の
カウント値のバラツキは＋１以内或いは＋２以内であ
る。従って、１ｂｉｔカウンタ１１のカウント値は図１
１の構成の高周波パルス発生回路１０３で使用している
遅延バッファの段数が最小のときの１ｂｉｔカウンタ１
１のカウント値，＋１のカウント値或いは＋２のカウン
ト値となり、小数点以下の要素を含んでいる計数は１ｂ
ｉｔカウンタ１１の最下位１ｂｉｔのカウント値と図１
２の構成の第２の補正回路１０９の＋２補正した下位２
ｂｉｔ目の値となる。
【００５０】ここで求めた小数部の平均値を求め、整数
部の平均値を加算しクロックφの周期を掛け算すること
で測定時間を算出する。
部の平均値を加算しクロックφの周期を掛け算すること
で測定時間を算出する。
【００５１】図２，１４に示すように、測定対象の信号
入力を受けて、所定の開始命令と所定の終了命令のＳＴ
ＯＰ１からＳＴＯＰｎでｍｂｉｔカウンタ１０，１ｂｉ
ｔカウンタ１１、１ｂｉｔカウンタ１２のカウントの開
始および終了の制御をするイネーブル信号のＥＮ１から
ｎを高周波パルス発生回路９で生成する。所定の終了命
令のＳＴＯＰ１からＳＴＯＰｎはシステムクロックφを
ｎ分解するためにｎ通りの遅延時間がある。
入力を受けて、所定の開始命令と所定の終了命令のＳＴ
ＯＰ１からＳＴＯＰｎでｍｂｉｔカウンタ１０，１ｂｉ
ｔカウンタ１１、１ｂｉｔカウンタ１２のカウントの開
始および終了の制御をするイネーブル信号のＥＮ１から
ｎを高周波パルス発生回路９で生成する。所定の終了命
令のＳＴＯＰ１からＳＴＯＰｎはシステムクロックφを
ｎ分解するためにｎ通りの遅延時間がある。
【００５２】所定の終了命令のＳＴＯＰ１からＳＴＯＰ
ｎより生成するＥＮ１からｎは高周波パルス発生回路９
によりＬｏｗ或いはＨｉｇｈレベルの２種類の値に分け
られｍｂｉｔカウンタ１０，１ｂｉｔカウンタ１１，１
ｂｉｔカウンタ１２のカウントの開始および終了の制御
をすることでｍｂｉｔカウンタ１０のカウント値は２種
類の値すなわちＱ或いはＱ＋１となり、１ｂｉｔカウン
タ１１のカウント値は３種類の値すなわちＱ，Ｑ＋１或
いはＱ＋２となり、１ｂｉｔカウンタ１２のカウント値
は２種類の値すなわち０或いは１となる。
ｎより生成するＥＮ１からｎは高周波パルス発生回路９
によりＬｏｗ或いはＨｉｇｈレベルの２種類の値に分け
られｍｂｉｔカウンタ１０，１ｂｉｔカウンタ１１，１
ｂｉｔカウンタ１２のカウントの開始および終了の制御
をすることでｍｂｉｔカウンタ１０のカウント値は２種
類の値すなわちＱ或いはＱ＋１となり、１ｂｉｔカウン
タ１１のカウント値は３種類の値すなわちＱ，Ｑ＋１或
いはＱ＋２となり、１ｂｉｔカウンタ１２のカウント値
は２種類の値すなわち０或いは１となる。
【００５３】ｍｂｉｔカウンタ１０のカウント値である
Ｑ或いはＱ＋１と１ｂｉｔカウンタ１１のカウント値で
あるＱ，Ｑ＋１或いはＱ＋２を加算した総和を、１ｂｉ
ｔカウンタ１２のカウント値である０或いは１の連続す
る値の個数によりＭＰＵ２０で求めた分解能数ｎをＭＰ
Ｕ２０で除算してカウント値を求め、除算して求めたカ
ウント値にシステムクロックの周期と乗算することで、
システムクロックより短い時間精度で測定することを可
能とする。
Ｑ或いはＱ＋１と１ｂｉｔカウンタ１１のカウント値で
あるＱ，Ｑ＋１或いはＱ＋２を加算した総和を、１ｂｉ
ｔカウンタ１２のカウント値である０或いは１の連続す
る値の個数によりＭＰＵ２０で求めた分解能数ｎをＭＰ
Ｕ２０で除算してカウント値を求め、除算して求めたカ
ウント値にシステムクロックの周期と乗算することで、
システムクロックより短い時間精度で測定することを可
能とする。
【００５４】図２，１２，１５に示すようにシステムク
ロックを分解する分解能数ｎ内の１ｂｉｔカウンタ１１
のカウント値はＱ，Ｑ＋１或いはＱ＋２の３種類の値が
存在するため図１５の１ｂｉｔカウント値を図１２の構
成の第２の補正回路１０９を介すことにより＋２の補正
をかけ出力することにより小数部のカウンタを１ｂｉｔ
構成で、システムクロックより短い時間精度で測定する
ことを可能としている。
ロックを分解する分解能数ｎ内の１ｂｉｔカウンタ１１
のカウント値はＱ，Ｑ＋１或いはＱ＋２の３種類の値が
存在するため図１５の１ｂｉｔカウント値を図１２の構
成の第２の補正回路１０９を介すことにより＋２の補正
をかけ出力することにより小数部のカウンタを１ｂｉｔ
構成で、システムクロックより短い時間精度で測定する
ことを可能としている。
【００５５】
【発明の効果】以上説明したように、本発明によると、
従来の時間測定システムに、デューティのばらつきをフ
リップフロップ等で整形したシステムクロックの逆エッ
ジ或いは、システムクロックの倍の周波数等でシステム
クロックの周期の間になる測定基準値と測定開始信号及
び測定終了信号を生成し、測定基準値と従来の構成の時
間測定システムで測定した測定値との差異を求め、実測
可否を制御する測定基準値制御部を設けることにより、
システムの動作速度で一義的に定められる周期よりも細
かい精度の計測を可能とするシステムの実測での測定精
度内の測定結果が確実に得られることが可能である。こ
れにより、必要な測定精度外のアラーム及び測定精度計
測側のフィードバック行えると共に車間距離制御装置等
に使用した場合、測定精度値と時間測定値より求められ
る車間距離等でエンジンブレーキの制御を行うか否かの
判定等ができ、安全性を向上することができる。
従来の時間測定システムに、デューティのばらつきをフ
リップフロップ等で整形したシステムクロックの逆エッ
ジ或いは、システムクロックの倍の周波数等でシステム
クロックの周期の間になる測定基準値と測定開始信号及
び測定終了信号を生成し、測定基準値と従来の構成の時
間測定システムで測定した測定値との差異を求め、実測
可否を制御する測定基準値制御部を設けることにより、
システムの動作速度で一義的に定められる周期よりも細
かい精度の計測を可能とするシステムの実測での測定精
度内の測定結果が確実に得られることが可能である。こ
れにより、必要な測定精度外のアラーム及び測定精度計
測側のフィードバック行えると共に車間距離制御装置等
に使用した場合、測定精度値と時間測定値より求められ
る車間距離等でエンジンブレーキの制御を行うか否かの
判定等ができ、安全性を向上することができる。
【図１】本発明に係る時間測定システムの構成図であ
る。
る。
【図２】本発明の回路構成図の一例である。
【図３】測定基準値制御部の回路構成図の一例である。
【図４】測定信号生成部の回路構成の一例である。
【図５】基準値設定部の回路構成の一例である。
【図６】図５に示す回路の動作チャートである。
【図７】比較部の回路構成の一例である。
【図８Ａ】本発明に係る時間測定システムの処理を示す
フローチャートである。
フローチャートである。
【図８Ｂ】本発明に係る時間測定システムの処理を示す
フローチャートである。
フローチャートである。
【図８Ｃ】本発明に係る時間測定システムの処理を示す
フローチャートである。
フローチャートである。
【図８Ｄ】本発明に係る時間測定システムの処理を示す
フローチャートである。
フローチャートである。
【図９】従来技術のシステム構成図である。
【図１０】従来技術の時間測定システムの回路構成図で
ある。
ある。
【図１１】クロック１周期を分解する従来技術の回路構
成図である。
成図である。
【図１２】従来技術の第１、２の補正回路の回路構成図
である。
である。
【図１３】従来技術の演算回数制御回路の回路構成図で
ある。
ある。
【図１４】図１０に示す時間測定システムの動作チャー
トである。
トである。
【図１５】図１０及び図１１に対する真理値表である。
【図１６Ａ】従来技術に係る時間測定システムの処理を
示すフローチャートである。
示すフローチャートである。
【図１６Ｂ】従来技術に係る時間測定システムの処理を
示すフローチャートである。
示すフローチャートである。
１，５，８５，８８・・・高速カウンタ部 ２，６，８６，８９・・・加算部 ３，７，８７，９０・・・制御部 ４，８，２１・・・測定基準値制御部 ９，９１，１０３・・・高周波パルス発生回路 １０，９２，１０４・・・ｍｂｉｔカウンタ １１，１２，９３，９４・・・１ｂｉｔカウンタ １３，９５・・・加算回数制御回路 １４，９６・・・ｎｔｏ１セレクタ １５，９７・・・ｍｂｉｔＤ−ＦＦ １６，９８・・・Ａｄｄｅｒ １７，１８，２６，３０，３１，３２，３８，３９，４
０，９９，１００，１１１，１１３・・・Ｄ−ＦＦ １９，１０１・・・レジスタ ２０，１０２・・・ＭＰＵ ２２、２５・・・測定信号生成部 ２３、２８・・・基準値設定部 ２４，３４・・・比較部 ２９・・・ｗｂｉｔカウンタ ３５・・・整数部比較器 ３６・・・小数部比較器 ３７・・・タイミング調整 ４１・・・カウンタ １０５・・・遅延バッファ １０６・・・シフトレジスタ １０７・・・論理回路 １０８・・・第１の補正回路 １０９・・・第２の補正回路 １１２・・・一致回路 １１４・・・０検出回路 １１５・・・セレクタ １１６・・・演算回数制御回路 １１７・・・ｘｂｉｔカウンタ １１８・・・比較器 １１９・・・ｘｂｉｔＤ−ＦＦ
０，９９，１００，１１１，１１３・・・Ｄ−ＦＦ １９，１０１・・・レジスタ ２０，１０２・・・ＭＰＵ ２２、２５・・・測定信号生成部 ２３、２８・・・基準値設定部 ２４，３４・・・比較部 ２９・・・ｗｂｉｔカウンタ ３５・・・整数部比較器 ３６・・・小数部比較器 ３７・・・タイミング調整 ４１・・・カウンタ １０５・・・遅延バッファ １０６・・・シフトレジスタ １０７・・・論理回路 １０８・・・第１の補正回路 １０９・・・第２の補正回路 １１２・・・一致回路 １１４・・・０検出回路 １１５・・・セレクタ １１６・・・演算回数制御回路 １１７・・・ｘｂｉｔカウンタ １１８・・・比較器 １１９・・・ｘｂｉｔＤ−ＦＦ
フロントページの続き (56)参考文献 特開 平８−211165（ＪＰ，Ａ) 特開 昭62−79388（ＪＰ，Ａ) 特開 昭61−181990（ＪＰ，Ａ) 特開 平３−211914（ＪＰ，Ａ) 特開 平９−43366（ＪＰ，Ａ) 特公 昭42−16794（ＪＰ，Ｂ１) (58)調査した分野(Int.Cl.7，ＤＢ名) G04F 10/04
Claims (10)
- 【請求項１】 ストップウォッチ機能を有する時間測定
システムにおいて、測定開始信号及び測定終了信号によ
り制御される高速カウンタ部と、この高速カウンタ部に
用いられるクロック信号とこの高速カウンタ部の出力を
用いて前記クロック信号の計数値の総和を出力する加算
部と、この加算部により求められた総和出力から分解能
データを出力する制御部と、予め設定した任意の時間に
対する測定開始信号及び測定終了信号を生成し、予め設
定した任意の時間の測定基準値と前記加算部により求め
られた総和出力との差異を、前記制御部からの分解能デ
ータを用いて出力し測定開始信号の発信を制御し、時間
測定システムの外部から入力される測定終了信号或いは
予め設定した前記任意の時間に対する測定終了信号を選
択し、前記高速カウンタ部に出力する測定基準値制御部
とを有し、かつ時間測定毎にこの測定基準値制御部で生
成する測定基準値と、前記加算部からの総和出力と前記
制御部からの分解能データを用いて、測定開始から測定
終了までの値を算出した測定値との比較或いは差異を求
めて前記時間測定システムに必要な測定精度を満足して
いるか否かの判定をし、前記時間測定システムの外部か
ら入力される測定終了信号に対する測定を行うか、再度
前記任意の時間に対する時間測定を行い、前記測定基準
値との比較或いは差異を求めて前記時間測定システムに
必要な測定精度を満足しているか否かの判定をするか、
或いは前記時間測定システムを停止しアラームを立てる
機能を有することを特徴とする時間測定システム。 - 【請求項２】 前記高速カウンタ部は高周波パルス発生
回路を有し、該高周波パルス発生回路は複数の遅延バッ
ファ各々の入力と出力を各々直列に接続し、前記複数の
遅延バッファ各々の出力を各々入力とする複数のシフト
レジスタを有し、前記複数のシフトレジスタ各々の出力
の論理合成を行う複数の論理回路を有することを特徴と
する請求項１に記載の時間測定システム。 - 【請求項３】 前記高速カウンタ部は複数ビットカウン
タを有し、該複数ビットカウンタは前記高周波パルス発
生回路の複数の出力のうち定められた出力を各々入力し
カウントの開始、終了を行うことを特徴とする請求項１
に記載の時間測定システム。 - 【請求項４】 前記高速カウンタ部は複数の１ビットカ
ウンタ部を有し、該複数の１ビットカウンタ部は前記高
周波パルス発生回路の複数の出力を各々入力しカウント
の開始、終了を行う複数の１ビットカウンタと、前記加
算部からの演算結果から前記複数の１ビットカウンタの
複数の１ビットカウンタ値に＋１の補正を行う第１の補
正回路と、前記複数の１ビットカウント値と加算部で選
択されたデータから複数の１ビットカウント値に＋２の
補正を行う第２の補正回路を有することを特徴とする請
求項１に記載の時間測定システム。 - 【請求項５】 前記高速カウンタ部の第１の補正回路と
第２の補正回路を有さない複数の１ビットカウンタ部を
有し、該複数の１ビットカウンタ部は前記高周波パルス
発生回路の複数の出力を各々入力しカウントの開始、終
了を行う複数の１ビットカウンタを有することを特徴と
する請求項１に記載の時間測定システム。 - 【請求項６】 前記加算部は、前記高速カウント部によ
る各々の１ビットカウント値出力と各々の複数ビットカ
ウント値を入力とするセレクタを有し、前記セレクタの
出力を入力とする第１のラッチに接続し、該第１のラッ
チで保持されたデータとアダーの出力とを入力とする第
２のラッチの出力を前記アダーの入力へ接続し、前記第
２のラッチで保持されたデータ入力とする第３のラッチ
とからなることを特徴とする請求項１に記載の時間測定
システム。 - 【請求項７】 前記測定基準値制御部は測定信号生成部
を有し、該測定信号生成部は測定可否切り換え信号をク
ロック信号でラッチし測定開始信号を出力するラッチを
有し、測定終了信号と前記測定基準値制御部の基準値設
定部による測定終了信号を入力とするセレクタを有する
ことを特徴とする請求項１に記載の時間測定システム。 - 【請求項８】 前記測定基準値制御部の基準値設定部
は、前記測定信号生成部の測定開始信号を入力しカウン
タの開始を行うＷｂｉｔカウンタを有し、前記Ｗｂｉｔ
カウンタのカウント値が任意の値に達すると、任意の値
を出力する第１のラッチと、前記第１のラッチで保持さ
れたデータを第２のラッチに接続し、前記第２のラッチ
で保持されたデータをシステムの動作速度で一義的に定
めた周期よりも細かいタイミングでラッチする第３のラ
ッチに接続し、前記Ｗｂｉｔカウンタのカウント値と前
記第１のラッチ、前記第２のラッチ、前記第３のラッチ
のラッチタイミングから基準値を出力する基準値生成部
を有することを特徴とする請求項１に記載の時間測定シ
ステム。 - 【請求項９】 前記測定基準値制御部は比較部を有し、
該比較部は前記基準値設定部の前記基準値生成部からの
クロック信号の計数値に対する整数部の基準値と前記加
算部からのクロック信号の計数値に対する実測値とを比
較し、或いは差異を演算する整数部比較器と、前記基準
値生成部からのクロック信号の周期より細かい計数値に
対する小数部の基準値と前記加算部からのクロック信号
の周期より細かい計数値に対する実測値とを比較し、或
いは差異を演算する小数部比較器と、前記整数部比較器
からの比較し或いは演算結果と前記小数部比較器からの
比較、或いは演算結果との論理をとり前記基準値設定部
の前記基準値生成部からの測定基準値と、前記高速カウ
ンタ部と加算器により測定した実測値との測定精度選別
したデータをクロック信号でラッチする第１のラッチと
前記第１のラッチからの出力でラッチする第２のラッチ
を有し、前記高速カウンタからの加算回数制御信号をク
ロック信号で前記整数部比較器からの比較、或いは演算
結果と前記小数部比較器からの比較、或いは演算結果と
の論理をとり前記基準値設定部の前記基準値生成部から
の測定基準値と、前記高速カウンタ部と加算器により測
定した実測値との測定精度選別したデータとのタイミン
グを合わせるタイミング調整と、前記実測値との測定精
度選別したデータと前記タイミング調整の出力とクロッ
ク信号で論理をとりクロック信号でラッチする第３のラ
ッチと前記第３のラッチの出力で前記測定基準値と前記
実測値との測定精度選別した回数をカウントするカウン
タを有することを特徴とする請求項１に記載の時間測定
システム。 - 【請求項１０】 請求項１に記載の時間測定システムに
おいて、時間測定システムを初期化する第１のステップ
と、測定時間基準値に対する実測値の測定により分解能
数の測定をするモードを開始する第２のステップと、測
定時間基準値の設定と測定時間基準値に対応する測定対
象信号を生成する第３のステップと、測定時間基準値に
対する前記第３のステップからの測定対象信号入力を受
けて、所定の開始命令によりカウントを開始する第４の
ステップと、前記第３のステップからの測定対象信号入
力を受けて、所定の終了命令により当該カウントを終了
する第５のステップと、前記第５のステップにおけるカ
ウント終了後に、所定の整数部における当該カウント値
の加算を開始する第６のステップと、予め定められた加
算回数により、前記整数部のカウント値の総和を求めて
加算を終了する第７のステップと、前記整数部における
カウント値の加算処理終了後に、当該整数部のカウント
値の総和を前記加算回数により除算して平均処理を行う
第８のステップと、前記第８のステップにおいて求めら
れた整数部の平均値を補正する第９のステップと、補正
された整数部の平均値を保持する第１０のステップと、
前記第５のステップにおけるカウントの終了後に、小数
部のカウント値の桁上がりの判別から当該小数部カウン
ト値に＋１の補正を行う第１１のステップと、前記小数
部のカウント値の連続する等しいカウント値を判別して
当該小数部カウント値に＋２の補正を行う第１２のステ
ップと、前記小数部の加算を開始する第１３のステップ
と、前記第５のステップにおけるカウントの終了後に、
分解能数を測定する第１４のステップと、測定した分解
能数を保持する第１５のステップと、前記第１５のステ
ップにおける分解能数の保持後に対応するカウント値を
当該分解能数に対応する所定回数だけ加算して、小数部
の加算終了とする第１６のステップと、前記小数部のカ
ウント値の総和を求める第１７のステップと、小数部の
加算終了後に、当該小数部カウント値の総和を前記分解
能数で除算して平均処理を行う第１８のステップと、前
記第１８のステップにおいて平均処理して求められた小
数部の平均値を補正する第１９のステップと、補正され
た小数部の平均値を保持する第２０のステップと、第１
０のステップにおいて保持されている補正された整数部
の平均値と、前記第２０のステップにおいて保持されて
いる補正された小数部の平均値とを加算して、カウント
値の平均値を求める第２１のステップと、前記第３のス
テップの測定時間基準値と前記第２１のステップにおい
て求められたカウント値の平均値を比較し、差異を求め
た比較値により処理を振り分ける第２２のステップと、
前記第２２のステップの比較値が任意の時間測定精度を
得られていない場合、比較回数をカウントし、任意の回
数に到達したか否かで処理を振り分ける第２３のステッ
プと、前記第２３のステップの任意の回数に到達した場
合、システムを停止する第２４のステップと、前記第２
２のステップの比較値が任意の時間測定精度を得た場
合、カウンタ部を初期化する第２５のステップと、測定
対象の信号入力を受けて、実測値の測定を行うモードを
開始する第２６のステップと、所定の開始命令によりカ
ウントを開始する第２７のステップと、所定の終了命令
により当該カウントを終了する第２８のステップと、前
記第２８のステップにおけるカウント終了後に、所定の
整数部における当該カウント値の加算を開始する第２９
のステップと、予め定められた加算回数により、前記整
数部のカウント値の総和を求めて加算を終了する第３０
のステップと、前記整数部におけるカウント値の加算処
理終了後に、当該整数部のカウント値の総和を前記加算
回数により除算して平均処理を行う第３１のステップ
と、前記第３１のステップにおいて求められた整数部の
平均値を補正する第３２のステップと、補正された整数
部の平均値を保持する第３３のステップと、前記第２８
のステップにおけるカウントの終了後に、小数部のカウ
ント値の桁上がりの判別から当該小数部カウント値に＋
１の補正を行う第３３のステップと、前記小数部のカウ
ント値の連続する等しいカウント値を判別して当該小数
部カウント値に＋２の補正を行う第３４のステップと、
前記小数部の加算を開始する第３５のステップと、前記
第１５のステップに保持された分解能数に対応するカウ
ント値を当該分解能数に対応する所定回数だけ加算し
て、小数部の加算終了とする第３７のステップと、前記
小数部のカウント値の総和を求める第３８のステップ
と、小数部の加算終了後に、当該小数部カウント値の総
和を前記分解能数で除算して平均処理を行う第３９のス
テップと、前記第３９のステップにおいて平均処理して
求められた小数部の平均値を補正する第４０のステップ
と、補正された小数部の平均値を保持する第４１のステ
ップと、前記第３３のステップにおいて保持されている
補正された整数部の平均値と、前記第４１のステップに
おいて保持されている補正された小数部の平均値とを加
算して、カウント値の平均値を求める第４２のステップ
と、前記第４２のステップにおいて求められたカウント
値の平均値と、システムクロックパルスの周期との乗算
により、測定時間を算出する第４３のステップを有する
ことを特徴とする時間測定方法。
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