KR102663115B1 - 칩의 흐름 가이딩 구조체 - Google Patents

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Abstract

본 발명은 칩의 표면 상에 배치되고 칩의 표면 상에 배치되는 복수의 연결 범프들에 인접하는 적어도 하나의 흐름 가이딩 부재를 포함하는 칩의 흐름 가이딩 구조체를 제공한다. 칩이 보드 부재 상에 배치될 때, 적어도 하나의 흐름 가이딩 부재는 칩의 표면 상의 도전성 매체가 연결 범프들을 향해 흐르도록 가이딩하고 도전성 매체의 복수의 도전성 입자들이 연결 범프들을 향해 이동하도록 구동하여, 이에 따라 연결 범프들의 표면들 상의 도전성 입자들의 수를 증가시킬 수 있다. 대안적으로, 흐름 가이딩 부재는 도전성 입자들이 연결 범프들의 표면들을 이탈하는 것을 피하기 위해 도전성 매체의 흐름을 지연시켜, 이에 따라 연결 범프들의 표면들 상의 도전성 입자들의 수의 감소를 방지할 수 있다.

Description

칩의 흐름 가이딩 구조체{FLOW GUIDING STRUCTURE OF CHIP}
본 발명은 일반적으로 칩의 흐름 가이딩 구조체(flow guiding structure)에 관한 것으로, 특히, 칩 상에 배치되고 도전성 매체의 흐름 방향을 가이딩하거나 도전성 매체의 흐름을 지연시킬 수 있는 구조체에 관한 것이다.
시간이 지남에 따라, 전자 제품들은 가볍고, 얇고, 소형화되도록 개발되고 있다. 예를 들어, 캠코더들, 노트북 컴퓨터들, 스마트폰들 또는 기타 모바일 디바이스들과 같은 거의 모든 다양한 전자 제품들은 정보를 디스플레이하기 위한 디스플레이를 포함한다. 이에 의해, 디스플레이들은 전자 제품들에서 중요한 컴포넌트가 되고 있다.
이미지들을 디스플레이하기 위해서는, 디스플레이에 구동 칩들이 포함되어야 한다. 구동 칩들은 이미지들을 디스플레이하기 위해 디스플레이의 패널을 구동하는 데 사용된다. 일반적으로, 패널 상에 구동 칩들을 배치하기 위한 다수의 기술들이 존재한다. 이러한 기술들을 채택하기 위해서는, 도전성 매체, 예를 들어, 이방성 도전 필름(anisotropic conductive film)(ACF)이 사용되어야 한다. 도전성 매체는 도전성 입자들을 포함하며, 이는 구동 칩들의 연결 범프들 및 패널의 전기 연결 부재들과 접촉할 수 있다. 이에 의해, 구동 칩들은 패널과 전기적으로 연결되고, 그 후 패널을 구동하기 위해 패널에 구동 신호들을 송신하여 이미지들을 디스플레이할 수 있다.
종래 기술에 따르면, 구동 칩들을 패널 상에 배치하는 동안, 도전성 매체가 구동 칩들의 표면 상에서 임의적으로 흐를 것이고, 따라서 도전성 매체의 도전성 입자들이 구동 칩들의 연결 범프들의 표면들 상에 효과적으로 분포되는 것을 허용하지 않을 것이다. 이에 의해, 패널로 신호들을 송신하는 구동 칩들의 성능에 영향을 미치고, 패널이 정상적으로 기능하지 않을 수 있다. 또한, 이 문제는 패널의 구동 칩들에만 존재하는 것이 아니라, 회로 보드 상에 칩들을 배치하는 것과 같이 다른 칩 타입들에서도 나타난다. 이에 의해, 연결 범프들의 표면들 상에 분포되는 도전성 입자들의 수를 증가시키기 위해 도전성 매체가 칩의 연결 범프들을 향해 흐르도록 가이딩할 수 있는 흐름 가이딩 구조체를 제공하는 것이 촉구된다. 대안적으로, 흐름 가이딩 구조체는 연결 범프들의 표면들 상에 분포되는 도전성 입자들의 수의 감소를 피하기 위해 도전성 매체의 흐름을 지연시킬 수 있다.
본 발명의 목적은 칩의 표면 상에 배치되고 칩의 표면 상에 배치되는 복수의 연결 범프들에 인접하는 적어도 하나의 흐름 가이딩 부재를 포함하는 칩의 흐름 가이딩 구조체를 제공하는 것이다. 칩이 보드 부재 상에 배치될 때, 흐름 가이딩 부재는 도전성 매체가 연결 범프들을 향해 흐르도록 가이딩하고 도전성 입자들이 연결 범프들을 향해 이동하도록 구동하여, 이에 따라 연결 범프들의 표면들 상의 도전성 입자들의 수를 증가시킬 수 있다. 대안적으로, 흐름 가이딩 부재는 도전성 입자들이 연결 범프들의 표면들을 이탈하는 것을 피하기 위해 도전성 매체의 흐름을 지연시켜, 이에 따라 연결 범프들의 표면들 상의 도전성 입자들의 수의 감소를 방지할 수 있다.
본 발명의 다른 목적은 칩의 표면 상에 배치되는 복수의 연결-범프 그룹들을 포함하는 칩의 흐름 가이딩 구조체를 제공하는 것이다. 연결-범프 그룹들은 각각 복수의 범프들을 포함한다. 칩을 보드 부재 상에 배치하는 동안, 범프들은 도전성 매체의 흐름을 지연시켜, 이에 따라 도전성 입자들이 범프들의 표면들을 이탈하는 것을 피하고 범프들의 표면들 상의 도전성 입자들의 수의 감소를 방지할 수 있다.
본 발명은 복수의 연결 범프들 및 적어도 하나의 흐름 가이딩 부재를 포함하는 칩의 흐름 가이딩 구조체를 제공한다. 연결 범프들은 칩의 표면 상에 배치된다. 적어도 하나의 흐름 가이딩 부재는 또한 칩의 표면 상에 배치되고 연결 범프들에 인접한다. 흐름 가이딩 부재는 도전성 매체를 차단하고 도전성 매체가 연결 범프들을 향해 강제로 흐르게 하거나, 또는 도전성 매체의 흐름을 지연시켜 이에 따라 연결 범프들의 표면들 상의 도전성 입자들의 수가 과도하게 적은 것을 방지하는 데 사용된다.
본 발명은 칩의 표면 상에 배치되는 복수의 연결-범프 그룹들을 포함하는 칩의 다른 흐름 가이딩 구조체를 제공한다. 연결-범프 그룹들은 각각 복수의 범프들을 포함한다. 동일한 연결-범프 그룹 내의 범프들은 서로 인접하고 동일한 전기 연결 부재에 대응한다. 구조체는 도전성 매체를 차단하고 도전성 매체의 흐름을 지연시키는 데 사용되어, 이에 따라 범프들의 표면들 상의 도전성 입자들의 수가 과도하게 적은 것을 방지할 수 있다.
도 1은 본 발명의 제1 실시예에 따른 흐름 가이딩 구조체의 입체도를 도시한다.
도 2는 본 발명의 제1 실시예에 따른 흐름 가이딩 구조체의 평면도를 도시한다.
도 3은 본 발명의 제1 실시예에 따른 흐름 가이딩 구조체의 단면도를 도시한다.
도 4는 본 발명의 제2 실시예에 따른 흐름 가이딩 구조체의 평면도를 도시한다.
도 5는 본 발명의 제3 실시예에 따른 흐름 가이딩 구조체의 입체도를 도시한다.
도 6은 본 발명의 제3 실시예에 따른 흐름 가이딩 구조체의 평면도를 도시한다.
도 7은 본 발명의 제3 실시예에 따른 흐름 가이딩 구조체의 단면도를 도시한다.
도 8은 본 발명의 제4 실시예에 따른 흐름 가이딩 구조체의 입체도를 도시한다.
도 9는 본 발명의 제4 실시예에 따른 흐름 가이딩 구조체의 평면도를 도시한다.
도 10은 본 발명의 제4 실시예에 따른 흐름 가이딩 구조체의 단면도를 도시한다.
도 11은 본 발명의 제5 실시예에 따른 흐름 가이딩 구조체의 평면도를 도시한다.
도 12는 본 발명의 제6 실시예에 따른 흐름 가이딩 구조체의 입체도를 도시한다.
도 13은 본 발명의 제6 실시예에 따른 흐름 가이딩 구조체의 단면도를 도시한다.
본 발명의 구조 및 특성들뿐만 아니라 효과가 더 잘 이해되고 인식될 수 있도록, 본 발명의 상세한 설명이 실시예들 및 첨부 도면들과 함께 다음과 같이 제공된다.
본 발명의 제1 실시예에 따른 흐름 가이딩 구조체의 입체도를 도시하는 도 1을 참조하도록 한다. 도면에 도시된 바와 같이, 본 발명에 따른 흐름 가이딩 구조체(1)는 복수의 연결 범프들(10) 및 적어도 하나의 흐름 가이딩 부재(20)를 포함한다.
다시 도 1, 및 본 발명의 제1 실시예에 따른 흐름 가이딩 구조체의 단면도를 도시하는 도 3을 참조하도록 한다. 본 실시예에 따르면, 연결 범프들(10)는 칩(2)의 표면(3) 상에 배치된다. 연결 범프들(10)의 재료는 도전성 재료이다. 적어도 하나의 흐름 가이딩 부재(20)는 칩(2)의 표면(3) 상에 배치되고 연결 범프들(10)에 인접한다. 적어도 하나의 흐름 가이딩 부재(20)는 높이 H1을 갖고, 연결 범프들(10)은 높이 H2를 갖는다. 높이 H1은 높이 H2보다 작거나 이와 동일하다. 적어도 하나의 흐름 가이딩 부재(20)는 연결 범프들(10)보다 높지 않다.
다시 도 1 및 도 3, 및 본 발명의 제1 실시예에 따른 흐름 가이딩 구조체의 평면도를 도시하는 도 2를 참조하도록 한다. 도면들에 도시된 바와 같이, 본 실시예에 따른 흐름 가이딩 부재(20)의 수는 다수일 수 있다. 흐름 가이딩 부재들(20)은 설명을 위한 예로서 취해진다. 흐름 가이딩 부재들(20)은 연결 범프들(10)에 인접하는 복수의 흐름 가이딩 범프들(22)을 포함할 수 있다. 흐름 가이딩 범프들(22)의 제1 측면(221)은 연결 범프들(10)의 제2 측면(101)에 대응한다. 제1 측면(221)의 면적은 제2 측면(101)의 면적보다 클 수 있다. 칩(2)이 디스플레이 패널 또는 회로 보드일 수 있는 보드 부재(30) 상에 배치될 때, 흐름 가이딩 범프들(22)은 도전성 매체(40)를 효과적으로 차단하고, 도전성 매체(40)의 흐름을 지연시키고, 도전성 매체(40)가 다시 연결 범프들(10)로 흐르도록 구동할 수 있다. 동일하게, 흐름 가이딩 범프들(22)은 도전성 매체(40)가 연결 범프들(10)로 흐르도록 가이딩한다.
도 2 및 도 3에 도시된 바와 같이, 보드 부재(30) 상에 칩(2)을 배치하기 위해 칩(2)의 표면(3)에 도전성 매체(40)를 추가하는 동안, 칩(2) 상에 힘이 가해져, 도전성 매체(40)가 칩(2)의 표면(3) 상에서 흐를 수 있게 된다. 도 2에 도시된 바와 같이, 도전성 매체(40)는 흐름 가이딩 범프들(22)에 의해 차단되어, 이에 따라 그것의 흐름을 지연시킬 것이다. 또한, 도전성 매체(40)는 흐름 가이딩 범프들(22)에 의해 차단된 후 연결 범프들(10)로 다시 흐를 것이다. 도 3에 도시된 바와 같이, 도전성 매체(40)에 포함된 복수의 도전성 입자들(42)은 이에 따라 연결 범프들(10)을 향해 이동하고 연결 범프들(10)의 표면들에 도달하게 될 것이다. 복수의 전기 연결 부재들(32)이 보드 부재(30) 상에 배치된다. 연결 범프들(10)은 전기 연결 부재들(32)에 각각 대응한다.
칩(2)이 보드 부재(30) 상에 배치될 때, 연결 범프들(10)의 표면들 상에 위치되는 도전성 입자들(42)은 연결 범프들(10) 및 대응하는 전기 연결 부재들(32)과 접촉할 것이다. 이에 의해, 연결 범프들(10)이 대응하는 전기 연결 부재들(32)과 전기적으로 연결될 수 있으며, 이는 칩(2)이 보드 부재(30)에 전기적으로 연결될 수 있음을 의미한다. 흐름 가이딩 범프들(22)은 도전성 매체(40)를 차단하고 도전성 매체(40)의 흐름을 지연시켜, 이에 따라 도전성 입자들(42)이 연결 범프들(10)의 표면들을 이탈하는 것을 피할 수 있다. 또한, 도전성 매체(40)가 흐름 가이딩 범프들(22)에 의해 차단되고 연결 범프들(10)로 다시 흐를 때, 도전성 입자들(42)이 연결 범프들(10)을 향해 이동하여, 이에 따라 연결 범프들(10)과 전기 연결 부재들(32) 사이의 도전성 입자들(42)의 수를 증가시킬 수 있다. 이에 의해, 칩(2)과 보드 부재(30) 사이의 송신 능력이 강화된다. 본 발명의 실시예에 따르면, 흐름 가이딩 범프들(22)이 전기 연결 부재들(32)에 대응해야 할 필요는 없다. 즉, 흐름 가이딩 범프들(22)이 전기 연결 부재들(32)에 전기적으로 연결되어야 할 필요는 없다.
다시 도 3을 참조하도록 한다. 흐름 가이딩 부재들(20)의 적어도 하나의 측면은 연결 범프들(10)에 인접한다. 흐름 가이딩 부재들(20)의 적어도 하나의 측면은 비-경사 표면 또는 경사 표면일 수 있다. 본 실시예에 따르면, 흐름 가이딩 범프들(22)은 적어도 하나의 흐름 가이딩 부재(20)의 예들이다. 흐름 가이딩 범프들(22)의 적어도 하나의 측면은 경사 표면(202) 또는 비-경사 표면일 수 있다. 도전성 매체(40)가 흐를 때, 경사 표면(202)은 도전성 매체(40) 및 그 안에 포함된 도전성 입자들(42)이 연결 범프들(10)을 향해 이동하도록 가이딩하여, 이에 따라 연결 범프들(10)과 전기 연결 부재들(32) 사이의 도전성 입자들(42)의 수를 증가시킬 수 있다. 흐름 가이딩 범프들(22)의 경사 표면(202)과 바닥 표면(203) 사이의 각도는 예각일 수 있다. 흐름 가이딩 범프들(22)은 도전성 또는 비-도전성일 수 있다. 도전성 매체(40)는 이방성 도전 필름(ACF)일 수 있지만, 이에 제한되지 않는다.
본 발명의 제2 실시예에 따른 흐름 가이딩 구조체의 평면도를 도시하는 도 4를 참조하도록 한다. 도면에 도시된 바와 같이, 본 실시예에 따르면, 적어도 하나의 연결 범프(10) 주위에 2개 이상의 흐름 가이딩 범프(22)가 배치될 수 있다. 즉, 하나의 흐름 가이딩 범프(22)가 연결 범프(10)의 전면, 후면, 좌측면 또는 우측면에 각각 대향해 배치될 수 있다. 다수의 흐름 가이딩 범프들(22)이 적어도 하나의 연결 범프(10)의 복수의 측면들에 인접한다. 흐름 가이딩 범프들(22)을 사용하여 도전성 매체(40)의 흐름을 제한함으로써, 도전성 입자들(42)이 연결 범프들(10)과 전기 연결 부재들(32) 사이에 집중되도록 구동될 수 있다.
본 발명의 제3 실시예에 따른 흐름 가이딩 구조체의 입체도를 도시하는 도 5를 참조하도록 한다. 도면에 도시된 바와 같이, 본 실시예에 따른 흐름 가이딩 구조체(1)는 칩(2)의 표면(3) 상에 배치되고 복수의 범프들(52)을 각각 포함하는 복수의 연결-범프 그룹(50)을 포함한다. 동일한 연결-범프 그룹(50) 내의 범프들(52)은 서로 인접하고 보드 부재(30)의 동일한 전기 연결 부재(32)에 대응한다. 제1 실시예와 비교할 때, 본 실시예에 따른 연결 범프들(10)이 동일한 전기 연결 부재(32)에 대응하는 범프들(52)로 분할된다.
다시 도 5, 및 도 6 및 도 7을 참조하도록 한다. 도 6은 본 발명의 제3 실시예에 따른 흐름 가이딩 구조체의 평면도를 도시하고, 도 7은 본 발명의 제3 실시예에 따른 흐름 가이딩 구조체의 단면도를 도시한다. 도면들에 도시된 바와 같이, 본 실시예에 따르면, 보드 부재(30) 상에 칩(2)을 배치하기 위해 칩(2)의 표면(3)에 도전성 매체(40)를 추가하는 동안, 칩(2) 상에 힘이 가해져, 이에 따라 도전성 매체(40)가 칩(2)의 표면(3) 상에서 흐를 수 있게 된다. 도전성 매체(40)는 범프들(22)에 의해 차단되어, 이에 따라 범프들(52) 주위에 도전성 매체(40)를 최대한 유지하기 위해 그것의 흐름을 지연시킨다. 이에 의해, 도전성 입자들(42)이 범프들(52)의 표면들을 이탈하는 것이 피해질 수 있고 범프들(52)과 전기 연결 부재들(32) 사이에 집중될 수 있다.
본 발명의 제4 실시예에 따른 흐름 가이딩 구조체의 입체도를 도시하는 도 8을 참조하도록 한다. 도면에 도시된 바와 같이, 본 실시예에 따른 흐름 가이딩 구조체(1)는 복수의 연결 범프들(10) 및 적어도 하나의 흐름 가이딩 부재(20)를 포함한다. 본 실시예에 따르면, 적어도 하나의 흐름 가이딩 부재(20)는 칩(2)의 회로 영역(4)에 스터핑되고 연결 범프들(10)에 인접하는 적어도 하나의 스터핑 부재(stuffing member)(24)일 수 있다. 회로 영역(4)은 회로들이 위치되는 칩(2)의 영역이다. 본 실시예에 따르면, 적어도 하나의 스터핑 부재(24)는 연결 범프들(10)을 둘러싼다. 도 10에 도시된 바와 같이, 적어도 하나의 스터핑 부재(24)는 높이 H1을 갖고, 연결 범프들(10)은 높이 H2를 갖는다. 높이 H1은 높이 H2보다 작거나 이와 동일하다.
다시 도 8, 및 도 9 및 도 10을 참조하도록 한다. 도 9는 본 발명의 제4 실시예에 따른 흐름 가이딩 구조체의 평면도를 도시하고, 도 10은 본 발명의 제4 실시예에 따른 흐름 가이딩 구조체의 단면도를 도시한다. 도면들에 도시된 바와 같이, 보드 부재(30) 상에 칩(2)을 배치하기 위해 칩(2)의 표면(3)에 도전성 매체(40)를 추가하는 동안, 칩(2) 상에 힘이 가해져, 이에 따라 도전성 매체(40)가 칩(2)의 표면(3) 및 적어도 하나의 스터핑 부재(24)의 표면 상에서 흐를 수 있게 된다. 적어도 하나의 스터핑 부재(24)가 연결 범프들(10)을 둘러싸기 때문에, 칩(2)의 표면(3) 상의 도전성 매체(40)가 적어도 하나의 스터핑 부재(24)에 의해 차단되어, 이에 따라 연결 범프들(10)의 위치 주위로 흐르도록 제한될 것이다. 동일하게, 적어도 하나의 스터핑 부재(24)는 도전성 매체(40)가 연결 범프들(10)의 표면들로 흐르도록 가이딩하고 도전성 입자들(42)을 연결 범프들(10)과 전기 연결 부재들(32) 사이에 집중시킬 것이다. 또한, 보드 부재(30)에 칩(2)을 배치하기 위해 칩(2) 상에 힘이 가해질 때, 적어도 하나의 스터핑 부재(24)의 표면 상에 위치되는 도전성 매체(40)는 적어도 하나의 스터핑 부재(24)에 의해 차단되어, 이에 따라 도전성 매체(40)가 적어도 하나의 스터핑 부재(24)에 의해 스터핑되지 않은 칩(2)의 표면들로 흐르도록 구동할 것이며, 즉, 도전성 매체(40)가 연결 범프들(10)의 위치들로 흐르도록 구동할 것이다. 도 10에 도시된 바와 같이, 적어도 하나의 스터핑 부재(24)의 표면 상에 위치되는 도전성 매체(40)에 포함된 도전성 입자들(42)은 이에 따라 연결 범프들(10)을 향해 이동할 것이다. 결과적으로, 연결 범프들(10)과 전기 연결 부재들(32) 사이의 도전성 입자들(42)의 수가 증가될 것이다.
다시 도 10을 참조하도록 한다. 본 실시예에 따르면, 적어도 하나의 스터핑 부재(24)의 적어도 하나의 측면은 연결 범프들(10)에 인접한다. 적어도 하나의 스터핑 부재(24)의 적어도 하나의 측면은 경사 표면일 수 있다. 대안적으로, 이것은 비-경사 표면일 수 있다. 본 실시예에 따르면, 적어도 하나의 스터핑 부재(24)의 재료는 절연 재료, 예를 들어, 폴리이미드(polyimide)(PI) 또는 벤조사이클로부텐(benzocyclobutene)(BCB)이지만, 이에 제한되지 않는다.
본 발명의 제5 실시예에 따른 흐름 가이딩 구조체의 평면도를 도시하는 도 11을 참조하도록 한다. 도면에 도시된 바와 같이, 본 실시예에 따른 흐름 가이딩 구조체(1)는 복수의 스터핑 부재들(24)을 포함할 수 있다. 스터핑 부재들(24)은 갭(242)만큼 이격된다. 보드 부재(30) 상에 칩(2)을 배치하기 위해 칩(2)의 표면(3) 및 스터핑 부재들(24)의 표면들에 도전성 매체(40)를 추가하는 동안, 칩(2)의 표면(3) 상에 위치되는 도전성 매체(40)는 스터핑 부재들(24)에 의해 차단되어, 이에 따라 도전성 매체(40)의 흐름을 지연시킬 것이다. 도전성 매체(40)는 연결 범프들(10)로 다시 흐를 것이다. 그러면, 도전성 매체(40)는 연결 범프들(10)의 표면들로 흐르도록 동일하게 가이딩된다. 또한, 위에서 설명된 바와 같이, 스터핑 부재들(24)의 표면들 상에 위치되는 도전성 매체(40)는 연결 범프들(10)로 흐를 것이다. 본 실시예에 따르면, 스터핑 부재들(24)의 적어도 하나의 측면은 경사 표면일 수 있다.
본 발명의 제6 실시예에 따른 흐름 가이딩 구조체의 입체도를 도시하는 도 12를 참조하도록 한다. 도면에 도시된 바와 같이, 본 실시예에 따른 스터핑 부재(24)는 스터핑 부재(24)가 연결 범프들(10)의 측면들을 감싸도록 연결 범프들(10) 사이의 복수의 갭들(12)에 추가로 스터핑된다. 본 실시예에 따르면, 스터핑 부재(24)는 칩(2)의 거의 모든 표면을 덮는다. 실시예에 따르면, 스터핑 부재(24)의 높이는 연결 범프들(10)의 높이보다 작거나 이와 동일할 수 있다.
다시 도 12, 및 본 발명의 제6 실시예에 따른 흐름 가이딩 구조체의 단면도를 도시하는 도 13을 참조하도록 한다. 도면들에 도시된 바와 같이, 보드 부재(30) 상에 칩(2)을 배치하기 위해 스터핑 부재(24)의 표면에 도전성 매체(40)를 추가하는 동안, 위에서 설명된 바와 같이, 스터핑 부재(24)의 표면 상의 도전성 매체(40)가 연결 범프들(10)로 흐를 것이다. 도 13에 도시된 바와 같이, 도전성 매체(40)에 포함된 도전성 입자들(42)은 이에 따라 연결 범프들(10)을 향해 이동할 것이다. 결과적으로, 연결 범프들(10)과 전기 연결 부재들(32) 사이의 도전성 입자들(42)의 수가 증가될 것이다. 상기 실시예들은 효과를 증가시키기 위해 서로 적용될 수 있다.
요약하면, 본 발명은 칩의 표면 상에 배치되고 칩의 표면 상에 배치되는 복수의 연결 범프들에 인접하는 적어도 하나의 흐름 가이딩 부재를 포함하는 칩의 흐름 가이딩 구조체를 제공한다. 흐름 가이딩 부재는 도전성 매체를 차단하고 도전성 매체가 연결 범프들을 향해 흐르도록 가이딩하여, 이에 따라 연결 범프들의 표면들 상의 도전성 입자들의 수를 증가시킬 수 있다. 대안적으로, 흐름 가이딩 부재는 도전성 입자들이 연결 범프들의 표면들을 이탈하는 것을 피하기 위해 도전성 매체의 흐름을 지연시킬 수 있다. 또한, 연결 범프들은 복수의 범프들로 분할될 수 있다. 범프들은 범프들 주위에 도전성 매체를 유지하기 위해 도전성 매체의 흐름을 지연시킬 수 있어, 이에 따라 범프들의 표면들 상에 위치되는 도전성 입자들이 이탈하는 것을 방지할 수 있다.
따라서, 본 발명은 그 신규성, 비자명성 및 유용성으로 인해 법적 요구사항들을 준수한다. 그러나, 전술한 설명은 본 발명의 실시예들일 뿐이며, 본 발명의 범주 및 범위를 제한하기 위해 사용되는 것은 아니다. 본 발명의 청구범위에 기재된 형상, 구조, 특징 또는 사상에 따라 행해지는 해당 균등한 변경들 또는 수정들은 본 발명의 첨부된 청구범위에 포함된다.

Claims (16)

  1. 칩의 흐름 가이딩 구조체(flow guiding structure)로서,
    칩의 표면 상에 배치되는 복수의 연결 범프들; 및
    상기 칩의 상기 표면 상에 배치되고 상기 연결 범프들에 갭을 두고 인접하는 적어도 하나의 흐름 가이딩 부재
    를 포함하고,
    상기 적어도 하나의 흐름 가이딩 부재는 적어도 하나의 스터핑 부재(stuffing member)이고, 상기 적어도 하나의 스터핑 부재는 상기 칩의 회로 영역에 스터핑되고 상기 연결 범프들에 갭을 두고 인접하는, 칩의 흐름 가이딩 구조체.
  2. 제1항에 있어서, 상기 적어도 하나의 스터핑 부재는 복수의 스터핑 부재들을 포함하고, 상기 스터핑 부재들은 갭만큼 이격되는, 칩의 흐름 가이딩 구조체.
  3. 제1항에 있어서, 상기 적어도 하나의 스터핑 부재는 상기 연결 범프들 사이의 복수의 갭들에 추가로 스터핑되는, 칩의 흐름 가이딩 구조체.
  4. 제1항에 있어서, 상기 적어도 하나의 스터핑 부재의 적어도 하나의 측면은 상기 연결 범프들에 갭을 두고 인접하고, 상기 적어도 하나의 스터핑 부재의 상기 적어도 하나의 측면은 경사 표면인, 칩의 흐름 가이딩 구조체.
  5. 제1항에 있어서, 상기 적어도 하나의 스터핑 부재의 재료는 절연 재료인, 칩의 흐름 가이딩 구조체.
  6. 제1항에 있어서, 상기 연결 범프들은 복수의 전기 연결 부재들에 각각 대응하고, 상기 전기 연결 부재들은 보드 부재 상에 배치되는, 칩의 흐름 가이딩 구조체.
  7. 칩의 흐름 가이딩 구조체로서,
    칩의 표면 상에 배치되고 복수의 범프들을 각각 포함하는 복수의 연결-범프 그룹들 - 동일한 연결-범프 그룹 내의 상기 범프들은 서로 갭을 두고 인접하고 동일한 전기 연결 부재에 대응하고, 상기 연결 범프 그룹들 각각은 제1 측면 및 제2 측면을 갖고, 상기 제1 측면은 상기 제2 측면보다 길고, 상기 연결-범프 그룹들 각각의 상기 범프들은 상기 연결-범프 그룹들 각각의 상기 제1 측면을 따라 배열됨 -
    을 포함하는, 칩의 흐름 가이딩 구조체.
  8. 제7항에 있어서, 상기 전기 연결 부재는 보드 부재 상에 배치되는, 칩의 흐름 가이딩 구조체.
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