JP2008135468A - 半導体素子及び該半導体素子を備える表示装置 - Google Patents

半導体素子及び該半導体素子を備える表示装置 Download PDF

Info

Publication number
JP2008135468A
JP2008135468A JP2006318947A JP2006318947A JP2008135468A JP 2008135468 A JP2008135468 A JP 2008135468A JP 2006318947 A JP2006318947 A JP 2006318947A JP 2006318947 A JP2006318947 A JP 2006318947A JP 2008135468 A JP2008135468 A JP 2008135468A
Authority
JP
Japan
Prior art keywords
bump
semiconductor element
groove
conductive particles
wedge
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2006318947A
Other languages
English (en)
Inventor
Akira Fujita
藤田　　明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tianma Japan Ltd
Original Assignee
NEC LCD Technologies Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC LCD Technologies Ltd filed Critical NEC LCD Technologies Ltd
Priority to JP2006318947A priority Critical patent/JP2008135468A/ja
Priority to US11/928,411 priority patent/US20080123041A1/en
Priority to CNA2007101934615A priority patent/CN101192584A/zh
Publication of JP2008135468A publication Critical patent/JP2008135468A/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/321—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by conductive adhesives
    • H05K3/323—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by conductive adhesives by applying an anisotropic conductive adhesive layer over an array of pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G02F1/13452—Conductors connecting driver circuitry and terminals of panels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05022—Disposition the internal layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05664—Palladium [Pd] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05666—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05671—Chromium [Cr] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/1147—Manufacturing methods using a lift-off mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1301—Shape
    • H01L2224/13011—Shape comprising apertures or cavities, e.g. hollow bump
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29199—Material of the matrix
    • H01L2224/2929—Material of the matrix with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29499—Shape or distribution of the fillers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8134—Bonding interfaces of the bump connector
    • H01L2224/81345—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/819—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector with the bump connector not providing any mechanical bonding
    • H01L2224/81901—Pressing the bump connector against the bonding areas by means of another connector
    • H01L2224/81903—Pressing the bump connector against the bonding areas by means of another connector by means of a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8336—Bonding interfaces of the semiconductor or solid state body
    • H01L2224/83365—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83851—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester being an anisotropic conductive adhesive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/0781—Adhesive characteristics other than chemical being an ohmic electrical conductor
    • H01L2924/07811—Extrinsic, i.e. with electrical conductive fillers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09663—Divided layout, i.e. conductors divided in two or more parts
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10674—Flip chip

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)

Abstract

【課題】狭ピッチ、狭スペースのバンプレイアウトであっても導電粒子捕捉に必要なバンプ接続面積を犠牲にすることなく小型化を実現するとともに、ＡＣＦ接続時の短絡不良の発生を防止する半導体素子及び表示装置の提供。
【解決手段】千鳥状に配置された複数列のバンプのうち、少なくともＩＣの外形端側に配置されるバンプ列（バンプ列Ａ）の各々のバンプ１に、ＩＣの内側から外形端側に向かって先端が細っている凹状又はスリット状のくさび型溝２又は段付き溝を形成し、この溝の先端幅を異方性導電接着剤に含まれる導電粒子直径よりも小さく設定する。これにより、このＩＣを異方性導電接着剤を用いて実装する際に、くさび型溝２又は段付き溝が形成する空間に導電粒子を捕捉することができ、接続面積低下による導通不良や信頼性低下を防止すると共に、バンプ間短絡不良の発生を防止することができる。
【選択図】図１

Description

本発明は、半導体素子及び該半導体素子を備える表示装置に関し、特に、外部接続用の突起電極を備える半導体素子及び該半導体素子を異方性導電接着剤を用いて基板上に実装する構造を備える表示装置に関する。
液晶表示装置をはじめとするフラットパネルディスプレイは広く一般的に使われるようになり、高画質・高品質な表示装置が求められる一方でコストダウンが急速に進んでいる。特に、携帯電話機をはじめとするモバイル用途ディスプレイは、複数の半導体素子を一つに集約した高機能半導体素子化によってコストダウンが進んでおり、画面の高精細化・大型化が進む一方で実装領域が狭くなるため、より高密度な実装技術が求められている。
駆動用回路部品実装技術として、例えば、液晶表示装置においては、表示装置の小型化や微細接続要求から駆動用回路である半導体素子（以下、ＩＣとして説明する。）を異方性導電接着剤（以下、ＡＣＦ：Anisotropic Conductive Filmと略記する。）を用いて基板上に直接実装するＣＯＧ（Chip On Glass）実装工法が一般的に用いられている。
上記ＩＣにはＩＣ回路面に外部接続用突起電極となるバンプが形成され、そのバンプの材質として、半田や金（Ａｕ）、銀（Ａｇ）、Ｎｉ（ニッケル）等が利用され、バンプ形成として、フォトリソグラフィ法とめっき法、あるいは、クリーム半田印刷による転写バンプ法など多くの方法が知られている。
このようなＩＣを基板上に実装する工法としては、リフローによって半田バンプを溶融固化させて基板上の電極と接続する方法やＡＣＦ樹脂の加熱や紫外線照射による硬化反応を用いて接続する工法等が知られているが、液晶表示装置等の表示装置においてはＡＣＦによる加熱接続が一般的である。
ＡＣＦは絶縁性樹脂と絶縁性樹脂中に散在する導電粒子によって構成され、導電粒子として、樹脂ボール表面にＮｉやＡｕ等のめっきを施した直径が２〜１０μｍ程度の球体や不定形の金属粉体などが知られている。現在の主流である熱硬化型ＡＣＦを用いた実装工法では、ＩＣのバンプと各バンプに対応するように形成された基板の電極とが、ＡＣＦを介して相対向するようにアライメントされ、加熱手段と加圧手段によってＩＣと基板を熱圧着することで、絶縁性樹脂が溶融して広がると同時にバンプ−基板電極間に導電粒子が加圧保持される。熱圧着が終了すると、このバンプ−基板電極間の導電粒子が挟持された状態で絶縁性樹脂が硬化し、良好な導通を得ることができる。
ここで、近年、ＩＣの高密度化やＩＣ実装基板の小型化が進み、バンプ配列のピッチやバンプ間ギャップ、バンプ間スペースは年々狭くファインピッチ化されており、図１４に示すように、バンプ１８を千鳥構成の複数配列としたファインピッチのレイアウトが主流となっている。
図１５は、一般的な千鳥配列のバンプ１８を有するＩＣをＡＣＦによって接続する時のイメージを示したものである。バンプ１８は略四角柱の形状であり、熱圧着によってバンプ１８上に捕捉される導電粒子１５がある一方で、バンプ１８間を通って絶縁性樹脂と共に外へ流れ出す導電粒子１５もある。このとき、ＩＣ内側に配列されたバンプ列Ｂのバンプ間ギャップ部分を通って流れ出す導電粒子１５は、外側に配列されたバンプ列Ａのバンプ側面にぶつかり、その側面部角を避けるように回り込みながらバンプ列Ａのバンプ間ギャップ部分を通って外へ流れ出すため、スムーズに外へ流れ出すことができない。特に、バンプ列Ａとバンプ列Ｂのバンプ列間スペース部分が狭い場合は、流れ出しが阻害されることによってこの部分に導電粒子凝集が発生し、短絡不良となってしまうという欠点があった。
この欠点を解消すべく、下記特許文献１には、図１６に示すような楕円形状バンプ１８ａが提案されている。本提案によれば、バンプ形状をその断面が楕円状となるように形成したことにより、バンプ側面等でＡＣＦ中の導電粒子の流れ出しが阻害されることなくスムーズに外へ流れ出すため、導電粒子凝集による短絡不良の発生を抑制することができると記載されている。
特開２００１−３５８１６５号公報
しかしながら、上記特許文献１に提案された構造は、ＡＣＦの流れ出しをスムーズにするためにバンプ形状を楕円柱状とすることで課題解決を鑑みたものであり、以下の欠点がある。
第一に、バンプ形状が略四角柱の場合と比べると、バンプピッチ、バンプ間ギャップが同じであればバンプ面積が小さくなってしまう点である。つまり、ＩＣサイズを大きくしないためにバンプ間ギャップやバンプ列間スペース、バンプピッチを維持すれば、図１７に示すように、楕円形状バンプ１８ａの接続面積は必然的に四角形状バンプ１８ｂの接続面積より小さくなり、図の斜線で示す面積差分が生じる。その結果、導電粒子捕捉不足による導通不良や信頼性低下が発生しやすいという欠点が生じる。
第二に、第一の欠点を回避すべく、楕円形状バンプ１８ａの接続面積を四角形状バンプ１８ｂの接続面積と同等にする場合、バンプ間ギャップやバンプ列間スペース、バンプピッチを維持すれば、ＩＣサイズを大きくすることになるためにＩＣの小型化ができない。また、ＩＣサイズを維持すれば、バンプ間ギャップやバンプ列間スペースを更に狭くしなければならず、短絡不良が発生しやすくなるため、結果的に課題解決に繋がらない。
また、導電粒子凝集による短絡不良を防止する他の方法として、ＡＣＦの導電粒子密度を下げる方法もあるが、この方法ではバンプ上での導電粒子捕捉確率が低下するために導通不良が発生しやすく、逆に導電粒子密度を上げれば導電粒子捕捉確率は向上するが、バンプ間短絡不良の発生確率が増大することになる。
本発明の目的は、これらの欠点を解決し、狭ピッチ、狭スペースのバンプレイアウトであっても導電粒子捕捉に必要なバンプ接続面積を犠牲にすることなく小型化を実現するとともに、ＡＣＦ接続時の短絡不良の発生を防止する半導体素子を提供することであり、更には、該半導体素子を備える高品質・高信頼性の表示装置を提供することである。
上記目的を達成するために、本発明は、千鳥状に配列された複数の突起電極を備える半導体素子において、前記複数の突起電極のうち、少なくとも前記半導体素子の外形端側に配列される突起電極に、前記半導体素子の内側から前記外形端側に向かって幅が狭くなる溝が形成されているものである。
また、本発明は、千鳥状に配列された複数の突起電極を備える半導体素子において、前記複数の突起電極のうち、少なくとも前記半導体素子の外形端側に配列される突起電極に、前記半導体素子の内側から前記外形端側に向かって幅が狭くなり、かつ、前記突起電極の底部側から頂部側に向かって幅が狭くなる溝が形成されているものである。
本発明においては、前記突起電極は、略四角柱状であり、前記溝は、前記内側の側面と前記外形端側の側面とを貫通する構造、又は、前記内側の側面と該側面に隣接する少なくとも一つの側面とを貫通する構造とすることができる。
また、本発明においては、前記溝は、前記突起電極の底部から頂部まで貫通するスリット構造であり、該スリット構造の溝により、各々の前記突起電極が複数の個片に分離されている構成とすることができる。
また、本発明においては、前記溝は、頂部側から見て、くさび形状又は段付き形状であることが好ましい。
また、本発明は、上記いずれか一に記載の前記半導体素子が導電性接着剤によって実装される表示装置であって、前記溝の最も狭い部分の幅は、前記導電性接着剤に含まれる導電粒子の直径よりも小さく設定され、前記溝に前記導電粒子が捕捉されているものである。
本発明においては、前記表示装置は一対の基板の間に液晶が挟持される液晶表示装置であり、一方の基板に前記半導体素子が直接実装されている構成とすることができる。
このように、少なくとも半導体素子の外形端側に配列される各々の突起電極に、内側から外形端側に向かって幅が狭くなるくさび型溝や段付き溝を設けることにより、その半導体素子をＡＣＦ実装する際に、導電粒子を溝に凝集させることができる。その結果、バンプ間ギャップ部やバンプ列間スペース部に存在する導電粒子の絶対数を減少させ、バンプ間ギャップ部、特にバンプ列間スペース部での導電粒子凝集を抑制することができ、高品質・高信頼性の表示装置を提供することができる。
なお、本発明は、個々の突起電極の頂部に、凹状の溝が所定寸法で一つ、あるいは複数形成されている場合だけではなく、突起電極を完全に複数に分割するスリット状の溝が所定寸法で一つ、あるいは複数形成されている場合を含み、更には凹状の溝とスリット状の溝とを組み合わせた構造も含む。また、溝は内側が外形端側よりも幅が広ければよく、くさび型や階段型以外の形状とすることもできる。
本発明によれば、千鳥配列バンプを有するＩＣのＡＣＦ実装において、少なくともＩＣ外形端側に配列されるバンプに、ＩＣの内側から外形端側に向かって幅が狭くなるくさび型溝又は段付き溝を設け、導電粒子凝集を溝内に誘発させることにより、バンプ接続面の表面積を減少させることなく、バンプ間短絡不良の発生を防止することができる。
また、上記効果によって狭ピッチ・狭スペースの高密度バンプＩＣのＡＣＦ実装が可能となる。さらに、上記効果によってＩＣの小型化が可能となり、表示装置を小型化でき、高品質・高信頼性の表示装置を提供することができる。
本発明の半導体素子は、その好ましい一実施の形態において、千鳥状に配置された突起電極群のうち、少なくとも半導体素子の外形端側に配置される各々の突起電極に、半導体素子の内側から外形端側に向かって先端が細っている凹状若しくはスリット状のくさび型溝若しくは段付き溝が形成され、この溝の先端幅が異方性導電接着剤に含まれる導電粒子直径よりも小さく設定されていることを特徴とする。これにより、この半導体素子を異方性導電接着剤を用いて実装する際に、くさび型溝若しくは段付き溝が形成する空間に導電粒子を捕捉することができ、接続面積低下による導通不良や信頼性低下を防止すると共に、バンプ間短絡不良の発生を防止することができる。
上記した本発明の一実施の形態についてさらに詳細に説明すべく、本発明の第１の実施例に係る半導体素子及び表示装置について、図１乃至図１０を参照して説明する。図１は、本実施例の半導体素子のバンプ構造を示す平面図であり、図２は、その斜視図である。また、図３及び図４は、本実施例のバンプの形成プロセスを示す工程図である。また、図５は、本実施例の半導体素子を実装した表示装置の構造を示す斜視図であり、図６は、半導体素子を実装する表示装置の電極構造を示す平面図である。また、図７は、本実施例の半導体素子のＡＣＦ実装構造を示す断面図であり、図８は、本実施例の表示装置のＣＯＧ実装工程の概要を示す斜視図である。また、図９は、本実施例の半導体素子の実装時における導電粒子の挙動を模式的に示す平面図であり、図１０は、その斜視図である。
なお、以下では、表示装置として液晶表示装置を例にして説明するが、本発明はこれに限定されるものではなく、プラズマディスプレイや有機ＥＬ（electroluminescence）ディスプレイ等であっても構わない。更にはＣＯＧ実装に限定されることはなく、フレキシブル基板上にＩＣ実装するＣＯＦ実装構造であっても構わず、ＡＣＦを用いたＩＣ実装構造に対して適用することができる。また、以下では、半導体素子としてＩＣを例にして説明するが、外部と接続するための端子として複数のバンプを備える任意の素子に対して適用することができる。
以下、本実施例について図面を引用しながら説明する。
図１及び図２に示すように、本実施例のＩＣ９は接続面側に金（Ａｕ）などで形成された複数のバンプ１が配列されている。一方の長辺側のバンプ配列（バンプ列Ｃ）はＩＣ９の外周縁に沿って一列で構成され、他方の長辺側のバンプ配列（バンプ列Ａ、Ｂ）はＩＣ９の外周縁に沿って複数列で構成されると共に、互いの列をずらして千鳥状に配列されている。また、千鳥状に配列された複数のバンプ１（バンプ列Ａ、Ｂ）のうち、ＩＣ９の外形端側に配列されたバンプ列Ａ以外のバンプ１は、その断面形状が略四角形の略四角柱形状であり、バンプ列Ａのバンプ１には、更に、ＩＣ９の内側から外形端側に向かって延び、その幅が外形端側に向かって徐々に小さくなるくさび型溝２が形成されている。
なお、図１及び図２では、バンプ列Ａ、Ｂ、Ｃともにバンプサイズは同一としたが、バンプ列毎にバンプサイズを変えてもよいし、バンプ１毎にバンプサイズを変えてもよい。また、図１及び図２では、バンプ列Ａのみにくさび型溝２を設けたが、バンプ列Ｂ又はＣにもくさび型溝２を設けてもよい。また、図１及び図２では、くさび型溝２のサイズを同一としたが、例えば、導電性接着剤が凝集しやすい長辺の中央部分のバンプ１のくさび型溝２の幅を広くするなど、バンプ１毎に溝の幅やくさびの傾斜などを変えてもよい。また、図２では、くさび型溝２をスリット状にしてバンプ１を完全に分離する構造としているが、くさび型溝２を凹状にしてバンプ１を完全に分離しない構造としてもよいし、くさび型溝２のバンプ列Ｂ側部分をスリット状にし、反対側となるＩＣ外形端側を凹状にするなどの変形も可能である。また、バンプ１の材質は金（Ａｕ）に限らず、金に他の金属材料を加えた合金や半田などとしてもよい。
また、バンプ１やくさび型溝２の具体的な寸法は特に限定されないが、本実施例では、バンプ幅を２５μｍ、バンプ長さを８０μｍ、バンプピッチを２３μｍ、バンプ高さを１５μｍとし、バンプ列Ａとバンプ列Ｂの各バンプ列間スペースを２０μｍとした。また、くさび型溝２の幅寸法は、バンプ列Ｂ側を７μｍ、反対側となるＩＣ外形端側を３μｍとした。これは使用するＡＣＦの導電粒子直径を４μｍとしているためであり、これらの寸法は導電粒子の直径に応じて適宜設定することができる。
次に、バンプ１の形成プロセスについて図３及び図４を参照して説明する。バンプ１の形成プロセスとして、フォトリソグラフィ法とめっき法、あるいは、クリーム半田印刷による転写バンプ法など多くの方法があるが、以下では、フォトリソグラフィ法とめっき法で金（Ａｕ）バンプを形成する方法について説明する。なお、図３は、くさび型溝２のないバンプ列Ｂ又はＣのバンプ１の形成プロセスを示す図であり、図４は、くさび型溝２のあるバンプ列Ａのバンプ１の形成プロセスを示す図であり、各々、左側が断面図、右側が上面図である。
図３（１）に示すように、ＩＣの回路形成工程において、バンプ形成部以外の領域はパッシベーション保護膜４（例えば、Ｓｉ３Ｎ６など）で被覆され、バンプ形成部はＡｌパッド３が露出開口している。特に、本実施例におけるくさび型溝２を有するバンプ１を形成する部分は、図４（１）に示すように、Ａｌパッド３が複数（ここでは２つ）に分離された開口形状となっている。これは、最終的にＡｕめっきによるバンプ形成後のフィルムレジスト除去やバリアメタル除去によってＡｌパッド３が露出してしまうことを防止するためである。
次に、図３（２）及び図４（２）に示すように、パッシベーション保護膜４を有する半導体ウェハの回路面にバリアメタル（例えば、Ｔｉ、Ｐｄ、Ｃｒ、Ｃｕなど）を全面蒸着し、次に、図３（３）及び図４（３）に示すように、フィルムレジスト６のフォトリソグラフィ工程を行うことによって、Ａｕめっきを行うための開口部７を形成する。なお、フィルムレジスト６の開口部７は、図３（３）に示すバンプ列Ａ以外の部分は各々のバンプが四角柱状となるように一つの略四角形状に形成されているが、図４（３）に示すバンプ列Ａ部分については前記四角形の開口部中心に断面が台形形状（すなわちくさび型）のフィルムレジスト６が追加されているため、開口部としては２つの台形形状に形成されている。
次に、酸などによってフィルムレジスト６の開口部７を洗浄した後、図３（４）及び図４（４）に示すように、開口部７にＡｕめっきを形成する。Ａｕめっき後、図３（５）及び図４（５）に示すように、フィルムレジスト６を除去し、バリアメタル５をエッチングよって除去することで所望のＡｕバンプ形状を得る。
すなわち、バンプ列Ａ以外のバンプ１は略四角柱状にＡｕバンプが形成される一方、バンプ列Ａの各々のバンプ１は略四角柱状のバンプ中心部分にＩＣ外形端に向かって先端が細くなるくさび型溝２を有する２分割の台形柱形状となり、本実施例のバンプ構造を有するＩＣ９を得る。
なお、上記フローでは、図４（３）において、開口部７の略中央部にフィルムレジスト６を残すことによりスリット状のくさび型溝２を形成したが、凹状のくさび型溝２を形成する場合は、図３のフローに従って略四角柱状のＡｕバンプを形成した後、Ａｕバンプの略中央部が露出するレジストパターンを形成し、そのレジストパターンをマスクとしてＡｕバンプを部分的にエッチングすればよい。
次に、上記構造のバンプ１が形成されたＩＣ９を用いた液晶表示装置のＣＯＧ実装について説明する。
液晶表示装置は、図５に示すように、液晶パネル１０の周縁部にＩＣ実装領域を有し、このＩＣ実装領域に設けられた図示しないパネル基板電極に対応する位置に、液晶駆動回路となるＩＣ９がＡＣＦ１４によって実装され、さらにＩＣ９への駆動信号や電力を伝達するＦＰＣ（Flexible Printed Circuits）１３が接続されている。なお、液晶表示装置はアクティブマトリクス方式のＴＦＴを用いた反射型ＬＣＤとしたが、駆動方式やＴＦＴの構造等は特に限定されない。
液晶パネル１０は、ＴＦＴ（Thin Film Transistor）などのスイッチング素子が形成された基板（以下、ＴＦＴ基板１２と呼ぶ。）と、カラー表示させるためのカラーフィルタなどが形成された対向基板（以下、ＣＦ基板１１と呼ぶ。）とが図示しない液晶層を挟持して貼り合わされており、ＴＦＴ基板１２はＩＣ実装領域部分がＣＦ基板１１よりも大きく張り出している。
図６は、上記ＴＦＴ基板１２周縁部のＩＣ実装領域部分を示す図であり、このＩＣ実装領域には図示しないＴＦＴ素子に繋がる出力配線パターンが形成されており、出力配線パターンの端部にはＩＣ９の出力バンプ（バンプ列Ａ、Ｂのバンプ１）と接続される基板側電極パッド列Ａ、Ｂが形成されている。また、ＩＣ９に外部から駆動信号を供給するための入力配線パターンも形成され、その一端にはＩＣの入力バンプ（バンプ列Ｃのバンプ１）と接続される基板側電極パッド列Ｃが形成されている。そして、図７に示すように、前述の各基板側電極と各バンプとがＡＣＦ１４によって電気的接続がなされている。
ＩＣ９の実装工程では、図８に示すように、ＴＦＴ基板１２側に設けられた基板側電極パッド部分にＡＣＦ１４を配置し、各電極パッドと各バンプとを相対向させて圧着ステージ１７に配置し、圧着ツール１６によって挟み込むことで加熱圧着する。
その際、図９及び図１０に示すように、ＡＣＦ圧着時の導電粒子１５はＩＣの内側から外側に向かってＡＣＦ樹脂とともに押し広げられる。このとき、各バンプ１の下に存在する導電粒子１５は加圧によってバンプ表面に捕捉され、基板側電極とバンプ１とを電気的に接続する。一方、バンプ表面に捕捉される以外の導電粒子１５はＡＣＦ樹脂とともにバンプ間の間隙を通ってＩＣの内側から外形端側に向かって流れていく。バンプ列Ｃのように単列配置でバンプ間ギャップが広い場合は、ＡＣＦの流れが特に阻害されることなくスムーズにＩＣ外側方向に向かって流れていく。バンプ列Ａ、Ｂ部分は千鳥配置であって、かつバンプ間ギャップ、バンプ列間スペースが狭く、ＡＣＦの流動性が阻害され導電粒子凝集による短絡不良が発生しやすいが、本実施例のＩＣはバンプ列Ａの各バンプ１にくさび型溝２が設けているため、ＡＣＦの流れる経路が増加し、ＡＣＦの流動性阻害が改善される。その結果、バンプ間に存在する導電粒子１５の絶対数が減少するために、バンプ間、特にバンプ列間での短絡不良発生を抑制できる。
更に、くさび型溝２を通るＡＣＦの流れは、くさび型溝２がＡＣＦ流れ方向に向かって先端が細っており、先端幅は導電粒子１５の直径よりも小さいため、結果的にくさび型溝２の中で導電粒子１５が堰き止められ、導電粒子凝集を引き起こす。
ここで、バンプ列Ａのバンプ１はくさび型溝２を形成することによってバンプ間の短絡不良を防止する反面、バンプ列Ｂのバンプ１に比べてバンプ表面の接続面積がくさび型溝２を形成した分だけ減少するため、導電粒子捕捉面では不利となる。しかしながら、導電粒子凝集がくさび型溝２の部分で発生することによって、バンプを２分割していた空間が導電粒子１５によって充填され、更にはバンプ１の表面部分にまで導電粒子１５があふれ出すことによって、実質的にはバンプ列Ｂのバンプ同等の接続面積になる。
このように、くさび型溝２での導電粒子凝集とバンプ表面での導電粒子捕捉はＡＣＦによるＩＣ実装の中では平行して起きる事象であるため、バンプ列Ａのバンプ１にくさび型溝２を設けることによって、バンプ接続面の接続面積を減少させることなく、狭ピッチ狭スペースのバンプレイアウトでも短絡不良の発生を抑制することができる。
次に、本発明の第２の実施例に係る半導体素子及び表示装置について、図１１を参照して説明する。図１１は、本実施例の半導体素子のバンプ構造を示す斜視図である。
前記した第１の実施例では、くさび型溝２の幅を内側から外形端側に向かって小さくしたが、本実施例では、図１１（ａ）に示すように、内側から外形端側に向かって幅が小さくなると共に、バンプ高さ方向に対しても底部から頂部に向かって幅が小さくなるようにくさび型溝２を形成している。なお、バンプ表面部分でのくさび型溝２の幅は導電粒子の直径よりも小さいことが好ましい。また、図１１（ａ）では、くさび型溝２の内側部分のみバンプ高さ方向に対して傾斜させているが、図１１（ｂ）に示すように、くさび型溝２の全体に対して頂部側に向かって幅が小さくなるようにしてもよい。
上記構造のバンプの形成プロセスは第１の実施例のプロセスフローと基本的に変わらず、従来と同じ工程で製造することができる。異なる点は、フィルムレジストの露光・現像工程において、開口部の内側面（開口部を２分割しているレジスト壁）が垂直ではなく、高さ方向にくさび型となるようにグラデーションマスクを使用している点だけである。なお、本実施例においても、くさび型溝２はスリット状でも凹状でもよく、凹状のくさび型溝２を形成する場合は、第１の実施例で示したように、一旦、略四角柱状のＡｕバンプを形成した後、レジストパターンをマスクとしてＡｕバンプを部分的にエッチングすればよい。
このように、バンプ高さ方向にもくさび型形状とすることでバンプ間短絡不良を防止することはもちろん、導電粒子のバンプ接続面での導電粒子捕捉確率を更に向上させることができる。なぜなら、バンプ接続表面のくさび型溝幅はＡＣＦの導電粒子の流れ方向に対して、奥側はバンプ高さ方向及び長さ方向のそれぞれで導電粒子の直径よりも狭くなっているが、手前側は導電粒子の直径よりも大きいため、くさび型溝で導電粒子凝集を引き起こしてもバンプ高さ方向に逃げやすく、バンプ高さ方向に逃げ出した導電粒子は結果的にバンプ表面にたどり着き、基板側電極と挟まれるため、より確実に導電粒子を捕捉することができるからである。
次に、本発明の第３の実施例に係る半導体素子及び表示装置について、図１２を参照して説明する。図１２は、本実施例の半導体素子の実装時における導電粒子の挙動を模式的に示す平面図である。
前記した第１及び第２の実施例では、内側から外形端側に向かって延びる（すなわち、対向する辺を貫通する）ようにくさび型溝２を形成したが、本実施例では、図１２（ａ）に示すように、バンプの短辺（内側の辺）の略中心部分を基点として、バンプのそれぞれの長辺（短辺に隣り合う辺）側に向かって先端が細くなる２つのくさび型溝２を設けたり、図１２（ｂ）に示すように、バンプの短辺の略中心部分を基点として、バンプの一方の長辺側に向かって先端が細くなる１つのくさび型溝２を設ける。
このような構造のバンプの形成プロセスも第１の実施例のプロセスフローと基本的に変わらない。異なる点は、パッシベーション保護膜でバリアメタルの開口部を形成する際に所望のバンプ形状が得られるように開口部を分割する点と、フィルムレジストの露光・現像工程において、この開口部に合わせてフィルムレジストを形成する点だけである。なお、本実施例においても、くさび型溝２はスリット状でも凹状でもよく、凹状のくさび型溝２を形成する場合は、一旦、略四角柱状のＡｕバンプを形成した後、レジストパターンをマスクとしてＡｕバンプを部分的にエッチングすればよい。
このように、本実施例によれば、ＡＣＦ流動性に最も影響を及ぼすバンプ列Ａのバンプ列Ｂ側コーナー部分にくさび型溝２を形成することでより流れ性を改善することができる。つまり、このように設けたくさび型溝２によってＡＣＦの流れをバンプ間スペース方向に導きやすくなる。また、前記した実施例と同様に、くさび型溝部分には導電粒子凝集が発生することでより短絡不良の発生を抑制することができる。
次に、本発明の第４の実施例に係る半導体素子及び表示装置について、図１３を参照して説明する。図１３は、本実施例の半導体素子のバンプ構造を示す斜視図である。
前記した第１乃至第３の実施例では、バンプに設ける溝をくさび型としたが、バンプの溝側の側面は平面である必要はなく、例えば、図１３（ａ）に示すように、側面を階段状に加工した段付き溝２ａとしたり、図１３（ｂ）に示すように、側面を凹面状又は凸面状又は波形に加工してもよい。
このような構造のバンプの形成プロセスも第１の実施例のプロセスフローと変わらない。また、本実施例においても、くさび型溝２はスリット状でも凹状でもよく、凹状のくさび型溝２を形成する場合は、一旦、略四角柱状のＡｕバンプを形成した後、レジストパターンをマスクとしてＡｕバンプを部分的にエッチングすればよい。
このように、本実施例の構造であっても、くさび型溝２の場合と同様の効果を得ることができ、更に、階段型溝２ａの段差部分や曲面型溝２ｂの幅が狭い部分で導電粒子が凝集しやすくなるという効果も得られる。
本発明は、外部との接続端子としてバンプを備える任意の素子及びその素子がＡＦＣにより接続される実装構造を有する任意の装置に利用可能である。
本発明の第１の実施例に係る半導体素子のくさび型溝バンプの構造を示す平面図である。 本発明の第１の実施例に係る半導体素子のくさび型溝バンプの構造を示す斜視図である。 本発明の第１の実施例に係る半導体素子のバンプ（四角柱状のバンプ）の形成プロセスを示す工程図である。 本発明の第１の実施例に係る半導体素子のバンプ（くさび型溝バンプ）の形成プロセスを示す工程図である。 本発明の第１の実施例に係る表示装置の構造を示す斜視図である。 本発明の第１の実施例に係る表示装置の電極構造を示す平面図である。 本発明の第１の実施例に係る半導体素子のＡＣＦ実装構造を示す断面図である。 本発明の第１の実施例に係る表示装置のＣＯＧ実装工程の概要を示す斜視図である。 本発明の第１の実施例に係る半導体素子のＡＣＦ実装時における導電粒子の挙動を模式的に示す平面図である。 本発明の第１の実施例に係る半導体素子のＡＣＦ実装時における導電粒子の挙動を模式的に示す斜視図である。 本発明の第２の実施例に係る半導体素子のバンプの構造を示す図である。 本発明の第３の実施例に係る半導体素子のＡＣＦ実装時における導電粒子の挙動を模式的に示す平面図である。 本発明の第４の実施例に係る半導体素子のバンプの構造を示す図である。 従来の半導体素子の千鳥配列バンプを示す平面図である。 従来の半導体素子のＡＣＦ実装時の導電粒子の挙動を模式的に示す平面図である。 特開２００１−３５８１６５号公報における半導体素子のバンプ構造を示す平面図である。 特開２００１−３５８１６５号公報における楕円形状バンプと四角形状バンプの接続面積を比較する図である。
符号の説明
１ バンプ
２ くさび型溝
２ａ 段付き溝
３ Ａｌパッド
４ パッシベーション保護膜
５ バリアメタル
６ フィルムレジスト
７ 開口部
８ Ａｕめっき
９ ＩＣ
１０ 液晶パネル
１１ ＣＦ基板
１２ ＴＦＴ基板
１３ ＦＰＣ
１４ ＡＣＦ
１５ 導電粒子
１６ 圧着ツール
１７ 圧着ステージ
１８ バンプ
１８ａ 楕円形状バンプ
１８ｂ 四角形状バンプ

Claims (7)

  1. 千鳥状に配列された複数の突起電極を備える半導体素子において、
    前記複数の突起電極のうち、少なくとも前記半導体素子の外形端側に配列される突起電極に、前記半導体素子の内側から前記外形端側に向かって幅が狭くなる溝が形成されていることを特徴とする半導体素子。
  2. 千鳥状に配列された複数の突起電極を備える半導体素子において、
    前記複数の突起電極のうち、少なくとも前記半導体素子の外形端側に配列される突起電極に、前記半導体素子の内側から前記外形端側に向かって幅が狭くなり、かつ、前記突起電極の底部側から頂部側に向かって幅が狭くなる溝が形成されていることを特徴とする半導体素子。
  3. 前記突起電極は、略四角柱状であり、
    前記溝は、前記内側の側面と前記外形端側の側面とを貫通する構造、又は、前記内側の側面と該側面に隣接する少なくとも一つの側面とを貫通する構造であることを特徴とする請求項１又は２に記載の半導体素子。
  4. 前記溝は、前記突起電極の底部から頂部まで貫通するスリット構造であり、該スリット構造の溝により、各々の前記突起電極が複数の個片に分離されていることを特徴とする請求項１乃至３のいずれか一に記載の半導体素子。
  5. 前記溝は、頂部側から見て、くさび形状又は段付き形状であることを特徴とする請求項１乃至４のいずれか一に記載の半導体素子。
  6. 請求項１乃至５のいずれか一に記載の前記半導体素子が導電性接着剤によって実装される表示装置であって、
    前記溝の最も狭い部分の幅は、前記導電性接着剤に含まれる導電粒子の直径よりも小さく設定され、前記溝に前記導電粒子が捕捉されていることを特徴とする表示装置。
  7. 前記表示装置は一対の基板の間に液晶が挟持される液晶表示装置であり、
    一方の基板に前記半導体素子が直接実装されていることを特徴とする請求項６記載の表示装置。
JP2006318947A 2006-11-27 2006-11-27 半導体素子及び該半導体素子を備える表示装置 Withdrawn JP2008135468A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2006318947A JP2008135468A (ja) 2006-11-27 2006-11-27 半導体素子及び該半導体素子を備える表示装置
US11/928,411 US20080123041A1 (en) 2006-11-27 2007-10-30 Electrode, device and electronic apparatus having the device
CNA2007101934615A CN101192584A (zh) 2006-11-27 2007-11-27 电极,器件及具有该器件的电子装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006318947A JP2008135468A (ja) 2006-11-27 2006-11-27 半導体素子及び該半導体素子を備える表示装置

Publications (1)

Publication Number Publication Date
JP2008135468A true JP2008135468A (ja) 2008-06-12

Family

ID=39463319

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006318947A Withdrawn JP2008135468A (ja) 2006-11-27 2006-11-27 半導体素子及び該半導体素子を備える表示装置

Country Status (3)

Country Link
US (1) US20080123041A1 (ja)
JP (1) JP2008135468A (ja)
CN (1) CN101192584A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011014931A (ja) * 2010-10-06 2011-01-20 Sony Chemical & Information Device Corp 接続方法及び接続構造体
JP2019197900A (ja) * 2014-09-02 2019-11-14 デクセリアルズ株式会社 接続体、接続体の製造方法、電子部品の接続方法、及び電子部品
JP2022028636A (ja) * 2020-07-31 2022-02-16 シトロニックス テクノロジー コーポレーション チップのフローガイディング構造

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5395407B2 (ja) * 2008-11-12 2014-01-22 ルネサスエレクトロニクス株式会社 表示装置駆動用半導体集積回路装置および表示装置駆動用半導体集積回路装置の製造方法
KR101056435B1 (ko) * 2009-10-05 2011-08-11 삼성모바일디스플레이주식회사 이방성 도전 필름 및 이를 포함하는 표시 장치
TW201123377A (en) * 2009-12-16 2011-07-01 Raydium Semiconductor Corp Electronic chip and substrate with void
JP5452290B2 (ja) * 2010-03-05 2014-03-26 ラピスセミコンダクタ株式会社 表示パネル
TWI439756B (zh) * 2010-11-17 2014-06-01 Chunghwa Picture Tubes Ltd 面板導電膜配置系統及其方法
JP2015076486A (ja) * 2013-10-08 2015-04-20 株式会社ジャパンディスプレイ 表示装置
CN105116578A (zh) * 2015-09-06 2015-12-02 深圳市华星光电技术有限公司 驱动器芯片结构及液晶显示装置
GB2601324B (en) * 2020-11-25 2024-06-12 Pragmatic Semiconductor Ltd Electronic circuit assemblies and modules

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011014931A (ja) * 2010-10-06 2011-01-20 Sony Chemical & Information Device Corp 接続方法及び接続構造体
JP2019197900A (ja) * 2014-09-02 2019-11-14 デクセリアルズ株式会社 接続体、接続体の製造方法、電子部品の接続方法、及び電子部品
JP2022095802A (ja) * 2014-09-02 2022-06-28 デクセリアルズ株式会社 プラスチック基板接続用電子部品、接続体、接続体の製造方法、及び電子部品の接続方法
JP7096210B2 (ja) 2014-09-02 2022-07-05 デクセリアルズ株式会社 接続体、接続体の製造方法、電子部品の接続方法、及び電子部品
JP7324334B2 (ja) 2014-09-02 2023-08-09 デクセリアルズ株式会社 プラスチック基板接続用電子部品、接続体、接続体の製造方法、及び電子部品の接続方法
JP2022028636A (ja) * 2020-07-31 2022-02-16 シトロニックス テクノロジー コーポレーション チップのフローガイディング構造
JP7394273B2 (ja) 2020-07-31 2023-12-08 シトロニックス テクノロジー コーポレーション チップのフローガイディング構造
KR102663115B1 (ko) * 2020-07-31 2024-05-21 시트로닉스 테크놀로지 코퍼레이션 칩의 흐름 가이딩 구조체

Also Published As

Publication number Publication date
CN101192584A (zh) 2008-06-04
US20080123041A1 (en) 2008-05-29

Similar Documents

Publication Publication Date Title
JP2008135468A (ja) 半導体素子及び該半導体素子を備える表示装置
US10199338B2 (en) Semiconductor device and a method of manufacturing the same
CN110119054B (zh) 显示面板
KR101517670B1 (ko) 전자 부품의 실장 구조체 및 전자 부품의 실장 구조체의 제조 방법
JP2008060526A (ja) チップフィルムパッケージ、及びこれを含むディスプレイパネルアセンブリ
US20090001567A1 (en) IC chip with finger-like bumps
KR102471275B1 (ko) 칩 온 필름(cof) 및 이의 제조방법
US20060186519A1 (en) Semiconductor device and unit equipped with the same
US20050039945A1 (en) Flexible circuit board mounted with semiconductor chip and method for mounting semiconductor chip
US7492045B2 (en) Semiconductor module, method for manufacturing semiconductor modules and mobile device
JP4651367B2 (ja) 半導体装置および半導体装置の製造方法
US7508073B2 (en) Wiring board, semiconductor device using the same, and method for manufacturing wiring board
JP2000347206A (ja) 液晶表示装置
JP4443324B2 (ja) フレキシブル配線基板及びその製造方法、半導体チップ実装フレキシブル配線基板、電子機器
KR20040087452A (ko) 액정표시 모듈
JP2004221320A (ja) 半導体装置およびその製造方法
US6853080B2 (en) Electronic device and method of manufacturing the same, and electronic instrument
JP2002246404A (ja) バンプ付き半導体素子
KR20100081624A (ko) 고밀도로 배치된 범프를 구비하는 반도체 칩 및 그 제조방법
JP2011233624A (ja) 半導体素子及び該半導体素子を備える電子機器
US20220199749A1 (en) Display device and method of manufacturing the same
JP2005284210A (ja) 半導体装置、その製造方法およびそれを用いた表示装置
US20230343897A1 (en) Micro light emitting diode structure and micro light emitting diode display device
JP2004014778A (ja) 半導体装置およびその製造方法
JP2008211078A (ja) ドライバｉｃおよび表示パネル

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20100202