JP7311561B2 - チップのテストパッド構造 - Google Patents

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Description

本発明は一般に、チップのテストパッド構造に関し、特に、プローブ接触を保証することのできるテストパッド構造に関する。
時代が進み、ＩＣデザインハウスが顧客のニーズおよび製品機能に応じて回路および回路レイアウトを設計し、チップ製造のファウンドリに該設計を提供するようになっている。チップが製造された後、かつチップがウェハからカットされる前に、ウェハ上のチップの回路の正常な動作および期待される機能を保証するために、チップのプロービングがウェハ上で行われ、各チップの品質を保証しなければならない。
ウェハのテスト装置は、プローブカードを含む。プローブカードは、複数のプローブを含む。プローブは、チップ上のテストパッドに接触し、チップに信号または電力を伝送して、その機能性をテストする。
図１を参照されたい。図１は、従来技術によるテストパッド構造の断面図を示す。図示のように、ウェハ７０は、複数のチップ８０を含む。各チップ８０は、複数のテストパッド８２と、複数の開口部８４と、を含む。テストパッド８２は、チップ８０の内部に位置する。開口部８４はテストパッド８２に対応し、テストパッド８２、およびチップ８０の表面と連通している。テスト装置４０の２つのプローブ４２は開口部８４に入り、チップ８０に信号または電力を伝送してチップ８０をテストするために、テストパッド８２に接触する。残念なことに、マスクのアライメントエラーまたはエッチングエラー等のプロセスエラーゆえに、開口部８４の断面積がプローブ４２の断面積よりも大きく、かつプローブ４２の断面積に近似しており、プローブ４２が開口部８４に入るのが困難なこともあるだろう。テストパッド８２への接触が困難であるか、またはテストパッド８２への接触がしっかりとしたものではない場合、テストの質に影響があるだろう。さらに、開口部８４の断面積がプローブ４２の断面積よりも小さく、プローブ４２が開口部８４に入れなくなることもあるだろう。加えて、もし開口部８４の位置がずれた場合、２つの隣り合う開口部８４の間の距離は、所定の距離だけずれることになるだろう。すると、２つのプローブ４２は、２つの隣り合う開口部８４に同時に位置合わせ（アライメント）されることができず、プローブ４２が開口部８４に入ることができなくなるだろう。いったんプローブ４２が開口部８４に入ることができなくなれば、チップ８０をテストすることが不可能となる。
上記の説明に基づき、従来技術によるテストパッド構造は、テスト装置のテストの質に影響を及ぼすか、またはチップのテストを不可能にすることさえあるだろうことが知られている。したがって、テストの質を向上させるために、チップ上のテストパッドへのプローブの接触を保証し得る構造の提供が求められている。
本発明の目的は、複数の内部テストパッドと、複数の延在テストパッドと、を備える、チップのテストパッド構造を提供することである。延在テストパッドは、プローブの接触する面積を増大させるために、内部テストパッドに接続されている。それにより、プローブは、延在テストパッドにしっかりと接触し得る。チップをテストするために、信号または電力が、延在テストパッドを介して内部テストパッドに伝送される。その結果、テストの質が向上し得る。
本発明の別の目的は、プローブの接触する面積を増大させた、チップのテストパッド構造を提供することである。プローブの断面積が摩耗によって増大した場合、プローブは取替えなしに、依然としてテストパッド構造と接触し得る。これにより、プローブの寿命が延ばされ得、その結果、テストのコストが低減され得る。
本発明のさらに別の目的は、プローブの接触する面積を増大させた、チップのテストパッド構造を提供することである。アライメントの範囲がより大きなものであれば、プローブは容易にテストパッド構造に位置合わせされ得、その結果、アライメントの問題が改善され得る。
本発明は、複数の第１の内部テストパッドと、複数の第２の内部テストパッドと、複数の第１の延在テストパッドと、複数の第２の延在テストパッドと、を備える、チップのテストパッド構造を提供するものである。前記複数の第１の内部テストパッドおよび前記複数の第２の内部テストパッドは、チップ内に配置されている。前記複数の第２の内部テストパッドおよび前記複数の第１の内部テストパッドは、ある距離だけ離隔している。前記複数の第１の延在テストパッドおよび前記複数の第２の延在テストパッドは、前記チップ上に配置されている。前記複数の第１の延在テストパッドは、前記複数の第１の内部テストパッドに接続され、前記複数の第１の内部テストパッドの上方に位置する。前記複数の第２の延在テストパッドは、前記複数の第２の内部テストパッドに接続され、前記複数の第２の内部テストパッドの上方に位置する。前記複数の第１の延在テストパッドおよび前記複数の第２の延在テストパッドは、複数のプローブの接触する接触面積を増大させ得る。それにより、前記複数のプローブは、前記複数の第１の延在テストパッドおよび前記複数の第２の延在テストパッドにしっかりと接触し得る。前記複数のプローブが前記チップをテストするために、信号または電力が、前記複数の第１の延在テストパッドおよび前記複数の第２の延在テストパッドを介して、前記複数の第１の内部テストパッドおよび前記複数の第２の内部テストパッドに伝送される。
従来技術によるテストパッド構造の断面図を示す。 本発明の第１の実施形態によるチップのテストパッド構造の上面図を示す。 本発明の第１の実施形態によるチップのテストパッド構造の断面図を示す。 図３の部分拡大図を示す。 図３の部分拡大図を示す。 本発明の第２の実施形態によるチップのテストパッド構造の上面図を示す。 本発明の第２の実施形態によるチップのテストパッド構造の断面図を示す。 図６の部分拡大図を示す。 本発明の一実施形態による延在テストパッドの一部を除去した後のチップのテストパッド構造の断面図を示す。
本発明の構造および特性、ならびに有効性がさらに理解および認識されるようにするために、本発明の詳細な説明を、複数の実施形態および添付の図面とともに、以下に提供する。
図２および図３を参照されたい。図２および図３はそれぞれ、本発明の第１の実施形態によるチップのテストパッド構造の上面図および断面図を示す。図示のように、ウェハ１は、複数のチップ１０と、複数のスクライブレーン５０と、を含む。スクライブレーン５０は、チップ１０の間に位置する。ウェハダイシングマシンがスクライブレーン５０に沿ってウェハ１をカットすることにより、チップ１０が得られうる。
図２および図３、ならびに図４Ａを参照されたい。図４Ａは、図３の部分拡大図を示す。本発明によるテストパッド構造は、複数の第１の内部テストパッド１４と、複数の第２の内部テストパッド１６と、複数の第１の延在テストパッド２０と、複数の第２の延在テストパッド３０と、を備え、全て、チップ１０内またはチップ１０上に配置されている。一実施形態によれば、第１の内部テストパッド１４および第２の内部テストパッド１６は、チップ１０の内部に位置する。第１の内部テストパッド１４は、チップ１０の第１の側に位置し、第２の内部テストパッドは、チップ１０の第２の側に位置する。第１の内部テストパッド１４は、第１の側面１４１と、第２の側面１４３と、を含む。第２の内部テストパッド１６は、第１の側面１６１と、第２の側面１６３と、を含む。第２の側面１４３は第２の側面１６３に対向しており、両者は距離Ｄ０だけ離隔しているが、これは、第１の内部テストパッド１４と第２の内部テストパッド１６との間の距離が距離Ｄ０であることを意味する。複数の第１の延在テストパッド２０はそれぞれ、複数の第１の内部テストパッド１４に接続されており、第１の内部テストパッド１４の上方に位置する。複数の第２の延在テストパッド３０はそれぞれ、複数の第２の内部テストパッド１６に接続されており、第２の内部テストパッド１６の上方に位置する。
図２および図４Ａを参照されたい。本実施形態によれば、チップ１０は、複数の第１の穴１５および複数の第２の穴１７を有する。第１の穴１５は第１の内部テストパッド１４に対応し、第１の内部テストパッド１４上に位置する。第２の穴１７は第２の内部テストパッド１６に対応し、第２の内部テストパッド１６上に位置する。第１の延在テストパッド２０はそれぞれ、第１の本体２２と、第１の接続部材２４と、を含む。第１の本体２２は、チップ１０の表面上に位置する。第１の接続部材２４は、第１の穴１５内に挿入されている。第１の接続部材２４は、第１の本体２２および第１の内部テストパッド１４に接続されている。第２の延在テストパッド３０および第１の延在テストパッド２０は、ある距離だけ離隔している。第２の延在テストパッド３０はそれぞれ、第２の本体３２と、第２の接続部材３４と、を含む。第２の本体３２は、チップ１０の表面上に位置する。第２の接続部材３４は、第２の穴１７内に挿入されている。第２の接続部材３４は、第２の本体３２および第２の内部テストパッド１６に接続されている。
本実施形態によれば、第１の本体２２は第２の本体３２の方へ延在するが、これは、第１の延在テストパッド２０が第２の延在テストパッド３０の方へ延在することを意味する。第２の本体３２は第１の本体２２の方へ延在するが、これは、第２の延在テストパッド３０が第１の延在テストパッド２０の方へ延在することを意味する。図４Ａに示すように、第１の内部テストパッド１４の第２の側面１４３は、第１の内部テストパッド１４の第１の側面１４１よりも、チップ１０の第１の側面１１から遠く離れている。第１の延在テストパッド２０の第１の本体２２は、第１の側面２２１と、第２の側面２２３と、を含む。第２の側面２２３は、第１の側面２２１よりも、チップ１０の第１の側面１１から遠く離れている。第１の内部テストパッド１４の第２の側面１４３とチップ１０の第１の側面１１とは、距離Ｄ４だけ離隔している；第１の延在テストパッド２０の第２の側面２２３とチップ１０の第１の側面１１とは、距離Ｄ５だけ離隔している。距離Ｄ５は、距離Ｄ４よりも大きい。第２の内部テストパッド１６の第２の側面１６３は、第２の内部テストパッド１６の第１の側面１６１よりも、チップ１０の第２の側面１３から遠く離れている。第２の延在テストパッド３０の第２の本体３２は、第１の側面３２１と、第２の側面３２３と、を含む。第２の側面３２３は、第１の側面３２１よりも、チップ１０の第２の側面１３から遠く離れている。第２の側面３２３は、第２の側面２２３に対向している。第２の内部テストパッド１６の第２の側面１６３とチップ１０の第２の側面１３とは、距離Ｄ６だけ離隔している；第２の延在テストパッド３０の第２の側面３２３とチップ１０の第２の側面１３とは、距離Ｄ７だけ離隔している。距離Ｄ７は距離Ｄ６よりも大きい。
再び図４Ａを参照されたい。第１の内部テストパッド１４の第１の側面１４１とチップ１０の第１の側面１１とは、距離Ｄ８だけ離隔している；第１の延在テストパッド２０の第１の側面２２１とチップ１０の第１の側面１１とは、距離Ｄ９だけ離隔している。距離Ｄ９は距離Ｄ８よりも小さいが、これは、第１の延在テストパッド２０が第２の延在テストパッド３０から離れる方へも延在することを意味する。第２の内部テストパッド１６の第１の側面１６１とチップ１０の第２の側面１３とは、距離Ｄ１０だけ離隔している；第２の延在テストパッド３０の第１の側面３２１とチップ１０の第２の側面１３とは、距離Ｄ１１だけ離隔している。距離Ｄ１１は距離Ｄ１０よりも小さいが、これは、第２の延在テストパッド３０が第１の延在テストパッド２０から離れる方へも延在することを意味する。
図４Ａに示すように、第１の穴１５および第２の穴はそれぞれ、直径Ｄ１を有し、これは第１の穴１５および第２の穴１７の開口部の大きさを表している。第１の内部テストパッド１４および第２の内部テストパッド１６はそれぞれ、長さＤ２を有する。第１の内部テストパッド１４の長さと第２の内部テストパッド１６の長さとは、異なっていてもよい。第１の本体２２および第２の本体３２はそれぞれ、長さＤ３を有する。長さＤ３は直径Ｄ１および長さＤ２よりも大きいが、これは、第１の本体２２の上面の面積、すなわち、第１の延在テストパッド２０の表面の面積が、図３に示すように、第１の穴１５の開口部の面積および第１の内部テストパッド１４の表面の面積よりも大きいことを意味する。同様に、第２の本体３２の上面の面積、すなわち、第２の延在テストパッド３０の表面の面積は、図３に示すように、第２の穴１７の開口部の面積および第２の内部テストパッド１６の表面の面積よりも大きい。一実施形態によれば、第１の本体２２の長さおよび第２の本体３２の長さは、異なっていてもよい。さらに、図２に示すように、第１の内部テストパッド１４および第２の内部テストパッド１６はそれぞれ、幅Ｗ１を有する。第１の内部テストパッド１４の幅および第２の内部テストパッド１６の幅は、異なっていてもよい。第１の本体２２および第２の本体３２はそれぞれ、幅Ｗ２を有する。幅Ｗ２は幅Ｗ１よりも大きい。一実施形態によれば、幅Ｗ２は幅Ｗ１と等しくてもよく、第１の本体２２の幅および第２の本体３２の幅は異なっていてもよい。
図２および図４Ｂを参照されたい。図４Ａと同様に、図４Ｂは、図３の部分拡大図を示す。図示のように、テスト装置４０は、チップ１０をテストするために使用され、２つのプローブ４２を含む。２つのプローブ４２は、第１の延在テストパッド２０の第１の本体２２および第２の延在テストパッド３０の第２の本体３２に接触し得る。第１の穴１５および第２の穴１７は、距離Ｄ１２だけ離隔している。第１の延在テストパッド２０の第１の側面２２１および第２の延在テストパッド３０の第１の側面３２１は、第１のテスト距離Ｄ１３だけ離隔している；第１の延在テストパッド２０の第２の側面２２３および第２の延在テストパッド３０の第２の側面３２３は、第２のテスト距離Ｄ１４だけ離隔している。第１のテスト距離Ｄ１３は、第２のテスト距離Ｄ１４よりも大きい。２つのプローブ４２は、プローブ距離Ｄ１５だけ離隔している。本実施形態によれば、距離Ｄ１２および第２のテスト距離Ｄ１４は、プローブ距離Ｄ１５よりも小さい；第１のテスト距離Ｄ１３はプローブ距離Ｄ１５よりも大きい。２つのプローブ４２は、第１の延在テストパッド２０および第２の延在テストパッド３０の表面に接触し得る。チップ１０をテストするために、信号または電力が、第１の延在テストパッド２０および第２の延在テストパッド３０を介して、第１の内部テストパッド１４および第２の内部テストパッド１６に伝送され得る。
上記の説明によれば、プローブ４２が穴１５、１７に入る必要はない。その代わりに、チップ１０をテストするために、プローブ４２は第１の延在テストパッド２０および第２の延在テストパッド３０に接触するだけでよい。言い換えれば、プローブ４２の接触する面積が増大する。加えて、第１の延在テストパッド２０および第２の延在テストパッド３０の面積は、プローブ４２の接触する面積をさらに増大させるために、第１の内部テストパッド１４および第２の内部テストパッド１６の面積よりも大きくてもよい。さらに、第１の延在テストパッド２０および第２の延在テストパッド３０の、プローブ４２が接触する面積の増大は、プローブ４２のためのアライメント範囲の増大を意味する。もし２つのプローブ４２の間のプローブ距離Ｄ１５が長期間の使用により増大または減少しても、プローブ４２は依然として、第１の延在テストパッド２０および第２の延在テストパッド３０に位置合わせされ得、プローブ４２の取替えが必要とされない。さらに、プローブ４２の断面積が摩耗によって増大した場合、プローブ４２は依然として、第１の延在テストパッド２０および第２の延在テストパッド３０にしっかりと接触し得、プローブ４２の取替えが必要とされない。これにより、プローブ４２の寿命を延ばし得、テストのコストを低減し得る。
図５、図６および図７を参照されたい。図５および図６は、本発明の第２の実施形態によるチップのテストパッド構造の上面図および断面図を示し、図７は、図６の部分拡大図を示す。図示のように、第１の延在テストパッド２０の第１の本体２２は第２の延在テストパッド３０から離れる方へ、チップ１０を越えてスクライブレーン５０まで延在し、その結果、第１の本体２２の面積をさらに増大させている。同様に、第２の延在テストパッド３０の第２の本体３２は第１の延在テストパッド２０から離れる方へ、チップ１０を越えてスクライブレーン５０まで延在し、その結果、第２の本体３２の面積をさらに増大させている。
図８は、本発明の一実施形態による延在テストパッドの一部を除去した後のチップのテストパッド構造の断面図を示す。テスト装置がウェハ１上のチップ１０のテストを終了した後、第１の延在テストパッド２０の第１の本体２２の一部および第２の延在テストパッド３０の第２の本体３２の一部が除去され得る。その結果、ウェハ１からカットされたチップ１０は、第１の延在テストパッド２０および第２の延在テストパッド３０を、テストのために、依然として維持する。別の実施形態によれば、第１の延在テストパッド２０および第２の延在テストパッド３０は、完全に除去され得る。言い換えれば、第１の本体２２、第１の接続部材２４、第２の本体３２および第２の接続部材３４は、完全に除去される。一実施形態によれば、第１の延在テストパッド２０および第２の延在テストパッド３０の材料は、第１の内部テストパッド１４および第２の内部テストパッド１６の材料とは異なるものであってもよい。それにより、特定のエッチャントを用いることによって、第１の内部テストパッド１４および第２の内部テストパッド１６を除去することなく、第１の延在テストパッド２０および第２の延在テストパッド３０が除去されるだろう。
要約すれば、本発明は、複数の内部テストパッドに接続する複数の延在テストパッドを備える、チップのテストパッド構造を提供するものである。それにより、プローブは、当該複数の延在テストパッドに接触することによって、当該複数の内部テストパッドに信号または電力を伝送し、チップをテストし得る。
したがって、本発明はその新規性、非自明性および有用性ゆえに、法的要件に適合している。しかしながら、上述の説明は、単に本発明の実施形態に過ぎず、本発明の範囲を限定するために使用されるものではない。本発明の特許請求の範囲に記載された形状、構造、特徴、または趣旨にしたがってなされる、それら均等な変更または修正は、本発明の特許請求の範囲内に含まれている。

Claims (16)

  1. チップ内に配置された複数の第１の内部テストパッドと、
    前記チップ内に配置され、前記複数の第１の内部テストパッドとある距離だけ離隔している、複数の第２の内部テストパッドと、
    前記チップ上に配置され、前記複数の第１の内部テストパッドに接続され、前記複数の第１の内部テストパッドの上方に配置され、信号または電力を前記第１の内部テストパッドに伝送し、第１の側面と、第２の側面と、を含む、複数の第１の延在テストパッドと、
    前記チップ上に配置され、前記複数の第２の内部テストパッドに接続され、前記複数の第２の内部テストパッドの上方に配置され、信号または電力を前記第２の内部テストパッドに伝送し、第１の側面と、第２の側面と、を含む、複数の第２の延在テストパッドと、
    を備え、
    前記複数の第１の延在テストパッドの前記第２の側面が、前記複数の第２の延在テストパッドの前記第２の側面に対向しており、
    前記複数の第１の延在テストパッドの前記第１の側面および前記複数の第２の延在テストパッドの前記第１の側面が、第１のテスト距離だけ離隔しており、
    前記複数の第１の延在テストパッドの前記第２の側面および前記複数の第２の延在テストパッドの前記第２の側面が、第２のテスト距離だけ離隔しており、
    前記第１のテスト距離が、前記第２のテスト距離よりも大きく、
    テスト装置が、プローブ距離だけ離隔した２つのプローブを含み、
    前記第１のテスト距離が、前記プローブ距離よりも大きく、
    前記第２のテスト距離が、前記プローブ距離よりも小さい、チップのテストパッド構造。
  2. 前記複数の第１の延在テストパッドの面積が、前記複数の第１の内部テストパッドの面積よりも大きい、請求項１に記載のチップのテストパッド構造。
  3. 前記複数の第２の延在テストパッドの面積が、前記複数の第２の内部テストパッドの面積よりも大きい、請求項１に記載のチップのテストパッド構造。
  4. 前記複数の第１の延在テストパッドの長さが、前記複数の第１の内部テストパッドの長さよりも大きい、請求項１に記載のチップのテストパッド構造。
  5. 前記複数の第２の延在テストパッドの長さが、前記複数の第２の内部テストパッドの長さよりも大きい、請求項１に記載のチップのテストパッド構造。
  6. 前記複数の第１の延在テストパッドの幅が、前記複数の第１の内部テストパッドの幅以上である、請求項１に記載のチップのテストパッド構造。
  7. 前記複数の第２の延在テストパッドの幅が、前記複数の第２の内部テストパッドの幅以上である、請求項１に記載のチップのテストパッド構造。
  8. 前記複数の第１の延在テストパッドが、前記複数の第２の延在テストパッドの方へ延在する、請求項１に記載のチップのテストパッド構造。
  9. 前記複数の第２の延在テストパッドが、前記複数の第１の延在テストパッドの方へ延在する、請求項１に記載のチップのテストパッド構造。
  10. 前記複数の第１の延在テストパッドが、前記複数の第２の延在テストパッドから離れる方へ延在する、請求項１に記載のチップのテストパッド構造。
  11. 前記複数の第２の延在テストパッドが、前記複数の第１の延在テストパッドから離れる方へ延在する、請求項１に記載のチップのテストパッド構造。
  12. 前記複数の第１の延在テストパッドの側面と前記チップの側面との間の距離が、前記複数の第１の内部テストパッドの側面と前記チップの前記側面との間の距離よりも小さい、請求項１に記載のチップのテストパッド構造。
  13. 前記複数の第２の延在テストパッドの側面と前記チップの側面との間の距離が、前記複数の第２の内部テストパッドの側面と前記チップの前記側面との間の距離よりも小さい、請求項１に記載のチップのテストパッド構造。
  14. 前記複数の第１の延在テストパッドまたは／および前記複数の第２の延在テストパッドが、前記チップを越えて延在し；
    前記複数の第１の内部テストパッドおよび前記複数の第２の内部テストパッドが、前記チップの内部に位置する、請求項１に記載のチップのテストパッド構造。
  15. 前記複数の第１の延在テストパッドがそれぞれ、
    第１の本体と、
    前記第１の本体および前記複数の第１の内部テストパッドに接続された、第１の接続部材と、
    を含む、請求項１に記載のチップのテストパッド構造。
  16. 前記複数の第２の延在テストパッドがそれぞれ、
    第２の本体と、
    前記第２の本体および前記複数の第２の内部テストパッドに接続された、第２の接続部材と、
    を含む、請求項１に記載のチップのテストパッド構造。
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005294626A (ja) 2004-04-01 2005-10-20 Fujitsu Ltd 半導体装置及び半導体装置の製造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55141949U (ja) * 1979-03-29 1980-10-11
JPH0375531U (ja) * 1989-11-27 1991-07-29
US6180426B1 (en) * 1999-03-01 2001-01-30 Mou-Shiung Lin High performance sub-system design and assembly
TW479304B (en) * 2001-02-06 2002-03-11 Acer Display Tech Inc Semiconductor apparatus and its manufacturing method, and liquid crystal display using semiconductor apparatus
JP2003273490A (ja) * 2002-03-12 2003-09-26 Sharp Corp 基板接合構造及びそれを備えた電子装置
US6937047B2 (en) * 2003-08-05 2005-08-30 Freescale Semiconductor, Inc. Integrated circuit with test pad structure and method of testing
JP2005228871A (ja) 2004-02-12 2005-08-25 Seiko Epson Corp 実装構造体、電気光学装置及び電子機器
TWI243386B (en) * 2004-02-26 2005-11-11 Au Optronics Corp Anisotropic conductive film pad
JP4067502B2 (ja) 2004-03-11 2008-03-26 シャープ株式会社 半導体装置、半導体装置の実装構造およびそれを備える電子機器ならびに表示装置
US20060109014A1 (en) * 2004-11-23 2006-05-25 Te-Tsung Chao Test pad and probe card for wafer acceptance testing and other applications
TWI269045B (en) * 2004-12-16 2006-12-21 Nanya Technology Corp Method for measuring the resistance of deep trench capacitor
JP2008135468A (ja) * 2006-11-27 2008-06-12 Nec Lcd Technologies Ltd 半導体素子及び該半導体素子を備える表示装置
RU2487435C1 (ru) * 2009-06-16 2013-07-10 Шарп Кабусики Кайся Полупроводниковый кристалл и его монтажная структура
TW201117336A (en) * 2009-11-05 2011-05-16 Raydium Semiconductor Corp Electronic chip and substrate providing insulation protection between conducting nodes
JP2014053597A (ja) 2012-08-09 2014-03-20 Hitachi Chemical Co Ltd チップ型電子部品及び接続構造体
KR20140128739A (ko) * 2013-04-29 2014-11-06 삼성디스플레이 주식회사 도전성 입자 및 이를 포함하는 표시 장치
US10283424B1 (en) * 2018-03-08 2019-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. Wafer structure and packaging method

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005294626A (ja) 2004-04-01 2005-10-20 Fujitsu Ltd 半導体装置及び半導体装置の製造方法

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