KR102569741B1 - 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판 및 이를 포함하는 디지털 엑스레이 검출기 - Google Patents

디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판 및 이를 포함하는 디지털 엑스레이 검출기 Download PDF

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Abstract

본 발명은 산화물 반도체로 이루어진 박막 트랜지스터의 전기적 특성의 열화와, 외부 수분에 의한 PIN 다이오드의 경시변화를 최소화할 수 있는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판 및 이를 포함하는 디지털 엑스레이 검출기를 제공하는 것이다.
이를 위하여 PIN 다이오드의 적어도 일부를 덮되, 박막 트랜지스터는 덮지 않는 다양한 패턴의 제2 보호층을 포함하고, 제2 보호층은 SiNx를 포함하도록 하여 박막 트랜지스터의 탈 수소 경로 확보와 PIN 다이오드의 외부 수분 차단 효과를 동시에 얻을 수 있다.

Description

디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판 및 이를 포함하는 디지털 엑스레이 검출기{THIN FILM TRANSISTOR ARRAY SUBSTRATE DIGITAL X-RAY DETECTOR AND DIGITAL X-RAY DETECTOR INCLUDING THE SAME}
본 발명은 수분에 의한 경시 변화가 최소화되고 균일도가 높은 PIN 다이오드 및 박막 트랜지스터를 포함하는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판 및 이를 포함하는 디지털 엑스레이 검출기에 관한 것이다.
엑스레이(X-ray)는 단파장이기 때문에 피사체를 쉽게 투과할 수 있다. 엑스레이의 투과량은 피사체 내부의 밀도에 따라 결정된다. 따라서 피사체를 투과한 엑스레이의 투과량을 검출함으로써 피사체의 내부 구조를 관측할 수 있다.
의학용으로 사용되고 있는 엑스레이 검사방법 중 하나로 필름인화방식이 있다. 하지만 필름인화방식의 경우 필름 촬영 후 인화 과정을 거쳐야 결과물을 확인할 수 있기 때문에, 결과물을 확인하기까지 많은 시간이 소요된다. 특히 필름인화방식의 경우 인화된 필름의 보관 및 보존에 있어서 많은 어려움이 있다.
이에 따라 최근에는 박막 트랜지스터(Thin Film Transistor)를 이용한 디지털 엑스레이 검출기(Digital X-ray Detector; DXD)가 개발되어 의학용으로 많이 사용되고 있다.
디지털 엑스레이 검출기는 피사체를 투과한 엑스레이의 투과량을 검출하여, 물체의 내부 상태를 디스플레이를 통해 외부로 표시하는 장치를 말한다.
따라서 디지털 엑스레이 검출기는 별도의 필름과 인화지를 사용하지 않고도 피사체의 내부 구조를 표시할 수 있고, 엑스레이 촬영 즉시 실시간으로 결과를 확인할 수 있는 장점이 있다.
본 발명의 목적은 산화물 반도체로 이루어진 박막 트랜지스터의 전기적 특성의 열화를 최소화할 수 있는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판 및 이를 포함하는 디지털 엑스레이 검출기를 제공하는 것이다.
또한 본 발명의 목적은 외부 수분에 의한 PIN 다이오드의 경시변화를 최소화할 수 있는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판 및 이를 포함하는 디지털 엑스레이 검출기를 제공하는 것이다.
또한 본 발명의 목적은 PIN 다이오드의 측면으로 광이 입사되는 것을 최소화할 수 있는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판 및 이를 포함하는 디지털 엑스레이 검출기를 제공하는 것이다.
본 발명의 목적들은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 본 발명의 다른 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있고, 본 발명의 실시예에 의해 보다 분명하게 이해될 것이다. 또한, 본 발명의 목적 및 장점들은 특허 청구 범위에 나타낸 수단 및 그 조합에 의해 실현될 수 있음을 쉽게 알 수 있을 것이다.
본 발명에 따른 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판 및 디지털 엑스레이 검출기는, 박막 트랜지스터와, 박막 트랜지스터 상에 있는 제1 보호층, 제1 보호층 상에 있는 PIN 다이오드 및 PIN 다이오드의 적어도 일부를 덮되, 박막 트랜지스터는 덮지 않는 제2 보호층 및 박막 트랜지스터와 PIN 다이오드를 덮는 제3 보호층을 포함할 수 있다.
이 경우 제2 보호층은 PIN 다이오드의 테두리부를 덮을 수 있고, PIN 다이오드의 전면을 덮을 수 있고, 박막 트랜지스터를 제외한 베이스 기판 전면을 덮을 수 있고, 박막 트랜지스터의 게이트 전극을 추가로 덮을 수 있으며, 박막 트랜지스터의 제1 컨택홀 또는 제2 컨택홀 중 하나를 추가로 덮을 수 있다.
또한 제2 보호층은 SiNx를 포함할 수 있고, 제1 보호층, 액티브층과 제1 전극 및 제2 전극 사이에 있는 층간 절연층 및 제3 보호층은 SiO2 또는 SiON 중 하나를 포함할 수 있다.
또한 제1 보호층은 SiNx를 포함하고, 제1 컨택홀과 제2 컨택홀 중 적어도 하나는 SiNx로 덮이지 않을 수 있다.
본 발명에 따르면 산화물 반도체로 이루어진 박막 트랜지스터의 탈 수소 경로를 확보할 수 있어, 박막 트랜지스터의 네가티브 쉬프트(Negative Shift) 현상을 개선하여 전기적 특성의 열화를 최소화할 수 있다.
또한 본 발명에 따르면 PIN 다이오드의 수분 차단 배리어막의 두께를 최대한 두껍게 형성하여도 탈 수소 경로에 영향을 끼치지 않는 바, 외부 수분에 의한 PIN 다이오드의 경시 변화를 최소화하여 PIN 다이오드의 신뢰성을 향상시킬 수 있다.
또한 본 발명에 따르면 PIN 다이오드 상부에 굴절률 차이가 나는 보호층들을 형성하여 PIN 다이오드의 측면으로 광이 직접 입사되는 것을 최소화할 수 있어, PIN 다이오드의 신뢰성을 더욱 향상시킬 수 있다.
상술한 효과와 더불어 본 발명의 구체적인 효과는 이하 발명을 실시하기 위한 구체적인 사항을 설명하면서 함께 기술한다.
도 1은 디지털 엑스레이 검출기를 개략적으로 설명하기 위한 블록도이다.
도 2는 본 발명의 제1 실시예에 따른 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판의 일부 영역에 대한 평면도이다.
도 3은 본 발명의 제1 실시예에 따른 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판의 일부 영역에 대한 단면도이다.
도 4는 본 발명의 제1 실시예의 변형예에 따른 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판의 일부 영역에 대한 단면도이다.
도 5는 본 발명의 제2 실시예에 따른 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판의 일부 영역에 대한 평면도이다.
도 6는 본 발명의 제3 실시예에 따른 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판의 일부 영역에 대한 평면도이다.
도 7은 본 발명의 제4 실시예에 따른 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판의 일부 영역에 대한 평면도이다.
도 8은 본 발명의 제5 실시예에 따른 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판의 일부 영역에 대한 평면도이다.
전술한 목적, 특징 및 장점은 첨부된 도면을 참조하여 상세하게 후술되며, 이에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 상세한 설명을 생략한다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명하기로 한다. 도면에서 동일한 참조부호는 동일 또는 유사한 구성요소를 가리키는 것으로 사용된다.
이하에서 구성요소의 "상부 (또는 하부)" 또는 구성요소의 "상 (또는 하)"에 임의의 구성이 배치된다는 것은, 임의의 구성이 상기 구성요소의 상면 (또는 하면)에 접하여 배치되는 것뿐만 아니라, 상기 구성요소와 상기 구성요소 상에 (또는 하에) 배치된 임의의 구성 사이에 다른 구성이 개재될 수 있음을 의미할 수 있다.
또한 어떤 구성요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 상기 구성요소들은 서로 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성요소 사이에 다른 구성요소가 "개재"되거나, 각 구성요소가 다른 구성요소를 통해 "연결", "결합" 또는 "접속"될 수도 있는 것으로 이해되어야 할 것이다.
이하에서는, 본 발명의 몇몇 실시예에 따른 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판 및 디지털 엑스레이 검출기를 설명하도록 한다.
도 1은 디지털 엑스레이 검출기를 개략적으로 설명하기 위한 블록도이다. 디지털 엑스레이 검출기는 박막 트랜지스터 어레이(110), 게이트 구동부(120), 바이어스 공급부(130), 전원전압 공급부(140), 리드아웃 회로부(150) 및 타이밍 제어부(160)를 포함할 수 있다.
박막 트랜지스터 어레이(110)는 일 방향으로 배열된 복수의 게이트 라인들(Gate Line, GL)과 게이트 라인들(GL)과 직교하는 일 방향으로 배열된 복수의 데이터 라인들(Data Line, DL)에 의해 정의된 복수의 셀 영역을 포함할 수 있다. 셀 영역들은 매트릭스 형태로 배열되고, 각각의 셀 영역에는 광 감지 화소들(Pixel, P)이 형성될 수 있다. 박막 트랜지스터 어레이(110)는 엑스레이 소스(X-ray Source)로부터 방출된 엑스레이를 감지하고, 감지된 엑스레이를 광전 변환하여 전기적인 검출 신호로 출력할 수 있다.
각각의 광 감지 화소는 신틸레이터(Scintillator)에 의해 엑스레이로부터 변환된 가시광선 영역의 광을 전자 신호로 변환하여 출력하는 PIN 다이오드(PIN Diode)와, PIN 다이오드로부터 출력된 검출 신호를 리드아웃 회로부(150)에 전달하는 박막 트랜지스터(Thin Film Transistor, TFT)를 각각 포함할 수 있다. PIN 다이오드의 일측은 박막 트랜지스터와 연결되고 타측은 바이어스 라인(Bias Line, BL)에 연결될 수 있다.
박막 트랜지스터의 게이트 전극은 스캔 신호를 전달하는 게이트 라인(GL)에 연결되고, 소스/드레인 전극은 각각 PIN 다이오드와 PIN 다이오드로부터 출력된 검출 신호를 전달하는 데이터 라인(DL)에 연결될 수 있다. 바이어스 라인(BL)은 데이터 라인(DL)과 서로 평행하게 배열될 수 있다.
게이트 구동부(120)는 게이트 라인(GL)들을 통해 광 감지 화소들의 박막 트랜지스터에 게이트 신호들을 순차적으로 인가할 수 있다. 광 감지 화소들의 박막 트랜지스터들은 게이트 온 전압 레벨을 갖는 게이트 신호에 응답하여 턴-온(Turn-On) 될 수 있다.
바이어스 공급부(130)는 바이어스 라인들(BL)을 통해 광 감지 화소들에 구동 전압을 인가할 수 있다. 바이어스 공급부(130)는 PIN 다이오드에 리버스 바이어스(Reverse Bias) 또는 포워드 바이어스(Forward Bias)를 선택적으로 인가할 수 있다.
전원전압 공급부(140)는 전원전압 라인들(VL)을 통해 광 감지 화소들에 전원전압을 공급할 수 있다.
리드아웃 회로부(150)는 게이트 구동부의 게이트 신호에 응답하여 턴-온된 박막 트랜지스터로부터 전달되는 검출 신호를 리드아웃할 수 있다. 즉 PIN 다이오드로부터 출력된 검출 신호는 박막 트랜지스터와 데이터 라인(DL)을 통해 리드아웃 회로부(150)로 입력될 수 있다.
리드아웃 회로부(150)는 오프셋 이미지를 리드아웃하는 오프셋 리드아웃 구간과, 엑스레이 노광 후의 검출 신호를 리드아웃하는 엑스레이 리드아웃 구간에 광 감지 화소들로부터 출력되는 검출신호를 리드아웃할 수 있다.
리드아웃 회로부(150)는 신호 검출부 및 멀티플렉서 등을 포함할 수 있다. 신호 검출부에는 데이터 라인들(DL)과 일대일 대응하는 복수의 증폭 회로부를 포함하고, 각 증폭 회로부는 증폭기, 커패시터 및 리셋 소자 등이 포함될 수 있다.
타이밍 제어부(160)는 개시신호 및 클럭신호 등을 생성하여 게이트 구동부(120)에 공급함으로써, 게이트 구동부(120)의 동작을 제어할 수 있다. 또한 타이밍 제어부(160)는 리드아웃 제어신호 및 리드아웃 클럭신호 등을 생성하여 리드아웃 회로부(150)에 공급함으로써, 리드아웃 회로부(150)의 동작을 제어할 수 있다.
도 2와 도 3은 본 발명의 제1 실시예에 따른 디지털 엑스레이 검출기용 어레이 기판의 일부 영역에 대한 평면도 및 단면도이다. 이하에서는 하나의 화소에 대응되는 PIN 다이오드 및 박막 트랜지스터를 포함하는 화소부(PA)와 게이트 패드(223a')부(GPA) 및 데이터 패드(225”)부(DPA)를 중심으로 자세히 설명하도록 한다.
베이스 기판(210)에는 일 방향으로 배열된 게이트 라인(223)들과 게이트 라인(223)에 직교하는 일 방향으로 배열된 데이터 라인(225)들이 교차하는 영역에 의해 형성되는 복수의 셀 영역이 정의될 수 있다. 화소(P)는 각각의 셀 영역에 대응되어, 복수의 화소(P)가 정의될 수 있다.
하나의 화소 당 각각의 박막 트랜지스터(220)와 PIN 다이오드(230)가 배치되게 되어, 어레이 기판(201)에는 복수의 박막 트랜지스터(220)와 PIN 다이오드(230)가 형성될 수 있다. 이하에서는 하나의 화소에 대응되는 박막 트랜지스터(220)와 PIN 다이오드(230)를 기준으로 설명을 하도록 하며, 특별한 설명이 없는 한 인접한 화소에도 동일하게 적용될 수 있다.
베이스 기판(210) 상에는 액티브층(221), 게이트 전극(223a), 액티브층(221)과 연결된 제1 전극(225a) 및 제2 전극(225b)을 포함하는 박막 트랜지스터(220)가 형성될 수 있다.
베이스 기판(210)과 박막 트랜지스터(220) 사이에는 실리콘 산화물(SiOx) 과 같은 무기물로 이루어진 버퍼층이 있을 수 있다.
액티브층(221)은 산화물(Oxide) 반도체 물질로 형성될 수 있으며, IGZO(InGaZnO)계 재료를 사용할 수 있다.
액티브층(221) 상에는 게이트 전극(223a)이 형성되고, 액티브층(221)과 게이트 전극(223a) 사이에는 게이트 절연층(222)이 형성되어, 액티브층(221)과 게이트 전극(223a)을 서로 절연시켜 줄 수 있다. 즉 게이트 절연층(222)상에는 액티브층(221)의 채널 영역에 대응되도록 게이트 라인(223)으로부터 연장된 게이트 전극(223a)이 형성될 수 있다. 게이트 전극(223a)은 도전성 물질로 된 단일층 또는 다중층으로 이루어질 수 있다.
게이트 전극(223a)은 게이트 라인(223)으로부터 연장되어 형성될 수 있으며, 게이트 라인(223)과 게이트 전극(223a)이 일치되어 게이트 라인(223)이 게이트 전극(223a)으로 사용될 수도 있다. 게이트 라인(223)과 게이트 전극(223a)은 동일층에 형성될 수 있다.
게이트 절연층(222)은 게이트 전극(223a)에 대응되도록 형성되며, 효과적인 절연을 위하여 게이트 전극(223a)과 동일하거나 더 넓은 면적을 갖도록 형성될 수 있다.
게이트 전극(223a)과 게이트 절연층(222)은 액티브층(221)의 중심부에 형성될 수 있다. 따라서 게이트 전극(223a)에 의해서 덮이지 않고 노출되는 액티브층(221)의 영역, 즉 채널 영역 이외의 액티브층(221)의 양 끝단에는 소스(Source) 영역과 드레인(Drain) 영역이 형성될 수 있다.
액티브층(221)의 소스 영역과 드레인 영역은 액티브층(221)이 도체화되어 형성될 수 있으며, 도체화 처리 방법은 건식 식각에 의한 방법, 수소 플라즈마 처리, 헬륨 플라즈마 처리 등과 같은 다양한 방법을 사용할 수 있다.
액티브층(221)의 소스 영역은 드레인 영역보다 PIN 다이오드(230)와 가까운 곳에 배치될 수 있지만, 이에 한정되는 것은 아니며 소스 영역과 드레인 영역의 위치는 서로 바뀔 수도 있다.
게이트 전극(223a) 상에는 무기물로 이루어진 층간 절연층(224)이 형성될 수 있으며, 층간 절연층(224) 상에는 제1 전극(225a)과 제2 전극(225b)이 형성될 수 있다.
제1 전극(225a)과 제2 전극(225b)은 게이트 전극(223a)을 사이에 둔 액티브층(221)의 양쪽에 각각 형성될 수 있다. 액티브층(221)과 제1 전극(225a) 및 제2 전극(225b)이 각각 겹쳐지는 영역에 대응하여, 층간 절연층(224)에는 제1 컨택홀(224a)과 제2 컨택홀(224b)이 각각 형성될 수 있다.
구체적으로 액티브층(221)의 드레인 영역에 대응되도록 제1 컨택홀(224a)이 형성되고, 소스 영역에 대응되도록 제2 컨택홀(224b)이 형성될 수 있다. 이에 따라 제1 전극(225a)은 제1 컨택홀(224a)을 통해 액티브층(221)의 드레인 영역과 연결되며, 제2 전극(225b)은 제2 컨택홀(224b)을 통해 액티브층(221)의 소스 영역과 연결될 수 있다.
제1 전극(225a)과 제2 전극(225b)은 데이터 라인(225)으로부터 연장되어 형성될 수 있으며, 데이터 라인(225)과 동일한 층에 형성될 수 있다. 본 발명에서는 제1 전극(225a)은 드레인 전극이고, 제2 전극(225b)은 소스 전극이 될 수 있다.
박막 트랜지스터(220) 상에는 무기물로 이루어진 제1 보호층(226)이 형성될 수 있다. 제1 보호층(226)은 하부의 박막 트랜지스터(220), 특히 액티브층(221)을 보호하는 역할을 할 수 있다.
제1 보호층(226) 상에는 PIN 다이오드(230)가 형성될 수 있다. PIN 다이오드(230)는 셀 영역에 배치될 수 있다. PIN 다이오드(230)는 박막 트랜지스터(220)와 연결되는 하부 전극(231), 하부 전극(231) 상에 있는 PIN층(232) 및 PIN층(232) 상에 있는 상부 전극(233)을 포함할 수 있다.
하부 전극(231)은 PIN 다이오드(230)에 있어서 화소 전극의 역할을 할 수 있다. 하부 전극(231)은 핀 다이오드의 특성에 따라 몰리브덴(Mo)과 같은 불투명한 금속이나 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide)와 같은 투명한 산화물 중 하나 이상의 물질로 이루어질 수 있다.
하부 전극(231)은 제1 보호층(226)에 있는 제3 컨택홀(226a)을 통해 박막 트랜지스터(220)의 제2 전극(225b)과 접촉하여 연결될 수 있다.
하부 전극(231) 상에는 신틸레이터(Scintillator)를 통해 엑스레이에서 변환된 가시광을 전기적인 신호로 변환하는 PIN층(232)이 형성될 수 있다. PIN층(232)은 N형의 불순물이 포함된 N(Negative)형 반도체층, 불순물이 포함되지 않은 I(Intrinsic)형 반도체층, P형의 불순물이 포함된 P(Positive)형 반도체층이 차례대로 적층되어 형성될 수 있다.
I형 반도체층은 N형 반도체층 및 P형 반도체층보다 상대적으로 두껍게 형성될 수 있다. PIN층(232)은 엑스레이 소스로부터 방출된 엑스레이를 전기적인 신호로 변환할 수 있는 물질을 포함하도록 이루어지며, 예를 들어 a-Se, HgI2, CdTe, PbO, PbI2, BiI3, GaAs, Ge와 같은 물질들을 포함할 수 있다.
PIN층(232) 상에는 상부 전극(233)이 형성될 수 있다. 상부 전극(233)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide)와 같은 투명한 산화물 중 하나 이상의 물질로 이루어져 PIN 다이오드(230)의 필 팩터(Fill Factor)를 향상시킬 수 있다.
PIN 다이오드(230) 상에는 제2 보호층(234)이 형성될 수 있다.
본 발명에 따른 제2 보호층(234)은 105 ℃에서 1초 동안 수소 확산 거리가 9.9 X e-3 nm 이하인 무기물로 이루어질 수 있다. 본 발명에서 설명하는 105 ℃에서 1초 동안 수소 확산 거리가 9.9 X e-3 nm 이하인 무기물은 SiN과 같은 실리콘 질화물(SiNx)을 일례로 설명을 하지만 이에 한정되는 것은 아니다.
본 발명에서 설명하는 수소 확산 거리는 다음과 같이 측정할 수 있다.
SiNx를 확산 매개체(Diffusion Medium)로 하고 수소(H)를 SiNx 내에서 확산되는 확산 종(Diffusing Species)으로 하는 경우에 있어서, 105 ℃의 환경에서 1초 동안 SiNx 내의 수소(H)가 이동한 거리를 측정한다.
PIN 다이오드는 외부의 수분으로부터 취약하기 때문에, PIN 다이오드를 외부의 수분으로부터 보호해줄 수 있는 수분 배리어(Barrier)막이 필요하다. 이 경우 SiNx와 같은 무기물은 수분 차단에 대한 효과가 우수하기 때문에 수분 배리어막으로 사용될 수 있다.
즉 수소 확산 거리가 작은 SiNx와 같은 무기물은 수분 배리어막으로써 우수한 성능을 가질 수 있다. 다만 다른 한편으로는 수소 확산 거리가 작기 때문에 제2 보호층의 하부에 박막 트랜지스터와 같은 소자가 있는 경우 수소의 배출이 어려워질 수도 있다. 이하에서는 이와 관련하여 추가 설명을 하도록 한다.
박막 트랜지스터, PIN 다이오드와 같은 각종 소자들과 다양한 보호층들은 보통 베이스 기판 상에 증착하는 방법으로 형성하게 된다. 이 경우 각각의 증착 공정을 진행하는 과정에서 다량의 수소(H)도 같이 발생을 하게 된다.
이렇게 발생된 수소가 박막 트랜지스터, 특히 산화물 반도체 물질로 이루어지는 액티브층에 남아 있는 경우 박막 트랜지스터의 네가티브 쉬프트(Negative Shift) 현상을 유발하여 전기적 특성을 열화시킬 수 있다.
따라서 박막 트랜지스터의 전기적 특성의 열화를 최소화하기 위하여, 일반적으로 박막 트랜지스터를 열처리하는 탈 수소 공정을 통해 액티브층에 있는 과잉 수소를 외부로 배출시키게 된다.
앞서 설명한 바와 같이 SiNx는 수분 배리어막으로써의 효과가 우수하기 때문에, PIN 다이오드를 포함한 베이스 기판 전면을 SiNx로 덮는 경우 SiNx 하부에 있는 소자들은 외부 수분에 의한 영향이 최소화될 수 있다.
하지만 수분 배리막으로써의 효과를 극대화하기 위하여 SiNx를 베이스 기판 전면에 덮는 경우 외부 수분 차단 효과는 뛰어날 수 있지만, 액티브층의 수소가 외부로 빠져나갈 수 있는 경로가 차단될 수 있다.
왜냐하면 SiNx는 수소 확산 거리가 작은 무기물이기 때문에, 제2 보호층의 하부로부터 배출되는 수소가 SiNx로 이루어진 제2 보호층을 투과하여 외부로 배출되기가 매우 어렵기 때문이다.
특히 SiNx의 수분 차단 효과는 SiNx의 두께와 비례하기 때문에, SiNx의 두께를 두껍게 하는 경우 PIN 다이오드의 수분 차단 효과는 증대되지만, 하부의 액티브층으로부터의 수소 배출은 더욱 더 어려워지게 된다.
한편 제2 보호층이 105 ℃에서 1초 동안 수소 확산 거리가 9.9 X e-3 nm 초과인 무기물과 같이 수소 확산 거리가 큰 실리콘 산화물(SiOx)와 같은 SiO2 또는 SION과 같은 무기물로 이루어지는 경우, 하부에 있는 액티브층으로부터의 수소 배출은 용이해질 수 있다.
하지만 제2 보호층을 SiO2 또는 SION과 같은 무기물로 형성하는 경우, PIN 다이오드에 외부 수분이 침투되는 것을 효과적으로 막기 어려워 PIN 다이오드 소자는 외부 수분에 의한 경시 변화에 취약해지게 된다.
따라서 제2 보호층은 PIN 다이오드를 외부 수분으로부터 효과적으로 보호할 수 있으면서도, 박막 트랜지스터의 액티브층의 수소를 효과적으로 배출시킬 수 있도록 형성하는 것이 바람직하다.
이에 따라 본 발명에 따른 제2 보호층은 SiNx과 같이 105 ℃에서 1초 동안 수소 확산 거리가 9.9 X e-3 nm 이하인 무기물로 이루어지되, 다양한 패턴(Pattern)을 갖는 실시예의 형태로 PIN 다이오드를 보호하도록 형성될 수 있다.
구체적으로 본 발명에 따른 제2 보호층(234)은 PIN 다이오드(230)의 적어도 일부를 덮되 박막 트랜지스터(220)는 덮지 않도록 형성될 수 있다.
제2 보호층(234)이 PIN 다이오드(230)의 적어도 일부를 덮는 것은, PIN 다이오드(230)의 전면을 덮는 것과 PIN 다이오드(230)의 테두리부를 덮는 것과 같이 일부 영역을 덮는 것을 모두 포함하는 의미로 정의될 수 있다.
또한 제2 보호층(234)이 PIN 다이오드(230)의 전면을 덮는 것은, 제2 보호층(234)의 개구 영역이 전혀 없는 것으로 한정하는 것은 아니며, 제2 보호층(234)을 사이에 둔 전극들간의 연결을 위한 컨택홀 영역에서는 개구 영역이 형성될 수 있음을 포함하는 의미로 정의될 수 있다.
또한 제2 보호층(234)이 박막 트랜지스터(220)를 덮지 않는 것은, 제2 보호층(234)과 박막 트랜지스터(220)가 중복되는 영역이 없는 경우, 제2 보호층(234)이 게이트 전극(223a)과 같이 일부 영역과 중복되는 영역이 있는 경우, 제1 컨택홀(224a) 또는 제2 컨택홀(224b)에 대응되는 액티브층(221)의 일부 영역과 중복되는 영역이 있는 경우를 모두 포함하는 의미로 정의될 수 있다.
본 발명에 따른 제2 보호층(234)의 패턴에 대한 다양한 실시예는 다음과 같다. 각각의 실시예들을 설명하는데 있어서 전술한 실시예와 중복되는 내용들의 경우 후술하는 실시예에서 생략될 수 있으며, 생략되는 내용들은 후술하는 실시예들에도 동일하게 적용될 수 있다.
제1 실시예로 제2 보호층(234)은 도 2와 같이, PIN 다이오드(230)의 전면(全面)을 덮도록 형성될 수 있다. 제2 보호층(234)은 PIN 다이오드(230)의 측면과 상부면을 덮도록 형성되어, PIN 다이오드(230)에 외부 수분이 침투하는 것을 최소화하는 수분 배리어막이 될 수 있다.
본 발명에 따른 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판(201)은 복수의 화소 영역을 포함하고, 각각의 화소 영역에 대응되는 복수의 PIN 다이오드(230)들을 포함한다.
제1 실시예에 따른 제2 보호층(234)은 복수의 PIN 다이오드(230) 각각을 덮도록 패터닝(Patterning)되어 서로 인접한 PIN 다이오드(230)에 형성되는 제2 보호층(234)들과는 서로 연결되지 않도록 형성될 수 있다.
즉 제2 보호층(234)은 PIN 다이오드(230)의 형상을 따라 전면에 형성되어, 박막 트랜지스터(220)를 덮지 않으며, 게이트 라인(223)과 데이터 라인(225)도 덮지 않도록 형성될 수 있다.
제2 보호층(234)이 PIN 다이오드(230)의 형상을 따라 전면에 형성되는 경우, PIN 다이오드(230) 상에 제2 보호층(234)의 개구 영역이 전혀 없는 것으로 한정되는 것은 아니다.
구체적으로 제2 보호층(234)을 사이에 둔 상부 전극(233)과 바이어스 전극(243)간의 연결을 위한 제3 컨택홀(226a) 영역에는 제2 보호층(234)이 형성되지 않을 수 있다.
이렇게 제2 보호층(234)이 PIN 다이오드(230)의 형상을 따라 전면에 형성됨으로써 제2 보호층(234)은 PIN 다이오드(230)를 외부의 수분으로부터 효과적으로 보호할 수 있다.
아울러 제2 보호층(234)이 박막 트랜지스터(220), 구체적으로는 액티브층(221)을 덮지 않도록 형성되는 바 액티브층(221)의 수소가 외부로 배출되는 경로가 확보될 수 있기 때문에 박막 트랜지스터 소자의 전기적 특성의 열화도 최소화할 수 있다.
특히 제2 보호층(234)의 두께를 최대한 두껍게 형성하여도 액티브층(221)의 탈 수소 경로 확보를 방해하지 않기 때문에 제2 보호층(234)을 최대한 두껍게 형성할 수 있는 바, 외부 수분에 의한 PIN 다이오드(230)의 경시 변화를 더욱 최소화하여 다이오드의 신뢰성을 더욱 더 향상시킬 수 있다.
이에 따라 제2 보호층(234)은 500Å 이상의 두꺼운 두께로 형성되어, 탈 수소 경로를 확보하면서도 PIN 다이오드의 수분 차단 효과를 최대화할 수 있다.
제2 실시예로 제2 보호층(234)은 도 5와 같이, PIN 다이오드(230)의 테두리부를 덮도록 형성될 수 있다. 구체적으로는 제2 보호층(234)은 수분에 가장 취약한 PIN 다이오드(230)의 측면, 즉 PIN층(232)의 측면을 덮도록 PIN 다이오드(230)의 테두리부를 따라서 형성될 수 있다.
제2 보호층(234)이 PIN 다이오드(230)의 테두리부를 따라 형성되는 경우 제2 보호층(234)는 내부에 중공부를 갖는 폐곡선의 형태를 가질 수 있다. 제2 보호층(234)은 PIN 다이오드(230)의 측면을 따라 형성되는데, 제2 보호층(234)이 형성되지 않은 PIN 다이오드(230)의 상부면은 PIN 다이오드(230)의 상부 전극(233)이 수분 배리어막으로써의 역할을 할 수 있다.
PIN 다이오드(230)의 경우 최대한 필 팩터(Fill Factor)가 증가될 수 있도록, PIN 다이오드(230)의 상부면은 최대한 다른 층들에 의해서 가려지지 않는 것이 바람직하다. 따라서 PIN 다이오드(230)의 상부면의 전면을 제2 보호층(234)으로 덮지 않고, 테두리부만 덮음으로써 PIN 다이오드(230)의 수분 차단 효과와 함께 필 팩터 개선 효과를 모두 얻을 수 있다.
다만 이 경우 제2 보호층(234)이 PIN 다이오드(230)의 상부면에 전혀 형성되지 않는 것은 아니며, PIN 다이오드(230)의 테두리부에 있는 상부면을 따라 형성될 수 있다. 구체적으로는 제2 보호층(234)은 상부 전극(233)에 의해서 덮이지 않는 PIN 다이오드(230)의 일부 상부면까지 덮도록 형성될 수 있다.
제2 실시예에 따른 제2 보호층(234)은 복수의 PIN 다이오드(230) 각각을 덮도록 패터닝(Patterning)되어 서로 인접한 PIN 다이오드(230)에 형성되는 제2 보호층(234)은 서로 연결되지 않도록 형성될 수 있다.
즉 제2 보호층(234)은 PIN 다이오드(230)의 형상을 따라 형성되어, 박막 트랜지스터(220)를 덮지 않으며, 게이트 라인(223)과 데이터 라인(225)도 덮지 않도록 형성될 수 있다.
이렇게 제2 보호층(234)이 PIN 다이오드(230)의 테두리부를 따라 형성됨으로써 제2 보호층(234)은 PIN 다이오드(230)를 외부의 수분으로부터 효과적으로 보호할 수 있다.
아울러 제2 보호층(234)이 박막 트랜지스터(220), 구체적으로는 액티브층(221)을 덮지 않도록 형성되는 바 액티브층(221)의 수소가 외부로 배출되는 경로가 확보될 수 있기 때문에 박막 트랜지스터 소자의 전기적 특성의 열화도 최소화할 수 있다.
제3 실시예로 제2 보호층(234)은 도 6과 같이 박막 트랜지스터(220)를 제외한 베이스 기판(210) 전면을 덮도록 형성될 수 있다.
제3 실시예는 제2 보호층(234)이 PIN 다이오드(230)의 측면과 상부면을 덮도록 형성되어, PIN 다이오드(230)에 외부 수분이 침투하는 것을 최소화하는 수분 배리어막이 될 수 있다.
또한 제3 실시예에 따른 제2 보호층(234)은 복수의 PIN 다이오드(230)들을 모두 연결하여 베이스 기판(210) 전면을 덮도록 형성되되, 박막 트랜지스터(220)를 덮지 않고 제외하도록 형성될 수 있다.
이렇게 제2 보호층(234)은 복수의 PIN 다이오드(230)들뿐만 아니라 게이트 라인(223)과 데이터 라인(225)을 포함한 베이스 기판(210) 전면을 덮도록 형성되기 때문에 제2 보호층(234)의 형성 영역이 더욱 확대됨에 따라, 제2 보호층(234) 하부의 소자들에 외부 수분이 침투되는 것을 더욱 효과적으로 최소화할 수 있다.
아울러 제2 보호층(234)이 박막 트랜지스터(220), 구체적으로는 액티브층(221)을 덮지 않도록 형성되는 바 액티브층(221)의 수소가 외부로 배출되는 경로가 확보될 수 있기 때문에 박막 트랜지스터 소자의 전기적 특성의 열화도 최소화할 수 있다.
제4 실시예로 제2 보호층(234)은 도 7과 같이 박막 트랜지스터(220)의 게이트 전극(223a)을 추가로 덮도록 형성될 수 있다. 즉 제4 실시예에 따른 제2 보호층(234)은 박막 트랜지스터(220)의 일부 영역만 제2 보호층(234)과 중복되도록 형성할 수 있다.
이 경우 제2 보호층(234)은 PIN 다이오드(230)의 전면을 덮거나, 테두리부를 덮도록 형성되는 경우를 모두 포함할 수 있다. 제4 실시예에서는 제3 실시예와 같이 제2 보호층(234)이 복수의 PIN 다이오드(230)들을 연결하여 덮는 경우를 실시예로 해서 설명하도록 한다.
즉 제4 실시예는 제3 실시예와 비교하였을 때, 제2 보호층(234)이 박막 트랜지스터(220)의 일부 영역, 즉 게이트 전극(223a)을 덮도록 추가로 형성된다는 점에서 차이점이 있다.
제4 실시예와 같이 제2 보호층(234)이 박막 트랜지스터(220)의 게이트 전극(223a)까지 덮는 경우 제2 보호층(234)의 형성 영역이 확대됨에 따라, 제2 보호층(234) 하부의 소자들에 외부 수분이 침투되는 것을 더욱 효과적으로 최소화할 수 있다.
아울러 제2 보호층(234)이 박막 트랜지스터(220)의 게이트 전극(223a)을 덮도록 형성된다고 하더라도, 층간 절연층(224)의 제1 컨택홀(224a)과 제2 컨택홀(224b)은 제2 보호층(234)으로 덮이지 않는다.
따라서 박막 트랜지스터(220)의 액티브층(221)의 수소는 제1 컨택홀(224a)과 제2 컨택홀(224b)을 통해 외부로 배출될 수 있기 때문에, 박막 트랜지스터 소자의 전기적 특성의 열화도 최소화할 수 있다.
제5 실시예로 제2 보호층(234)은 도 8과 같이 박막 트랜지스터(220)의 제1 컨택홀(224a) 또는 제2 컨택홀(224b) 중 하나를 추가로 덮도록 형성될 수 있다.
즉 제5 실시예에 따른 제2 보호층(234)도 제4 실시예와 마찬가지로 박막 트랜지스터(220)의 일부 영역만 제2 보호층(234)과 중복되도록 형성할 수 있다.
이 경우 제2 보호층(234)은 PIN 다이오드(230)의 전면을 덮거나, 테두리부를 덮도록 형성되는 경우를 모두 포함할 수 있다. 제5 실시예에서는 제4 실시예와 같이 제2 보호층(234)이 복수의 PIN 다이오드(230)들을 연결하여 덮는 경우를 실시예로 해서 설명하도록 한다.
즉 제5 실시예는 제4 실시예와 비교하였을 때, 제2 보호층(234)이 박막 트랜지스터(220)의 제1 컨택홀(224a) 또는 제2 컨택홀(224b) 중 하나의 영역을 추가적으로 덮도록 형성된다는 점에서 차이점이 있다. 도 8에서는 제2 컨택홀(224b)을 제2 보호층(234)이 덮는 경우를 일 실시예로 도시하였다.
제5 실시예와 같이 제2 보호층(234)이 박막 트랜지스터(220)의 게이트 전극(223a)과 제2 컨택홀(224b)까지 덮는 경우 제2 보호층(234)의 형성 영역이 더욱 확대됨에 따라, 제2 보호층(234) 하부의 소자들에 외부 수분이 침투되는 것을 더욱 효과적으로 최소화할 수 있다.
아울러 제2 보호층(234)이 박막 트랜지스터(220)의 게이트 전극(223a)을 덮도록 형성된다고 하더라도, 층간 절연층(224)의 제1 컨택홀(224a)은 제2 보호층(234)으로 덮이지 않는다.
따라서 박막 트랜지스터(220)의 액티브층(221)의 수소는 제1 컨택홀(224a)을 통해 외부로 배출될 수 있기 때문에, 박막 트랜지스터 소자의 전기적 특성의 열화도 최소화할 수 있다.
이와 같이 본 발명에 따른 105 ℃에서 1초 동안 수소 확산 거리가 9.9 X e-3 nm 이하인 실리콘 질화물(SiNx)과 같은 무기물로 이루어진 제2 보호층(234)은 다양한 실시예를 갖는 패턴을 통해서 PIN 다이오드(230)의 외부 수분에 의한 경시 변화를 최소화할 수 있다.
또한 본 발명에 따르면 산화물 반도체 박막 트랜지스터(220)의 탈 수소 경로를 확보할 수 있는 바, 박막 트랜지스터(220)의 네가티브 쉬프트(Negative Shift) 현상을 개선하여 박막 트랜지스터(220)의 전기적 특성의 열화를 최소화하고 균일도를 높일 수 있다.
특히 본 발명에 따르면 PIN 다이오드(230)의 수분 차단 배리어막의 두께를 최대한 두껍게 형성하여도 탈 수소 경로에 영향을 끼치지 않는 바, PIN 다이오드(230)를 최대한 두꺼운 보호층으로 보호할 수 있어, 외부 수분에 의한 PIN 다이오드(230)의 경시 변화를 더욱 최소화하여 다이오드의 신뢰성을 더욱 향상시킬 수 있다.
상기와 같은 제2 보호층(234)과 비교하여, 제1 보호층(226)과 층간 절연층(224)은 SiO2 또는 SiON와 같이 105 ℃에서 1초 동안 수소 확산 거리가 9.9 X e-3 nm 초과인 무기물로 이루어질 수 있다.
제1 보호층(226)과 층간 절연층(224)은 PIN 다이오드(230)의 하부에 형성되고, PIN 다이오드(230)는 제2 보호층(234)에 의해서 수분이 차단될 수 있기 때문에 제1 보호층(226)과 층간 절연층(224)은 SiNx가 아닌 SiO2 또는 SiON과 같은 무기물로 이루어질 수 있다.
또한 제1 보호층(226)과 층간 절연층(224)은 SiNx와 같이 105 ℃에서 1초 동안 수소 확산 거리가 9.9 X e-3 nm 이하인 무기물로 이루어질 수도 있다.
이 경우 층간 절연층(224)은 액티브층(221) 상부에 형성이 되기는 하지만, 액티브층(221)의 수소는 층간 절연층(224)의 제1 컨택홀(224a)과 제2 컨택홀(224b)을 통해서 외부로 배출이 가능하기 때문에 층간 절연층(224)이 SiNx로 이루어진다고 하더라도 여전히 탈 수소 효과를 얻을 수 있다.
또한 제1 보호층(226)의 경우에도 박막 트랜지스터(220)의 액티브층(221) 상부에 형성되기는 하지만, 층간 절연층(224)의 제2 컨택홀(224b)과 제1 보호층(226)의 제3 컨택홀(226a)을 통해서 탈 수소 경로가 확보될 수 있기 때문에, 제1 보호층(226)이 SiNx로 이루어진다고 하더라도 여전히 탈 수소 효과를 얻을 수 있다.
즉 제1 컨택홀(224a)과 상기 제2 컨택홀(224b) 중 적어도 하나의 탈 수소 경로가 확보되는 경우, 제1 보호층(226)과 층간 절연층(224)이 105 ℃에서 1초 동안 수소 확산 거리가 9.9 X e-3 nm 이하인 무기물로 이루어진다고 하더라도 여전히 탈 수소 효과를 얻을 수 있다.
PIN 다이오드(230) 상의 제2 보호층(234) 상에는 바이어스 전극(243)이 형성될 수 있다. 바이어스 전극(243)은 제2 보호층(234)에 있는 제4 컨택홀(234a)을 통해서 PIN 다이오드(230)의 상부 전극(233)과 연결되어, PIN 다이오드(230)에 바이어스 전압을 인가해줄 수 있다.
바이어스 전극(243) 상에는 베이스 기판(210) 전면을 덮는 제3 보호층(245)이 형성될 수 있다. 이 경우 제3 보호층(245)은 제1 보호층(226) 및 제2 보호층(234)과 모두 직접 접촉할 수 있다.
구체적으로 제3 보호층(245)은 PIN 다이오드(230)와 박막 트랜지스터(220)를 덮도록 형성되며, 105 ℃에서 1초 동안 수소 확산 거리가 9.9 X e-3 nm 초과의 무기물인 SiO2 또는 SiON으로 이루어질 수 있다.
제3 보호층(245)은 PIN 다이오드(230)와 박막 트랜지스터(220)를 모두 덮도록 형성되기 때문에, 별도의 수소 탈출 경로를 확보하기가 어려울 수 있다. 따라서 제3 보호층(245)은 SiNx와 같은 무기물로 이루어지지 않고, SiO2와 SiON와 같이 105 ℃에서 1초 동안 수소 확산 거리가 9.9 X e-3 nm 초과인 무기물로 이루어질 수 있다.
이와 같이 PIN 다이오드(230)의 측면을 둘러싸도록 형성된 제2 보호층(234)과 제2 보호층(234) 상에 형성된 제3 보호층(245)은 각각 수소 확산 거리가 다른 무기물로 이루어질 수 있다.
예를 들어 제2 보호층(234)은 SiNx로 형성되고, 제3 보호층(245)은 SiO2 또는 SiON로 형성되는 경우, 제2 보호층(234)은 제3 보호층(245) 대비 저굴절률층이 되고, 제3 보호층(245)은 제2 보호층(234) 대비 고굴절률층이 될 수 있다.
즉 제2 보호층(234)은 저굴절률층을 갖고, 제2 보호층(234) 상에 있는 제3 보호층(245)은 고굴절률층을 갖는 바, 상기와 같은 굴절률 차이에 의해서 PIN 다이오드(230)의 측면으로 조사되는 광은 측면의 외부 방향으로 산란되어 광이 측면으로 직접 조사되는 것이 최소화될 수 있다.
PIN 다이오드(230)에 광이 조사되는 경우 PIN 다이오드(230)의 상부면을 통해 입사되어 PIN층(232)을 통과하면서 전자 신호로 변환되는 것이 정상적이나, 일부 광은 PIN 다이오드(230)의 측면 방향으로 입사될 수도 있다.
따라서 본 발명과 같이 굴절률 차이를 갖는 보호층들을 PIN 다이오드(230)의 측면에 형성하는 경우, PIN 다이오드(230)의 상부면이 아닌 측면으로 조사되어 진입하는 광에 의한 영향을 최소화할 수 있다. 이에 따라 PIN 다이오드(230)의 안정성은 높아지고 오작동은 최소화됨으로써 PIN 다이오드(230)의 신뢰성이 향상될 수 있다.
또한 제2 보호층(234)과 제3 보호층(245) 사이에는 도 4와 같이 평탄화층(244)이 형성될 수 있다. 평탄화층(244)은 하부의 전극이나 소자들의 형태에 상관없이 상부면을 평탄화시켜 굴곡부를 최소화할 수 있다. 평탄화층(244)은 포토 아크릴(photo acryl; PAC)과 같은 아크릴계 수지와 같은 유기물로 이루어질 수 있으나, 이에 한정되는 것은 아니며 PR(Photo resist)과 같은 재료를 사용할 수도 있다.
이 경우 평탄화층(244)은 제3 보호층(245)과 직접 접촉할 뿐 아니라, 제1 보호층(226) 및 제2 보호층(234)과 직접 접촉할 수 있다.
게이트 패드부(GPA)와 데이터 패드부(DPA)는 도 2와 도 3을 참조하여 설명하도록 한다.
게이트 패드부(GPA)는 게이트 패드(223a'), 제1 게이트 연결 패드(225'), 제2 게이트 연결 패드(231') 및 게이트 접촉 패드(233')가 적층되도록 형성될 수 있다.
게이트 패드(223a')는 게이트 전극(223a)과 동일한 공정으로 형성되고, 제1 게이트 연결 패드(225')는 제1 전극(225a) 및 제2 전극(225b)과 동일한 공정으로 형성되고, 제2 게이트 연결 패드(231')는 하부 전극(231)과 동일한 공정으로 형성되며 및 게이트 접촉 패드(233')는 상부 전극(233)과 동일한 공정으로 형성될 수 있다.
게이트 패드부에도 제2 보호층(234)이 형성될 수 있으며, 제2 보호층(234)은 제1 게이트 연결 패드(225')와 제2 게이트 연결 패드(231') 사이에 형성될 수 있다.
이 경우 제2 보호층(234)은 게이트 연결 패드들(225', 231')이 접촉하도록 연결되는 컨택홀 영역에서는 개구 영역을 갖도록 형성될 수 있다.
또한 제3 보호층(245)은 게이트 접촉 패드(233')상에 형성되며, 제3 보호층(245)도 게이트 접촉 패드(233')가 하부의 제2 게이트 연결 패드(231')와 접촉하도록 연결되는 컨택홀 영역에서는 개구 영역을 갖도록 형성될 수 있다.
데이터 패드부(DPA)는 데이터 패드(225”), 데이터 연결 패드(231”) 및 데이터 접촉 패드(233”)가 적층되도록 형성될 수 있다.
데이터 패드(225”)는 제1 전극(225a) 및 제2 전극(225b)과 동일한 공정으로 형성되고, 데이터 연결 패드(231”)는 하부 전극(231)과 동일한 공정으로 형성되며 및 데이터 접촉 패드(233”)는 상부 전극(233)과 동일한 공정으로 형성될 수 있다.
데이터 패드부에도 제2 보호층(234)이 형성될 수 있으며, 제2 보호층(234)은 데이터 연결 패드(231”)와 데이터 접촉 패드(233”) 사이에 형성될 수 있다.
이 경우 제2 보호층(234)은 데이터 연결 패드(231”)와 데이터 접촉 패드(233”)가 접촉하도록 연결되는 컨택홀 영역에서는 개구 영역을 갖도록 형성될 수 있다.
또한 제3 보호층(245)은 데이터 접촉 패드(233”)상에 형성되며, 제3 보호층(245)도 데이터 연결 패드(231”)와 데이터 접촉 패드(233”)가 접촉하도록 연결되는 컨택홀 영역에서는 개구 영역을 갖도록 형성될 수 있다.
본 발명에 따른 어레이 기판(201) 상에는 PIN 다이오드(230)를 덮도록 신틸레이터층(Scintillator layer, 250)이 형성될 수 있다. 신틸레이터층(250)은 어레이 기판(201) 상에 직접 증착되어 형성될 수 있기 때문에, 어레이 기판(201) 상부면의 평탄화가 필요하다. 따라서 평탄화층(244)을 형성하여 상부면을 평탄화시킴으로써, 신틸레이터의 증착에 의한 신틸레이터층(250)의 형성이 용이하게 될 수 있도록 해줄 수 있다.
본 발명에 따른 디지털 엑스레이 검출기(200)는 다음과 같이 작동한다.
디지털 엑스레이 검출기(200)에 조사된 엑스레이는 신틸레이터층(250)에서 가시광선 영역의 광으로 변환된다. 가시광선 영역의 광은 PIN 다이오드(230)의 PIN층(232)에서 전자 신호로 변환이 된다.
구체적으로는 PIN층(232)에 가시광선 영역의 광이 조사되면 I형 반도체층이 P형 반도체층과 N형 반도체층에 의해 공핍(Depletion)이 되어 내부에 전기장이 발생하게 된다. 그리고 광에 의해 생성되는 정공과 전자가 전기장에 의해 드리프트(Drift)되어 각각 P형 반도체층과 N형 반도체층에서 수집된다.
PIN 다이오드(230)는 가시광선 영역의 광을 전자 신호로 변환하여 박막 트랜지스터(220)에 전달하게 된다. 이렇게 전달된 전자 신호는 박막 트랜지스터(220)와 연결된 데이터 라인(225)을 거쳐서 영상 신호로 표시되게 된다.
이상과 같이 본 발명에 대해서 예시한 도면을 참조로 하여 설명하였으나, 본 명세서에 개시된 실시 예와 도면에 의해 본 발명이 한정되는 것은 아니며, 본 발명의 기술사상의 범위 내에서 통상의 기술자에 의해 다양한 변형이 이루어질 수 있음은 자명하다. 아울러 앞서 본 발명의 실시 예를 설명하면서 본 발명의 구성에 따른 작용 효과를 명시적으로 기재하여 설명하지 않았을 지라도, 해당 구성에 의해 예측 가능한 효과 또한 인정되어야 함은 당연하다.
110 : 박막 트랜지스터 어레이 120 : 게이트 구동부
130 : 바이어스 공급부 140 : 전원전압 공급부
150 : 리드아웃 회로부 160 : 타이밍 제어부
200 : 디지털 엑스레이 검출기 201 : 어레이 기판
210 : 베이스 기판 220 : 박막 트랜지스터
221 : 액티브층 222 : 게이트 절연층
223 : 게이트 라인 223a : 게이트 전극
224 : 층간 절연층 224a, 224b : 제1 컨택홀, 제2 컨택홀
225 : 데이터 라인 225a, 225b : 제1 전극, 제2 전극
226 : 제1 보호층 226a : 제3 컨택홀
230 : PIN 다이오드 231 : 하부 전극
232 : PIN층 233 : 상부 전극
234 : 제2 보호층 234a : 제4 컨택홀
241 : 바이어스 라인 243 : 바이어스 전극
244 : 평탄화층 245 : 제3 보호층
250 : 신틸레이터층 223a' : 게이트 패드
225' : 제1 게이트 연결 패드 231' : 제2 게이트 연결 패드
233' : 게이트 접촉 패드 225”: 데이터 패드
231” : 데이터 연결 패드 233”: 데이터 접촉 패드

Claims (16)

  1. 베이스 기판;
    상기 베이스 기판 상에 있고, 액티브층, 게이트 전극, 상기 액티브층과 연결된 제1 전극 및 제2 전극을 포함하는 박막 트랜지스터;
    상기 박막 트랜지스터 상에 있는 제1 보호층;
    상기 제1 보호층 상에 있고, 상기 박막 트랜지스터와 연결된 하부 전극, 상기 하부 전극 상에 있는 PIN층 및 상기 PIN층 상에 있는 상부 전극을 포함하는 PIN 다이오드;
    상기 PIN 다이오드의 적어도 일부를 덮되, 상기 액티브층은 덮지 않는 제2 보호층;
    상기 PIN 다이오드 상에 있고, 상기 상부 전극과 연결된 바이어스 전극; 및
    상기 바이어스 전극 상에 있고, 상기 박막 트랜지스터와 상기 PIN 다이오드를 덮는 제3 보호층을 포함하는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판.
  2. 베이스 기판;
    상기 베이스 기판 상에 있고, 액티브층, 게이트 전극, 상기 액티브층과 연결된 제1 전극 및 제2 전극을 포함하는 박막 트랜지스터;
    상기 박막 트랜지스터 상에 있는 제1 보호층;
    상기 제1 보호층 상에 있고, 상기 박막 트랜지스터와 연결된 하부 전극, 상기 하부 전극 상에 있는 PIN층 및 상기 PIN층 상에 있는 상부 전극을 포함하는 PIN 다이오드;
    상기 PIN 다이오드의 적어도 일부를 덮되, 상기 박막 트랜지스터는 덮지 않는 제2 보호층;
    상기 PIN 다이오드 상에 있고, 상기 상부 전극과 연결된 바이어스 전극; 및
    상기 바이어스 전극 상에 있고, 상기 박막 트랜지스터와 상기 PIN 다이오드를 덮는 제3 보호층을 포함하고,
    상기 제3 보호층은 상기 제1 보호층 및 상기 제2 보호층과 직접 접촉하는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판.
  3. 제1항에 있어서,
    상기 제2 보호층과 상기 제3 보호층 사이에 평탄화층이 추가로 포함되고,
    상기 평탄화층은 상기 제1 보호층 및 상기 제2 보호층과 직접 접촉하는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판.
  4. 제1항에 있어서,
    상기 제2 보호층은 상기 PIN 다이오드의 전면을 덮는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판.
  5. 제1항에 있어서,
    상기 제2 보호층은 상기 PIN 다이오드의 테두리부를 덮는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판.
  6. 제1항에 있어서,
    상기 제2 보호층은 상기 박막 트랜지스터를 제외한 상기 베이스 기판 전면을 덮는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판.
  7. 제1항에 있어서,
    상기 제2 보호층은 상기 박막 트랜지스터의 게이트 전극을 추가로 덮는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판.
  8. 제1항에 있어서,
    상기 제2 보호층은 상기 박막 트랜지스터의 제1 컨택홀 또는 제2 컨택홀 중 하나를 추가로 덮는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판.
  9. 제1항에 있어서,
    상기 제2 보호층은 SiNx를 포함하는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판.
  10. 베이스 기판;
    상기 베이스 기판 상에 있고, 액티브층, 게이트 전극, 상기 액티브층과 연결된 제1 전극 및 제2 전극을 포함하는 박막 트랜지스터;
    상기 박막 트랜지스터 상에 있는 제1 보호층;
    상기 제1 보호층 상에 있고, 상기 박막 트랜지스터와 연결된 하부 전극, 상기 하부 전극 상에 있는 PIN층 및 상기 PIN층 상에 있는 상부 전극을 포함하는 PIN 다이오드;
    상기 PIN 다이오드의 적어도 일부를 덮되, 상기 박막 트랜지스터는 덮지 않는 제2 보호층;
    상기 PIN 다이오드 상에 있고, 상기 상부 전극과 연결된 바이어스 전극; 및
    상기 바이어스 전극 상에 있고, 상기 박막 트랜지스터와 상기 PIN 다이오드를 덮는 제3 보호층을 포함하고,
    상기 액티브층과 상기 제1 전극 및 상기 제2 전극 사이에는 층간 절연층이 있고,
    상기 액티브층은 상기 층간 절연층에 있는 제1 컨택홀과 제2 컨택홀을 통해 각각 상기 제1 전극 및 상기 제2 전극과 연결되는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판.
  11. 제10항에 있어서,
    상기 제1 보호층, 상기 층간 절연층 및 상기 제3 보호층은 SiO2 또는 SiON 중 하나를 포함하는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판.
  12. 제10항에 있어서,
    상기 제1 보호층은 SiNx를 포함하고,
    상기 제1 컨택홀과 상기 제2 컨택홀 중 적어도 하나는 SiNx로 덮이지 않는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판.
  13. 제1항에 있어서,
    상기 제2 보호층은 상기 PIN 다이오드의 측면과 직접적으로 접촉하도록 상기 PIN 다이오드의 측면을 덮고,
    상기 제3 보호층은 상기 PIN 다이오드의 측면을 둘러싸는 상기 제2 보호층과 직접적으로 접촉하도록 상기 PIN 다이오드의 측면을 덮는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판.
  14. 제1항에 있어서,
    상기 제2 보호층과 상기 제3 보호층은 서로 다른 굴절률을 갖는 무기 물질로 이루어지는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판.
  15. 제14항에 있어서,
    상기 제3 보호층은 상기 제2 보호층보다 높은 굴절률을 갖는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판.
  16. 제1항 내지 제15항 중 어느 한 항에 따른 엑스레이 검출기용 박막 트랜지스터 어레이 기판; 및
    상기 어레이 기판 상에 있는 신틸레이터(Scintillator)층을 포함하는 디지털 엑스레이 검출기.
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