KR20220047052A - 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판과 이를 포함하는 디지털 엑스레이 검출기 - Google Patents

디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판과 이를 포함하는 디지털 엑스레이 검출기 Download PDF

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공민석
강문수
김소영
박상호
박우성
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엘지디스플레이 주식회사
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Abstract

본 발명은 박막 트랜지스터와 PIN 다이오드 사이에 활성 영역의 전면을 덮도록 금속 차폐층을 배치하여, PIN 다이오드의 하부 전극과 데이터 라인 및 게이트 라인 간에 발생될 수 있는 기생 캐패시터의 발생 경로를 차단함으로써, 기생 캐패시터의 발생을 최소화할 수 있다.
또한 본 발명은 박막 트랜지스터와 PIN 다이오드 사이에 활성 영역의 전면을 덮도록 금속 차폐층을 배치하여, 박막 트랜지스터의 액티브층에 엑스레이가 직접적으로 노출되는 것을 차단함으로써, 높은 모빌리티를 갖는 소자에 문턱 전압의 네거티브 시프트(Negative Shift) 현상이 발생하는 것을 최소화할 수 있다.

Description

디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판과 이를 포함하는 디지털 엑스레이 검출기 {THIN FILM TRANSISTOR ARRAY SUBSTRATE FOR DIGITAL X-RAY DETECTOR AND THE DIGITAL X-RAY DETECTOR INCLUDING THE SAME}
본 명세서는 기생 캐패시터와 소자의 네거티브 시프트 현상의 발생을 최소화할 수 있는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판과 이를 포함하는 디지털 엑스레이 검출기에 관한 것이다.
엑스레이(X-ray)는 단파장이기 때문에 피사체를 쉽게 투과할 수 있다. 엑스레이의 투과량은 피사체 내부의 밀도에 따라 결정된다. 따라서 피사체를 투과한 엑스레이의 투과량을 검출함으로써 피사체의 내부 구조를 관측할 수 있다.
의학용으로 사용되고 있는 엑스레이 검사방법 중 하나로 필름인화방식이 있다. 하지만 필름인화방식의 경우 필름 촬영 후 인화 과정을 거쳐야 결과물을 확인할 수 있기 때문에, 결과물을 확인하기까지 많은 시간이 소요된다. 특히 필름인화방식의 경우 인화된 필름의 보관 및 보존에 있어서 많은 어려움이 있다.
이에 따라 최근에는 박막 트랜지스터(Thin Film Transistor)를 이용한 디지털 엑스레이 검출기(Digital X-ray Detector; DXD)가 개발되어 의학용으로 많이 사용되고 있다.
디지털 엑스레이 검출기는 피사체를 투과한 엑스레이의 투과량을 검출하여, 물체의 내부 상태를 디스플레이를 통해 외부로 표시하는 장치를 말한다.
따라서 디지털 엑스레이 검출기는 별도의 필름과 인화지를 사용하지 않고도 피사체의 내부 구조를 표시할 수 있고, 엑스레이 촬영 즉시 실시간으로 결과를 확인할 수 있는 장점이 있다.
디지털 엑스레이 검출기는 조사된 엑스레이를 가시광선 영역의 광으로 변환하는 신틸레이터(Scintillator)와, 가시 광선 영역의 광을 전자 신호로 변환하는 PIN 다이오드(PIN Diode)를 포함한다.
PIN 다이오드에 축적된 전하(Charge)는 구동 박막 트랜지스터와 연결된 데이터 라인을 통해 리드아웃 회로부에 전달되어 영상 신호로 표시되게 된다.
이 경우, 데이터 라인과 PIN 다이오드, 보다 구체적으로는 데이터 라인과 PIN 다이오드의 화소 전극 사이에 기생 캐패시터가 형성되는 경우 전하 전달의 왜곡율 및 노이즈가 증가하게 된다.
이와 마찬가지로 게이트 라인과 PIN 다이오드의 화소 전극 사이에도 기생 캐패시터가 형성되어 전하 전달의 왜곡율 및 노이즈가 증가할 수 있다.
특히, 복수의 데이터 라인과 게이트 라인은 서로 교차되도록 배열되어 복수의 화소 영역을 형성하고, 각각의 화소 영역에는 PIN 다이오드가 배치되기 때문에, 각각의 PIN 다이오드는 데이터 라인과 게이트 라인에 의해서 둘러싸이게 된다.
따라서, PIN 다이오드의 하부 전극과 PIN 다이오드의 둘레를 감싸는 데이터 라인 및 게이트 라인간에 발생될 수 있는 기생 캐패시터는 매우 광범위한 영역에서 형성될 수 있다.
한편, 디지털 엑스레이 검출기에 엑스레이가 조사되는 경우 구동 박막 트랜지스터 소자의 액티브층이 엑스레이에 노출되어, 소자에 문턱 전압의 네거티브 시프트(Negative Shift) 현상이 심하게 발생할 수 있다.
이렇게 소자에 문턱 전압의 네거티브 시프트 현상이 심하게 발생하는 경우, 이는 소자의 불량으로 이어질 수 있다.
이와 같이 디지털 엑스레이 검출기에서 기생 캐패시터와 소자의 네거티브 시프트 현상이 발생되는 경우 결국 디지털 엑스레이 검출기의 특성은 전체적으로 감소하게 된다.
이에 본 명세서의 발명자들은 기생 캐패시터와 소자의 네거티브 시프트 현상의 발생을 최소화하여 디지털 엑스레이 검출기의 특성을 향상시킬 수 있는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판과 이를 포함하는 디지털 엑스레이 검출기를 발명하였다.
본 명세서의 일 실시예에 따른 해결 과제는 PIN 다이오드의 하부 전극과 데이터 라인 및 게이트 라인 간의 기생 캐패시터의 발생을 최소화할 수 있는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판과 이를 포함하는 디지털 엑스레이 검출기를 제공하는 것이다.
본 명세서의 일 실시예에 따른 해결 과제는 전하 전달의 왜곡율 및 노이즈를 최소화할 수 있는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판과 이를 포함하는 디지털 엑스레이 검출기를 제공하는 것이다.
본 명세서의 일 실시예에 따른 해결 과제는 구동 박막 트랜지스터 소자가 엑스레이에 노출되는 것을 최소화할 수 있는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판과 이를 포함하는 디지털 엑스레이 검출기를 제공하는 것이다.
본 명세서의 일 실시예에 따른 해결 과제는 별도의 추가 공정 없이 패드 영역의 리드아웃 패드 전극과 게이트 패드 전극의 접촉 저항을 감소시킬 수 있는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판과 이를 포함하는 디지털 엑스레이 검출기를 제공하는 것이다.
본 명세서의 일 실시예에 따른 해결 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 명세서의 일 실시예에 따른 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판은 활성 영역과 패드 영역을 포함하는 베이스 기판, 활성 영역은, 베이스 기판 상에 있고, 제1 전극, 제2 전극, 액티브층 및 게이트 전극을 포함하는 박막 트랜지스터, 박막 트랜지스터 상에 있고, 활성 영역의 전면을 덮되 제1 전극과 제2 전극 중 적어도 하나에 대응되는 관통홀을 포함하는 금속 차폐층 및 금속 차폐층 상에 있고, 하부 전극, PIN 층 및 상부 전극을 포함하는 PIN 다이오드를 포함한다.
이와 같이 박막 트랜지스터와 PIN 다이오드 사이에 있는 금속 차폐층이 활성 영역의 전면을 덮도록 배치됨으로써, PIN 다이오드의 하부 전극과 데이터 라인 및 게이트 라인 간의 기생 캐패시터의 발생을 최소화하고, 구동 박막 트랜지스터 소자가 엑스레이에 노출되는 것을 최소화할 수 있다.
일 실시예로 관통홀은 제1 전극에 대응되는 제1 관통홀과 제2 전극에 대응되는 제2 관통홀로 이루어질 수 있다.
하부 전극은 제2 관통홀을 통과하여 제2 전극과 전기적으로 연결될 수 있다. 금속 차폐층은 제1 전극, 제2 전극 및 하부 전극과 전기적으로 연결되지 않고, 금속 차폐층에는 전압이 인가되지 않을 수 있다.
다른 일 실시예로 관통홀은 제1 전극에 대응되는 제1 관통홀로 이루어질 수 있다.
하부 전극과 제2 전극은 금속 차페층을 사이에 두고 금속 차폐층과 접촉하여 전기적으로 연결될 수 있다. 금속 차폐층에는 하부 전극과 동일한 전압이 인가될 수 있다.
또 다른 일 실시예로 관통홀은 제2 전극에 대응되는 제2 관통홀로 이루어질 수 있다.
금속 차폐층은 제1 전극과 접촉하여 전기적으로 연결될 수 있다. 금속 차폐층에는 제1 전극과 동일한 전압이 인가될 수 있다.
패드 영역은 리드아웃 패드부와 게이트 패드부를 포함하고, 리드아웃 패드부는 리드아웃 패드, 제1 리드아웃 연결 패드, 제2 리드아웃 연결 패드 및 리드아웃 접촉 패드를 포함하는 리드아웃 패드 전극을 포함하고, 게이트 패드부는 게이트 패드, 제1 게이트 연결 패드, 제2 게이트 연결 패드, 제3 게이트 연결 패드 및 게이트 접촉 패드를 포함하는 게이트 패드 전극을 포함할 수 있다.
이 경우, 제1 리드아웃 연결 패드와 제2 게이트 연결 패드는 금속 차폐층과 동일한 재질을 갖고 동일한 층에 있을 수 있다.
이와 같이, 활성 영역의 금속 차폐층을 형성하는 공정을 이용하여 리드아웃 패드 전극과 게이트 패드 전극에 활성 영역의 금속 차폐층과 동일한 재질의 금속층을 추가함으로써, 별도의 추가 공정 없이도 패드 영역의 리드아웃 패드 전극과 게이트 패드 전극의 접촉 저항을 감소시킬 수 있다.
본 명세서의 일 실시예에 따른 디지털 엑스레이 검출기는 본 명세서에 따른 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판 및 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판 상에 있는 신틸레이터(Scintillator)층을 포함한다.
본 명세서의 실시예에 따르면, 박막 트랜지스터와 PIN 다이오드 사이에 활성 영역의 전면을 덮도록 금속 차폐층을 배치하여, PIN 다이오드의 하부 전극과 데이터 라인 및 게이트 라인 간에 발생될 수 있는 기생 캐패시터의 발생 경로를 차단함으로써, 기생 캐패시터의 발생을 최소화할 수 있다.
또한, 본 명세서의 실시예에 따르면, PIN 다이오드의 하부 전극과 데이터 라인 및 게이트 라인 간의 기생 캐패시터의 발생을 최소화함으로써, PIN 다이오드로부터 축적된 전하가 리드아웃 회로부에 전달될 경우 발생될 수 있는 전하 전달의 왜곡율 및 노이즈를 최소화할 수 있다.
또한, 본 명세서의 실시예에 따르면, 박막 트랜지스터와 PIN 다이오드 사이에 활성 영역의 전면을 덮도록 금속 차폐층을 배치하여, 박막 트랜지스터의 액티브층에 엑스레이가 직접적으로 노출되는 것을 차단함으로써, 높은 모빌리티를 갖는 소자에 문턱 전압의 네거티브 시프트(Negative Shift) 현상이 발생하는 것을 최소화할 수 있다.
또한, 본 명세서의 실시예에 따르면, 활성 영역의 금속 차폐층을 형성하는 공정을 이용하여 리드아웃 패드 전극과 게이트 패드 전극에 활성 영역의 금속 차폐층과 동일한 재질의 금속층을 추가함으로써, 별도의 추가 공정 없이도 패드 영역의 리드아웃 패드 전극과 게이트 패드 전극의 접촉 저항을 감소시킬 수 있다.
본 명세서의 효과는 이상에서 언급한 효과에 제한되지 않으며, 언급되지 않은 또 다른 효과는 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 디지털 엑스레이 검출기를 개략적으로 설명하기 위한 블록도이다.
도 2는 본 명세서의 일 실시예에 따른 하나의 화소 영역에 대응되는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판에 대한 평면도이다.
도 3은 본 명세서의 일 실시예에 따른 하나의 화소 영역에 대응되는 디지털 엑스레이 검출기에 대한 단면도이다.
도 4는 본 명세서의 다른 일 실시예에 따른 하나의 화소 영역에 대응되는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판에 대한 평면도이다.
도 5는 본 명세서의 다른 일 실시예에 따른 하나의 화소 영역에 대응되는 디지털 엑스레이 검출기에 대한 단면도이다.
도 6은 본 명세서의 또 다른 일 실시예에 따른 하나의 화소 영역에 대응되는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판에 대한 평면도이다.
도 7은 본 명세서의 또 다른 일 실시예에 따른 하나의 화소 영역에 대응되는 디지털 엑스레이 검출기에 대한 단면도이다.
도 8(a) ~ 도 8(l)은 본 명세서의 일 실시예에 따른 하나의 화소 영역에 대응되는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판의 공정도이다.
도 9(a) ~ 도 9(c)는 본 명세서의 다양한 실시예에 따른 금속 차폐층의 평면도이다.
도 10은 비교예와 실시예에 따른 캐패시터의 변화를 비교한 표이다.
본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 명세서는 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서가 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서는 청구항의 범주에 의해 정의될 뿐이다.
본 명세서의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서가 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 명세서를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간 적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 명세서의 기술적 사상 내에서 제2 구성요소일 수도 있다.
본 명세서의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하에서는, 본 발명의 몇몇 실시예에 따른 기생 캐패시터와 소자의 네거티브 시프트 현상의 발생을 최소화하여 디지털 엑스레이 검출기의 특성을 향상시킬 수 있는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판과 이를 포함하는 디지털 엑스레이 검출기를 설명하도록 한다.
도 1은 디지털 엑스레이 검출기를 개략적으로 설명하기 위한 블록도이다. 디지털 엑스레이 검출기는 박막 트랜지스터 어레이(110), 게이트 구동부(120), 바이어스 공급부(130), 리드아웃 회로부(140) 및 타이밍 제어부(150)를 포함할 수 있다.
박막 트랜지스터 어레이(110)는 일 방향으로 배열된 복수의 게이트 라인들(Gate Line, GL)과 게이트 라인들(GL)과 직교하도록 일 방향으로 배열된 복수의 데이터 라인들(Data Line, DL)에 의해 정의된 복수의 셀 영역을 포함할 수 있다.
셀 영역들은 매트릭스 형태로 배열되고, 각각의 셀 영역은 광 감지 화소들(Pixel, P)이 형성된 화소 영역을 포함할 수 있다. 박막 트랜지스터 어레이(110)는 엑스레이 소스(X-ray Source)로부터 방출된 엑스레이를 감지하고, 감지된 엑스레이를 광전 변환하여 전기적인 검출 신호로 출력할 수 있다.
각각의 광 감지 화소는 신틸레이터(Scintillator)에 의해 엑스레이로부터 변환된 가시광선 영역의 광을 전자 신호로 변환하여 출력하는 PIN 다이오드(PIN Diode)와, PIN 다이오드로부터 출력된 검출 신호를 리드아웃 회로부(140)에 전달하는 구동 박막 트랜지스터(Thin Film Transistor, TFT)를 각각 포함할 수 있다. PIN 다이오드의 일측은 박막 트랜지스터와 연결되고 타측은 바이어스 라인(Bias Line, BL)에 연결될 수 있다.
박막 트랜지스터의 게이트 전극은 스캔 신호를 전달하는 게이트 라인(GL)에 연결되고, 소스/드레인 전극은 각각 PIN 다이오드와 PIN 다이오드로부터 출력된 검출 신호를 전달하는 데이터 라인(DL)에 연결될 수 있다. 바이어스 라인(BL)은 데이터 라인(DL)과 서로 평행하게 배열될 수 있다.
게이트 구동부(120)는 게이트 라인(GL)들을 통해 광 감지 화소들의 박막 트랜지스터에 게이트 신호들을 순차적으로 인가할 수 있다. 광 감지 화소들의 박막 트랜지스터들은 게이트 온 전압 레벨을 갖는 게이트 신호에 응답하여 턴-온(Turn-On) 될 수 있다.
바이어스 공급부(130)는 바이어스 라인들(BL)을 통해 광 감지 화소들에 구동 전압을 인가할 수 있다. 바이어스 공급부(130)는 PIN 다이오드에 리버스 바이어스(Reverse Bias) 또는 포워드 바이어스(Forward Bias)를 선택적으로 인가할 수 있다.
리드아웃 회로부(140)는 게이트 구동부(120)의 게이트 신호에 응답하여 턴-온된 박막 트랜지스터로부터 전달되는 검출 신호를 리드아웃할 수 있다. 즉 PIN 다이오드로부터 출력된 검출 신호는 박막 트랜지스터와 데이터 라인(DL)을 통해 리드아웃 회로부(140)로 입력될 수 있다.
리드아웃 회로부(140)는 오프셋 이미지를 리드아웃하는 오프셋 리드아웃 구간과, 엑스레이 노광 후의 검출 신호를 리드아웃하는 엑스레이 리드아웃 구간에 광 감지 화소들로부터 출력되는 검출신호를 리드아웃할 수 있다.
리드아웃 회로부(140)는 신호 검출부 및 멀티플렉서 등을 포함할 수 있다. 신호 검출부에는 데이터 라인들(DL)과 일대일 대응하는 복수의 증폭 회로부를 포함하고, 각 증폭 회로부는 증폭기, 커패시터 및 리셋 소자 등이 포함될 수 있다.
타이밍 제어부(150)는 개시신호 및 클럭신호 등을 생성하여 게이트 구동부(120)에 공급함으로써, 게이트 구동부(120)의 동작을 제어할 수 있다. 또한 타이밍 제어부(150)는 리드아웃 제어신호 및 리드아웃 클럭신호 등을 생성하여 리드아웃 회로부(140)에 공급함으로써, 리드아웃 회로부(140)의 동작을 제어할 수 있다.
도 2는 본 명세서의 일 실시예에 따른 하나의 화소 영역에 대응되는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판에 대한 평면도이고, 도 3은 본 명세서의 일 실시예에 따른 하나의 화소 영역에 대응되는 디지털 엑스레이 검출기에 대한 단면도이다.
또한, 도 8(a) ~ 도 8(l)은 본 명세서의 일 실시예에 따른 하나의 화소 영역에 대응되는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판의 공정도인 바, 이하에서는 도 2, 도 3 및 도 8(a) ~ 도 8(l)을 참조하여 자세히 설명하도록 한다.
디지털 엑스레이 검출기(200)는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판(210)과 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판(210) 상에 있는 신틸레이터(Scintillator: 280)층을 포함한다.
디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판(210)은 베이스 기판(211)을 포함한다.
베이스 기판(211)은 유리 재질의 기판을 사용할 수 있지만 이에 한정되는 것은 아니며, 플렉서블(Flexible) 디지털 엑스레이 검출기에 적용되는 경우 유연성 성질을 갖는 폴리이미드(Polyimide) 재질의 기판을 사용할 수도 있다.
베이스 기판(211)은 활성 영역(Active Area: AA)과 패드 영역(Pad Area: PDA)를 포함한다.
활성 영역(AA)은 박막 트랜지스터(220)와 PIN 다이오드(240) 등이 포함되는 영역이고, 패드 영역(PDA)은 리드아웃 패드부(ROPAD)와 게이트 패드부(GPAD)가 포함되는 영역이다.
이하에서는 먼저, 활성 영역(AA)에 포함되는 구성들을 중심으로 먼저 설명하도록 한다.
베이스 기판(211)에는 서로 직교하도록 교차하여 배열된 복수의 게이트 라인(223)과 복수의 데이터 라인(225)이 있다.
이와 같이 배열된 복수의 게이트 라인(223)과 복수의 데이터 라인(225)에 의해서 복수의 셀 영역이 정의된다. 각각의 셀 영역은 화소(P)가 대응됨으로써 복수의 화소 영역이 정의된다. 게이트 라인(223)과 데이터 라인(225)에 대응되는 영역은 화소 영역들 간의 경계 영역으로 정의될 수 있다.
하나의 화소 당 각각의 박막 트랜지스터(220)와 PIN 다이오드(240)가 대응되도록 배치되어, 복수의 화소 영역을 갖는 어레이 기판에는 복수의 박막 트랜지스터(220)와 복수의 PIN 다이오드(240)가 형성될 수 있다.
이하에서는 하나의 화소에 대응되는 박막 트랜지스터(220)와 PIN 다이오드(240)를 기준으로 설명을 하도록 하며, 특별한 설명이 없는 한 인접한 화소에도 동일하게 적용된다.
베이스 기판(211) 상에는 제1 전극(225a), 제2 전극(225b), 게이트 전극(223a) 및 액티브층(221)을 포함하는 박막 트랜지스터(220)가 형성된다.
베이스 기판(211)과 박막 트랜지스터(220) 사이에는 버퍼층(213)이 형성될 수 있다. 이 경우 버퍼층(213)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)의 무기물로 이루어질 수 있으며, 다층의 멀티 버퍼층으로 형성될 수도 있다.
버퍼층(213) 상에는 도 8(a)와 같이 액티브층(221)이 형성된다. 액티브층(221)은 IGZO(Indium Gallium Zinc Oxide)와 같은 산화물(Oxide) 반도체 물질로 형성될 수 있지만 이에 한정되는 것은 아니며, 저온 폴리 실리콘(Low Temperature Polycrystalline Silicon: LTPS)이나 비정질 실리콘(a-Si)으로 형성될 수도 있다.
액티브층(221)은 일 예로 채널 영역과 채널 영역을 사이에 둔 도체화 영역들을 포함할 수 있다. 구체적으로 도체화 영역들은 제1 전극(225a)과 직접 접촉하여 연결되는 제1 도체화 영역과 제2 전극(225b)과 직접 접촉하여 연결되는 제2 도체화 영역으로 나뉠 수 있다.
액티브층(221)의 도체화 영역들은 액티브층(221)의 양 끝단 영역이 도체화됨으로써 형성될 수 있으며, 도체화 처리 방법은 건식 식각에 의한 방법, 수소 플라즈마 처리, 헬륨 플라즈마 처리 등과 같은 다양한 방법들을 사용할 수 있다.
액티브층(221) 상에는 게이트 전극(223a)이 형성되고, 액티브층(221)과 게이트 전극(223a) 사이에는 게이트 절연층(222)이 형성되어, 액티브층(221)과 게이트 전극(223a)을 서로 절연시켜 줄 수 있다.
즉 게이트 절연층(222)상에는 액티브층(221)의 채널 영역에 대응되도록 게이트 전극(223a)이 형성될 수 있다. 게이트 전극(223a)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 하나 또는 이들의 합금일 수 있으며, 단일층 또는 다중층으로 이루어질 수 있다.
게이트 전극(223a)은 도 8(b)에 도시된 바와 같이, 게이트 라인(223)으로부터 연장되어 형성될 수 있다.
또한, 게이트 라인(223)과 게이트 전극(223a)이 일치되어 게이트 전극(223a)은 게이트 라인(223) 내에 형성될 수도 있다. 이에 따라 게이트 라인(223)과 게이트 전극(223a)은 동일층에 형성될 수 있다.
무기물로 이루어진 게이트 절연층(222)은 게이트 전극(223a)에 대응되도록 형성되며, 효과적인 절연을 위하여 게이트 전극(223a)과 동일하거나 더 넓은 면적을 갖도록 형성될 수 있다.
게이트 전극(223a)과 게이트 절연층(222)은 액티브층(221)의 중심부에 대응되도록 형성될 수 있다. 이에 따라 게이트 전극(223a)에 의해서 덮이지 않고 노출되는 액티브층(221)의 영역, 즉 채널 영역 이외의 액티브층(221)의 양 끝단은 제1 도체화 영역과 제2 도체화 영역이 될 수 있다.
이 경우 제1 도체화 영역과 제2 도체화 영역은 각각 드레인(Drain) 영역과 소스(Source) 영역이 될 수 있다.
액티브층(221)의 소스 영역은 드레인 영역보다 PIN 다이오드(240)와 가까운 곳에 배치될 수 있지만, 이에 한정되는 것은 아니며 소스 영역과 드레인 영역의 위치는 서로 바뀔 수도 있다.
게이트 전극(223a) 상에는 베이스 기판(211)을 덮도록 무기물로 이루어진 층간 절연층(224)이 형성될 수 있으며, 층간 절연층(224) 상에는 제1 전극(225a)과 제2 전극(225b)이 형성될 수 있다.
제1 전극(225a)과 제2 전극(225b)은 게이트 전극(223a)을 사이에 둔 액티브층(221)의 양쪽에 각각 대응되도록 형성될 수 있다.
액티브층(221)과 제1 전극(225a) 및 제2 전극(225b)이 각각 겹쳐지는 영역에 대응하여, 층간 절연층(224)에는 도 8(c)에 도시된 바와 같이 제1 컨택홀(224a)과 제2 컨택홀(224b)이 각각 형성될 수 있다.
구체적으로 액티브층(221)의 드레인 영역에 대응되도록 제1 컨택홀(224a)이 형성되고, 소스 영역에 대응되도록 제2 컨택홀(224b)이 형성될 수 있다.
이에 따라 제1 전극(225a)은 제1 컨택홀(224a)을 통해 액티브층(221)의 드레인 영역과 연결되며, 제2 전극(225b)은 제2 컨택홀(224b)을 통해 액티브층(221)의 소스 영역과 연결될 수 있다.
이에 따라 드레인 영역에 연결되는 제1 전극(225a)은 드레인 전극이 되고, 소스 영역과 연결되는 제2 전극(225b)는 소스 전극이 될 수 있다.
제1 전극(225a)과 제2 전극(225b)은 도 8(d)에 도시된 바와 같이 데이터 라인(225)으로부터 연장되어 형성될 수 있으며, 데이터 라인(225)과 동일한 층에 형성될 수 있다.
데이터 라인(225)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 하나 또는 이들의 합금으로 이루어질 수 있지만 이에 한정되는 것은 아니다.
박막 트랜지스터(220) 상에는 제1 패시베이션층(226)이 베이스 기판(211)의 전면을 덮도록 형성될 수 있다.
제1 패시베이션층(226)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)과 같은 무기물로 이루어질 수 있으나 이에 한정되는 것은 아니다. 제1 패시베이션층(226)은 하부의 박막 트랜지스터(220), 특히 액티브층(221)을 보호하는 역할을 할 수 있다.
제1 패시베이션층(226)에는 도 8(e)와 같이 제2 전극(225b)의 일면에 대응되도록 제3 컨택홀(226h)이 형성될 수 있다.
제1 패시베이션층(226) 상에는 도 8(f)에 도시된 바와 같이, 활성 영역(AA)의 전면을 덮되 제1 전극(225a)과 제2 전극(225b) 중 적어도 하나에 대응되는 관통홀(230a, 230b)을 포함하는 금속 차폐층(230)이 형성된다.
금속 차폐층(230)은 도 9(a)에 도시된 바와 같이, 제1 관통홀(230a)과 제2 관통홀(230b)를 제외한 모든 활성 영역을 덮도록 형성된다.
금속 차폐층(230)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 하나 또는 이들의 합금으로 이루어질 수 있지만 이에 한정되는 것은 아니다.
관통홀(230a, 230b)은 제1 전극(225a)에 대응되는 제1 관통홀(230a)과 제2 전극(225b)에 대응되는 제2 관통홀(230b)로 이루어질 수 있다.
구체적으로, 제1 전극(225a)에 대응되는 제1 관통홀(230a)은 제1 전극(225a)의 제1 컨택홀(224a)에 대응되는 위치에 형성될 수 있으나 이에 한정되는 것은 아니다.
또한, 제1 전극(225a)에 대응되는 제1 관통홀(230a)은 제1 전극(225a)보다 좁은 면적으로 형성되어 제1 관통홀(230a)이 제1 전극(225a)의 내측에 위치할 수 있다.
다만, 이에 한정되는 것은 아니며, 제1 관통홀(230a)은 제1 전극(225a)보다 넓은 면적으로 형성되어 제1 전극(225a)이 제1 관통홀(230a)의 내측에 위치할 수도 있다.
제2 전극(225b)에 대응되는 제2 관통홀(230b)은 제2 전극(225b)의 제2 컨택홀(224b)과 대응되지 않는 위치에 형성될 수 있다.
예를 들어, 제2 컨택홀(224b)은 제2 전극(225b)의 일측의 일면에 대응되도록 형성될 수 있고, 제2 관통홀(230b)은 제2 전극(225b)의 타측의 타면에 대응되도록 형성될 수 있다.
이와 같이, 제2 관통홀(230b)과 제2 컨택홀(224b)이 서로 대응되지 않는 위치에 형성되는 경우, 제2 전극(225b)는 제1 전극(225a)보다 넓은 면적을 갖도록 형성될 수 있다.
다만, 이에 한정되는 것은 아니며 제2 전극(225b)에 대응되는 제2 관통홀(230b)은 제2 전극(225b)의 제2 컨택홀(224b)에 대응되는 위치에 형성될 수도 있다.
또한, 제2 전극(225b)에 대응되는 제2 관통홀(230b)은 제2 전극(225b)보다 좁은 면적으로 형성되어 제2 관통홀(230b)이 제2 전극(225b)의 내측에 위치할 수 있다.
다만, 이에 한정되는 것은 아니며, 제2 관통홀(230b)은 제2 전극(225b)보다 넓은 면적으로 형성되어 제2 전극(225b)이 제2 관통홀(230b)의 내측에 위치할 수도 있다.
금속 차폐층(230) 상에는 제2 패시베이션층(236)이 베이스 기판(211)의 전면을 덮도록 형성될 수 있다.
제2 패시베이션층(236)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)과 같은 무기물로 이루어질 수 있으나 이에 한정되는 것은 아니다. 제2 패시베이션층(236)은 하부의 박막 트랜지스터(220), 특히 액티브층(221)을 보호하는 역할을 할 수 있다.
제2 패시베이션층(236)에는 도 8(g)에 도시된 바와 같이, 제4 컨택홀(236h)이 형성될 수 있다. 제4 컨택홀(236h)는 제3 컨택홀(226h)에 대응되도록 형성될 수 있다.
제2 패시베이션층(236) 상에는 PIN 다이오드(240)가 형성되어 하부의 박막 트랜지스터(220)와 전기적으로 연결된다. PIN 다이오드(240)는 화소 영역에 배치될 수 있다.
PIN 다이오드(240)는 박막 트랜지스터(220)와 연결되는 하부 전극(241), 하부 전극(241) 상에 있는 PIN 층(242) 및 PIN 층(242) 상에 있는 상부 전극(243)을 포함할 수 있다.
하부 전극(241)은 PIN 다이오드(240)에 있어서 화소 전극의 역할을 할 수 있다. 하부 전극(241)은 PIN 다이오드(240)의 특성에 따라 몰리브덴(Mo)과 같은 불투명한 금속이나 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide)와 같은 투명한 산화물 중 하나 이상의 물질로 이루어질 수 있다.
하부 전극(241)은 도 8(h)에 도시된 바와 같이, 제1 패시베이션층(226)의 컨택홀인 제3 컨택홀(226h)과 제2 패시베이션층(236)의 컨택홀인 제4 컨택홀(236h)을 통해 박막 트랜지스터(220)의 제2 전극(225b)과 접촉하도록 연결되어, 박막 트랜지스터(220)는 PIN 다이오드(240)와 전기적으로 연결될 수 있다.
이 경우, 하부 전극(241)은 금속 차폐층(230)의 제2 관통홀(230b)을 통과하여 제2 전극(225b)과 전기적으로 연결될 수 있다.
이에 따라, 금속 차폐층(230)은 박막 트랜지스터(220)의 제1 전극(225a), 제2 전극(225b) 및 PIN 다이오드(240)의 하부 전극(241)과 전기적으로 연결되지 않는다.
따라서, 금속 차폐층(230)에는 전압이 인가되지 않는다.
이와 같이, 금속 차폐층(230)에는 전압이 인가되지 않음으로써 활성 영역(AA) 내에 위치하는 금속 차폐층(230)의 경우 외부 정전기 유입을 최소화할 수 있다.
또한, 공정 진행 중 이물질 유입으로 인하여 쇼트(Short)가 발생하는 경우에도 금속 차폐층(230)에는 전압이 인가되지 않기 때문에, 쇼트 불량이 발생되지 않아 우수한 공정성과 불량률을 감소할 수 있다.
본 명세서의 일 실시예와 같이 박막 트랜지스터(220)와 PIN 다이오드(240) 사이에 활성 영역(AA)의 전면을 덮도록 금속 차폐층(230)을 배치함으로써, PIN 다이오드(240)의 하부 전극(241)과 데이터 라인(225) 및 게이트 라인(223) 간에 발생될 수 있는 기생 캐패시터의 발생 경로를 차단할 수 있다.
PIN 다이오드(240)의 하부 전극(241)과 데이터 라인(225) 및 게이트 라인(223) 간에 발생될 수 있는 기생 캐패시터의 발생 경로를 차단함으로써, 기생 캐패시터의 발생을 최소화할 수 있다.
도 10은 비교예와 실시예에 따른 캐패시터의 변화를 비교한 표이다.
비교예와 실시예는 17*17 Oxide TFT 구조를 갖는 디지털 엑스레이 검출기에서, 금속 차폐층의 유무를 제외하고는 다른 구성은 동일한 상태로 게이트 라인과 데이터 라인의 캐패시터 변화를 측정하였다.
도 10에서 확인할 수 있는 것처럼, 게이트 라인의 총 캐패시터는 비교예 대비 실시예에서 약 38%가 감소되는 것을 확인할 수 있다.
특히, 게이트 라인과 데이터 라인간의 캐패시터(Cgd)와 게이트 라인과 바이어스 라인간의 캐패시터(Cgp)는 거의 변화가 없지만, 게이트 라인과 PIN 다이오드의 하부 전극간의 캐패시터(Cgp)는 약 95%가 대폭 감소하는 것을 확인할 수 있다.
이에 따라 실시예와 같이 금속 차폐층을 구비하는 경우 게이트 라인과 PIN 다이오드의 하부 전극간의 기생 캐패시터가 대폭적으로 감소하는 것을 알 수 있다.
또한, 데이터 라인의 총 캐패시터는 비교예 대비 실시예에서 약 37%가 감소되는 것을 확인할 수 있다.
특히, 데이터 라인과 게이트 라인간의 캐패시터(Cdg)와 데이터 라인과 바이어스 라인간의 캐패시터(Cdp)는 거의 변화가 없지만, 데이터 라인과 PIN 다이오드의 하부 전극간의 캐패시터(Cdp)는 약 95%가 대폭 감소하는 것을 확인할 수 있다.
이에 따라 실시예와 같이 금속 차폐층을 구비하는 경우 데이터 라인과 PIN 다이오드의 하부 전극간의 기생 캐패시터가 대폭적으로 감소하는 것을 알 수 있다.
이렇게 기생 캐패시터의 발생이 최소화되는 경우 PIN 다이오드(240)로부터 축적된 전하가 리드아웃 회로부에 전달될 경우 발생될 수 있는 전하 전달의 왜곡율 및 노이즈를 최소화할 수 있다.
또한, 박막 트랜지스터(220)와 PIN 다이오드(240) 사이에 활성 영역(AA)의 전면을 덮도록 금속 차폐층(230)을 배치함으로써, 박막 트랜지스터(220)의 액티브층(221)에 엑스레이가 직접적으로 노출되는 것을 차단할 수 있다.
이렇게 박막 트랜지스터(220)의 액티브층(221)에 엑스레이가 직접적으로 노출되는 것을 차단함으로써, 높은 모빌리티를 갖는 소자에 문턱 전압의 네거티브 시프트(Negative Shift) 현상이 발생하는 것을 최소화할 수 있다.
하부 전극(241) 상에는 신틸레이터(Scintillator)를 통해 엑스레이에서 변환된 가시광을 전기적인 신호로 변환하는 PIN 층(242)이 형성될 수 있다.
PIN 층(242)은 n형 불순물이 포함된 n형 반도체층, 진성(Intrinsic) 반도체층, p형 불순물이 포함된 p형 반도체층이 하부 전극(241)에서부터 차례대로 적층되어 형성될 수 있다.
진성 반도체층은 n형 반도체층 및 p형 반도체층보다 상대적으로 두껍게 형성될 수 있다. PIN 층(242)은 엑스레이 소스로부터 방출된 엑스레이를 전기적인 신호로 변환할 수 있는 물질을 포함하도록 이루어지며, 예를 들어 a-Se, HgI2, CdTe, PbO, PbI2, BiI3, GaAs, Ge와 같은 물질들을 포함할 수 있다.
PIN 층(242) 상에는 도 8(i)에 도시된 바와 같이, 상부 전극(243)이 형성될 수 있다. 상부 전극(243)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide)와 같은 투명한 산화물 중 하나 이상의 물질로 이루어져 PIN 다이오드(240)의 필 팩터(Fill Factor)를 향상시킬 수 있다.
PIN 다이오드(240) 상에는 도 8(j)에 도시된 바와 같이, 제3 패시베이션층(246)이 형성된다. 제3 패시베이션층(246)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)과 같은 무기물로 이루어질 수 있으나 이에 한정되는 것은 아니다. 제3 패시베이션층(246)은 측면까지 모두 덮도록 형성되어 PIN 다이오드(240)의 측면을 수분이나 기타 이물질로부터 보호할 수 있다.
제3 패시베이션층(246) 상에는 제1 평탄화층(250)이 PIN 다이오드(240)를 포함한 베이스 기판(211) 전면을 덮도록 형성될 수 있다.
제1 평탄화층(250)은 PAC(Photo Acryl)과 같은 유기물로 이루어질 수 있으나 이에 한정되는 것은 아니다.
제1 평탄화층(250) 상에는 바이어스 전극(261)이 형성될 수 있다. 바이어스 전극(261)은 도 8(k)에 도시된 바와 같이, 제1 평탄화층(250)의 컨택홀인 제6 컨택홀(250h)을 통해서 PIN 다이오드(240)의 상부 전극(243)과 연결되어, PIN 다이오드(240)에 바이어스 전압을 인가해줄 수 있다.
이 경우 제6 컨택홀(250h)은 제3 패시베이션층(246)의 컨택홀인 제5 컨택홀(246h)에 대응되도록 형성될 수 있다.
바이어스 전극(261)은 도 8(l)에 도시된 바와 같이, 데이터 라인(225)과 평행하게 배열된 바이어스 라인(260)으로부터 분기되어 형성될 수 있다.
바이어스 라인(260) 상에는 제4 패시베이션층(266)이 형성되고, 제4 패시베이션층(266) 상에는 제2 평탄화층(270)이 형성될 수 있다.
제2 평탄화층(270)은 PAC(Photo Acryl)과 같은 유기물로 이루어질 수 있으나 이에 한정되는 것은 아니다.
제2 평탄화층(270) 상에는 PIN 다이오드(240)를 덮도록 신틸레이터층(Scintillator layer, 280)이 형성될 수 있다.
구체적으로 신틸레이터층(280)은 박막 트랜지스터(220)와 PIN 다이오드(240) 상에 박막 트랜지스터(220)와 PIN 다이오드(240)를 덮도록 위치한다.
신틸레이터층(280)은 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판 상에 직접 증착되어 형성될 수 있기 때문에, 신틸레이터층(280) 하부면의 평탄화가 필요할 수 있다.
따라서 제2 평탄화층(270)을 형성하여 신틸레이터층(280)의 하부면을 평탄화시킴으로써, 신틸레이터의 증착에 의한 신틸레이터층(280)의 형성이 용이하게 될 수 있도록 해줄 수 있다.
신틸레이터층(280)은 복수의 주상 결정상들을 갖도록 수직 방향으로 성장되어, 복수의 신틸레이터 주상 결정들이 나란히 배열되는 형태로 형성될 수 있지만 이에 한정되는 것은 아니다. 신틸레이터는 요오드화 세슘(CsI)과 같은 물질로 이루어질 수 있지만 이에 한정되는 것은 아니다.
한편, 패드 영역(PDA)은 리드아웃 패드부(ROPAD)와 게이트 패드부(GPAD)를 포함한다.
리드아웃 패드부(ROPAD)는 리드아웃 패드(325), 제1 리드아웃 연결 패드(330), 제2 리드아웃 연결 패드(341) 및 리드아웃 접촉 패드(360)를 포함하는 리드아웃 패드 전극(301)을 포함한다.
리드아웃 패드(325)는 제1 전극(225a) 및 제2 전극(225b)과 동일한 재질을 갖고 동일한 층에 있고, 제1 리드아웃 연결 패드(330)는 금속 차폐층(230)과 동일한 재질을 갖고 동일한 층에 있으며, 제2 리드아웃 연결 패드(341)는 하부 전극(241)과 동일한 재질을 갖고 동일한 층에 있고, 리드아웃 접촉 패드(360)는 바이어스 전극(261)과 동일한 재질을 갖고 동일한 층에 있을 수 있다.
리드아웃 접촉 패드(360) 상에는 리드아웃 접촉 패드 보호층(370)이 추가로 배치될 수 있다.
리드아웃 접촉 패드 보호층(370)은 리드아웃 접촉 패드(360)의 부식이 최소화되도록 보호하는 역할을 할 수 있으며, ITO로 이루어질 수 있다.
게이트 패드부(GPAD)는 게이트 패드(423), 제1 게이트 연결 패드(425), 제2 게이트 연결 패드(430), 제3 게이트 연결 패드(441) 및 게이트 접촉 패드(460)를 포함하는 게이트 패드 전극(401)을 포함한다.
게이트 패드부(GPAD)는 게이트 전극(223a)과 동일한 재질을 갖고 동일한 층에 있고, 제1 게이트 연결 패드(425)는 제1 전극(225a) 및 제2 전극(225b)과 동일한 재질을 갖고 동일한 층에 있으며, 제2 게이트 연결 패드(430)는 금속 차폐층(230)과 동일한 재질을 갖고 동일한 층에 있고, 제3 게이트 연결 패드(441)는 하부 전극(241)과 동일한 재질을 갖고 동일한 층에 있으며, 게이트 접촉 패드(460)는 바이어스 전극(261)과 동일한 재질을 갖고 동일한 층에 있을 수 있다.
이와 같이, 패드 영역(PDA)에 있는 리드아웃 패드 전극(301)과 게이트 패드 전극(401)은 활성 영역(AA)에 있는 박막 트랜지스터(220)와 PIN 다이오드(240)의 형성 공정을 이용하여 동시에 형성할 수 있어 리드아웃 패드 전극(301)과 게이트 패드 전극(401)의 형성만을 위한 추가 공정이 필요하지는 않다.
특히, 활성 영역(AA)의 금속 차폐층(230)을 형성하는 공정을 이용하여 리드아웃 패드 전극(301)과 게이트 패드 전극(401)에 활성 영역(AA)의 금속 차폐층(230)과 동일한 재질의 금속층인 제1 리드아웃 연결 패드(330)와 제2 게이트 연결 패드(341)를 추가할 수 있어, 별도의 추가 공정 없이도 패드 영역(PDA)의 리드아웃 패드 전극(301)과 게이트 패드 전극(401)의 접촉 저항을 감소시킬 수 있다.
게이트 접촉 패드(460) 상에는 게이트 접촉 패드 보호층(470)이 추가로 배치될 수 있다.
게이트 접촉 패드 보호층(470)은 ITO로 이루어져, 게이트 접촉 패드(460)의 노출에 의해 발생될 수 있는 부식이 최소화되도록 게이트 접촉 패드(460)를 보호하는 역할을 할 수 있다.
도 4는 본 명세서의 다른 일 실시예에 따른 하나의 화소 영역에 대응되는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판에 대한 평면도이고, 도 5는 본 명세서의 다른 일 실시예에 따른 하나의 화소 영역에 대응되는 디지털 엑스레이 검출기에 대한 단면도이다.
본 명세서의 다른 일 실시예는 앞서 설명한 도 2와 도 3에 따른 본 명세서의 일 실시예와 차이점이 있는 구성을 중심으로 설명하도록 하며, 공통되는 내용들은 생략하도록 한다.
본 명세서의 다른 일 실시예에 따르면, 제1 패시베이션층(226) 상에는 활성 영역(AA)의 전면을 덮되 제1 전극(225a)에 대응되는 관통홀(230a)을 포함하는 금속 차폐층(230)이 형성된다.
구체적으로, 금속 차폐층(230)은 도 9(b)에 도시된 바와 같이, 제1 관통홀(230a)을 제외한 모든 활성 영역(AA)을 덮도록 형성된다.
금속 차폐층(230)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 하나 또는 이들의 합금으로 이루어질 수 있지만 이에 한정되는 것은 아니다.
관통홀(230a)은 제1 전극(225a)에 대응되는 제1 관통홀(230a)로 이루어질 수 있다.
구체적으로, 제1 전극(225a)에 대응되는 제1 관통홀(230a)은 제1 전극(225a)의 제1 컨택홀(224a)에 대응되는 위치에 형성될 수 있으나 이에 한정되는 것은 아니다.
또한, 제1 전극(225a)에 대응되는 제1 관통홀(230a)은 제1 전극(225a)보다 좁은 면적으로 형성되어 제1 관통홀(230a)이 제1 전극(225a)의 내측에 위치할 수 있다.
다만, 이에 한정되는 것은 아니며, 제1 관통홀(230a)은 제1 전극(225a)보다 넓은 면적으로 형성되어 제1 전극(225a)이 제1 관통홀(230a)의 내측에 위치할 수도 있다.
금속 차폐층(230) 상에는 제2 패시베이션층(236)이 베이스 기판(211)의 전면을 덮도록 형성될 수 있다.
제2 패시베이션층(236)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)과 같은 무기물로 이루어질 수 있으나 이에 한정되는 것은 아니다. 제2 패시베이션층(236)은 하부의 박막 트랜지스터(220), 특히 액티브층(221)을 보호하는 역할을 할 수 있다.
제2 패시베이션층(236) 상에는 PIN 다이오드(240)가 형성되어 하부의 박막 트랜지스터(220)와 전기적으로 연결된다. PIN 다이오드(240)는 화소 영역에 배치될 수 있다.
이 경우, PIN 다이오드(240)의 하부 전극(241)은 제1 패시베이션층(226)의 컨택홀인 제3 컨택홀(226h)과 제2 패시베이션층(236)의 컨택홀인 제4 컨택홀(236h)을 통해 박막 트랜지스터(220)의 제2 전극(225b)과 전기적으로 연결되어, 박막 트랜지스터(220)는 PIN 다이오드(240)와 전기적으로 연결될 수 있다.
구체적으로, PIN 다이오드(240)의 하부 전극(241)과 제2 전극(225b)은 금속 차페층(230)을 사이에 두고 금속 차폐층(230)과 접촉하여 전기적으로 연결될 수 있다.
즉, 금속 차폐층(230)의 하부면은 제2 전극(225b)과 직접적으로 접촉하고, 금속 차폐층(230)의 상부면은 PIN 다이오드(240)의 하부 전극(241)과 직접적으로 접촉할 수 있다.
이에 따라, 금속 차폐층(230)에는 PIN 다이오드(240)의 하부 전극(241)과 동일한 전압이 인가될 수 있다.
예를 들어, 하부 전극(241)에는 대략 0.5V ~ 1.1V의 전압이 인가될 수 있고, 이에 따라 금속 차폐층(230)에도 대략 0.5V ~ 1.1V의 전압이 인가될 수 있다.
다만, 금속 차폐층(230)에서의 전압 강하는 비교적 크지 않은 폭으로 발생되기 때문에, 금속 차폐층(230)은 기생 캐패시터의 발생을 안정적으로 최소화할 수 있다.
한편, 도 6은 본 명세서의 또 다른 일 실시예에 따른 하나의 화소 영역에 대응되는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판에 대한 평면도이고, 도 7은 본 명세서의 또 다른 일 실시예에 따른 하나의 화소 영역에 대응되는 디지털 엑스레이 검출기에 대한 단면도이다.
본 명세서의 또 다른 일 실시예는 앞서 설명한 도 2와 도 3에 따른 본 명세서의 일 실시예와 차이점이 있는 구성을 중심으로 설명하도록 하며, 공통되는 내용들은 생략하도록 한다.
본 명세서의 또 다른 일 실시예에 따르면, 제1 패시베이션층(226) 상에는 활성 영역(AA)의 전면을 덮되 제2 전극(225b)에 대응되는 관통홀(230b)을 포함하는 금속 차폐층(230)이 형성된다.
구체적으로, 금속 차폐층(230)은 도 9(c)에 도시된 바와 같이, 제2 관통홀(230b)을 제외한 모든 활성 영역(AA)을 덮도록 형성된다.
금속 차폐층(230)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 하나 또는 이들의 합금으로 이루어질 수 있지만 이에 한정되는 것은 아니다.
관통홀(230b)은 제2 전극(225b)에 대응되는 제2 관통홀(230b)로 이루어질 수 있다.
구체적으로, 제2 전극(225b)에 대응되는 제2 관통홀(230b)은 제2 전극(225b)의 제2 컨택홀(224b)과 대응되지 않는 위치에 형성될 수 있다.
예를 들어, 제2 컨택홀(224b)은 제2 전극(225b)의 일측의 일면에 대응되도록 형성될 수 있고, 제2 관통홀(230b)은 제2 전극(225b)의 타측의 타면에 대응되도록 형성될 수 있다.
이와 같이, 제2 관통홀(230b)과 제2 컨택홀(224b)이 서로 대응되지 않는 위치에 형성되는 경우, 제2 전극(225b)는 제1 전극(225a)보다 넓은 면적을 갖도록 형성될 수 있다.
다만, 이에 한정되는 것은 아니며 제2 전극(225b)에 대응되는 제2 관통홀(230b)은 제2 전극(225b)의 제2 컨택홀(224b)에 대응되는 위치에 형성될 수도 있다.
또한, 제2 전극(225b)에 대응되는 제2 관통홀(230b)은 제2 전극(225b)보다 좁은 면적으로 형성되어 제2 관통홀(230b)이 제2 전극(225b)의 내측에 위치할 수 있다.
다만, 이에 한정되는 것은 아니며, 제2 관통홀(230b)은 제2 전극(225b)보다 넓은 면적으로 형성되어 제2 전극(225b)이 제2 관통홀(230b)의 내측에 위치할 수도 있다.
금속 차폐층(230) 상에는 제2 패시베이션층(236)이 베이스 기판(211)의 전면을 덮도록 형성될 수 있다.
제2 패시베이션층(236) 상에는 PIN 다이오드(240)가 형성되어 하부의 박막 트랜지스터(220)와 전기적으로 연결된다. PIN 다이오드(240)는 화소 영역에 배치될 수 있다.
PIN 다이오드(240)의 하부 전극(241)은 제1 패시베이션층(226)의 컨택홀인 제3 컨택홀(226h)과 제2 패시베이션층(236)의 컨택홀인 제4 컨택홀(236h)을 통해 박막 트랜지스터(220)의 제2 전극(225b)과 접촉하도록 연결되어, 박막 트랜지스터(220)는 PIN 다이오드(240)와 전기적으로 연결될 수 있다.
이 경우, 하부 전극(241)은 금속 차폐층(230)의 제2 관통홀(230b)을 통과하여 제2 전극(225b)과 전기적으로 연결될 수 있다.
다만, 금속 차폐층(230)은 제1 전극(225a)과 접촉하여 전기적으로 연결될 수 있다. 즉, 금속 차폐층(230)의 하부면은 제1 전극(225a)과 직접적으로 접촉할 수 있다.
이에 따라, 금속 차폐층(230)에는 박막 트랜지스터(220)의 제1 전극(225a)와 동일한 전압이 인가될 수 있다.
예를 들어, 제1 전극(225a)에는 대략 1.1V의 고정 전압이 인가될 수 있고, 이에 따라 금속 차폐층(230)에도 대략 1.1V의 고정 전압이 인가될 수 있다.
이와 같이, 금속 차폐층(230)에는 고정 전압이 인가될 수 있기 때문에, 예를 들어 게이트 전압이 -5V ~ 15V까지 전압이 변화한다고 하더라도 금속 차폐층(230)은 게이트 전압의 변화에 영향을 받지 않고 기생 캐패시터의 발생을 안정적으로 최소화할 수 있다.
본 발명에 따른 디지털 엑스레이 검출기(200)는 다음과 같이 작동한다.
디지털 엑스레이 검출기(200)에 조사된 엑스레이는 신틸레이터층(280)에서 가시광선 영역의 광으로 변환된다. 가시광선 영역의 광은 PIN 다이오드(240)의 PIN 층(242)에서 전자 신호로 변환이 된다.
구체적으로는 PIN 층(242)에 가시광선 영역의 광이 조사되면 진성 반도체층이 n형 반도체층과 p형 반도체층에 의해 공핍(Depletion)이 되어 내부에 전기장이 발생하게 된다. 그리고 광에 의해 생성되는 정공과 전자가 전기장에 의해 드리프트(Drift)되어 각각 p형 반도체층과 n형 반도체층에서 수집된다.
PIN 다이오드(240)는 가시광선 영역의 광을 전자 신호로 변환하여 박막 트랜지스터(220)에 전달하게 된다. 이렇게 전달된 전자 신호는 박막 트랜지스터(220)와 연결된 데이터 라인(225)을 거쳐서 영상 신호로 표시되게 된다.
이상과 같이 설명한 본 명세서에 따른 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판은 활성 영역과 패드 영역을 포함하는 베이스 기판, 상기 활성 영역은, 상기 베이스 기판 상에 있고, 제1 전극, 제2 전극, 액티브층 및 게이트 전극을 포함하는 박막 트랜지스터, 상기 박막 트랜지스터 상에 있고, 상기 활성 영역의 전면을 덮되 상기 제1 전극과 상기 제2 전극 중 적어도 하나에 대응되는 관통홀을 포함하는 금속 차폐층 및 상기 금속 차폐층 상에 있고, 하부 전극, PIN 층 및 상부 전극을 포함하는 PIN 다이오드를 포함한다.
일 실시예로 관통홀은 제1 전극에 대응되는 제1 관통홀과 제2 전극에 대응되는 제2 관통홀로 이루어질 수 있다.
하부 전극은 제2 관통홀을 통과하여 제2 전극과 전기적으로 연결될 수 있다. 금속 차폐층은 제1 전극, 제2 전극 및 하부 전극과 전기적으로 연결되지 않고, 금속 차폐층에는 전압이 인가되지 않을 수 있다.
다른 일 실시예로 관통홀은 제1 전극에 대응되는 제1 관통홀로 이루어질 수 있다.
하부 전극과 제2 전극은 금속 차페층을 사이에 두고 금속 차폐층과 접촉하여 전기적으로 연결될 수 있다. 금속 차폐층에는 하부 전극과 동일한 전압이 인가될 수 있다.
또 다른 일 실시예로 관통홀은 제2 전극에 대응되는 제2 관통홀로 이루어질 수 있다.
금속 차폐층은 제1 전극과 접촉하여 전기적으로 연결될 수 있다. 금속 차폐층에는 제1 전극과 동일한 전압이 인가될 수 있다.
상기 PIN 다이오드 상에는 상기 상부 전극과 전기적으로 연결되는 바이어스 전극이 있을 수 있다.
패드 영역은 리드아웃 패드부와 게이트 패드부를 포함하고, 리드아웃 패드부는 리드아웃 패드, 제1 리드아웃 연결 패드, 제2 리드아웃 연결 패드 및 리드아웃 접촉 패드를 포함하는 리드아웃 패드 전극을 포함하고, 게이트 패드부는 게이트 패드, 제1 게이트 연결 패드, 제2 게이트 연결 패드, 제3 게이트 연결 패드 및 게이트 접촉 패드를 포함하는 게이트 패드 전극을 포함할 수 있다.
상기 게이트 패드부는 상기 게이트 전극과 동일한 재질을 갖고 동일한 층에 있고, 상기 리드아웃 패드와 상기 제1 게이트 연결 패드는 상기 제1 전극 및 제2 전극과 동일한 재질을 갖고 동일한 층에 있고, 상기 제1 리드아웃 연결 패드와 상기 제2 게이트 연결 패드는 상기 금속 차폐층과 동일한 재질을 갖고 동일한 층에 있으며, 상기 제2 리드아웃 연결 패드와 상기 제3 게이트 연결 패드는 상기 하부 전극과 동일한 재질을 갖고 동일한 층에 있고, 상기 리드아웃 접촉 패드와 상기 게이트 접촉 패드는 상기 바이어스 전극과 동일한 재질을 갖고 동일한 층에 있을 수 있다.
상기 리드아웃 접촉 패드 상에는 리드아웃 접촉 패드 보호층이 있고, 상기 게이트 접촉 패드 상에는 게이트 접촉 패드 보호층이 있으며, 상기 리드아웃 접촉 패드 보호층과 상기 게이트 접촉 패드 보호층은 ITO로 이루어질 수 있다.
본 명세서의 일 실시예에 따른 디지털 엑스레이 검출기는 본 명세서에 따른 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판 및 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판 상에 있는 신틸레이터(Scintillator)층을 포함한다.
이상 첨부된 도면을 참조하여 본 명세서의 실시예들을 더욱 상세하게 설명하였으나, 본 명세서는 반드시 이러한 실시예로 국한되는 것은 아니고, 본 명세서의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 명세서에 개시된 실시예들은 본 명세서의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 명세서의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 명세서의 보호 범위는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 명세서의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
110 : 박막 트랜지스터 어레이 120 : 게이트 구동부
130 : 바이어스 공급부 140 : 리드아웃 회로부
150 : 타이밍 제어부 200 : 디지털 엑스레이 검출기
210: 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판
211 : 베이스 기판 213: 버퍼층
220 : 박막 트랜지스터 221 : 액티브층
222 : 게이트 절연층 223 : 게이트 라인
223a : 게이트 전극 224: 층간 절연층
224a : 제1 컨택홀 224b : 제2 컨택홀
225 : 데이터 라인 225a : 제1 전극
225b : 제2 전극 226 : 제1 패시베이션층
226h : 제3 컨택홀 230: 금속 차폐층
230a: 제1 관통홀 230b: 제2 관통홀
236: 제2 패시베이션층 236h: 제4 컨택홀
240 : PIN 다이오드 241 : 하부 전극
242 : PIN 층 243: 상부 전극
246: 제3 패시베이션층 246h: 제5 컨택홀
250: 제1 평탄화층 250h: 제6 컨택홀
260: 바이어스 라인 261: 바이어스 전극
266: 제4 패시베이션층 270: 제2 평탄화층
280: 신틸레이터층 301: 리드아웃 패드 전극
325: 리드아웃 패드 330: 제1 리드아웃 연결 패드
341: 제2 리드아웃 연결 패드 360: 리드아웃 접촉 패드
370: 리드아웃 접촉 패드 보호층 401: 게이트 패드 전극
423: 게이트 패드 425: 제1 게이트 연결 패드
430: 제2 게이트 연결 패드 441: 제3 게이트 연결 패드
460: 게이트 접촉 패드 470: 게이트 접촉 패드 보호층

Claims (16)

  1. 활성 영역과 패드 영역을 포함하는 베이스 기판;
    상기 활성 영역은,
    상기 베이스 기판 상에 있고, 제1 전극, 제2 전극, 액티브층 및 게이트 전극을 포함하는 박막 트랜지스터;
    상기 박막 트랜지스터 상에 있고, 상기 활성 영역의 전면을 덮되 상기 제1 전극과 상기 제2 전극 중 적어도 하나에 대응되는 관통홀을 포함하는 금속 차폐층; 및
    상기 금속 차폐층 상에 있고, 하부 전극, PIN 층 및 상부 전극을 포함하는 PIN 다이오드; 를 포함하는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판.
  2. 제1항에 있어서,
    상기 관통홀은 상기 제1 전극에 대응되는 제1 관통홀과 상기 제2 전극에 대응되는 제2 관통홀로 이루어지는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판.
  3. 제2항에 있어서,
    상기 하부 전극은 상기 제2 관통홀을 통과하여 상기 제2 전극과 전기적으로 연결되는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판.
  4. 제3항에 있어서,
    상기 금속 차폐층은 상기 제1 전극, 상기 제2 전극 및 상기 하부 전극과 전기적으로 연결되지 않는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판.
  5. 제4항에 있어서,
    상기 금속 차폐층에는 전압이 인가되지 않는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판.
  6. 제1항에 있어서,
    상기 관통홀은 상기 제1 전극에 대응되는 제1 관통홀로 이루어지는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판.
  7. 제6항에 있어서,
    상기 하부 전극과 상기 제2 전극은 상기 금속 차페층을 사이에 두고 상기 금속 차폐층과 접촉하여 전기적으로 연결된 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판.
  8. 제7항에 있어서,
    상기 금속 차폐층에는 상기 하부 전극과 동일한 전압이 인가되는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판.
  9. 제1항에 있어서,
    상기 관통홀은 상기 제2 전극에 대응되는 제2 관통홀로 이루어지는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판.
  10. 제9항에 있어서,
    상기 금속 차폐층은 상기 제1 전극과 접촉하여 전기적으로 연결된 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판.
  11. 제10항에 있어서,
    상기 금속 차폐층에는 상기 제1 전극과 동일한 전압이 인가되는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판.
  12. 제1항에 있어서,
    상기 PIN 다이오드 상에는 상기 상부 전극과 전기적으로 연결되는 바이어스 전극이 있는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판.
  13. 제12항에 있어서,
    상기 패드 영역은 리드아웃 패드부와 게이트 패드부를 포함하고,
    상기 리드아웃 패드부는 리드아웃 패드, 제1 리드아웃 연결 패드, 제2 리드아웃 연결 패드 및 리드아웃 접촉 패드를 포함하는 리드아웃 패드 전극을 포함하고,
    상기 게이트 패드부는 게이트 패드, 제1 게이트 연결 패드, 제2 게이트 연결 패드, 제3 게이트 연결 패드 및 게이트 접촉 패드를 포함하는 게이트 패드 전극을 포함하는, 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판.
  14. 제13항에 있어서,
    상기 게이트 패드부는 상기 게이트 전극과 동일한 재질을 갖고 동일한 층에 있고,
    상기 리드아웃 패드와 상기 제1 게이트 연결 패드는 상기 제1 전극 및 제2 전극과 동일한 재질을 갖고 동일한 층에 있고,
    상기 제1 리드아웃 연결 패드와 상기 제2 게이트 연결 패드는 상기 금속 차폐층과 동일한 재질을 갖고 동일한 층에 있으며,
    상기 제2 리드아웃 연결 패드와 상기 제3 게이트 연결 패드는 상기 하부 전극과 동일한 재질을 갖고 동일한 층에 있고,
    상기 리드아웃 접촉 패드와 상기 게이트 접촉 패드는 상기 바이어스 전극과 동일한 재질을 갖고 동일한 층에 있는 상기 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판.
  15. 제13항에 있어서,
    상기 리드아웃 접촉 패드 상에는 리드아웃 접촉 패드 보호층이 있고,
    상기 게이트 접촉 패드 상에는 게이트 접촉 패드 보호층이 있으며,
    상기 리드아웃 접촉 패드 보호층과 상기 게이트 접촉 패드 보호층은 ITO로 이루어지는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판.
  16. 제1항 내지 제15항 중 어느 한 항에 따른 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판; 및
    상기 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판 상에 있는 신틸레이터(Scintillator)층을 포함하는 디지털 엑스레이 검출기.
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