KR102662054B1 - 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판 및 이를 포함하는 디지털 엑스레이 검출기 - Google Patents
디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판 및 이를 포함하는 디지털 엑스레이 검출기 Download PDFInfo
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Abstract
본 발명은 초기 오프 전류 특성과 수분과 같은 외부 요인에 의한 경시 변화 특성이 개선된 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판 및 디지털 엑스레이 검출기를 제공하기 위한 것이다.
이를 위하여 PIN 다이오드의 상부 전극이 PIN층의 측면을 포함한 가장자리 둘레 영역을 감싸도록 하고 역 전압을 인가함으로써, PIN 다이오드의 오프 전류를 감소시켜 초기 특성을 개선하고, 수분과 같은 외부 인자가 PIN층에 침투하는 것을 최소화하여 PIN 다이오드의 경시 변화 특성을 개선할 수 있다.
이를 위하여 PIN 다이오드의 상부 전극이 PIN층의 측면을 포함한 가장자리 둘레 영역을 감싸도록 하고 역 전압을 인가함으로써, PIN 다이오드의 오프 전류를 감소시켜 초기 특성을 개선하고, 수분과 같은 외부 인자가 PIN층에 침투하는 것을 최소화하여 PIN 다이오드의 경시 변화 특성을 개선할 수 있다.
Description
본 발명은 초기 오프 전류 특성과 수분과 같은 외부 요인에 의한 경시 변화 특성이 개선된 PIN 다이오드를 포함하는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판 및 디지털 엑스레이 검출기에 관한 것이다.
엑스레이(X-ray)는 단파장이기 때문에 피사체를 쉽게 투과할 수 있다. 엑스레이의 투과량은 피사체 내부의 밀도에 따라 결정된다. 따라서 피사체를 투과한 엑스레이의 투과량을 검출함으로써 피사체의 내부 구조를 관측할 수 있다.
의학용으로 사용되고 있는 엑스레이 검사방법 중 하나로 필름인화방식이 있다. 하지만 필름인화방식의 경우 필름 촬영 후 인화 과정을 거쳐야 결과물을 확인할 수 있기 때문에, 결과물을 확인하기까지 많은 시간이 소요된다. 특히 필름인화방식의 경우 인화된 필름의 보관 및 보존에 있어서 많은 어려움이 있다.
이에 따라 최근에는 박막 트랜지스터(Thin Film Transistor)를 이용한 디지털 엑스레이 검출기(Digital X-ray Detector; DXD)가 개발되어 의학용으로 많이 사용되고 있다.
디지털 엑스레이 검출기는 피사체를 투과한 엑스레이의 투과량을 검출하여, 물체의 내부 상태를 디스플레이를 통해 외부로 표시하는 장치를 말한다.
따라서 디지털 엑스레이 검출기는 별도의 필름과 인화지를 사용하지 않고도 피사체의 내부 구조를 표시할 수 있고, 엑스레이 촬영 즉시 실시간으로 결과를 확인할 수 있는 장점이 있다.
본 발명의 목적은 PIN 다이오드의 오프 전류(Off Current)가 감소되어 초기 특성이 개선된 PIN 다이오드를 포함하는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판 및 디지털 엑스레이 검출기를 제공하는 것이다.
또한 본 발명의 목적은 수분과 같이 외부 요인에 의한 경시 변화 특성이 개선된 PIN 다이오드를 포함하는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판 및 디지털 엑스레이 검출기를 제공하는 것이다.
본 발명의 목적들은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 본 발명의 다른 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있고, 본 발명의 실시예에 의해 보다 분명하게 이해될 것이다. 또한, 본 발명의 목적 및 장점들은 특허 청구 범위에 나타낸 수단 및 그 조합에 의해 실현될 수 있음을 쉽게 알 수 있을 것이다.
본 발명에 따른 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판 및 디지털 엑스레이 검출기는, 베이스 기판, 베이스 기판 상에 있는 박막 트랜지스터 및 박막 트랜지스터와 연결된 하부 전극, 하부 전극 상에 있는 PIN층 및 PIN층 상에 있는 상부 전극을 포함하는 PIN 다이오드를 포함할 수 있다.
이 경우 상부 전극은 PIN층의 상면과 접촉하는 몸체부와 PIN층의 가장자리 둘레, 즉 PIN층의 측면을 감싸는 날개부로 이루어질 수 있다.
날개부와 PIN층 사이, 구체적으로는 날개부와 PIN층의 I형 반도체층 사이에는 절연층이 있을 수 있으며, 절연층은 PIN층의 상면의 가장자리 둘레와 측면을 덮을 수 있다.
또한 날개부는 박막 트랜지스터, 구체적으로는 제1 전극 및 제2 전극과 중첩되지 않을 수 있으며, 상부 전극은 PIN 다이오드의 하부 전극과 연결되는 제2 전극으로부터 일정 거리 이격될 수 있다.
본 발명은 상기와 같은 구조를 갖는 상부 전극으로 인하여, PIN층의 측면에는 추가적인 M-O-S가 형성되어 PIN 다이오드의 오프 전류를 감소시킴으로써 초기 특성을 개선시킬 수 있으며, PIN층의 수분 침투를 최소화할 수 있어 경시 변화 특성을 개선시킬 수 있다.
본 발명에 따르면, 상부 전극이 절연층을 사이에 두고 PIN층의 측면을 감싸기 때문에 추가적으로 M-O-S(Metal-Oxide-Semiconductor) 구조가 형성되어, 오프 상태에서 PIN 다이오드의 전자 및 홀(Hole)의 이동을 제한함으로써 PIN 다이오드의 오프 전류를 감소시켜 초기 특성을 개선시킬 수 있다.
또한 본 발명에 따르면, 상부 전극이 PIN층의 가장자리 둘레를 감싸기 때문에, 수분과 같은 외부 인자가 PIN층에 침투하는 것을 최소화할 수 있는 보호막으로 작용하여 PIN 다이오드의 경시 변화 특성을 개선시킬 수 있다.
상술한 효과와 더불어 본 발명의 구체적인 효과는 이하 발명을 실시하기 위한 구체적인 사항을 설명하면서 함께 기술한다.
도 1은 디지털 엑스레이 검출기를 개략적으로 설명하기 위한 블록도이다.
도 2는 본 발명의 실시예에 따른 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판의 일부 영역에 대한 평면도이다.
도 3은 본 발명의 실시예에 따른 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판의 일부 영역에 대한 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판의 일부 영역에 대한 평면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판의 일부 영역에 대한 평면도이다.
도 6은 본 발명의 또 다른 실시예에 따른 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판의 일부 영역에 대한 단면도이다.
도 7은 비교예에 따른 디지털 엑스레이 검출기의 PIN 다이오드에 대한 오프 전류와 경시 변화를 측정한 것이다.
도 8은 본 발명의 실시예에 따른 디지털 엑스레이 검출기의 PIN 다이오드에 대한 오프 전류와 경시 변화를 측정한 것이다.
도 2는 본 발명의 실시예에 따른 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판의 일부 영역에 대한 평면도이다.
도 3은 본 발명의 실시예에 따른 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판의 일부 영역에 대한 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판의 일부 영역에 대한 평면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판의 일부 영역에 대한 평면도이다.
도 6은 본 발명의 또 다른 실시예에 따른 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판의 일부 영역에 대한 단면도이다.
도 7은 비교예에 따른 디지털 엑스레이 검출기의 PIN 다이오드에 대한 오프 전류와 경시 변화를 측정한 것이다.
도 8은 본 발명의 실시예에 따른 디지털 엑스레이 검출기의 PIN 다이오드에 대한 오프 전류와 경시 변화를 측정한 것이다.
전술한 목적, 특징 및 장점은 첨부된 도면을 참조하여 상세하게 후술되며, 이에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 상세한 설명을 생략한다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명하기로 한다. 도면에서 동일한 참조부호는 동일 또는 유사한 구성요소를 가리키는 것으로 사용된다.
이하에서 구성요소의 "상부 (또는 하부)" 또는 구성요소의 "상 (또는 하)"에 임의의 구성이 배치된다는 것은, 임의의 구성이 상기 구성요소의 상면 (또는 하면)에 접하여 배치되는 것뿐만 아니라, 상기 구성요소와 상기 구성요소 상에 (또는 하에) 배치된 임의의 구성 사이에 다른 구성이 개재될 수 있음을 의미할 수 있다.
또한 어떤 구성요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 상기 구성요소들은 서로 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성요소 사이에 다른 구성요소가 "개재"되거나, 각 구성요소가 다른 구성요소를 통해 "연결", "결합" 또는 "접속"될 수도 있는 것으로 이해되어야 할 것이다.
이하에서는, 본 발명의 몇몇 실시예에 따른 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판 및 디지털 엑스레이 검출기를 설명하도록 한다.
도 1은 디지털 엑스레이 검출기를 개략적으로 설명하기 위한 블록도이다. 디지털 엑스레이 검출기는 박막 트랜지스터 어레이(110), 게이트 구동부(120), 바이어스 공급부(130), 전원전압 공급부(140), 리드아웃 회로부(150) 및 타이밍 제어부(160)를 포함할 수 있다.
박막 트랜지스터 어레이(110)는 일 방향으로 배열된 복수의 게이트 라인들(Gate Line, GL)과 게이트 라인들(GL)과 직교하는 일 방향으로 배열된 복수의 데이터 라인들(Data Line, DL)에 의해 정의된 복수의 셀 영역을 포함할 수 있다. 셀 영역들은 매트릭스 형태로 배열되고, 각각의 셀 영역에는 광 감지 화소들(Pixel, P)이 형성될 수 있다. 박막 트랜지스터 어레이(110)는 엑스레이 소스(X-ray Source)로부터 방출된 엑스레이를 감지하고, 감지된 엑스레이를 광전 변환하여 전기적인 검출 신호로 출력할 수 있다.
각각의 광 감지 화소는 신틸레이터(Scintillator)에 의해 엑스레이로부터 변환된 가시광선 영역의 광을 전자 신호로 변환하여 출력하는 PIN 다이오드(PIN Diode)와, PIN 다이오드로부터 출력된 검출 신호를 리드아웃 회로부(150)에 전달하는 박막 트랜지스터(Thin Film Transistor, TFT)를 각각 포함할 수 있다. PIN 다이오드의 일측은 박막 트랜지스터와 연결되고 타측은 바이어스 라인(Bias Line, BL)에 연결될 수 있다.
박막 트랜지스터의 게이트 전극은 스캔 신호를 전달하는 게이트 라인(GL)에 연결되고, 소스/드레인 전극은 각각 PIN 다이오드와 PIN 다이오드로부터 출력된 검출 신호를 전달하는 데이터 라인(DL)에 연결될 수 있다. 바이어스 라인(BL)은 데이터 라인(DL)과 서로 평행하게 배열될 수 있다.
게이트 구동부(120)는 게이트 라인(GL)들을 통해 광 감지 화소들의 박막 트랜지스터에 게이트 신호들을 순차적으로 인가할 수 있다. 광 감지 화소들의 박막 트랜지스터들은 게이트 온 전압 레벨을 갖는 게이트 신호에 응답하여 턴-온(Turn-On) 될 수 있다.
바이어스 공급부(130)는 바이어스 라인들(BL)을 통해 광 감지 화소들에 구동 전압을 인가할 수 있다. 바이어스 공급부(130)는 PIN 다이오드에 리버스 바이어스(Reverse Bias) 또는 포워드 바이어스(Forward Bias)를 선택적으로 인가할 수 있다.
전원전압 공급부(140)는 전원전압 라인들(VL)을 통해 광 감지 화소들에 전원전압을 공급할 수 있다.
리드아웃 회로부(150)는 게이트 구동부의 게이트 신호에 응답하여 턴-온된 박막 트랜지스터로부터 전달되는 검출 신호를 리드아웃할 수 있다. 즉 PIN 다이오드로부터 출력된 검출 신호는 박막 트랜지스터와 데이터 라인(DL)을 통해 리드아웃 회로부(150)로 입력될 수 있다.
리드아웃 회로부(150)는 오프셋 이미지를 리드아웃하는 오프셋 리드아웃 구간과, 엑스레이 노광 후의 검출 신호를 리드아웃하는 엑스레이 리드아웃 구간에 광 감지 화소들로부터 출력되는 검출신호를 리드아웃할 수 있다.
리드아웃 회로부(150)는 신호 검출부 및 멀티플렉서 등을 포함할 수 있다. 신호 검출부에는 데이터 라인들(DL)과 일대일 대응하는 복수의 증폭 회로부를 포함하고, 각 증폭 회로부는 증폭기, 커패시터 및 리셋 소자 등이 포함될 수 있다.
타이밍 제어부(160)는 개시신호 및 클럭신호 등을 생성하여 게이트 구동부(120)에 공급함으로써, 게이트 구동부(120)의 동작을 제어할 수 있다. 또한 타이밍 제어부(160)는 리드아웃 제어신호 및 리드아웃 클럭신호 등을 생성하여 리드아웃 회로부(150)에 공급함으로써, 리드아웃 회로부(150)의 동작을 제어할 수 있다.
도 2와 도 3은 본 발명의 실시예에 따른 디지털 엑스레이 검출기용 어레이 기판의 일부 영역에 대한 평면도 및 단면도이다.
베이스 기판(210)에는 일 방향으로 배열된 게이트 라인(223)들과 게이트 라인(223)에 직교하는 일 방향으로 배열된 데이터 라인(225)들이 교차하는 영역에 의해 형성되는 복수의 셀 영역이 정의될 수 있다. 화소(P)는 각각의 셀 영역에 대응되어, 복수의 화소(P)가 정의될 수 있다.
하나의 화소 당 각각의 박막 트랜지스터(220)와 PIN 다이오드(230)가 배치되게 되어, 어레이 기판(201)에는 복수의 박막 트랜지스터(220)와 PIN 다이오드(230)가 형성될 수 있다. 이하에서는 하나의 화소에 대응되는 박막 트랜지스터(220)와 PIN 다이오드(230)를 기준으로 설명을 하도록 하며, 특별한 설명이 없는 한 인접한 화소에도 동일하게 적용될 수 있다.
베이스 기판(210) 상에는 액티브층(221), 게이트 전극(223a), 액티브층(221)과 연결된 제1 전극(225a) 및 제2 전극(225b)을 포함하는 박막 트랜지스터(220)가 형성될 수 있다.
베이스 기판(210)과 박막 트랜지스터(220) 사이에는 실리콘 산화물(SiOx) 과 같은 무기물로 이루어진 버퍼층이 있을 수 있다.
액티브층(221)은 산화물(Oxide) 반도체 물질로 형성될 수 있으며, IGZO(InGaZnO)계 재료를 사용할 수 있다.
액티브층(221) 상에는 게이트 전극(223a)이 형성되고, 액티브층(221)과 게이트 전극(223a) 사이에는 게이트 절연층(222)이 형성되어, 액티브층(221)과 게이트 전극(223a)을 서로 절연시켜 줄 수 있다. 즉 게이트 절연층(222)상에는 액티브층(221)의 채널 영역에 대응되도록 게이트 라인(223)으로부터 연장된 게이트 전극(223a)이 형성될 수 있다. 게이트 전극(223a)은 도전성 물질로 된 단일층 또는 다중층으로 이루어질 수 있다.
게이트 전극(223a)은 게이트 라인(223)으로부터 연장되어 형성될 수 있으며, 게이트 라인(223)과 게이트 전극(223a)이 일치되어 게이트 라인(223)이 게이트 전극(223a)으로 사용될 수도 있다. 게이트 라인(223)과 게이트 전극(223a)은 동일층에 형성될 수 있다.
게이트 절연층(222)은 게이트 전극(223a)에 대응되도록 형성되며, 효과적인 절연을 위하여 게이트 전극(223a)과 동일하거나 더 넓은 면적을 갖도록 형성될 수 있다.
게이트 전극(223a)과 게이트 절연층(222)은 액티브층(221)의 중심부에 형성될 수 있다. 따라서 게이트 전극(223a)에 의해서 덮이지 않고 노출되는 액티브층(221)의 영역, 즉 채널 영역 이외의 액티브층(221)의 양 끝단에는 소스(Source) 영역과 드레인(Drain) 영역이 형성될 수 있다.
액티브층(221)의 소스 영역과 드레인 영역은 액티브층(221)이 도체화되어 형성될 수 있으며, 도체화 처리 방법은 건식 식각에 의한 방법, 수소 플라즈마 처리, 헬륨 플라즈마 처리 등과 같은 다양한 방법을 사용할 수 있다.
액티브층(221)의 소스 영역은 드레인 영역보다 PIN 다이오드(230)와 가까운 곳에 배치될 수 있지만, 이에 한정되는 것은 아니며 소스 영역과 드레인 영역의 위치는 서로 바뀔 수도 있다.
또한 액티브층(221)은 산화물 반도체 물질로 형성되는 것 이외에도 비정질 실리콘(a-Si, Amorphous Silicon)으로 형성될 수도 있는 것으로, 액티브층(221)의 형성 물질은 특별히 한정되지 않는다.
게이트 전극(223a) 상에는 베이스 기판(210)을 덮도록 무기물로 이루어진 층간 절연층(224)이 형성될 수 있으며, 층간 절연층(224) 상에는 제1 전극(225a)과 제2 전극(225b)이 형성될 수 있다.
제1 전극(225a)과 제2 전극(225b)은 게이트 전극(223a)을 사이에 둔 액티브층(221)의 양쪽에 각각 형성될 수 있다. 액티브층(221)과 제1 전극(225a) 및 제2 전극(225b)이 각각 겹쳐지는 영역에 대응하여, 층간 절연층(224)에는 제1 컨택홀(224a)과 제2 컨택홀(224b)이 각각 형성될 수 있다.
구체적으로 액티브층(221)의 드레인 영역에 대응되도록 제1 컨택홀(224a)이 형성되고, 소스 영역에 대응되도록 제2 컨택홀(224b)이 형성될 수 있다. 이에 따라 제1 전극(225a)은 제1 컨택홀(224a)을 통해 액티브층(221)의 드레인 영역과 연결되며, 제2 전극(225b)은 제2 컨택홀(224b)을 통해 액티브층(221)의 소스 영역과 연결될 수 있다.
제1 전극(225a)과 제2 전극(225b)은 데이터 라인(225)으로부터 연장되어 형성될 수 있으며, 데이터 라인(225)과 동일한 층에 형성될 수 있다. 본 발명에서는 제1 전극(225a)은 드레인 전극이고, 제2 전극(225b)은 소스 전극이 될 수 있다.
박막 트랜지스터(220) 상에는 무기물로 이루어진 제1 보호층(226)이 형성될 수 있다. 제1 보호층(226)은 하부의 박막 트랜지스터(220), 특히 액티브층(221)을 보호하는 역할을 할 수 있다.
제1 보호층(226) 상에는 PIN 다이오드(230)가 형성될 수 있다. PIN 다이오드(230)는 셀 영역에 배치될 수 있다. PIN 다이오드(230)는 박막 트랜지스터(220)와 연결되는 하부 전극(231), 하부 전극(231) 상에 있는 PIN층(232) 및 PIN층(232) 상에 있는 상부 전극(233)을 포함할 수 있다.
하부 전극(231)은 PIN 다이오드(230)에 있어서 화소 전극의 역할을 할 수 있다. 하부 전극(231)은 PIN 다이오드의 특성에 따라 몰리브덴(Mo)과 같은 불투명한 금속이나 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide)와 같은 투명한 산화물 중 하나 이상의 물질로 이루어질 수 있다.
하부 전극(231)은 제1 보호층(226)에 있는 제3 컨택홀(226a)을 통해 박막 트랜지스터(220)의 제2 전극(225b)과 접촉하여 연결될 수 있다.
하부 전극(231) 상에는 신틸레이터(Scintillator)를 통해 엑스레이에서 변환된 가시광을 전기적인 신호로 변환하는 PIN층(232)이 형성될 수 있다. PIN층(232)은 N형의 불순물이 포함된 N(Negative)형 반도체층(232a), 불순물이 포함되지 않은 I(Intrinsic)형 반도체층(232b), P형의 불순물이 포함된 P(Positive)형 반도체층(232c)이 차례대로 적층되어 형성될 수 있다.
I형 반도체층(232b)은 N형 반도체층(232a) 및 P형 반도체층(232c)보다 상대적으로 두껍게 형성될 수 있다. PIN층(232)은 엑스레이 소스로부터 방출된 엑스레이를 전기적인 신호로 변환할 수 있는 물질을 포함하도록 이루어지며, 예를 들어 a-Se, HgI2, CdTe, PbO, PbI2, BiI3, GaAs, Ge와 같은 물질들을 포함할 수 있다.
PIN층(232) 상에는 상부 전극(233)이 형성될 수 있다. 상부 전극(233)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide)와 같은 투명한 산화물 중 하나 이상의 물질로 이루어져 PIN 다이오드(230)의 필 팩터(Fill Factor)를 향상시킬 수 있다.
상부 전극(233)은 PIN층(232)의 상면과 접촉하는 몸체부(233a)와 PIN층(232)의 가장자리 둘레를 감싸는 날개부(233b)로 이루어질 수 있다.
PIN층(232)의 가장자리 둘레를 감싸는 날개부(233b)는 PIN층(232)의 상면 가장자리 둘레 영역뿐만 아니라 PIN층(232)의 측면까지 감싸도록 형성될 수 있다.
이 경우 상부 전극(233)의 날개부(233b)는 PIN층(232)에서 최소한 I형 반도체층(232b)의 적어도 일부 영역 또는 전체 영역을 감싸도록 형성될 수 있다.
상부 전극(233)의 날개부(233b)가 PIN층(232)의 가장자리 둘레를 감싼다는 의미는 가장자리 둘레를 끊김없이 연속적으로 감싼다는 의미를 포함할 뿐만 아니라, 상부 전극(233)의 날개부(233b)가 PIN층(232)의 가장자리 둘레 일부 영역에서는 끊긴 채 비연속적으로 감싼다는 의미도 포함할 수 있다.
상부 전극(233)의 전체가 PIN층(232)과 직접 접촉하는 것이 아니라, 상부 전극(233)의 일부는 몸체부(233a)를 이루어 PIN층(232)과 직접 접촉하고, 상부 전극(233)의 나머지 부분은 날개부(233b)를 이루어 PIN층(232)과 직접 접촉하지 않도록 형성될 수 있다.
이에 따라 상부 전극(233)과 PIN층(232) 사이에는 절연층(234)이 있을 수 있으며, 구체적으로는 PIN층(232)과 직접 접촉하지 않는 상부 전극(233)의 날개부(233b)와 PIN층(232) 사이에 절연층(234)이 있을 수 있다.
절연층(234)은 PIN층(232)을 덮도록 베이스 기판 전면에 형성될 수 있으나, 상부 전극(233)과 PIN층(232)이 직접 접촉하는 PIN층(232)의 상부면에 대응되는 곳은 절연층(234)이 덮지 않도록 개구부가 형성될 수 있다.
즉 절연층(234)은 상부 전극(233)과 PIN층(232)이 직접 접촉하는 상부면은 제외한, PIN층(232)의 가장자리 둘레 영역과 PIN층(232)의 측면을 덮도록 형성될 수 있다.
이에 따라 PIN층(232)의 측면에 있는 절연층(234)은 PIN층(232)에서 최소한 I형 반도체층(232b)의 적어도 일부 영역 또는 전체 영역을 감싸도록 형성된 상부 전극(233)의 날개부(233b)와 I형 반도체층(232B) 사이에 있을 수 있다.
상부 전극(233)은 박막 트랜지스터(220)의 일부 영역, 예를 들어 PIN 다이오드(230)의 하부 전극(231)과 연결되는 제2 전극(225b)의 적어도 일부 영역을 덮도록 형성될 수 있다.
또한 다른 실시예로 도 4와 같이 상부 전극(233)의 날개부(233b)는 박막 트랜지스터(220)와 중첩되지 않도록 형성될 수 있다. 특히 상부 전극(233)의 날개부(233b)는 박막 트랜지스터 중에서 제1 전극(225a) 및 제2 전극(225b) 모두와 중첩되지 않도록 형성될 수 있다.
이는 상부 전극(233)에 전압이 인가되기 때문에 PIN층(232)의 상부면을 벗어난 상부 전극(233)의 날개부(233b)가 박막 트랜지스터(220)의 제1 전극(225a), 제2 전극(225b)과 같이 전압이 인가되는 다른 배선들과 중첩되는 경우 소자의 오작동을 발생시키거나 기생 캐패시터를 형성할 수 있기 때문이다.
또한 상부 전극(233)은 게이트 라인(223)과 데이터 라인(225)과도 중첩되지 않도록 형성됨으로써, 소자의 오작동을 발생시키거나 기생 캐패시터가 형성되는 것을 최소화할 수 있다.
또한 본 발명의 또 다른 실시예에 따른 도 5 및 도 6에서와 같이, 상부 전극(233)은 하부 전극(231)과 연결되는 박막 트랜지스터(220)의 제2 전극(225b)으로부터 일정 거리 이격되도록 할 수 있다.
앞서 설명한 바와 같이 PIN층(232)의 상부면을 벗어난 상부 전극(233)의 날개부(233b)가 박막 트랜지스터(220)의 제1 전극(225a), 제2 전극(225b)과 같이 전압이 인가되는 다른 배선들과 중첩되는 경우 소자의 오작동을 발생시키거나 기생 캐패시터를 형성할 수 있는데, 이러한 가능성을 더욱 감소시키기 위하여 상부 전극(233)을 제2 전극(225b)으로부터 일정 거리 이격되도록 할 수 있다.
이에 따라 상부 전극(233)의 경계 영역, 구체적으로는 날개부(233b)의 경계 영역으로부터 박막 트랜지스터(220)의 제2 전극(225b)까지의 거리(d)는 최소 8㎛가 될 수 있도록 일정 거리 이격시켜 소자의 오작동과 기생 캐패시터의 형성 가능성을 더욱 감소시킬 수 있다.
본 발명에 따른 상부 전극(233)은 PIN층(232)의 상면과 접촉하는 몸체부(233a)와 PIN층(232)의 가장자리 둘레를 감싸는 날개부(233b)로 이루어진 구조를 가짐으로써 다음과 같은 유리한 효과를 얻을 수 있다.
PIN 다이오드(230)의 상부 전극(233)은 바이어스 라인(241)으로부터 분기된 바이어스 전극(243)으로부터 역 바이어스 전압(Reverse Bias)을 인가 받을 수 있다. 이 경우 역 전압은 -5V가 인가될 수 있다.
이 때의 역 전압은 PIN 다이오드(230)에 항상 고정되어 인가되는 전압이기 때문에, 디지털 엑스레이 검출기가 오프 상태인 경우에도 오프 전류가 발생할 수 있다.
즉 PIN 다이오드(230)의 상부 전극(233)을 통해 인가되는 역 전압으로 인하여 오프 상태에서도 전자와 홀(Hole)의 이동이 발생하여 오프 전류가 발생할 수 있는 것이다.
디지털 엑스레이 검출기의 작동은 스위칭 소자인 박막 트랜지스터의 동작에 따라 결정되는 것으로, 박막 트랜지스터가 오프 상태인 경우 PIN 다이오드(230)에 흐르는 전류를 오프 전류로 정의할 수 있다.
다만 본 발명과 같이 상부 전극(233)이 PIN층(232)의 측면, 구체적으로는 PIN층(232)의 I형 반도체층(232b)까지 상부 전극(233)의 날개부(233b)가 감싸게 되는 경우, 상부 전극(233)과 I형 반도체층(232b) 사이에 있는 절연층(234)에 의해서 PIN 다이오드(230)의 측면에도 추가적으로 수평 방향의 M-O-S(Metal-Oxide-Semiconductor) 구조가 형성될 수 있다.
즉 PIN 다이오드(230)의 측면에 있는 상부 전극(233)의 날개부(233b)에도 역 전압이 인가됨에 따라, 수직 방향으로 이동하는 PIN 다이오드(230)의 전자와 홀의 이동을 방해하여 움직임을 제한할 수 있어 오프 전류의 발생을 크게 감소시킬 수 있다.
이에 따라 본 발명은 상부 전극(233)의 날개부(233b)가 PIN층(232)의 측면을 감싸도록 하고, 상부 전극(233)에 역전압을 인가함에 따라 PIN 다이오드(230)의 측면에도 역전압을 인가할 수 있도록 하여 PIN 다이오드(230)의 초기 오프 전류의 발생을 감소시킬 수 있다.
특히 디지털 엑스레이 검출기에서 PIN 다이오드(230)의 오프 상태에서의 특성 열화는 디지털 엑스레이 검출기 화상에서의 휘점 또는 휘선과 같은 불량을 초래할 수 있다.
따라서 본 발명의 경우 PIN 다이오드(230)의 오프 상태에서의 특성 열화를 감소시킬 수 있는 바 디지털 엑스레이 검출기 화상에서의 휘점 또는 휘선과 같은 불량도 최소화할 수 있다.
한편 PIN 다이오드(230)의 PIN층(232)은 외부 수분에 매우 약하기 때문에 PIN층(232)에 수분이 침투하는 경우 PIN 다이오드(230)의 신뢰성이 크게 하락하게 된다. 특히 PIN층(232)의 측면은 I형 반도체층(232b)이 직접적으로 노출되기 때문에 PIN층(232)의 측면을 효과적으로 보호하는 것이 필요하다.
구체적으로 PIN 다이오드(230)는 상온 또는 고온 다습 분위기에서 장시간 방치되는 경우, PIN 다이오드(230) 내에 수분이 침투하여 a-Si 내 본딩 에너지가 작은 Si-H 결합을 끊고 실리콘의 댕글링 본드(Dangling Bond)가 생성될 수 있다.
이렇게 전자 또는 전공과 결합할 수 있는 실리콘의 댕글링 본드(Dangling Bond)의 생성으로 인해 전하를 트랩(Trap)할 수 있는 상태가 되어 오프 전류를 증가시킴에 따라 PIN 다이오드(230)의 경시 열화를 발생시키는 것이다.
따라서 본 발명의 경우 수분에 대한 투습 방지 효과를 갖는 ITO와 같은 물질로 이루어진 상부 전극(233)으로 PIN 다이오드(230)의 측면을 감싸도록 함으로써 PIN 다이오드(230)의 수분 침투에 따른 오프 전류의 증가 문제와 경시 열화 특성을 개선할 수 있다.
또한 본 발명과 같이 PIN층(232)의 수분 차단을 위한 보호층으로 상부 전극(233)을 사용하는 경우 종래의 구조 대비 새로운 공정의 추가 없이 PIN층(232)의 외부 수분을 차단할 수 있도록 해준다.
종래의 PIN 다이오드(230)의 구조와 비교했을 때 상부 전극(233)의 패턴이 달라지는 것이기 때문에 새로운 패터닝을 위한 패턴만 구비하면 되고, 종래와 동일한 마스크 공정을 통해서 형성할 수 있어 별도의 공정 추가 없이도 PIN 다이오드(230)의 신뢰성을 향상시키는 효과가 있다.
또한 본 발명은 상부 전극(233)으로 PIN층(232)의 외부 수분 침투를 방지해주기 때문에 PIN층(232)의 외부 수분 침투 방지 역할을 해주는 PIN 다이오드(230) 상의 다른 추가적인 보호층들의 재질과 두께 선정을 더욱 자유롭게 해줄 수 있다.
추가적인 보호층들로 SiO2나 SiNx와 같은 무기물로 이루어진 층을 사용할 수도 있다.
일반적으로 효과적인 수분 차단을 위해서는 보호층의 두께를 더욱 두껍게 하거나 수분 차단에 적합한 재질을 사용해야 한다.
하지만 이로 인해 전체 디지털 엑스레이 검출기의 두께를 불필요하게 증가시키거나 보호층 재질 선택의 폭을 대폭적으로 감소시키는 또 다른 문제점을 발생시킬 수도 있다.
특히 보호층의 보호 역할 성능만을 고려하여 수분 침투 방지 특성이 뛰어난 재질을 선택하는 경우, 박막 트랜지스터나 PIN 다이오드(230)의 특성에 영향을 줄 수가 있어서 전체 공정상 추가적인 문제를 야기시킬 수도 있었다.
하지만 본 발명은 상부 전극(233)으로 PIN층(232)의 외부 수분 침투를 방지해주기 때문에 보호층의 두께를 최소화할 수 있어 디지털 엑스레이 검출기의 전체 두께와 크기를 감소시킬 수 있으며, 다른 보호층의 재질을 선택하는데 있어서도 수분 침투를 방지하는 재질 이외에 다양한 재질을 선택할 수 있는 자유도를 가질 수 있도록 해준다.
도 7은 비교예에 따른 디지털 엑스레이 검출기의 PIN 다이오드에 대한 경시성을 측정한 것이며, 도 8은 본 발명의 실시예에 따른 디지털 엑스레이 검출기의 PIN 다이오드에 대한 경시성을 측정한 것이다.
본 측정 결과는 370mm X 470mm의 글라스 기판 상에 5개의 PIN 다이오드를 포함하는 엑스레이 디지털 검출기용 어레이를 형성하여 시간의 경과에 따른 5개의 PIN 다이오드의 특성을 측정한 결과값이다.
도 7 에 따른 비교예의 경우 PIN 다이오드의 보호층으로 SiO2로 이루어진 무기막을 사용하였다.
도 7에서 확인할 수 있는 것처럼 비교예의 경우 초기 오프 전류(off current) 상태에서 5일을 대기한 경우 오프 전류가 초기 수준 대비 크게 상승하게 되고 산포 또한 흔들리게 되는 것을 확인할 수 있다.
이렇게 오프 전류가 상승하게 되는 경우 PIN 다이오드의 균일도가 떨어지게 되어 전체 패널의 특성이 크게 저하되게 된다.
이에 반해 도 8에서와 같이 본 발명의 실시예에 따른 PIN 다이오드의 경우 초기 PIN 다이오드의 오프 전류 측정값과 5일 후에 측정한 오프 전류의 측정값의 변동이 거의 없으며, 시간이 지나면서도 거의 상승하지 않고 일정한 전류값을 보여주는 것을 확인할 수 있다.
특히 도 7에 따른 비교예의 초기 오프 전류값과 비교했을 때 도 8에 따른 실시예의 초기 오프 전류값들이 훨씬 더 낮은 값을 갖는 것을 확인할 수 있어, 실시예의 경우 비교예 대비 초기 오프 전류의 특성이 크게 개선된 것을 확인할 수 있다.
즉 본 발명과 같이 PIN층의 측면을 상부 전극과 같은 금속층으로 보호하게 되는 경우, 초기 오프 전류 특성이 개선되고, 경시 변화없이 PIN 다이오드의 신뢰성이 강화되는 것을 명확히 확인할 수 있는 것이다.
PIN 다이오드(230) 상의 제2 보호층(235) 상에는 바이어스 전극(243)이 형성될 수 있다. 바이어스 전극(243)은 제2 보호층(235)에 있는 제4 컨택홀(235a)을 통해서 PIN 다이오드(230)의 상부 전극(233)과 연결되어, PIN 다이오드(230)에 바이어스 전압을 인가해줄 수 있다. 이 경우 바이어스 전압은 -5V의 역 전압을 인가할 수 있다.
본 발명에 따른 어레이 기판(201) 상에는 PIN 다이오드(230)를 덮도록 신틸레이터층(Scintillator layer, 250)이 형성될 수 있다. 신틸레이터층(250)은 어레이 기판(201) 상에 직접 증착되어 형성될 수 있기 때문에, 어레이 기판(201) 상부면의 평탄화가 필요하다. 따라서 평탄화층을 형성하여 상부면을 평탄화시킴으로써, 신틸레이터의 증착에 의한 신틸레이터층(250)의 형성이 용이하게 될 수 있도록 해줄 수 있다.
본 발명에 따른 디지털 엑스레이 검출기(200)는 다음과 같이 작동한다.
디지털 엑스레이 검출기(200)에 조사된 엑스레이는 신틸레이터층(250)에서 가시광선 영역의 광으로 변환된다. 가시광선 영역의 광은 PIN 다이오드(230)의 PIN층(232)에서 전자 신호로 변환이 된다.
구체적으로는 PIN층(232)에 가시광선 영역의 광이 조사되면 I형 반도체층이 P형 반도체층과 N형 반도체층에 의해 공핍(Depletion)이 되어 내부에 전기장이 발생하게 된다. 그리고 광에 의해 생성되는 정공과 전자가 전기장에 의해 드리프트(Drift)되어 각각 P형 반도체층과 N형 반도체층에서 수집된다.
PIN 다이오드(230)는 가시광선 영역의 광을 전자 신호로 변환하여 박막 트랜지스터(220)에 전달하게 된다. 이렇게 전달된 전자 신호는 박막 트랜지스터(220)와 연결된 데이터 라인(225)을 거쳐서 영상 신호로 표시되게 된다.
이상과 같이 본 발명에 대해서 예시한 도면을 참조로 하여 설명하였으나, 본 명세서에 개시된 실시예와 도면에 의해 본 발명이 한정되는 것은 아니며, 본 발명의 기술사상의 범위 내에서 통상의 기술자에 의해 다양한 변형이 이루어질 수 있음은 자명하다. 아울러 앞서 본 발명의 실시예를 설명하면서 본 발명의 구성에 따른 작용 효과를 명시적으로 기재하여 설명하지 않았을 지라도, 해당 구성에 의해 예측 가능한 효과 또한 인정되어야 함은 당연하다.
110 : 박막 트랜지스터 어레이 120 : 게이트 구동부
130 : 바이어스 공급부 140 : 전원전압 공급부
150 : 리드아웃 회로부 160 : 타이밍 제어부
200 : 디지털 엑스레이 검출기 201 : 어레이 기판
210 : 베이스 기판 211: 버퍼층
220 : 박막 트랜지스터 221 : 액티브층
222 : 게이트 절연층 223 : 게이트 라인
223a : 게이트 전극 224 : 층간 절연층
224a, 224b : 제1, 제2 컨택홀 225 : 데이터 라인
225a, 225b : 제1, 제2 전극 226 : 제1 보호층
226a : 제3 컨택홀 230 : PIN 다이오드
231 : 하부 전극 232 : PIN층
233 : 상부 전극 233a : 몸체부
233b : 날개부 234 : 절연층
235 : 제2 보호층 235a : 제4 컨택홀
241 : 바이어스 라인 243 : 바이어스 전극
245 : 제3 보호층 250 : 신틸레이터층
130 : 바이어스 공급부 140 : 전원전압 공급부
150 : 리드아웃 회로부 160 : 타이밍 제어부
200 : 디지털 엑스레이 검출기 201 : 어레이 기판
210 : 베이스 기판 211: 버퍼층
220 : 박막 트랜지스터 221 : 액티브층
222 : 게이트 절연층 223 : 게이트 라인
223a : 게이트 전극 224 : 층간 절연층
224a, 224b : 제1, 제2 컨택홀 225 : 데이터 라인
225a, 225b : 제1, 제2 전극 226 : 제1 보호층
226a : 제3 컨택홀 230 : PIN 다이오드
231 : 하부 전극 232 : PIN층
233 : 상부 전극 233a : 몸체부
233b : 날개부 234 : 절연층
235 : 제2 보호층 235a : 제4 컨택홀
241 : 바이어스 라인 243 : 바이어스 전극
245 : 제3 보호층 250 : 신틸레이터층
Claims (12)
- 베이스 기판;
상기 베이스 기판 상에 있는 박막 트랜지스터;
상기 박막 트랜지스터와 연결된 하부 전극, 상기 하부 전극 상에 있는 PIN층 및 상기 PIN층 상에 있는 상부 전극을 포함하는 PIN 다이오드; 및
상기 상부 전극과 연결되도록 상기 상부 전극 상에 배치된 바이어스 전극; 을 포함하고,
상기 상부 전극은 상기 PIN층의 상면과 접촉하는 몸체부와 상기 PIN층의 측면을 포함한 가장자리 둘레를 감싸는 날개부로 이루어지며,
상기 PIN층은 N형 반도체층, I형 반도체층 및 P형 반도체층이 순차적으로 적층되고,
상기 I형 반도체층과 상기 날개부 사이에는 절연층이 있고, 상기 날개부는 상기 절연층을 사이에 두고 상기 I형 반도체층의 적어도 일부 측면을 감싸며,
상기 날개부는 상하 방향으로 상기 박막 트랜지스터와 서로 중첩되지 않고,
상기 상부 전극에는 역 전압이 인가됨으로써 상기 PIN층의 측면을 감싸는 상기 상부 전극의 날개부에 역전압이 인가되는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판. - 삭제
- 삭제
- 삭제
- 제1항에 있어서,
상기 절연층은 상기 PIN층의 상면의 가장자리 둘레와 측면을 덮는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판. - 삭제
- 제1항에 있어서,
상기 박막 트랜지스터는 액티브층, 게이트 전극, 상기 액티브층과 연결된 제1 전극 및 제2 전극을 포함하고,
상기 상부 전극의 날개부는 상기 제1 전극 및 상기 제2 전극과 상하 방향으로 중첩되지 않는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판. - 제7항에 있어서,
상기 하부 전극은 상기 제2 전극과 연결되고,
상기 상부 전극은 상기 제2 전극으로부터 일정 거리 이격된 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판. - 제1항에 있어서,
상기 베이스 기판은 복수의 게이트 라인들과 교차하는 복수의 데이터 라인들에 의해서 복수의 화소 영역들이 정의되고,
하나의 상기 화소 영역에 대응되는 상기 상부 전극은 상기 게이트 라인 및 상기 데이터 라인과 중첩되지 않는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판. - 삭제
- 삭제
- 제1항, 제5항, 및 제7항 내지 제9항 중 어느 한 항에 따른 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판; 및
상기 어레이 기판 상에 있는 신틸레이터(Scintillator)층을 포함하는 디지털 엑스레이 검출기.
Priority Applications (1)
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|---|---|---|---|
| KR1020180159183A KR102662054B1 (ko) | 2018-12-11 | 2018-12-11 | 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판 및 이를 포함하는 디지털 엑스레이 검출기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020180159183A KR102662054B1 (ko) | 2018-12-11 | 2018-12-11 | 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판 및 이를 포함하는 디지털 엑스레이 검출기 |
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|---|---|
| KR20200071443A KR20200071443A (ko) | 2020-06-19 |
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ID=71137332
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| KR1020180159183A KR102662054B1 (ko) | 2018-12-11 | 2018-12-11 | 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판 및 이를 포함하는 디지털 엑스레이 검출기 |
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Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008066584A (ja) * | 2006-09-08 | 2008-03-21 | Asahi Kasei Electronics Co Ltd | 光センサ |
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|---|---|---|---|---|
| US5610403A (en) * | 1995-09-05 | 1997-03-11 | General Electric Company | Solid state radiation imager with gate electrode plane shield wires |
| JP2008122659A (ja) * | 2006-11-13 | 2008-05-29 | Seiko Epson Corp | 液晶表示装置及び液晶表示装置の製造方法並びに電子機器 |
| KR102619971B1 (ko) * | 2016-10-24 | 2023-12-29 | 엘지디스플레이 주식회사 | 디지털 엑스레이 검출장치 및 그 제조방법 |
-
2018
- 2018-12-11 KR KR1020180159183A patent/KR102662054B1/ko active IP Right Grant
Patent Citations (1)
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