KR20230010451A - 디지털 엑스레이 검출기용 어레이 기판과 이를 포함하는 디지털 엑스레이 검출기 및 그 제조 방법 - Google Patents

디지털 엑스레이 검출기용 어레이 기판과 이를 포함하는 디지털 엑스레이 검출기 및 그 제조 방법 Download PDF

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윤재호
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Abstract

본 발명은 보호층을 사이에 두고 박막 트랜지스터의 제2 전극 상에 금속 차단층을 형성함으로써, 1차적으로는 금속 차단층이, 2차적으로는 보호층이, PIN 다이오드의 식각 공정 시 사용되는 식각 가스 또는 식각 용액이 제2 전극의 미세 균열을 통과하여 박막 트랜지스터의 액티브층에까지 스며드는 것을 감소시킬 수 있다.
또한, 본 발명은 금속 차단층이 PIN 다이오드의 PIN 층이 형성되기 이전에 형성되는 공정 순서를 갖기 때문에, 두꺼운 두께를 갖는 PIN 층의 식각 공정에서 사용되는 식각 가스 또는 식각 용액이 박막 트랜지스터의 액티브층에 스며드는 것을 감소시킬 수 있다.

Description

디지털 엑스레이 검출기용 어레이 기판과 이를 포함하는 디지털 엑스레이 검출기 및 그 제조 방법 {ARRAY SUBSTRATE FOR DIGITAL X-RAY DETECTOR AND THE DIGITAL X-RAY DETECTOR AND MANUFACTURING METHOD OF THE SAME}
본 명세서는 PIN 다이오드 형성 공정에 의해서 발생될 수 있는 박막 트랜지스터의 액티브층의 손상을 감소시킬 수 있는 디지털 엑스레이 검출기용 어레이 기판과 디지털 엑스레이 검출기 및 그 제조 방법에 관한 것이다.
엑스레이(X-ray)는 단파장이기 때문에 피사체를 쉽게 투과할 수 있다. 엑스레이의 투과량은 피사체 내부의 밀도에 따라 결정된다. 따라서 피사체를 투과한 엑스레이의 투과량을 검출함으로써 피사체의 내부 구조를 관측할 수 있다.
의학용으로 사용되고 있는 엑스레이 검사방법 중 하나로 필름인화방식이 있다. 하지만 필름인화방식의 경우 필름 촬영 후 인화 과정을 거쳐야 결과물을 확인할 수 있기 때문에, 결과물을 확인하기까지 많은 시간이 소요된다. 특히 필름인화방식의 경우 인화된 필름의 보관 및 보존에 있어서 많은 어려움이 있다.
이에 따라 최근에는 박막 트랜지스터(Thin Film Transistor)를 이용한 디지털 엑스레이 검출기(Digital X-ray Detector; DXD)가 개발되어 의학용으로 많이 사용되고 있다.
디지털 엑스레이 검출기는 피사체를 투과한 엑스레이의 투과량을 검출하여, 물체의 내부 상태를 디스플레이를 통해 외부로 표시하는 장치를 말한다.
따라서 디지털 엑스레이 검출기는 별도의 필름과 인화지를 사용하지 않고도 피사체의 내부 구조를 표시할 수 있고, 엑스레이 촬영 즉시 실시간으로 결과를 확인할 수 있는 장점이 있다.
디지털 엑스레이 검출기는 엑스레이를 신틸레이터(Scintillator)를 통해서 가시광선으로 변환하고, 변환된 광을 PIN 다이오드를 통해서 감지하며, 감지된 광을 전기적 신호로 변환하는 방식으로 작동된다.
디지털 엑스레이 검출기는 각각 박막 트랜지스터와 PIN 다이오드를 포함하는 복수의 화소들을 포함하며, 매우 미세한 광에도 반응하여 신호를 나타낼 수 있다.
일반적으로 디지털 엑스레이 검출기는 박막 트랜지스터를 형성하는 공정 이후에, PIN 다이오드를 형성하는 공정을 진행하게 된다.
상기 공정을 진행하면서 박막 트랜지스터나 PIN 다이오드를 구성하는 각 층들 간의 전기적인 연결을 위하여 복수의 컨택홀(Contact hole)들을 형성하게 된다.
이 경우 컨택홀의 크기가 커지게 되면 디지털 엑스레이 검출기의 필 팩터(Fill factor)가 감소하게 된다.
고성능의 디지털 엑스레이 검출기를 구현하기 위해서는 필 팩터를 최대한 증가시킬 필요가 있기 때문에, 디지털 엑스레이 검출기의 필 팩터를 증가시키기 위하여 컨택홀의 크기를 감소시키는 것이 바람직하다.
한편 박막 트랜지스터의 액티브층은 매우 얇은 두께를 갖도록 형성되기 때문에 가스나 용액 등에 의해서 큰 손상을 쉽게 입을 수 있다.
이와 관련하여 PIN 다이오드는 박막 트랜지스터보다 훨씬 두꺼운 두께를 갖도록 형성되기 때문에, PIN 다이오드를 식각하는 건식 식각이나 습식 식각과 같은 식각 공정의 시간 및 식각 물질의 증가로 인하여 액티브층에 손상이 가해지기도 한다.
특히 필 팩터의 증가를 위하여 컨택홀의 크기를 감소시키는 경우, 습식 공정이 진행된 이후에도 습식 식각액은 완전히 제거되지 못하고 컨택홀에 고여 있게 되는 일이 발생할 수 있다.
아울러 필 팩터의 증가를 위하여 컨택홀의 크기를 감소시키는 구조일수록, 가혹한 PIN 다이오드의 형성 공정 중에 박막 트랜지스터를 구성하는 각 층들에 미세한 균열이 더욱 많이 발생할 수 있다.
따라서 컨택홀에 고이는 습식 식각액의 일부는 각 층들의 미세한 균열 속으로 스며들어 각 층들에 손상을 줄 수 있다.
이 중에서도 특히 박막 트랜지스터의 액티브층의 경우 두께가 매우 얇기 때문에 적은 양의 습식 식각액에도 크게 손상을 받아 액티브층이 단선되는 경우가 발생할 수 있다.
이렇게 박막 트랜지스터의 액티브층이 단선되게 되면 디지털 엑스레이 검출기의 일부 화소 소자는 제대로 구동하지 않게 되어 디지털 엑스레이 검출기는 불량이 될 수 있다.
이에 본 명세서의 발명자들은 PIN 다이오드 형성 공정에 의해서 발생될 수 있는 박막 트랜지스터의 액티브층의 손상을 감소시킬 수 있는 디지털 엑스레이 검출기용 어레이 기판과 디지털 엑스레이 검출기 및 그 제조 방법을 발명하였다.
본 명세서의 일 실시예에 따른 해결 과제는 PIN 다이오드의 식각 공정 시 사용되는 식각 가스 또는 식각 용액이 각 층들의 미세 균열을 통해서 박막 트랜지스터의 액티브층에 스며드는 것을 감소시킬 수 있는 디지털 엑스레이 검출기용 어레이 기판과 디지털 엑스레이 검출기 및 그 제조 방법을 제공하는 것이다.
본 명세서의 일 실시예에 따른 해결 과제는 기생 캐패시터를 증가시키지 않으면서도, PIN 다이오드의 식각 공정 시 사용되는 식각 가스 또는 식각 용액이 각 층들의 미세 균열을 통해서 박막 트랜지스터의 액티브층에 스며드는 것을 감소시킬 수 있는 디지털 엑스레이 검출기용 어레이 기판과 디지털 엑스레이 검출기 및 그 제조 방법을 제공하는 것이다.
본 명세서의 일 실시예에 따른 해결 과제는 별도의 마스크 공정의 추가 없이도, PIN 다이오드의 식각 공정 시 사용되는 식각 가스 또는 식각 용액이 각 층들의 미세 균열을 통해서 박막 트랜지스터의 액티브층에 스며드는 것을 감소시킬 수 있는 디지털 엑스레이 검출기용 어레이 기판과 디지털 엑스레이 검출기 및 그 제조 방법을 제공하는 것이다.
본 명세서의 일 실시예에 따른 해결 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 명세서의 일 실시예에 따른 디지털 엑스레이 검출기용 어레이 기판 및 디지털 엑스레이 검출기는, 베이스 기판 상에 있고, 액티브층, 게이트 전극, 제1 전극, 및 제2 전극을 포함하는 박막 트랜지스터, 박막 트랜지스터를 덮는 보호층, 보호층 상에 있고 제1 전극과 연결되며, 화소 전극, PIN 층, 및 상부 전극을 포함하는 PIN 다이오드, 및 보호층 상에 있고 제2 전극과 연결되는 금속 차단층을 포함한다.
이 경우 금속 차단층과 화소 전극은 동일한 층 상에 있다.
또한 액티브층과, 제1 전극 및 제2 전극 사이에는 층간 절연층이 있고, 제1 전극 및 제2 전극은 각각 층간 절연층에 있는 제1 컨택홀 및 제2 컨택홀을 통해서 액티브층과 연결되며, 금속 차단층은 제2 컨택홀을 덮도록 배치될 수 있다.
본 명세서의 일 실시예에 따른 디지털 엑스레이 검출기용 어레이 기판 및 디지털 엑스레이 검출기의 제조 방법은, 베이스 기판 상에 액티브층과 게이트 전극을 형성하는 단계, 액티브층과 게이트 전극 상에 제1 컨택홀과 제2 컨택홀을 포함하는 층간 절연층을 형성하는 단계, 층간 절연층 상에 제1 컨택홀과 제2 컨택홀을 통해서 액티브층과 연결되는 제1 전극과 제2 전극을 형성하는 단계, 제1 전극과 제2 전극 상에 제3 컨택홀과 제4 컨택홀을 포함하는 보호층을 형성하는 단계, 보호층 상에 제3 컨택홀을 통해서 제1 전극과 연결되는 화소 전극과, 제4 컨택홀을 통해서 제2 전극과 연결되는 금속 차단층을 형성하는 단계 및 화소 전극 상에 PIN 층과 상부 전극을 형성하여 PIN 다이오드를 형성하는 단계를 포함한다.
이 경우 금속 차단층은 제2 컨택홀을 덮도록 형성한다.
본 명세서의 실시예에 따라 보호층을 사이에 두고 박막 트랜지스터의 제2 전극 상에 금속 차단층을 형성함으로써, 1차적으로는 금속 차단층이, 2차적으로는 보호층이, PIN 다이오드의 식각 공정 시 사용되는 식각 가스 또는 식각 용액이 제2 전극의 미세 균열을 통과하여 박막 트랜지스터의 액티브층에까지 스며드는 것을 감소시킬 수 있는 효과가 있다.
본 명세서의 실시예에 따라 박막 트랜지스터의 제2 전극과 금속 차단층을 전기적으로 연결시켜 동일한 전압이 가해지도록 함으로써, 금속 차단층에 의해서 기생 캐패시터가 발생되지 않도록 하면서도 금속 차단층이 식각 가스 또는 식각 용액을 효과적으로 차단할 수 있는 효과가 있다.
본 명세서의 실시예에 따라 금속 차단층은 PIN 다이오드의 화소 전극을 형성하는 동일한 마스크 공정으로 형성하기 때문에, 금속 차단층을 형성하기 위한 별도의 마스크 공정을 추가할 필요가 없어 공정의 효율성을 높일 수 있는 효과가 있다.
본 명세서의 실시예에 따라 금속 차단층은 PIN 다이오드의 PIN 층이 형성되기 이전에 형성되는 공정 순서를 갖기 때문에, 두꺼운 두께를 갖는 PIN 층의 식각 공정에서 사용되는 식각 가스 또는 식각 용액이 박막 트랜지스터의 액티브층에 스며드는 것을 감소시킬 수 있다.
본 명세서의 효과는 이상에서 언급한 효과에 제한되지 않으며, 언급되지 않은 또 다른 효과는 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 디지털 엑스레이 검출기를 개략적으로 설명하기 위한 블록도이다.
도 2는 본 명세서의 일 실시예에 따른 하나의 화소 영역 및 패드 영역에 대응되는 디지털 엑스레이 검출기용 어레이 기판 및 디지털 엑스레이 검출기에 대한 평면도이다.
도 3은 본 명세서의 일 실시예에 따른 하나의 화소 영역 및 패드 영역에 대응되는 디지털 엑스레이 검출기용 어레이 기판 및 디지털 엑스레이 검출기에 대한 단면도이다.
도 4a 내지 도 4n은 본 명세서의 일 실시예에 따른 하나의 화소 영역 및 패드 영역에 대응되는 디지털 엑스레이 검출기용 어레이 기판 및 디지털 엑스레이 검출기의 제조 방법에 대한 공정도이다.
도 5a는 소스 드레인 전극의 컨택홀을 확대한 SEM 사진이고, 도 5b는 소스/드레인 전극과 액티브층을 확대한 SEM 사진이며, 도 5c는 액티브층이 단선되는 경우의 박막 트랜지스터의 특성에 대한 그래프이다.
도 6a는 본 명세서의 실시예에 따른 금속 차단층이 상부에 형성된 소스/드레인 전극과 액티브층을 확대한 SEM 사진이고, 도 6b는 본 명세서의 실시예에 따라 액티브층이 단선되지 않는 경우의 박막 트랜지스터의 특성에 대한 그래프이다.
본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 명세서는 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서가 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서는 청구항의 범주에 의해 정의될 뿐이다.
본 명세서의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서가 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 명세서를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간 적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 명세서의 기술적 사상 내에서 제2 구성요소일 수도 있다.
본 명세서의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하에서는, 본 발명의 몇몇 실시예에 따른 PIN 다이오드 형성 공정에 의해서 발생될 수 있는 박막 트랜지스터의 액티브층의 손상을 감소시킬 수 있는 디지털 엑스레이 검출기용 어레이 기판과 디지털 엑스레이 검출기 및 그 제조 방법을 설명하도록 한다.
도 1은 디지털 엑스레이 검출기를 개략적으로 설명하기 위한 블록도이다. 디지털 엑스레이 검출기는 박막 트랜지스터 어레이(110), 게이트 구동부(120), 바이어스 공급부(130), 리드아웃 회로부(140) 및 타이밍 제어부(150)를 포함할 수 있다.
박막 트랜지스터 어레이(110)는 일 방향으로 배열된 복수의 게이트 라인들(Gate Line, GL)과, 상기 게이트 라인들(GL)과 직교하도록 일 방향으로 배열된 복수의 데이터 라인들(Data Line, DL)에 의해 정의된 복수의 셀 영역을 포함할 수 있다.
셀 영역들은 매트릭스 형태로 배열되고, 각각의 셀 영역은 광 감지 화소들(Pixel, P)이 형성된 화소 영역을 포함할 수 있다. 박막 트랜지스터 어레이(110)는 엑스레이 소스(X-ray Source)로부터 방출된 엑스레이를 감지하고, 감지된 엑스레이를 광전 변환하여 전기적인 검출 신호로 출력할 수 있다.
각각의 광 감지 화소는 신틸레이터(Scintillator)에 의해 엑스레이로부터 변환된 가시광선 영역의 광을 전자 신호로 변환하여 출력하는 PIN 다이오드(PIN Diode)와, PIN 다이오드로부터 출력된 검출 신호를 리드아웃 회로부(140)에 전달하는 구동 박막 트랜지스터(Thin Film Transistor, TFT)를 각각 포함할 수 있다. PIN 다이오드의 일측은 박막 트랜지스터와 연결되고 타측은 바이어스 라인(Bias Line, BL)에 연결될 수 있다.
박막 트랜지스터의 게이트 전극은 스캔 신호를 전달하는 게이트 라인(GL)에 연결되고, 소스/드레인 전극은 각각 PIN 다이오드와 PIN 다이오드로부터 출력된 검출 신호를 전달하는 데이터 라인(DL)에 연결될 수 있다. 바이어스 라인(BL)은 데이터 라인(DL)과 서로 평행하게 배열될 수 있다.
게이트 구동부(120)는 게이트 라인(GL)들을 통해 광 감지 화소들의 박막 트랜지스터에 게이트 신호들을 순차적으로 인가할 수 있다. 광 감지 화소들의 박막 트랜지스터들은 게이트 온 전압 레벨을 갖는 게이트 신호에 응답하여 턴-온(Turn-On) 될 수 있다.
바이어스 공급부(130)는 바이어스 라인들(BL)을 통해 광 감지 화소들에 구동 전압을 인가할 수 있다. 바이어스 공급부(130)는 PIN 다이오드에 리버스 바이어스(Reverse Bias) 또는 포워드 바이어스(Forward Bias)를 선택적으로 인가할 수 있다.
리드아웃 회로부(140)는 게이트 구동부(120)의 게이트 신호에 응답하여 턴-온된 박막 트랜지스터로부터 전달되는 검출 신호를 리드아웃할 수 있다. 즉 PIN 다이오드로부터 출력된 검출 신호는 박막 트랜지스터와 데이터 라인(DL)을 통해 리드아웃 회로부(140)로 입력될 수 있다.
리드아웃 회로부(140)는 오프셋 이미지를 리드아웃하는 오프셋 리드아웃 구간과, 엑스레이 노광 후의 검출 신호를 리드아웃하는 엑스레이 리드아웃 구간에 광 감지 화소들로부터 출력되는 검출신호를 리드아웃할 수 있다.
리드아웃 회로부(140)는 신호 검출부 및 멀티플렉서 등을 포함할 수 있다. 신호 검출부에는 데이터 라인들(DL)과 일대일 대응하는 복수의 증폭 회로부를 포함하고, 각 증폭 회로부는 증폭기, 커패시터 및 리셋 소자 등이 포함될 수 있다.
타이밍 제어부(150)는 개시신호 및 클럭신호 등을 생성하여 게이트 구동부(120)에 공급함으로써, 게이트 구동부(120)의 동작을 제어할 수 있다. 또한 타이밍 제어부(150)는 리드아웃 제어신호 및 리드아웃 클럭신호 등을 생성하여 리드아웃 회로부(140)에 공급함으로써, 리드아웃 회로부(140)의 동작을 제어할 수 있다.
도 2와 도 3은 각각 본 명세서의 일 실시예에 따른 하나의 화소 영역 및 패드 영역에 대응되는 디지털 엑스레이 검출기용 어레이 기판 및 디지털 엑스레이 검출기에 대한 평면도와 단면도이다.
그리고, 도 4a 내지 도 4n은 각각 본 명세서의 일 실시예에 따른 하나의 화소 영역 및 패드 영역에 대응되는 디지털 엑스레이 검출기용 어레이 기판 및 디지털 엑스레이 검출기의 제조 방법에 대한 공정도이다.
본 명세서의 일부 평면도의 경우 설명과 이해의 편의를 위하여 일부 보호층과 평탄화층에 대한 표현을 생략하였는 바, 보다 상세한 구조는 단면도를 참조하여 설명하도록 한다.
이하에서는, 상기의 도면들을 참조하여 본 명세서의 일 실시예에 따른 디지털 엑스레이 검출기용 어레이 기판과 디지털 엑스레이 검출기 및 그 제조 방법에 대해서 자세히 설명하도록 한다.
이하에서 설명하는 각 층에 대한 패턴 형성 방법은 당업계에서 통상의 기술자가 실시하는 기술인, 증착(Deposition), 포토레지스트 도포(PR Coating), 노광(Exposure), 현상(Develop), 식각(Etch), 포토레지스트 박리(PR Strip)를 포함하는 포토리소그래피(Photolithography) 공정을 이용한 마스크 공정을 사용할 수 있는 바, 각 공정들에 대한 자세한 설명은 생략한다.
예를 들어 증착의 경우 금속 재료일 경우에는 스퍼터링(Sputtering), 반도체나 절연막인 경우에는 플라즈마 화학증착(Plasma Enhanced Vapor Deposition; PECVD)와 같은 방법을 사용할 수 있다.
또한, 식각의 경우에도 재료에 따라 건식 식각 및 습식 식각을 선택하여 사용할 수 있는 것으로 당업계에서 통상의 기술자가 실시하는 기술을 적용할 수 있다.
디지털 엑스레이 검출기(1)와 디지털 엑스레이 검출기용 어레이 기판(10)은 베이스 기판(210) 상의 액티브 영역(AA)에 박막 트랜지스터(220)를 형성한다.
이에 따라 도 4a에 도시된 바와 같이, 디지털 엑스레이 검출기용 어레이 기판(10)은 베이스 기판(210)을 먼저 형성한다.
베이스 기판(210)은 유리 재질의 기판을 사용할 수 있지만 이에 한정되는 것은 아니며, 플렉서블(Flexible) 디지털 엑스레이 검출기에 적용되는 경우 유연성 성질을 갖는 폴리이미드(Polyimide) 재질의 기판을 사용할 수도 있다.
베이스 기판(210)은 액티브 영역(Active Area: AA)과 패드 영역(Pad Area: PDA)을 포함한다.
액티브 영역(AA)은 PIN 다이오드(240)가 배치되는 PIN 다이오드 영역(PINA)과 박막 트랜지스터(220)가 배치되는 박막 트랜지스터 영역(TFTA)을 포함한다.
패드 영역은 리드아웃 회로부(140)로 신호를 리드아웃 하도록 연결되는 리드아웃 패드부를 포함하는 리드아웃 패드 영역과, 게이트 구동부(120)로부터 스캔 신호를 인가받는 게이트 패드부를 포함하는 게이트 패드 영역을 포함한다.
패드 영역(PDA)의 패드부는 패드 전극(323), 패드 연결 전극(341), 패드 접촉 전극(370) 및 패드 보호 전극(380)을 포함할 수 있다.
본 명세서의 실시예에서는 패드 영역(PDA)의 패드부를 설명하되 리드아웃 패드부를 기준으로 자세히 설명하도록 한다.
베이스 기판(210)에는 서로 직교하도록 교차하여 배열된 복수의 게이트 라인(GL)과 복수의 데이터 라인(DL)이 형성된다.
이와 같이 배열된 복수의 게이트 라인(GL)과 복수의 데이터 라인(DL)에 의해서 복수의 셀 영역이 정의된다. 각각의 셀 영역은 화소(P)가 대응됨으로써 복수의 화소 영역이 정의된다. 게이트 라인(GL)과 데이터 라인(DL)에 대응되는 영역은 화소 영역들 간의 경계 영역으로 정의될 수 있다.
하나의 화소 당 각각의 박막 트랜지스터(220)와 PIN 다이오드(240)가 대응되도록 배치되어, 복수의 화소 영역을 갖는 어레이 기판에는 복수의 박막 트랜지스터(220)와 복수의 PIN 다이오드(240)가 형성될 수 있다.
이하에서는 하나의 화소에 대응되는 박막 트랜지스터(220)와 PIN 다이오드(240)를 기준으로 설명을 하도록 하며, 특별한 설명이 없는 한 인접한 화소에도 동일하게 적용된다.
베이스 기판(210) 상에는 제1 전극(223a), 제2 전극(223b), 게이트 전극(225) 및 액티브층(221)을 포함하는 박막 트랜지스터(220)가 형성된다.
도 4a에 도시된 바와 같이, 베이스 기판(210)과 박막 트랜지스터(220) 사이에는 버퍼층(211)이 형성될 수 있다. 이 경우 버퍼층(211)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)의 무기물로 이루어질 수 있으며, 다층의 멀티 버퍼층으로 형성될 수도 있다.
도 4b에 도시된 바와 같이, 버퍼층(211) 상에는 액티브층(221)이 형성된다. 액티브층(221)은 IGZO(Indium Gallium Zinc Oxide)와 같은 산화물(Oxide) 반도체 물질로 형성될 수 있지만 이에 한정되는 것은 아니며, 저온 폴리 실리콘(Low Temperature Polycrystalline Silicon: LTPS)이나 비정질 실리콘(a-Si)으로 형성될 수도 있다.
도 4c에 도시된 바와 같이, 액티브층(221) 상에는 게이트 전극(225)이 형성될 수 있다. 그리고, 액티브층(221)과 게이트 전극(225) 사이에는 게이트 절연층(222)이 형성되어, 액티브층(221)과 게이트 전극(225)을 서로 절연시켜 줄 수 있다.
게이트 절연층(222)상에는 액티브층(221)의 채널 영역에 대응되도록 게이트 전극(225)이 형성될 수 있다. 도 3에서는 게이트 절연층(222)이 액티브층(221)의 채널 영역에만 배치되도록 도시되어 있으나, 이에 한정되지는 않는다. 예를 들어, 게이트 절연층(222)은 액티브 영역(AA)의 PIN 다이오드 영역(PINA)과 박막 트랜지스터 영역(TFTA)에 형성될 수도 있다. 또한, 게이트 절연층(222)은 패드 영역(PDA)에도 형성될 수도 있다.
게이트 전극(225)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 하나 또는 이들의 합금일 수 있으며, 단일층 또는 다중층으로 이루어질 수 있다.
게이트 전극(225)은 게이트 라인(GL)으로부터 연장되어 형성될 수 있다.
또한, 게이트 라인(GL)과 게이트 전극(225)이 일치되도록 게이트 전극(225)은 게이트 라인(GL) 내에 형성될 수도 있다. 이에 따라 게이트 라인(GL)과 게이트 전극(225)은 동일한 층 상에 형성될 수 있다.
무기물로 이루어진 게이트 절연층(222)은 게이트 전극(225)에 대응되도록 형성되며, 효과적인 절연을 위하여 게이트 전극(225)과 동일하거나 더 넓은 면적을 갖도록 형성될 수 있다.
게이트 전극(225)과 게이트 절연층(222)은 액티브층(221)의 중심부에 대응되도록 형성될 수 있다. 이에 따라 게이트 전극(225)에 의해서 덮이지 않고 노출되는 액티브층(221)의 영역, 즉 채널 영역 이외의 액티브층(221)의 양 끝단은 소스(Source) 영역과 드레인(Drain) 영역이 될 수 있다.
액티브층(221)의 소스 영역은 드레인 영역보다 PIN 다이오드(240)와 가까운 곳에 배치될 수 있지만, 이에 한정되는 것은 아니며 소스 영역과 드레인 영역의 위치는 서로 바뀔 수도 있다.
도 4d에 도시된 바와 같이, 게이트 전극(225), 액티브층(221) 및 버퍼층(211) 상에는 층간 절연층(226)이 형성될 수 있다. 층간 절연층(226)은 무기 절연물질 또는 유기 절연물질로 이루어질 수 있다.
액티브층(221)과 소스 영역 및 드레인 영역에 대응하여, 층간 절연층(226)에는 제1 컨택홀(226a)과 제2 컨택홀(226b)들이 형성될 수 있다.
층간 절연층(226)은 액티브 영역(AA)과 패드 영역(PDA)에 배치될 수 있다. 층간 절연층(226)은 액티브 영역(AA)의 PIN 다이오드 영역(PINA)과 박막 트랜지스터 영역(TFTA)에 배치될 수 있다.
도 4e에 도시된 바와 같이, 층간 절연층(226) 상에는 박막 트랜지스터(220)의 제1 전극(223a)과 제2 전극(223b)이 형성될 수 있다.
제1 전극(223a)과 제2 전극(223b)은 게이트 전극(225)을 사이에 둔 액티브층(221)의 양쪽에 각각 대응되도록 형성될 수 있다.
제1 전극(223a)과 제2 전극(223b)은 제1 컨택홀(226a) 및 제2 컨택홀(226b)들을 통해 각각 액티브층(221)의 소스 영역 및 드레인 영역과 연결될 수 있다.
이에 따라 소스 영역에 연결되는 제1 전극(223a)은 박막 트랜지스터(220)의 소스 전극이 되고, 드레인 영역과 연결되는 제2 전극(223b)는 박막 트랜지스터(220)의 드레인 전극이 될 수 있다.
제1 전극(223a) 및 제2 전극(223b)은 데이터 라인(DL)과 동일한 물질로 동일한 마스크 공정으로 형성될 수 있으며, 데이터 라인(DL)과 동일한 층 상에 배치될 수 있다.
이 경우 제1 전극(223a)은 데이터 라인(DL)과 이격되어 배치될 수 있으며, 제2 전극(223b)은 데이터 라인(DL)으로부터 연장되거나, 데이터 라인(DL) 내에 형성될 수도 있다.
데이터 라인(DL)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 하나 또는 이들의 합금으로 이루어질 수 있지만 이에 한정되는 것은 아니다.
따라서 제1 전극(223a) 및 제2 전극(223b)도 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 하나 또는 이들의 합금으로 이루어질 수 있지만 이에 한정되는 것은 아니다.
또한 제1 전극(223a) 및 제2 전극(223b)은 단일의 전극층으로 이루어질 수 있지만 이에 한정되지 않으며, 복수의 전극층이 적층되어 형성될 수 있다.
제1 전극(223a) 및 제2 전극(223b)이 복수의 전극층으로 형성되는 경우, 적어도 하나 이상의 전극층은 몰리브덴(Mo)을 포함할 수 있다.
일례로 제1 전극(223a) 및 제2 전극(223b)은 몰리브덴/알루미늄/몰리브덴(Mo/Al/Mo)과 같은 3중층의 전극층 구조를 가질 수 있다.
다만 이러한 3중층의 전극층 구조에서 저항이 낮은 알루미늄의 경우 비교적 두꺼운 두께를 갖도록 형성할 수 있지만, 몰리브덴의 경우 비저항이 높기 때문에 상대적으로 두께를 얇게 형성하게 된다.
예를 들어, 제1 전극(223a) 및 제2 전극(223b)의 3중층 구조에서 알루미늄이 6000Å의 두께를 갖는 경우 몰리브덴은 200Å~500Å의 두께 정도로 상대적으로 매우 얇은 두께를 갖도록 형성하게 된다.
패드 영역(PDA)에는 층간 절연층(226) 상에 패드 전극(323)이 형성될 수 있다.
패드 전극(323)은 제1 전극(223a) 및 제2 전극(223b)이 형성되는 동일한 마스크 공정으로 형성될 수 있다.
이에 따라 패드 전극(323)은 제1 전극(223a) 및 제2 전극(223b)과 동일한 재질을 가질 수 있다. 그리고 패드 전극(323)은 제1 전극(223a) 및 제2 전극(223b)과 동일한 층 상에 형성될 수 있다.
패드 전극(323)은 데이터 라인(DL)으로부터 연장되어 형성될 수 있다.
따라서, 패드 전극(323)은 데이터 라인(DL)을 통해서 제1 전극(223a) 및 제2 전극(223b)과 전기적으로 연결될 수 있다.
도 4f에 도시된 바와 같이, 박막 트랜지스터(220) 및 패드 전극(323) 상에는 제1 보호층(230)이 배치될 수 있다. 보호층 (230)은 액티브 영역(AA)과 패드 영역(PDA)에 형성될 수 있다. 보호층(230)은 액티브 영역(AA)의 PIN 다이오드 영역(PINA)과 박막 트랜지스터 영역(TFTA)에 배치될 수 있다. 보호층(230)은 액티브 영역(AA)과 패드 영역(PDA)을 포함한 베이스 기판(210)의 전면을 덮도록 형성될 수 있다.
제1 보호층(230)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)과 같은 무기물로 이루어질 수 있으나 이에 한정되는 것은 아니다. 제1 보호층(230)은 하부의 박막 트랜지스터(220)을 덮어서, 특히 액티브층(221)을 보호하는 역할을 할 수 있다.
제1 보호층(230)은 제3 컨택홀(230a)과 제4 컨택홀(230b)를 포함하여 형성될 수 있다.
이 경우 제3 컨택홀(230a)과 제4 컨택홀(230b)은 각각 제1 컨택홀(226a)과 제2 컨택홀(226b)에 대응되어 위치하도록 형성될 수 있다.
본 명세서에 있어서 대응되는 위치에 형성된다는 의미는 동일한 크기로 형성되는 것에 한정되는 것은 아니며, 적어도 일부의 영역이 서로 중첩되어 형성되는 것을 의미한다.
예를 들어 제3 컨택홀(230a)과 제4 컨택홀(230b)은 각각 제1 컨택홀(226a)과 제2 컨택홀(226b)의 홀의 크기보다 더 작거나 클 수 있지만, 적어도 홀의 일부 영역은 서로 중첩되어 위치하도록 형성될 수 있다.
패드 영역(PDA)의 패드 전극(323) 상에는 패드 전극 컨택홀(330p)를 포함하는 제1 보호층(230)이 형성될 수 있다.
도 4g에 도시된 바와 같이, 제1 보호층(230) 상에 제3 컨택홀(230a)을 통해서 제1 전극(223a)과 연결되는 화소 전극(241)과, 제4 컨택홀(230b)을 통해서 제2 전극(223b)과 연결되는 금속 차단층(235)이 형성될 수 있다.
따라서 화소 전극(241)과 금속 차단층(235)은 동일한 마스크 공정으로 형성되어, 동일한 층인 제1 보호층(230) 상에 형성될 수 있다.
화소 전극(241)과 금속 차단층(235)은 습식 식각액을 이용하는 습식 식각 공정을 통해서 패터닝되어 형성될 수 있다.
화소 전극(241)은 PIN 층(243)의 하부에 형성되어 PIN 층(243)의 상부에 형성되는 상부 전극(245)과 함께 PIN 다이오드(240)를 구성할 수 있다.
화소 전극(241) 및 금속 차단층(235)은 몰리브덴(Mo)과 같은 불투명한 금속이나 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide)와 같은 투명한 산화물 중 하나 이상의 물질로 이루어질 수 있다.
화소 전극(241) 및 금속 차단층(235)은 단일층으로 형성될 수 있지만, 이에 한정되는 것은 아니며 복수의 전극층이 적층되어 형성될 수 있다.
한편 패드 영역(PDA)에는 패드 연결 전극(341)을 형성하여, 패드 전극 컨택홀(330p)을 통해서 패드 전극(323)과 전기적으로 연결시킬 수 있다.
패드 연결 전극(341)은 패드 전극(323)을 덮는 섬(island) 형상으로 형성되어 패드 전극(323)을 보호할 수 있다.
패드 연결 전극(341)은 액티브 영역(AA)에 있는 PIN 다이오드(240)의 화소 전극(241)과 동일한 마스크 공정으로 형성될 수 있다. 이에 따라 패드 연결 전극(341)은 화소 전극(241)과 동일한 재질을 갖고 동일한 층 상에 형성될 수 있다.
도 4h에 도시된 바와 같이, 각각의 화소 영역에 있는 화소 전극(241) 상에는 PIN 다이오드(240)의 PIN 층(243)과 상부 전극(245)이 형성될 수 있다.
구체적으로, 화소 전극(241)을 덮도록 베이스 기판(210) 전면에 PIN 막과 상부 전극막을 형성하고, PIN 막과 상부 전극막을 마스크 공정으로 패터닝하여 각각 PIN 층(243)과 상부 전극(245)을 형성할 수 있다.
이 경우 PIN 막은 식각 가스를 사용한 건식 식각 공정을 이용하여 패터닝되고, 상부 전극막은 식각 용액을 사용한 습식 식각 공정을 이용하여 패터닝될 수 있다.
PIN 막과 상부 전극막의 패터닝 순서는 특별히 한정되지 않는다.
이러한 공정을 통해서, PIN 다이오드(240)는 박막 트랜지스터(220)와 연결되는 화소 전극(241), 화소 전극(241) 상에 있는 PIN 층(243), 및 PIN 층(243) 상에 있는 상부 전극(245)을 포함하도록 형성될 수 있다.
PIN 층(243)은 신틸레이터(Scintillator)를 통해 엑스레이에서 변환된 가시광을 전기적인 신호로 변환하는 역할을 한다.
PIN 층(243)은 n형 불순물이 포함된 n형 반도체층, 진성(Intrinsic) 반도체층, 및 p형 불순물이 포함된 p형 반도체층이 화소 전극(241)에서부터 차례대로 적층되어 형성될 수 있다.
진성 반도체층은 n형 반도체층 및 p형 반도체층보다 상대적으로 두껍게 형성될 수 있다. PIN 층(243)은 엑스레이 소스로부터 방출된 엑스레이를 전기적인 신호로 변환할 수 있는 물질을 포함하도록 이루어질 수 있다. 예를 들어, PIN 층(243)은 a-Se, HgI2, CdTe, PbO, PbI2, BiI3, GaAs, Ge와 같은 물질들을 포함할 수 있다.
상부 전극(245)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide)와 같은 투명한 산화물 중 하나 이상의 물질로 이루어져 PIN 다이오드(240)의 필 팩터(Fill Factor)를 향상시킬 수 있다.
이와 같이 본 명세서의 실시예에 따르면, 박막 트랜지스터(220)를 먼저 형성한 이후에 PIN 다이오드(240)를 형성하기 때문에 먼저 형성된 박막 트랜지스터(220)는 후에 형성되는 PIN 다이오드(240)의 공정에 영향을 받을 수 있다.
PIN 다이오드(240)는 박막 트랜지스터(220) 대비 상당히 두꺼운 두께를 갖도록 형성되고, 화소 전극(241), PIN 층(243), 및 상부 전극(245)을 포함하도록 형성되기 때문에 건식 가스와 습식 식각액과 같은 다양한 식각 물질을 사용하고 전체적인 식각 공정 시간도 크게 증가하게 된다.
PIN 다이오드(240)의 필 팩터 증가를 위하여 화소 영역 내에 있는 컨택홀들의 크기를 최대한 작게 형성할 수 있다.
하지만 컨택홀들의 크기를 작게 하는 경우, PIN 다이오드(240)의 습식 식각 공정 중에 사용되는 습식 식각 용액이 습식 공정이 완료된 이후에도 완전히 제거되지 못하고 크기가 작아진 컨택홀에 고여 있게 되는 일이 발생할 수 있다.
도 5a는 소스 드레인 전극의 컨택홀을 확대한 주사형 전자현미경(Scanning Electron Microscope: SEM) 사진으로, 컨택홀은 음푹 들어간 오목 형상을 갖는 것을 확인할 수 있다.
컨택홀의 크기가 작아지게 되면 식각 공정 이후에 식각 용액을 씻어내는 스트립(Strip) 공정을 통해서도, 컨택홀에 고이게 되는 습식 식각액을 완전히 제거하기가 더 어려워질 수 있다.
이렇게 컨택홀에 고이는 습식 식각액의 경우 컨택홀을 통해서 각 층들의 미세한 균열 속으로 스며들어 하부의 각 층들에 손상을 줄 수 있다.
특히 박막 트랜지스터(220)의 액티브층(221)은 상대적으로 매우 얇은 두께로 형성되기 때문에, 습식 식각액이 각 층들의 미세한 균열을 통해서 박막 트랜지스터(220)의 하단에 있는 액티브층(221)에까지 도달하게 되는 경우 액티브층(221)은 적은 양의 습식 식각액에도 크게 손상을 받아 단선이 될 수도 있다.
도 5b는 소스/드레인 전극과 액티브층을 확대한 SEM 사진으로, 소스/드레인 전극의 컨택홀(A)에 미세한 균열이 있고, 미세한 균열 사이로 습식 식각 용액이 스며들어가며, 스며들어간 용액은 용액에 취약한 액티브층(B)을 단선시킬 수 있다.
또한 각 층들의 미세한 균열을 통해서 습식 식각액 뿐만 아니라 식각 가스도 스며들 수 있는 바, 박막 트랜지스터(220)의 액티브층(221)은 식각 가스에 의해서도 크게 손상을 받아 단선이 될 수도 있다.
이와 같이 액티브층(221)이 손상되는 경우 박막 트랜지스터(220)는 구동이 되지 않게 되어, 결국 디지털 엑스레이 검출기의 불량으로 이어지게 된다.
도 5c는 액티브층이 단선된 경우의 박막 트랜지스터의 게이트 전압과 전류에 대한 그래프로, 박막 트랜지스터의 특성이 미출력되는 것을 확인할 수 있다.
이에 따라 본 명세서의 실시예에 따르면, PIN 다이오드 형성 공정에 의해서 발생될 수 있는 박막 트랜지스터(220)의 액티브층(221)의 손상을 감소시킬 수 있도록 박막 트랜지스터(220) 상에 금속 차단층(235)을 형성할 수 있다.
금속 차단층(235)은 제1 보호층(230)의 제4 컨택홀(230b)을 통해서 박막 트랜지스터(220)의 제2 전극(223b)과 전기적으로 연결되어, 제2 전극(223b)에 인가되는 전압과 동일한 전압을 가질 수 있다.
예를 들어, 금속 차단층(235)은 컨택홀을 통해서 제2 전극(223b)과 직접적으로 접촉하도록 형성될 수 있다.
따라서 금속 차단층(235)이 추가된다고 하더라도 금속 차단층(235)과 다른 금속층 사이의 기생 캐패시터가 발생되지 않을 수 있다.
또한 금속 차단층(235)은 PIN 다이오드(240)의 화소 전극(241)을 형성하는 동일한 마스크 공정으로 형성하기 때문에, 금속 차단층(235)을 형성하기 위한 별도의 마스크 공정을 추가할 필요가 없어 공정의 효율성을 높일 수 있다.
PIN 다이오드(240)의 화소 전극(241)과 동일한 마스크 공정으로 형성되는 금속 차단층(235)은 화소 전극(241)과 동일한 물질로 형성될 수 있다.
따라서 금속 차단층(235)은 몰리브덴(Mo)과 같은 불투명한 금속이나 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide)와 같은 투명한 산화물 중 하나 이상의 물질로 이루어질 수 있다.
금속 차단층(235)은 단일층으로 형성될 수 있지만, 이에 한정되는 것은 아니며 복수의 전극층이 적층되어 형성될 수 있다.
금속 차단층(235)을 몰리브덴(Mo)을 포함할 수 있으며, 금속 차단층(235)이 복수의 전극층으로 형성되는 경우에도 적어도 하나의 전극층은 몰리브덴(Mo)을 포함할 수 있다.
몰리브덴(Mo)을 포함하는 금속 차단층(235)의 전극층의 두께는 몰리브덴(Mo)을 포함하는 제1 전극(223a) 및 제2 전극(223b)의 전극층의 두께보다 두껍게 형성될 수 있다.
몰리브덴(Mo)은 PIN 다이오드(240)의 식각 공정 중에 사용되는 식각 가스나 식각 용액에 매우 강한 성질을 갖고 있어 쉽게 손상되지 않는다.
따라서 금속 차단층(235)이 일정 두께 이상의 몰리브덴(Mo)을 포함하는 전극층을 포함하는 경우, 금속 차단층(235)의 하부에 있는 전극이나 액티브층에 식각 가스나 식각 용액이 스며드는 것을 감소시킬 수 있다.
금속 차단층(235)에서 몰리브덴(Mo)을 포함하는 전극층의 두께는 3000Å 이상일 수 있다.
앞서 설명한 바와 같이 몰리브덴(Mo)을 포함하는 제1 전극(223a) 및 제2 전극(223b)의 전극층의 경우 비저항의 증가 문제로 인하여 두껍게 형성할 수 없어, 실질적으로 식각 가스나 식각 용액의 차단 효과를 얻기가 어렵다.
하지만 본 명세서의 실시예와 같이 제1 전극(223a) 및 제2 전극(223b)와는 별도로, 몰리브덴(Mo)을 포함하는 금속 차단층(235)을 형성함으로써 몰리브덴(Mo)을 포함하는 전극층의 두께를 두껍게 형성할 수 있는 바 식각 가스나 식각 용액의 차단 효과를 크게 증가시킬 수 있다.
제1 보호층(230)의 제4 컨택홀(230b)을 통해서 제2 전극(223b)과 연결되는 금속 차단층(235)은 층간 절연층(226)의 제2 컨택홀(226b)을 덮도록 형성될 수 있다.
즉 금속 차단층(235)은 도 4g와 같이 수직 방향에서 내려 보았을 때 제2 컨택홀(226b)을 완전히 덮도록 형성되어 제2 컨택홀(226b)은 수직 방향으로는 외부로 노출되지 않을 수 있다.
또한 금속 차단층(235)은 제2 전극(223b)도 덮도록 형성될 수 있다.
즉 금속 차단층(235)은 도 5g와 같이 수직 방향에서 바라보았을 때 제2 전극(223b)을 완전히 덮도록 형성되어 제2 전극(223b)은 수직 방향으로는 외부로 노출되지 않을 수 있다.
이와 같이 금속 차단층(235)은 제2 전극(223b)과 제2 컨택홀(226b)을 덮도록 형성되기 때문에, 제2 전극(223b)과 제2 컨택홀(226b)에 스며드는 식각 가스나 식각 용액을 크게 감소시킬 수 있다.
특히 식각 가스나 식각 용액은 제2 전극(223b)과 제2 컨택홀(226b)의 미세한 균열을 통해서 박막 트랜지스터(220)의 액티브층(221)에까지 스며들기 때문에, 금속 차단층(235)이 제2 전극(223b)과 제2 컨택홀(226b)을 덮도록 형성됨으로써 차단 효과를 향상시킬 수 있다.
또한 본 명세서의 실시예에 따르면 제1 보호층(230)과 같은 보호층을 사이에 두고 박막 트랜지스터(220)의 제1 전극(223a) 상에 금속 차단층(235)을 형성함으로써, 금속 차단층(235)의 측면으로 스며드는 식각 가스나 식각 용액을 더욱 감소시킬 수 있다.
따라서 1차적으로는 금속 차단층(235)이, 2차적으로는 제1 보호층(230)이, PIN 다이오드(240)의 식각 공정 시 사용되는 식각 가스 또는 식각 용액이 제2 전극(223b)의 미세 균열을 통과하여 박막 트랜지스터(220)의 액티브(221)층에까지 스며드는 것을 감소시킬 수 있는 효과가 있다.
이와 같이 금속 차단층(235)은 PIN 다이오드(240)의 PIN 층(243) 및 상부 전극(245)이 형성되기 이전에 형성되는 공정 순서를 갖기 때문에, 두꺼운 두께를 갖는 PIN 층(243)의 식각 공정에서 사용되는 식각 가스 또는 식각 용액이 박막 트랜지스터(220)의 액티브층(221)에 스며드는 것을 감소시킬 수 있다.
도 6a는 본 명세서의 실시예에 따른 금속 차단층이 상부에 형성된 소스/드레인 전극과 액티브층을 확대한 SEM 사진이다.
도 6a를 참조하면, 금속 차단층이 형성됨으로써 소스/드레인 전극에 미세한 균열이 있거나 컨택홀 영역(C)이 있어 식각 용액이 고인다고 하더라도, 금속 차단층이 식각 용액이 하부로 스며드는 것을 크게 감소시킬 수 있음을 알 수 있다.
이와 같이 금속 차단층이 형성됨으로써 식각 용액이 하부로 스며드는 것을 크게 감소시킴으로써 박막 트랜지스터의 액티브층이 있는 영역(D)에서는 식각 용액이 스며들지 않아 손상이 발생되지 않는 것을 알 수 있다.
도 6b는 본 명세서의 실시예에 따라 액티브층이 단선되지 않는 경우의 박막 트랜지스터의 특성에 대한 그래프이다.
도 6b를 통해서 금속 차단층의 식각 가스 및 식각 용액에 의한 손상 방지 구조로 인하여, 액티브층이 단선되지 않아 박막 트랜지스터가 정상적으로 구동되는 것을 확인할 수 있다.
다음으로, 도 4i에 도시된 바와 같이 PIN 다이오드(240)를 덮도록 제2 보호층(250)이 액티브 영역(AA)과 패드 영역(PDA)을 포함한 베이스 기판(210)의 전면에 증착되어 형성될 수 있다.
제2 보호층(250)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)과 같은 무기물로 이루어질 수 있으나 이에 한정되는 것은 아니다.
제2 보호층(250)은 상부 전극(245)에 대응되는 제5 컨택홀(250h)을 포함하도록 형성될 수 있다. 제2 보호층(250)은 건식 식각을 이용하여 패터닝될 수 있다.
제2 보호층(250)은 제5 컨택홀(250h)을 제외하고 베이스 기판(210) 전면에 형성됨으로써, 하부의 PIN 다이오드(240) 및 박막 트랜지스터(220)와 같은 소자들을 외부 수분이나 기타 이물질로부터 보호할 수 있다.
패드 영역(PDA)에는 제2 보호층(250)이 형성되되, 제2 보호층(250)은 패드 전극 컨택홀(330p)에 대응되는 패드 연결 전극 컨택홀(350p)을 포함하도록 형성될 수 있다.
도 4j에 도시된 바와 같이, 제2 보호층(250) 상에는 제1 평탄화층(260)이 형성될 수 있다. 제1 평탄화층(260)은 PAC(Photo Acryl)과 같은 유기물로 이루어질 수 있으나 이에 한정되는 것은 아니다.
제1 평탄화층(260)에는 제5 컨택홀(250h)에 대응되도록 제6 컨택홀(260h)이 형성될 수 있다.
도 4k에 도시된 바와 같이, 제1 평탄화층(260) 상에는 바이어스 전극(270)이 형성될 수 있다. 바이어스 전극(270)은 제6 컨택홀(260h) 및 제5 컨택홀(250h)을 통해서 PIN 다이오드(240)의 상부 전극(245)과 연결되어, PIN 다이오드(240)에 바이어스 전압을 인가해줄 수 있다.
바이어스 전극(270)은 데이터 라인(DL)과 평행하게 배열된 바이어스 라인(BL)으로부터 분기되어 형성될 수 있다.
패드 영역(PDA)에서는 패드 접촉 전극(370)이 형성되어 패드 연결 전극 컨택홀(350p)를 통해서 패드 연결 전극(341)과 전기적으로 연결될 수 있다.
패드 접촉 전극(370)은 바이어스 전극(270)이 형성되는 동일한 마스크 공정으로 형성될 수 있다. 이에 따라 패드 접촉 전극(370)은 바이어스 전극(270)과 동일한 재질을 갖고 동일한 층에 형성될 수 있다.
다음으로 도 4l 및 도 4m에 도시된 바와 같이, 바이어스 라인(BL) 상에는 제3 보호층(280)이 형성되고, 제3 보호층(280)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)과 같은 무기물로 이루어질 수 있으나 이에 한정되는 것은 아니다.
패드 영역(PDA)에서는 패드 접촉 전극(370)상에 패드 보호 전극(380)이 추가로 형성될 수 있다.
패드 보호 전극(380)은 패드 접촉 전극(370)의 부식을 줄일 수 있도록 보호하는 역할을 할 수 있으며, ITO로 이루어질 수 있다.
다음으로 도 4n에 도시된 바와 같이, 제3 보호층(280) 상에는 PAC(Photo Acryl)과 같은 유기물로 이루어진 추가적인 평탄화층인 제2 평탄화층(285)이 형성될 수 있다.
제2 평탄화층(285) 상에는 PIN 다이오드(240)를 덮도록 신틸레이터층(Scintillator layer, 290)이 형성될 수 있다.
제2 평탄화층(285)을 형성하여 신틸레이터층(290)의 하부면을 평탄화시킴으로써, 신틸레이터의 증착에 의한 신틸레이터층(290)의 형성이 용이하게 될 수 있도록 해줄 수 있다.
구체적으로 신틸레이터층(290)은 박막 트랜지스터(220)와 PIN 다이오드(240) 상에 박막 트랜지스터(220)와 PIN 다이오드(240)를 덮도록 액티브 영역(AA)에 위치할 수 있다.
신틸레이터층(290)은 복수의 주상 결정상들을 갖도록 수직 방향으로 성장되어, 복수의 신틸레이터 주상 결정들이 나란히 배열되는 형태로 형성될 수 있지만 이에 한정되는 것은 아니다. 신틸레이터는 요오드화 세슘(CsI)과 같은 물질로 이루어질 수 있지만 이에 한정되는 것은 아니다.
본 발명에 따른 디지털 엑스레이 검출기(1)는 다음과 같이 작동한다.
디지털 엑스레이 검출기(1)에 조사된 엑스레이는 신틸레이터층(290)에서 가시광선 영역의 광으로 변환된다. 가시광선 영역의 광은 PIN 다이오드(240)의 PIN 층(243)에서 전자 신호로 변환이 된다.
구체적으로는 PIN 층(243)에 가시광선 영역의 광이 조사되면 진성 반도체층이 n형 반도체층과 p형 반도체층에 의해 공핍(Depletion)이 되어 내부에 전기장이 발생하게 된다. 그리고 광에 의해 생성되는 정공과 전자가 전기장에 의해 드리프트(Drift)되어 각각 p형 반도체층과 n형 반도체층에서 수집된다.
PIN 다이오드(240)는 가시광선 영역의 광을 전자 신호로 변환하여 박막 트랜지스터(220)에 전달하게 된다. 이렇게 전달된 전자 신호는 박막 트랜지스터(220)와 연결된 데이터 라인(DL)을 거쳐서 영상 신호로 표시되게 된다.
이상과 같이 설명한 본 명세서에 따른 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판은 베이스 기판, 상기 베이스 기판 상에 있고, 액티브층, 게이트 전극, 제1 전극, 및 제2 전극을 포함하는 박막 트랜지스터, 상기 박막 트랜지스터를 덮는 보호층, 상기 보호층 상에 있고 상기 제1 전극과 연결되며, 화소 전극, PIN 층, 및 상부 전극을 포함하는 PIN 다이오드 및 상기 보호층 상에 있고 상기 제2 전극과 연결되는 금속 차단층을 포함한다.
이 경우 상기 금속 차단층과 상기 화소 전극은 동일한 층 상에 있다.
상기 액티브층과, 상기 제1 전극 및 상기 제2 전극 사이에는 층간 절연층이 있고, 상기 제1 전극 및 상기 제2 전극은 각각 상기 층간 절연층에 있는 제1 컨택홀 및 제2 컨택홀을 통해서 상기 액티브층과 연결되며, 상기 금속 차단층은 상기 제2 컨택홀을 덮도록 배치될 수 있다.
상기 화소 전극은 상기 보호층에 있는 제3 컨택홀을 통해서 상기 제1 전극과 연결되며, 상기 제3 컨택홀은 상기 제1 컨택홀에 대응되도록 위치할 수 있다.
상기 금속 차단층은 상기 보호층에 있는 제4 컨택홀을 통해서 상기 제2 전극과 연결되며, 상기 제4 컨택홀은 상기 제2 컨택홀에 대응되도록 위치할 수 있다.
상기 제1 전극 및 상기 제2 전극은 복수의 전극층이 적층될 수 있다.
상기 금속 차단층은 몰리브덴(Mo)을 포함하는 전극층을 포함할 수 있다.
상기 제1 전극 및 상기 제2 전극은 몰리브덴(Mo)을 포함하는 하나 이상의 전극층을 포함하고, 몰리브덴(Mo)을 포함하는 상기 금속 차단층의 상기 전극층의 두께는 몰리브덴(Mo)을 포함하는 상기 제1 전극 및 상기 제2 전극의 상기 전극층의 두께보다 두꺼울 수 있다.
본 명세서에 따른 디지털 엑스레이 검출기는 앞서 설명한 본 명세서에 따른 디지털 엑스레이 검출기용 어레이 기판 상에 배치된 신틸레이터층을 포함한다.
본 명세서에 따른 디지털 엑스레이 검출기의 제조 방법은 베이스 기판 상에 액티브층과 게이트 전극을 형성하는 단계, 상기 액티브층과 상기 게이트 전극 상에 제1 컨택홀과 제2 컨택홀을 포함하는 층간 절연층을 형성하는 단계, 상기 층간 절연층 상에 각각 상기 제1 컨택홀과 상기 제2 컨택홀을 통해서 상기 액티브층과 연결되는 제1 전극과 제2 전극을 형성하는 단계, 상기 제1 전극과 상기 제2 전극 상에 제3 컨택홀과 제4 컨택홀을 포함하는 보호층을 형성하는 단계, 상기 보호층 상에 상기 제3 컨택홀을 통해서 상기 제1 전극과 연결되는 화소 전극과, 상기 제4 컨택홀을 통해서 상기 제2 전극과 연결되는 금속 차단층을 형성하는 단계 및 상기 화소 전극 상에 PIN 층과 상부 전극을 형성하여 PIN 다이오드를 형성하는 단계를 포함한다.
상기 금속 차단층은 상기 제2 컨택홀을 덮도록 형성한다.
상기 금속 차단층과 상기 화소 전극은 동일한 마스크 공정을 이용하여 형성할 수 있다.
상기 제4 컨택홀은 상기 제2 컨택홀에 대응되도록 형성할 수 있다.
상기 제1 전극 및 상기 제2 전극은 복수의 전극층을 적층하여 형성할 수 있다.
상기 금속 차단층은 몰리브덴(Mo)을 포함하는 전극층을 포함할 수 있다.
상기 제1 전극 및 상기 제2 전극은 몰리브덴(Mo)을 포함하는 하나 이상의 전극층을 포함하고, 몰리브덴(Mo)을 포함하는 상기 금속 차단층의 상기 전극층의 두께는 몰리브덴(Mo)을 포함하는 상기 제1 전극 및 상기 제2 전극의 상기 전극층의 두께보다 두껍게 형성할 수 있다.
본 명세서에 따른 디지털 엑스레이 검출기의 제조 방법은 앞서 설명한 본 명세서에 따른 디지털 엑스레이 검출기용 어레이 기판의 제조 방법에 따라 디지털 엑스레이 검출기용 어레이 기판을 형성하는 단계 및 상기 어레이 기판 상에 신틸레이터층을 형성하는 단계를 포함한다.
이상 첨부된 도면을 참조하여 본 명세서의 실시예들을 더욱 상세하게 설명하였으나, 본 명세서는 반드시 이러한 실시예로 국한되는 것은 아니고, 본 명세서의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 명세서에 개시된 실시예들은 본 명세서의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 명세서의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 명세서의 보호 범위는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 명세서의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
110 : 박막 트랜지스터 어레이 120 : 게이트 구동부
130 : 바이어스 공급부 140 : 리드아웃 회로부
150 : 타이밍 제어부 210 : 베이스 기판
211: 버퍼층 220 : 박막 트랜지스터
221 : 액티브층 222 : 게이트 절연층
GL : 게이트 라인 225 : 게이트 전극
226: 층간 절연층 226a: 제1 컨택홀
226b: 제2 컨택홀 DL : 데이터 라인
223a : 제1 전극 223b : 제2 전극
230: 제1 보호층 230a: 제3 컨택홀
230b: 제4 컨택홀 235: 금속 차단층
250: 제2 보호층 250h: 제5 컨택홀
240 : PIN 다이오드 241 : 화소 전극
243 : PIN 층
245: 상부 전극 260: 제1 평탄화층
260h: 제6 컨택홀 BL: 바이어스 라인
270: 바이어스 전극 280: 제3 보호층
285: 제2 평탄화층 290: 신틸레이터층
323: 패드 전극 330p: 패드 전극 컨택홀
341: 패드 연결 전극 350p: 패드 연결 전극 컨택홀
370: 패드 접촉 전극 380: 패드 보호 전극

Claims (15)

  1. 베이스 기판;
    상기 베이스 기판 상에 있고, 액티브층, 게이트 전극, 제1 전극, 및 제2 전극을 포함하는 박막 트랜지스터;
    상기 박막 트랜지스터를 덮는 보호층;
    상기 보호층 상에 있고 상기 제1 전극과 연결되며, 화소 전극, PIN 층, 및 상부 전극을 포함하는 PIN 다이오드; 및
    상기 보호층 상에 있고 상기 제2 전극과 연결되는 금속 차단층; 을 포함하고,
    상기 금속 차단층과 상기 화소 전극은 동일한 층 상에 있는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판.
  2. 제1항에 있어서,
    상기 액티브층과, 상기 제1 전극 및 상기 제2 전극 사이에는 층간 절연층이 있고,
    상기 제1 전극 및 상기 제2 전극은 각각 상기 층간 절연층에 있는 제1 컨택홀 및 제2 컨택홀을 통해서 상기 액티브층과 연결되며,
    상기 금속 차단층은 상기 제2 컨택홀을 덮도록 배치된 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판.
  3. 제2항에 있어서,
    상기 화소 전극은 상기 보호층에 있는 제3 컨택홀을 통해서 상기 제1 전극과 연결되며,
    상기 제3 컨택홀은 상기 제1 컨택홀에 대응되도록 위치하는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판.
  4. 제2항에 있어서,
    상기 금속 차단층은 상기 보호층에 있는 제4 컨택홀을 통해서 상기 제2 전극과 연결되며,
    상기 제4 컨택홀은 상기 제2 컨택홀에 대응되도록 위치하는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판.
  5. 제1항에 있어서,
    상기 제1 전극 및 상기 제2 전극은 복수의 전극층이 적층된 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판.
  6. 제5항에 있어서,
    상기 금속 차단층은 몰리브덴(Mo)을 포함하는 전극층을 포함하는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판.
  7. 제6항에 있어서,
    상기 제1 전극 및 상기 제2 전극은 몰리브덴(Mo)을 포함하는 하나 이상의 전극층을 포함하고,
    몰리브덴(Mo)을 포함하는 상기 금속 차단층의 상기 전극층의 두께는 몰리브덴(Mo)을 포함하는 상기 제1 전극 및 상기 제2 전극의 상기 전극층의 두께보다 두꺼운 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판.
  8. 제1항 내지 제7항 중 어느 한 항에 따른 디지털 엑스레이 검출기용 어레이 기판; 및
    상기 어레이 기판 상에 배치된 신틸레이터층; 을 포함하는 디지털 엑스레이 검출기.
  9. 베이스 기판 상에 액티브층과 게이트 전극을 형성하는 단계;
    상기 액티브층과 상기 게이트 전극 상에 제1 컨택홀과 제2 컨택홀을 포함하는 층간 절연층을 형성하는 단계;
    상기 층간 절연층 상에 각각 상기 제1 컨택홀과 상기 제2 컨택홀을 통해서 상기 액티브층과 연결되는 제1 전극과 제2 전극을 형성하는 단계;
    상기 제1 전극과 상기 제2 전극 상에 제3 컨택홀과 제4 컨택홀을 포함하는 보호층을 형성하는 단계;
    상기 보호층 상에 상기 제3 컨택홀을 통해서 상기 제1 전극과 연결되는 화소 전극과, 상기 제4 컨택홀을 통해서 상기 제2 전극과 연결되는 금속 차단층을 형성하는 단계; 및
    상기 화소 전극 상에 PIN 층과 상부 전극을 형성하여 PIN 다이오드를 형성하는 단계; 를 포함하고,
    상기 금속 차단층은 상기 제2 컨택홀을 덮도록 형성하는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판의 제조 방법.
  10. 제9항에 있어서,
    상기 금속 차단층과 상기 화소 전극은 동일한 마스크 공정을 이용하여 형성하는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판의 제조 방법.
  11. 제9항에 있어서,
    상기 제4 컨택홀은 상기 제2 컨택홀에 대응되도록 형성하는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판의 제조 방법.
  12. 제9항에 있어서,
    상기 제1 전극 및 상기 제2 전극은 복수의 전극층을 적층하여 형성하는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판의 제조 방법.
  13. 제12항에 있어서,
    상기 금속 차단층은 몰리브덴(Mo)을 포함하는 전극층을 포함하는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판의 제조 방법.
  14. 제13항에 있어서,
    상기 제1 전극 및 상기 제2 전극은 몰리브덴(Mo)을 포함하는 하나 이상의 전극층을 포함하고,
    몰리브덴(Mo)을 포함하는 상기 금속 차단층의 상기 전극층의 두께는 몰리브덴(Mo)을 포함하는 상기 제1 전극 및 상기 제2 전극의 상기 전극층의 두께보다 두껍게 형성하는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판의 제조 방법.
  15. 제9항 내지 제14항 중 어느 한 항의 제조 방법에 따라 디지털 엑스레이 검출기용 어레이 기판을 형성하는 단계; 및
    상기 어레이 기판 상에 신틸레이터층을 형성하는 단계; 를 포함하는 디지털 엑스레이 검출기의 제조 방법.
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