CN111081724B - 薄膜晶体管阵列基板和包含其的数字x射线检测器 - Google Patents

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Abstract

本申请涉及薄膜晶体管阵列基板和包含其的数字X射线检测器，其中公开了一种用于高分辨率数字X射线检测器的薄膜晶体管阵列基板和包含该薄膜晶体管阵列基板的高分辨率数字X射线检测器，其中通过增加填充因数来改善光敏性，使PIN二极管之间的干扰最小化，并且改善PIN二极管的阶梯覆盖以提高PIN二极管的稳定性。出于这些目的，使PIN二极管的面积最大化，并且在PIN层内设置PIN二极管的像素电极。此外，由无机材料制成的包覆层形成在像素电极的边缘区域和/或接触孔区域中。因此，可以最小化由于在弯曲区域上集中电场而导致的漏电流。

Description

薄膜晶体管阵列基板和包含其的数字X射线检测器
技术领域
本申请要求于2018年10月18日向韩国知识产权局提交的韩国专利申请10-2018-0124614号的优先权，本文通过援引并入其全部公开内容。
本公开涉及一种用于高分辨率数字X射线检测器的薄膜晶体管阵列基板，以及包含该薄膜晶体管阵列基板的高分辨率数字X射线检测器。
背景技术
因为X射线是短波长的，所以X射线可以容易地透射物体。X射线的透射率取决于物体的内部密度。因此，可以通过检测透过物体的X射线的透射率来观察物体的内部结构。
在医疗领域中使用的基于X射线的检查方法之一是胶片打印方案。然而，在胶片打印方案中，为了检查结果，拍摄图像然后打印胶片。因此，检查结果需要很长时间。特别是，在胶片打印方案中，存储和保存打印的胶片存在许多困难。
近来，使用薄膜晶体管的数字X射线检测器(DXD)已被开发并广泛用于医疗领域。
数字X射线检测器检测透过物体的X射线的透射率，并基于透射率在显示器上显示物体的内部状态。
因此，数字X射线检测器可以在不使用单独的胶片和打印纸的情况下显示物体的内部结构。此外，DXD具有可以在X射线拍摄之后立即实时检查结果的优点。
随着近年来对高分辨率数字X射线检测器的需求的增加，需要开发高分辨率数字X射线检测器。
发明内容
本公开的一个实施方式是提供一种用于高分辨率数字X射线检测器的薄膜晶体管阵列基板，其中可通过增加填充因数来改善光敏性，并且提供包含该薄膜晶体管阵列基板的高分辨率数字X射线检测器。
此外，本公开的另一个实施方式是提供一种用于高分辨率数字X射线检测器的薄膜晶体管阵列基板，其中可使相邻PIN二极管之间可能发生的干扰最小化，并且提供包含该薄膜晶体管阵列基板的高分辨率数字X射线检测器。
此外，本公开的另一个实施方式是提供一种用于高分辨率数字X射线检测器的薄膜晶体管阵列基板，其中可通过改善PIN二极管的阶梯覆盖来提高PIN二极管的稳定性，并且提供包含该薄膜晶体管阵列基板的高分辨率数字X射线检测器。
本公开的实施方式不限于上述实施方式。上文未提及的本公开的其他实施方式可从以下描述中理解，并且从本公开所描述的实施方式中更为清楚地理解。
在本公开的一个方面，提出了一种用于数字X射线检测器的薄膜晶体管阵列基板，其包括：薄膜晶体管，所述薄膜晶体管包括有源层、栅电极以及与所述有源层连接的第一电极和第二电极；处在薄膜晶体管上的第一平坦化层；和处在第一平坦化层上的PIN(P型半导体-本正向半导体-N型半导体)二极管，所述PIN二极管包括与薄膜晶体管连接的第三电极、PIN层以及在PIN层上的第四电极。第三电极处在PIN层内部，由无机材料制成的包覆层处在第三电极和PIN层之间并处在第三电极的边缘区域中以包围所述边缘区域。此外，在本公开的一个方面，提出了包含该薄膜晶体管阵列基板的数字X射线检测器。
在这种情况下，包覆层可覆盖所述第三电极的倾斜侧表面或远端。就此而言，包覆层可以沿着第三电极的顶表面从该顶表面的远端或边缘起覆盖3μm以上。
此外，在用于数字X射线检测器的薄膜晶体管阵列基板以及包含该薄膜晶体管阵列基板的数字X射线检测器中，第二电极和第三电极通过形成在第一平坦化层中的第三接触孔彼此连接，其中该第三接触孔设置在PIN二极管内部并且不延伸超出PIN二极管，其中包覆层额外覆盖与第三接触孔对应的第三电极的接触孔区域。
在这种情况下，在第三电极顶面的平坦化部分上不形成包覆层。就此而言，包覆层可设置在PIN二极管内。作为另选，包覆层可设置在PIN二极管内部和外部。作为另选，包覆层可连接至与该PIN二极管相邻的PIN二极管的包覆层。
根据本公开，即使当像素的尺寸减小以实现高分辨率数字X射线检测器时，也可以实现使PIN二极管的面积最大化的结构，从而增加填充因数以改善检测器的光敏性。
此外，根据本公开，作为PIN二极管的下电极的第三电极被安置成沿PIN二极管延伸，但不延伸超出PIN二极管，同时最大化PIN二极管的面积。因此，相邻第三电极之间的距离可以预定距离隔开，以使相邻PIN二极管之间的干扰最小化。
此外，根据本公开，由无机材料制成的包覆层存在于第三电极的边缘区域中或接触孔区域和边缘区域中。这可改善PIN二极管的阶梯覆盖，由此使因在弯曲区域上电场集中而导致的漏电流最小化，从而提高PIN二极管的稳定性。
除了上述效果之外，下面结合对实现本公开的具体细节的说明来描述本公开的具体效果。
附图说明
图1是示意性说明高分辨率数字X射线检测器的框图。
图2是本公开的一个实施方式的用于高分辨率数字X射线检测器的薄膜晶体管阵列基板的部分区域的顶视图。
图3是本公开的一个实施方式的用于高分辨率数字X射线检测器的薄膜晶体管阵列基板的部分区域的截面图。
图4是本公开的另一个实施方式的用于高分辨率数字X射线检测器的薄膜晶体管阵列基板的部分区域的顶视图。
图5是本公开的另一个实施方式的用于高分辨率数字X射线检测器的薄膜晶体管阵列基板的部分区域的截面图。
图6是本公开的又一个实施方式的用于高分辨率数字X射线检测器的薄膜晶体管阵列基板的部分区域的截面图。
图7是本公开的再一个实施方式的用于高分辨率数字X射线检测器的薄膜晶体管阵列基板的部分区域的截面图。
图8是本公开的另一个实施方式的用于高分辨率数字X射线检测器的薄膜晶体管阵列基板的部分区域的截面图。
图9A至9K是本公开的一个实施方式的制造薄膜晶体管阵列基板的过程中用于高分辨率数字X射线检测器的薄膜晶体管阵列基板的部分区域的顶视图。
具体实施方式
为了说明的简单和清楚，附图中的元件不一定按比例绘制。不同图中的相同附图标记表示相同或相似的元件，并且因此执行类似的功能。此外，在本公开的以下详细描述中，阐述了许多具体细节以便提供对本公开的透彻理解。然而，应该理解，可以在没有这些具体细节的情况下实践本公开。在其他情况下，对公知的方法、过程、组分和电路不进行详细描述，以免不必要地模糊本公开的各方面。
各种实施方式的实例在下面进一步说明和描述。应当理解，本文的描述并非旨在将权利要求限制于所描述的特定实施方式。相反，旨在覆盖可包括在由所附权利要求限定的本公开的主旨和范围内的替代、修改和等同物。
本文使用的术语仅用于描述特定的实施方式，并不意图限制本公开。如本文所用的单数形式“一”和“一个”也旨在包括复数形式，除非上下文另有明确说明。将进一步理解，当在本说明书中使用时，术语“包括”和“包含”指定所述特征、整数、操作、要素和/或组分的存在，但是不排除存在或添加一个或多个其他特征、整数、操作、要素、组分和/或其部分。如本文所用的术语“和/或”包括一个或多个相关所列项目的任何和所有组合。当处在要素列表之前时，诸如“至少一个”的表达可以修饰整个要素列表，并且可以不修饰该列表的个别要素。
应当理解，尽管本文可以使用术语“第一”、“第二”、“第三”等来描述各种要素、部件、区域、层和/或部分，但是这些要素、部件、区域、层和/或部分不应受这些术语的限制。这些术语用于将一个要素、组分、区域、层或部分与另一个要素、组分、区域、层或部分区分开。因此，在不脱离本公开的主旨和范围的情况下，下文描述的第一要素、组分、区域、层或部分可以被称为第二要素、组分、区域、层或部分。
另外，还应当理解，当第一要素或层被称为存在于第二要素或层的“上”或“下”时，第一要素可直接设置在第二要素上或其下，或者可间接地设置在第二要素上或其下并且在第一和第二要素或层之间设有第三要素或层。还应当理解，当要素或层被称为“连接到”或“耦接到”另一个要素或层时，它可以直接处在另一个要素或层上、连接到另一个要素或层或耦接到另一个要素或层，或者可以存在一个或多个中间要素或层。另外，还应当理解，当要素或层被称为在两个要素或层“之间”时，它可以是两个要素或层之间唯一的要素或层，或者也可以存在一个或多个中间要素或层。
除非另外定义，否则本文使用的所有术语包括科技术语具有与本发明构思所属领域的普通技术人员通常理解的含义相同的含义。将进一步理解的是，诸如在常用词典中定义的术语应当被解释为具有与其在相关领域的上下文中的含义一致的含义，并且除非在本文中明确地如此定义，否则不应被理解为理想化或过于正式的含义。
下面描述本公开的一些实施方式的用于高分辨率数字X射线检测器的薄膜晶体管阵列基板，以及包含该薄膜晶体管阵列基板的高分辨率数字X射线检测器。
图1是示意性说明高分辨率数字X射线检测器的框图。高分辨率数字X射线检测器可包括薄膜晶体管阵列110、栅极驱动器120、偏压电源130、读出电路150和时序控制器160。
薄膜晶体管阵列110包括多个单元区域，其由在第一方向上排列的多个栅极线GL和在与第一方向正交的第二方向上排列的多个数据线DL限定。单元区域以矩阵形式排列。在每个单元区域中，可以形成光敏像素P。薄膜晶体管阵列110检测从X射线源发射的X射线，并将检测到的X射线转换成电信号并输出电信号。
每个感光像素包括：PIN二极管，其通过闪烁体将从X射线转换的可见光区域的光转换成电子信号并输出电子信号；和薄膜晶体管TFT，其将从PIN二极管输出的检测信号传输到读出电路150。PIN二极管的一端可以连接到薄膜晶体管，而其另一端可以连接到偏压线BL。
薄膜晶体管的栅电极可以连接到承载扫描信号的栅极线GL。薄膜晶体管的源极/漏极可以分别连接到PIN二极管和数据线DL，该数据线DL承载从PIN二极管输出的检测信号。每个偏压线BL可以以与每个数据线DL平行的方式延伸。
栅极驱动器120可以通过栅极线的GL依次将栅极信号施加到光敏像素的薄膜晶体管。响应于具有栅极导通电压电平的栅极信号，可以导通光敏像素的薄膜晶体管。
偏压电源130可以通过偏压线BL将驱动电压施加到光敏像素。偏压电源130可以选择性地将反向偏压或正向偏压施加到PIN二极管。
读出电路150可以响应于栅极驱动器的栅极信号，读出从薄膜晶体管发送的检测信号。即，从PIN二极管输出的检测信号可以经过薄膜晶体管和数据线DL输入到读出电路150。
读出电路150可以在用于读出偏移图像的偏移读出时段期间和用于在X射线曝光之后读出检测信号的X射线读出时段读出从每个光敏像素输出的检测信号。
读出电路150可以包括信号检测器和多路复用器。信号检测器包括分别对应于数据线DL的多个放大电路。每个放大电路可以包括放大器、电容器和复位元件。
时序控制器160可以产生启动信号和时钟信号，并将启动信号和时钟信号供应至栅极驱动器120，以控制栅极驱动器120的操作。此外，时序控制器160可以生成读出控制信号和读出时钟信号，并且可以将读出控制信号和读出时钟信号供应至读出电路150，以控制读出电路150的操作。
图2和图3分别显示了本公开的一个实施方式的用于高分辨率数字X射线检测器的TFT阵列基板的部分区域的顶视图和截面图。
基底基板210可具有多个单元区域，这些单元区域由在一个方向上延伸的栅极线223和在与栅极线223的延伸方向正交的另一个方向上延伸的数据线225之间的交叉限定。每个像素P可以对应于每个单元区域。可以限定多个像素P。
可以针对每个像素安置每个薄膜晶体管220和每个PIN二极管230。因此，可以在阵列基板201上形成多个薄膜晶体管220和PIN二极管230。下文中，将基于对应于一个像素的每个薄膜晶体管220和每个PIN二极管230进行描述。除非另有说明，否则描述可适用于相邻像素。
可在基底基板210上形成薄膜晶体管220，其包含有源层221、栅电极223a以及与有源层221连接的第一电极225a和第二电极225b。
在基底基板210和薄膜晶体管220之间，可以存在由诸如氧化硅SiOx等无机材料制成的缓冲层。
有源层221可由氧化物半导体材料制成，其可包含IGZO(InGaZnO)类材料。本公开不限于此。
栅电极223a可形成在有源层221上。可以在有源层221和栅电极223a之间形成栅极绝缘层222，以将有源层221与栅电极223a电隔离。即，在栅极绝缘层222上，可以形成从栅极线223延伸的栅电极223a，以对应于有源层221的沟道区域。栅电极223a可以呈现为单层或多层导电材料。
栅电极223a可以从栅极线223延伸。栅极线223和栅极电极223a是单片的，使得栅极线223可以用作栅电极223a。栅极线223和栅极电极223a可限定相同的层。栅极线223和栅极电极223a可形成在同一层中。下文中将描述如图3所示的其中栅极线223用作栅电极223a的实例。
栅极绝缘层222可以形成为与栅电极223a对应。然而，本公开不限于此。栅极绝缘层222可以形成为具有与栅电极223a相同或更大的面积，以实现有效的绝缘。
栅电极223a和栅极绝缘层222可以形成在有源层221的中间区域上。因此，源区和漏区可以分别形成为有源层221的沟道区域以外的有源层221的两个端部区域，其中两个端部区域未被栅电极223a覆盖并且露出。
有源层221的源区和漏区可以分别通过将有源层221的两个端部区域转换为导电区域来形成。有源层221的两个端部区域可以通过各种方法转换为导电区域，例如干蚀刻法、氢等离子体处理和氦等离子体处理等。
有源层221的源区可以设置得比其漏区更靠近PIN二极管230。然而，本公开不限于此。有源层221的漏区可以设置成比其源区更靠近PIN二极管230。
此外，有源层221可以由除氧化物半导体材料之外的非晶硅(a-Si)形成。用于形成有源层221的材料没有具体限制。
夹层绝缘层224可以形成在栅电极223a上以覆盖基底基板210。在夹层绝缘层224上可以形成第一电极225a和第二电极225b。
第一电极225a和第二电极225b可以分别形成为与有源层221的两个端部区域重叠，使得栅电极223a水平地***在第一电极225a和第二电极225b之间。第一接触孔224a和第二接触孔224b可以形成在夹层绝缘层224中，使得第一接触孔224a和第二接触孔224b分别垂直地***在有源层221的一个端部区域和第一电极225a之间以及有源层221的另一个端部区域和第二电极225b之间。
具体地，第一接触孔224a可以形成为与有源层221的漏区对应，而第二接触孔224b可以形成为与有源层221的源区对应。因此，第一电极225a可以经第一接触孔224a连接到有源层221的漏区，而第二电极225b可以经第二接触孔224b连接到有源层221的源区。
第一电极225a和第二电极225b可以从数据线225延伸。第一电极225a和第二电极225b以及数据线225可以限定相同的层。在一个实施方式中，第一电极225a可以用作漏极，而第二电极225b可以用作源极。
可在薄膜晶体管220上形成由无机材料制成的第一平坦化层226。第一平坦化层226可覆盖第一电极225a和第二电极225b。
第一平坦化层226可以由比无机层厚得多的有机材料层形成。因此，可能在将第一平坦化层226夹在其间的电极或连接器之间发生的寄生电容可被最小化。
此外，不论下方的电极或元件的形状如何，第一平坦化层226可以具有平坦化的顶面，从而使弯曲部分最小化。这可以增强可以形成在第一平坦化层226上的诸如PIN二极管230等元件的稳定性。
平坦化层226可以由有机材料制成，例如丙烯酸树脂，例如光压克力(PAC,photoacryl)。然而，本公开不限于此。诸如PR(光致抗蚀剂)等材料可以用于平坦化层226。
在第一平坦化层226上，可以形成第一保护层227，其是由无机材料制成的无机层。第一保护层227保护下方的薄膜晶体管220，特别是有源层221。
在有源层221由氧化物半导体材料制成的情况下，第一保护层227可包括氧化硅，但可不含氮化硅。氮化硅具有高水分含量。因此，如果第一保护层227包括氮化硅，则水分可以侵入第一保护层227下方的由氧化物半导体制成的有源层221，因此，有源层221可以变得导电，从而损坏有源层221。
然而，当有源层221由非晶硅材料制成时，有源层221可能对水分不敏感。因此，第一保护层227可包括氮化硅以及氧化硅，以进一步增强保护性能。
此外，由无机材料制成的第一保护层227还可以促进有机平坦化层之间的粘附。
可以在第一平坦化层226上形成PIN二极管230。每个PIN二极管230可以设置在各个单元区域中。PIN二极管230可包括连接到薄膜晶体管220的第三电极231，第三电极231上的PIN层232，以及PIN层232上的第四电极233。
第三电极231可以用作像素电极以作为二极管230中的下电极。取决于PIN二极管的特性，第三电极231可以由诸如钼(Mo)等不透明金属或诸如ITO(氧化铟锡)、IZO(氧化铟锌)或ZnO(氧化锌)等透明氧化物制成。
第三电极231可以经由第一平坦化层226中的第三接触孔226a连接到薄膜晶体管220的第二电极225b。当第一平坦化层226和第三电极231之间存在第一保护层227时，第一保护层227可具有限定在其中的第四接触孔227a。第四接触孔227a可以形成在与第三接触孔226a相同的位置，并且可以位于第三接触孔226a的内侧。因此，第四接触孔227a的尺寸可以小于第三接触孔226a的尺寸。
因此，在存在第一保护层227的情况下，第三电极231可以经由第三接触孔226a和第四接触孔227a连接到薄膜晶体管220的第二电极225b。
可以在第三电极231上形成PIN层232，以将从X射线经由闪烁体转换的可见光转换成电信号。可以通过依次堆叠包含N型杂质的N(负)型半导体层、不含杂质的I型(本征型)半导体层和包含P型杂质的P(正)型半导体层形成PIN层232。
I型半导体层可以比N型半导体层和P型半导体层相对更厚。PIN层232包含能够将来自闪烁体的可见光转换成电信号的材料。例如，能够将来自闪烁体的可见光转换成电信号的材料可包括a-Se、HgI2、CdTe、PbO、PbI2、BiI3、GaAs和Ge。
第四电极233可以形成为PIN层232上的上电极。第四电极233可以由诸如ITO(氧化铟锡)、IZO(氧化铟锌)或ZnO(氧化锌)等透明氧化物中的至少一种制成，从而改善PIN二极管230的填充因数。
在高分辨率数字X射线检测器中，随着其分辨率的增加，需要更多的像素。然而，在其中可以形成像素的总面积固定的状态下分辨率增加的情况下，随着与一个像素相对应的单元区域的尺寸减小，每个像素的尺寸减小。
结果，减小了包括在每个像素中的PIN二极管230的尺寸。结果，PIN二极管230的填充因数减小。结果，数字X射线检测器的光敏性可能劣化。
填充因数是指X射线检测器中的光接收面积与单个像素面积的比率。换言之，填充因数可以被定义为PIN二极管230的面积与单个像素面积的比率。
因此，随着填充因数减小，并且即使当相同量的可见光照射到PIN二极管时，由于光接收面积的减小，转换的电信号的量也减少，使得X射线检测器的整体性能可能会降低。数字X射线检测器的光敏性的降低可能最终导致数字X射线检测器的性能降低。
因此，希望最大化PIN二极管230的面积以改善填充因数，以防止高分辨率数字X射线检测器的光敏性降低。
因此，根据本公开，本发明人试图通过使包括在一个像素中的PIN二极管230尽可能地宽来增加PIN二极管230的填充因数。为此目的，PIN二极管230，具体地，PIN层232可以形成在与一个像素对应的单元区域的整个表面上。即，PIN二极管230可以形成在该单元区域的除了栅极线223和数据线225之外的整个表面上。
如上所述，单元区域可以由多个栅极线223和多个数据线225之间的交叉限定。因此，栅极线223和数据线225可以用作相邻单元区域之间的边界。
在一个实例中，将薄膜晶体管220的第二电极225b和PIN二极管230安置来使得薄膜晶体管220的第二电极225b位于PIN二极管230下方并与PIN二极管230重叠，从而可以增加PIN二极管230的面积。在这种情况下，不仅第二电极225b而且第二接触孔224b都可以设置在PIN二极管230内部，使得PIN二极管230可以具有更宽的面积。换言之，不仅第二电极225b而且第二接触孔224b都可以垂直地重叠并且可以位于PIN二极管230下方。
此外，薄膜晶体管220的第一接触孔224a可位于下方并且可垂直地与另一个PIN二极管230'重叠，该另一个PIN二极管230'与重叠着第二接触孔224b的PIN二极管230相邻。随着PIN二极管230的总面积在多个像素区域上增加，PIN二极管230的总填充因数可以增加。
由于薄膜晶体管220的第二电极225b设置在PIN二极管230内部，第二电极225b可以定位成与PIN二极管230的第三电极231重叠。此外，形成在第一平坦化层226中的第三接触孔226a可以位于PIN二极管230内。
也就是说，薄膜晶体管220的第二电极225b、第二接触孔224b和第三接触孔226a与PIN二极管230重叠。因此，PIN二极管230可以延伸到形成第二电极225b、第二接触孔224b和第三接触孔226a的区域。因此，受光面积增加，使得PIN二极管230的填充因数可以增加。
然而，由于第二电极225b和第三电极231彼此重叠，所以可以在第二电极225b和第三电极231之间产生寄生电容。因此，根据本公开，通过在第二电极225b和第三电极231之间形成由有机材料制成的第一平坦化层226，可以使寄生电容的产生最小化。
由于第一平坦化层226由有机材料制成，因此第一平坦化层226可以比由无机材料制成的层更厚。因此，第二和第三电极之间的距离可以最大化。因此，当第二电极225b和第三电极231彼此重叠时，如在本公开中那样，可以通过第一平坦化层266使寄生电容的产生最小化。
此外，包括在PIN二极管230中的第三电极231可以设置在PIN层232的下方及其内部。即，PIN层232可以完全覆盖第三电极231，使得整个第三电极231位于PIN层232下方并且被PIN层232遮蔽。
随着PIN二极管230的面积为了增加填充因数而增加，相应的PIN二极管230和与其相邻的PIN二极管230'之间的距离变小。因此，相应的PIN二极管230的第三电极231和相邻PIN二极管230'的另一个第三电极231'之间的距离可能更小。因此，PIN二极管230可能经受干扰，其中PIN二极管230可能受到相邻PIN二极管230'的第三电极231'的影响。此外，可能存在彼此接近的第三电极231和231'之间可能产生水平寄生电容的问题。
也就是说，当PIN二极管230的第三电极231比PIN层232更宽并且因此第三电极231延伸超出PIN层232时，相邻的第三电极231和231'之间的距离变得更小，这样可能出现上述问题，即，可能出现水平寄生电容。
因此，根据本公开，PIN层232覆盖整个第三电极231，使得第三电极231不延伸超出PIN层232。因此，相邻的第三电极231和231'可以隔开预定距离，从而最小化干扰现象。换言之，按照本公开的配置增加了PIN二极管230的面积以增加填充因数，使得即使相邻的PIN二极管230和230'之间的距离更小，也可以使PIN二极管230和230'之间的干扰现象或寄生电容最小化。
根据本公开，PIN二极管230的第三电极231位于PIN二极管230的PIN层232下方，并且不延伸超出PIN层232。因此，第三电极231的每个边缘或远端不延伸超出PIN层232。
在第一平坦化层226或第一保护层227上形成由金属制成的第三电极231的情况下，第三电极231的每个远端可以是锥形的以形成倾斜的侧表面。作为另选，第三电极231的每个远端可以不具有某种形状的倾斜侧表面，并且取决于电极形成过程可以具有不规则形状的侧表面。
在第三电极231上形成PIN层232时，首先，在第三电极231上形成薄N型半导体层。在这种情况下，N型半导体层均匀地形成在第三电极231的平坦化表面上。然而，在表面未被平坦化的区域的表面上，例如第三电极231的远端，N型半导体层可能无法均匀地形成。
例如，当第三电极231的远端的侧表面具有向前的锥形形状时，与第三电极231的平坦化顶表面相比，N型半导体层可能不会均匀地形成在倾斜的侧表面上，从而产生了其中N型半导体层未在局部形成的局部区域。
而且，第三电极231的远端的侧表面具有倒锥形形状，N型半导体层不能沿第三电极231的整个表面形成。因此，N型半导体层可以不连续地形成在具有倒锥形形状的侧表面上，并且可以在侧表面处断开。
此外，当第三电极231的远端的侧表面具有不规则形状时，N型半导体层可以不均匀地在其上形成，因此N型半导体层可能无法在局部形成。
结果，当第三电极231位于PIN层232内部使得第三电极231的远端不延伸超出PIN层232时，PIN层232可以形成在表面未平坦化的第三电极231的远端上，从而降低PIN二极管230的阶梯覆盖。
当PIN层232的阶梯覆盖降低时，在具有减小的阶梯覆盖的区域中的漏电流可能增加，从而降低PIN二极管230的稳定性。
因此，根据本公开，由无机材料制成的包覆层228可以覆盖边缘区域，即第三电极231的边缘或远端，以便改善PIN层232的阶梯覆盖。包覆层228形成为包围第三电极231的边缘区域。因此，N型半导体层不仅可以均匀地形成在第三电极231的平坦化顶表面上，而且可以形成在第三电极231的边缘区域上形成的包覆层228之上。
包覆层228可以形成为不仅覆盖第三电极231的远端或边缘的侧表面而且覆盖第三电极231的顶表面的一部分。
具体地，包覆层228形成为覆盖第三电极231的倾斜侧表面。包覆层228可以形成在第三电极231上，以便覆盖第三电极231的顶表面的一部分并从第三电极231的边缘或远端延伸出3μm以上。当包覆层228形成来覆盖第三电极231的顶表面的一部分并从第三电极231的远端延伸出小于3μm的距离时，PIN层232的阶梯覆盖可能无法得到可观程度的改善。因此，可能难以在边缘区域获得漏电流的减小效果。
由于第三电极231需要其中第三电极231可以与PIN层232直接接触的区域，所以包覆层228沿着第三电极231的边缘区域形成以便覆盖该边缘区域。因此，第三电极231具有环形形状，其具有没有形成包覆层228的中空部分。
由于在第三电极231的边缘区域中形成的包覆层228改善了PIN层232的阶梯覆盖，因此可以使第三电极231的边缘区域中的漏电流的发生最小化。
在本公开的一个实施方式中，为了最大化PIN二极管230的面积并同时最小化寄生电容的产生，在PIN二极管230之下形成由有机材料制成的第一平坦化层226，并且形成在第一平坦化层226中的第三接触孔226a可以位于PIN二极管230下方并与之重叠，并且不延伸超出PIN二极管230。
因此，形成在第一平坦化层226或第一保护层227上的第三电极231可以在第三接触孔226a的区域中弯曲。特别地，由于第一平坦化层226由比无机材料层更厚的有机材料层形成，所以第三接触孔226a可以形成的更深，因此弯曲区域中的弯曲程度可以更大。
也就是说，当位于PIN层232下面的第三电极231沿着第三接触孔226a形成时，第三电极231在接触孔区域中弯曲。就此而言，当PIN层232形成在第三电极231上时，接触孔区域中的PIN层232的阶梯覆盖可能降低。
因此，PIN层232的N型半导体层可以不均匀地形成在第三电极231的接触孔区域中。因此，PIN二极管230中的电场可集中在弯曲的第三电极231的接触孔区域，从而在接触孔区域中引起漏电流的增加。
因此，根据本公开，如图4和图5所示，对应于或上覆于第一平坦化层226的第三接触孔226a的第三电极231的接触孔区域另外覆盖有由无机材料制成的包覆层228。因此，可以通过改善PIN层232的阶梯覆盖并且允许减小电场在接触孔区域的集中，从而减小漏电流。
包覆层228沿着边缘区域形成，并且另外覆盖接触孔区域。第三电极231的顶表面的平坦化区域未被包覆层228覆盖，使得第三电极231和PIN层232彼此接触。
在布局方面，包覆层228可以以各种实施方式实现。例如，如图3和图5所示，包覆层228可以在PIN二极管230内延伸。即，包覆层228可以形成为覆盖第三电极231的边缘区域，并且可以形成为位于PIN层232的下方及其内部。
具体地，包覆层228设置在PIN层232下方并且不延伸超出PIN层232的构造不仅可以包括包覆层228的外边缘不与PIN层232的外边缘重合的构造，而且还包括包覆层228的外边缘与PIN层232的外边缘重合的构造。当包覆层228设置在PIN层232内部时，包覆层228可以由诸如氧化硅或氮化硅等无机材料制成。
此外，包覆层228可以在PIN二极管230的内部和外部延伸，如图6所示。即，包覆层228可以形成为覆盖第三电极231的边缘区域，并且可以沿着PIN层232延伸并且部分地延伸以与PIN层232不重叠。
就此而言，包覆层228的与PIN层232不重叠的部分区域可以延伸到包覆层228不与薄膜晶体管的有源层重叠的位置。因此，当包覆层228沿着PIN层232延伸并且部分地延伸(以与PIN层232不重叠)到包覆层228不与薄膜晶体管的有源层重叠的位置时，包覆层228可以由诸如氧化硅或氮化硅等无机材料制成。
包覆层228与PIN层232不重叠的部分可以比包覆层228在PIN二极管230内的部分更薄。由于包覆层228在PIN二极管230外的部分在PIN二极管外部露出，在PIN二极管230外部的包覆层228的露出部分可能经受施加到设置在其上的PIN二极管230的蚀刻工艺，使得包覆层228的露出部分的厚度可以更小。
此外，包覆层228可以形成为与相邻像素中的包覆层228'相连，如图7所示。即，包覆层228可以形成为覆盖第三电极231的边缘区域，并且可以沿着PIN层232延伸且可形成为与相邻像素的包覆层228'相连，从而覆盖薄膜晶体管。
因此，包覆层228可以形成为覆盖基底基板的除了第三电极231的平坦化顶表面(其中第三电极231接触PIN层232)的整个表面。在这种情况下，包覆层228可以由诸如氧化硅或氮化硅等无机材料制成。然而，由于包覆层228形成为与薄膜晶体管的有源层重叠，所以可以根据薄膜晶体管的类型来选择包覆层228的材料。
例如，当薄膜晶体管220的有源层221由氧化物半导体材料形成时，包覆层228优选由氧化硅制成。这是因为氮化硅含有大量的水分，因此，当在薄膜晶体管220上形成由氮化硅制成的包覆层228时，水分可以侵入有源层221，使得有源层221可以变得导电，从而损坏有源层221。
然而，当薄膜晶体管220的有源层221由非晶硅材料制成时，有源层221可能对水分的影响不敏感。在这种情况下，包覆层228可以由诸如氮化硅以及氧化硅等无机材料制成。
在这种情况下，包覆层228与PIN层232(即PIN二极管230)不重叠的外部可以比包覆层与PIN层232重叠的内部更薄。由于包覆层228在PIN二极管230外的部分露出于PIN二极管的外部，在PIN二极管230外部的包覆层228的露出部分可能经受施加到设置在其上的PIN二极管230的蚀刻工艺，使得包覆层228的露出部分的厚度可以更小。
另外，当包覆层228形成为与相邻像素的包覆层228'相连时，包覆层228可以用作第一保护层227，使得可以省略第一保护层227。即，当包覆层228和第一保护层227由相同的无机层形成并且包覆层228形成为覆盖基底基板的整个表面时，包覆层228可以充当第一保护层227。因此，当包覆层228用作第一保护层227以省略第一保护层227时，可以省略单独的用于形成第一保护层227的工艺，从而实现工艺效率。
因此，本公开的包覆层228在第三电极231和PIN层232之间形成以覆盖第三电极231的边缘区域和/或接触孔区域，使得可提高PIN层232的阶梯覆盖。
在具有用于使PIN二极管230的面积最大化以实现高分辨率的结构的本公开实施方式中，第一平坦化层226的接触孔设置在PIN二极管230下方并且与PIN二极管230垂直地重叠，形成了弯曲部分，使得漏电流可以在弯曲区域中增加。
因此，当包覆层228如本公开所述覆盖在第三电极231的弯曲区域上时，可以改善PIN二极管230的阶梯覆盖并且可以使弯曲部分中可能出现的漏电流最小化。
也就是说，根据本公开，PIN层232的阶梯覆盖的提高可以导致由于部分区域上的电场集中而发生的漏电流最小化，从而增加PIN二极管230的稳定性。
可以在PIN二极管230上形成第二保护层234。第二保护层234可以保护PIN二极管230不受水分影响，并且可以由无机材料制成。具体地，第二保护层234可包括氧化硅SiOx或氮化硅SiNx。特别地，氮化硅可以作为阻止水分渗入PIN二极管230的有效屏障。
然而，当薄膜晶体管220的有源层221由氧化的半导体材料形成时，第二保护层234优选地被图案化以仅覆盖PIN二极管230，如图3所示。这是因为氮化硅含有大量的水分，因此，当在薄膜晶体管220上形成由氮化硅制成的第二保护层234时，水分可以侵入有源层221，使得有源层221可以变得导电，从而损坏有源层221。
然而，当薄膜晶体管220的有源层221由非晶硅材料制成时，薄膜晶体管220的有源层221可能对水分的影响不敏感。因此，如图8所示，第二保护层234覆盖基底基板210的整个表面，以不仅覆盖PIN二极管230而且覆盖薄膜晶体管220，从而进一步增强保护性能。
在图8的实例中，可以省略第二保护层234的单独图案化工艺以获得制造工艺效率。PIN二极管230以及薄膜晶体管220可以额外地受第二保护层234保护，从而进一步增强数字X射线检测器的稳定性。
第二保护层234覆盖基底基板210的整个表面的构造不仅可适用于图8的实例(其中包覆层228与PIN层232重叠)，而且适用于图6的实例(其中包覆层228沿着PIN层232延伸并延伸出PIN层232)和图7的实例(其中包覆层228形成为与相邻像素的包覆层228'连接)。
可以在第二保护层234上形成第二平坦化层235，以覆盖包括PIN二极管230的基底基板210的整个表面。
第二平坦化层235可由有机材料制成的层形成，该层比无机材料层厚得多。因此，可能在将第二平坦化层235夹在其间的电极或连接器之间发生的寄生电容可被最小化。
此外，不管下方的电极或元件的形状如何，第二平坦化层235可以具有平坦化的顶面，从而使弯曲部分最小化。第二平坦化层235可以由有机材料制成，例如丙烯酸树脂，例如光压克力(PAC)。然而，本公开不限于此。诸如PR(光致抗蚀剂)等材料可以用于第二平坦化层235。
在第二平坦化层235上，可以形成偏压线241和第五电极236。第五电极236可以经由形成在第二保护层234中的第五接触孔234a和形成在第二平坦化层235中的第六接触孔235a连接到第四电极233。
第六接触孔235a可以形成在与第五接触孔234a相同的位置。第六接触孔235a可以位于第五接触孔234a的外侧，使得第五接触孔234a露出于其外部。即，第六接触孔235a可以比第五接触孔234a更宽。
与第四电极233一样，第五电极236可由诸如ITO(氧化铟锡)、IZO(氧化铟锌)或ZnO(氧化锌)等透明氧化物形成，从而使PIN二极管230的填充因数减少最小化。
第五电极236可以将PIN二极管230的第四电极233和偏压线241电连接，因此可以充当某种桥接导线。
偏压线241可以形成在第二平坦化层235和第五电极236之间。具体地，偏压线241可以形成在第五电极236下方，并且可以与第五电极236面接触。偏压线241可以经由第五电极236电连接到第四电极233，以将偏电压施加到PIN二极管230。
在偏压线241形成为与PIN二极管230重叠的情况下，由于偏压线241与PIN二极管230的光接收区域之间的部分重叠，二极管230的填充因数可能减小。出于此原因，偏压线241可以形成在PIN二极管230的外部，以不与PIN二极管230重叠。
在这种情况下，偏压线241可以形成为与数据线225重叠并沿数据线225延伸。具体地，偏压线241可以沿着数据线225形成，以便不减小PIN二极管230的填充因数，并且可以形成为与数据线225重叠。即，偏压线241可以形成为不比数据线225宽，并且可以形成为与数据线225重叠，从而可以不减小PIN二极管230的填充因数。
在偏压线241形成为与数据线225重叠的情况下，可能出现产生寄生电容的问题。然而，根据本公开，由有机材料构成的第一平坦化层226和第二平坦化层235可以形成在偏压线241和数据线225之间。因此，尽管偏压线241和数据线225可以形成为彼此重叠，寄生电容的产生也可以最小化。
此外，偏压线241可以与栅极线223重叠并且沿着栅极线223形成。如上所述的形成偏压线241以便与数据线225重叠的情况的细节可以同样适用于偏压线241与栅极线223重叠并且沿着栅极线223形成的情况。
由无机材料制成的第三保护层242可以形成在第五电极236上以覆盖第二平坦化层235。当薄膜晶体管220的有源层221由氧化物半导体材料形成时，第三保护层242优选包括氧化硅，但不包括氮化硅。
然而，当有源层221由非晶硅材料制成时，有源层221可能对水分不敏感。因此，第三保护层242可包括氮化硅以及氧化硅，以进一步增强保护性能。
由无机材料制成的第三保护层242可促进由有机材料制成的平坦化层之间的粘合。
第三平坦化层243可形成在第三保护层242上。不管下方的电极或元件的形状如何，第三平坦化层243可以具有平坦化的顶面，从而使弯曲部分最小化。第三平坦化层243可以由有机材料制成，例如丙烯酸树脂，例如光压克力(PAC)。然而，本公开不限于此。诸如PR(光致抗蚀剂)等材料可以用于第三平坦化层243。
在本公开的阵列基板201上，可形成闪烁体层250以覆盖PIN二极管230。由于闪烁体层250可直接设置在阵列基板201上，故需要阵列基板201的顶表面的平坦化。因此，可以形成第三平坦化层243以使阵列基板201的顶表面平坦化。这可以促进通过沉积闪烁体材料在第三平坦化层243上形成闪烁体层250。
本公开的高分辨率数字X射线检测器200如下运作。
照射到高分辨率数字X射线检测器200的X射线被闪烁体层250转换成可见光区域的光。可见光区域的光通过PIN二极管230的PIN层232转换为电子信号。
具体地，当可见光区域的光照射到PIN层232时，I型半导体层被P型半导体层和N型半导体层耗尽，从而在其中产生电场。然后，由光产生的空穴和电子受电场漂移并分别被收集到P型半导体层和N型半导体层中。
PIN二极管230将可见光区域的光转换为电子信号，并将信号传输到薄膜晶体管220。传输的电子信号通过连接到薄膜晶体管220的数据线225，然后显示为视频信号。
下文中将参照图9A至图9K详述本公开的数字X射线检测器200的制造方法。
如下所述在每层中形成图案的方法可以采用光刻工艺，包括沉积、光刻胶(PR)涂覆、曝光、显影、蚀刻和光刻胶(PR)条带。省略其详细描述。例如，金属材料的沉积可以采用溅射。半导体或绝缘膜的沉积可以采用等离子体增强化学气相沉积PECVD。在蚀刻中，可以根据材料选择性地使用干蚀刻和湿蚀刻。本领域普通技术人员所实践的技术可适用于蚀刻。
首先，如图9A所示，在基底基板210上形成有源层221。在有源层221上形成栅极绝缘层222。
在栅极绝缘层222上，形成水平延伸的多个栅极线223，如图9B所示。栅极线223形成为将相邻的有源层221的中心部分彼此连接。栅极线223的与有源层221重叠的部分可以用作薄膜晶体管220的栅电极223a。
夹层绝缘层224形成在栅电极223a上。如图9C所示，第一接触孔224a和第二接触孔224b分别形成在有源层221的漏区和源区，其中有源层221不与栅电极223a重叠。
接下来，如图9D所示，多个数据线225形成为在与水平延伸的多个栅极线223的延伸方向垂直的方向上延伸。第一电极225a和第二电极225b从数据线225延伸并分别经由第一接触孔224a和第二接触孔224b连接到有源层221。在这种情况下，第二电极225b从数据线225延伸超出有源层221，以便位于由栅极线223和数据线225的交叉形成的单元区域内。因此，第二电极225b具有大面积。
第一平坦化层226和第一保护层227形成在基底基板210的整个表面上。如图9E所示，第三接触孔226a和第四接触孔227a分别形成在第一平坦化层226和第一保护层227中的与第二电极225b所处单元区域中的位置相对应的位置。第四接触孔227a形成在与第三接触孔226a相同的位置。第四接触孔227a形成在第三接触孔226a的内部，并且具有比第三接触孔226a更小的接触孔面积。
在第一平坦化层226和第一保护层227上，形成作为PIN二极管230的像素电极的第三电极231，如图9F所示。第三电极231具有与单元区域的形状共形的形状。第三电极231与栅极线和数据线具有预定的间隔，以便与相邻像素的第三电极231'隔开预定距离。
在第三电极231上，形成包覆层228以覆盖第三电极231的接触孔区域，该接触孔区域对应于第三接触孔226a和第三电极231的除了平坦化的顶表面外的边缘区域，如图9G所示。包覆层228可以仅位于单元区域内，并且可以形成为覆盖基底基板的除了第三电极231的平坦化顶表面外的整个表面。
在第三电极231和包覆层228上，可以形成PIN二极管230的PIN层232，如图9H所示。PIN层232覆盖整个第三电极231。为了最大化填充因数，可以形成PIN层232以覆盖整个单元区域。第四电极233可以形成在PIN层232上。第四电极233形成为与栅极线和数据线具有预定间隔，以便与相邻像素的另一个第四电极233'隔开预定距离。
第二保护层234和第二平坦化层235形成在PIN二极管230上。如图9I所示，第五接触孔234a和第六接触孔235a分别形成在第二保护层234和第二平坦化层235中的与第四电极233相对应的位置。第六接触孔235a形成在与第五接触孔234a相同的位置。第六接触孔235a形成在第五接触孔234a的外侧，以具有大于第五接触孔234a的接触孔面积。
偏压线241形成为与数据线225和数据线225重叠，如图9J所示。第五电极236的一部分通过第五接触孔234a和第六接触孔235a连接到第四电极233，而第五电极236的另一部分覆盖并接触偏压线241，如图9K中。因此，第五电极236将第四电极233连接到偏压线241以将偏压施加到PIN二极管230。
在第五电极236上可以形成第三保护层242和第三平坦化层243。在第三平坦化层243上，可以通过沉积形成闪烁体层250。
参考附图和实施方式描述了本公开。然而，本公开不限于本文公开的实施方式和附图。显而易见的是，本领域技术人员可以在本公开的范围内对其进行各种修改。此外，虽然本公开的构造所产生的效果并没有明确地描述本公开的构造所产生的效果，但应该认识到从本公开的构造所预期的效果。
可以组合上文所述的各实施方式来提供进一步的实施方式。可依据上述说明对实施方式进行这些及其它变化。一般而言，在所附权利要求中，所用的术语不应被理解为将权利要求限制到说明书和权利要求书中所公开的具体实施方式，而应被理解成包括所有可能的实施方式以及所述权利要求所赋予的等同方式的完整范围。因此，权利要求不受本公开所限。

Claims (19)

1.一种用于数字X射线检测器的薄膜晶体管阵列基板，所述薄膜晶体管阵列基板包括：
基底基板；
处在所述基底基板上的薄膜晶体管，其中所述薄膜晶体管包括有源层、栅电极以及与所述有源层连接的第一电极和第二电极；
形成在所述栅电极上的夹层绝缘层，其中所述第一电极经由所述夹层绝缘层中的第一接触孔连接至所述有源层，且所述第二电极经由所述夹层绝缘层中的第二接触孔连接至所述有源层；
处在所述薄膜晶体管上的第一平坦化层；和
处在所述第一平坦化层上的PIN二极管(P型半导体-本征型半导体-N型半导体二极管)，其中所述PIN二极管包括与所述薄膜晶体管连接的第三电极、在所述第三电极上的PIN层以及在所述PIN层上的第四电极，所述第三电极处于所述PIN层内部，并且无机材料包覆层处于所述第三电极和所述PIN层之间并处在所述第三电极的边缘区域中以包围所述边缘区域，
其中所述第二电极和所述第三电极通过在所述第一平坦化层中形成的第三接触孔彼此连接，
其中所述第三接触孔处在所述PIN二极管内部，
其中所述包覆层进一步覆盖对应于所述第三接触孔的所述第三电极的接触孔区域，并且
其中所述第一接触孔位于另一个PIN二极管下方并垂直地与之重叠，所述另一个PIN二极管与重叠着所述第二接触孔的所述PIN二极管相邻。
2.如权利要求1所述的薄膜晶体管阵列基板，其中，所述包覆层具有限定在其中的中空部分。
3.如权利要求1所述的薄膜晶体管阵列基板，其中，没有所述包覆层的所述第三电极的一部分顶表面被平坦化。
4.如权利要求1所述的薄膜晶体管阵列基板，其中，所述包覆层处在所述PIN二极管内部。
5.如权利要求1所述的薄膜晶体管阵列基板，其中，所述包覆层处在所述PIN二极管内部和外部。
6.如权利要求5所述的薄膜晶体管阵列基板，其中，所述包覆层与相邻PIN二极管的包覆层连接。
7.如权利要求5所述的薄膜晶体管阵列基板，其中，所述包覆层的处在所述PIN二极管外部的部分比所述包覆层的处在所述PIN二极管内的部分薄。
8.如权利要求1所述的薄膜晶体管阵列基板，其中，所述包覆层覆盖所述第三电极的倾斜侧表面。
9.如权利要求1所述的薄膜晶体管阵列基板，其中，所述包覆层覆盖了所述第三电极的顶表面的从所述第三电极的顶表面的边缘起3μm以上。
10.如权利要求1所述的薄膜晶体管阵列基板，其中，第一保护层处在所述第一平坦化层和所述PIN二极管之间。
11.如权利要求1所述的薄膜晶体管阵列基板，其中，第二平坦化层处在所述第四电极上，其中第五电极处在所述第二平坦化层上，其中所述第五电极通过限定在所述第二平坦化层中的接触孔与所述第四电极连接。
12.如权利要求11所述的薄膜晶体管阵列基板，其中，第二保护层处在所述第二平坦化层和所述PIN二极管之间。
13.如权利要求12所述的薄膜晶体管阵列基板，其中，所述第二保护层覆盖所述PIN二极管。
14.如权利要求12所述的薄膜晶体管阵列基板，其中，所述第二保护层覆盖所述基底基板的整个表面。
15.如权利要求10所述的薄膜晶体管阵列基板，其中，所述第一平坦化层由有机材料制成，且所述第一保护层由无机材料制成。
16.如权利要求12所述的薄膜晶体管阵列基板，其中，所述第二平坦化层由有机材料制成，且所述第二保护层由无机材料制成。
17.一种数字X射线检测器，其包括：
薄膜晶体管阵列基板，该薄膜晶体管阵列基板包括：
基底基板；
上覆于所述基底基板上的薄膜晶体管，其中所述薄膜晶体管包括有源层、栅电极、与所述有源层连接的第一电极和所述有源层连接的第二电极；
形成在所述栅电极上的夹层绝缘层，其中所述第一电极经由所述夹层绝缘层中的第一接触孔连接至所述有源层，且所述第二电极经由所述夹层绝缘层中的第二接触孔连接至所述有源层；
处在所述薄膜晶体管上的第一平坦化层；和
处在所述第一平坦化层上的PIN二极管(P型半导体-本征型半导体-N型半导体二极管)，所述PIN二极管包括与所述薄膜晶体管连接的第三电极、在所述第三电极上的PIN层以及在所述PIN层上的第四电极，所述第三电极处于所述PIN层内部，且无机材料包覆层处于所述第三电极和所述PIN层之间并处在所述第三电极的边缘区域中，该包覆层包围所述边缘区域；和
处在所述薄膜晶体管阵列基板上的闪烁体层，
其中，所述第一平坦化层包括第三接触孔，所述第二电极和所述第三电极通过所述第三接触孔彼此连接，所述第三接触孔处在所述PIN二极管内部，且所述包覆层进一步覆盖所述第三接触孔上覆的所述第三电极的接触孔区域，并且
其中所述第一接触孔位于另一个PIN二极管下方并垂直地与之重叠，所述另一个PIN二极管与重叠着所述第二接触孔的所述PIN二极管相邻。
18.一种制造用于数字X射线检测器的薄膜晶体管阵列基板的方法，其包括：
形成上覆于基底基板上的薄膜晶体管，所述薄膜晶体管包括有源层和与所述有源层连接的晶体管电极，并形成处在栅电极上的夹层绝缘层；
形成处在所述薄膜晶体管上的第一平坦化层；
形成处在所述晶体管电极上方的第一平坦化层中的第三接触孔；
形成处在所述第三接触孔中且处于所述晶体管电极上方的第一平坦化层之上的PIN二极管(P型半导体-本征型半导体-N型半导体二极管)的第一电极，所述PIN二极管的第一电极包含边缘区域，其中所述第一电极经由所述夹层绝缘层中的第一接触孔连接至所述有源层；
形成完全覆盖所述PIN二极管的第一电极的PIN层，从而所述PIN二极管的第一电极整体处于所述PIN层的下方；
形成处于所述PIN层上的所述PIN二极管的第二电极，其中所述第二电极经由所述夹层绝缘层中的第二接触孔连接至所述有源层；和
形成包围所述PIN二极管的第一电极的所述边缘区域的无机材料包覆层，所述包覆层处于所述PIN二极管的第一电极的所述边缘区域与所述PIN层之间，并且
其中所述方法还包括：
形成所述PIN二极管的第一电极的接触孔区域，该接触孔区域与所述第一平坦化层中的所述第三接触孔对应；和
形成处于所述PIN二极管的第一电极的第三接触孔区域中的包覆层，并且
其中所述第一接触孔位于另一个PIN二极管下方并垂直地与之重叠，所述另一个PIN二极管与重叠着所述第二接触孔的所述PIN二极管相邻。
19.如权利要求18所述的方法，其还包括形成处于所述基底基板上的闪烁体层。
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