KR102424552B1 - 엑스레이 검출기용 어레이 기판과 이를 포함하는 엑스레이 검출기 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 바이어스 전극과 핀 다이오드의 접촉 저항 감소, 화소부의 개구율 증가, 핀 다이오드의 상부 전극 내 전압을 균일하게 할 수 있으며, 전체 공정상의 마스크 수를 감소시킬 수 있는 엑스레이 검출기용 어레이 기판과 엑스레이 검출기 및 그 제조 방법을 제공하는 것을 목적으로 한다.
이를 위해 본 발명에 따른 엑스레이 검출기용 어레이 기판은 핀층 상부의 일부 영역에 바이어스 전극을 배치하고, 바이어스 전극과 핀층을 덮도록 핀 다이오드의 상부 전극을 형성하도록 하여, 접촉 저항의 감소, 화소부의 개구율 증가, 전압의 균일성을 얻을 수 있다. 아울러 화소부의 핀 다이오드의 상부 전극과 패드부의 금속 부식 방지층을 동일한 마스크 공정으로 형성하여 공정상의 효율을 얻을 수 있다.

Description

엑스레이 검출기용 어레이 기판과 이를 포함하는 엑스레이 검출기 및 그 제조 방법 {ARRAY SUBSTRATE FOR X-RAY DETECTOR, X-RAY DETECTOR INCLUDING THE SAME AND THE MANUFACTURING METHOD THEREOF}
본 발명은 엑스레이 검출기용 어레이 기판과 이를 포함하는 엑스레이 검출기 및 그 제조 방법에 대한 것이다.
최근 기술의 발전에 따라 박막 트랜지스터(Thin Film Transistor)를 이용한 엑스레이 검출기(Digital X-ray Detector)가 개발되어 주로 의학용으로 많이 사용되고 있다. 엑스레이 검출기는 물체에 투과된 엑스레이의 투과량을 검출하여, 물체의 내부 상태를 디스플레이를 통해서 외부로 표시하는 장치를 말한다.
일반적으로 엑스레이 검출기는 직접(direct) 방식과 간접(indirect) 방식으로 나뉘게 되며, 크기나 해상도에 따라서 보통 수 천, 수 만개 이상의 화소를 갖도록 형성된다. 도 1은 간접 방식을 취하는 종래의 엑스레이 검출기에 있어서 하나의 화소에 대응되는 부분에 대한 개략적인 단면도이다.
일반적으로 간접 방식의 엑스레이 검출기(1)는 기판(10) 상에 배치된 박막 트랜지스터(20)와, 박막 트랜지스터(20)와 연결된 핀 다이오드(30) 및 핀 다이오드(30) 상부에 배치된 신틸레이터(50, Scintillator)를 포함한다.
엑스레이 검출기(1)에 엑스레이가 조사되면 신틸레이터(50)에서는 조사된 엑스레이를 가시광선 영역의 광으로 변환하여 하부의 핀 다이오드(30)로 전달하게 된다. 핀 다이오드(30)는 하부 전극(31), 핀층(33) 및 상부 전극(35)을 포함하도록 구성된다.
핀 다이오드(30)의 상부 전극(35)은 보호층(40)에 형성된 컨택홀(41)을 통해서 바이어스 전극(45)과 연결되고, 바이어스 전극(45)은 핀 다이오드(30)에 전원전압을 인가한다.
핀 다이오드(30)로 전달된 가시광선 영역의 광은 핀층(33)에서 다시 전자 신호로 변환된다. 변환된 전자 신호는 핀 다이오드(30)의 하부 전극(31)과 연결된 박막 트랜지스터(20)를 거쳐서 영상 신호로 표시 장치에 표시 된다.
다만, 이렇게 보호층(40)의 컨택홀(41)을 통해서 핀 다이오드(30)의 상부 전극(35)과 바이어스 전극(45)이 연결되는 종래 구조의 경우 접촉저항이 커져서 전압 강하나 발열 문제가 발생할 수 있으며, 바이어스 전극이 넓게 형성되는 만큼 화소의 개구율(Fill-Factor)에 있어서 손해를 볼 수 있다. 또한 바이어스 전압이 컨택홀(41) 부근에서만 상부 전극(35)에 전달이 되기 때문에 전압이 균일하지 않게 되는 문제점이 있다.
본 발명은 전술한 문제점을 해결하기 위한 것으로, 바이어스 전극과 핀 다이오드의 접촉 저항을 감소시킬 수 있는 엑스레이 검출기용 어레이 기판 및 엑스레이 검출기를 제공하는 것을 목적으로 한다.
또한 본 발명은, 화소부의 개구율을 증가시킬 수 있는 엑스레이 검출기용 어레이 기판 및 엑스레이 검출기를 제공하는 것을 다른 목적으로 한다.
또한 본 발명은, 핀 다이오드의 상부 전극 내 전압을 균일하게 할 수 있는 엑스레이 검출기용 어레이 기판 및 엑스레이 검출기를 제공하는 것을 또 다른 목적으로 한다.
아울러 본 발명은, 패드부의 바이어스 전극을 금속 부식 방치층으로 캐핑하는 경우 전체 공정의 마스크 수를 감소시킬 수 있는 엑스레이 검출기용 어레이 기판, 엑스레이 검출기 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명은 상기의 목적을 달성하기 위하여 다음과 같은 엑스레이 검출기용 어레이 기판과 이를 포함하는 엑스레이 검출기 및 그 제조 방법을 제공한다.
본 발명에 따른 엑스레이 검출기용 어레이 기판은, 베이스 기판, 베이스 기판 상에 배치된 박막 트랜지스터, 박막 트랜지스터와 연결된 하부 전극, 하부 전극 상에 배치된 N형 반도체층, 진성 반도체층 및 P형 반도체층을 포함하는 핀(PIN)층, 핀층 상에 배치된 바이어스 전극 및 핀층과 바이어스 전극을 덮도록 배치된 상부 전극을 포함한다. 이 때 바이어스 전극은 핀층의 일부 영역 상에 배치된다. 또한 본 발명에 따른 엑스레이 검출기는 상기 어레이 기판과 어레이 기판 상에 배치된 신틸레이터를 포함할 수 있다.
구체적으로는 핀층과 상부 전극 사이에 보호층이 구비되는 것을 본 발명에 따른 엑스레이 검출기용 어레이 기판의 제1 실시예로 한다. 이 때 보호층은 박막 트랜지스터와 핀층을 덮도록 배치되되, 하부 전극에 대응되는 핀층 상부 영역의 보호층은 제거된다.
아울러, P형 반도체층과 진성 반도체층 사이에 보호층이 구비되는 것을 본 발명에 따른 엑스레이 검출기용 어레이 기판의 제2 실시예로 한다. 이 때 보호층은 박막 트랜지스터와 진성 반도체층을 덮도록 배치되되, 하부 전극에 대응되는 진성 반도체층 상부 영역의 보호층은 제거된다. 이에 따라 본 발명은 접촉 저항의 감소, 화소 개구율의 증가, 바이어스 전압의 균일성과 같은 효과를 얻을 수 있다.
본 발명의 제1 실시예에 따른 엑스레이 검출기용 어레이 기판의 제조 방법은 베이스 기판을 마련하는 단계, 베이스 기판 상에 박막 트랜지스터를 형성하는 단계, 박막 트랜지스터와 연결되는 하부 전극을 형성하는 단계, 하부 전극 상에 N형 반도체층, 진성 반도체층 및 P형 반도체층이 적층된 핀층을 형성하는 단계, 박막 트랜지스터와 핀층을 덮되, 핀층의 상부 영역을 노출시키는 보호층을 형성하는 단계, 노출된 핀층의 일부 영역 상에 바이어스 전극을 형성하는 단계 및 바이어스 전극과 핀층을 덮도록 상부 전극을 형성하는 단계를 포함한다.
또한 본 발명의 제2 실시예에 따른 엑스레이 검출기용 어레이 기판의 제조 방법은 베이스 기판을 마련하는 단계, 베이스 기판 상에 박막 트랜지스터를 형성하는 단계, 박막 트랜지스터와 연결되는 하부 전극을 형성하는 단계, 하부 전극 상에 N형 반도체층과 진성 반도체층이 적층된 IN층을 형성하는 단계, 박막 트랜지스터와 IN층을 덮되, IN층의 상부 영역을 노출시키는 보호층을 형성하는 단계, 노출된 IN층 상에 P형 반도체층을 형성하는 단계, P형 반도체층의 일부 영역 상에 바이어스 전극을 형성하는 단계 및 바이어스 전극과 P형 반도체층을 덮도록 상부 전극을 형성하는 단계를 포함한다.
본 발명에 따른 제조 방법은 화소부에 있어서 바이어스 전극 상에 상부 전극을 형성하는 공정과, 패드부에 있어서 패드부 바이어스 전극 상에 금속 부식 방지층을 형성하는 공정을 동일한 하나의 마스크 공정으로 형성할 수 있게 하는 바 전체 공정상 마스크 수를 감소시키는 효과가 있다.
본 발명에 따르면 핀 다이오드의 상부 전극과 바이어스 전극의 접촉저항을 감소시켜 전압 강하의 발생과 발열을 최소화할 수 있는 효과가 있다.
또한 본 발명에 따르면 바이어스 전극이 차지하는 면적을 최소화할 수 있어 화소부의 개구율을 높일 수 있는 다른 효과가 있다.
또한 본 발명에 따르면 핀 다이오드의 상부 전극 내 전압을 최대한 균일하게 해 줄 수 있는 또 다른 효과가 있다.
아울러 본 발명에 따른 제조 방법은 화소부에 있어서 바이어스 전극 상에 상부 전극을 형성하는 공정과 패드부에 있어서 패드부 바이어스 전극 상에 금속 부식 방지층을 형성하는 공정을 하나의 마스크 공정으로 실시하여 전체 공정상 마스크 수를 감소시킬 수 있는 효과가 있다.
도 1은 종래의 엑스레이 검출기용 어레이 기판의 개략적인 단면도이다.
도 2는 엑스레이 검출기에 대한 개략적인 평면도이다.
도 3은 본 발명의 일 실시예에 따른 엑스레이 검출기용 어레이 기판의 단면도이다.
도 4는 본 발명의 제1 실시예에 따른 엑스레이 검출기용 어레이 기판의 화소부에 대한 평면도이다.
도 5는 본 발명의 제2 실시예에 따른 엑스레이 검출기용 어레이 기판의 화소부에 대한 평면도이다.
도 6은 종래의 엑스레이 검출기용 어레이 기판과 본 발명에 따른 엑스레이 검출기용 어레이 기판에 있어서 상부 전극과 바이어스 전극 부분에 대한 평면도이다.
도 7은 본 발명의 제1 실시예에 따른 엑스레이 검출기용 어레이 기판의 제조 방법에 대한 단면도이다.
도 8은 본 발명의 제2 실시예에 따른 엑스레이 검출기용 어레이 기판의 제조 방법에 대한 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 실시예들을 상세히 설명하기로 한다. 도면에서 동일한 참조부호는 동일 또는 유사한 구성요소를 가리키는 것으로 사용된다.
이하에서 기재의 "상부 (또는 하부)" 또는 기재의 "상 (또는 하)"에 임의의 구성이 구비 또는 배치된다는 것은, 임의의 구성이 상기 기재의 상면 (또는 하면)에 접하여 구비 또는 배치되는 것을 의미할 뿐만 아니라, 상기 기재와 기재 상에 (또는 하에) 구비 또는 배치된 임의의 구성 사이에 다른 구성을 포함하지 않는 것으로 한정하는 것은 아니다.
어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.
도 2는 엑스레이 검출기의 개략적인 평면도이다. 엑스레이 검출기는 박막 트랜지스터 어레이(200), 게이트 구동부(210), 바이어스 구동부(220), 리드아웃(230, read-out) 회로부가 포함하도록 구성될 수 있다.
박막 트랜지스터 어레이(200)는 일 방향으로 배열된 게이트 라인들(GL)과 게이트 라인들(GL)과 수직 방향으로 교차되어 일 방향으로 배열된 데이터 라인들(DL)에 의해 셀 영역이 정의되는 다수의 광 감지 화소들(SP)을 포함한다.
게이트 구동부(210)는 게이트 라인(GL)들을 통해 박막 트랜지스터들을 턴 온(turn on)할 수 있는 전압 레벨을 갖는 게이트 신호들을 순차적으로 출력하고, 박막 트랜지스터들은 이 게이트 신호에 응답하여 동작하게 된다. 바이어스 구동부(220)는 바이어스 라인들(VL)을 통해 광 감지 화소들(SP)에 전원전압을 공급한다. 리드아웃 회로부(230)는 게이트 신호에 응답하여 턴 온된 박막 트랜지스터로부터 출력되는 검출 신호를 리드아웃하며, 리드아웃 회로부는 신호 검출부와 멀티플렉서 등을 포함할 수 있다.
도 3은 본 발명의 일 실시예에 따른 엑스레이 검출기용 어레이 기판에 있어서 하나의 화소에 대응되는 화소부와 패드부에 대한 평면도이다.
도 4는 본 발명의 제1 실시예에 따른 엑스레이 검출기용 어레이 기판에 있어서 하나의 화소에 대응되는 부분에 대한 단면도이다. 이하에서는 도 3와 도 4를 참조하여 본 발명의 제1 실시예에 따른 엑스레이 검출기용 어레이 기판 및 엑스레이 검출기에 대해서 자세히 설명하도록 한다.
본 발명의 제1 실시예에 따른 엑스레이 검출기용 어레이 기판은 베이스 기판(110), 베이스 기판(110) 상에 배치된 박막 트랜지스터(120), 박막 트랜지스터(120)와 연결된 하부 전극(131), 하부 전극(131) 상에 배치된 N형 반도체층(133), 진성 반도체층(135) 및 P형 반도체층(137)을 포함하는 핀(PIN)층(138), 핀층(138) 상에 배치된 바이어스 전극(151) 및 핀층(138)과 바이어스 전극(151)을 덮도록 배치된 상부 전극(139)을 포함한다.
일 방향으로 배열된 게이트 라인들(113)과 게이트 라인에 직교하는 일 방향으로 배열된 데이터 라인들(115)에 의해서 교차되는 영역에 의해서 화소 영역이 정의되며, 하나의 화소당 박막 트랜지스터(120)와 핀 다이오드(130)가 배치되게 된다.
박막 트랜지스터(120)는 베이스 기판(110) 상에 배치되며, 베이스 기판(110)과 박막 트랜지스터(120) 사이에는 버퍼층(미도시)이 추가로 배치될 수 있다. 버퍼층(미도시)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)의 단일층 또는 다중층으로 이루어질 수 있다.
본 발명에 따른 박막 트랜지스터(120)는 IGZO(indium gallium zinc oxide) 물질로 이루어진 산화물 박막 트랜지스터(Oxide TFT), LTPS(Low Temperature Polycrystalline Silicon), 비정질 실리콘 박막 트랜지스터(a-Si TFT)중 하나가 사용될 수 있으며, 특별히 한정되지는 않는다. 본 발명에 따른 박막 트랜지스터(120)는 다음과 같이 구성될 수 있다.
먼저 산화물인 IGZO(indium gallium zinc oxide) 물질로 이루어진 반도체층(121)이 구비된다. 이 때 반도체층(121)은 전자가 이동하는 채널 영역(121a)을 구비하고 채널 영역(121a)의 양 쪽 끝단에는 도핑 공정을 통해서 도핑된 소스/드레인 영역(121b, 121c)이 형성될 수 있다. 이 때 소스/드레인 영역(121b, 121c)에는 제1 전극(126a) 및 제2 전극(126b)과의 접촉 저항 감소를 위한 오믹 컨택층이 형성될 수도 있다. 반도체층(121)이 IGZO로 이루어지는 경우 전기적 접촉 특성이 우수하기 때문에 오믹 컨택층의 형성이 생략될 수 있다.
반도체층(121)의 상부, 구체적으로는 반도체층(121)의 채널 영역(121a)의 상부에는 게이트 라인(113)으로부터 연장된 게이트 전극(123)이 배치된다. 게이트 전극(123)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 하나 또는 이들의 합금일 수 있으며, 단일층 또는 다중층으로 이루어질 수 있다.
게이트 전극(123)과 반도체층(121) 사이에는 게이트 절연층(122)이 배치된다. 게이트 절연층(122)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)의 단일층 또는 다중층으로 이루어질 수 있다. 게이트 절연층(122)에 의해서 덮이지 않는 반도체층(121)은 각각 소스 및 드레인 영역(121b, 121c)에 해당하게 된다.
반도체층(121)과 게이트 전극(123)을 덮도록 층간 절연층(124)이 배치되며, 층간 절연층(124)에는 제1 전극(126a)과 제2 전극(126b)이 각각 반도체층(121)의 소스 영역(121b) 및 드레인 영역(121c)에 연결될 수 있도록 제1 컨택홀(125a, 125b)이 구비된다. 층간 절연층(124)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)의 단일층 또는 다중층으로 이루어질 수 있다.
제1 전극(126a)과 제2 전극(126b)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 하나 또는 이들의 합금일 수 있으며, 단일층 또는 다중층으로 이루어질 수 있다. 이 때 제1 전극(126a)은 소스 전극이 되고, 제2 전극(126b)은 드레인 전극이 될 수 있다.
상기 박막 트랜지스터(120)의 구조는 일 실시예일뿐 탑 게이트(top gate) 구조뿐만 아니라 버텀 게이트(bottom gate) 구조로 구비될 수도 있으며, 코플래너(coplanar), 스태거드(staggered) 타입과 같이 다양한 방식으로 적용될 수 있다.
제1 컨택홀(125a, 125b)을 통해서 반도체층(121)과 연결된 제1 전극(126a)과 제2 전극(126b) 상에는 제1 보호층(127)이 배치된다. 제1 보호층(127)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)의 단일층 또는 다중층으로 이루어질 수 있다.
제1 보호층(127) 상에는 핀 다이오드(130)의 하부 전극(131)이 배치되어, 제1 전극(126a) 상에 구비된 제2 컨택홀(128)을 통해서 박막 트랜지스터(120)의 제1 전극(126a)과 연결된다. 하부 전극(131)은 박막 트랜지스터(120)의 화소 전극 역할을 할 수 있다. 또한 핀 다이오드(130)의 하부 전극(131)과는 별도의 화소 전극이 구비되어 박막 트랜지스터(120)의 제1 전극(126a)과 핀 다이오드(130)의 하부 전극(131)은 별도의 화소 전극으로 연결 될 수도 있다.
하부 전극(131)은 핀 다이오드(130)의 특성에 따라 몰리브덴(Mo)과 같은 불투명한 금속이나 ITO와 같은 투명한 산화물로 이루어질 수 있다.
하부 전극(131) 상에는 N형의 불순물이 포함된 N형 반도체층(133), 불순물이 포함되지 않은 진성(Intrinsic, I형) 반도체층(135), P형의 불순물이 포함된 P형 반도체층(137)이 차례대로 적층된 핀(PIN)층(138)이 배치된다.
진성 반도체층(135)은 N형 반도체층(133) 및 P형 반도체층(137)보다 상대적으로 두껍게 형성될 수 있다. 핀층(138)은 에너지원으로부터 방출된 엑스레이를 전기적인 신호로 변환할 수 있는 물질을 포함하도록 이루어지며, 예를 들어 a-Se, HgI2, CdTe, PbO, PbI2, BiI3, GaAs, Ge와 같은 물질들을 포함할 수 있다.
제2 보호층(148)은 박막 트랜지스터(120), 구체적으로는 박막 트랜지스터(120)를 덮는 제1 보호층(127)과 핀층(138)을 덮도록 배치되되, 핀층(138)의 상부는 노출시키도록 배치된다. 즉, 하부 전극(131)에 대응되는 핀층(138) 상부의 영역은 제2 보호층(148)에 의해 완전히 덮이지 않고 제2 보호층(148)이 제거되어 노출된 상태가 된다. 제2 보호층(148)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)의 단일층 또는 다중층으로 이루어질 수 있다.
바이어스 전극(151)은 제2 보호층(148)이 제거된 핀층(138)의 일부 영역 상에 배치되어, 핀층(138)의 P형 반도체층(137)과 직접 접촉한다. 바이어스 전극(151)은 핀 다이오드(130)와 연결되어 핀 다이오드(130)의 전자 또는 정공을 제어할 수 있는 바이어스 전압을 인가한다. 바이어스 전극(151)은 몰리브덴(Mo) 또는 알루미늄-네오듐(AlNd)과 같은 불투명한 금속물질로 형성될 수 있다.
상부 전극(139)은 핀층(138)과 바이어스 전극(151)을 덮도록 배치된다. 특히 상부 전극(139)은 제2 보호층(148)과 바이어스 전극(151)으로 덮이지 않고 외부로 노출된 핀층(138)과 접촉하기 때문에, 상부 전극(139)은 바이어스 전극(151)과 핀층(138)의 P형 반도체층(137)과 모두 직접 접촉한다.
또한 상부 전극(139)은 핀층(138)에 제2 보호층(148)이 형성되고 난 이후에 형성되기 때문에 핀층(138)과 상부 전극(139) 사이에 제2 보호층(148)이 배치되는 구조가 된다. 상부 전극(139)은 핀 다이오드(130)의 하부 전극(131)과 대응되는 영역 내에 배치된다.
이에 따라 제2 보호층(148), 바이어스 전극(151) 및 상부 전극(139)은 핀층(138)을 기준으로 할 때 핀층(138)의 동일한 층상에 배치된 영역이 존재한다. 즉, 제2 보호층(148), 바이어스 전극(151) 및 상부 전극(139)은 모두 핀층(138)의 상부면 구체적으로는 P형 반도체층(137)의 표면과 직접적으로 접촉하는 영역이 존재하게 된다.
상부 전극(139)은 엑스레이를 조사 받아 파장을 변환시키는 신틸레이터(160)로부터의 광 전달 효율을 증가시키기 위하여 ITO나 IZO와 같은 투명의 도전성 물질로 형성되는 것이 바람직하다.
특히, 상부 전극(139)은 바이어스 전극(151)과 컨택홀을 통해서 일부 영역에서만 접촉하는 것이 아니라, 바이어스 전극(151)의 전체 라인을 감싸는 형태로 배치되기 때문에 접촉 면적이 더욱 넓어지게 된다.
즉, 도 3에서 도시된 바와 같이 상부 전극(139)과 바이어스 전극(151)이 대응되는 영역 전체에서 상부 전극(139)이 바이어스 전극(151)을 감싸는 형태로 서로 직접 접촉한다. 또한 바이어스 전극(151)은 컨택홀과 같은 일부 영역 부근에서 폭이 두꺼워질 필요 없이 상부 전극(139)에 대응되는 모든 면에서 폭이 일정하게 유지될 수 있다.
상부 전극(139) 상에는 제3 보호층(153)이 구비되고, 제3 보호층(153) 상에는 신틸레이터(160)가 구비되어 엑스레이 검출기를 구성할 수 있다. 이 때 제3 보호층(153) 상에는 유기 절연층이 형성되어 신틸레이터(160)는 유기 절연층 상에 구비될 수 있다. 신틸레이터(160)는 필름과 같은 형태로 부착될 수도 있으며, 별도의 성장 공정을 통해서 제3 보호층(153) 상에 형성될 수도 있다. 신틸레이터(160)는 세슘 요오드화합물(cesium iodide)로 이루어질 수 있다.
도 5는 본 발명의 제2 실시예에 따른 엑스레이 검출기용 어레이 기판에 있어서 하나의 화소에 대응되는 부분에 대한 단면도이다.
제 2 실시예는 제1 실시예와 비교했을 때 유사한 구조를 갖지만 다음과 같은 부분에서 차이점이 있다. 제1 실시예는 핀층(138)과 상부 전극(139) 사이, 즉 핀층(138)의 P형 반도체층(137)과 상부 전극(139) 사이에 제2 보호층(148)이 구비되는 구조임에 비해, 제2 실시예는 핀층(138)의 P형 반도체층(137)과 진성 반도체층(135) 사이에 제2 보호층(148)이 구비되는 구조라는 점에서 차이점이 있다.
이하에서는 제2 실시예에 대해서 제1 실시예와 중복되는 내용들에 대해서는 설명을 생략하고, 차이점이 있는 구조를 중심으로 설명을 하도록 한다.
제2 실시예에 따른 본 발명의 엑스레이 검출기용 어레이 기판에 있어서, 하부 전극(131) 상에는 N형 반도체층(133)과 진성 반도체층(135)이 차례대로 적층된 IN층(136)이 배치된다.
제2 보호층(148)은 박막 트랜지스터(120), 구체적으로는 박막 트랜지스터(120)를 덮는 제1 보호층(127)과 IN층(136)을 덮도록 배치되되, IN층(136)의 진성 반도체층(135) 상부는 노출시키도록 배치된다. 즉, 하부 전극(131)에 대응되는 진성 반도체층(135) 상부의 영역은 제2 보호층(148)에 의해 완전히 덮이지 않고 제2 보호층(148)이 제거되어 노출된 상태가 된다.
P형 반도체층(137)은 진성 반도체층(135) 상부 영역에서 제2 보호층(148)이 제거되어 진성 반도체층(135)의 상부가 노출된 영역 상에 진성 반도체층(135)과 직접 접촉하도록 배치되어 핀층(138)을 형성한다. 이 때 P형 반도체층(137)은 하부 전극(131)과 대응되는 영역 내에 배치된다.
바이어스 전극(151)은 제2 보호층(148)이 제거된 핀층(138)의 일부 영역 상에 배치되어, 핀층(138)의 P형 반도체층(137)과 직접 접촉한다. 바이어스 전극(151)은 핀 다이오드(130)와 연결되어 핀 다이오드(130)의 전자 또는 정공을 제어할 수 있는 바이어스 전압을 인가한다.
상부 전극(139)은 핀층(138)의 P형 반도체층(137)과 바이어스 전극(151)을 덮도록 배치된다. 특히 상부 전극(139)은 바이어스 전극(151)으로 덮이지 않고 외부로 노출된 핀층(138)과 접촉하기 때문에, 상부 전극(139)은 바이어스 전극(151)과 핀층(138)의 P형 반도체층(137)과 모두 직접 접촉한다.
또한 P형 반도체층(137)은 IN층(136)에 제2 보호층(148)이 구비되고 난 이후에 형성되기 때문에 IN층(136)의 진성 반도체층(135)과 P형 반도체층(137) 사이에 제2 보호층(148)이 배치되는 구조가 된다. 상부 전극(139)은 핀층(138)의 하부 전극(131)과 대응되는 영역 내에 배치된다.
이에 따라 바이어스 전극(151)과 상부 전극(139)은 핀층(138)을 기준으로 할 때 핀층(138)의 동일한 층상에 배치된 영역이 존재한다. 즉, 바이어스 전극(151)과 상부 전극(139)은 모두 핀층(138)의 상부면 구체적으로는 P형 반도체층(137)의 표면과 직접적으로 접촉하는 영역이 존재하게 된다.
앞서 설명한 본 발명의 제1 실시예와 제2 실시예는 모두 핀층(138)의 일부 영역 상에 바이어스 전극(151)이 배치되고, 바이어스 전극(151)과 핀층(138)을 덮도록 상부 전극(139)이 배치되는 구조상의 공통점을 갖는다. 이러한 본 발명의 구조상의 특징은 종래의 구조와 비교하였을 때 다음과 같은 장점과 효과를 갖는다.
도 6a는 종래 엑스레이 검출기용 어레이 기판에 있어서 상부 전극과 바이어스 전극 부분을 도시한 평면도이고, 도 6b는 본 발명에 따른 엑스레이 검출기용 어레이 기판에 있어서 상부 전극과 바이어스 전극 부분을 도시한 평면도이다.
종래 엑스레이 검출기용 어레이 기판의 경우 바이어스 전극(300)과 상부 전극(320)의 접촉이 도 6a의 a1 영역과 같이 컨택홀(310)을 통해서 이루어지기 때문에 접촉저항이 매우 큰 문제점이 있었다.
하지만, 본 발명의 경우 바이어스 전극(300)과 상부 전극(320)의 접촉이 컨택홀(310)을 통한 일부 영역에서만 이루어지는 것이 아니라, 도 6b의 b1 영역과 같이 상부 전극(320)과 대응되는 바이어스 라인(300) 전체에서 직접 접촉이 이루어지기 때문에 접촉저항을 크게 감소시킬 수 있는 장점이 있다. 이렇게 접촉저항이 감소하기 때문에 전압 강하의 발생과 발열을 최소화할 수 있는 효과가 있다.
또한, 종래의 엑스레이 검출기용 어레이 기판의 경우 바이어스 전극(300)과 상부 전극(320)이 컨택홀(310)을 통해서 연결되기 때문에 컨택홀(310) 영역 부근에서의 바이어스 전극(300)은 더 넓게 형성되어 화소의 개구율(Fill Factor)을 감소시키는 문제점이 있었다.
하지만, 도 6b의 b2 영역에서 확인할 수 있는 것처럼, 본 발명의 경우 바이어스 전극(300)과 상부 전극(320)이 별도의 컨택홀을 통해서 연결이 되는 것이 아니라 바이어스 라인을 따라 직접 접촉이 되기 때문에 바이어스 라인은 일정한 폭을 가지며, 폭이 두껍게 형성되는 영역이 구비될 필요가 없다. 따라서 종래의 구조와 대비하였을 때 개구율이 증가하는 장점이 있다.
또한, 종래의 엑스레이 검출기용 어레이 기판의 경우 도 6a의 a3과 같이 컨택홀 영역(310) 부근으로부터 바이어스 전압이 상부 전극(320)에 전달되어 핀 다이오드의 상부 전극 내 전압이 균일하지 않은 문제점이 있었다.
하지만, 본 발명의 경우 도 6b의 b3와 같이 바이어스 전압이 바이어스 라인의 전체 라인면을 따라서 전달이 되기 때문에 핀 다이오드의 상부 전극(320) 내 전압이 균일하게 분포되어 핀 다이오드의 누설 전류를 최소화하는 장점이 있다. 앞서 설명한 바와 같이 핀 다이오드의 누설 전류는 엑스레이 검출기의 성능에 직접적인 영향을 끼치는 바 본 발명에 따르면 엑스레이 검출기의 성능을 향상시킬 수 있는 장점이 있다.
본 발명에 따른 엑스레이 검출기(100)는 다음과 같이 작동한다.
엑스레이 검출기에 조사된 엑스레이는 신틸레이터(160)에서 가시광선 영역의 광으로 변환된다. 가시광선 영역의 광은 핀 다이오드(130)의 핀층(138)에서 전자 신호로 변환이 된다. 구체적으로는 핀층(138)에 가시광선 영역의 광이 조사되면 진성 반도체층(135)이 P형 반도체층(137)과 N형 반도체층(133)에 의해 공핍(Depletion)이 되어 내부에 전기장이 발생하게 되고, 광에 의해 생성되는 정공과 전자가 전기장에 의해 드리프트(Drift)되어 각각 P형 반도체층(137)과 N형 반도체층(133)에서 수집된다.
핀 다이오드(130)는 가시광선 영역의 광을 전자 신호로 변환하여 전기적으로 연결된 소스 전극인 제1 전극(126a)을 통해서 박막 트랜지스터(120)에 전달하게 된다. 이렇게 전달된 전자 신호는 박막 트랜지스터(120)의 드레인 전극인 제2 전극(126b)과 연결된 데이터 라인(115)을 거쳐서 영상 신호로 표시되게 된다.
이하에서는 도 7과 도 8을 참조하여 본 발명의 실시예에 따른 엑스레이 검출기용 어레이 기판의 제조 방법을 자세히 설명하도록 한다.
본 발명의 제1 실시예에 따른 엑스레이 검출기용 어레이 기판의 제조 방법은 베이스 기판을 마련하는 단계, 베이스 기판 상에 박막 트랜지스터를 형성하는 단계, 박막 트랜지스터와 연결되는 하부 전극을 형성하는 단계, 하부 전극 상에 N형 반도체층, 진성 반도체층 및 P형 반도체층이 적층된 핀층을 형성하는 단계, 박막 트랜지스터와 핀층을 덮되, 핀층의 상부 영역을 노출시키는 보호층을 형성하는 단계, 노출된 핀층의 일부 영역 상에 바이어스 전극을 형성하는 단계 및 바이어스 전극과 핀층을 덮도록 상부 전극을 형성하는 단계를 포함한다.
또한 본 발명의 제2 실시예에 따른 엑스레이 검출기용 어레이 기판의 제조 방법은 베이스 기판을 마련하는 단계, 베이스 기판 상에 박막 트랜지스터를 형성하는 단계, 박막 트랜지스터와 연결되는 하부 전극을 형성하는 단계, 하부 전극 상에 N형 반도체층과 진성 반도체층이 적층된 IN층을 형성하는 단계, 박막 트랜지스터와 IN층을 덮되, IN층의 상부 영역을 노출시키는 보호층을 형성하는 단계, 노출된 IN층 상에 P형 반도체층을 형성하는 단계, P형 반도체층의 일부 영역 상에 바이어스 전극을 형성하는 단계 및 바이어스 전극과 P형 반도체층을 덮도록 상부 전극을 형성하는 단계를 포함한다.
이하에서는 제1 실시예와 제2 실시예에서 공통되는 제조 공정에 대해서 먼저 기술한 이후에 차이점이 있는 공정에 대해서는 별도로 나누어서 설명하도록 한다.
도 7a와 도 8a를 참조하면, 먼저 베이스 기판(110)을 마련하고, 필요한 경우 베이스 기판(110) 상부에 버퍼층(미도시)을 형성한다. 이 때 데이터 패드부에서도 베이스 기판(110)이 마련되고, 필요한 경우 버퍼층이 형성될 수도 있다.
그리고 화소부의 베이스 기판(110) 상에 박막 트랜지스터(120)를 형성한다. 구체적으로는 먼저 반도체층(121), 게이트 절연층(122), 게이트 전극(123)을 증착 및 패터닝 공정에 의한 방법으로 형성한다.
반도체층(121)의 양 쪽 끝단은 제1 전극(126a)과 제2 전극(126b)에 연결되는 소스/드레인 영역(121b, 121c)을 만들기 위하여 도핑층을 형성할 수 있다. 이 때 게이트 전극(123)은 반도체층(121)의 채널 영역(121a)의 상부에 대응되도록 형성한다.
이 후 게이트 전극(123)과 반도체층(121)을 덮도록 층간 절연층(124, inter layer dielectrics, ILD)을 형성하되, 반도체층(121)의 소스/드레인 영역(121b, 121c) 상에 제1 컨택홀(125a, 125b)을 형성하여 반도체층(121)의 일부 영역을 외부로 노출시킨다.
층간 절연층(124)의 상부에는 제1 전극(126a) 및 제2 전극(126b)이 제1 컨택홀(125a, 125b)을 통해서 반도체층(121)에 전기적으로 연결되도록 증착 및 패터닝 공정에 의해서 형성된다.
이 때 데이터 패드부에서는 화소부의 제1 전극(126a) 및 제2 전극(126b)이 형성되는 동일한 증착 및 패터닝 공정에 의해서 패드부 소스드레인 전극(126c)이 형성된다. 즉, 제1 전극(126a), 제2 전극(126b) 및 패드부 소스드레인 전극(126c)은 하나의 마스크 공정으로 동시에 형성할 수 있다.
이 후 박막 트랜지스터(120)를 덮도록 제1 보호층(127)을 형성한다. 이 때 제1 보호층(127)에 있어서 제1 전극(126a)에 대응되는 일부 영역 상에 제2 컨택홀(128)을 형성하여 제1 전극(126a)의 일부 영역을 외부로 노출시킨다.
데이터 패드부도 패드부 소스드레인 전극(126c)을 덮도록 제1 보호층(127)이 형성되되, 추후 형성될 패드부 바이어스 전극(155)과 패드부 소스드레인 전극(126c)과의 접촉을 위하여 패드부 소스드레인 전극(126c)의 상부가 외부로 노출되도록 컨택홀을 형성한다.
이렇게 일부 영역이 외부로 노출된 제1 전극(126a)과 연결되도록 하부 전극(131)을 증착 및 패터닝 공정에 의해 제1 보호층(127) 상에 형성한다.
이후의 과정부터는 제1 실시예와 제2 실시예의 제조 공정상의 차이가 발생한다. 먼저 도 7을 참고하여 제1 실시예에 대해서 자세히 설명하도록 한다.
도 7b에서 도시된 바와 같이, 하부 전극(131) 상에는 N형 반도체층(133), 진성 반도체층(135), P형 반도체층(137)이 차례대로 적층되도록 형성되어 핀층(138)을 형성한다. 핀층(138)을 형성한 후에는 제2 보호층(148)으로 박막 트랜지스터(120)와 핀층(138)을 덮되, 핀층(138)의 상부 영역을 노출시키도록 제2보호층(148)을 형성한다.
이 때 데이터 패드부에도 제1 보호층(127)을 덮도록 제2 보호층(148)을 형성하되, 제2 보호층(148)은 제1 보호층(127)과 마찬가지로 패드부 소스드레인 전극(126c)의 상부가 노출되도록 형성한다. 화소부와 데이터 패드부의 제2 보호층(148)은 동일한 마스크 공정으로 형성된다.
그 다음 도 7c에 도시된 바와 같이 핀층(138), 구체적으로는 P형 반도체층(137)의 일부 영역 상에 바이어스 전극(151)을 형성한다. 이 때 데이터 패드부에도 패드부 소스드레인 전극(126c)의 노출된 영역을 덮도록 패드부 바이어스 전극(155)을 형성하며, 화소부의 바이어스 전극(151)과 동일한 마스크 공정으로 형성한다.
그리고 도 7d에 도시된 바와 같이 바이어스 전극(151)과 핀층(138)을 덮도록 상부 전극(139)이 형성되어, 상부 전극(139)은 바이어스 전극(151)과 바이어스 전극(151)이 배치되지 않아 노출된 핀층(138)의 영역과 직접 접촉하게 된다.
이 때 데이터 패드부의 패드부 바이어스 전극(155) 상에도 화소부의 상부 전극(139)이 형성되는 동일한 증착 및 패터닝 공정에 의해서 금속 부식 방지층(158)이 형성된다. 즉, 화소부의 상부 전극(139)과 데이터 패드부의 금속 부식 방지층(158)은 하나의 마스크 공정으로 동시에 형성될 수 있다.
데이터 패드부의 바이어스 전극(151)을 덮도록 형성된 금속 부식 방지층(158)은 패드부 바이어스 전극(155)의 부식을 막아주는 캐핑 역할을 해준다. 다만 종래의 경우 화소부의 상부 전극(139)을 형성하는 공정과 데이터 패드부의 금속 부식 방지층(158)을 형성하는 공정이 별도의 마스크 공정으로 진행되었기 때문에 공정상의 효율을 얻을 수가 없었다. 즉, 데이터 패드부의 금속 부식 방지층(158)을 형성하는 경우에 사용되는 마스크는 화소부의 패터닝시에는 사용하지 않고 패드부의 패터닝시에만 사용을 하였다.
하지만 본 발명에서는 패드부의 금속 부식 방지를 위한 금속 부식 방지층(158)과 화소부의 상부 전극(139)을 동일한 ITO 재질로 사용하는 바, 금속 부식 방지층(158)과 상부 전극(139)을 동일한 물질을 이용하여 동일한 마스크 공정으로 동시에 형성할 수 있어 공정상의 효율을 얻을 수가 있다.
따라서 본 발명의 경우 종래 공정 대비 마스크 개수를 최소한 하나 이상 더 줄일 수 있어 공정상의 효율을 극대화할 수 있는 장점이 있다.
이후 도 7e에 기재된 바와 같이 상부 전극(139)과 박막 트랜지스터(120)를 덮도록 제3 보호층(153)을 형성한다. 데이터 패드부의 경우에도 금속 부식 방지층(158)을 덮도록 제3 보호층(153)을 형성하되, 패드부 소스드레인 전극(126c)에 대응되는 금속 부식 방지층(158)의 일부 영역은 노출시킨채로 형성한다.
다음은 도 8를 참조하여 본 발명의 제2 실시예에 대한 제조 공정에 대해서 자세히 설명하도록 한다.
도 8b에서 도시된 바와 같이, 하부 전극(131) 상에는 N형 반도체층(133), 진성 반도체층(135)이 차례대로 적층되도록 형성되어 IN층(136)을 형성한다. IN층(136)을 형성한 후에는 제2 보호층(148)으로 박막 트랜지스터(120)와 IN층(136)을 덮되, IN층(136)의 상부 영역을 노출시키도록 형성한다.
이 때 데이터 패드부에도 제1 보호층(127)을 덮도록 제2 보호층(148)을 형성하되, 제2 보호층(148)은 제1 보호층(127)과 마찬가지로 패드부 소스드레인 전극(126c)의 상부가 노출되도록 형성한다. 화소부와 데이터 패드부의 제2 보호층(148)은 동일한 마스크 공정으로 형성된다.
그 다음 도 8c에 도시된 바와 같이 IN층(136)의 진성 반도체층(135)을 덮도록 P형 반도체층(137)을 형성한다. 구체적으로는 본 공정에서는 P형 반도체층(137)을 형성하기 위한 층을 증착하고 패터닝까지 한번에 진행할 수도 있지만, 본 공정에서는 증착만 하고 이후 공정에서 다른 층들과 함께 패터닝을 진행할 수도 있다.
이 때 데이터 패드부에도 패드부 소스드레인 전극(126c)을 덮도록 패드부 P형 반도체층(159)이 형성된다. 데이터 패드부의 P형 반도체층(159)의 경우에도 본 공정에서 P형 반도체층을 형성하는 물질의 증착과 패터닝을 모두 진행할 수도 있지만, 공정상의 효율을 위하여 이후 공정에서 다른 층들과 함께 패터닝을 진행할 수도 있다.
상기와 같이 P형 반도체층(137)을 증착한 이후에 핀층(138), 구체적으로는 P형 반도체층(137)의 일부 영역 상에 바이어스 전극(151)을 형성한다. 이 때 데이터 패드부에도 패드부 P형 반도체층(159)을 덮도록 패드부 바이어스 전극(155)을 형성하며, 화소부의 바이어스 전극(151)과 동일한 마스크 공정으로 형성한다.
이후 도 8d에서와 같이 바이어스 전극(151)과 핀층(138)을 덮도록 상부 전극(139)이 형성되어, 상부 전극(139)은 바이어스 전극(151)과 바이어스 전극(151)이 배치되지 않아 노출된 핀층(138)의 P형 반도체층(137)의 영역과 직접 접촉하게 된다.
상부 전극(139)이 증착된 이후에 하부 전극과 대응되도록 패터닝 공정에 의해서 패터닝 되며, P형 반도체층(137)도 상부 전극(139)의 패터닝 공정과 동일한 패터닝 공정으로 형성될 수 있다. 이 때 상부 전극(139)은 습식 식각을 이용하고, P형 반도체층(137)은 건식 식각을 이용하여 형성할 수 있다.
이 때 데이터 패드부의 패드부 바이어스 전극(155) 상에도 화소부의 상부 전극(139)이 형성되는 동일한 증착 및 패터닝 공정에 의해서 금속 부식 방지층(158)이 형성된다. 즉, 화소부의 상부 전극(139)과 데이터 패드부의 금속 부식 방지층(158)은 하나의 마스크 공정으로 동시에 형성될 수 있다.
이후 도 8d에 기재된 바와 같이 상부 전극(139)과 박막 트랜지스터(120)를 덮도록 제3 보호층(153)을 형성한다. 데이터 패드부의 경우에도 금속 부식 방지층(158)을 덮도록 제3 보호층(153)을 형성하되, 패드부 소스드레인 전극(126c)에 대응되는 금속 부식 방지층(158)의 일부 영역은 노출시킨채로 형성한다.
제2 실시예의 경우에도 앞서 설명한 제1 실시예의 제조 방법과 같이 종래 공정 대비 마스크 개수를 최소한 하나 이상 더 줄일 수 있어 공정상의 효율을 극대화할 수 있는 장점이 있다.
이상에서는 본 발명의 실시예를 중심으로 설명하였지만, 통상의 기술자의 수준에서 다양한 변경이나 변형을 가할 수 있다. 따라서, 이러한 변경과 변형이 본 발명의 범위를 벗어나지 않는 한 본 발명의 범주 내에 포함되는 것으로 이해될 수 있을 것이다.
100 : 엑스레이 검출기 110 : 베이스 기판
113 : 게이트 라인 115 : 데이터 라인
120 : 박막 트랜지스터 (TFT) 121 : 반도체층
121a : 채널 영역 121b : 소스 영역
121c : 드레인 영역 122 : 게이트 절연층
123 : 게이트 전극 124 : 층간 절연층
125a, 125b : 제1 컨택홀 126a, 126b : 제1 전극, 제2 전극
127 : 제1 보호층 128 : 제2 컨택홀
130 : 핀 다이오드 131 : 하부 전극
133 : N형 반도체층 135 : 진성 반도체층
137 : P형 반도체층 136 : IN층
138 : 핀(PIN)층 139 : 상부 전극
148 : 제2 보호층 151 : 바이어스 전극
153 : 제3 보호층 160 : 신틸레이터
200 : 박막 트랜지스터 어레이 210 : 게이트 구동부
220 : 바이어스 구동부 230: 리드아웃 회로부
300 : 바이어스 전극 310 : 컨택홀
320 : 상부 전극 126c : 패드부 소스드레인 전극
155 : 패드부 바이어스 전극 159 : 패드부 P형반도체층
158 : 금속 부식 방지층

Claims (12)

  1. 베이스 기판;
    상기 베이스 기판 상에 배치된 박막 트랜지스터;
    상기 박막 트랜지스터와 연결된 하부 전극;
    상기 하부 전극 상에 배치된 N형 반도체층, 진성 반도체층 및 P형 반도체층을 포함하는 PIN층;
    상기 PIN층 상에 배치된 바이어스 전극; 및
    상기 PIN층과 상기 바이어스 전극을 덮도록 배치된 상부 전극을 포함하고,
    상기 PIN층과 상기 상부 전극 사이에는 보호층이 구비된 엑스레이 검출기용 박막 트랜지스터 어레이 기판.
  2. 제1항에 있어서,
    상기 바이어스 전극은 상기 PIN층의 일부 영역 상에 배치된 엑스레이 검출기용 박막 트랜지스터 어레이 기판.
  3. 삭제
  4. 제1항에 있어서,
    상기 보호층은 상기 박막 트랜지스터와 상기 PIN층을 덮도록 배치되되, 상기 하부 전극에 대응되는 상기 PIN층 상부 영역의 보호층은 제거된 엑스레이 검출기용 박막 트랜지스터 어레이 기판.
  5. 제1항에 있어서,
    상기 보호층, 상기 바이어스 전극 및 상기 상부 전극은 동일한 층상에 배치된 영역이 존재하는 엑스레이 검출기용 박막 트랜지스터 어레이 기판.
  6. 베이스 기판;
    상기 베이스 기판 상에 배치된 박막 트랜지스터;
    상기 박막 트랜지스터와 연결된 하부 전극;
    상기 하부 전극 상에 배치된 N형 반도체층, 진성 반도체층 및 P형 반도체층을 포함하는 PIN층;
    상기 PIN층 상에 배치된 바이어스 전극; 및
    상기 PIN층과 상기 바이어스 전극을 덮도록 배치된 상부 전극을 포함하고,
    상기 P형 반도체층과 상기 진성 반도체층 사이에는 보호층이 구비된 엑스레이 검출기용 박막 트랜지스터 어레이 기판.
  7. 제6항에 있어서,
    상기 보호층은 상기 박막 트랜지스터와 상기 진성 반도체층을 덮도록 배치되되, 상기 하부 전극에 대응되는 상기 진성 반도체층 상부 영역의 보호층은 제거된 엑스레이 검출기용 박막 트랜지스터 어레이 기판.
  8. 제6항에 있어서,
    상기 바이어스 전극과 상기 상부 전극은 동일한 층상에 배치된 영역이 존재하는 엑스레이 검출기용 박막 트랜지스터 어레이 기판.
  9. 제1항에 있어서,
    상기 상부 전극에 대응되는 상기 바이어스 전극은 일정한 폭을 갖는 엑스레이 검출기용 박막 트랜지스터 어레이 기판.
  10. 제1항 내지 제2항, 및 제4항 내지 제9항 중 어느 한 항에 따른 엑스레이 검출기용 박막 트랜지스터 어레이 기판; 및
    상기 어레이 기판 상에 배치된 신틸레이터(Scintillator)를 포함하는 엑스레이 검출기.
  11. 베이스 기판을 마련하는 단계;
    상기 베이스 기판 상에 박막 트랜지스터를 형성하는 단계;
    상기 박막 트랜지스터와 연결되는 하부 전극을 형성하는 단계;
    상기 하부 전극 상에 N형 반도체층, 진성 반도체층 및 P형 반도체층이 적층된 PIN층을 형성하는 단계;
    상기 박막 트랜지스터와 상기 PIN층을 덮되, 상기 PIN층의 상부 영역을 노출시키는 보호층을 형성하는 단계;
    상기 노출된 PIN층의 일부 영역 상에 바이어스 전극을 형성하는 단계; 및
    상기 바이어스 전극과 상기 PIN층을 덮도록 상부 전극을 형성하는 단계를 포함하는 엑스레이 검출기용 박막 트랜지스터 어레이 기판의 제조 방법.
  12. 베이스 기판을 마련하는 단계;
    상기 베이스 기판 상에 박막 트랜지스터를 형성하는 단계;
    상기 박막 트랜지스터와 연결되는 하부 전극을 형성하는 단계;
    상기 하부 전극 상에 N형 반도체층과 진성 반도체층이 적층된 IN층을 형성하는 단계;
    상기 박막 트랜지스터와 상기 IN층을 덮되, 상기 IN층의 상부 영역을 노출시키는 보호층을 형성하는 단계;
    상기 노출된 IN층 상에 P형 반도체층을 형성하는 단계;
    상기 P형 반도체층의 일부 영역 상에 바이어스 전극을 형성하는 단계; 및
    상기 바이어스 전극과 상기 P형 반도체층을 덮도록 상부 전극을 형성하는 단계를 포함하는 엑스레이 검출기용 박막 트랜지스터 어레이 기판의 제조 방법.
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