CN102569253A - 半导体装置 - Google Patents

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Abstract

本发明涉及半导体装置。在第一布线层上布置电源布线和焊盘。然后，电源布线和焊盘被布置为相互不交迭。信号布线被布置在第二布线层上。另一个信号布线被布置在与第二布线层不同的层上。另一个信号布线在焊盘下方被布置为与焊盘交迭。信号布线和另一个信号布线由插塞相互地连接。缓冲部被布置在焊盘和另一个信号布线之间。

Description

半导体装置
技术领域
本发明涉及用于半导体装置的布线技术，并且特别地涉及用于固态图像拾取装置的布线技术。
背景技术
半导体装置具有信号从半导体芯片的外部输入到其的输入焊盘以及用于向外部输出信号的输出焊盘。
日本专利公开No.2008-78354公开了半导体装置中的焊盘以及布线布局。日本专利公开No.2008-78354的图1中描述的半导体装置具有被布置为完全包围内部电路的周边的用于内部电路的电源布线(4a和4b)。然后，用于内部电路的第一电源焊盘(8a和8b)与用于内部电路的电源布线一体化地被形成。此外，用于内部电路的第二电源焊盘(7a和7b)被布置在芯片的外侧(outer)区域中。
在上述布局中，布线相互地相交。更具体地，用于将电源电压从第二电源焊盘供给到内部电路的电源布线与用于内部电路的电源布线相交。由于该原因，根据日本专利公开No.2008-78354，公开了在其中用于将电源从第二电源焊盘供给到内部电路的布线在平面图中与第一电源焊盘交迭的布局。
通常，关于半导体装置，能够从一片圆片(wafer)获得的半导体芯片的数量(芯片产率)被设定为较大。为此，要求实现相同功能和目的的器件被布置在最小可能的面积的半导体芯片中。
发明内容
根据本发明的一个方面的半导体装置包括半导体芯片，所述半导体芯片包括：多个焊盘，所述多个焊盘包括输入焊盘与输出焊盘；第一电路部分；第二电路部分；以及用于使所述第一电路部分的输出节点与所述第二电路部分的输入节点电连接的布线，其中：所述第一电路部分和所述第二电路部分被布置在相对于所述多个焊盘的所述半导体芯片的内侧区域中；所述布线由导电部件组成；以及所述导电部件的至少一部分与所述多个焊盘中的至少一个焊盘交迭。
根据本发明的另一个方面的半导体装置包括半导体芯片，所述半导体芯片包括：多个焊盘，所述多个焊盘包括输入焊盘与输出焊盘；电路部分；以及用于使所述多个焊盘中的第一焊盘与所述电路部分的节点电连接的布线，其中：所述电路部分被布置在相对于所述多个焊盘的所述半导体芯片的内侧区域中；所述布线由导电部件组成；以及所述导电部件的一部分与所述多个焊盘中的第二焊盘交迭。
从以下参考附图的示例性实施例的描述中本发明更多的特征将变得清晰。
附图说明
图1是根据本发明第一实施例的平面布局的示意图。
图2示出了根据本发明第一实施例的电路配置。
图3是根据本发明第一实施例的截面的示意图。
图4是示出了根据本发明的线传感器的操作定时的图案示图。
图5是根据本发明第二实施例的截面的示意图。
图6是根据本发明第三实施例的布线的平面布局的示意图。
图7是根据本发明第四实施例的平面布局的示意图。
具体实施方式
将使用图1描述根据本发明的主要部件。在图1中，附图标记100表示半导体装置。半导体装置100的最外侧区域中的粗线表示半导体芯片的端部。
本发明涉及半导体装置。在本说明书中，半导体装置意指其上布置有器件的半导体衬底、在其中封装有相关的半导体衬底的部件或者相关的部件被安装到其的装置。作为其上布置有器件的半导体衬底并且被切成用于封装的尺寸的块(piece)被称为半导体芯片或者简称为芯片。然而应当注意，虽然实际上没有切断，但是应当被切断以用于封装的半导体的一部分是半导体芯片。此外，固态图像拾取装置意指在半导体装置中用于图像拾取的装置。
根据本发明的半导体装置100具有包括输入焊盘和输出焊盘的多个焊盘。在图1中，焊盘由附图标记102a～102e表示。此外，半导体装置100具有布置在相对于多个焊盘102a～102e的半导体芯片的内侧(inner)区域中的第一电路部分和第二电路部分。在图1中，104～110中的两个与第一电路部分和第二电路部分有关。在这里，附图标记108表示第一电路部分，而附图标记109表示第二电路部分。在本说明书中，电路部分意指在半导体芯片中布置有用于实现预定功能的电路的区域。更具体地，构成相关的电路的诸如晶体管之类的元件、用于使这些元件相互连接的局部的布线、插塞(plug)等被布置在电路部分中。
半导体装置100具有用于使第一电路部分108的输出节点与第二电路部分109的输入节点电连接的布线101。本发明的特征部分是构成布线101的导电部件的布局。更具体地，其特征在于构成布线101的导电部件的一部分在平面图中与多个焊盘之中的一个焊盘交迭。在本申请中，焊盘在平面图中与布线交迭的状态意指，在从与半导体衬底的主平面垂直的方向观看时焊盘与布线交迭。
图3示出了图1的部分III-III的截面的示意图。附图标记303与图1的焊盘102b对应。构成图1的布线101的导电部件由图3中的第一导电部件307、第二导电部件306a和第三导电部件306b表示。也就是说，通过包括第一导电部件307、第二导电部件306a和第三导电部件306b来组成布线101。第一导电部件307在平面图中与焊盘303交迭。
焊盘是用于接合导线或者要接触测试用的检测仪(inspectionmeter)的导电部件。例如，如图3中所示出的，钝化膜304在与用于上述接触的焊盘对应的位置处具有开口。结果，露出焊盘的至少一部分。构成焊盘的导电部件可以以与构成与相关焊盘连接的布线的导电部件一体化的方式被形成。
根据本发明，在使布置在相对于焊盘的半导体芯片的内侧区域中的电路相互地电连接时，用于实现电连接的布线在平面图中与焊盘交迭。这点与根据日本专利公开No.2008-78354的配置不同。根据日本专利公开No.2008-78354，显示如下的配置，在该配置中用于使布置在半导体芯片的外侧区域中的第二电源焊盘与内部电路电连接的布线在平面图中与布置在相对于第二电源焊盘的半导体芯片的芯片内侧区域中的第一电源焊盘交迭。也就是说，日本专利公开No.2008-78354没有公开用于使布置在相对于焊盘的半导体芯片的内侧区域中的两个电路相互地电连接的布线与焊盘交迭。
像本发明，由于用于使布置在半导体芯片的内侧区域中的电路相互地电连接的布线被布置为与焊盘交迭，因此可以接近焊盘地布置电路。这是因为没有必要提供在其中在焊盘和电路之间仅仅布置用于实现电连接的布线的区域。换句话说，可以将焊盘和电路之间的空间设定为较小。该情形使得芯片面积减少。
接下来，将描述其中电路部分被布置在相对于焊盘的半导体芯片的内侧区域中的状态。在本说明书中，基于在沿一个方向观看时在电路和焊盘之间的位置关系来确定电路部分被布置在相对于焊盘的内侧区域中的状态。在布置在半导体芯片中的多个焊盘之中，在平面中与布线交迭的焊盘是确定的基准。鉴于以上内容，将采取图1作为示例来描述内侧区域。
图1示出了第一方向(沿着芯片的长边的方向)和与第一方向正交的第二方向(沿着芯片的短边的方向)。假定存在沿着第二方向通过焊盘102b的虚拟直线。该虚拟直线包含通过焊盘102b并且其两个端部是在虚拟直线与芯片的相应端部之间的交点的线段。该线段的中点是芯片的中心。焊盘102b将该线段分成两个部分。这两个部分是包括芯片的中心的部分以及不包括芯片的中心的部分。在这些部分之中，包括芯片的中心的部分是相对于焊盘的半导体芯片的内侧区域。更严格来说，在该线段在第一方向(与注目的(focused)方向正交的方向)上平行地移动时，包括芯片的中心的部分的轨迹变成一定的区域。该一定的区域是相对于焊盘的半导体芯片的内侧区域。
其中上述线段被焊盘102b分割的边界被设定为在焊盘102b的两个端部之中更远离芯片的中心的端部。图1中示出的焊盘102b是具有与第二方向正交的一条边的矩形。由于该原因，即使在上述线段沿着第一方向平行移动时，焊盘102b的端部在相关的线段上的位置也不改变。然而，在焊盘具有圆形形状等的情况中，根据线段平行移动的位置，焊盘102b的端部在相关的线段上的位置可以改变。在这种情况下，在注目的方向上，在焊盘的端部之中最远离芯片中心的端部是基准。也就是说，在上述线段在第一方向上平行移动时，焊盘在线段上位于其中从芯片的中心到焊盘的端部的距离变得最大的位置处的端部是边界。
另外，在不存在焊盘的区域中，焊盘的端部在与注目的方向正交的方向(图1中的第一方向)上延伸以便被设定为基准。也就是说，与相关的线段在更远离上述线段的中心的焊盘端部处相交并且平行于第一方向(与相关的线段垂直的方向)的直线可以是边界。例如，在图1的第二方向被注目的情况中，包含在焊盘102b的与第一方向平行的两条边之中更远离芯片中心的边的直线可以是基准。在焊盘具有圆形形状等的情况中，在注目的方向上，在焊盘的端部之中最远离芯片中心的端部可以是基准。因此，可以被提到的是，与多个焊盘一起布置的电路部分也被布置在相对于焊盘的芯片的内侧区域中。图7中示出了上述布局。
基于上述基准，确定电路部分是否被布置在相对于焊盘的芯片的内侧区域中。请注意，电路部分的全部面积没有必要被布置在相对于焊盘的芯片的内侧区域中，并且如果电路部分的至少一部分被布置在相对于焊盘的芯片的内侧区域中，就能够获得本发明的效果。
本发明能够被应用于各种用途，只要它是半导体装置即可。特别地，在本发明被应用于固态图像拾取装置的情况中，上述芯片面积减少的效果大。将描述这点。
在固态图像拾取装置中，在很多情况下沿着第一方向布置多个像素。关于在固态图像拾取装置中的半导体芯片在第一方向上的长度，根据像素的数量和像素尺寸来决定最短长度。难以将半导体芯片在第一方向上的长度设定为比上述最短长度短。因此，为了减少芯片面积，在与第一方向相交的第二方向上的长度被设定为较小。根据上述原因，在很多情况下固态图像拾取装置的形状一般为矩形形状。特别地，在其中行的数量比列的数量少得多的固态图像拾取装置(例如，线传感器)的情况下，形状可以为非常细长的形状。
固态图像拾取装置通常包括具有相互不同的功能的多个电路。对于具有矩形形状的芯片中的有效的布局，多个电路沿着第一方向被布置。此外，沿着第一方向布置用于使多个电路相互地电连接的布线。此外，多个焊盘沿着第一方向被布置在半导体芯片的外侧区域中。多个焊盘被布置在直线上并且构成焊盘阵列。
当在固态图像拾取装置的上述配置的情况下应用本发明的配置时，芯片面积减少的效果高。在下文中，将通过具体的实施例详细描述本发明。将以固态图像拾取装置作为半导体装置的示例来提供描述，但是配置不限于此，如上所述。
第一实施例
在下文中，将参考附图描述根据本发明的固态图像拾取装置的实施例。首先，将描述根据本实施例的平面布局。接下来，将描述根据本实施例的布线部分的截面的结构。
首先，将描述焊盘、构成电源布线的导电部件、构成信号布线的导电部件以及诸如信号处理电路之类的电路的平面布局。在这里，将以线传感器为例地给出描述。电路配置可以是对于所有下面的实施例共有的。
图1是本发明可以应用于其的线传感器的示意性框图。更具体地，示出了信号布线101、多个焊盘102a～102e、电源布线图案103、GND布线图案112以及多个电路部分。以各个功能区分的多个电路分别被布置在对应的电路部分中。多个电路包括包含光电转换部分的像素104、读出电路105、主扫描电路106、输出电路107、定时发生器(在下文中，其将被称为TG)108、控制电路109以及其它电路110。下面将描述这些电路的功能。
在图1中，信号布线101由直线表示。然而，实际中，类似地，与电源布线图案103和GND布线图案112一样，信号布线101由具有一定宽度的导电部件组成。然后，图中示出的信号布线101的位置示意性地表示其中实际上布置有导电部件的位置。当然，信号布线101还包括作为电路图上的表示在两个节点之间建立电连接的符号的意思。请注意，为了区别于电源布线和GND布线，先前描述中的“布线101”将为了方便起见被称为“信号布线101”。
信号布线101使多个电路相互地电连接。在图1中，示出了用于将TG 108与主扫描电路106电连接的信号布线、用于将TG 108与控制电路109电连接的信号布线以及用于将TG 108与其它电路110电连接的信号布线。然而，实际中，还可以布置更多的信号布线。焊盘102a～102e包括用于供应电源电压的电源焊盘102a以及用于供应GND电压的GND焊盘102e。由电源布线图案103组成的电源布线将来自电源焊盘102a的电源电压供应到相应的电路。由GND布线图案112组成的GND布线将来自GND焊盘102a的GND电压供应到相应的电路。附图标记111表示用于将电源布线图案103或GND布线图案112与构成相应的电路的元件连接的插塞。此外，多个焊盘102a～102e包括用于传送信号的信号焊盘102d。经由信号焊盘102d，例如，来自像素的信号被输出到固态图像拾取装置的外部单元。
根据本实施例的线传感器包括多个像素104。沿着第一方向布置多个像素104。图1中的芯片的长边方向是第一方向。在图1中，以线状方式布置多个像素104。然而，实际中，多个像素104可以被布置成多条线。也就是说，可以以矩阵方式布置多个像素104。以这样的方式，多个像素104沿着第一方向构成像素阵列。
沿着作为布置多个像素104的相同方向的第一方向布置多个焊盘102a～102e。结果，多个焊盘102a～102e沿着第一方向构成焊盘阵列。如图1中所示出的，与由多个像素104构成的像素阵列平行地布置焊盘阵列。
沿着作为与像素阵列的方向平行的方向的第一方向布置信号布线101。当然，信号布线101可以具有沿着除第一方向以外的方向的部分。此外，构成信号布线101的导电部件包括在平面图中与焊盘102a～102d交迭的部分。也就是说，信号布线101在平面图中与多个焊盘102a～102d中的至少一个焊盘交迭。将描述其中构成信号布线101的导电部件与焊盘102b交迭的部分的截面结构。
根据本实施例，TG 108和控制电路109沿着第一方向被布置在焊盘阵列和像素阵列之间。为了使上述两个电路彼此电连接，整个地沿着第一方向布置信号布线101。然而，其它电路110可以被布置在TG 108和控制电路109之间。在布置有其它电路110的电路部分中，布置用于使构成其它电路110的多个元件相互连接的局部布线。在上述情况中，构成用于将TG 108与控制电路109电连接的信号布线101的导电部件在很多情况下绕过这些局部布线地布置。此外，如果在其它电路部分中布置构成信号布线101的导电部件，则可能在信号布线101与局部布线之间产生串扰。由于该原因，施加诸如屏蔽布线的布置之类的对策，并且布线层的数量倾向于增大。根据本发明的方面，抑制了上述串扰，并且能够避免布线层的数量的增大。
此外，主扫描电路106被布置在焊盘阵列与像素阵列之间。其中布置有主扫描电路106的电路部分的第一方向上的长度比其中布置有TG 108的电路部分的第一方向上的长度长。另外，主扫描电路106的多个节点与TG 108连接。可以沿着第一方向与多个像素104对应地布置多个节点。在上述情况中，为了使TG 108与这些节点连接，沿着第一方向整个地布置信号布线101。在图1中，利用仅仅一个信号布线101，将TG 108与主扫描电路106彼此连接。然而，为了将上述多个节点与TG 108连接，可以布置多个信号布线101。
根据本实施例，绕开焊盘102a～102e地布置电源布线图案103或者GND布线图案112。也就是说，电源布线图案103或者GND布线图案112被布置为在平面图中不与多个焊盘102a～102e中的任何一个焊盘交迭。
接下来，将描述电源布线和信号布线。如果没有另外的规定，对电源布线的描述能够被应用于GND布线。首先，将详细描述根据本实施例的电路配置。图2是示出了根据本实施例的线传感器的电路配置的示意图。具有与图1类似的功能的部分被分配相同的附图标记。为了更详细地描述电路配置，图2与图1的不同之处在于下面几点。首先，省略了电源布线和GND布线。第二，示出了像素104和读出电路105的具体的电路图。第三，示出了用于在电路之间建立连接的多个信号布线。
附图标记201表示构成像素104的光电转换部分。光电转换部分201例如是光电二极管。根据本实施例，以线状的方式布置多个像素104。从像素104读出根据入射到光电转换部分201的光量的光信号。读出电路105是用于读出光信号的电路。多个读出电路105中的一个读出电路105与相应的像素104对应地布置。读出电路105可以包括复位晶体管202、放大器203、第一开关204、线存储器205和第二开关206。复位晶体管202使光电转换部分201复位。放大器203将要被输出的光信号放大。第一开关204是用于将来自放大器203的输出传送到线存储器205的晶体管。线存储器205是用于保持来自像素的信号的电容。第二开关206是用于将线存储器205中保持的光信号传送到后续级的晶体管。
共用的输出线207被布置在读出电路105之后的级中。经由对应的第二开关206将多个线存储器205与共用的输出线207电连接。主扫描电路106控制多个第二开关206的通断。通过主扫描电路106的控制，来自多个像素104的光信号可以被顺序地读出到共用的输出线207。输出放大器208被布置在共用的输出线207之后的级中。输出放大器208将读出到共用的输出线207的光信号放大以便被输出。根据本实施例，共用的输出线207和输出放大器208构成输出电路107。TG 108输出用于调节电路模块的操作的时钟信号。控制电路109是执行用于线传感器的驱动的控制的电路。
根据本实施例，像素104、读出电路105和输出电路107是模拟电路。主扫描电路106、TG 108、控制电路109和其它电路110是数字电路。这些电路模块是用来执行对光信号的处理的电路。也就是说，这些电路全部被包括在信号处理电路内。此外，信号处理电路还可以包括用于将模拟信号转换为数字信号的模数转换电路(在下文中，其将被描述为ADC)。
在图2中，作为图1的信号布线101的替代，示出了多个信号布线209～214。信号布线209将TG 108与其它电路110电连接。信号布线210将TG 108与主扫描电路106电连接。信号布线211将TG 108与控制电路109电连接。信号布线212将TG 108与复位开关202的栅极电连接。信号布线213将TG 108与第一开关204的栅极电连接。实际中，还可以布置更多的信号布线。信号布线209～213传送例如从TG 108输出的时钟信号。
首先将从功能的观点描述电源布线和信号布线。信号布线是用于传送用于控制相应电路的操作的控制信号或者传送来自像素的信号的布线。控制信号可以包括时钟信号和用于控制开关的通断的信号。电源布线是用于向相应的模块电路供应电源电压的布线。随后，将从电路连接的观点和供应的电压的观点来描述信号布线和电源布线。
首先，将首先从电路连接的观点描述信号布线。复位晶体管202和第一开关204是包括在模拟电路内的开关。虽然在图中未示出，但是开关可以被包括在数字电路内。与用作开关的这些晶体管的栅极连接的布线可以被包括在信号布线内。按照情况需要，可以将反相器电路、缓冲器电路等***信号布线的路径中。
从向信号布线供应的电压的观点，信号布线可以被供应有二值的电压。二值的电压是例如用于使开关导通的电压和用于使开关关断的电压。此外，用于传送模拟信号的布线可以被供应给多于两个值的电压。因此，用于传送模拟信号的布线也可以被包括在信号布线内。例如，来自像素的信号是模拟信号。另外，用于传送数字信号的布线也可以被包括在信号布线内。然而应当注意，固态图像拾取装置可以被设定在多个操作模式中。在一定的操作模式中，在其中一定的开关被定期导通的情况中，可以向信号布线供应固定的电压。
接下来，将描述电源布线的电路连接。模拟电路可以包括用于放大信号的放大电路。例如，读出电路105包括放大器203。输出电路107包括输出放大器208。放大电路具体地是源极跟随器电路、源极接地电路或差分放大电路等。此外，包括在ADC内的比较器是放大电路。与这些放大电路的电源电压供应节点电连接的布线可以被包括在电源布线内。此外，与这些放大电路的GND电压供应节点电连接的布线可以被包括在GND布线内。另一方面，虽然在图中未示出，但是数字电路包括构成逻辑门的反相器。例如，CMOS反相器等被包括在数字电路内。与反相器的电源电压供应节点电连接的布线可以被包括在电源布线内。此外，与反相器的GND电压供应节点电连接的布线可以被包括在电源布线内。电源电压供应节点和GND电压供应节点两个都被称为电源节点。如有必要，可以将用于控制电源布线的连续性的开关***电源布线的路径中。
此外，根据固态图像拾取装置的操作，在一些情况下向电源布线供应除电源电压和GND电压以外的电压。即使在该情况下，与电源电压供应节点连接的布线也可以被包括在电源布线内。此外，可以设想应当固定的电压由于噪声等而波动。
随后，将描述其中信号布线101与焊盘102b交迭的部分的截面结构。图3是根据本发明第一实施例的固态图像拾取装置的布线部分的截面的示意图。图3示出了沿着图1的直线III-III截取的截面。
根据本实施例的半导体装置100包括半导体衬底301和布置在半导体衬底301上的多层布线部分302。半导体衬底301是例如硅衬底。在本申请中，平面是与半导体衬底301的主面平行的面。截面是包括与半导体衬底301的主面垂直的方向的面。半导体衬底301的主面被定义为半导体区域与布置在该半导体区域上的绝缘膜之间的界面。例如，在晶体管的沟道中的半导体区域与栅极氧化物膜之间的界面是主面。在固态图像拾取装置的情况下，在光电转换部分的半导体区域与氧化物膜之间的界面是主面。
多层布线部分302包括具有距离半导体衬底301的主面的不同高度的多个布线层。在相应的布线层上，在预定的位置处布置构成布线的导电部件。布线例如由诸如铝或铜之类的金属形成。布置在不同的布线层中的导电部件可以经由插塞来相互地连接。层间绝缘膜分别被布置在布线层与布线层之间以及在布线层与半导体衬底301之间。
在图3中，附图标记303表示焊盘。可以经由焊盘303来实现半导体装置100与外部之间的信号的输入和输出。此外，到半导体装置100的电源电压和GND电压可以经由焊盘303来供应。根据本实施例，在作为最上层的第一布线层上形成焊盘303。附图标记304表示由绝缘体组成的钝化膜。钝化膜304在与焊盘303对应的位置处具有开口。通过布置在钝化膜304中的开口，用于与外部建立连接的接合导线等连接到焊盘303。
附图标记305a和305b表示构成电源布线的导电部件(在下文中，其将被称为电源布线部件)。根据本实施例，电源布线部件305a和305b由作为最上层的第一布线层形成。也就是说，焊盘303以及电源布线部件305a和305b被布置在相同的布线层上。在图3中，被示出为两个分离的部分的电源布线部件305a和305b是电学上相同的节点。根据本实施例，电源布线部件305a和305b被形成在一个布线层上。然而应当注意，在电源布线与相应的电路连接的位置中，电源布线部件305可以经由插塞与另一个层上的导电部件电连接。
附图标记307、306a和306b分别表示构成信号布线的第一导电部件、第二导电部件和第三导电部件。第二导电部件306a和第三导电部件306b被布置在第二布线层上。第一导电部件307被布置在与第二布线层不同的层上。根据本实施例，第一导电部件307被布置在第三布线层上。第一导电部件307被布置为在焊盘303下方在平面图中与焊盘303交迭。附图标记308a和308b表示插塞。插塞308a和308b由诸如钨之类的导电材料形成。根据本实施例，第二导电部件306a和第一导电部件307通过插塞308a而彼此电连接。此外，第三导电部件306b和第一导电部件307通过插塞308b而彼此电连接。
附图标记310表示层间绝缘膜。层间绝缘膜例如由诸如硅氧化物膜或硅氮化物膜之类的绝缘材料形成。附图标记311表示多晶硅电极。多晶硅电极311经由绝缘膜被布置在半导体衬底301上。
在图3中，附图标记309表示缓冲部。如果必要的话设置缓冲部309。缓冲部309被布置在焊盘303与第一导电部件307之间的中间层上。缓冲部309在平面图中与焊盘303和信号布线图案307交迭。也就是说，当观看截面时，焊盘303、缓冲部309和第一导电部件307被堆叠。缓冲部309可以由与布线相同的导电部件形成。在具有缓冲部309的情况下，变得大不可能发生信号布线图案307的断线。
此外，缓冲部309的弹性系数可以比层间绝缘膜310的弹性系数高。弹性系数是表示对于一定的变形体积的应力的强度的指数。将简要地描述来自高弹性系数的效果。当接合导线与焊盘303连接时，应力被施加到焊盘303及其下部。当该应力被传送到焊盘303下方的布线时，在布线中可能发生断线。由于缓冲部309的弹性系数比层间绝缘膜310的弹性系数高，因此缓冲部309减轻应力。结果，变得大不可能发生布置在焊盘303下方的信号布线图案307中的断线。
此外，根据本实施例，缓冲部309可以是电学上浮置的。将简要地描述来自缓冲部309是电学上浮置的状态的益处。当接合导线与焊盘303连接时，可能在焊盘303下方的层间绝缘膜310中出现裂缝。裂缝可能出现并且从焊盘303延伸直到缓冲部309。如果水汽渗透到已经出现上述裂缝的区域中，则焊盘303和布置在焊盘303下方的缓冲部309可能短路。如果缓冲部309是电学上浮置的，则即使焊盘303和缓冲部309短路，也不会对其它电路产生影响。
在这里，将描述图1和图3之间的对应关系。图3示出了沿着图1的直线的截面。图1的焊盘102b与图3的焊盘303对应。图1的电源布线图案103与图3的电源布线部件305a和305b对应。图1的信号布线101与图3的第一导电部件307、第二导电部件306a、第三导电部件306b和插塞308对应。
信号布线101中的与焊盘102b交迭的部分与图3的第一导电部件307对应。如图3中所示出的，信号布线101的与焊盘102b交迭的部分(图3的第一导电部件307)被布置在与信号布线101的没有与焊盘102a～102e中的任何焊盘交迭的部分(图3的第二导电部件306a和第三导电部件306b)不同的层中。
如上所述，根据本实施例，例如，在图1中，可以减少在多个焊盘102a～102e与多个电路之间的面积。也就是说，可以减少在与半导体芯片的第一方向正交的方向上的长度。因此，可以减少芯片面积。
图4是示出根据本实施例的固态图像拾取装置的操作定时的示意图。在时间段1中，来自多个相应的像素104的光信号同时被读出到对应的线存储器205。在时间段1中，向信号布线212和213供应时钟信号。这些时钟信号控制复位晶体管202和第一开关204。在时间段2中，在线存储器205中保持的多个光信号被顺序地读出到共用的输出线207。然后，从输出放大器208输出光信号。在时间段2中，主扫描电路106基于向信号布线210供应的时钟信号来控制第二开关206。
从输出电路107输出的光信号经由信号焊盘102d被输出到外部单元。在该时段中，没有向与时间段1有关的信号布线212和213供应时钟信号。也就是说，在向用于输出光信号的焊盘供应的信号与向信号布线212和213供应的信号之间，电压变化的定时是相互不同的。因此，在用于输出光信号的信号焊盘与信号布线212和213交迭的情况中，串扰的影响小。以这样的方式，在以不同的定时向其供应信号的焊盘和信号布线被相互地交迭和布置时，能够抑制串扰的影响。
此外，根据本实施例，信号处理电路被布置在像素阵列和多个焊盘之间。根据上述配置，信号处理电路没有被布置在焊盘和焊盘之间。因此，能够增大相应的焊盘的尺寸。
此外，根据本实施例，构成电源布线的导电部件被布置在与焊盘相同的布线层上。然后，构成电源布线的导电部件被布置为没有与焊盘交迭。因此，构成电源布线的导电部件没有必要经由插塞与布置在布线层的下层上的导电部件连接。由于该原因，可以减少在电源布线的路径中在插塞和导电部件之间的接触的数量。结果，由于能够减少在插塞和导电部件之间的接触电阻，因此利用根据本实施例的配置，可以抑制电源布线的电阻的增大。
根据本实施例，信号布线没有被布置在其中布置有电源布线的布线层中。由于该原因，电源布线的布局中的自由度高。根据上述配置，可以增大电源布线的平面宽度。因此，可以进一步抑制电源布线的电阻。然而，在本发明中，信号布线可以被布置在与电源布线相同的最上层的布线层上。
此外，如图1中所示出的，根据本实施例，第二导电部件306a、第三导电部件306b和缓冲部309被布置在相同的布线层上。根据上述配置，可以同时形成第二导电部件306a和第三导电部件306b以及缓冲部309。更具体地，通过执行一次掩模图案转印来形成用于第二导电部件306a和第三导电部件306b的图案以及用于缓冲部309的图案。因此，可以在没有增加制造过程的情况下获得本发明的效果。请注意，缓冲部和信号布线的没有与焊盘交迭的部分可以被布置在不同的布线层中。
在图3中，第一导电部件307、第二导电部件306a和第三导电部件306b在布置有焊盘303的区域外面彼此电连接。第一导电部件307、第二导电部件306a和第三导电部件306b的连接部分(即，插塞308a和308b)可以被布置在布置有焊盘303的区域内。此外，其中在焊盘303中施加应力的区域根据导线直径或接合工艺而改变。例如，可以设想仅仅在与布置在图3的钝化膜304中的开口对应的区域上施加应力。在该情况下，缓冲部309可以被仅仅布置在其中施加有应力的区域的下部中。
第二实施例
图5是根据本发明第二实施例的固态图像拾取装置的布线部分的截面的示意图。具有与图1类似的功能的部分被分配相同的附图标记，并且将省略其详细描述。本实施例的特征在于构成信号布线的导电部件的与焊盘交迭的部分通过与MOS晶体管的栅极电极相同的布线层来形成。除下面将描述的部分之外，本实施例可以具有与第一实施例类似的配置。
在图5中，示出了元件分离膜501。元件分离膜501是布置在半导体衬底301上的氧化物膜。例如，元件分离膜501可以是场氧化膜或STI(浅沟槽隔离)。
附图标记502表示构成信号布线的导电部件。根据本实施例，导电部件502由多晶硅形成。导电部件502经由元件分离膜501布置在半导体衬底301上。图中未示出的MOS晶体管被布置在半导体衬底301上。根据本实施例，导电部件502被布置在与MOS晶体管的栅极电极相同的布线层上。在布置MOS晶体管的情况中，由于使用用于形成栅极电极的布线层，因此不需要额外的用于布置导电部件502的布线层。据此，即使在缓冲部309被布置在焊盘与构成信号布线的导电部件502之间的中间层上的情况中，也不增加布线层的数量。
此外，用于形成导电部件502的材料可以与用于形成MOS晶体管的栅极电极的材料相同。在该情况下，可以同时形成信号布线图案502和MOS晶体管的栅极电极。在MOS晶体管的栅极电极由除多晶硅以外的材料形成的情况中，用于形成信号布线图案502的材料不限于多晶硅。此外，信号布线图案502可以是经受硅化的多晶硅。
根据本实施例的固态图像拾取装置除了第一实施例的效果之外还能够减少布线层的数量。如果布线层的数量少，则能够实现布线的低轮廓(profile)。或者，如果布线层的数量少，则可以简化制造过程。
第三实施例
图6是根据本发明第三实施例的固态图像拾取装置的布线部分的平面示意图。根据本实施例，特征在于与信号布线图案的焊盘交迭的部分的宽度比不与信号布线图案的焊盘交迭的部分的宽度大。除下面将描述的部分之外，本实施例可以具有与第一实施例或第二实施例类似的配置。
附图标记601表示焊盘。附图标记602a～602c、603a～604c以及604a～604c表示构成信号布线的导电部件。向相同数字的附图标记添加不同后缀意指构成传送不同信号的信号布线的导电部件。在这里，导电部件602a～602c与图3的第二导电部件306a对应。导电部件603a～603c与图3的第三导电部件306b对应。导电部件604a～604c与图3的第一导电部件307或图5的导电部件502对应。在下文中，如果没有另外的规定，导电部件602a、603a和604a的描述能够被应用于导电部件602b、603b、604b、602c、603c和604c。
导电部件602a和导电部件603a被布置在相同的布线层上。然后，导电部件604a被布置在与导电部件602a和603a不同的布线层上。导电部件602a可以通过图中未示出的插塞与导电部件604a连接。类似地，导电部件603a可以通过图中未示出的插塞与导电部件604a连接。
如图6中所示出的，构成信号布线的导电部件604a在平面图中与焊盘601交迭。然后，导电部件604a具有宽度比导电部件602a或导电部件603a大的部分。根据本实施例，与焊盘601交迭的部分比导电部件602a或导电部件603a的宽度大。导电部件604a的宽度被定义为沿着与传送信号的方向垂直的方向的长度。例如，在导电部件604a中，在从导电部件602a朝向导电部件603a的方向上传送信号。因此，沿着由图6中的直线BB表示的方向的长度是导电部件604a的宽度。
如上所述，根据本实施例，除了第一和第二实施例的效果之外还可以减少信号布线的电阻。当信号布线的电阻低时，例如，可以实现更高速的时钟信号。此外，在导电部件604a由具有比导电部件602a和603a高的电阻率的材料形成的情况中，本实施例的效果变得更突出。例如，在导电部件602a和603a由铝或铜形成并且导电部件604a由多晶硅形成的情况中，本实施例的效果变得突出。
第四实施例
图7是根据本发明第四实施例的固态图像拾取装置的平面布局的示意图。具有与图1类似的功能的部分被分配相同的附图标记，并且将省略其详细描述。根据本实施例，特征在于信号处理电路被布置在多个焊盘之间。除下面将描述的部分之外，本实施例可以具有与第一实施例到第三实施例类似的配置。
根据本实施例，多个焊盘702a～702d沿着与作为像素阵列方向的第一方向相同的方向布置。电源布线703与电源焊盘702d电连接。GND布线704与GND焊盘702a电连接。信号焊盘702b与放大电路(Amp)的输出节点电连接。经由信号焊盘702b输出从放大电路(Amp)输出的信号。
如图7中所示出的，根据本实施例，在与像素阵列方向平行的方向上布置多个电路。在这里，TG 705被布置在焊盘702a和焊盘702b之间。控制电路706和其它电路707被布置在焊盘702c和焊盘702d之间。以这样的方式，根据本实施例，多个焊盘和多个电路部分被布置在一个直线上。更具体地，能够画出至少横穿两个焊盘并且还横穿至少一个电路部分的一个直线。可替代地，能够画出至少横穿一个焊盘并且还横穿至少两个电路部分的一个直线。此外，如图7中所示出的，其中布置有TG 705的电路部分的在与第一方向正交的第二方向上的长度比焊盘的在第二方向上的长度短。上述情况也适用于控制电路706和其它电路707。
信号布线701与TG 705和各个电路电连接。如上所述，由于沿着第一方向布置多个电路，因此沿着第一方向整个地布置信号布线701。信号布线701a与焊盘702a交迭。信号布线701b与焊盘702b交迭。此外，信号布线701c被布置为没有与任何焊盘交迭。作为替代，信号布线701c可以与电源布线703交迭。请注意，根据本实施例，与信号焊盘702b电连接的信号布线与焊盘702c交迭。其中信号布线701与多个焊盘702a～702d交迭的部分的截面结构可以与图3中示出的结构类似。
根据本实施例，电路被布置在两个焊盘之间。例如，TG 705被布置在焊盘702a和焊盘702b之间。由于该原因，电源布线703被布置在多个焊盘702a～702d的远离像素的一侧。然后，GND布线704被布置在多个焊盘702a～702d的接近像素的一侧。详细说来，在相反的方向上布置用于向TG 705供应电源电压的电源布线703以及用于供应GND电压的GND布线704。布局不限于上述布局，并且可以是其中从一侧供应电源电压和GND电压的布局。在该情况下，电源布线和GND布线中的一个可以与用于与另一个布线相交的下层上的中继布线连接。
在任一种情况下，电源布线和GND布线中的一个可以邻近多个焊盘702a～702d地被布置。像信号布线701c一样，在信号布线701与电源布线703交迭的同时，可以减少芯片面积。然而，如果信号处理电路的电路规模增大，则信号布线701的数量增大，并且变得难以在电源布线703下方布置全部信号布线701。
根据本实施例，构成信号布线701的导电部件的一部分与焊盘的至少一部分交迭。据此，例如，没有必要在构成电源布线703的导电部件与多个焊盘702a～702d之间提供其中仅仅布置构成信号布线701的导电部件的区域。因此，可以减少芯片面积。
根据本实施例，多个焊盘702a～702d以及多个电路模块705～707沿着布置多个像素104的第一方向被布置在一个直线上。据此，可以缩短在与第一方向相交的方向上的长度。因此，可以进一步减少芯片面积。
虽然已经参考示例性实施例描述了本发明，但是应当理解，本发明不限于所公开的示例性实施例。以下权利要求的范围将被给予最宽的解释从而包括所有这样的修改、等同的结构与功能。

Claims (24)

1.一种半导体装置，包括半导体芯片，所述半导体芯片包括：
多个焊盘，所述多个焊盘包括输入焊盘与输出焊盘；
第一电路部分；
第二电路部分；以及
用于使所述第一电路部分的输出节点与所述第二电路部分的输入节点电连接的布线，其中：
所述第一电路部分和所述第二电路部分被布置在相对于所述多个焊盘的所述半导体芯片的内侧区域中；
所述布线由导电部件组成；以及
所述导电部件的至少一部分与所述多个焊盘中的至少一个焊盘交迭。
2.根据权利要求1所述的半导体装置，还包括：
缓冲部，其中：
所述导电部件包括第一导电部件、第二导电部件以及第三导电部件；
所述第一导电部件在平面图中与所述至少一个焊盘交迭；
所述第二导电部件电连接所述第一导电部件和所述输出节点；
所述第三导电部件电连接所述第一导电部件和所述输入节点；
所述第一导电部件被布置在与所述第二导电部件和所述第三导电部件不同的布线层中；以及
所述缓冲部被布置在所述第一导电部件与所述至少一个焊盘之间的中间布线层中，并且被布置为在平面图中与所述第一导电部件交迭。
3.根据权利要求2所述的半导体装置，还包括：
多个光电转换部分，其中：
所述多个焊盘沿着第一方向被布置；
所述多个光电转换部分沿着所述第一方向与所述多个焊盘平行地被布置；
所述第一电路部分和所述第二电路部分构成用于处理来自所述多个光电转换部分的信号的处理电路；以及
所述布线传送来自所述多个光电转换部分的信号或者用于驱动所述处理电路的驱动信号。
4.根据权利要求3所述的半导体装置，其中：
所述多个焊盘、所述第一电路部分和所述第二电路部分沿着所述第一方向被布置成一直线；以及
所述至少一个焊盘被布置在所述第一电路部分和所述第二电路部分之间。
5.根据权利要求3所述的半导体装置，其中：
所述第一电路部分和所述第二电路部分沿着所述第一方向被布置；以及
所述第一电路部分和所述第二电路部分被布置在所述多个焊盘和所述多个光电转换部分之间。
6.根据权利要求3所述的半导体装置，其中：
所述第二电路部分被布置在所述第一电路部分和所述多个光电转换部分之间；以及
其中布置有所述第二电路部分的区域的沿着所述第一方向的长度比其中布置有所述第一电路部分的区域的沿着所述第一方向的长度长。
7.根据权利要求3所述的半导体装置，其中：
所述第一电路部分被配置为产生时钟信号；以及
所述布线传送所述时钟信号。
8.根据权利要求3所述的半导体装置，还包括：
电源布线，其中：
所述电源布线由第四导电部件组成；
所述多个焊盘包括与所述第四导电部件电连接的电源焊盘；以及
所述第四导电部件被布置在与所述多个焊盘相同的层中，并且被布置为在平面图中不与所述多个焊盘交迭。
9.根据权利要求8所述的半导体装置，其中：
所述多个焊盘和所述第四导电部件被布置在第一布线层中；
包括在所述布线内的所述第二导电部件和所述第三导电部件被布置在第二布线层中；以及
所述缓冲部由与所述布线的所述第三导电部件和所述第二导电部件相同的材料形成，并且被布置在所述第二布线层中。
10.根据权利要求9所述的半导体装置，其中所述第一布线层是最上面的布线层，并且布置在所述第一布线层中的焊盘的厚度比布置在所述第二布线层中的所述缓冲部、所述第三导电部件或者所述第二导电部件的厚度大。
11.根据权利要求3所述的半导体装置，其中：
所述第一电路部分或者所述第二电路部分包括MOS晶体管；以及
所述MOS晶体管的栅极电极以及构成所述布线的所述导电部件的与所述至少一个焊盘交迭的部分被布置在相同的布线层中。
12.根据权利要求3所述的半导体装置，其中：
所述第一电路部分或者所述第二电路部分包括MOS晶体管；以及
所述MOS晶体管的栅极电极以及构成所述布线的所述导电部件的与所述至少一个焊盘交迭的部分由相同的材料形成。
13.根据权利要求3所述的半导体装置，其中构成所述布线的所述导电部件的与所述至少一个焊盘交迭的部分的宽度比与所述导电部件的与所述至少一个焊盘交迭的部分不同的部分的宽度大。
14.根据权利要求3所述的半导体装置，其中向所述至少一个焊盘供应的电压变化的时间段与向所述布线供应的电压变化的时间段是不同的时间段。
15.一种半导体装置，包括半导体芯片，所述半导体芯片包括：
多个焊盘，所述多个焊盘包括输入焊盘与输出焊盘；
电路部分；以及
用于使所述多个焊盘中的第一焊盘与所述电路部分的节点电连接的布线，其中：
所述电路部分被布置在相对于所述多个焊盘的所述半导体芯片的内侧区域中；
所述布线由导电部件组成；以及
所述导电部件的一部分与所述多个焊盘中的第二焊盘交迭。
16.根据权利要求15所述的半导体装置，还包括：
缓冲部，其中：
所述导电部件包括第一导电部件、第二导电部件以及第三导电部件；
所述第一导电部件在平面图中与所述第二焊盘交迭；
所述第二导电部件电连接所述第一导电部件和所述节点；
所述第三导电部件电连接所述第一导电部件和所述第一焊盘；
所述第一导电部件被布置在与所述第二导电部件和所述第三导电部件不同的布线层中；以及
所述缓冲部被布置在所述第一导电部件与所述第二焊盘之间的中间布线层中，并且被布置为在平面图中与所述第一导电部件交迭。
17.根据权利要求16所述的半导体装置，还包括：
多个光电转换部分，其中：
所述多个焊盘沿着第一方向被布置；
所述多个光电转换部分沿着所述第一方向与所述多个焊盘平行地被布置；
所述电路部分构成用于处理来自所述多个光电转换部分的信号的处理电路；以及
所述布线传送来自所述多个光电转换部分的信号或者用于驱动所述处理电路的驱动信号。
18.根据权利要求17所述的半导体装置，还包括：
电源布线，其中：
所述电源布线由第四导电部件组成；
所述多个焊盘包括与所述第四导电部件电连接的电源焊盘；以及
所述第四导电部件被布置在与所述多个焊盘相同的层中，并且此外所述第四导电部件被布置为在平面图中不与所述多个焊盘交迭。
19.根据权利要求18所述的半导体装置，其中：
所述多个焊盘和所述第四导电部件被布置在第一布线层中；
包括在所述布线内的所述第二导电部件和所述第三导电部件被布置在第二布线层中；以及
所述缓冲部由与所述布线的所述第三导电部件和所述第二导电部件相同的材料形成，并且被布置在所述第二布线层中。
20.根据权利要求19所述的半导体装置，其中所述第一布线层是最上面的布线层，并且布置在所述第一布线层中的焊盘的厚度比布置在所述第二布线层中的所述缓冲部、所述第三导电部件或者所述第二导电部件的厚度大。
21.根据权利要求17所述的半导体装置，其中：
所述电路部分包括MOS晶体管；以及
所述MOS晶体管的栅极电极以及构成所述布线的所述导电部件的与所述第二焊盘交迭的部分被布置在相同的布线层中。
22.根据权利要求17所述的半导体装置，其中：
所述电路部分包括MOS晶体管；以及
所述MOS晶体管的栅极电极以及构成所述布线的所述导电部件的与所述第二焊盘交迭的部分由相同的材料形成。
23.根据权利要求17所述的半导体装置，其中构成所述布线的所述导电部件的与所述第二焊盘交迭的部分的宽度比与所述导电部件的所述部分不同的部分的宽度大。
24.根据权利要求17所述的半导体装置，其中向所述第二焊盘供应的电压变化的时间段与向所述布线供应的电压变化的时间段是不同的时间段。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111755414A (zh) * 2019-03-27 2020-10-09 美光科技公司 包含重分布层的电源信号路由
CN112492742A (zh) * 2019-09-12 2021-03-12 佳能株式会社 电路板和半导体装置

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5746494B2 (ja) 2010-11-24 2015-07-08 ルネサスエレクトロニクス株式会社 半導体装置、液晶ディスプレイパネル及び携帯情報端末
JP2017084944A (ja) * 2015-10-27 2017-05-18 株式会社デンソー 半導体装置
JP6658047B2 (ja) 2016-02-12 2020-03-04 セイコーエプソン株式会社 画像読取装置及び半導体装置
JP2018152715A (ja) * 2017-03-13 2018-09-27 セイコーエプソン株式会社 画像読取装置及び半導体装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1501487A (zh) * 2002-11-15 2004-06-02 夏普株式会社 半导体装置及其制造方法
CN1725482A (zh) * 2004-07-23 2006-01-25 海力士半导体有限公司 用于半导体器件中的焊盘区的布线结构
JP2007287908A (ja) * 2006-04-17 2007-11-01 Nec Electronics Corp 半導体集積回路及び半導体集積回路の設計方法
CN101211911A (zh) * 2006-12-28 2008-07-02 松下电器产业株式会社 半导体集成电路装置
US20100102454A1 (en) * 2008-10-27 2010-04-29 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the semiconductor device

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3270874B2 (ja) * 1993-09-21 2002-04-02 ソニー株式会社 リニアセンサ
JP2005243907A (ja) * 2004-02-26 2005-09-08 Renesas Technology Corp 半導体装置
JP4714502B2 (ja) * 2005-04-26 2011-06-29 パナソニック株式会社 固体撮像装置
JP2007042718A (ja) * 2005-08-01 2007-02-15 Renesas Technology Corp 半導体装置
JP2007184311A (ja) * 2005-12-29 2007-07-19 Sony Corp 固体撮像装置およびその製造方法
JP2008078354A (ja) * 2006-09-21 2008-04-03 Renesas Technology Corp 半導体装置
JP2010251595A (ja) * 2009-04-17 2010-11-04 Renesas Electronics Corp 半導体撮像装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1501487A (zh) * 2002-11-15 2004-06-02 夏普株式会社 半导体装置及其制造方法
CN1725482A (zh) * 2004-07-23 2006-01-25 海力士半导体有限公司 用于半导体器件中的焊盘区的布线结构
JP2007287908A (ja) * 2006-04-17 2007-11-01 Nec Electronics Corp 半導体集積回路及び半導体集積回路の設計方法
CN101211911A (zh) * 2006-12-28 2008-07-02 松下电器产业株式会社 半导体集成电路装置
US20100102454A1 (en) * 2008-10-27 2010-04-29 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the semiconductor device

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111755414A (zh) * 2019-03-27 2020-10-09 美光科技公司 包含重分布层的电源信号路由
CN112492742A (zh) * 2019-09-12 2021-03-12 佳能株式会社 电路板和半导体装置
US11823987B2 (en) 2019-09-12 2023-11-21 Canon Kabushiki Kaisha Circuit board and semiconductor apparatus
CN112492742B (zh) * 2019-09-12 2024-06-11 佳能株式会社 电路板和半导体装置

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