KR20210055147A - 이미지 센서 및 그 제조 방법 - Google Patents

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권두원
백인규
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Abstract

본 발명의 일 실시예에 따른 이미지 센서는, 제1 방향 및 상기 제1 방향에 교차하는 제2 방향으로 배치되는 픽셀들을 갖는 픽셀 어레이, 및 상기 픽셀 어레이를 제어하는 제1 로직 회로를 포함하며, 상기 픽셀들 각각은 빛에 반응하여 전하를 생성하는 적어도 하나의 포토다이오드 및 상기 전하에 대응하는 픽셀 전압을 생성하는 픽셀 회로를 갖는 제1 레이어, 상기 픽셀 어레이 및 상기 제1 로직 회로와 연결되는 제2 로직 회로를 포함하며, 상기 제1 레이어의 상부에 배치되는 제2 레이어, 및 상기 픽셀들 및 상기 제1 로직 회로 중 적어도 하나와 전기적으로 연결되는 저장 소자들 및 상기 저장 소자들을 매립하는 절연층을 포함하며, 상기 절연층의 하면은 상기 제1 레이어의 상부에서 상기 제1 레이어에 부착되고 상기 절연층의 상면은 상기 제2 레이어의 하부에서 상기 제2 레이어에 부착되는 제3 레이어를 포함한다.

Description

이미지 센서 및 그 제조 방법{MEMORY DEVICE, MEMORY SYSTEM AND AUTONOMOUS DRIVING APPARATUS}
본 발명은 이미지 센서 및 그 제조 방법에 관한 것이다.
이미지 센서는 빛을 받아들여 전기 신호를 생성하는 반도체 기반의 센서로서, 복수의 픽셀들을 갖는 픽셀 어레이와, 픽셀 어레이를 구동하고 이미지를 생성하기 위한 로직 회로 등을 포함할 수 있다. 복수의 픽셀들은 빛에 반응하여 전하를 생성하는 포토 다이오드 및 포토 다이오드가 생성한 전하를 이용하여 픽셀 신호를 출력하는 픽셀 회로를 포함할 수 있다. 최근에는 이미지 센서의 성능을 개선하기 위해, 다양한 소자들이 추가된 이미지 센서에 대한 연구가 활발히 진행되는 추세이다.
본 발명의 기술적 사상이 이루고자 하는 과제 중 하나는, 서로 적층되는 복수의 레이어들에 픽셀 어레이, 로직 회로, 및 저장 소자들이 형성하고, 중간에 배치되는 레이어에서 반도체 기판을 완전히 제거함으로써, 제조 공정을 단순화하고 글로벌 셔터 동작 및 HDR(High Dynamic Range) 기능 등을 구현할 수 있는 이미지 센서를 제공하고자 하는 데에 있다.
본 발명의 일 실시예에 따른 이미지 센서는, 제1 방향 및 상기 제1 방향에 교차하는 제2 방향으로 배치되는 픽셀들을 갖는 픽셀 어레이, 및 상기 픽셀 어레이를 제어하는 제1 로직 회로를 포함하며, 상기 픽셀들 각각은 빛에 반응하여 전하를 생성하는 적어도 하나의 포토다이오드 및 상기 전하에 대응하는 픽셀 전압을 생성하는 픽셀 회로를 갖는 제1 레이어, 상기 픽셀 어레이 및 상기 제1 로직 회로와 연결되는 제2 로직 회로를 포함하며, 상기 제1 레이어의 상부에 배치되는 제2 레이어, 및 상기 픽셀들 및 상기 제1 로직 회로 중 적어도 하나와 전기적으로 연결되는 저장 소자들 및 상기 저장 소자들을 매립하는 절연층을 포함하며, 상기 절연층의 하면은 상기 제1 레이어의 상부에서 상기 제1 레이어에 부착되고 상기 절연층의 상면은 상기 제2 레이어의 하부에서 상기 제2 레이어에 부착되는 제3 레이어를 포함한다.
본 발명의 일 실시예에 따른 이미지 센서는, 제1 반도체 기판에 형성되는 픽셀들을 포함하며, 상기 픽셀들 각각은 빛에 반응하여 전하를 생성하는 포토 다이오드, 및 상기 전하를 이용하여 픽셀 전압을 생성하는 픽셀 회로를 갖는 픽셀 어레이, 상기 제1 반도체 기판에 형성되는 제1 소자들을 포함하며, 상기 픽셀들을 제어하고, 상기 제1 반도체 기판 상의 제1 절연층으로 커버되는 제1 로직 회로, 상기 제1 반도체 기판과 다른 제2 반도체 기판에 형성되는 제2 소자들을 포함하며, 상기 픽셀 어레이 및 상기 제1 로직 회로를 구동하고, 상기 제2 반도체 기판 상의 제2 절연층으로 커버되는 제2 로직 회로, 및 상기 제1 절연층 및 상기 제2 절연층과 사이에 배치되며 상기 제1 절연층 및 상기 제2 절연층과 다른 제3 절연층 내에 매립되는 커패시터들을 포함하며, 상기 커패시터들은 상기 픽셀 어레이 및 상기 제1 로직 회로 중 적어도 하나에 연결된다.
본 발명의 일 실시예에 따른 이미지 센서는, 제1 반도체 기판, 및 상기 제1 반도체 기판의 제1 영역에 배치되는 픽셀 어레이, 및 상기 제1 영역 주변의 제2 영역에 형성되며 상기 픽셀 어레이를 구동하는 제1 로직 회로를 갖는 제1 레이어, 상기 제1 반도체 기판의 상면에 수직하는 적층 방향에서 상기 제1 레이어 상부에 배치되고, 제2 반도체 기판, 및 상기 제2 반도체 기판에 형성되는 제2 로직 회로를 갖는 제2 레이어, 및 상기 제1 레이어와 상기 제2 레이어 사이에 배치되고 저장 소자들을 포함하는 제3 레이어를 포함하고, 상기 제3 레이어를 관통하여 상기 제1 로직 회로와 상기 제2 로직 회로를 연결하는 로직 비아들을 포함하며, 상기 로직 비아들은 상기 제3 레이어에서 반도체 물질을 포함하는 영역을 관통하지 않는다.
본 발명의 일 실시예에 따른 이미지 센서의 제조 방법은, 제1 반도체 기판, 상기 제1 반도체 기판에 형성되는 픽셀 어레이와 제1 로직 회로, 및 상기 픽셀 어레이와 상기 제1 로직 회로를 커버하는 제1 절연층을 포함하는 제1 레이어를 준비하는 단계, 상기 제1 반도체 기판과 다른 제2 반도체 기판, 상기 제2 반도체 기판에 형성되며 상기 제1 로직 회로와 다른 제2 로직 회로, 및 상기 제2 로직 회로를 커버하는 제2 절연층을 포함하는 제2 레이어를 준비하는 단계, 상기 제1 반도체 기판 및 상기 제2 반도체 기판과 다른 제3 반도체 기판, 상기 제3 반도체 기판에 형성되는 저장 소자들, 및 상기 저장 소자들을 커버하는 제3 절연층을 포함하는 제3 레이어를 준비하는 단계, 상기 제1 절연층과 상기 제3 절연층이 마주보도록 상기 제1 레이어와 상기 제3 레이어를 부착하는 단계, 상기 제3 절연층의 일면이 노출되도록 상기 제3 반도체 기판을 완전히 제거하는 단계, 및 상기 제3 절연층의 일면이 상기 제2 절연층과 마주보도록 상기 제3 레이어와 상기 제2 레이어를 부착하는 단계를 포함한다.
본 발명의 일 실시예에 따르면, 별도의 레이어들에 픽셀 어레이, 로직 회로, 저장 소자들을 형성하고 레이어들을 적층함으로써 이미지 센서를 제조할 수 있다. 서로 적층되는 레이어들 중 중간에 배치되는 레이어에서는, 반도체 기판이 완전히 제거될 수 있다. 따라서 이미지 센서의 제조 공정을 단순화할 수 있으며, 저장 소자들을 이용하여 이미지 센서가 다양한 기능을 제공할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1 내지 도 3은 본 발명의 일 실시예에 따른 이미지 센서를 간단하게 나타낸 도면들이다.
도 4는 본 발명의 일 실시예에 따른 이미지 센서를 간단하게 나타낸 블록도이다.
도 5는 본 발명의 일 실시예에 따른 이미지 센서의 픽셀 회로를 간단하게 나타낸 회로도이다.
도 6은 본 발명의 일 실시예에 따른 이미지 센서의 동작을 설명하기 위해 제공되는 도면이다.
도 7 및 도 8은 본 발명의 일 실시예에 따른 이미지 센서의 픽셀 회로들을 간단하게 나타낸 회로도들이다.
도 9 및 도 10은 본 발명의 일 실시예에 따른 이미지 센서를 설명하기 위해 제공되는 도면들이다.
도 11 내지 도 15는 본 발명의 일 실시예에 따른 이미지 센서의 수직 구조를 설명하기 위해 제공되는 도면들이다.
도 16 및 도 17은 본 발명의 일 실시예에 따른 이미지 센서에 포함되는 저장 소자들을 설명하기 위해 제공되는 도면들이다.
도 18은 본 발명의 일 실시예에 따른 이미지 센서의 제조 방법을 설명하기 위해 제공되는 흐름도이다.
도 19는 본 발명의 일 실시예에 따른 이미지 센서의 제조 방법을 설명하기 위해 제공되는 도면이다.
도 20 내지 도 27은 본 발명의 일 실시예에 따른 이미지 센서의 제조 방법을 설명하기 위해 제공되는 도면들이다.
도 28은 본 발명의 일 실시예에 따른 이미지 센서를 포함하는 전자 기기를 간단하게 나타낸 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
도 1 내지 도 3은 본 발명의 일 실시예에 따른 이미지 센서를 간단하게 나타낸 도면들이다.
먼저 도 1을 참조하면, 본 발명의 일 실시예에 따른 이미지 센서(1)는 제1 내지 제3 레이어들(10, 20, 30)을 포함할 수 있다. 제1 내지 제3 레이어들(10, 20, 30)은 수직 방향에서 적층될 수 있으며, 일례로 제1 레이어(10)와 제2 레이어(20) 사이에 제3 레이어(30)가 배치될 수 있다.
일례로 제1 레이어(10)는 픽셀 어레이(11)와 제1 로직 회로(12)를 포함할 수 있다. 픽셀 어레이(11)는 복수의 픽셀들을 포함하며, 픽셀들은 제1 방향으로 연장되는 로우 라인들 및 및 제1 방향과 교차하는 제2 방향을 따라 연장되는 칼럼 라인들에 연결되며, 행렬 형태로 배치될 수 있다. 픽셀들 각각은 빛에 반응하여 전하를 생성하는 적어도 하나의 포토 다이오드, 및 포토 다이오드가 생성한 전하를 이용하여 픽셀 전압을 생성하는 픽셀 회로를 포함할 수 있다.
제1 로직 회로(12)는 픽셀 어레이를 구동하기 위한 회로들을 포함할 수 있다. 일례로 제1 로직 회로(12)는 로우 라인들을 구동하는 로우 드라이버, 칼럼 라인들을 통해 픽셀들로부터 픽셀 전압을 획득하는 리드아웃 회로, 로우 드라이버와 리드아웃 회로를 제어하는 컨트롤 로직 등을 포함할 수 있다. 일 실시예에서 픽셀 어레이(11)는 제1 레이어(10)의 제1 영역에 배치되고, 제1 로직 회로(12)는 제1 영역 주변의 제2 영역에 배치될 수 있다.
제2 레이어(20)는 제2 로직 회로(21)를 포함할 수 있다. 제2 로직 회로(21)는 픽셀 어레이(11) 및 제1 로직 회로(12)를 구동하기 위한 회로들을 포함할 수 있다. 일례로 제2 로직 회로(21)는 전원 회로, 입출력 인터페이스, 및 이미지 신호 프로세서 등을 포함할 수 있다.
제3 레이어(30)는 저장 소자 어레이(31)를 포함할 수 있다. 저장 소자 어레이(31)는 저장 소자들을 포함할 수 있으며, 저장 소자들은 MIM(Metal-Insulator-Metal) 커패시터, 전하 트랩 소자, MTJ(Magnetic Tunnel Junction) 소자, 및 GST(게르마늄(Ge)-안티몬(Sb)-텔루륨(Te) 소자 중 적어도 하나로 구현될 수 있다. 저장 소자들은 제1 레이어(10)에 형성된 픽셀들 및/또는 제1 로직 회로(12)와 연결될 수 있다. 또한 저장 소자들은 제2 레이어(20)에 형성된 제2 로직 회로(21)와 연결될 수도 있다.
다음으로 도 2를 참조하면, 본 발명의 일 실시예에 따른 이미지 센서(1A)는 수직 방향으로 적층되는 제1 내지 제3 레이어들(10A, 20A, 30)을 포함할 수 있다.
도 2에 도시한 일 실시예에서 제1 레이어(10A)는 픽셀 어레이(11A)를 포함할 수 있으며, 제2 레이어(20A)에 제1 로직 회로(21A)와 제2 로직 회로(22A)가 모두 배치될 수 있다. 제1 로직 회로(21A)는 로우 드라이버, 리드아웃 회로, 컨트롤 로직 등을 포함할 수 있으며, 제2 로직 회로(22A)는 전원 회로, 입출력 인터페이스, 이미지 신호 프로세서 등을 포함할 수 있다. 제3 레이어(30)는 저장 소자들이 배치되는 저장 소자 어레이(31)를 포함할 수 있다.
도 3에 도시한 일 실시예에 따른 이미지 센서(1B)는 수직 방향으로 적층되는 제1 내지 제3 레이어들(10, 20B, 30)을 포함할 수 있다. 제1 레이어(10)와 제3 레이어(30)는 도 1에 도시한 일 실시예에 따른 이미지 센서(1)와 동일할 수 있다.
도 3에 도시한 일 실시예에서 제2 레이어(20B)는 아날로그-디지털 컨버터(Analog-to-Digital Converter, ADC)들을 포함할 수 있다. 아날로그-디지털 컨버터들은 ADC 어레이(21B)에 배치될 수 있으며, ADC 어레이(21B)의 주변에 제2 로직 회로(22B)가 배치될 수 있다.
일례로, 제2 레이어(20B)에서 ADC 어레이(21B)가 배치되는 영역은, 제1 레이어(10)에서 픽셀 어레이(11)가 배치되는 영역에 대응할 수 있다. 다시 말해, 픽셀 어레이(11)의 하부에 ADC 어레이(21B)가 배치될 수 있다. 일 실시예에서, 픽셀 어레이(11)의 픽셀들이, 저장 소자 어레이(31)의 저장 소자들을 통해 ADC 어레이(21B)의 아날로그-디지털 컨버터들에 연결될 수 있다. 픽셀들에 출력하는 픽셀 신호는 아날로그 신호일 수 있으며, 아날로그-디지털 컨버터들은 픽셀 신호를 디지털 픽셀 신호로 변환하여 출력할 수 있다.
도 4는 본 발명의 일 실시예에 따른 이미지 센서를 간단하게 나타낸 블록도이다.
도 4를 참조하면, 이미지 센서(100)는 픽셀 어레이(110)와 로직 회로(120) 등을 포함할 수 있다.
픽셀 어레이(110)는 복수의 행들과 복수의 열들을 따라서 어레이 형태로 배치되는 복수의 픽셀들(PX)을 포함할 수 있다. 복수의 픽셀들(PX) 각각은 빛에 응답하여 전하를 생성하는 적어도 하나의 포토 다이오드, 및 포토 다이오드가 생성한 전하에 대응하는 픽셀 신호를 생성하는 픽셀 회로 등을 포함할 수 있다. 일례로 픽셀 회로는 플로팅 디퓨전, 전송 트랜지스터, 리셋 트랜지스터, 구동 트랜지스터, 및 선택 트랜지스터 등을 포함할 수 있다. 실시예들에 따라 픽셀들(PX)의 구성은 달라질 수 있다. 일례로, 픽셀들(PX) 각각은 유기 물질을 포함하는 유기 포토 다이오드를 포함하거나, 또는 디지털 픽셀로 구현될 수도 있다. 픽셀들(PX)이 디지털 픽셀로 구현되는 경우, 픽셀들(PX) 각각은 디지털 픽셀 신호를 출력하기 위한 아날로그-디지털 컨버터를 포함할 수 있다.
로직 회로(120)는 픽셀 어레이(110)를 제어하기 위한 회로들을 포함할 수 있다. 일례로, 로직 회로(120)는 로우 드라이버(121), 리드아웃 회로(122), 칼럼 드라이버(123), 컨트롤 로직(124) 등을 포함할 수 있다. 로우 드라이버(121)는 픽셀 어레이(110)를 로우(ROW) 라인들 단위로 구동할 수 있다. 예를 들어, 로우 드라이버(121)는 픽셀 회로의 전송 트랜지스터를 제어하는 전송 제어 신호, 리셋 트랜지스터를 제어하는 리셋 제어 신호, 선택 트랜지스터를 제어하는 선택 제어 신호 등을 생성하여 픽셀 어레이(110)에 입력할 수 있다.
리드아웃 회로(122)는 상관 이중 샘플러(Correlated Double Sampler, CDS), 아날로그-디지털 컨버터(Analog-to-Digital Converter, ADC) 등을 포함할 수 있다. 상관 이중 샘플러들은, 픽셀들(PX)과 칼럼 라인들을 통해 연결될 수 있다. 상관 이중 샘플러들은 로우 드라이버(121)의 로우 라인 선택 신호에 의해 선택되는 로우 라인에 연결되는 픽셀들(PX)로부터, 칼럼 라인들을 통해 픽셀 신호를 읽어올 수 있다. 아날로그-디지털 컨버터는 상관 이중 샘플러가 검출한 픽셀 신호를 디지털 픽셀 신호로 변환하여 칼럼 드라이버(123)에 전달할 수 있다.
칼럼 드라이버(123)는 디지털 픽셀 신호를 임시로 저장할 수 있는 래치 또는 버퍼 회로와 증폭 회로 등을 포함할 수 있으며, 리드아웃 회로(122)로부터 수신한 디지털 픽셀 신호를 처리할 수 있다. 로우 드라이버(121), 리드아웃 회로(122) 및 칼럼 드라이버(123)는 컨트롤 로직(124)에 의해 제어될 수 있다. 컨트롤 로직(124)은 로우 드라이버(121), 리드아웃 회로(122) 및 칼럼 드라이버(123)의 동작 타이밍을 제어하기 위한 타이밍 컨트롤러 등을 포함할 수 있다.
도 5는 본 발명의 일 실시예에 따른 이미지 센서의 픽셀 회로를 간단하게 나타낸 회로도이다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 픽셀은 복수의 트랜지스터들을 갖는 픽셀 회로(PC)와 포토 다이오드(PD)를 포함할 수 있다. 포토 다이오드(PD)가 생성한 전하를 이용하여 트랜지스터들이 생성하는 신호는 칼럼 라인(Col)을 통해 출력될 수 있다.
픽셀 회로(PC)는 전송 트랜지스터(TX), 리셋 트랜지스터(RX), 구동 트랜지스터(DX), 선택 트랜지스터(SX) 등을 포함할 수 있다. 리셋 트랜지스터(RX)는 리셋 제어 신호(RG)에 의해 턴-온 및 턴-오프되며, 리셋 트랜지스터(RX)가 턴-온되면 플로팅 디퓨전(FD)의 전압이 전원 전압(VDD)으로 리셋될 수 있다. 일례로, 플로팅 디퓨전(FD)의 전압이 리셋되면, 선택 트랜지스터(SX)가 선택 제어 신호(SG)에 의해 턴-온되어 리셋 전압을 칼럼 라인(Col)으로 출력될 수 있다.
일 실시예에서, 포토 다이오드(PD)는 빛에 반응하여 전자 또는 홀을 주 전하 캐리어로 생성할 수 있다. 리셋 전압이 칼럼 라인(COL)으로 출력된 후 전송 트랜지스터(TX)가 턴-온되면, 포토 다이오드(PD)가 빛에 노출되어 생성한 전하가 플로팅 디퓨전(FD)으로 이동할 수 있다. 구동 트랜지스터(DX)는 플로팅 디퓨전(FD)의 전압을 증폭하는 소스-팔로워 증폭기로 동작할 수 있으며, 선택 트랜지스터(SX)가 선택 제어 신호(SG)에 의해 턴-온되면 포토 다이오드(PD)가 생성한 전하에 대응하는 픽셀 전압이 칼럼 라인(Col)으로 출력될 수 있다.
도 6은 본 발명의 일 실시예에 따른 이미지 센서의 동작을 설명하기 위해 제공되는 도면이다.
이하 설명의 편의를 위해 도 4를 함께 참조하여 이미지 센서(100)의 동작을 설명하기로 한다. 도 6에 도시한 일 실시예에서 이미지 센서(100)는 픽셀들(PX)이 동시에 리셋되고 동시에 빛에 노출되는 글로벌 셔터 방식으로 동작할 수 있다.
도 6을 참조하면, 리셋 시간(TRST) 동안 픽셀 어레이(110)에 포함되는 픽셀들(PX)의 포토 다이오드들이 동시에 리셋될 수 있다. 일례로, 픽셀 회로에 포함되는 리셋 트랜지스터를 턴-온시켜 포토 다이오드를 소정의 전원 전압에 연결함으로써 포토 다이오드를 리셋할 수 있다.
포토 다이오드들이 리셋되면, 픽셀들(PX)에 포함되는 포토 다이오드들이 노출 시간(TEX) 동안 빛에 노출되어 전하를 생성할 수 있다. 일례로, 노출 시간(TEX)은 이미지 센서의 동작 환경, 셔터 스피드, 조리개 값 등에 의해 결정될 수 있다.
노출 시간(TEX)이 경과하면, 로우 드라이버(121)는 로우 라인들을 각각을 스캔할 수 있다. 리드아웃 회로(122)는 로우 드라이버(121)가 로우 라인들을 스캔하는 순서에 따라 픽셀들(PX) 각각에 대한 리드아웃 동작을 실행할 수 있다. 리드아웃 회로(122)는 리드아웃 시간(TRO) 동안 복수의 픽셀들(PX) 각각으로부터 픽셀 신호를 읽어올 수 있다.
리드아웃 회로(122)는 로우 라인들 단위로 픽셀들(PX)의 픽셀 신호를 읽어올 수 있다. 따라서, 로우 드라이버(121)에 의해 활성화되지 않은 로우 라인에 연결된 픽셀들(PX)은 포토 다이오드들이 생성한 전하를 저장할 수 있다. 또는, 픽셀들(PX)에서 생성된 픽셀 신호가 칼럼 라인들을 통해 출력될 대까지 저장될 수 있다. 따라서, 이미지 센서(100)가 글로벌 셔터 방식으로 동작하기 위해서는, 포토 다이오드가 생성한 전하, 및/도는 픽셀 회로가 생성한 픽셀 신호를 저장하기 위한 수단이 필요할 수 있다.
도 7 및 도 8은 본 발명의 일 실시예에 따른 이미지 센서의 픽셀 회로들을 간단하게 나타낸 회로도들이다.
일례로 도 7 및 도 8은 글로벌 셔터 방식으로 동작하는 이미지 센서의 픽셀 회로들을 나타낸 회로도들일 수 있다. 도 7 및 도 8을 참조하면, 본 발명의 일 실시예에 따른 이미지 센서의 픽셀은 포토 다이오드(PD)와 픽셀 회로(PC)를 포함할 수 있다.
먼저 도 7에 도시한 일 실시예에서 픽셀 회로(PC)는 전송 트랜지스터(TX), 리셋 트랜지스터(RX), 제1 구동 트랜지스터(DX1), 제1 스위치 소자(SW1), 제2 스위치 소자(SW2), 제2 구동 트랜지스터(DX2), 선택 트랜지스터(SX), 전류원 트랜지스터(CX) 등을 포함할 수 있다. 또한 픽셀 회로(PC)는 적어도 하나의 저장 소자(C1, C2)를 포함할 수 있다.
앞서 도 6을 참조하여 설명한 바와 같이, 글로벌 셔터 방식으로 동작하는 이미지 센서에서는, 픽셀들이 동시에 리셋될 수 있다. 리셋 동작에서 리셋 제어 신호(RG)에 의해 리셋 트랜지스터(RX)가 턴-온되어 플로팅 디퓨전(FD)의 전하가 제거될 수 있다. 이후 노출 시간 동안 빛에 노출되는 포토 다이오드(PD)에서 전하가 생성될 수 있다.
글로벌 셔터 방식의 동작에서는 픽셀들이 동시에 리셋되고 동시에 빛에 노출될 수 있다. 또한, 픽셀들로부터 픽셀 신호를 읽어오는 리드아웃 동작은, 픽셀들에 연결되는 로우 라인들 단위로 순차적으로 실행될 수 있다. 따라서, 적어도 일부의 픽셀들은, 리드아웃 동작이 실행될 때까지 포토 다이오드(PD)가 생성한 전하 및/또는 포토 다이오드(PD)가 생성한 전하에 대응하는 픽셀 신호를 저장해야 할 수 있다. 도 7에 도시한 일 실시예에서는, 전송 제어 신호(TG)에 의해 전송 트랜지스터(TX)가 턴-온되고 포토 다이오드(PD)가 생성한 전하가 플로팅 디퓨전(FD)으로 이동하면, 소스-팔로워 증폭기로 동작하는 제1 구동 트랜지스터(DX1)가 제1 픽셀 신호를 출력할 수 있다. 전류 제어 신호(CG)에 의해 전류원 트랜지스터(CX)가 제1 구동 트랜지스터(DX1)에 전류를 공급할 수 있다.
제1 픽셀 신호는 제1 스위치 소자(SW1) 및 제2 스위치 소자(SW2) 중 적어도 하나가 턴-온됨에 따라 제1 커패시터(C1)와 제2 커패시터(C2) 중 적어도 하나에 저장될 수 있다. 즉, 저장 소자들로서 제공되는 제1 커패시터(C1)와 제2 커패시터(C2)가, 제1 구동 트랜지스터(DX1)가 출력하는 제1 픽셀 신호에 의해 프로그램 될 수 있다.
적어도 일부의 픽셀들에서는 리드아웃 동작이 실행되기 전에 제1 제어 신호(S1)와 제2 제어 신호(S2)에 의해 제1 스위치 소자(SW1) 및 제2 스위치 소자(SW2) 중 적어도 하나가 턴-온되며, 제1 픽셀 신호가 제1 커패시터(C1)및/또는 제2 커패시터(C2)에 저장될 수 있다. 리드아웃 동작이 실행되면, 제2 스위치 소자(SW2) 및 선택 트랜지스터(SX)가 턴-온되며, 제2 구동 트랜지스터(DX2)는 제1 픽셀 신호를 증폭하여 제2 픽셀 신호를 출력할 수 있다. 제2 픽셀 신호는 픽셀이 칼럼 라인(Col)을 통해 리드아웃 회로로 출력하는 픽셀 신호일 수 있다.
다음으로 도 8에 도시한 일 실시예에서는, 픽셀(200)이 아날로그 픽셀 회로(201), 비교기(202) 및 저장 회로(203) 등을 포함할 수 있다. 아날로그 픽셀 회로(201)는 포토 다이오드와 둘 이상의 트랜지스터들을 포함할 수 있으며, 빛에 노출된 포토 다이오드가 생성한 전하에 대응하는 픽셀 신호를 출력할 수 있다.
비교기(202)는 픽셀 신호를 소정의 기준 신호(VREF)와 비교하여 그 결과를 출력할 수 있다. 일례로 비교기(202)는 픽셀 신호와 기준 신호(VREF)의 대소 관계가 달라질 때, 그 출력을 반전시킬 수 있다. 저장 회로(203)는 카운터 회로 등을 포함할 수 있다. 일 실시예에서, 저장 회로(203)는 비교기의 출력이 반전될 때까지의 시간을 카운트하고, 카운트한 결과를 디지털 픽셀 신호로서 저장할 수 있다. 픽셀(200)에 대한 리드아웃 동작이 시작되면, 저장 회로(203)는 디지털 픽셀 신호를 칼럼 라인(Col)으로 출력할 수 있다.
다시 말해, 도 8에 도시한 일 실시예에 따른 픽셀(200)은 아날로그 신호가 아닌, 디지털 신호를 출력할 수 있다. 따라서 리드아웃 동작에서 나타나는 노이즈를 줄일 수 있으며, 이미지 센서에 포함되는 픽셀(200)들에서 동시에 픽셀 신호가 디지털 픽셀 신호로 변환되므로 리드아웃 속도를 개선할 수 있다.
다만, 이미지 센서의 픽셀들 각각이 가질 수 있는 면적은 한계가 있으며, 따라서 하나의 픽셀에 도 7에 도시한 바와 같이 커패시터들(C1, C2)을 배치하거나, 도 8에 도시한 바와 같이 비교기(202)와 저장 회로(203)를 배치하기에는 집적도 문제가 발생할 수 있다. 본 발명의 일 실시예에서는 픽셀에 포함되는 소자들 중 적어도 일부를 서로 다른 웨이퍼들에 형성하고 웨이퍼들을 적층하여 소자들을 연결할 수 있다. 따라서, 집적도 문제를 해결함과 동시에 글로벌 셔터 방식으로 동작이 가능한 이미지 센서를 제공할 수 있다.
한편 커패시터들(C1, C2)과 저장 회로(203)는 글로벌 셔터 방식의 동작 외에 다른 기능에도 활용될 수 있다. 예를 들어, 커패시터들(C1, C2)과 저장 회로(203)는 이미지 데이터를 저장하기 위한 메모리 용도로 활용되거나, 또는 HDR(High Dynamic Range) 기능을 제공하기 위한 용도로 활용될 수도 있다.
일례로, 포토 다이오드(PD)를 제1 시간 동안 빛에 노출시켜 생성한 제1 이미지 데이터가 커패시터들(C1, C2) 및/또는 저장 회로(203)에 저장될 수 있다. 또한 포토 다이오드(PD)를 제1 시간과 다른 제2 시간 동안 빛에 노출시켜 제2 이미지 데이터를 생성할 수 있으며, 제1 이미지 데이터와 제2 이미지 데이터를 이용하여 결과 이미지를 생성할 수 있다. 일 실시예에서 제1 시간은 제2 시간보다 길 수 있다. 상대적으로 긴 제1 시간 동안 획득한 제1 이미지 데이터에서는 어두운 영역이 충분히 표현될 수 있으며, 상대적으로 짧은 제2 시간 동안 획득한 제2 이미지 데이터에서는 밝은 영역이 포화 없이 정확하게 표현될 수 있다. 이미지 센서에 포함되는 이미지 신호 프로세서는 제1 이미지 데이터와 제2 이미지 데이터를 이용하여 결과 이미지를 생성할 수 있다. 실시예들에 따라, 이미지 데이터가 아닌, 제1 시간과 제2 시간 각각에서 포토 다이오드(PD)가 빛에 노출되어 생성한 전하로부터 생성된 픽셀 신호가 커패시터들(C1, C2) 또는 저장 회로(203)에 저장될 수 있다.
도 9 및 도 10은 본 발명의 일 실시예에 따른 이미지 센서를 설명하기 위해 제공되는 도면들이다.
도 9 및 도 10은 이미지 센서(300, 400)에 포함되는 픽셀들 중 하나의 단면 구조를 나타낸 도면들일 수 있다. 먼저 도 9는 본 발명의 일 실시예에 따른 이미지 센서를 설명하기 위해 제공되는 비교예이다. 도 9를 참조하면, 비교예에 따른 이미지 센서(300)는 반도체 기판(301), 반도체 기판(301)에 형성되는 포토 다이오드(305)와 트랜지스터들(310), 트랜지스터들(310)에 연결되는 메탈 배선들(311, 312) 및 트랜지스터들(310)과 메탈 배선들(311, 312)을 매립하는 절연층(320) 등을 포함할 수 있다.
먼저 반도체 기판(301)은 실리콘과 같은 반도체 물질을 포함하는 기판일 수 있으며, 반도체 기판(301) 내부에 포토 다이오드(305)가 형성될 수 있다. 일례로 반도체 기판(301)의 내부에 불순물을 주입하는 공정에 의해 포토 다이오드(305)가 형성될 수 있으며, 포토 다이오드(305)는 트랜지스터들(310) 중 적어도 하나와 연결될 수 있다. 도 9를 참조하면 포토 다이오드(305)에 인접하여 수직 분리막(303)이 형성되며, 수직 분리막(303)의 일측에는 포토 다이오드(305)가 형성되지 않을 수 있다.
반도체 기판(301)의 일면에는 광 차단층(307)과 마이크로 렌즈(309)가 형성될 수 있다. 일례로 광 차단층(307)은 포토 다이오드(305)가 형성되지 않는 수직 분리막(303)의 일측에 형성될 수 있으며, 마이크로 렌즈(309)는 포토 다이오드(305)와 중첩되도록 형성될 수 있다.
트랜지스터들(310)은 픽셀 회로를 제공할 수 있다. 일례로 트랜지스터들(310)은 전송 트랜지스터, 리셋 트랜지스터, 구동 트랜지스터, 전류원 트랜지스터, 스위치 소자 등을 포함할 수 있다. 트랜지스터들(310)은 포토 다이오드(305)에 연결되며, 메탈 배선들(311, 312)을 통해 절연층(320) 내에 매립되는 저장 소자들(313)과도 연결될 수 있다. 비교예에서 저장 소자들(313)은 커패시터들일 수 있으며, 하부 배선들(311)과 상부 배선들(312) 사이에 배치될 수 있다.
커패시터들의 제조 공정은 유전막을 형성하는 공정을 포함할 수 있다. 커패시터들의 누설 특성을 개선하기 위해 유전막을 형성하는 공정은 상대적으로 고온에서 진행될 수 있다. 고온에서 유전막을 형성할 경우, 커패시터들보다 먼저 형성되는 하부 배선들(311)은 텅스텐으로 형성될 수 있다. 다만 텅스텐은 다른 금속, 예를 들어 구리 등에 비해 상대적으로 높은 비저항과 낮은 반사율 가지므로, 하부 배선들(311)을 구리 등과 같은 다른 금속으로 형성하는 경우에 비해 도 9에 도시한 비교예에서는 이미지 센서(300)의 특성이 저하될 수 있다.
도 9를 참조하면, 본 발명의 일 실시예에서는 상기와 같은 문제를 해결하기 위해 저장 소자들(432)을 별도로 형성하여 픽셀에 부착할 수 있다. 본 발명의 일 실시예에 따른 이미지 센서(400)는 포토 다이오드(405)와 트랜지스터들(410)을 포함하는 하부 레이어(LL)와 저장 소자들(432)을 포함하는 상부 레이어(UL)를 포함할 수 있다.
일례로 하나의 반도체 기판(401)에 포토 다이오드(405)와 트랜지스터들(410), 하부 배선들(411) 및 하부 절연층(420)을 형성하여 하부 레이어(LL)를 제조하고, 다른 하나의 반도체 기판에 상부 배선들(431), 저장 소자들(432) 및 상부 절연층(430)을 형성하여 상부 레이어(UL)를 제조할 수 있다. 상부 레이어(UL)는 상하 반전되어 하부 레이어(LL)에 부착될 수 있으며, 하부 레이어(LL)와 상부 레이어(UL)가 부착되면 하부 레이어(LL)에 포함되는 반도체 기판은 제거될 수 있다.
하부 레이어(LL)과 상부 레이어(UL) 사이의 경계(B1)에서 하부 절연층(420)과 상부 절연층(430)은 서로 마주보며, 실시예에 따라 접촉할 수도 있다. 하부 배선들(411) 중 적어도 하나와 상부 배선들(431) 중 적어도 하나는, 하부 레이어(LL)과 상부 레이어(UL) 사이의 경계(B1)에서 Cu-Cu 본딩(bonding)에 의해 서로 전기적으로 연결될 수 있다. 도 10에 도시한 바와 같이, 하부 레이어(LL)과 상부 레이어(UL) 사이의 경계(B1)에는 Cu-Cu 본딩(bonding)을 제공하는 연결 배선들(440)이 배치될 수 있다.
다시 말해 본 발명의 일 실시예에서는, 저장 소자들(432)이 별도의 반도체 기판에 따로 형성될 수 있다. 따라서 저장 소자들(432)의 유전막을 형성하기 위한 고온 공정을 아무런 제약없이 진행할 수 있으므로 저장 소자들(432)의 누설 전류를 최소화할 수 있다. 또한 픽셀의 트랜지스터들(410)에 연결되는 하부 배선들(411)을 텅스텐이 아닌, 비저항과 반사율 등이 우수한 다른 금속, 예를 들어 구리 등으로 형성할 수 있으므로, 이미지 센서(400)의 동작 특성을 개선할 수 있다.
도 11 내지 도 15는 본 발명의 일 실시예에 따른 이미지 센서의 수직 구조를 설명하기 위해 제공되는 도면들이다.
먼저 도 11 및 도 12를 참조하면, 본 발명의 일 실시예에 따른 이미지 센서(500)는 제1 레이어(L1), 제2 레이어(L2) 및 제3 레이어(L3)를 포함할 수 있다. 제3 레이어(L3)는 제1 레이어(L1)와 제2 레이어(L2) 사이에 배치될 수 있다.
제1 레이어(L1)는 픽셀들을 갖는 픽셀 어레이, 및 픽셀 어레이를 제어하는 제1 로직 회로를 포함할 수 있다. 일 실시예에서, 픽셀 어레이는 제1 레이어(L1)의 제1 영역에 배치되고, 제1 로직 회로는 제1 영역 주변의 제2 영역에 배치될 수 있다. 제1 로직 회로는 픽셀 어레이를 구동하기 위한 로우 드라이버, 리드아웃 회로, 및 컨트롤 로직 등을 포함할 수 있다. 일례로 도 11은 이미지 센서(500)의 제1 영역의 단면 구조를 나타낸 도면일 수 있으며, 도 12는 이미지 센서(500)의 제2 영역의 단면 구조를 나타낸 도면일 수 있다.
제1 레이어(L1)를 참조하면, 제1 반도체 기판(501)에 수직 분리막(503)과 포토 다이오드(505)가 형성되며, 제1 반도체 기판(501)의 일면에는 광 차단층(507) 및 마이크로 렌즈(509)가 형성될 수 있다. 또한 제1 반도체 기판(501)에는 픽셀 회로에 포함되는 트랜지스터들(510)이 형성되며, 트랜지스터들(510) 및 트랜지스터들(510)에 연결되는 메탈 배선들(511)은 절연층(520)에 매립될 수 있다.
제2 레이어(L2)는 제1 레이어(L1) 상부에 배치되며 제2 로직 회로를 포함할 수 있다. 제2 로직 회로는 픽셀 어레이 및 제1 로직 회로를 구동하기 위한 회로들을 포함할 수 있다. 일례로 제2 로직 회로는 전원 회로, 입출력 인터페이스, 이미지 신호 프로세서 등을 포함할 수 있다. 제2 레이어(L2)를 참조하면, 제2 반도체 기판(550), 제2 반도체 기판(550)에 형성되는 회로 소자들(560), 회로 소자들(560)에 연결되는 메탈 배선들(561), 및 회로 소자들(560)과 메탈 배선들(561)을 커버하는 절연층(570) 등을 포함할 수 있다.
제3 레이어(L3)는 제1 레이어(L1)와 제2 레이어(L2) 사이에 배치될 수 있다. 제3 레이어(L3)는 제1 레이어(L1)의 픽셀 어레이 및/또는 제1 로직 회로와 전기적으로 연결되는 저장 소자들(532) 및 저장 소자들(532)을 매립하는 절연층(530) 등을 포함할 수 있다. 절연층(530)의 하면은 제1 레이어(L1)에 부착되고, 절연층(530)의 상면은 제2 레이어(L2)에 부착될 수 있다. 또한 절연층(530)의 하면이 제1 레이어(L1)의 절연층(520)의 상면과 마주보고, 절연층(530)의 상면은 제2 레이어(L2)의 절연층(570)의 하면과 마주볼 수 있다.
도 11에 도시한 일 실시예에서, 저장 소자들(532)은 커패시터들일 수 있다. 일례로 저장 소자들(532)은 MIM(Metal-Insulator-Metal) 커패시터들로 구현될 수 있다. 일례로, 제1 레이어(L1)에 포함되는 픽셀들 각각은 저장 소자들(532) 중 적어도 하나에 연결될 수 있다. 픽셀들은 저장 소자들(532)을 공유하지 않을 수 있다. 다시 말해, 픽셀들 각각은 서로 다른 저장 소자들(532)에 연결될 수 있다.
저장 소자들(532)이 커패시터들로 구현되는 경우, 커패시터들의 제1 전극은 트랜지스터들(510) 중 하나에 연결될 수 있다. 앞서 설명한 도 7에 도시한 회로도를 예시로서 함께 참조하면, 커패시터들의 제1 전극에는 제1 및 제2 스위치 소자들(SW1, SW2) 중 하나가 연결될 수 있다. 또한 커패시터들의 제2 전극은 메탈 배선들(511) 중에서 소정의 전원 전압이 공급되는 메탈 배선에 연결될 수 있다.
다시 말해, 저장 소자들(532)은 도 7에 도시한 회로도에 따른 제1 커패시터(C1)와 제2 커패시터(C2)를 제공할 수 있다. 따라서, 제1 구동 트랜지스터(DX1)가 출력하는 제1 픽셀 신호가 저장 소자들(532)에 일시적으로 저장될 수 있으며, 픽셀에 대한 리드아웃 동작이 시작되면 제2 구동 트랜지스터(DX2)가 저장 소자들(532)의 전압을 이용하여 픽셀 신호를 칼럼 라인(Col)으로 출력할 수 있다.
제1 레이어(L1)와 제3 레이어(L3) 사이의 제1 경계(B1)에는 Cu-Cu 본딩이 적용될 수 있다. 도 11을 참조하면, 제1 경계(B1)에 배치되는 연결 배선들(540)에 의해 제1 레이어(L1)의 메탈 배선들(511) 중 적어도 하나와, 제3 레이어(L3)의 메탈 배선들(531) 중 적어도 하나가 서로 연결될 수 있다.
본 발명의 일 실시예에서 제3 레이어(L3)와 제2 레이어(L2)는 직접 부착될 수 있다. 도 11 및 도 12를 참조하면, 제3 레이어(L3)의 절연층(530)과 제2 레이어(L2)의 절연층(570)은 접착층(580)에 의해 서로 부착될 수 있다.
본 발명의 일 실시예에 따른 이미지 센서(500)는 제3 레이어(L3)를 관통하며 제1 로직 회로와 제2 로직 회로를 서로 연결하는 로직 비아들(535)을 포함할 수 있다. 도 12를 참조하면, 로직 비아들(535)의 길이는 제3 레이어(L3)의 두께보다 클 수 있으며, 제1 레이어(L1)에서 제1 로직 회로가 배치되는 제2 영역으로부터 적층 방향을 따라 연장될 수 있다. 픽셀들과 저장 소자들(532)을 연결하는 연결 배선들(540)은 로직 비아들(535)보다 짧은 길이를 가질 수 있다.
로직 비아들(535)은 제1 레이어(L1)의 메탈 배선들(511)로부터 제2 레이어(L2)의 메탈 배선들(551)까지 연장될 수 있으며, 반도체 물질로 형성된 영역, 예를 들어 반도체 기판을 관통하지 않을 수 있다. 도 12를 참조하면, 로직 비아들(535)은 제1 내지 제3 레이어들(L1-L3)의 절연층들(520, 530, 570) 및 접착층(580)을 관통할 수 있다. 따라서 로직 비아들(535)을 TSV(Through Silicon Via)로 형성할 필요가 없으므로, 공정 난이도와 시간, 비용 등을 낮출 수 있다.
다음으로 도 13을 참조하면, 본 발명의 일 실시예에 따른 이미지 센서(500A)는 제1 레이어(L1), 제2 레이어(L2) 및 제1 레이어(L1)와 제2 레이어(L2) 사이의 제3 레이어(L3) 등을 포함할 수 있다. 이하, 도 11 및 도 12와 유사하거나 도 11 및 도 12를 참조하여 이해될 수 있는 구성 요소에 대한 설명은 생략하기로 한다.
도 13에 도시한 일 실시예에서, 제2 레이어(L2)와 제3 레이어(L3)는 Cu-Cu 본딩 방식에 의해 서로 연결될 수 있다. 도 13을 참조하면, 제2 레이어(L2)의 메탈 배선들(561)과, 제3 레이어(L3)의 메탈 배선들(531)이 연결 배선들(580A)에 의해 서로 전기적으로 연결될 수 있다. 따라서, 제2 레이어(L2)의 제2 로직 회로가 저장 소자들(532)을 이용할 수 있다.
일례로, 제2 로직 회로의 이미지 신호 프로세서는, 픽셀 어레이와 연결된 제1 로직 회로로부터 수신한 이미지 데이터를 저장 소자들(532)에 저장하고 처리할 수 있다. 즉, 저장 소자들(532)이 이미지 데이터를 저장하는 버퍼 메모리 용도로 활용될 수 있다. 또는 제2 로직 회로의 동작에 필요한 데이터가 저장 소자들(532)에 저장될 수도 있다.
다음으로 도 14를 참조하면, 본 발명의 일 실시예에 따른 이미지 센서(500B)는 제1 레이어(L1), 제2 레이어(L2) 및 제1 레이어(L1)와 제2 레이어(L2) 사이의 제3 레이어(L3) 등을 포함할 수 있다. 이하, 도 13에 대한 설명과 마찬가지로, 도 11 및 도 12와 유사하거나 도 11 및 도 12를 참조하여 이해될 수 있는 구성 요소에 대한 설명은 생략하기로 한다.
도 14에 도시한 일 실시예에서, 제3 레이어(L3)에서 저장 소자들(532B, 533B)이 상하로 적층될 수 있다. 도 14를 참조하면, 제3 레이어(L3)의 절연층(530) 내에서 제1 저장 소자들(532B)과 제2 저장 소자들(533B)이 적층될 수 있다. 제1 저장 소자들(532B)과 제2 저장 소자들(533B)은 절연층(530) 내의 메탈 배선들(531) 중 적어도 일부를 공유할 수 있으며, 연결 배선들(540)에 의해 제1 레이어(L1)의 메탈 배선들(511)과 연결될 수 있다.
일례로, 제1 저장 소자들(532B)과 제2 저장 소자들(533B)은 서로 다른 용도에 이용될 수 있다. 제1 저장 소자들(532B)은 제1 레이어(L1)의 제1 로직 회로에 연결되어 제1 로직 회로가 픽셀 신호를 처리하여 생성한 이미지 데이터를 저장하는 등의 용도에 이용될 수 있다. 제2 저장 소자들(533B)은 제1 레이어(L1)의 픽셀들에 연결되어 픽셀들 각각에서 포토 다이오드(505)가 생성한 전하를 저장하거나, 또는 픽셀 회로가 출력하는 픽셀 신호를 저장할 수 있다. 제1 저장 소자들(532B)과 제2 저장 소자들(533B)의 기능은 상기 예시들로 한정되지 않으며, 다양하게 확장 및/또는 변경될 수 있다.
다음으로 도 15를 참조하면, 본 발명의 일 실시예에 따른 이미지 센서(500C)는 제1 레이어(L1), 제2 레이어(L2) 및 제1 레이어(L1)와 제2 레이어(L2) 사이의 제3 레이어(L3) 등을 포함할 수 있다. 이하, 도 13 및 도 14에 대한 설명과 마찬가지로, 도 11 및 도 12와 유사하거나 도 11 및 도 12를 참조하여 이해될 수 있는 구성 요소에 대한 설명은 생략하기로 한다.
도 15에 도시한 일 실시예에서, 제3 레이어(L3)에서 저장 소자들(532B, 533B)이 상하로 적층될 수 있다. 또한 저장 소자들(532B, 533B)은 제1 레이어(L1)의 픽셀들 및/또는 제1 로직 회로는 물론, 제2 레이어(L2)의 제2 로직 회로와도 연결될 수 있다. 도 15를 참조하면, 저장 소자들(532B, 533B)에 연결되는 메탈 배선들(531) 중 적어도 하나가, 제2 레이어(L2)와 제3 레이어(L3) 사이의 경계(B2)에서 연결 배선들(580C)에 의해 제2 레이어(L2)의 메탈 배선들(561) 중 적어도 하나에 연결될 수 있다.
일례로, 제1 레이어(L1)에 인접한 제1 저장 소자들(532C)은 제1 레이어(L1)의 픽셀들에 연결되어, 글로벌 셔터 동작 또는 HDR 기능에 이용될 수 있다. 또는 제1 저장 소자들(532C)이 제1 레이어(L1)의 제1 로직 회로에 연결될 수도 있다. 또한 제2 레이어(L2)에 인접한 제2 저장 소자들(533C)은 제2 로직 회로에 연결되어 이미지 데이터를 저장하는 버퍼 메모리 등으로 이용될 수 있다. 다만 저장 소자들(532C, 533C)과 픽셀들, 제1 로직 회로 및 제2 로직 회로의 연결 관계는 실시예들에 따라서 다양하게 변형될 수 있다.
도 16 및 도 17은 본 발명의 일 실시예에 따른 이미지 센서에 포함되는 저장 소자들을 설명하기 위해 제공되는 도면들이다.
먼저 도 16을 참조하면, 본 발명의 일 실시예에서 픽셀 회로(PC)는 전송 트랜지스터(TX), 리셋 트랜지스터(RX), 제1 구동 트랜지스터(DX1), 제1 스위치 소자(SW1), 제2 스위치 소자(SW2), 제2 구동 트랜지스터(DX2), 선택 트랜지스터(SX), 전류원 트랜지스터(CX) 등을 포함할 수 있다. 또한 픽셀 회로(PC)는 적어도 하나의 저장 소자(ME1, ME2)를 포함할 수 있다. 픽셀 회로(PC)의 동작은, 앞서 도 7을 참조하여 설명한 바와 유사할 수 있다. 픽셀 회로(PC)는 글로벌 셔터 방식으로 동작할 수 있다.
제1 구동 트랜지스터(DX1)가 출력하는 제1 픽셀 신호는, 제1 스위치 소자(SW1) 및 제2 스위치 소자(SW2) 중 적어도 하나가 턴-온됨에 따라 제1 저장 소자(ME1)와 제2 저장 소자(ME2) 중 적어도 하나에 저장될 수 있다. 제1 저장 소자(ME1)와 제2 저장 소자(ME2)는 MTJ(Magnetic Tunneling Junction) 소자로 구현될 수 있다. 이하, 도 17을 함께 참조하여 제1 저장 소자(ME1)를 설명하기로 한다. 제2 저장 소자(ME2)는 제1 저장 소자(ME1)에 대한 하기의 설명을 참조하여 이해될 수 있을 것이다.
도 17을 참조하면, 제1 저장 소자(ME1)는 MTJ 소자를 포함할 수 있으며, 자유층(610)과 고정층(630) 및 그 사이에 배치되는 터널층(620) 등을 포함할 수 있다. 고정층(630)의 자화 방향은 고정되어 변하지 않으며, 자유층(610)의 자화 방향은 조건에 따라 고정층(630)과 같은 방향 또는 반대 방향으로 변할 수 있다. 고정층(630)의 자화 방향을 고정하기 위해, 반강자성(anti-ferromagnetic)층이 제1 저장 소자(ME1)에 더 포함될 수도 있다.
일례로 제1 저장 소자(ME1)에서 고정층(630)은 제1 스위치 소자(SW1)에 연결되며, 자유층(610)은 제1 메탈 배선(601)에 연결될 수 있다. 제1 메탈 배선(601)은 소정의 기준 전압, 예를 들어 접지 전압이 입력되는 배선일 수 있다. 제1 스위치 소자(SW1)는 제2 메탈 배선(602) 및 제3 메탈 배선(603)에 연결될 수 있다. 도 16의 회로도를 함께 참조하면, 제2 메탈 배선(602)을 통해 제1 제어 신호(S1)가 입력되고, 제3 메탈 배선(603)은 제1 구동 트랜지스터(DX1)의 출력단에 연결되는 것으로 이해될 수 있다.
자유층(610)의 자화 방향은, 제1 제어 신호(S1)에 의해 턴-온된 제1 스위치 소자(SW1)로부터 입력되는 전류 또는 전압, 즉 제1 구동 트랜지스터(DX1)가 출력하는 픽셀 신호에 의한 전류 또는 전압에 의해 결정될 수 있다. 일례로, 제1 픽셀 신호에 의해 자유층(610)으로부터 고정층(630)으로 전류가 흐르게 되면, 자유층(610)의 자화 방향이 고정층(630)과 같아질 수 있다. 또한, 제1 픽셀 신호에 의해 고정층(630)으로부터 자유층(610)으로 전류가 흐르면, 자유층(610)의 자화 방향이 고정층(630)과 반대 방향으로 변경될 수 있다.
한편, 본 발명의 실시예들에 따라, 픽셀 회로(PC)의 저장 소자들(ME1, ME2)은 MTJ 소자가 아닌 다른 소자들에 의해 제공될 수도 있다. 일례로 저장 소자들(ME1, ME2)은 온도에 따라 상(Phase)이 변하는 가변 저항 소자에 의해 제공될 수도 있다. 예를 들어 GST(게르마늄(Ge)-안티몬(Sb)-텔루륨(Te) 소자로 저장 소자들(ME1, ME2)을 구현할 수 있다. 또는 전하가 트랩될 수 있는 별도의 전하 저장층을 포함하는 저장 소자인, 전하 트랩 소자로 저장 소자들(ME1, ME2)이 구현될 수도 있다. 다시 말해, 저장 소자들(ME1, ME2)은 제1 구동 트랜지스터(DX1)가 출력하는 제1 픽셀 신호를 이용하여 데이터를 저장할 수 있는 모든 종류의 소자들을 포함하는 개념으로 해석될 수 있다. 또한, 실시예들에 따라서 픽셀 회로(PC)에 포함되는 저장 소자들(ME1, ME2)이 서로 다른 소자들에 의해 구현될 수도 있다.
도 18은 본 발명의 일 실시예에 따른 이미지 센서의 제조 방법을 설명하기 위해 제공되는 흐름도이다. 한편, 도 19는 본 발명의 일 실시예에 따른 이미지 센서의 제조 방법을 설명하기 위해 제공되는 도면이다. 이하, 도 18과 도 19를 함께 참조하여 이미지 센서의 제조 방법을 설명하기로 한다.
도 18 및 도 19를 참조하면, 본 발명의 일 실시예에 따른 이미지 센서의 제조 방법은, 제1 레이어(701), 제2 레이어(702) 및 제3 레이어(703)를 준비하는 것으로 시작될 수 있다(S10). 제1 레이어(701)와 제2 레이어(702) 및 제3 레이어(703)는 각각 별개의 웨이퍼일 수 있다.
일례로, 제1 레이어(701)는 제1 반도체 기판 및 제1 반도체 기판에 형성되는 픽셀들을 포함할 수 있으며, 실시예들에 따라 픽셀들을 구동하기 위한 제1 로직 회로가 제1 레이어(701)에 포함될 수도 있다. 제2 레이어(702)는 제2 반도체 기판 및 제2 반도체 기판에 형성되는 제2 로직 회로를 포함하며, 실시예들에 따라 픽셀들을 구동하기 위한 제1 로직 회로가 제2 레이어(702)에 포함될 수도 있다. 제3 레이어(703)는 MIM 커패시터, MOS 커패시터, MTJ 소자, GST 소자, 전하 트랩 소자 등의 저장 소자들을 포함할 수 있다. 제1 내지 제3 반도체 기판 각각이 별도의 웨이퍼일 수 있다.
제1 내지 제3 레이어들(701-703)이 준비되면, 제1 레이어(701)와 제3 레이어(703)를 부착할 수 있다(S20). 제1 레이어(701)와 제3 레이어(703)는 웨이퍼 레벨에서 서로 본딩될 수 있다(710). 다시 말해, 제1 레이어(701)와 제3 레이어(703)에 레이저 스크라이빙 공정을 진행하여 반도체 칩들로 분리하기 이전인 웨이퍼 레벨에서, 제1 레이어(701)와 제3 레이어(703)가 서로 부착될 수 있다. 제3 레이어(703)는 상하 반전되어 제1 레이어(701)에 부착될 수 있다. 따라서 제1 레이어(701)와 제3 레이어(703)가 서로 부착되면, 제1 반도체 기판과 제3 반도체 기판이 각각 하부와 상부에서 노출될 수 있다. 일례로, 제1 레이어(701)와 제3 레이어(703)를 부착하는 과정에서, 제1 레이어(701)의 메탈 배선들과 제3 레이어(703)의 메탈 배선들이 Cu-Cu 본딩 방식으로 서로 연결될 수 있다.
제1 레이어(701)와 제3 레이어(703)가 부착되면, 제3 레이어(703)에서 제3 반도체 기판을 완전히 제거할 수 있다(S30). 일 실시예에서, 제3 반도체 기판은 식각 공정 및 CMP(Chemical Mechanical Polishing) 공정 등에 의해 완전히 제거될 수 있다(720). 제3 반도체 기판이 완전히 제거되므로, 제3 레이어(703)에는 반도체 기판, 예를 들어 실리콘 웨이퍼가 존재하지 않게 되며, 제3 레이어(703)를 준비하는 단계에서 제3 반도체 기판 상에 형성된 절연층이 외부로 노출될 수 있다.
제3 반도체 기판이 제거되면, 제3 레이어(703)와 제2 레이어(702)를 부착할 수 있다(S40). 따라서 제1 내지 제3 레이어(701-703)가 하나로 결합될 수 있다. 제2 레이어(702)는 제3 레이어(703)와 웨이퍼 레벨에서 본딩될 수 있으며(730), S20 단계와 마찬가지로 제2 레이어(702)가 상하 반전되어 제3 레이어(703)에 부착될 수 있다. 제2 레이어(702)가 제3 레이어(703)에 부착될 때, 제1 레이어(701)의 제1 로직 회로와 제2 레이어(702)의 제2 로직 회로가 서로 전기적으로 연결될 수 있다(S50). 또한 본 발명의 실시예들에 따라, 제2 레이어(702)의 제2 로직 회로 중 적어도 일부가, 제3 레이어(703)의 저장 소자들과 Cu-Cu 본딩 방식에 의해 전기적으로 연결될 수도 있다.
제2 레이어(702)가 제3 레이어(703)의 상부에 부착되면, 제1 반도체 기판의 일부가 제거될 수 있다(740). CMP 공정 등에 의해 제1 반도체 기판의 일부가 제거되면, 외부로 노출된 제1 반도체 기판의 일면상에 광학 레이어를 형성할 수 있다(750). 광학 레이어는 컬러 필터, 마이크로 렌즈, 광 차단층 등을 포함할 수 있다.
도 20 내지 도 27은 본 발명의 일 실시예에 따른 이미지 센서의 제조 방법을 설명하기 위해 제공되는 도면들이다.
도 20을 참조하면, 이미지 센서를 제조하기 위해 제1 레이어(L1)가 준비될 수 있다. 제1 레이어(L1)는 제1 반도체 기판(801)을 포함하며, 제1 반도체 기판(801)에는 픽셀들이 배치될 수 있다. 픽셀들은 제1 반도체 기판(801)의 제1 영역에 배치될 수 있으며, 제1 영역의 주변에는 픽셀들을 구동하기 위한 제1 로직 회로가 배치될 수 있다.
제1 반도체 기판(801) 내부에는 포토 다이오드(805) 및 수직 분리막(803)이 형성될 수 있다. 도 20에 도시한 일 실시예에서 수직 분리막(803)은 포토 다이오드(805)보다 깊게 형성되는 것으로 도시하였으나 이는 실시예일 뿐이며 반드시 이와 같은 형태로 한정되지는 않는다. 제1 반도체 기판(801)의 일면에는 픽셀 회로를 제공하는 트랜지스터들(810) 및 메탈 배선들(811)이 형성될 수 있다. 트랜지스터들(810)과 메탈 배선들(811)은 제1 절연층(820)에 의해 커버될 수 있다.
도 21을 참조하면, 이미지 센서를 제조하기 위해 제3 레이어(L3)가 준비될 수 있다. 제3 레이어(L3)는 제3 반도체 기판(835)을 포함하며, 제3 반도체 기판(835)의 상부에는 메탈 배선들(831) 및 메탈 배선들(831)에 연결되는 저장 소자들(832)이 형성될 수 있다. 메탈 배선들(831)과 저장 소자들(832)은 제3 반도체 기판(835) 상에 형성되는 제3 절연층(830)으로 커버될 수 있다. 저장 소자들(832)은 커패시터, MTJ 소자, GST 소자, 전하 트랩 소자 등으로 구현될 수 있다.
본 발명의 일 실시예에서는 픽셀들을 포함하는 제1 레이어(L1)는 제1 반도체 기판(801)에 형성되고, 저장 소자들(832)을 포함하는 제3 레이어(L3)는 제1 반도체 기판(801)과 다른 제3 반도체 기판(835)에 형성될 수 있다. 따라서, 저장 소자들(832)이 커패시터들인 경우, 유전막을 형성하기 위한 공정을 고온에서 진행할 수 있으며, 커패시터들의 누설 전류를 최소화할 수 있다. 또한 제1 레이어(L1)의 메탈 배선들(811)을 재료의 제약 없이 비저항이 낮고 반사율이 높은 금속, 예를 들어 구리 등으로 형성할 수 있다.
다음으로 도 22를 참조하면, 제1 레이어(L1)와 제3 레이어(L3)가 서로 부착될 수 있다. 일례로 제3 레이어(L3)가 상하 반전되어 제1 레이어(L1) 상부에 부착될 수 있으며, 따라서 제1 절연층(820)의 상면이 제3 절연층(830)과 마주볼 수 있다. 도 22에 도시한 일 실시예에서는, 제1 레이어(L1)의 메탈 배선들(811)과 제3 레이어(L3)의 메탈 배선들(831)을 서로 연결하는 연결 배선들(840)을 이용한 Cu-Cu 본딩 방식에 의해 제1 레이어(L1)와 제3 레이어(L3)가 서로 부착될 수 있다. 다만 실시예들에 따라 제1 레이어(L1)와 제3 레이어(L3) 사이의 경계(B1)에 별도의 접착층이 배치될 수도 있다.
도 23을 참조하면, 제1 레이어(L1)와 제3 레이어(L3)가 부착된 상태에서 제3 반도체 기판(835)이 완전히 제거될 수 있다. 제3 반도체 기판(835)이 완전히 제거됨에 따라, 제3 절연층(830)이 외부로 노출될 수 있다.
제3 반도체 기판(835)이 완전히 제거되면, 도 24에 도시한 바와 같이 제3 절연층(830) 상에 제2 레이어(L2)가 부착될 수 있다. 제2 레이어(L2)는 제3 레이어(L3)와 유사하게 상하 반전되어 부착될 수 있으며, 따라서 제2 반도체 기판(850)이 제2 절연층(870)보다 상대적으로 상부에 위치할 수 있다. 도 24에 도시한 일 실시예에서 제2 레이어(L2)와 제3 레이어(L3)는 별도의 접착층(880)에 의해 서로 부착될 수 있다. 또는, 도 25에 도시한 바와 같이, Cu-Cu 본딩을 제공하는 연결 배선들(880A)에 의해 제2 레이어(L2)와 제3 레이어(L3)가 부착될 수도 있다.
제2 레이어(L2)는 픽셀들 및 제1 로직 회로를 구동하기 위한 제2 로직 회로를 포함할 수 있다. 제2 로직 회로는 전원 회로, 입출력 인터페이스, 이미지 신호 프로세서 등을 포함할 수 있다. 제2 레이어(L2)에서 제2 로직 회로를 제공하는 회로 소자들(860)과 메탈 배선들(861)은 제2 절연층(870)에 의해 커버될 수 있다.
제2 레이어(L2)의 제2 로직 회로와, 제1 레이어(L1)의 제1 로직 회로를 서로 연결하기 위해, 제2 레이어(L2)를 부착하기 이전 단계에서 로직 비아들이 형성될 수 있다. 앞서 도 12를 참조하여 설명한 바와 같이, 제1 로직 회로와 제2 로직 회로를 연결하기 위한 로직 비아들은 제3 레이어(L3)를 관통할 수 있다.
본 발명의 일 실시예에서는 로직 비아들을 형성하기 전에 제3 레이어(L3)에 포함되는 제3 반도체 기판(835)을 식각 공정 및 CMP 공정 등으로 완전히 제거할 수 있다. 로직 비아들은 반도체 물질을 포함하는 기판을 관통할 필요 없이, 절연 물질로 형성된 층들만을 관통하여 제1 로직 회로와 제2 로직 회로를 연결할 수 있다. 따라서, 로직 비아들을 형성하는 공정의 난이도를 낮춤으로써 공정에 필요한 시간과 비용을 줄일 수 있다.
도 26을 참조하면, 제1 반도체 기판(801)의 일부를 제거할 수 있다. 제1 반도체 기판(801)을 제거함으로써 포토 다이오드(805)가 제1 반도체 기판(801)의 일면(801F)에 가까이 위치할 수 있다. 식각 공정 및/또는 CMP 공정 등을 이용하여 제1 반도체 기판(801)의 일부를 제거할 수 있다.
다음으로 도 27을 참조하면, 제1 반도체 기판(801)의 일면(801F) 상에 광학 레이어가 형성될 수 있다. 광학 레이어는 광 차단층(807), 컬러 필터(808), 및 마이크로 렌즈(809) 등을 포함할 수 있다. 실시예들에 따라 컬러 필터(808)와 제1 반도체 기판(801) 사이, 및/또는 컬러 필터(808)와 마이크로 렌즈(809) 사이에 버퍼층이 더 형성될 수도 있다.
도 27에 도시한 일 실시예에서는, 컬러 필터(808)가 광 차단층(807)을 커버하고, 마이크로 렌즈(809)는 광 차단층(807)과 중첩되지 않도록 형성될 수 있다. 다만 실시예들에 따라, 제1 반도체 기판(801)의 일면(801F)에 컬러 필터(808)를 먼저 형성하고, 컬러 필터(808) 상에 광 차단층(807)과 마이크로 렌즈(809)를 형성할 수도 있다.
도 28은 본 발명의 일 실시예에 따른 이미지 센서를 포함하는 전자 기기를 간단하게 나타낸 블록도이다.
도 28에 도시한 실시예에 따른 따른 전자 기기(1000)는 디스플레이(1010), 센서부(1020), 메모리(1030), 통신부(1040), 프로세서(1050), 및 포트(1060) 등을 포함할 수 있다. 이외에 전자 기기(1000)는 전원 장치, 입출력 장치 등을 더 포함할 수 있다. 도 28에 도시된 구성 요소 가운데, 포트(1060)는 전자 기기(1000)가 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하기 위해 제공되는 장치일 수 있다. 전자 기기(1000)는 일반적인 데스크톱 컴퓨터나 랩톱 컴퓨터 외에 스마트폰, 태블릿 PC, 스마트 웨어러블 기기 등을 모두 포괄하는 개념일 수 있다.
프로세서(1050)는 특정 연산이나 명령어 및 태스크 등을 수행할 수 있다. 프로세서(1050)는 중앙 처리 장치(CPU) 또는 마이크로프로세서 유닛(MCU), 시스템 온 칩(SoC) 등일 수 있으며, 버스(1070)를 통해 디스플레이(1010), 센서부(1020), 메모리(1030), 통신부(1040)는 물론, 포트(1060)에 연결된 다른 장치들과 통신할 수 있다.
메모리(1030)는 전자 기기(1000)의 동작에 필요한 데이터, 또는 멀티미디어 데이터 등을 저장하는 저장 매체일 수 있다. 메모리(1030)는 랜덤 액세스 메모리(RAM)와 같은 휘발성 메모리나, 또는 플래시 메모리 등과 같은 비휘발성 메모리를 포함할 수 있다. 또한 메모리(1030)는 저장장치로서 솔리드 스테이트 드라이브(SSD), 하드 디스크 드라이브(HDD), 및 광학 드라이브(ODD) 중 적어도 하나를 포함할 수도 있다.
센서부(1020)는 이미지 센서, GPS 센서, 음향 센서 등을 포함할 수 있다. 또한 전자 기기(1000)는 둘 이상의 이미지 센서들을 포함할 수 있으며, 이때 둘 이상의 이미지 센서들은 화소 수, 화각, 조리개 값 등의 특성들 중 적어도 하나가 서로 다를 수 있다. 도 28에 도시한 일 실시예에서, 센서부(1020)에 포함되는 이미지 센서는 앞서 도 1 내지 도 27을 참조하여 설명한 다양한 실시예들에 따른 이미지 센서일 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
1, 1A, 1B, 100, 300, 400, 500, 500A, 500B, 500C: 이미지 센서
110: 픽셀 어레이
120: 로직 회로
L1, 701: 제1 레이어
L2, 702: 제2 레이어
L3, 703: 제3 레이어

Claims (20)

  1. 제1 방향 및 상기 제1 방향에 교차하는 제2 방향으로 배치되는 픽셀들을 갖는 픽셀 어레이, 및 상기 픽셀 어레이를 제어하는 제1 로직 회로를 포함하며, 상기 픽셀들 각각은 빛에 반응하여 전하를 생성하는 적어도 하나의 포토 다이오드 및 상기 전하에 대응하는 픽셀 신호를 생성하는 픽셀 회로를 갖는 제1 레이어;
    상기 픽셀 어레이 및 상기 제1 로직 회로와 연결되는 제2 로직 회로를 포함하며, 상기 제1 레이어의 상부에 배치되는 제2 레이어; 및
    상기 픽셀들 및 상기 제1 로직 회로 중 적어도 하나와 전기적으로 연결되는 저장 소자들 및 상기 저장 소자들을 매립하는 절연층을 포함하며, 상기 절연층의 하면은 상기 제1 레이어의 상부에서 상기 제1 레이어에 부착되고 상기 절연층의 상면은 상기 제2 레이어의 하부에서 상기 제2 레이어에 부착되는 제3 레이어; 를 포함하는 이미지 센서.
  2. 제1항에 있어서,
    상기 제1 레이어는 제1 반도체 기판을 포함하고, 상기 제2 레이어는 제2 반도체 기판을 포함하며, 상기 제3 레이어는 반도체 기판을 포함하지 않는 이미지 센서.
  3. 제1항에 있어서,
    상기 픽셀들 각각의 상기 픽셀 회로는 상기 저장 소자들 중 적어도 하나에 연결되며,
    상기 픽셀들 각각은 상기 저장 소자들 중 서로 다른 저장 소자들에 연결되는 이미지 센서.
  4. 제3항에 있어서,
    상기 픽셀들은 동시에 빛에 노출되어 각각 상기 전하를 생성하며,
    상기 픽셀 신호에 의해 상기 저장 소자들이 프로그램되는 이미지 센서.
  5. 제4항에 있어서,
    상기 저장 소자들은 순차적으로 상기 제1 로직 회로에 상기 픽셀 신호를 출력하는 이미지 센서.
  6. 제4항에 있어서,
    상기 픽셀 회로는 상기 저장 소자들 중 적어도 하나와 상기 포토 다이오드 사이에 연결되는 스위치 소자를 포함하는 이미지 센서.
  7. 제1항에 있어서,
    상기 저장 소자들은, 상기 픽셀들이 제1 시간 동안 빛에 노출되도록 제어하여 상기 제1 로직 회로가 획득한 제1 이미지 데이터를 저장하며,
    상기 제1 로직 회로는, 상기 제1 이미지 데이터와, 상기 픽셀들이 상기 제1 시간과 다른 제2 시간 동안 빛에 노출되도록 제어하여 획득한 제2 이미지 데이터를 이용하여 결과 이미지를 생성하는 이미지 센서.
  8. 제1항에 있어서,
    상기 저장 소자들은 MIM(Metal-Insulator-Metal) 커패시터, 전하 트랩 소자, MTJ(Magnetic Tunnel Junction) 소자, 및 GST(게르마늄(Ge)-안티몬(Sb)-텔루륨(Te) 소자 중 적어도 하나를 포함하는 이미지 센서.
  9. 제1항에 있어서,
    상기 제1 레이어와 상기 제3 레이어 사이의 경계에서 상기 픽셀들과 상기 저장 소자들은 Cu-Cu 본딩(bonding)에 의해 연결되는 이미지 센서.
  10. 제1항에 있어서,
    상기 픽셀 어레이의 상부에서, 상기 절연층의 상면은 상기 제2 레이어와 상기 제3 레이어 사이의 접착층에 의해 상기 제2 레이어에 부착되는 이미지 센서.
  11. 제1항에 있어서,
    상기 제2 레이어에서 상기 제2 로직 회로가 배치되는 영역은 상기 제1 레이어에서 상기 픽셀 어레이가 배치되는 영역에 대응하며,
    상기 제2 로직 회로는 상기 픽셀들 및 상기 저장 소자들 중 적어도 하나와 전기적으로 연결되는 이미지 센서.
  12. 제11항에 있어서,
    상기 픽셀 어레이의 상부에 위치하는 상기 제2 레이어와 상기 제3 레이어 사이의 경계에서, 상기 제2 로직 회로와 상기 저장 소자들은 Cu-Cu 본딩(bonding)에 의해 연결되는 이미지 센서.
  13. 제11항에 있어서,
    상기 제2 로직 회로는, 상기 저장 소자들을 통해 상기 픽셀들에 연결되며 상기 픽셀 신호를 디지털 픽셀 신호로 변환하는 아날로그-디지털 컨버터들을 포함하는 이미지 센서.
  14. 제13항에 있어서,
    상기 아날로그-디지털 컨버터들은 상기 픽셀들과 각각 연결되며, 상기 제2 방향으로 연장되는 칼럼 라인들을 통해 상기 디지털 픽셀 신호를 출력하는 이미지 센서.
  15. 제1항에 있어서,
    상기 제1 레이어는 상기 픽셀 회로에 연결되는 메탈 배선들을 포함하며, 상기 메탈 배선들은 구리(Cu)로 형성되는 이미지 센서.
  16. 제1 반도체 기판에 형성되는 픽셀들을 포함하며, 상기 픽셀들 각각은 빛에 반응하여 전하를 생성하는 포토 다이오드, 및 상기 전하를 이용하여 픽셀 전압을 생성하는 픽셀 회로를 갖는 픽셀 어레이;
    상기 제1 반도체 기판에 형성되는 제1 소자들을 포함하며, 상기 픽셀들을 제어하고, 상기 제1 반도체 기판 상의 제1 절연층으로 커버되는 제1 로직 회로;
    상기 제1 반도체 기판과 다른 제2 반도체 기판에 형성되는 제2 소자들을 포함하며, 상기 픽셀 어레이 및 상기 제1 로직 회로를 구동하고, 상기 제2 반도체 기판 상의 제2 절연층으로 커버되는 제2 로직 회로; 및
    상기 제1 절연층 및 상기 제2 절연층과 사이에 배치되고 상기 제1 절연층 및 상기 제2 절연층과 다른 제3 절연층 내에 매립되며, 상기 픽셀 어레이 및 상기 제1 로직 회로 중 적어도 하나에 연결되는 커패시터들; 을 포함하는 이미지 센서.
  17. 제16항에 있어서,
    상기 제3 절연층의 하면은 상기 제1 절연층의 상면과 마주보고, 상기 제3 절연층의 상면은 상기 제2 절연층의 상면과 마주보는 이미지 센서.
  18. 제16항에 있어서,
    상기 픽셀 회로는 상기 포토 다이오드가 생성한 전하를 이용하여 제1 픽셀 신호를 출력하는 제1 구동 트랜지스터, 상기 제1 구동 트랜지스터의 출력단에 연결되는 스위치 소자, 및 상기 스위치 소자에 연결되며 제2 픽셀 신호를 출력하는 제2 구동 트랜지스터를 포함하는 이미지 센서.
  19. 제1 반도체 기판, 및 상기 제1 반도체 기판의 제1 영역에 배치되는 픽셀 어레이, 및 상기 제1 영역 주변의 제2 영역에 형성되며 상기 픽셀 어레이를 구동하는 제1 로직 회로를 갖는 제1 레이어;
    상기 제1 반도체 기판의 상면에 수직하는 적층 방향에서 상기 제1 레이어 상부에 배치되고, 제2 반도체 기판, 및 상기 제2 반도체 기판에 형성되는 제2 로직 회로를 갖는 제2 레이어; 및
    상기 제1 레이어와 상기 제2 레이어 사이에 배치되고 저장 소자들을 포함하는 제3 레이어; 를 포함하고,
    상기 제3 레이어를 관통하여 상기 제1 로직 회로와 상기 제2 로직 회로를 연결하는 로직 비아들을 포함하며, 상기 로직 비아들은 상기 제3 레이어에서 반도체 물질을 포함하는 영역을 관통하지 않는 이미지 센서.
  20. 제1 반도체 기판, 상기 제1 반도체 기판에 형성되는 픽셀 어레이와 제1 로직 회로, 및 상기 픽셀 어레이와 상기 제1 로직 회로를 커버하는 제1 절연층을 포함하는 제1 레이어를 준비하는 단계;
    상기 제1 반도체 기판과 다른 제2 반도체 기판, 상기 제2 반도체 기판에 형성되며 상기 제1 로직 회로와 다른 제2 로직 회로, 및 상기 제2 로직 회로를 커버하는 제2 절연층을 포함하는 제2 레이어를 준비하는 단계;
    상기 제1 반도체 기판 및 상기 제2 반도체 기판과 다른 제3 반도체 기판, 상기 제3 반도체 기판에 형성되는 저장 소자들, 및 상기 저장 소자들을 커버하는 제3 절연층을 포함하는 제3 레이어를 준비하는 단계;
    상기 제1 절연층과 상기 제3 절연층이 마주보도록 상기 제1 레이어와 상기 제3 레이어를 부착하는 단계,
    상기 제3 절연층의 일면이 노출되도록 상기 제3 반도체 기판을 완전히 제거하는 단계; 및
    상기 제3 절연층의 일면이 상기 제2 절연층과 마주보도록 상기 제3 레이어와 상기 제2 레이어를 부착하는 단계; 를 포함하는 이미지 센서의 제조 방법.
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