KR20120012096A - 반도체 메모리 장치의 메탈 라인 배치 구조 - Google Patents

반도체 메모리 장치의 메탈 라인 배치 구조 Download PDF

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Abstract

본 발명은 반도체 장치의 메탈 라인 배치 구조에 관한 것으로, 일정한 간격으로 배치되는 복수 개의 컬럼 선택 신호 라인들; 및 상기 복수 개의 컬럼 선택 신호 라인 사이에 배치되는 복수 개의 로컬 데이터 버스 라인을 포함하되, 상기 로컬 데이터 버스 라인은 절연층을 사이에 두고 상기 컬럼 선택 신호 라인과 제1 방향으로 나란하게 형성되는 제1 몸체, 상기 제1 몸체에서 제2 방향으로 절곡되어 상기 컬럼 선택 신호와 제1 높이만큼 이격되도록 연장되는 제2 몸체, 및 상기 제1 높이에서 상기 제1 방향으로 다시 절곡되어 연장되는 제3 몸체를 포함한다.

Description

반도체 메모리 장치의 메탈 라인 배치 구조{Metal Line Layout Structure Semiconductor Memory Apparatus}
본 발명은 반도체 집적 회로에 관한 것으로서, 특히 로컬 데이터 버스 라인을 구비한 반도체 메모리 장치의 메탈 라인 배치 구조에 관한 것이다.
반도체 메모리 장치는 데이터를 저장(write)하고 읽는(read) 것을 기본 동작으로 하는 장치이다.
이러한, 반도체 메모리 장치는 고용량 메모리 제품 또는 미세 공정에 의해 사이즈를 감소하는 추세에 따라, 메모리 셀 어레이 상에 서로 다른 레이어를 가지는 메탈 라인인 컬럼 선택 신호 라인 및 로컬 데이터 버스 라인이 동일 평면 상에 배치되고 있다.
더하여, 상기 반도체 메모리 장치의 사이즈 감소 추세에 의해 비트 라인 센스 앰프(Bit Line Sense Amp.:BLSA)들의 배치 간격 또한, 좁게 형성하고 있다. 이 경우, 컬럼 선택 신호 라인의 피치(Pitch)도 함께 줄어들게 되어, 상기 컬럼 선택 신호 라인과 로컬 데이터 버스 라인 사이에 커플링 현상이 발생하여 데이터 품질이 나빠지고 있다.
최근에는, 상기 문제점을 해결하기 위한 방안으로 메모리 셀 어레이 상에 배치된 컬럼 선택 신호 라인 및 로컬 데이터 버스 라인 사이에 가이드 신호 라인을 삽입하고 있다.
그러나, 가이드 신호 라인은 상기 컬럼 선택 신호 라인 및 로컬 데이터 버스 라인 사이의 커플링을 감소시키기는 하지만, 컬럼 선택 신호 라인 및 로컬 데이터 버스 라인의 배선 피치를 더욱 더 감소시켜 신호 품질을 나쁘게 하는 문제점은 그대로 발생하고 있다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 컬럼 선택 신호 라인과 로컬 데이터 버스 간의 커플링을 줄일 수 있는 반도체 메모리 장치의 메탈 라인 배치 구조를 제공한다.
본 발명의 일실시 예에 따른 반도체 메모리 장치의 메탈 라인 배치 구조는, 일정한 간격으로 배치되는 복수 개의 컬럼 선택 신호 라인들; 및 상기 복수 개의 컬럼 선택 신호 라인 사이에 배치되는 복수 개의 로컬 데이터 버스 라인을 포함하되, 상기 로컬 데이터 버스 라인은 절연층을 사이에 두고 상기 컬럼 선택 신호 라인과 제1 방향으로 나란하게 형성되는 제1 몸체, 상기 제1 몸체에서 제2 방향으로 절곡되어 상기 컬럼 선택 신호와 제1 높이만큼 이격되도록 연장되는 제2 몸체, 및 상기 제1 높이에서 상기 제1 방향으로 다시 절곡되어 연장되는 제3 몸체를 포함한다.
본 발명에 따른 반도체 메모리 장치의 메탈 라인 배치 구조는, 컬럼 선택 신호 라인과 일정 거리 이격되어 형성되는 로컬 데이터 버스 라인을 형성함으로써, 컬럼 선택 신호 라인과 로컬 데이터 버스 간의 커플링을 줄일 수 는 효과가 있다.
도1은 본 발명의 일실시 예에 따른 반도체 메모리 장치를 나타낸 블록도,
도2는 본 발명의 일실시 예에 따른 반도체 메모리 장치의 매탈 라인 배치 구조를 나타내는 평면도, 및
도3은 본 발명의 일실시 예에 따른 반도체 메모리 장치의 매탈 라인 배치 구조를 나타내는 사시도이다.
도1은 본 발명의 일실시 예에 따른 반도체 메모리 장치를 나타낸 블록도이다.
도1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 메모리 장치(100)는 센스 앰프부(120), 로컬 데이터 버스 라인(LDB, LDBB) 및 컬럼 디코더부(140)를 포함한다.
상기 센스 앰프부(120)는 셀 어레이 블록(미도시)의 이웃하는 한 쌍의 비트 라인(BL, BLB)에 유도된 센싱 전압을 인가 받아 데이터를 센싱한 후, 센싱된 데이터(리드 데이터)를 선택적으로 로컬 데이터 버스 라인(LDB, LDBB)로 출력한다.
상기 센스 앰프부(120)는 하나의 워드 라인이 인에이블 되면, 그 워드 라인에 연결된 각 셀 어레이 블록으로부터 출력된 데이터를 각각의 비트 라인(BL, BLB)을 통해 전달받는다.
이때, 상기 각 센스 앰프부(120)에서 증폭된 데이터는 센스 앰프부(120)와 로컬 데이터 버스 라인(LDB, LDBB) 사이에 위치하는 데이터 버스 스위칭부(160)를 통해 로컬 데이터 버스 라인(LDB, LDBB)에 실리게 된다. 이때, 컬럼 선택 신호(Yi)를 사용하여 데이터 버스 스위칭부(160)를 제어함으로써, 원하는 메모리 셀 어드레스의 데이터를 로컬 데이터 버스 라인(LDB, LDBB)를 통해 출력하게 된다.
컬럼 선택 신호(Yi)는 컬럼 디코더부(140)에서 발생되어 각 데이터 버스 스위칭부(160)의 제어 신호로서 입력된다.
상기 로컬 데이터 버스 라인(LDB, LDBB)은 센스 앰프부(120)에서 센싱된 리드 데이터를 글로벌 데이터 버스 라인(도시하지 않음)으로 전송하고, 상기 글로벌 데이터 버스 라인를 통해 인가되는 라이트 데이터를 센스 앰프부(120)로 전송한다.
그리고, 로컬 데이터 버스 라인(LDB, LDBB)은 한번의 컬럼 선택으로 동시에 입력 또는 출력되는 데이터 수에 대응되는 일정 수의 버스 선을 구비한다. 로컬 데이터 버스 라인들(LDB, LDBB)은 데이터 버스 스위칭부(160)의 온/오프 동작에 따라 선택적으로 스위칭된다. 이러한, 로컬 데이터 버스 라인(LDB, LDBB)은 추후에 도시될 도2에서 상세히 설명하기로 한다.
또한, 컬럼 디코더부(140)에는 동작을 위해 외부 전원 전압, 내부 전원 전압 및 접지 전압이 공급되며, 이를 위하여 외부 전원 전압 라인, 내부 전원 전압 라인 및 공통 접지 라인이 연결된다.
여기서, 외부 전원 전압 라인, 내부 전원 전압 라인, 공통 접지 라인(Vss) 및 컬럼 선택 라인으로 사용되는 메탈 라인들은 셀 어레이 블록 상(180)에 배치되며, 칩의 집적도를 높이기 위해 이 메탈 라인들은 가급적 밀접하게 배치된다.
도2는 본 발명의 일실시 예에 따른 반도체 메모리 장치의 메탈 라인 구조를 나타내는 평면도이다.
도2에 도시된 바와 같이, 본 발명의 일실시 예에 따른 반도체 메모리 장치의 메탈 라인(200)은 일정한 간격으로 배치되는 복수 개의 컬럼 선택 신호 라인들(240) 및 상기 복수 개의 컬럼 선택 신호 라인들(240) 사이에 배치되는 복수 개의 로컬 데이터 버스 라인(220)을 포함한다.
상기 컬럼 선택 신호 라인들(240) 및 로컬 데이터 버스 라인(220)은 칩의 집적도를 높이기 위해 센스 앰프부(120) 및 셀 어레이 블록(180)에 배치된다. 이때, 통상적으로 컬럼 선택 신호 라인들(240)의 수는 약 160개 정도이며, 로컬 데이터 버스 라인(220)의 수는 컬럼 선택 신호 라인(240) 보다 적은 약 16개 정도로 사용되며, 로컬 데이터 버스 라인(220)은 컬럼 선택 신호 라인들(240)의 상위 레이어, 즉 컬럼 선택 라인(240)들 상부에 절연층(도시하지 않음)을 사이에 두고 오버랩된다. 통상적으로, 컬럼 선택 신호 라인들(240)은 메탈2 레이어이며, 로컬 데이터 버스 라인들(220)은 메탈3 레이어일 수 있다.
이때, 각각의 로컬 데이터 버스 라인(220)은 도3과 같이, 제1 내지 제3 몸체(221, 222, 223)를 포함한다.
상기 로컬 데이터 버스 라인(220)의 제1 몸체(221)는 센스 앰프부(120) 영역인 A-A를 지나가는 라인으로, 절연층을 사이에 두고 상기 컬럼 선택 신호 라인들(240)과 동일한 방향으로 즉, X방향으로 나란하게 배치된다.
상기 로컬 데이터 버스 라인(220)의 제2 몸체(222)는 센스 앰프부(120) 및 셀 어레이 블록(180) 사이 영역인 B-B를 지나가는 라인으로, 제1 몸체(221)에서 제1 방향 즉, Y방향으로 절곡되어 연장된다. 이때, 제2 몸체(222)는 상기 제1 몸체(221)로부터 h만큼 연장된다. 즉, 제2 몸체(222)는 컬럼 선택 신호 라인들(240)로부터 h만큼 이격됨으로써, 이웃하여 배치된 컬럼 선택 신호 라인들(240)과의 커플링 현상을 줄일 수 있다.
상기 로컬 데이터 버스 라인(220)의 제3 몸체(223)는 셀 어레이 블록(180) 영역인 C-C를 지나가는 라인으로서, h만큼 연장된 제2 몸체(222)에서 제2 방향, 즉 제1 몸체(221)와 나란한 방향인 X방향으로 절곡되어 연장된다.
이때, 제 3 몸체(223)은 컬럼 선택 신호 라인들(240)과 h만큼 높이를 유지한 채로 제1 몸체와 동일한 X방향으로 연장됨으로써 이웃하여 배치된 컬럼 선택 신호 라인들(240)과의 커플링 현상을 줄일 수 있다.
즉, 본 발명에 따른 셀 어레이 블록(180)과 중첩되지 않은 영역(A-A, B-B)에서의 로컬 데이터 버스 라인(220)은 컬럼 선택 신호 라인들(240)과 나란하게 즉 평행하게 형성되고, 셀 어레이 블록(180)과 중첩되는 영역(C-C)에서의 로컬 데이터 버스 라인(220)은 컬럼 선택 신호 라인들(240)과 이격되어 형성된다. 이로써, 본 발명에 따른 반도체 메모리 장치는 로컬 데이터 버스 라인(220)과 컬럼 선택 신호 라인들(240) 사이에 형성되는 커플링 현상을 방지할 수 있다.
반면에, 본 발명에서는, 상기 로컬 데이터 버스 라인(220)의 제2 몸체(222) 및 제3 몸체(223)를 제1 몸체(221)로부터 Y방향으로 절곡되어 h만큼 이격된 구조로 한정하였지만, 본 실시 예와 같이 한정되는 것이 아니라, 상기 로컬 데이터 버스 라인(220)이 상기 컬럼 선택 신호 라인들(240)과 일정 거리를 두고 이격되는 형태이면 어떠한 형태이든 적용 가능하다.
즉, 본 발명의 로컬 데이터 버스 라인(220)은 커플링(coupling)에 의한 노이즈를 감소할 수 있도록 컬럼 선택 신호 라인들(240)과 이격된 구조이면, 어떤한 형태로도 설계할 수 있다.
기술 분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
120: 센스 앰프부 140: 컬럼 디코더부
160: 데이터 버스 스위칭부

Claims (6)

  1. 일정한 간격으로 배치되는 복수 개의 컬럼 선택 신호 라인들; 및
    상기 복수 개의 컬럼 선택 신호 라인 사이에 배치되는 복수 개의 로컬 데이터 버스 라인을 포함하되,
    상기 로컬 데이터 버스 라인은 절연층을 사이에 두고 상기 컬럼 선택 신호 라인과 제1 방향으로 나란하게 형성되는 제1 몸체, 상기 제1 몸체에서 제2 방향으로 절곡되어 상기 컬럼 선택 신호와 제1 높이만큼 이격되도록 연장되는 제2 몸체, 및 상기 제1 높이에서 상기 제1 방향으로 다시 절곡되어 연장되는 제3 몸체를 포함하는 반도체 메모리 장치의 메탈 라인 배치 구조.
  2. 제1 항에 있어서,
    상기 복수 개의 로컬 데이터 버스 라인은 상기 복수 개의 컬럼 선택 신호 라인의 상위 레이어인 반도체 메모리 장치의 메탈 라인 배치 구조.
  3. 제2 항에 있어서,
    상기 복수 개의 로컬 데이터 버스 라인 및 상기 복수 개의 컬럼 선택 신호 라인은 센스 앰프부 및 셀 어레이 영역에 배치되는 반도체 메모리 장치의 메탈 라인 배치 구조.
  4. 제3 항에 있어서,
    상기 제1 몸체는 상기 센스 앰프부 영역을 지나는 반도체 메모리 장치의 메탈 라인 배치 구조.
  5. 제4 항에 있어서,
    상기 제2 몸체는 상기 센스 앰프부 및 상기 셀 어레이 영역 사이를 지나는 반도체 메모리 장치의 메탈 라인 배치 구조.
  6. 제5 항에 있어서,
    상기 제3 몸체는 상기 셀 어레이 영역을 지나는 반도체 메모리 장치의 메탈 라인 배치 구조.
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* Cited by examiner, † Cited by third party
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