KR102424371B1 - 반도체 메모리 장치 및 이의 동작 방법 - Google Patents

반도체 메모리 장치 및 이의 동작 방법 Download PDF

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Abstract

본 기술은 제1 로컬 워드라인들 및 제1 로컬 선택라인들이 연결된 제1 메모리 블럭과, 제2 로컬 워드라인들 및 제2 로컬 선택라인들이 연결된 제2 메모리 블럭 중에서, 상기 제1 메모리 블럭의 리드 동작을 수행하는 단계; 상기 제1 메모리 블럭의 상기 리드 동작이 수행되는 동안, 블럭 패스 신호에 응답하여 상기 제1 로컬 워드라인들을 제1 글로벌 워드라인들에 연결하고, 상기 블럭 패스 신호에 응답하여 상기 제2 로컬 워드라인들을 제2 글로벌 워드라인들에 연결하는 단계; 및 상기 제1 메모리 블럭의 상기 리드 동작이 수행되는 동안, 상기 제2 로컬 워드라인들의 전위가 높아지도록 상기 제2 로컬 선택라인들을 플로팅시키는 단계를 포함하는 반도체 메모리 장치 및 이의 동작 방법을 포함한다.

Description

반도체 메모리 장치 및 이의 동작 방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 반도체 메모리 장치 및 이의 동작 방법에 관한 것으로, 보다 구체적으로는 다수의 메모리 블럭들이 포함된 반도체 메모리 장치 및 이의 동작 방법에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분될 수 있다.
불휘발성 메모리 장치는 프로그램 및 리드 동작 속도가 휘발성 메모리 장치보다 상대적으로 느리지만 전원 공급이 차단되더라도 저장 데이터를 유지할 수 있는 장점이 있다. 따라서 전원 공급 여부와 관계없이 데이터를 유지시키는 장치에 불휘발성 메모리 장치가 널리 사용된다. 불휘발성 메모리 장치는 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), 플래시 메모리(Flash Memory), PRAM(Phase change Random Access Memory), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등을 포함할 수 있으며, 플래시 메모리는 노어(NOR) 타입과 낸드(NAND) 타입으로 구분될 수 있다.
플래시 메모리는 데이터의 프로그램과 소거가 자유로운 RAM의 장점과 전원 공급이 차단되어도 저장된 데이터를 보존할 수 있는 ROM의 장점을 가진다. 플래시 메모리는 디지털 카메라, PDA(Personal Digital Assistant) 및 MP3 플레이어와 같은 휴대용 전자기기의 저장 매체로 널리 사용되고 있다.
본 발명의 실시예는 반도체 메모리 장치의 리드 동작의 신뢰성을 개선할 수 있는 반도체 메모리 장치를 제공한다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법은, 제1 로컬 워드라인들 및 제1 로컬 선택라인들이 연결된 제1 메모리 블럭과, 제2 로컬 워드라인들 및 제2 로컬 선택라인들이 연결된 제2 메모리 블럭 중에서, 상기 제1 메모리 블럭의 리드 동작을 수행하는 단계; 상기 제1 메모리 블럭의 상기 리드 동작이 수행되는 동안, 블럭 패스 신호에 응답하여 상기 제1 로컬 워드라인들을 제1 글로벌 워드라인들에 연결하고, 상기 블럭 패스 신호에 응답하여 상기 제2 로컬 워드라인들을 제2 글로벌 워드라인들에 연결하는 단계; 및 상기 제1 메모리 블럭의 상기 리드 동작이 수행되는 동안, 상기 제2 로컬 워드라인들의 전위가 높아지도록 상기 제2 로컬 선택라인들을 플로팅시키는 단계를 포함한다.
본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법은, 제1 로컬 워드라인들 및 제1 로컬 선택라인들이 연결된 제1 메모리 블럭과, 제2 로컬 워드라인들 및 제2 로컬 선택라인들이 연결된 제2 메모리 블럭 중에서, 상기 제1 메모리 블럭의 리드 동작을 수행하는 단계; 상기 제1 메모리 블럭의 상기 리드 동작이 수행되는 동안, 블럭 패스 신호에 응답하여 상기 제1 로컬 워드라인들을 제1 글로벌 워드라인들에 연결하고, 상기 블럭 패스 신호에 응답하여 상기 제2 로컬 워드라인들을 제2 글로벌 워드라인들에 연결하는 단계; 및 상기 제1 메모리 블럭의 상기 리드 동작이 수행되는 동안, 상기 제2 로컬 선택라인들을 접지시키는 단계를 포함한다.
본 발명의 다른 실시 예에 따른 반도체 메모리 장치는, 제1 로컬 워드라인들 및 제1 로컬 선택라인들이 연결된 제1 메모리 블럭; 제2 로컬 워드라인들 및 제2 로컬 선택라인들이 연결된 제2 메모리 블럭; 다양한 레벨의 동작 전압들을 상기 제1 메모리 블럭에 대응되는 제1 글로벌 워드라인들 및 제1 글로벌 선택라인들과, 상기 제2 메모리 블럭에 대응되는 제2 글로벌 워드라인들 및 제2 글로벌 선택라인들에 출력하는 전압 생성부; 상기 제1 또는 제2 글로벌 선택라인들과 상기 제1 또는 제2 로컬 선택라인들을 선택적으로 연결하거나 차단하는 선택라인 패스부들; 블럭 패스 신호에 응답하여 상기 제1 또는 제2 글로벌 워드라인들과 상기 제1 또는 제2 로컬 워드라인들을 공통으로 연결 또는 차단하는 워드라인 패스부들; 상기 워드라인 패스부들을 공통으로 제어하기 위하여 상기 블럭 패스 신호를 생성하도록 구성된 블럭 디코더; 및 커맨드에 응답하여 상기 전압 생성부, 상기 선택라인 패스부들, 상기 워드라인 패스부들 및 상기 블럭 디코더를 제어하는 제어 로직을 포함한다.
삭제
본 기술은 반도체 메모리 장치의 리드 동작 시 비 선택된 메모리 블럭의 워드라인들 및 선택 라인들의 전위를 조절하여 비 선택된 메모리 블럭의 채널에 홀들이 트랩되는 것을 방지한다. 이로 인하여 비 선택된 메모리 블럭의 리드 동작의 신뢰도를 개선할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 설명하기 위한 블럭도이다.
도 2는 도 1에 도시된 반도체 메모리 장치의 일 실시 예에 따른 동작을 설명하기 위한 순서도이다.
도 3은 도 1에 도시된 반도체 메모리 장치의 다른 실시 예에 따른 동작을 설명하기 위한 순서도이다.
도 4는 본 발명의 다른 실시 예에 따른 반도체 메모리 장치를 설명하기 위한 블럭도이다.
도 5는 도 4에 도시된 반도체 메모리 장치의 동작을 설명하기 위한 순서도이다.
도 6은 본 발명의 다른 실시 예에 따른 반도체 메모리 장치를 설명하기 위한 블럭도이다.
도 7은 도 6에 도시된 반도체 메모리 장치의 제2 그룹을 구체적으로 설명하기 위한 회로도이다.
도 8은 도 6에 도시된 반도체 메모리 장치의 동작을 설명하기 위한 순서도이다.
도 9는 본 발명의 다른 실시 예에 따른 반도체 메모리 장치를 설명하기 위한 블럭도이다.
도 10은 도 9에 도시된 반도체 메모리 장치의 제4 그룹을 구체적으로 설명하기 위한 회로도이다.
도 11은 도 9에 도시된 반도체 메모리 장치의 동작을 설명하기 위한 순서도이다.
도 12는 본 발명의 실시예에 따른 반도체 메모리 장치를 포함하는 메모리 시스템을 설명하기 위한 블럭도이다.
도 13은 도 12의 메모리 시스템의 응용 예를 설명하기 위한 블럭도이다.
도 14는 도 13을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 설명하기 위한 블럭도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 설명하기 위한 블럭도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 전압 생성부(110), 스위칭 회로(120), 패스 회로(130), 메모리부(140), 제어 로직(150) 및 블럭 디코더(160)를 포함할 수 있다.
전압 생성부(110)는 리드 동작 시 제어 로직(150)에서 출력된 동작 신호에 응답하여 다양한 레벨을 갖는 동작 전압들을 생성하고, 동작 전압들을 글로벌 워드라인들 및 글로벌 선택라인들로 출력한다. 예를 들어 동작 전압들은 리드 전압, 패스 전압, 선택 트랜지스터 제어 전압 및 보상 전압 등을 포함할 수 있다. 전압 생성부(110)는 다양한 레벨을 갖는 동작 전압들을 제1 글로벌 워드라인들(GWLs_A), 제1 글로벌 선택라인들(GDSL_A, GSSL_A), 제2 글로벌 워드라인들(GWLs_B) 및 제2 글로벌 선택라인들(GDSL_B, GSSL_B)로 전송한다. 예를 들어 메모리부(140)의 제1 및 제2 메모리 블럭(141, 142) 중 선택된 메모리 블럭이 제1 메모리 블럭(141)인 경우, 전압 생성부(210)는 제1 메모리 블럭(141)에 대응하는 제1 글로벌 워드라인들(GWLs_A) 및 제1 글로벌 선택라인들(GDSL_A, GSSL_A)에 동작 전압들을 전송하고, 비 선택된 제2 메모리 블럭(142)에 대응하는 제2 글로벌 워드라인들(GWLs_B) 및 제2 글로벌 선택라인들(GDSL_B, GSSL_B)에는 0V의 전압을 전송하거나 동작 전압들보다 낮은 보상 전압을 전송한다. 보상 전압은 0V 내지 4V 내에서 설정될 수 있다. 여기서, 0V의 전압은 선택된 라인이 접지(ground) 단자에 연결되는 것을 의미한다. 스위칭 회로(120)는 제1 스위칭부(121)와 제2 스위칭부(122)를 포함한다.
제1 스위칭부(121)는 제1 글로벌 워드라인들(GWLs_A) 및 제1 글로벌 선택라인들(GDSL_A, GSSL_A)과 제1 서브 글로벌 워드라인들(GWLs_A1) 및 제1 서브 글로벌 선택라인들(GDSL_A1, GSSL_A1) 사이에 연결된다. 예를 들면, 제1 스위칭부(121)는 선택 제어 전압(CS_A)에 응답하여 턴 온 또는 턴 오프되는 고전압 트랜지스터들로 구성될 수 있다. 제1 스위칭부(121)는 제어 로직(150)에서 출력되는 선택 제어 전압(CS_A)에 응답하여 제1 글로벌 워드라인들(GWLs_A)을 통해 인가된 동작 전압들 또는 보상 전압들을 제1 서브 글로벌 워드라인들(GWLs_A1)로 전송하거나, 제1 서브 글로벌 워드라인들(GWLs_A1)을 플로팅시키고, 제1 글로벌 선택라인들(GDSL_A, GSSL_A)을 통해 입력되는 다수의 동작 전압들 또는 보상 전압들을 제1 서브 글로벌 선택라인들(GDSL_A1, GSSL_A1)로 전송하거나, 제1 서브 글로벌 선택라인들(GDSL_A1, GSSL_A1)을 플로팅시킨다. 선택 제어 전압(CS_A)은 제1 글로벌 워드라인들(GWLs_A) 및 제1 글로벌 선택라인들(GDSL_A, GSSL_A)을 통해 입력되는 다수의 동작 전압들보다 전위 레벨이 높은 고전압이거나 0V의 전압일 수 있다.
제2 스위칭부(122)는 제2 글로벌 워드라인들(GWLs_B) 및 제2 글로벌 선택라인들(GDSL_B, GSSL_B)과 제2 서브 글로벌 워드라인들(GWLs_B1) 및 제2 서브 글로벌 선택라인들(GDSL_B1, GSSL_B1) 사이에 연결된다. 예를 들면, 제2 스위칭부(122)는 비선택 제어 전압(CS_B)에 응답하여 턴 온 또는 턴 오프되는 고전압 트랜지스터들로 구성될 수 있다. 제2 스위칭부(122)는 제어 로직(150)에서 출력되는 비선택 제어 전압(CS_B)에 응답하여 제2 글로벌 워드라인들(GWLs_B)을 통해 입력되는 다수의 동작 전압들 또는 보상 전압들을 제2 서브 글로벌 워드라인들(GWLs_B1)로 전송하거나, 제2 서브 글로벌 워드라인들(GWLs_B1)을 플로팅시키고, 제2 글로벌 선택라인들(GDSL_B, GSSL_B)을 통해 입력되는 다수의 동작 전압들을 제2 서브 글로벌 선택라인들(GDSL_B1, GSSL_B1)로 전송하거나, 제2 서브 글로벌 선택라인들(GDSL_B1, GSSL_B1)을 플로팅시킨다. 비선택 제어 전압(CS_B)은 제2 글로벌 워드라인들(GWLs_B) 및 제2 글로벌 선택라인들(GDSL_B, GSSL_B)을 통해 입력되는 다수의 동작 전압들보다 전위 레벨이 높은 고전압이거나 0V 내지 4V의 전압일 수 있다.
리드 동작 시 제1 메모리 블럭(141)과 제2 메모리 블럭(142) 중 제1 메모리 블럭(141)이 선택된 경우, 제1 스위칭부(121)는 제어 로직(150)에서 출력되는 선택 제어 전압(CS_A)에 응답하여 제1 글로벌 워드라인들(GWLs_A)을 통해 입력되는 다수의 동작 전압들을 제1 서브 글로벌 워드라인들(GWLs_A1)로 전송하고, 제1 글로벌 선택라인들(GDSL_A, GSSL_A)을 통해 입력되는 다수의 동작 전압들을 제1 서브 글로벌 선택라인들(GDSL_A1, GSSL_A1)로 전송한다. 비 선택된 제2 메모리 블럭(142)에 대응하는 제2 스위칭부(122)는 비선택 제어 전압(CS_B)에 응답하여 제2 서브 글로벌 워드라인들(GWLs_B1) 및 제2 서브 글로벌 선택라인들(GDSL_B1, GSSL_B1)을 플로팅시킨다. 즉, 스위칭 회로(120)는 리드 동작시, 비 선택된 메모리 블럭에 대응하는 서브 글로벌 워드라인들 및 서브 글로벌 선택라인들을 플로팅시킨다.
패스 회로(130)는 제1 패스부(131) 및 제2 패스부(132)를 포함한다.
제1 패스부(131)는 블럭 디코더(160)에서 출력되는 블럭 패스 신호(BLKWL)에 응답하여 제1 서브 글로벌 워드라인들(GWLs_A1)과 제1 메모리 블럭(141)의 제1 워드라인들(WLs_A)을 전기적으로 연결하고, 제1 서브 글로벌 선택라인들(GDSL_A1, GSSL_A1)과 제1 메모리 블럭(141)의 선택라인들(DSL_A, SSL_A)을 전기적으로 연결한다. 여기서, 선택라인들(DSL_A, SSL_A)은 로컬 선택라인들일 수 있다.
제2 패스부(132)는 블럭 디코더(160)에서 출력되는 블럭 패스 신호(BLKWL)에 응답하여 제2 서브 글로벌 워드라인들(GWLs_B1)과 제2 메모리 블럭(142)의 제2 워드라인들(WLs_B)을 전기적으로 연결하고, 제2 서브 글로벌 선택라인들(GDSL_B1, GSSL_B1)과 제2 메모리 블럭(142)의 제2 선택라인들(DSL_B, SSL_B)을 전기적으로 연결한다.
제1 및 제2 패스부(131, 132)는 하나의 블럭 디코더(160)를 공유한다. 따라서 하나의 동일한 블럭 패스 신호(BLKWL)에 응답하여 제1 서브 글로벌 워드라인들(GWLs_A1)과 제1 메모리 블럭(141)의 제1 워드라인들(WLs_A)을 전기적으로 연결하고, 제1 서브 글로벌 선택라인들(GDSL_A1, GSSL_A1)과 제1 메모리 블럭(141)의 제1 선택라인들(DSL_A, SSL_A)을 전기적으로 연결하며, 제2 서브 글로벌 워드라인들(GWLs_B1)과 제2 메모리 블럭(142)의 제2 워드라인들(WLs_B)을 전기적으로 연결하고, 제2 서브 글로벌 선택라인들(GDSL_B1, GSSL_B1)과 제2 메모리 블럭(142)의 제2 선택라인들(DSL_B, SSL_B)을 전기적으로 연결한다. 제1 및 제2 패스부(131, 132)는 블럭 패스 신호(BLKWL)에 응답하여 턴 온 또는 턴 오프되는 다수의 고전압 트랜지스터들을 포함할 수 있다.
메모리부(140)는 제1 메모리 블럭(141) 및 제2 메모리 블럭(142)을 포함한다. 제1 메모리 블럭(141) 및 제2 메모리 블럭(142) 각각은 다수의 메모리 셀들을 포함한다. 예를 들면, 다수의 메모리 셀들은 불휘발성 메모리 셀들일 수 있다. 다수의 메모리 셀들은 동일 워드라인에 연결된 메모리 셀들을 하나의 페이지로 정의된다. 또한 제1 메모리 블럭(141) 및 제2 메모리 블럭(142) 각각은 다수의 스트링들을 포함한다. 제1 메모리 블럭(141) 및 제2 메모리 블럭(142)은 공통 소스 라인 및 비트라인들을 공유하도록 구성될 수 있다.
제어 로직(150)은 외부에서 입력되는 커맨드(CMD)에 응답하여 전압 생성부(110) 및 스위칭 회로(120)를 제어한다. 예를 들어 리드 동작과 관련된 커맨드가 입력되면, 제어 로직(150)은 다양한 동작 전압들이 생성되도록 전압 생성부(110)에 동작 신호를 출력하고, 메모리부(140)의 선택된 메모리 블럭과 비 선택된 메모리 블럭에 대응하는 제1 스위칭부(121) 및 제2 스위칭부(122)를 제어하기 위한 선택 제어 전압(CS_A) 및 비선택 제어 전압(CS_B)를 출력한다.
블럭 디코더(160)는 로우 어드레스(ADDR)에 대응하는 메모리 블럭이 제1 메모리 블럭(141) 또는 제2 메모리 블럭(142)일 경우 고전압 레벨을 갖는 블럭 패스 신호(BLKWL)를 생성하여 출력한다. 로우 어드레스(ADDR)는 제어 로직(150)에서 출력될 수 있다.
도 2는 도 1에 도시된 반도체 메모리 장치의 일 실시 예에 따른 동작을 설명하기 위한 순서도이다.
도 1 및 도 2를 참조하여 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작을 설명하면 다음과 같다.
본 발명의 실시 예에서는 제1 및 제2 메모리 블럭(141, 142) 중 제1 메모리 블럭(141)이 선택된 메모리 블럭인 경우를 예를 들어 설명하도록 한다.
1) 리드 커맨드 입력(S110)
외부로부터 리드 동작에 관련된 리드 커맨드(CMD)가 입력되면, 제어 로직(150)은 전압 생성부(110) 및 스위칭 회로(120)를 제어하기 위한 제어 신호 및 제어 전압들을 생성한다.
2) 동작 전압 생성(S120)
전압 생성부(110)는 제어 로직(150)의 제어에 따라 리드 동작을 위한 다양한 레벨을 갖는 동작 전압들을 생성한다. 예를 들어 동작 전압들은 리드 전압, 패스 전압, 선택 트랜지스터 제어 전압 및 보상 전압 등을 포함할 수 있다. 전압 생성부(110)는 다수의 동작 전압들을 제1 글로벌 워드라인들(GWLs_A) 및 제1 글로벌 선택라인들(GDSL_A, GSSL_A)로 전송할 수 있다. 또한 전압 생성부(110)는 제2 글로벌 워드라인들(GWLs_B) 및 제2 글로벌 선택라인들(GDSL_B, GSSL_B)에 0V의 전압을 전송할 수 있다.
3) 비 선택된 메모리 블럭에 대응하는 스위칭부에 비선택 제어 전압 인가(S130)
비 선택된 제2 메모리 블럭(142)에 대응하는 제2 스위칭부(122)에 비선택 제어 전압(CS_B)이 인가된다. 이때, 선택된 제1 메모리 블럭(141)에 대응하는 제1 스위칭부(121)에는 제어 로직(150)에서 출력되는 고전압의 선택 제어 전압(CS_A)이 인가될 수 있다. 비선택 제어 전압(CS_B)은 0V로 설정될 수 있다.
4) 비 선택된 메모리 블럭에 대응하는 글로벌 워드라인들을 플로팅(S140)
비 선택된 제2 메모리 블럭(142)에 대응하는 제2 스위칭부(122)는 제어 로직(150)에서 출력되는 비선택 제어 전압(CS_B)에 응답하여 비 선택된 제2 메모리 블럭(142)에 대응하는 제2 서브 글로벌 워드라인들(GWLs_B1) 및 제2 서브 글로벌 선택라인들(GDSL_B1, GSSL_B1)을 플로팅시킨다. 예를 들어 제1 스위칭부(121)는 제어 로직(150)에서 출력되는 고전압을 갖는 선택 제어 전압(CS_A)에 응답하여 제1 글로벌 워드라인들(GWLs_A) 및 제1 글로벌 선택라인들(GDSL_A, GSSL_A)을 통해 입력되는 다수의 동작 전압들을 제1 서브 글로벌 워드라인들(GWLs_A1) 및 제1 서브 글로벌 선택라인들(GDSL_A1, GSSL_A1)로 전송할 수 있다. 제2 스위칭부(122)는 0V의 비선택 제어 전압(CS_B)에 응답하여 턴 오프되며, 제2 서브 글로벌 워드라인들(GWLs_B1) 및 제2 서브 글로벌 선택라인들(GDSL_B1, GSSL_B1)을 플로팅시킨다.
5) 선택된 메모리 블럭에 동작 전압 인가(S150)
리드 동작시 제1 메모리 블럭(141)과 제2 메모리 블럭(142)이 공유하는 공통 소스 라인에는 0V의 전압이 인가되고, 제1 메모리 블럭(141)과 제2 메모리 블럭(142)이 공유하는 비트라인들은 프리차지된다.
제1 메모리 블럭(141)이 선택된 메모리 블럭이고 제2 메모리 블럭(142)이 비 선택된 메모리 블럭인 경우, 블럭 디코더(160)는 로우 어드레스(ADDR)에 응답하여 고전압 레벨을 갖는 블럭 패스 신호(BLKWL)를 생성한다.
제1 패스부(131)는 블럭 패스 신호(BLKWL)에 응답하여 제1 서브 글로벌 워드라인들(GWLs_A1)과 제1 워드라인들(WLs_A)을 전기적으로 서로 연결하고, 제1 서브 글로벌 선택라인들(GDSL_A1, GSSL_A1)과 제1 선택라인들(DSL_A, SSL_A)을 전기적으로 서로 연결한다.
제2 패스부(132)는 블럭 패스 신호(BLKWL)에 응답하여 제2 내부 글로벌 워드라인들(GWLs_B1)과 제2 워드라인들(WLs_B)을 전기적으로 서로 연결하고, 제2 서브 글로벌 선택라인들(GDSL_B1, GSSL_B1)과 제2 선택라인들(DSL_B, SSL_B)을 전기적으로 서로 연결한다.
이때 선택된 제1 메모리 블럭(141)의 제1 워드라인들(WLs_A)에는 리드 전압 및 패스 전압이 인가되고, 제1 선택라인들(DSL_A, SSL_A)에는 선택 트랜지스터 제어 전압이 인가된다. 비 선택된 제2 메모리 블럭(142)의 제2 워드라인들(WLs_B) 및 제2 선택라인들(DSL_B, SSL_B)은 제2 스위칭부(122)에 의해 모두 플로팅 상태가 된다.
플로팅 상태인 제2 워드라인들(WLs_B) 및 제2 선택라인들(DSL_B, SSL_B)은 주변의 배선 및 단자들과의 캐패시터 커플링 현상(capacitive coulping)에 의해 전위 레벨이 상승할 수 있다. 제2 워드라인들(WLs_B) 및 제2 선택라인들(DSL_B, SSL_B)의 전위 레벨이 커플링 현상에 의해 0V 이상으로 상승할 경우, 드레인 및 소오스 선택 트랜지스터들의 채널에서 누설 전류(예컨대, GIDL) 발생에 의한 핫홀(hot hole)이 생성되는 것이 억제된다. 따라서 비 선택된 메모리 블럭의 채널 내로 핫홀이 유입되어 트랩되는 현상이 개선될 수 있다.
하기 ‘표 1’은 하나의 블럭 패스 신호를 공유하는 패스부들에 대응하는 다수의 메모리 블럭들 중 선택된 메모리 블럭과 비 선택된 메모리 블럭의 워드라인들 및 선택라인들의 전위 상태의 실시 예를 나타내는 표이다.
선택된 메모리 블럭 비 선택된 메모리 블럭
서브 글로벌 라인 블럭 패스신호 로컬 라인 서브 글로벌 라인 블럭 패스 신호 로컬 라인
GSSL/SSL Vssl 고전압 Vssl 플로팅 고전압 플로팅
GDSL/DSL Vdsl Vdsl 플로팅 플로팅
GWLs/WLs 리드전압 또는 패스전압 리드전압 또는 패스전압 플로팅 플로팅
‘표 1’과 같이 하나의 블럭 패스 신호를 공유하는 패스부들에 대응하는 다수의 메모리 블럭들 중 선택된 메모리 블럭의 워드라인들에는 리드 전압 및 패스 전압이 인가되고, 선택라인들에는 양전압의 선택 트랜지스터 제어 전압들(Vssl 및 Vdsl)이 인가될 수 있다. 특히, 상술한 바와 같이 비 선택된 메모리 블럭의 워드라인들 및 선택라인들은 모두 플로팅 상태가 되므로, 선택된 메모리 블럭의 리드 동작 시 비선택된 메모리 블럭에서는, 드레인 및 소스 선택 트랜지스터의 하부 채널에서 핫홀이 발생되는 것이 억제될 수 있다.
도 3은 도 1에 도시된 반도체 메모리 장치의 다른 실시 예에 따른 동작을 설명하기 위한 순서도이다.
도 1 및 도 3을 참조하여 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작을 설명하면 다음과 같다.
본 발명의 실시 예에서는 제1 및 제2 메모리 블럭(141, 142) 중 제1 메모리 블럭(141)이 선택된 메모리 블럭인 경우를 예를 설명하도록 한다.
1) 리드 커맨드 입력(S210)
외부로부터 리드 동작에 관련된 리드 커맨드(CMD)가 입력되면, 제어 로직(150)은 전압 생성부(110) 및 스위칭 회로(120)를 제어하기 위한 제어 신호 및 제어 전압들을 생성한다.
2) 동작 전압 생성(S220)
전압 생성부(110)는 제어 로직(150)의 제어에 따라 리드 동작을 위한 다양한 레벨을 갖는 동작 전압들을 생성한다. 예를 들어 동작 전압들은 리드 전압, 패스 전압, 선택 트랜지스터 제어 전압 및 보상 전압 등을 포함할 수 있다. 전압 생성부(110)는 리드 전압, 패스 전압, 선택 트랜지스터 제어 전압 등을 제1 글로벌 워드라인들(GWLs_A) 및 제1 글로벌 선택라인들(GDSL_A, GSSL_A)로 전송할 수 있다. 또한 전압 생성부(110)는 제2 글로벌 워드라인들(GWLs_B) 및 제2 글로벌 선택라인들(GDSL_B, GSSL_B)에 보상 전압들을 전송할 수 있다.
3) 비 선택된 메모리 블럭에 대응하는 글로벌 워드라인들 및 글로벌 선택라인들에 보상 전압 인가(S230)
전압 생성부(110)는 비 선택된 제2 메모리 블럭(142)에 대응하는 제2 글로벌 워드라인들(GWLs_B) 및 글로벌 선택라인들(GDSL_B, GSSL_B)에 보상 전압을 인가할 수 있다. 예를 들어 전압 생성부(110)는 선택된 제1 메모리 블럭(141)에 대응하는 제1 글로벌 워드라인들(GWLs_A) 및 제1 글로벌 선택라인들(GDSL_A, GSSL_A)에 동작 전압들을 인가한다. 전압 생성부(110)는 비 선택된 제2 메모리 블럭(142)에 대응하는 제2 글로벌 워드라인들(GWLs_B) 및 제2 글로벌 선택라인들(GDSL_B, GSSL_B)에 보상 전압을 인가할 수 있다. 제2 글로벌 워드라인들(GWLs_B)에 인가되는 보상 전압은 양의 전압일 수 있으며, 예를 들면 보상 전압은 0V 이상 4V 이하에서 설정될 수 있다. 제2 글로벌 선택라인들(GDSL_B, GSSL_B)에 인가되는 보상 전압은 0V의 전압일 수 있다.
4) 비 선택된 메모리 블럭에 대응하는 스위칭부에 비선택 제어 전압 인가(S240)
비 선택된 제2 메모리 블럭(142)에 대응하는 제2 스위칭부(122)에 비선택 제어 전압(CS_B)이 인가된다. 이때, 선택된 제1 메모리 블럭(141)에 대응하는 제1 스위칭부(121)에는 제어 로직(150)에서 출력되는 고전압의 선택 제어 전압(CS_A)이 인가될 수 있다. 비선택 제어 전압(CS_B)은 보상 전압보다 높은 레벨을 갖도록 설정되는데, 예를 들면, 비선택 제어 전압(CS_B)은 4V로 설정될 수 있다.
5) 선택된 메모리 블럭에 동작 전압 인가(S250)
리드 동작시 제1 메모리 블럭(141)과 제2 메모리 블럭(142)이 공유하는 공통 소스 라인에는 0V의 전압이 인가되고, 제1 메모리 블럭(141)과 제2 메모리 블럭(142)이 공유하는 비트라인들은 프리차지된다.
제1 메모리 블럭(141)이 선택된 메모리 블럭이고 제2 메모리 블럭(142)이 비 선택된 메모리 블럭인 경우, 블럭 디코더(160)는 로우 어드레스(ADDR)에 응답하여 고전압 레벨을 갖는 블럭 패스 신호(BLKWL)를 생성한다.
제1 패스부(131)는 블럭 패스 신호(BLKWL)에 응답하여 제1 서브 글로벌 워드라인들(GWLs_A1)을 제1 메모리 블럭(141)의 제1 워드라인들(WLs_A)과 전기적으로 연결하고, 제1 서브 글로벌 선택라인들(GDSL_A1, GSSL_A1)과 제1 메모리 블럭(141)의 선택라인들(DSL_A, SSL_A)을 전기적으로 연결한다.
제2 패스부(132)는 블럭 패스 신호(BLKWL)에 응답하여 제2 서브 글로벌 워드라인들(GWLs_B1)을 제2 메모리 블럭(142)의 제2 워드라인들(WLs_B)과 전기적으로 연결하고, 제2 서브 글로벌 선택라인들(GDSL_B1, GSSL_B1)과 제2 메모리 블럭(142)의 제2 선택라인들(DSL_B, SSL_B)을 전기적으로 연결한다.
이때 선택된 제1 메모리 블럭(141)의 제1 워드라인들(WLs_A)에는 리드 전압 및 패스 전압이 인가되고, 제1 선택라인들(DSL_A, SSL_A)에는 선택 트랜지스터 제어 전압이 인가된다. 비 선택된 제2 메모리 블럭(142)의 제2 워드라인들(WLs_B)에는 0V 내지 4V의 보상 전압이 인가되고, 제2 선택라인들(DSL_B, SSL_B)에는 0V의 보상 전압이 인가된다.
제2 선택라인들(DSL_B, SSL_B)에는 0V의 보상 전압이 인가되어 드레인 및 소오스 선택 트랜지스터들의 하부 채널에서 누설 전류(예컨대, GIDL) 발생에 의한 핫홀(hot hole)이 생성되는 것이 억제될 수 있다. 또한 제2 워드라인들(WLs_B)에 0V 내지 4V의 보상 전압이 인가되므로, 메모리 블럭의 채널 내로 핫홀이 트랩(trap)되는 현상이 개선될 수 있다.
하기 ‘표 2’는 하나의 블럭 패스 신호를 공유하는 패스부들에 대응하는 다수의 메모리 블럭들 중 선택된 메모리 블럭과 비 선택된 메모리 블럭의 워드라인들 및 선택라인들의 전위 상태를 나타내는 표이다.
선택된 메모리 블럭 비 선택된 메모리 블럭
서브 글로벌 라인 블럭 패스신호 로컬 라인 서브 글로벌 라인 블럭 패스 신호 로컬 라인
GSSL/SSL Vssl 고전압 Vssl 0V 고전압 0V
GDSL/DSL Vdsl Vdsl 0V 0V
GWLs/WLs 리드전압 또는 패스전압 리드전압 또는 패스전압 보상전압 보상전압
‘표 2’와 같이 하나의 블럭 패스 신호를 공유하는 패스부들에 대응하는 다수의 메모리 블럭들 중 선택된 메모리 블럭의 워드라인들에는 리드 전압 및 패스 전압이 인가되고, 선택라인들에는 양전압의 선택 트랜지스터 제어 전압들(Vssl 및 Vdsl)이 인가될 수 있다. 특히, 상술한 바와 같이 비 선택된 메모리 블럭의 워드라인들에 0V 내지 4V 레벨을 갖는 보상전압이 인가될 수 있고, 선택라인들에는 0V의 보상 전압이 인가될 수 있다. 따라서 선택된 메모리 블럭의 리드 동작 시 비선택된 메모리 블럭에서는 드레인 및 소스 선택 트랜지스터의 하부 채널에서 핫홀이 발생되는 것이 억제될 수 있고, 메모리 블럭의 채널 내로 핫홀이 트랩되는 현상이 개선될 수 있으며, 제2 메모리 블럭(242) 내의 스트링들을 통해 흐르는 누설 전류가 감소될 수 있다.
도 4는 본 발명의 다른 실시 예에 따른 반도체 메모리 장치를 설명하기 위한 블럭도이다.
도 4를 참조하면, 반도체 메모리 장치(200)는 전압 생성부(210), 스위칭 회로(220), 패스 회로(230), 메모리부(240), 제어 로직(250), 블럭 디코더(260) 및 선택라인 조절 회로(270)를 포함할 수 있다.
전압 생성부(210)는 리드 동작 시 제어 로직(250)으로부터 출력된 동작 신호에 응답하여 다양한 레벨을 갖는 동작 전압들을 생성하고, 동작 전압들을 글로벌 워드라인들 및 글로벌 선택라인들로 출력한다. 예를 들어 동작 전압들은 리드 전압, 패스 전압, 선택 트랜지스터 제어 전압 및 보상 전압 등을 포함할 수 있다. 전압 생성부(210)는 다양한 레벨을 갖는 동작 전압들을 제1 글로벌 워드라인들(GWLs_A), 제1 글로벌 선택라인들(GDSL_A, GSSL_A), 제2 글로벌 워드라인들(GWLs_B) 및 제2 글로벌 선택라인들(GDSL_B, GSSL_B)로 전송한다. 예를 들어 메모리부(240)의 제1 및 제2 메모리 블럭(241, 242) 중 선택된 메모리 블럭이 제1 메모리 블럭(241)인 경우, 전압 생성부(210)는 제1 메모리 블럭(241)에 대응하는 제1 글로벌 워드라인들(GWLs_A) 및 제1 글로벌 선택라인들(GDSL_A, GSSL_A)에 동작 전압들을 전송하고, 비 선택된 제2 메모리 블럭(242)에 대응하는 제2 글로벌 워드라인들(GWLs_B) 및 제2 글로벌 선택라인들(GDSL_B, GSSL_B)에는 0V의 전압을 전송할 수 있다.
스위칭 회로(220)는 제1 스위칭부(221)와 제2 스위칭부(222)를 포함한다.
제1 스위칭부(221)는 제1 글로벌 워드라인들(GWLs_A) 및 제1 글로벌 선택라인들(GDSL_A, GSSL_A)과 제1 서브 글로벌 워드라인들(GWLs_A1) 및 제1 서브 글로벌 선택라인들(GDSL_A1, GSSL_A1) 사이에 연결된다. 예를 들면, 제1 스위칭부(121)는 선택 제어 전압(CS_A)에 응답하여 턴 온 또는 턴 오프되는 고전압 트랜지스터들로 구성될 수 있다. 제1 스위칭부(221)는 제어 로직(250)에서 출력되는 선택 제어 전압(CS_A)에 응답하여 제1 글로벌 워드라인들(GWLs_A)을 통해 입력되는 다수의 동작 전압들을 제1 서브 글로벌 워드라인들(GWLs_A1)로 전송하거나, 제1 서브 글로벌 워드라인들(GWLs_A1)을 플로팅시키고, 제1 글로벌 선택라인들(GDSL_A, GSSL_A)을 통해 입력되는 다수의 동작 전압들을 제1 서브 글로벌 선택라인들(GDSL_A1, GSSL_A1)로 전송하거나, 제1 서브 글로벌 선택라인들(GDSL_A1, GSSL_A1)을 플로팅시킨다. 선택 제어 전압(CS_A)은 제1 글로벌 워드라인들(GWLs_A) 및 제1 글로벌 선택라인들(GDSL_A, GSSL_A)을 통해 입력되는 다수의 동작 전압들보다 전위 레벨이 높은 고전압이거나 0V의 전압일 수 있다.
제2 스위칭부(222)는 제2 글로벌 워드라인들(GWLs_B) 및 제2 글로벌 선택라인들(GDSL_B, GSSL_B)과 제2 서브 글로벌 워드라인들(GWLs_B1) 및 제2 서브 글로벌 선택라인들(GDSL_B1, GSSL_B1) 사이에 연결된다. 예를 들면, 제2 스위칭부(222)는 비선택 제어 전압(CS_B)에 응답하여 턴 온 또는 턴 오프되는 고전압 트랜지스터들로 구성될 수 있다. 제2 스위칭부(222)는 제어 로직(250)에서 출력되는 비선택 제어 전압(CS_B)에 응답하여 제2 글로벌 워드라인들(GWLs_B)을 통해 입력되는 다수의 동작 전압들을 제2 서브 글로벌 워드라인들(GWLs_B1)로 전송하거나, 제2 서브 글로벌 워드라인들(GWLs_B1)을 플로팅시키고, 제2 글로벌 선택라인들(GDSL_B, GSSL_B)을 통해 입력되는 다수의 동작 전압들을 제2 서브 글로벌 선택라인들(GDSL_B1, GSSL_B1)로 전송하거나, 제2 서브 글로벌 선택라인들(GDSL_B1, GSSL_B1)을 플로팅시킨다. 비선택 제어 전압(CS_B)은 제2 글로벌 워드라인들(GWLs_B) 및 제2 글로벌 선택라인들(GDSL_B, GSSL_B)을 통해 입력되는 다수의 동작 전압들보다 전위 레벨이 높은 고전압이거나 0V의 전압일 수 있다.
리드 동작 시 제1 메모리 블럭(241)과 제2 메모리 블럭(242) 중 제1 메모리 블럭(241)이 선택된 경우, 제1 스위칭부(221)는 제어 로직(250)에서 출력되는 선택 제어 전압(CS_A)에 응답하여 제1 글로벌 워드라인들(GWLs_A)을 통해 입력되는 다수의 동작 전압들을 제1 서브 글로벌 워드라인들(GWLs_A1)로 전송하고, 제1 글로벌 선택라인들(GDSL_A, GSSL_A)을 통해 입력되는 다수의 동작 전압들을 제1 서브 글로벌 선택라인들(GDSL_A1, GSSL_A1)로 전송한다. 비 선택된 제2 메모리 블럭(242)에 대응하는 제2 스위칭부(222)는 비선택 제어 전압(CS_B)에 응답하여 제2 서브 글로벌 워드라인들(GWLs_B1) 및 제2 서브 글로벌 선택라인들(GDSL_B1, GSSL_B1)을 플로팅시킨다. 즉, 스위칭 회로(220)는 비 선택된 메모리 블럭에 대응하는 서브 글로벌 워드라인들 및 서브 글로벌 선택라인들을 플로팅시킨다.
패스 회로(230)는 제1 패스부(231) 및 제2 패스부(232)를 포함한다.
제1 패스부(231)는 블럭 디코더(260)에서 출력되는 블럭 패스 신호(BLKWL)에 응답하여 제1 서브 글로벌 워드라인들(GWLs_A1)을 제1 메모리 블럭(241)의 제1 워드라인들(WLs_A)을 전기적으로 연결하고, 제1 서브 글로벌 선택라인들(GDSL_A1, GSSL_A1)과 제1 메모리 블럭(241)의 제1 선택라인들(DSL_A, SSL_A)을 전기적으로 연결한다.
제2 패스부(232)는 블럭 디코더(260)에서 출력되는 블럭 패스 신호(BLKWL)에 응답하여 제2 서브 글로벌 워드라인들(GWLs_B1)과 제2 메모리 블럭(142)의 제2 워드라인들(WLs_B)을 전기적으로 연결하고, 제2 서브 글로벌 선택라인들(GDSL_B1, GSSL_B1)과 제2 메모리 블럭(242)의 제2 선택라인들(DSL_B, SSL_B)을 전기적으로 연결한다.
제1 및 제2 패스부(231, 232)는 하나의 블럭 디코더(260)를 공유한다. 따라서 하나의 동일한 블럭 패스 신호(BLKWL)에 응답하여 제1 서브 글로벌 워드라인들(GWLs_A1)을 제1 메모리 블럭(241)의 제1 워드라인들(WLs_A)과 전기적으로 연결하고, 제1 서브 글로벌 선택라인들(GDSL_A1, GSSL_A1)과 제1 메모리 블럭(241)의 선택라인들(DSL_A, SSL_A)을 전기적으로 연결하며, 제2 서브 글로벌 워드라인들(GWLs_B1)을 제2 메모리 블럭(242)의 제2 워드라인들(WLs_B)과 전기적으로 연결하고, 제2 서브 글로벌 선택라인들(GDSL_B1, GSSL_B1)과 제2 메모리 블럭(242)의 제2 선택라인들(DSL_B, SSL_B)을 전기적으로 연결한다. 제1 및 제2 패스부(231, 232)는 블럭 패스 신호(BLKWL)에 응답하여 턴 온 또는 턴 오프되는 다수의 고전압 트랜지스터들을 포함할 수 있다.
메모리부(240)는 제1 메모리 블럭(241) 및 제2 메모리 블럭(242)을 포함한다. 제1 메모리 블럭(241) 및 제2 메모리 블럭(242) 각각은 다수의 메모리 셀들을 포함한다. 예를 들면, 다수의 메모리 셀들은 불휘발성 메모리 셀들일 수 있다. 다수의 메모리 셀들은 동일 워드라인에 연결된 메모리 셀들을 하나의 페이지로 정의된다. 또한 제1 메모리 블럭(241) 및 제2 메모리 블럭(242) 각각은 다수의 스트링들을 포함한다. 제1 메모리 블럭(241) 및 제2 메모리 블럭(242)은 공통 소스 라인 및 비트라인들을 공유하도록 구성될 수 있다.
제어 로직(250)은 외부에서 입력되는 커맨드(CMD)에 응답하여 전압 생성부(210) 및 스위칭 회로(220)를 제어한다. 예를 들어 리드 동작과 관련된 리드 커맨드가 입력되면, 제어 로직(250)은 다양한 동작 전압들이 생성되도록 전압 생성부(210)를 제어하고, 메모리부(240)의 선택된 메모리 블럭과 비 선택된 메모리 블럭에 대응하는 제1 스위칭부(221) 및 제2 스위칭부(222)를 제어하기 위한 선택 제어 전압(CS_A) 및 비선택 제어 전압(CS_B)를 출력한다.
블럭 디코더(260)는 로우 어드레스(ADDR)에 대응하는 메모리 블럭이 제1 메모리 블럭(241) 또는 제2 메모리 블럭(242)일 경우 고전압 레벨을 갖는 블럭 패스 신호(BLKWL)를 생성하여 출력한다. 로우 어드레스(ADDR)는 제어 로직(250)에서 출력될 수 있다.
선택라인 조절 회로(270)는 제1 소오스 선택라인 조절부(271), 제1 드레인 선택라인 조절부(272), 제2 소오스 선택라인 조절부(273) 및 제2 드레인 선택라인 조절부(274)를 포함한다.
제1 소오스 선택라인 조절부(271)는 제1 메모리 블럭(241)에 대응되며, 제1 메모리 블럭(241)에 연결된 제1 소오스 선택라인(SSL_A)의 전위 레벨을 조절한다. 예를 들어 리드 동작 시 제1 메모리 블럭(241)이 비 선택된 메모리 블럭인 경우 제1 소오스 선택라인 조절부(271)는 제1 메모리 블럭(241)의 제1 소오스 선택라인(SSL_A)을 디스차지하여 제1 소오스 선택라인(SSK_A)의 전위 레벨을 0V가 되도록 조절한다.
제1 드레인 선택라인 조절부(272)는 제1 메모리 블럭(241)에 대응하며, 제1 메모리 블럭(241)에 연결된 제1 드레인 선택라인(DSL_A)의 전위 레벨을 조절한다. 예를 들어 리드 동작 시 제1 메모리 블럭(241)이 비 선택된 메모리 블럭인 경우 제1 드레인 선택라인 조절부(272)는 제1 메모리 블럭(241)의 제1 드레인 선택라인(DSL_A)을 디스차지하여 제1 드레인 선택라인(DSL_A)의 전위 레벨을 0V가 되도록 조절한다.
제2 소오스 선택라인 조절부(273)는 제2 메모리 블럭(242)에 대응하며, 제2 메모리 블럭(242)에 연결된 제2 소오스 선택라인(SSL_B)의 전위 레벨을 조절한다. 예를 들어 리드 동작 시 제2 메모리 블럭(242)이 비 선택된 메모리 블럭인 경우 제2 소오스 선택라인 조절부(273)는 제2 메모리 블럭(242)의 제2 소오스 선택라인(SSL_B)을 디스차지하여 제2 소오스 선택라인(SSK_B)의 전위 레벨을 0V가 되도록 조절한다.
제2 드레인 선택라인 조절부(274)는 제2 메모리 블럭(242)에 대응하며, 제2 메모리 블럭(242)에 연결된 제2 드레인 선택라인(DSL_B)의 전위 레벨을 조절한다. 예를 들어 리드 동작 시 제2 메모리 블럭(242)이 비 선택된 메모리 블럭인 경우 제2 드레인 선택라인 조절부(274)는 제2 메모리 블럭(242)의 제2 드레인 선택라인(DSL_B)을 디스차지하여 제2 드레인 선택라인(DSL_B)의 전위 레벨을 0V가 되도록 조절한다.
선택라인 조절 회로(270)는 제어 로직(250)에 의해 제어될 수 있다.
도 5는 도 4에 도시된 반도체 메모리 장치의 동작을 설명하기 위한 순서도이다.
도 4 및 도 5를 참조하여 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작을 설명하면 다음과 같다.
본 발명의 실시 예에서는 제1 및 제2 메모리 블럭(241, 242) 중 제1 메모리 블럭(241)이 선택된 메모리 블럭인 경우를 예를 설명하도록 한다.
1) 리드 커맨드 입력(S310)
외부로부터 리드 동작에 관련된 리드 커맨드(CMD)가 입력되면, 제어 로직(250)은 전압 생성부(210) 및 스위칭 회로(220)를 제어하기 위한 제어 신호 및 제어 전압들을 생성한다.
2) 동작 전압 생성(S320)
전압 생성부(210)는 제어 로직(250)의 제어에 따라 리드 동작을 위한 다양한 레벨을 갖는 동작 전압들을 생성한다. 예를 들어 동작 전압들은 리드 전압, 패스 전압, 선택 트랜지스터 제어 전압 및 보상 전압 등을 포함할 수 있다. 전압 생성부(210)는 다수의 동작 전압들을 제1 글로벌 워드라인들(GWLs_A) 및 제1 글로벌 선택라인들(GDSL_A, GSSL_A)로 전송할 수 있다. 또한 전압 생성부(210)는 제2 글로벌 워드라인들(GWLs_B) 및 제2 글로벌 선택라인들(GDSL_B, GSSL_B)에 0V의 전압을 전송할 수 있다.
3) 비 선택된 메모리 블럭에 대응하는 스위칭부에 비선택 제어 전압 인가(S330)
비 선택된 제2 메모리 블럭(242)에 대응하는 제2 스위칭부(222)에 비선택 제어 전압(CS_B)이 인가된다. 이때, 선택된 제1 메모리 블럭(241)에 대응하는 제1 스위칭부(221)에는 제어 로직(250)에서 출력되는 고전압의 선택 제어 전압(CS_A)이 인가될 수 있다. 비선택 제어 전압(CS_B)은 0V로 설정될 수 있다.
4) 비 선택된 메모리 블럭에 대응하는 글로벌 워드라인들을 플로팅(S340)
비 선택된 제2 메모리 블럭(242)에 대응하는 제2 스위칭부(222)는 제어 로직(250)에서 출력되는 비선택 제어 전압(CS_B)에 응답하여 비 선택된 제2 메모리 블럭(242)에 대응하는 제2 서브 글로벌 워드라인들(GWLs_B1) 및 제2 서브 글로벌 선택라인들(GDSL_B1, GSSL_B1)을 플로팅시킨다. 예를 들어 제1 스위칭부(221)는 제어 로직(250)에서 출력되는 고전압을 갖는 선택 제어 전압(CS_A)에 응답하여 제1 글로벌 워드라인들(GWLs_A) 및 제1 글로벌 선택라인들(GDSL_A, GSSL_A)을 통해 입력되는 다수의 동작 전압들을 제1 서브 글로벌 워드라인들(GWLs_A1) 및 제1 서브 글로벌 선택라인들(GDSL_A1, GSSL_A1)로 전송할 수 있다. 제2 스위칭부(122)는 0V의 비선택 제어 전압(CS_B)에 응답하여 턴 오프되며, 제2 서브 글로벌 워드라인들(GWLs_B1) 및 제2 서브 글로벌 선택라인들(GDSL_B1, GSSL_B1)을 플로팅시킨다.
5) 비 선택된 메모리 블럭의 선택라인들에 보상 전압 인가(S350)
비 선택된 제2 메모리 블럭(242)에 대응하는 제2 소오스 선택라인 조절부(273)는 제2 메모리 블럭(242)의 제2 소오스 선택라인(SSL_B)에 보상 전압을 인가하며, 제2 드레인 선택라인 조절부(274)는 제2 메모리 블럭(242)의 제2 드레인 선택라인(DSL_B)에 보상 전압을 인가할 수 있다. 보상 전압은 0V의 전압일 수 있다.
6) 선택된 메모리 블럭에 동작 전압 인가(S360)
리드 동작시 제1 메모리 블럭(241)과 제2 메모리 블럭(242)이 공유하는 공통 소스 라인에는 0V의 전압이 인가되고, 제1 메모리 블럭(241)과 제2 메모리 블럭(242)이 공유하는 비트라인들은 프리차지된다.
제1 메모리 블럭(241)이 선택된 메모리 블럭이고 제2 메모리 블럭(242)이 비 선택된 메모리 블럭일 경우, 블럭 디코더(260)는 로우 어드레스(ADDR)에 응답하여 고전압 레벨을 갖는 블럭 패스 신호(BLKWL)를 생성한다.
제1 패스부(231)는 블럭 패스 신호(BLKWL)에 응답하여 제1 서브 글로벌 워드라인들(GWLs_A1)을 제1 메모리 블럭(241)의 제1 워드라인들(WLs_A)과 전기적으로 연결하고, 제1 서브 글로벌 선택라인들(GDSL_A1, GSSL_A1)과 제1 메모리 블럭(241)의 제1 선택라인들(DSL_A, SSL_A)을 전기적으로 연결한다.
제2 패스부(232)는 블럭 패스 신호(BLKWL)에 응답하여 제2 서브 글로벌 워드라인들(GWLs_B1)을 제2 메모리 블럭(242)의 제2 워드라인들(WLs_B)과 전기적으로 연결하고, 제2 서브 글로벌 선택라인들(GDSL_B1, GSSL_B1)과 제2 메모리 블럭(242)의 제2 선택라인들(DSL_B, SSL_B)을 전기적으로 연결한다.
이때 선택된 제1 메모리 블럭(241)의 제1 워드라인들(WLs_A)에는 리드 전압 및 패스 전압이 인가되고, 제1 선택라인들(DSL_A, SSL_A)에는 선택 트랜지스터 제어 전압이 인가된다. 비 선택된 제2 메모리 블럭(242)의 제2 워드라인들(WLs_B)은 플로팅 상태가 된다.
플로팅 상태의 제2 워드라인들(WLs_B)은 주변의 배선 및 단자들과의 캐패시터 커플링(capacitor coupling)에 의해 전위 레벨이 상승할 수 있다. 제2 워드라인들(WLs_B)의 전위 레벨이 캐패시터 커플링에 의해 0V 이상으로 상승할 경우, 드레인 및 소오스 선택 트랜지스터의 하부 채널에서 누설 전류(예컨대, GIDL) 발생에 의한 핫홀(hot hole)이 생성되는 것이 억제될 수 있다. 따라서 비 선택된 메모리 블럭의 채널 내로 핫홀이 유입되어 트랩되는 현상이 개선될 수 있다. 또한 제2 메모리 블럭(242)의 제2 드레인 선택라인(DSL_B) 및 소스 선택라인(SSL_B)은 선택라인 조절 회로(270)에 의해 0V의 전압이 인가되어 제2 메모리 블럭(242)의 드레인 선택 트랜지스터들 및 소스 선택 트랜지스터들이 턴 오프된다. 따라서 제2 메모리 블럭(242) 내의 스트링들을 통해 흐르는 누설 전류가 감소할 수 있다.
하기 ‘표 3’은 하나의 블럭 패스 신호를 공유하는 패스부들에 대응하는 다수의 메모리 블럭들 중 선택된 메모리 블럭과 비 선택된 메모리 블럭의 워드라인들 및 선택라인들의 전위 상태를 나타내는 표이다.
선택된 메모리 블럭 비 선택된 메모리 블럭
서브 글로벌 라인 블럭 패스신호 로컬 라인 서브 글로벌 라인 블럭 패스 신호 로컬 라인
GSSL/SSL Vssl 고전압 Vssl 플로팅 고전압 0V
GDSL/DSL Vdsl Vdsl 플로팅 0V
GWLs/WLs 리드전압 또는 패스전압 리드전압 또는 패스전압 플로팅 플로팅
‘표 3’과 같이 하나의 블럭 패스 신호를 공유하는 패스부들에 대응하는 다수의 메모리 블럭들 중 선택된 메모리 블럭의 워드라인들에는 리드 전압 및 패스 전압이 인가되고, 선택라인들에는 양전압의 선택 트랜지스터 제어 전압들(Vssl 및 Vdsl)이 인가될 수 있다. 특히, 상술한 바와 같이 비 선택된 메모리 블럭의 워드라인들은 플로팅 상태가 되고, 선택라인들에는 0V의 전압이 인가되므로, 선택된 메모리 블럭의 리드 동작 시 비선택된 메모리 블럭에서는 소스 선택 트랜지스터의 하부 채널에서 핫홀이 발생되는 것이 억제되고, 선택 트랜지스터들이 턴 오프되어 누설 전류가 감소할 수 있다.
도 6은 본 발명의 다른 실시 예에 따른 반도체 메모리 장치를 설명하기 위한 블럭도이다.
도 6을 참조하면, 반도체 메모리 장치(300)는 전압 생성부(310), 패스 회로(320), 선택라인 스위칭 회로(330), 메모리부(340), 제어 로직(350) 및 블럭 디코더(360)를 포함할 수 있다.
전압 생성부(310)는 리드 동작 시 제어 로직(350)으로부터 출력된 동작 신호에 응답하여다양한 레벨을 갖는 동작 전압들을 생성하고, 동작 전압들을 글로벌 워드라인들 및 글로벌 선택라인들로 출력한다. 예를 들어 동작 전압들은 리드 전압, 패스 전압, 선택 트랜지스터 제어 전압 및 보상 전압 등을 포함할 수 있다. 전압 생성부(310)는 다양한 레벨을 갖는 동작 전압들을 제1 글로벌 워드라인들(GWLs_A), 제1 글로벌 선택라인들(GDSL_A, GSSL_A), 제2 글로벌 워드라인들(GWLs_B) 및 제2 글로벌 선택라인들(GDSL_B, GSSL_B)로 전송한다. 예를 들어 메모리부(340)의 제1 및 제2 메모리 블럭(341, 342) 중 선택된 메모리 블럭이 제1 메모리 블럭(341)인 경우, 전압 생성부(310)는 제1 메모리 블럭(341)에 대응하는 제1 글로벌 워드라인들(GWLs_A) 및 제1 글로벌 선택라인들(GDSL_A, GSSL_A)에 다수의 동작 전압들을 전송하고, 비 선택된 제2 메모리 블럭(342)에 대응하는 제2 글로벌 워드라인들(GWLs_B) 및 제2 글로벌 선택라인들(GDSL_B, GSSL_B)에는 0V의 전압을 전송하거나 동작 전압들보다 낮은 보상 전압을 전송한다. 보상 전압은 0V 내지 4V 내에서 설정될 수 있다.
패스 회로(320)는 제1 패스부(321) 및 제2 패스부(322)를 포함한다.
제1 패스부(321)는 블럭 디코더(360)에서 출력되는 블럭 패스 신호(BLKWL)에 응답하여 제1 글로벌 워드라인들(GWLs_A)과 제1 메모리 블럭(341)의 제1 워드라인들(WLs_A)을 전기적으로 연결하고, 제1 글로벌 선택라인들(GDSL_A, GSSL_A)과 제1 메모리 블럭(341)에 대응하는 제1 서브 선택라인들(DSL_A, SSL_A)을 전기적으로 연결한다.
제2 패스부(322)는 블럭 디코더(360)에서 출력되는 블럭 패스 신호(BLKWL)에 응답하여 제2 글로벌 워드라인들(GWLs_B)과 제2 메모리 블럭(342)의 제2 워드라인들(WLs_B)을 전기적으로 연결하고, 제2 글로벌 선택라인들(GDSL_B, GSSL_B)과 제2 메모리 블럭(342)에 대응하는 제2 서브 선택라인들(DSL_B, SSL_B)을 전기적으로 연결한다.
제1 및 제2 패스부(321, 322)는 하나의 블럭 디코더(360)를 공유한다. 따라서 하나의 동일한 블럭 패스 신호(BLKWL)에 응답하여 제1 글로벌 워드라인들(GWLs_A)과 제1 메모리 블럭(341)의 제1 워드라인들(WLs_A)을 전기적으로 연결하고, 제1 글로벌 선택라인들(GDSL_A, GSSL_A)과 제1 메모리 블럭(341)에 대응하는 제1 서브 선택라인들(DSL_A, SSL_A)을 전기적으로 연결하며, 제2 글로벌 워드라인들(GWLs_B)과 제2 메모리 블럭(342)의 제2 워드라인들(WLs_B)을 전기적으로 연결하고, 제2 글로벌 선택라인들(GDSL_B, GSSL_B)과 제2 메모리 블럭(342)에 대응하는 제2 서브 선택라인들(DSL_B, SSL_B)을 전기적으로 연결한다. 제1 및 제2 패스부(321, 322)는 블럭 패스 신호(BLKWL)에 응답하여 턴 온 또는 턴 오프되는 다수의 고전압 트랜지스터들을 포함할 수 있다.
선택라인 스위칭 회로(330)는 제1 드레인 선택라인 스위칭부(331), 제1 소오스 선택라인 스위칭부(332), 제2 드레인 선택라인 스위칭부(333) 및 제2 소오스 선택라인 스위칭부(334)를 포함한다.
제1 드레인 선택라인 스위칭부(331)는 제1 서브 드레인 선택라인(DSL_A)과 제1 메모리 블럭(341)의 제1 드레인 선택라인(DSL_A1) 사이에 연결되어 제1 드레인 선택라인(DSL_A1)의 전위 레벨을 조절한다. 예를 들어 메모리부(340)의 제1 및 제2 메모리 블럭들(341, 342) 중 선택된 메모리 블럭이 제1 메모리 블럭(341)인 경우, 제1 드레인 선택라인 스위칭부(331)는 제어 로직(350)에서 출력되는 드레인 선택 제어 전압(CS_DSL_A)에 응답하여 제1 서브 드레인 선택라인(DSL_A)을 통해 입력되는 동작 전압을 제1 메모리 블럭의 제1 드레인 선택라인(DSL_A1)으로 전송한다.
제1 소오스 선택라인 스위칭부(332)는 제1 서브 소오스 선택라인(SSL_A)과 제1 메모리 블럭(341)의 제1 소오스 선택라인(SSL_A1) 사이에 연결되어 제1 소오스 선택라인(SSL_A1)의 전위 레벨을 조절한다. 예를 들어 메모리부(340)의 제1 및 제2 메모리 블럭들(341, 342) 중 선택된 메모리 블럭이 제1 메모리 블럭(341)인 경우, 제1 소오스 선택라인 스위칭부(332)는 제어 로직(350)에서 출력되는 소오스 선택 제어 전압(CS_SSL_A)에 응답하여 제1 서브 소오스 선택라인(SSL_A)을 통해 입력되는 동작 전압을 제1 메모리블럭의 제1 소오스 선택라인(SSL_A1)으로 전송한다.
제2 드레인 선택라인 스위칭부(333)는 제2 서브 드레인 선택라인(DSL_B)과 제2 메모리 블럭(342)의 제2 드레인 선택라인(DSL_B1) 사이에 연결되어 제2 드레인 선택라인(DSL_B1)의 전위 레벨을 조절한다. 예를 들어 메모리부(340)의 제1 및 제2 메모리 블럭들(341, 342) 중 비선택된 메모리 블럭이 제2 메모리 블럭(342)인 경우, 제2 드레인 선택라인 스위칭부(333)는 제어 로직(350)에서 출력되는 드레인 비선택 제어 전압(CS_DSL_B)에 응답하여 제2 드레인 선택라인(DSL_B1)을 플로팅시킨다.
제2 소오스 선택라인 스위칭부(334)는 제2 서브 소오스 선택라인(SSL_B)과 제2 메모리 블럭(342)의 제2 소오스 선택라인(SSL_B1) 사이에 연결되고 제2 소오스 선택라인(SSL_B1)의 전위 레벨을 조절한다. 예를 들어 메모리부(340)의 제1 및 제2 메모리 블럭들(341, 342) 중 선택된 메모리 블럭이 제2 메모리 블럭(342)일 경우, 제2 소오스 선택라인 스위칭부(334)는 제어 로직(350)에서 출력되는 소오스 비선택 제어 전압(CS_SSL_B)에 응답하여 제2 서브 소오스 선택라인(SSL_B)을 통해 입력되는 동작 전압을 제2 메모리 블럭의 제2 소오스 선택라인(SSL_B1)으로 전송하거나 제2 소오스 선택라인(SSL_B1)을 플로팅시킨다.
즉, 선택라인 스위칭 회로(330)는 비 선택된 메모리 블럭의 드레인 선택라인 및 소오스 선택라인을 선택적으로 플로팅시킬 수 있다.
선택 라인 스위칭 회로(330)는 제어 로직(350)에 의해 제어될 수 있다.
메모리부(340)는 제1 메모리 블럭(341) 및 제2 메모리 블럭(342)을 포함한다. 제1 메모리 블럭(341) 및 제2 메모리 블럭(342) 각각은 다수의 메모리 셀들을 포함한다. 예를 들면, 다수의 메모리 셀들은 불휘발성 메모리 셀들일 수 있다. 다수의 메모리 셀들은 동일 워드라인에 연결된 메모리 셀들을 하나의 페이지로 정의된다. 또한 제1 메모리 블럭(341) 및 제2 메모리 블럭(342) 각각은 다수의 스트링들을 포함한다. 제1 메모리 블럭(341) 및 제2 메모리 블럭(342)은 공통 소스 라인 및 비트라인들을 공유하도록 구성될 수 있다.
제어 로직(350)은 외부에서 입력되는 커맨드(CMD)에 응답하여 전압 생성부(310) 및 선택라인 스위칭 회로(330)를 제어한다. 예를 들어 리드 동작과 관련된 리드 커맨드가 입력되면, 제어 로직(350)은 다양한 동작 전압들이 생성되도록 전압 생성부(310)를 제어하고, 메모리부(340)의 선택된 메모리 블럭과 비 선택된 메모리 블럭에 대응하는 제1 드레인 선택라인 스위칭부(331), 제1 소오스 선택라인 스위칭부(332), 제2 드레인 선택라인 스위칭부(333) 및 제2 소오스 선택라인 스위칭부(334)를 제어하기 위한 드레인 선택 제어 전압(CS_DSL_A), 소오스 선택 제어 전압(CS_SSL_A), 드레인 비선택 제어 전압(CS_DSL_B) 및 소오스 비선택 제어 전압(CS_SSL_B)을 출력어한다.
블럭 디코더(360)는 로우 어드레스(ADDR)에 대응하는 메모리 블럭이 제1 메모리 블럭(341) 또는 제2 메모리 블럭(342)일 경우 고전압 레벨을 갖는 블럭 패스 신호(BLKWL)를 생성하여 출력한다. 로우 어드레스(ADDR)는 제어 로직(350)에서 출력될 수 있다.
제1 그룹(GRA)은 제1 패스부(321), 제1 드레인 선택라인 스위칭부(331), 제1 소오스 선택라인 스위칭부(332) 및 제1 메모리 블럭(341)을 포함한다.
제2 그룹(GRB)은 제2 패스부(322), 제2 드레인 선택라인 스위칭부(333), 제2 소오스 선택라인 스위칭부(334) 및 제2 메모리 블럭(342)을 포함한다.
도 7은 도 6에 도시된 반도체 메모리 장치의 제2 그룹을 구체적으로 설명하기 위한 회로도이다.
도 6의 제1 그룹(GRA)과 제2 그룹(GRB)은 서로 동일한 구조를 가지므로, 설명의 편의를 위해 제2 그룹(GRB)을 상세히 설명하도록 하며, 이때 제2 그룹(GRB)은 비 선택된 메모리에 대응하는 경우로 설명하도록 한다.
제2 그룹(GRB)은 제2 패스부(322), 제2 드레인 선택라인 스위칭부(333), 제2 소오스 선택라인 스위칭부(334) 및 제2 메모리 블럭(342)을 포함한다.
제2 패스부(322)는 블럭 디코더(360)에서 출력되는 블럭 패스 신호(BLKWL)에 응답하여 제2 글로벌 워드라인들(GWLs_B)과 제2 서브 워드라인들(WLs_B)을 전기적으로 연결하고, 제2 글로벌 선택라인들(GDSL_B, GSSL_B)과 제2 서브 선택라인들(DSL_B, SSL_B)을 전기적으로 연결하는 다수의 고전압 트랜지스터들을 포함할 수 있다.
제2 드레인 선택라인 스위칭부(333)는 제1 트랜지스터(Tr1)를 포함할 수 있다. 제1 트랜지스터(Tr1)는 제2 서브 드레인 선택라인(DSL_B)과 제2 메모리 블럭(342)의 제2 드레인 선택라인(DSL_B1) 사이에 연결되며, 드레인 비선택 제어 전압(CS_DSL_B)에 응답하여 제2 드레인 선택라인(DSL_B1)을 플로팅시킨다.
제2 소오스 선택라인 스위칭부(334)는 제2 트랜지스터(Tr2)를 포함한다.
제2 트랜지스터(Tr2)는 제2 서브 소오스 선택라인(SSL_B)과 제2 메모리 블럭(342)의 제2 소오스 선택라인(SSL_B1) 사이에 연결되며, 소오스 비선택 제어 전압(CS_SSL_B)에 응답하여 소오스 선택 트랜지스터(SST)의 게이트에 제2 소오스 선택라인(SSL_B1)을 통해 전송되는 보상 전압을 인가하거나 제2 소오스 선택라인(SSL_B)을 플로팅시킨다.
예를 들어 제2 메모리 블럭(342)이 리드 동작 시 비 선택된 메모리 블럭인 경우, 제1 트랜지스터(Tr1) 및 제2 트랜지스터(Tr2)는 각각 드레인 비선택 제어 전압(CS_DSL_B) 및 소오스 비선택 제어 전압(CS_SSL_B)에 응답하여 턴 오프(turn off)되며, 이에 따라 제2 드레인 선택라인(DSL_B1) 및 제2 소오스 선택라인(SSL_B1)은 플로팅된다. 드레인 비선택 제어 전압(CS_DSL_B) 및 소오스 비선택 제어 전압(CS_SSL_B)은 0V의 전압일 수 있다.
다른 예로 제2 메모리 블럭(342)이 리드 동작 시 비 선택된 메모리 블럭인 경우, 제1 트랜지스터(Tr1)는 드레인 비선택 제어 전압(CS_DSL_B)에 응답하여 턴 오프되고, 이로 인해 제2 드레인 선택라인(DSL_B1)이 플로팅된다. 제2 트랜지스터(Tr2)는 소오스 비선택 제어 전압(CS_SSL_B)에 응답하여 턴 온(turn on)되며 제2 소오스 선택라인(SSL_B)을 통해 전송되는 0V의 보상 전압을 소오스 선택 트랜지스터(SST)의 게이트에 인가하여 소오스 선택 트랜지스터(SST)를 턴 오프시킨다. 드레인 비선택 제어 전압(CS_DSL_B)은 0V의 전압일 수 있으며 소오스 비선택 제어 전압(CS_SSL_B)은 0V 내지 4V의 전압일 수 있다.
제2 메모리 블럭(342)은 공통 소스 라인(CSL)과 다수의 비트라인들(BL1 내지 BLm) 사이에 각각 연결된 다수의 스트링들(ST1 내지 STm)을 포함한다.
다수의 스트링들(ST1 내지 STm) 각각은 서로 동일한 구조를 갖는다. 제1 스트링(ST1)은 공통 소스 라인(CSL)과 비트라인(BL1) 사이에 직렬 연결된 소스 선택 트랜지스터(SST), 다수의 메모리 셀들(MC0 내지 MCn) 및 드레인 선택 트랜지스터(DST)를 포함한다. 다수의 메모리 셀들(MC0 내지 MCn)의 게이트들은 제2 워드라인들(WLs_B)에 각각 연결된다.
도 8은 도 6에 도시된 반도체 메모리 장치의 동작을 설명하기 위한 순서도이다.
도 6, 도 7 및 도 8을 참조하여 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작을 설명하면 다음과 같다.
본 발명의 다른 실시 예는 제1 및 제2 메모리 블럭(341, 342) 중 제1 메모리 블럭(341)을 선택하여 리드 동작을 수행하는 예를 설명하도록 한다.
1) 리드 커맨드 입력(S410)
외부로부터 리드 동작에 관련된 리드 커맨드(CMD)가 입력되면, 제어 로직(350)은 전압 생성부(310) 및 선택라인 스위칭 회로(330)를 제어하기 위한 제어 신호 및 제어 전압들을 생성한다.
2) 동작 전압 생성(S420)
전압 생성부(310)는 제어 로직(350)의 제어에 따라 리드 동작을 위한 다양한 레벨을 갖는 동작 전압들을 생성한다. 예를 들어 동작 전압들은 리드 전압, 패스 전압, 선택 트랜지스터 제어 전압 및 보상 전압 등을 포함할 수 있다. 전압 생성부(310)는 리드 전압, 패스 전압, 선택 트랜지스터 제어 전압 등을 제1 글로벌 워드라인들(GWLs_A) 및 제1 글로벌 선택라인들(GDSL_A, GSSL_A)로 전송할 수 있다. 또한 전압 생성부(310)는 제2 글로벌 워드라인들(GWLs_B) 및 제2 글로벌 선택라인들(GDSL_B, GSSL_B)에 보상 전압들을 전송할 수 있다.
3) 비 선택된 메모리 블럭에 대응하는 글로벌 워드라인들 및 글로벌 선택라인들에 보상 전압 인가(S430)
전압 생성부(310)는 비 선택된 제2 메모리 블럭(342)에 대응하는 제2 글로벌 워드라인들(GWLs_B) 및 글로벌 선택라인들(GDSL_B, GSSL_B)에 보상 전압을 인가할 수 있다. 예를 들어 전압 생성부(310)는 선택된 제1 메모리 블럭(341)에 대응하는 제1 글로벌 워드라인들(GWLs_A) 및 제1 글로벌 선택라인들(GDSL_A, GSSL_A)에 동작 전압들을 인가한다. 전압생성부(310)는 비 선택된 제2 메모리 블럭(342)에 대응하는 제2 글로벌 워드라인들(GWLs_B) 및 제2 글로벌 선택라인들(GDSL_B, GSSL_B)에 보상 전압을 인가할 수 있다. 제2 글로벌 워드라인들(GWLs_B)에 인가되는 보상 전압은 양의 전압일 수 있으며, 일 예로 0V 내지 4V 내에서 설정될 수 있다. 제2 글로벌 선택라인들(GDSL_B, GSSL_B)에 인가되는 보상 전압은 0V의 전압일 수 있다.
4) 비 선택된 메모리 블럭에 대응하는 선택라인 스위칭부에 비선택 제어 전압을 인가하여 선택라인을 플로팅(S440)
비 선택된 제2 메모리 블럭(342)에 대응하는 제2 드레인 선택라인 스위칭부(333) 및 제2 소오스 선택라인 스위칭부(334) 각각에 드레인 비선택 제어 전압(CS_DSL_B) 및 소오스 비선택 제어 전압(CS_SSL_B)이 각각 인가된다. 이때, 선택된 제1 메모리 블럭(341)에 대응하는 제1 드레인 선택라인 스위칭부(331)에는 제어 로직(350)에서 출력되는 고전압의 드레인 선택 제어 전압(CS_DSL_A)이 인가될 수 있고, 제1 소오스 선택라인 스위칭부(332)에는 제어 로직(350)에서 출력되는 고전압의 소오스 선택 제어 전압(CS_SSL_A)이 인가될 수 있다. 비 선택된 제2 메모리 블럭(342)에 대응하는 제2 드레인 선택라인 스위칭부(333)에는 제어 로직(350)에서 출력되는 0V의 드레인 비선택 제어 전압(CS_DSL_B)이 인가될 수 있고, 제2 소오스 선택라인 스위칭부(334)에는 제어 로직(350)에서 출력되는 0V의 소오스 비선택 제어 전압(CS_SSL_B)이 인가될 수 있다. 이에 따라 제2 드레인 선택라인(DSL_B1) 및 제2 소오스 선택라인(SSL_B1)이 플로팅된다.
5) 선택된 메모리 블럭에 동작 전압 인가(S450)
리드 동작시 제1 메모리 블럭(341)과 제2 메모리 블럭(342)이 공유하는 공통 소스 라인에는 0V의 전압이 인가되고, 제1 메모리 블럭(341)과 제2 메모리 블럭(342)이 공유하는 비트라인들은 프리차지된다.
제1 메모리 블럭(341)이 선택된 메모리 블럭이고 제2 메모리 블럭(342)이 비 선택된 메모리 블럭일 경우, 블럭 디코더(360)는 로우 어드레스(ADDR)에 응답하여 고전압 레벨을 갖는 블럭 패스 신호(BLKWL)를 생성한다.
제1 패스부(321)는 블럭 패스 신호(BLKWL)에 응답하여 제1 글로벌 워드라인들(GWLs_A)을 제1 메모리 블럭(341)의 제1 워드라인들(WLs_A)과 전기적으로 연결하고, 제1 글로벌 선택라인들(GDSL_A, GSSL_A)과 제1 서브 선택라인들 (DSL_A, SSL_A)을 전기적으로 연결한다.
제2 패스부(322)는 블럭 패스 신호(BLKWL)에 응답하여 제2 글로벌 워드라인들(GWLs_B)을 제2 메모리 블럭(342)의 제2 워드라인들(WLs_B)과 전기적으로 연결하고, 제2 글로벌 선택라인들(GDSL_B, GSSL_B)과 제2 서브 선택라인들 (DSL_B, SSL_B)을 전기적으로 연결한다.
이때 선택된 제1 메모리 블럭(341)의 제1 워드라인들(WLs_A)에는 리드 전압 및 패스 전압이 인가되고, 제1 선택라인들(DSL_A1, SSL_A1)에는 선택 트랜지스터 제어 전압이 인가된다. 비 선택된 제2 메모리 블럭(342)의 제2 워드라인들(WLs_B)에는 0V 내지 4V 내에서 설정되는 보상 전압이 인가되고, 제2 선택라인들(DSL_B1, SSL_B1)에는 0V의 보상 전압이 인가된다. 이로 인해, 비 선택된 제2 메모리 블럭(342)의 제2 선택라인들(DSL_B1, SSL_B1)은 플로팅 상태가 된다.
플로팅 상태의 제2 선택라인들(DSL_B, SSL_B)은 주변의 배선 및 단자들과의 캐패시터 커플링(capacitor coupling) 현상에 의해 전위 레벨이 상승할 수 있다. 제2 워드라인들(WLs_B) 및 제2 선택라인들(DSL_B1, SSL_B1)의 전위 레벨이 커플링 현상에 의해 0V 이상으로 상승할 경우, 드레인 및 소오스 선택 트랜지스터들의 채널에서 누설전류(예컨대, GIDL) 발생에 의한 핫홀(hot hole)이 생성되는 것이 억제된다. 따라서 비 선택된 메모리 블럭의 채널 내로 핫홀이 유입되어 트랩되는 현상이 개선되며 제2 메모리 블럭(342) 내의 스트링들을 통해 흐르는 누설 전류가 감소할 수 있다.
하기 ‘표 4’는 하나의 블럭 패스 신호를 공유하는 패스부들에 대응하는 다수의 메모리 블럭들 중 선택된 메모리 블럭과 비 선택된 메모리 블럭의 워드라인들 및 선택라인들의 전위 상태를 나타내는 표이다.
선택된 메모리 블럭 비 선택된 메모리 블럭
서브 글로벌 라인 블럭 패스신호 로컬 라인 서브 글로벌 라인 블럭 패스 신호 로컬 라인
GSSL/SSL Vssl 고전압 Vssl 0V 고전압 0V 또는
플로팅
GDSL/DSL Vdsl Vdsl 0V 플로팅
GWLs/WLs 리드전압 또는 패스전압 리드전압 또는 패스전압 0V 또는
보상전압		 0V 또는
보상전압
‘표 4’와 같이 하나의 블럭 패스 신호를 공유하는 패스부들에 대응하는 다수의 메모리 블럭들 중 선택된 메모리 블럭의 워드라인들에는 리드 전압 및 패스 전압이 인가되고, 선택라인들에는 5.5V의 선택 트랜지스터 제어 전압이 인가될 수 있다. 특히, 상술한 바와 같이 비 선택된 메모리 블럭의 워드라인들에 0V 또는 보상 전압이 인가될 수 있고, 선택라인들에는 0V의 보상 전압이 인가되거나 플로팅될 수 있다. 따라서 선택된 메모리 블럭의 리드 동작 시 비선택된 메모리 블럭은 드레인 및 소스 선택 트랜지스터의 하부 채널에서 핫홀이 발생되는 것이 억제되고 메모리 블럭의 채널 내로 핫홀이 트랩되는 현상이 개선될 수 있고, 제2 메모리 블럭(342) 내의 스트링들을 통해 흐르는 누설 전류가 감소할 수 있다.
도 9는 본 발명의 다른 실시 예에 따른 반도체 메모리 장치를 설명하기 위한 블럭도이다.
도 9를 참조하면, 반도체 메모리 장치(400)는 전압 생성부(410), 패스 회로(420), 메모리부(430), 제어 로직(440) 및 블럭 디코더(450)를 포함할 수 있다.
전압 생성부(410)는 리드 동작 시 제어 로직(440)으로부터 출력된 동작 신호에 응답하여 ‘표 4’와 같이 하나의 블럭 패스 신호를 공유하는 패스부들에 대응하는 다수의 메모리 블럭들 중 선택된 메모리 블럭의 워드라인들에는 리드 전압 및 패스 전압이 인가되고, 선택라인들에는 양전압의 선택 트랜지스터 제어 전압들(Vssl 및 Vdsl)이 인가될 수 있다. 특히, 상술한 바와 같이 비 선택된 메모리 블럭의 워드라인들에 0V 또는 보상 전압이 인가될 수 있고, 선택라인들에는 0V의 보상 전압이 인가되거나 플로팅될 수 있다. 따라서 선택된 메모리 블럭의 리드 동작 시 비선택된 메모리 블럭은 드레인 및 소스 선택 트랜지스터의 하부 채널에서 핫홀이 발생되는 것이 억제되고 메모리 블럭의 채널 내로 핫홀이 트랩되는 현상이 개선될 수 있고, 제2 메모리 블럭(342) 내의 스트링들을 통해 흐르는 누설 전류가 감소할 수 있다.
도 9는 본 발명의 다른 실시 예에 따른 반도체 메모리 장치를 설명하기 위한 블럭도이다.
도 9를 참조하면, 반도체 메모리 장치(400)는 전압 생성부(410), 패스 회로(420), 메모리부(430), 제어 로직(440) 및 블럭 디코더(450)를 포함할 수 있다.
전압 생성부(410)는 리드 동작 시 제어 로직(440)으로부터 출력된 동작 신호에 응답하여 다양한 레벨을 갖는 동작 전압들을 생성하고, 동작 전압들을 글로벌 워드라인들 및 글로벌 선택라인들로 출력한다. 예를 들어 동작 전압들은 리드 전압, 패스 전압, 선택 트랜지스터 제어 전압 및 보상 전압 등을 포함할 수 있다. 전압 생성부(410)는 다양한 레벨을 갖는 동작 전압들을 제1 글로벌 워드라인들(GWLs_A) 및 제1 글로벌 선택라인들(GDSL_A, GSSL_A), 제2 글로벌 워드라인들(GWLs_B) 및 제2 글로벌 선택라인들(GDSL_B, GSSL_B)로 전송한다. 예를 들어 메모리부(430)의 제1 및 제2 메모리 블럭(341, 342) 중 선택된 메모리 블럭이 제1 메모리 블럭(341)인 경우, 전압 생성부(410)는 제1 메모리 블럭(341)에 대응하는 제1 글로벌 워드라인들(GWLs_A) 및 제1 글로벌 선택라인들(GDSL_A, GSSL_A)에 다수의 동작 전압들을 전송하고, 비 선택된 제2 메모리 블럭(342)에 대응하는 제2 글로벌 워드라인들(GWLs_B) 및 제2 글로벌 선택라인들(GDSL_B, GSSL_B)에는 0V의 전압을 전송하거나 또는 동작 전압들보다 낮은 보상 전압을 전송한다. 보상 전압은 0V 내지 4V 내에서 설정될 수 있다.
패스 회로(420)는 제1 드레인 선택라인 패스부(421), 제1 워드라인 패스부(422), 제1 소오스 선택라인 패스부(423), 제2 드레인 선택라인 패스부(424), 제2 글로벌 워드라인 패스부(425) 및 제2 소오스 선택라인 패스부(426)를 포함한다.
제1 드레인 선택라인 패스부(421)는 제1 글로벌 드레인 선택라인(GDSL_A)과 제1 메모리 블럭(431)의 제1 드레인 선택라인(DSL_A) 사이에 연결되고 제1 드레인 선택라인(DSL_A)의 전위 레벨을 조절한다. 예를 들어 메모리부(430)의 제1 및 제2 메모리 블럭(431, 432) 중 선택된 메모리 블럭이 제1 메모리 블럭(431)일 경우, 제1 드레인 선택라인 패스부(421)는 제어 로직(440)에서 출력되는 블럭 드레인 선택 제어 전압(BLKDSL_A)에 응답하여 제1 글로벌 드레인 선택라인(GDSL_A)을 통해 인가된 동작 전압을 제1 메모리블럭(431)의 제1 드레인 선택라인(DSL_A)으로 전송한다.
제1 워드라인 패스부(422)는 제1 글로벌 워드라인들(GWLs_A)과 제1 메모리 블럭(431)의 제1 워드라인들(WLs_A) 사이에 연결되고 제1 워드라인들(WLs_A) 전위 레벨을 조절한다. 예를 들어 메모리부(430)의 제1 및 제2 메모리 블럭(431, 432) 중 선택된 메모리 블럭이 제1 메모리 블럭(431)일 경우, 제1 워드라인 패스부(422)는 블럭 디코더(450)에서 출력되는 블럭 패스 신호(BLKWL)에 응답하여 제1 글로벌 워드라인들(GWLs_A)을 통해 입력되는 동작 전압을 제1 메모리 블럭(431)의 제1 워드라인들(WLs_A)로 전송한다.
제1 소오스 선택라인 패스부(423)는 제1 글로벌 소오스 선택라인(GSSL_A)과 제1 메모리 블럭(431)의 제1 소오스 선택라인(SSL_A) 사이에 연결되고 제1 소오스 선택라인(SSL_A)의 전위 레벨을 조절한다. 예를 들어 메모리부(430)의 제1 및 제2 메모리 블럭(431, 432) 중 선택된 메모리 블럭이 제1 메모리 블럭(431)일 경우, 제1 소오스 선택라인 패스부(423)는 제어 로직(440)에서 출력되는 블럭 소오스 선택 제어 전압(BLKSSL_A)에 응답하여 제1 글로벌 소오스 선택라인(GSSL_A)을 통해 입력되는 동작 전압을 제1 메모리 블럭(431)의 제1 소오스 선택라인(SSL_A)으로 전송한다.
제2 드레인 선택라인 패스부(424)는 제2 글로벌 드레인 선택라인(GDSL_B)과 제2 메모리 블럭(432)의 제2 드레인 선택라인(DSL_B) 사이에 연결되고 제2 드레인 선택라인(DSL_B)의 전위 레벨을 조절한다. 예를 들어 메모리부(430)의 제1 및 제2 메모리 블럭(431, 432) 중 비선택된 메모리 블럭이 제2 메모리 블럭(432)일 경우, 제2 드레인 선택라인 패스부(424)는 제어 로직(440)에서 출력되는 블럭 드레인 비선택 제어 전압(BLKDSL_B)에 응답하여 제2 드레인 선택라인(DSL_B)을 플로팅시킨다.
제2 워드라인 패스부(425)는 제2 글로벌 워드라인들(GWLs_B)과 제2 메모리 블럭(432)의 제2 워드라인들(WLs_B) 사이에 연결되고 제2 워드라인들(WLs_B) 전위 레벨을 조절한다. 예를 들어 메모리부(430)의 제1 및 제2 메모리 블럭(431, 432) 중 비선택된 메모리 블럭이 제2 메모리 블럭(432)인 경우, 제2 글로벌 워드라인 패스부(425)는 블럭 디코더(450)에서 출력되는 블럭 패스 신호(BLKWL)에 응답하여 제2 글로벌 워드라인들(GWLs_B)을 통해 입력되는 보상 전압을 제2 메모리 블럭(432)의 제2 워드라인들(WLs_B)로 전송한다.
제2 소오스 선택라인 패스부(426)는 제2 글로벌 소오스 선택라인(GSSL_B)과 제2 메모리 블럭(432)의 제2 소오스 선택라인(SSL_B) 사이에 연결되고 제2 소오스 선택라인(SSL_B)의 전위 레벨을 조절한다. 예를 들어 메모리부(340)의 제1 및 제2 메모리 블럭(431, 432) 중 선택된 메모리 블럭이 제2 메모리 블럭(432)인 경우, 제2 소오스 선택라인 패스부(426)는 제어 로직(440)에서 출력되는 블럭 소오스 비선택 제어 전압(BLKSSL_B)에 응답하여 제2 글로벌 소오스 선택라인(GSSL_B)을 통해 입력되는 보상 전압을 제2 메모리블럭(432)의 제2 소오스 선택라인(SSL_B)으로 전송하거나 제2 소오스 선택라인(SSL_B)을 플로팅시킨다.
즉, 패스 회로(420)는 비 선택된 메모리 블럭의 드레인 선택라인 및 소오스 선택라인을 선택적으로 플로팅시킬 수 있다.
패스 회로(420)의 제1 및 제2 드레인 선택라인 패스부들(421, 424)과 제1 및 제2 소오스 선택라인 패스부들(423, 426)은 제어 로직(350)에 의해 제어될 수 있다. 또한 패스 회로(420)의 제1 및 제2 워드라인 패스부들(422, 425)은 블럭 디코더(450)에 의해 제어될 수 있다.
패스 회로(420)의 제1 및 제2 드레인 선택라인 패스부(421, 424), 제1 및 제2 소오스 선택라인 패스부(423, 426) 및 제1 및 제2 글로벌 워드라인 패스부(422, 425)는 다수의 고전압 트랜지스터를 포함하도록 구성될 수 있다.
메모리부(430)는 제1 메모리 블럭(431) 및 제2 메모리 블럭(432)을 포함한다. 제1 메모리 블럭(431) 및 제2 메모리 블럭(432) 각각은 다수의 메모리 셀들을 포함한다. 실시 예로서, 다수의 메모리 셀들은 불휘발성 메모리 셀들이다. 다수의 메모리 셀들은 동일 워드라인에 연결된 메모리 셀들을 하나의 페이지로 정의된다. 또한 제1 메모리 블럭(431) 및 제2 메모리 블럭(432) 각각은 다수의 스트링들을 포함한다.
제1 메모리 블럭(431) 및 제2 메모리 블럭(432)은 공통 소스 라인 및 비트라인들을 공유하도록 구성될 수 있다.
제어 로직(440)은 외부에서 입력되는 커맨드(CMD)에 응답하여 전압 생성부(410) 및 패스 회로(420)의 제1 및 제2 드레인 선택라인 패스부(421, 424)와 제1 및 제2 소오스 선택라인 패스부(423, 426)를 제어한다. 예를 들어 리드 동작과 관련된 리드 커맨드가 입력되면, 제어 로직(440)은 다양한 동작 전압들이 생성되도록 전압 생성부(410)를제어한다. 또한 제어 로직(440)은 메모리부(430)의 선택된 메모리 블럭과 비 선택된 메모리 블럭에 대응하는 제1 및 제2 드레인 선택라인 패스부(421, 424) 및 제1 및 제2 소오스 선택라인 패스부(423, 426)를 제어하기 위한 블럭 드레인 선택 제어 전압(BLKDSL_A), 블럭 소오스 선택 제어 전압(BLKSSL_A), 블럭 드레인 비선택 제어 전압(BLKDSL_B) 및 블럭 소오스 비선택 제어 전압(BLKSSL_B)을 출력한다.
블럭 디코더(450)는 로우 어드레스(ADDR)에 대응하는 메모리 블럭이 제1 메모리 블럭(431) 또는 제2 메모리 블럭(432)일 경우 고전압 레벨을 갖는 블럭 패스 신호(BLKWL)를 생성하여 출력한다. 로우 어드레스(ADDR)는 제어 로직(440)에서 출력될 수 있다.
제3 그룹(GRC)은 제1 드레인 선택라인 패스부(421), 제1 글로벌 워드라인 패스부(422), 제1 소오스 선택라인 패스부(423) 및 제1 메모리 블럭(431)을 포함한다.
제4 그룹(GRD)은 제2 드레인 선택라인 패스부(424), 제2 글로벌 워드라인 패스부(425) 및 제2 소오스 선택라인 패스부(426) 및 제2 메모리 블럭(432)을 포함한다.
도 10은 도 9에 도시된 반도체 메모리 장치의 제4 그룹을 구체적으로 설명하기 위한 회로도이다.
도 9의 제3 그룹(GRC)과 제4 그룹(GRD)은 서로 동일한 구조를 가지므로, 설명의 편의를 위해 제4 그룹(GRD)을 상세히 설명하도록 하며, 이때 제4 그룹(GRD)은 비 선택된 메모리에 대응하는 경우로 설명하도록 한다.
제4 그룹(GRD)은 제2 드레인 선택라인 패스부(424), 제2 워드라인 패스부(425), 제2 소오스 선택라인 패스부(426) 및 제2 메모리 블럭(432)을 포함한다.
제2 드레인 선택라인 패스부(424), 제2 워드라인 패스부(425) 및 제2 소오스 선택라인 패스부(426)는 제1 내지 제k 트랜지스터들(MT1~MTk)을 포함할 수 있다. 예를 들면, 제2 소오스 선택라인 패스부(426)는 제1 트랜지스터(MT1)를 포함할 수 있고, 제2 워드라인 패스부(425)는 제2 내지 제k-1 트랜지스터들(MT2~MTk-1)을 포함할 수 있으며, 제2 드레인 선택라인 패스부(424)는 제k 트랜지스터(MTk)를 포함할 수 있다.
제1 트랜지스터(MT1)는 블럭 소오스 비선택 제어 전압(BLKSSL_B)에 응답하여 제2 글로벌 소오스 선택라인(GSSL_B)과 제2 소오스 선택라인(SSL_B)을 서로 연결하거나 차단한다. 제2 내지 제k-1 트랜지스터들(MT2~MTk-1)은 블럭 패스 신호(BLKWL)에 응답하여 제2 글로벌 워드라인들(GWLs_B)과 제2 워드라인들(WLs_B)을 서로 연결하거나 차단한다. 제k 트랜지스터(MTk)는 블럭 드레인 비선택 제어 전압(BLKDSL_B)에 응답하여 제2 글로벌 드레인 선택라인(GDSL_B)과 제2 드레인 선택라인(DSL_B)을 서로 연결하거나 차단한다.
제1 및 제k 트랜지스터들(MT1 및 MTk)은 선택된 메모리 블럭의 리드 동작시, 블럭 소오스 비선택 제어 전압(BLKSSL_B) 및 블럭 드레인 비선택 제어 전압(BLKDSL_B)에 각각 응답하여 턴오프(turn off)되고, 제2 내지 제k-1 트랜지스터들(MR2~MTk-1)은 블럭 패스 신호(BLKWL)에 응답하여 턴온(turn on)된다. 이에 따라, 제2 소오스 선택라인(SSL_B) 및 제2 드레인 선택라인(DSL_B)은 플로팅되고, 제2 워드라인들(WLs_B)에는 제2 글로벌 워드라인들(GWLs_B)에 인가된 전압이 전달된다. 예를 들면, 제2 글로벌 워드라인들(GWLs_B)이 비 선택된 메모리 블럭에 대응되는 라인들인 경우, 제2 글로벌 워드라인들(GWLs_B)에는 0V의 전압이 인가되며, 이로 인해 제2 워드라인들(WLs_B)에도 0V의 전압이 전달된다.
제2 메모리 블럭(432)은 공통 소스 라인(CSL)과 다수의 비트라인들(BL1 내지 BLm) 사이에 각각 연결된 다수의 스트링들(ST1 내지 STm)을 포함한다.
다수의 스트링들(ST1 내지 STm) 각각은 서로 동일한 구조를 갖는다. 제1 스트링(ST1)은 공통 소스 라인(CSL)과 비트라인(BL1) 사이에 직렬 연결된 소스 선택 트랜지스터(SST), 다수의 메모리 셀들(MC0 내지 MCn) 및 드레인 선택 트랜지스터(DST)를 포함한다. 다수의 메모리 셀들(MC0 내지 MCn)의 게이트들은 제2 워드라인들(WLs_B)에 각각 연결된다.
도 11은 도 9에 도시된 반도체 메모리 장치의 동작을 설명하기 위한 순서도이다.
도 9, 도 10 및 도 11을 참조하여 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작을 설명하면 다음과 같다.
본 발명의 다른 실시 예에서는, 제1 및 제2 메모리 블럭(431, 432) 중 제1 메모리 블럭(431)이 선택된 메모리 블럭인 경우이고, 제2 메모리 블럭(432)이 비 선택된 메모리 블럭인 경우로 가정하여 설명하도록 한다.
1) 리드 커맨드 입력(S510)
외부로부터 리드 동작에 관련된 리드 커맨드(CMD)가 입력되면, 제어 로직(440)은 전압 생성부(410) 및 패스 회로(420)를 제어하기 위한 제어 신호 및 제어 전압들을 생성한다.
2) 동작 전압 생성(S520)
전압 생성부(410)는 제어 로직(440)의 제어에 따라 리드 동작을 위한 다양한 레벨을 갖는 동작 전압들을 생성한다. 예를 들어 동작 전압들은 리드 전압, 패스 전압, 선택 트랜지스터 제어 전압 및 보상 전압 등을 포함할 수 있다. 전압 생성부(310)는 리드 전압, 패스 전압, 선택 트랜지스터 제어 전압 등을 제1 글로벌 워드라인들(GWLs_A) 및 제1 글로벌 선택라인들(GDSL_A, GSSL_A)로 전송할 수 있다. 또한 전압 생성부(410)는 제2 글로벌 워드라인들(GWLs_B) 및 제2 글로벌 선택라인들(GDSL_B, GSSL_B)에 보상 전압들을 전송할 수 있다.
3) 비 선택된 메모리 블럭에 대응하는 글로벌 워드라인들에 보상 전압 인가(S530)
전압 생성부(410)는 비 선택된 제2 메모리 블럭(432)에 대응하는 제2 글로벌 워드라인들(GWLs_B)에 보상 전압을 인가할 수 있다. 예를 들어 전압 생성부(410)는 선택된 제1 메모리 블럭(431)에 대응하는 제1 글로벌 워드라인들(GWLs_A) 및 제1 글로벌 선택라인들(GDSL_A, GSSL_A)에 동작 전압들을 인가한다. 이때, 전압 생성부(410)는 비 선택된 제2 메모리 블럭(432)에 대응하는 제2 글로벌 워드라인들(GWLs_B)에 0V의 보상 전압을 인가할 수 있다.
4) 비 선택된 메모리 블럭에 대응하는 선택 라인 패스부에 비선택 제어 전압을 인가하여 선택 라인을 플로팅(S540)
비 선택된 제2 메모리 블럭(432)에 대응하는 제2 드레인 선택라인 패스부(424) 및 제2 소오스 선택라인 패스부(426) 각각에 블럭 드레인 비선택 제어 전압(BLKDSL_B) 및 블럭 소오스 비선택 제어 전압(BLKSSL_B)이 각각 인가된다. 블럭 드레인 비선택 제어 전압(BLKDSL_B) 및 블럭 소오스 비선택 제어 전압(BLKSSL_B)은 0V의 전압일 수 있다. 이에 따라 제2 드레인 선택라인(DSL_B) 및 제2 소오스 선택라인(SSL_B)이 플로팅된다.
5) 선택된 메모리 블럭에 동작 전압 인가(S550)
리드 동작시 제1 메모리 블럭(431)과 제2 메모리 블럭(432)이 공유하는 공통 소스 라인에는 0V의 전압이 인가되고, 제1 메모리 블럭(341)과 제2 메모리 블럭(342)이 공유하는 비트라인들은 프리차지된다.
제1 메모리 블럭(431)이 선택된 메모리 블럭이고 제2 메모리 블럭(432)이 비 선택된 메모리 블럭일 경우, 블럭 디코더(450)는 로우 어드레스(ADDR)에 응답하여 고전압 레벨을 갖는 블럭 패스 신호(BLKWL)를 생성한다. 블럭 패스 신호(BLKWL)는 제1 및 제2 워드라인 패스부(422, 425)에 공통으로 인가되므로, 제1 글로벌 워드라인들(GWLs_A)은 제1 워드라인들(WLs_A)에 전기적으로 연결되고, 제2 글로벌 워드라인들(GWLs_B)은 제2 워드라인들 (WLs_B)에 전기적으로 연결된다.
플로팅 상태의 선택라인들(DSL_B, SSL_B)은 주변의 배선 및 단자들과의 캐패시터 커플링(capacitor coupling) 현상에 의해 전위 레벨이 상승할 수 있다. 선택라인들(DSL_B, SSL_B)의 전위 레벨이 커플링 현상에 의해 0V 이상으로 상승할 경우, 드레인 및 소오스 선택 트랜지스터들의 채널에서 누설전류(예컨대, GIDL) 발생에 의한 핫홀(hot hole) 생성이 억제될 수 있다. 따라서, 비 선택된 메모리 블럭의 채널 내로 핫홀이 유입되어 트랩되는 현상이 개선될 수 있으며, 제2 메모리 블럭(432) 내의 스트링들을 통해 흐르는 누설 전류가 감소할 수 있다.
도 12는 본 발명의 실시예에 따른 반도체 메모리 장치를 포함하는 메모리 시스템을 설명하기 위한 블럭도이다.
도 12를 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(1100)를 포함한다.
반도체 메모리 장치(100)는 도 1, 도 4, 도 6 또는 도 9를 참조하여 설명된 반도체 메모리 장치와 동일하며 이하, 중복되는 설명은 생략된다.
컨트롤러(1100)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1100)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1100)는 램(1110, Random Access Memory), 프로세싱 유닛(1120, processing unit), 호스트 인터페이스(1130, host interface), 메모리 인터페이스(1140, memory interface) 및 에러 정정 블럭(1150)을 포함한다. 램(1110)은 프로세싱 유닛(1120)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1120)은 컨트롤러(1100)의 제반 동작을 제어한다. 또한 컨트롤러(1100)는 쓰기 동작시 호스트(Host)로부터 제공되는 프로그램 데이터를 임시 저장할 수 있다.
호스트 인터페이스(1130)는 호스트(Host) 및 컨트롤러(1100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1100)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1140)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블럭(1150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(1120)은 에러 정정 블럭(1150)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블럭은 컨트롤러(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(2000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 13은 도 12의 메모리 시스템의 응용 예를 설명하기 위한 블럭도이다.
도 13을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 다수의 반도체 메모리 칩들을 포함한다. 다수의 반도체 메모리 칩들은 다수의 그룹들로 분할된다.
도 13에서, 다수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1, 도 4, 도 6 또는 도 9를 참조하여 설명된 반도체 메모리 장치(100, 200, 300, 400) 중 하나와 동일하게 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 12를 참조하여 설명된 컨트롤러(1100)와 마찬가지로 구성되고, 다수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 다수의 메모리 칩들을 제어하도록 구성된다.
도 14는 도 13을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 설명하기 위한 블럭도이다.
도 14를 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 14에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 14에는, 도 13을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나 메모리 시스템(2000)은 도 12를 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 12 및 도 13을 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100, 200, 300, 400: 반도체 메모리 장치
150, 250, 350, 450: 제어 로직 110, 210, 310, 410: 전압 생성부
120, 220, 330: 스위칭 회로 130, 230, 320, 420: 패스 회로
160, 260, 360, 450: 블럭 디코더 270: 선택라인 조절 회로
140, 240, 340, 430: 메모리부

Claims (19)

  1. 제1 로컬 워드라인들 및 제1 로컬 선택라인들이 연결된 제1 메모리 블럭과, 제2 로컬 워드라인들 및 제2 로컬 선택라인들이 연결된 제2 메모리 블럭 중에서, 상기 제1 메모리 블럭의 리드 동작을 수행하는 단계;
    상기 제1 메모리 블럭의 상기 리드 동작이 수행되는 동안, 블럭 패스 신호에 응답하여 상기 제1 로컬 워드라인들을 제1 글로벌 워드라인들에 연결하고, 상기 블럭 패스 신호에 응답하여 상기 제2 로컬 워드라인들을 제2 글로벌 워드라인들에 연결하는 단계; 및
    상기 제1 메모리 블럭의 상기 리드 동작이 수행되는 동안, 상기 제2 로컬 워드라인들의 전위가 높아지도록 상기 제2 로컬 선택라인들을 플로팅시키는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  2. 제1항에 있어서,
    상기 제2 로컬 선택라인들을 플로팅시키기 위하여, 전압 생성부에 연결된 제2 글로벌 선택라인들과 상기 제2 로컬 선택라인들 사이를 차단하는 반도체 메모리 장치의 동작 방법.
  3. 제2항에 있어서,
    상기 제2 로컬 선택라인들이 플로팅될 때, 상기 전압 생성부에 연결된 제2 글로벌 워드라인들과 상기 제2 로컬 워드라인들 사이를 차단하는 단계를 더 포함하는 반도체 메모리 장치의 동작 방법.
  4. 제3항에 있어서,
    상기 제2 글로벌 선택라인들과 상기 제1 메모리 블럭에 연결된 제1 글로벌 선택라인들에 서로 동일한 전압이 인가되고,
    상기 제2 글로벌 워드라인들과 상기 제1 글로벌 워드라인들에 서로 동일한 전압이 인가되는 반도체 메모리 장치의 동작 방법.
  5. 제1항에 있어서,
    상기 제2 로컬 선택라인들이 플로팅될 때, 상기 제2 로컬 워드라인들을 접지(ground)하는 단계를 더 포함하는 반도체 메모리 장치의 동작 방법.
  6. 제5항에 있어서,
    상기 제2 로컬 워드라인들을 접지(ground)하는 단계는,
    전압 생성부에 연결된 제2 글로벌 워드라인들을 접지하는 단계; 및
    상기 제2 글로벌 워드라인들과 상기 제2 로컬 워드라인들을 서로 연결하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  7. 제1항에 있어서,
    상기 제2 로컬 선택라인들 중 일부를 접지시키는 단계를 더 포함하는 반도체 메모리 장치의 동작 방법.
  8. 제7항에 있어서,
    상기 제2 로컬 선택라인들은 로컬 드레인 선택라인들 및 로컬 소오스 선택라인들을 포함하고,
    상기 제1 메모리 블럭의 상기 리드 동작이 수행되는 동안, 상기 로컬 드레인 선택라인들은 플로팅되고, 상기 로컬 소오스 선택라인들은 접지되는 반도체 메모리 장치의 동작 방법.
  9. 제1 로컬 워드라인들 및 제1 로컬 선택라인들이 연결된 제1 메모리 블럭과, 제2 로컬 워드라인들 및 제2 로컬 선택라인들이 연결된 제2 메모리 블럭 중에서, 상기 제1 메모리 블럭의 리드 동작을 수행하는 단계;
    상기 제1 메모리 블럭의 상기 리드 동작이 수행되는 동안, 블럭 패스 신호에 응답하여 상기 제1 로컬 워드라인들을 제1 글로벌 워드라인들에 연결하고, 상기 블럭 패스 신호에 응답하여 상기 제2 로컬 워드라인들을 제2 글로벌 워드라인들에 연결하는 단계; 및
    상기 제1 메모리 블럭의 상기 리드 동작이 수행되는 동안, 상기 제2 로컬 선택라인들을 접지시키는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  10. 제9항에 있어서,
    상기 제2 로컬 선택라인들을 접지시키는 단계는,
    전압 생성부에 연결된 제2 글로벌 선택라인들을 접지시키는 단계;
    상기 제2 글로벌 선택라인들과 상기 제2 로컬 선택라인들을 서로 연결하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  11. 제9항에 있어서,
    상기 제2 로컬 선택라인들을 접지시킬 때,
    상기 제2 로컬 워드라인들에 보상 전압을 인가하는 단계를 더 포함하는 반도체 메모리 장치의 동작 방법.
  12. 제11항에 있어서,
    상기 보상 전압은 양전압으로 설정되는 반도체 메모리 장치의 동작 방법.
  13. 제9항에 있어서,
    상기 제2 로컬 선택라인들을 접지시키는 단계 이전에,
    전압 생성부에 연결된 제2 글로벌 선택라인들과 상기 제2 로컬 선택라인들을 서로 차단하는 단계를 더 포함하는 반도체 메모리 장치의 동작 방법.
  14. 제1 로컬 워드라인들 및 제1 로컬 선택라인들이 연결된 제1 메모리 블럭;
    제2 로컬 워드라인들 및 제2 로컬 선택라인들이 연결된 제2 메모리 블럭;
    다양한 레벨의 동작 전압들을 상기 제1 메모리 블럭에 대응되는 제1 글로벌 워드라인들 및 제1 글로벌 선택라인들과, 상기 제2 메모리 블럭에 대응되는 제2 글로벌 워드라인들 및 제2 글로벌 선택라인들에 출력하는 전압 생성부;
    상기 제1 또는 제2 글로벌 선택라인들과 상기 제1 또는 제2 로컬 선택라인들을 선택적으로 연결하거나 차단하는 선택라인 패스부들;
    블럭 패스 신호에 응답하여 상기 제1 또는 제2 글로벌 워드라인들과 상기 제1 또는 제2 로컬 워드라인들을 공통으로 연결 또는 차단하는 워드라인 패스부들;
    상기 워드라인 패스부들을 공통으로 제어하기 위하여 상기 블럭 패스 신호를 생성하도록 구성된 블럭 디코더; 및
    커맨드에 응답하여 상기 전압 생성부, 상기 선택라인 패스부들, 상기 워드라인 패스부들 및 상기 블럭 디코더를 제어하는 제어 로직을 포함하는 반도체 메모리 장치.
  15. 제14항에 있어서, 상기 전압 생성부는,
    상기 제1 또는 제2 글로벌 선택라인들을 통해 상기 제1 또는 제2 선택라인 패스부들에 연결되고,
    상기 제1 또는 제2 글로벌 워드라인들을 통해 상기 제1 또는 제2 워드라인 패스부들에 연결되는 반도체 메모리 장치.
  16. 제15항에 있어서, 상기 전압 생성부는,
    상기 제1 메모리 블럭의 리드 동작시,
    상기 제2 글로벌 선택라인들 및 상기 제2 글로벌 워드라인들을 접지시키는 반도체 메모리 장치.
  17. 제14항에 있어서,
    상기 제어 로직은, 상기 커맨드에 응답하여 상기 전압 생성부를 제어하기 위한 동작 신호와, 상기 선택라인 패스부들을 제어하기 위한 제어 전압들과, 상기 블럭 디코더를 제어하기 위한 로우 어드레스를 출력하는 반도체 메모리 장치.
  18. 제14항에 있어서, 상기 제어 로직은,
    상기 제1 메모리 블럭의 리드 동작시,
    상기 제2 로컬 선택라인들과 상기 제2 글로벌 선택라인들이 서로 차단되도록 상기 선택라인 패스부들을 제어하는 반도체 메모리 장치.
  19. 제14항에 있어서, 상기 제어 로직은,
    상기 제1 메모리 블럭의 리드 동작시,
    상기 제2 로컬 워드라인들과 상기 제2 글로벌 워드라인들이 서로 연결되도록 상기 워드라인 패스부들을 제어하는 반도체 메모리 장치.
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