KR20220046926A - 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법 - Google Patents

비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법 Download PDF

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Abstract

복수의 비트 라인들 및 공통 소스 라인 사이에 공통으로 연결되고 복수의 메모리 블록들로 그룹화되는 복수의 셀 스트링들을 포함하는 비휘발성 메모리 장치의 프로그램 방법은, 프리차지 구간 동안에, 게이트 유도 드레인 누설(GIDL, gate induced drain leakage)을 발생하기 위한 GIDL 온 전압을 상기 복수의 메모리 블록들 중 선택 메모리 블록의 셀 스트링들에 포함되는 GIDL 트랜지스터들의 게이트들에 인가하여 상기 선택 메모리 블록의 셀 스트링들의 채널을 프리차지 전압으로 프리차지하는 단계, 상기 프리차지 구간 동안에, GIDL을 방지하도록 상기 복수의 메모리 블록들 중 비선택 메모리 블록의 셀 스트링들에 포함되는 GIDL 트랜지스터들의 게이트들의 전압을 제어하여 상기 비선택 메모리 블록의 셀 스트링들의 채널의 프리차지를 방지하는 단계 및 상기 프리차지 구간 이후의 프로그램 실행 구간 동안에, 상기 선택 메모리 블록의 선택 워드 라인에 프로그램 전압을 인가하여 상기 선택 워드 라인에 연결된 메모리 셀들을 프로그램하는 단계를 포함한다.

Description

비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법{Nonvolatile memory device and method of programming in the same}
본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법에 관한 것이다.
비휘발성 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 휘발성 메모리 장치는 주로 컴퓨터 등의 메인 메모리로 사용되고, 비휘발성 메모리 장치는 컴퓨터, 휴대용 통신기기 등 넓은 범위의 응용 기기에서 프로그램 및 데이터를 저장하는 대용량 메모리로 사용되고 있다.
최근에, 반도체 메모리 장치의 집적도를 향상시키기 위하여 수직형(vertical) 낸드 플래시 메모리 장치와 같이 메모리 셀들이 3차원으로 적층되는 비휘발성 메모리 장치가 활발히 연구되고 있다. 메모리 장치의 고밀도화 및 대용량화에 따라서 비휘발성 메모리 장치의 프로그램 동작시 메모리 셀들이 받는 교란(disturbance)이 증가한다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은, 프로그램 동작 동안에 메모리 셀들이 받는 교란을 감소할 수 있는 비휘발성 메모리 장치의 프로그램 방법을 제공하는 것이다.
또한 본 발명의 일 목적은, 프로그램 동작 동안에 메모리 셀들이 받는 교란을 감소할 수 있는 비휘발성 메모리 장치를 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 프로그램 방법은, 복수의 비트 라인들 및 공통 소스 라인 사이에 공통으로 연결되고 복수의 메모리 블록들로 그룹화되는 복수의 셀 스트링들을 포함하는 비휘발성 메모리 장치의 프로그램 방법으로서, 프리차지 구간 동안에, 게이트 유도 드레인 누설(GIDL, gate induced drain leakage)을 발생하기 위한 GIDL 온 전압을 상기 복수의 메모리 블록들 중 선택 메모리 블록의 셀 스트링들에 포함되는 GIDL 트랜지스터들의 게이트들에 인가하여 상기 선택 메모리 블록의 셀 스트링들의 채널을 프리차지 전압으로 프리차지하는 단계, 상기 프리차지 구간 동안에, GIDL을 방지하도록 상기 복수의 메모리 블록들 중 비선택 메모리 블록의 셀 스트링들에 포함되는 GIDL 트랜지스터들의 게이트들의 전압을 제어하여 상기 비선택 메모리 블록의 셀 스트링들의 채널의 프리차지를 방지하는 단계 및 상기 프리차지 구간 이후의 프로그램 실행 구간 동안에, 상기 선택 메모리 블록의 선택 워드 라인에 프로그램 전압을 인가하여 상기 선택 워드 라인에 연결된 메모리 셀들을 프로그램하는 단계를 포함한다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는, 복수의 비트 라인들 및 공통 소스 라인 사이에 공통으로 연결되고 복수의 메모리 블록들로 그룹화되는 복수의 셀 스트링들을 포함하는 메모리 셀 어레이 및 프리차지 구간 동안에, 게이트 유도 드레인 누설(GIDL, gate induced drain leakage)을 발생하기 위한 GIDL 온 전압을 상기 복수의 메모리 블록들 중 선택 메모리 블록의 셀 스트링들에 포함되는 GIDL 트랜지스터들의 게이트들에 인가하여 상기 선택 메모리 블록의 셀 스트링들의 채널을 프리차지 전압으로 프리차지하고, 상기 프리차지 구간 동안에, GIDL을 방지하도록 상기 복수의 메모리 블록들 중 비선택 메모리 블록의 셀 스트링들에 포함되는 GIDL 트랜지스터들의 게이트들의 전압을 제어하여 상기 비선택 메모리 블록의 셀 스트링들의 채널의 프리차지를 방지하고, 상기 프리차지 구간 이후의 프로그램 실행 구간 동안에, 상기 선택 메모리 블록의 선택 워드 라인에 프로그램 전압을 인가하여 상기 선택 워드 라인에 연결된 메모리 셀들을 프로그램하는 제어 회로를 포함한다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는, 셀 영역에 형성되는 복수의 제1 메탈 패드들, 상기 셀 영역의 하부에 배치되는 주변 회로 영역에 형성되고, 상기 복수의 제1 메탈 패드들과 각각 연결되어 상기 셀 영역 및 상기 주변 회로 영역을 수직 방향으로 연결하는 복수의 제2 메탈 패드들, 상기 셀 영역의 상기 수직 방향으로의 제1 단부에 형성되고, 제1 수평 방향으로 배열되고 제2 수평 방향으로 신장되는 복수의 비트 라인들, 상기 셀 영역의 상기 수직 방향으로의 제2 단부에 형성되고, 상기 제2 수평 방향으로 신장되는 적어도 하나의 소오스 라인, 상기 셀 영역 중 셀 스트링 영역에 형성되고, 상기 복수의 비트 라인들 및 상기 소스 라인 사이에 공통으로 연결되고, 복수의 메모리 블록들로 그룹화되고, 적어도 하나의 스트링 선택 트랜지스터, 복수의 메모리 셀들 및 적어도 하나의 접지 선택 트랜지스터를 각각 포함하는 복수의 셀 채널 구조체들, 상기 셀 스트링 영역에 상기 수직 방향으로 적층되어 형성되고, 적어도 하나의 스트링 선택 라인, 복수의 워들 라인들 및 적어도 하나의 접지 선택 라인을 포함하는 게이트 전극 구조체 및 상기 주변 회로 영역에 형성되고, 프리차지 구간 동안에, 게이트 유도 드레인 누설(GIDL, gate induced drain leakage)을 발생하기 위한 GIDL 온 전압을 상기 복수의 메모리 블록들 중 선택 메모리 블록의 상기 스트링 선택 라인 또는 상기 접지 선택 라인에 인가하여 상기 선택 메모리 블록의 셀 채널 구조체들의 채널을 프리차지 전압으로 프리차지하고, 상기 프리차지 구간 동안에, GIDL을 방지하도록 상기 복수의 메모리 블록들 중 비선택 메모리 블록의 상기 스트링 선택 라인 또는 상기 접지 선택 라인의 전압을 제어하여 상기 비선택 메모리 블록의 셀 채널 구조체들의 채널의 프리차지를 방지하고, 상기 프리차지 구간 이후의 프로그램 실행 구간 동안에, 상기 선택 메모리 블록의 선택 워드 라인에 프로그램 전압을 인가하여 상기 선택 워드 라인에 연결된 메모리 셀들을 프로그램하는 제어 회로를 포함한다.
본 발명의 실시예들에 따른 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법은 선택 메모리 블록의 채널 전압을 프리차지하는 동안에 비선택 메모리 블록의 프리차지를 방지함으로써 비선택 메모리 블록의 소프트 소거를 방지할 수 있다.
또한 본 발명의 실시예들에 따른 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법은 선택 메모리 블록의 채널을 프리차지함으로써 선택 메모리 블록의 프로그램 전압 교란 및 패스 전압 교란을 감소할 수 있다.
도 1은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 프로그램 방법을 나타내는 순서도이다.
도 2는 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 3은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 일 실시예를 나타내는 블록도이다.
도 4는 도 3의 메모리 셀 어레이를 나타내는 블록도이고, 도 5는 도 4의 메모리 셀 어레이에 포함되는 메모리 블록의 일 실시예를 나타내는 사시도이다.
도 6은 5를 참조하여 설명한 메모리 블록의 등가 회로를 나타내는 회로도이다.
도 7은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 메모리 셀 어레이의 일 실시예를 나타내는 회로도이다.
도 8 내지 11은 도 7의 메모리 셀 어레이를 포함하는 비휘발성 메모리 장치의 프로그램 방법을 나타내는 타이밍도들이다.
도 12는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 메모리 셀 어레이의 일 실시예를 나타내는 회로도이다.
도 13 내지 16은 도 12의 메모리 셀 어레이를 포함하는 비휘발성 메모리 장치의 프로그램 방법을 나타내는 타이밍도들이다.
도 17은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 메모리 셀 어레이의 일 실시예를 나타내는 회로도이다.
도 18 내지 21은 도 17의 메모리 셀 어레이를 포함하는 비휘발성 메모리 장치의 프로그램 방법을 나타내는 타이밍도들이다.
도 22는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 단면도이다.
도 23은 본 발명의 실시예들에 따른 적층형 반도체 장치의 제조 과정을 설명하기 위한 도면이다.
도 24는 본 발명의 실시예들에 따른 에스에스디(SSD: solid state disk or solid state drive)를 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 프로그램 방법을 나타내는 순서도이다.
본 발명의 실시예들은, 복수의 비트 라인들 및 공통 소스 라인 사이에 공통으로 연결되고 복수의 메모리 블록들로 그룹화되는 복수의 셀 스트링들을 포함하는 비휘발성 메모리 장치의 프로그램 방법에 관한 것이다. 여기서, 메모리 블록이라 함은 도 7을 참조하여 후술하는 바와 같이 각각에 전속되는 워드 라인들에 의해 제어되는 셀 스트링들의 그룹을 나타낸다.
도 1을 참조하면, 프리차지 구간 동안에, 게이트 유도 드레인 누설(GIDL, gate induced drain leakage)을 발생하기 위한 GIDL 온 전압을 상기 복수의 메모리 블록들 중 선택 메모리 블록의 셀 스트링들에 포함되는 GIDL 트랜지스터들의 게이트들에 인가하여 상기 선택 메모리 블록의 셀 스트링들의 채널을 프리차지 전압으로 프리차지한다(S100).
상기 프리차지 구간 동안에, GIDL을 방지하도록 상기 복수의 메모리 블록들 중 비선택 메모리 블록의 셀 스트링들에 포함되는 GIDL 트랜지스터들의 게이트들의 전압을 제어하여 상기 비선택 메모리 블록의 셀 스트링들의 채널의 프리차지를 방지한다(S200).
상기 프리차지 구간 이후의 프로그램 실행 구간 동안에, 상기 선택 메모리 블록의 선택 워드 라인에 프로그램 전압을 인가하여 상기 선택 워드 라인에 연결된 메모리 셀들을 프로그램한다(S300).
GIDL은 그 명칭에서 알 수 있듯이, 트랜지스터의 게이트(gate)에 의해 트랜지스터의 드레인(drain)에 누설(leakage)이 발생하는 현상이다. 예를 들어, 게이트에 0V 또는 음의 전압 레벨이 인가되고, 드레인에 충분히 높은 양의 전압 레벨이 인가되는 상태에서 드레인 근방에서의 산화물(oxide)은 게이트의 에너지가 높고 드레인이 낮은 에너지가 된다. 이 때 실리콘(Si) 자체에 너무나 많은 밴드 밴딩(band bending)이 걸리면서 실리콘 표면의 밸런스 밴드(valence band)에서 실리콘 벌크(bulk)의 컨덕션 밴드(conduction band)로 전자(electron)의 밴드간 터널링(band-to-band tunneling)이 일어난다.
이렇게 터널링된 전자는 드레인 전극으로 끌려가게 되고 결국 드레인 전류가 증가하게 된다. 이때 보통 기판이 접지로 바이어스되어 있기 때문에 홀(hole)은 드레인 대비 상대적으로 낮은 기판 쪽으로 끌려간다. 일반적으로, 게이트 전압이 음의 전압 레벨이라는 의미는 트랜지스터를 턴오프 하고자 하는 상황인데 GIDL에 의해 드레인 전류가 증가하게 되어 턴온된 것처럼 동작하는 것이다. 이러한 GIDL 현상은 게이트가 음의 전압일수록, 드레인이 더 큰 양의 전압일수록 GIDL 전류가 증가하게 된다.
이러한 GIDL을 이용하여 선택 메모리 블록의 채널을 프리차지함으로써 워드 라인 전압의 인가에 따른 채널의 부스팅 전압을 더욱 증가함으로써 선택 메모리 블록의 프로그램 전압 교란 및 패스 전압 교란을 감소할 수 있다.
반면에, 비선택 메모리 블록의 경우는 워드 라인에 프로그램 전압이 인가되지 않으므로 부스팅이 불필요하다. 종래에는 프리차지 구간에서 선택 메모리 블록과 함께 비선택 메모리 블록의 셀 스트링들의 채널을 프리차지 전압으로 프리차지하였기 때문에 비선택 메모리 블록의 메모리 셀들이 소프트 소거되는 부작용이 있었다. 본 발명의 실시예들에 따라서, 선택 메모리 블록의 프리차지와 비선택 메모리 블록의 프리차지를 분리하여 비선택 메모리 블록의 프리차지를 방지함으로써 비선택 메모리 블록의 소프트 소거를 방지할 수 있다.
일 실시예에서, 도 7 내지 11을 참조하여 후술하는 바와 같이, 상기 GIDL 트랜지스터들은 상기 복수의 비트 라인들과 연결되는 GIDL 스트링 선택 트랜지스터들을 포함할 수 있다. 이 경우, 상기 프리차지 구간 동안에, 상기 복수의 비트 라인들의 전부 또는 일부에 GIDL 임계 전압에서 상기 GIDL 온 전압을 뺀 전압 차보다 높은 전압 레벨을 갖는 GIDL 드레인 전압을 인가하여 단방향 채널 프리차지를 수행할 수 있다.
일 실시예에서, 도 12 내지 16을 참조하여 후술하는 바와 같이, 상기 GIDL 트랜지스터들은 상기 공통 소스 라인과 연결되는 GIDL 접지 선택 트랜지스터들을 포함할 수 있다. 이 경우, 상기 프리차지 구간 동안에, 상기 공통 소스 라인에 상기 GIDL 드레인 전압을 인가하여 단"??* 채널 프리차지를 수행할 수 있다.
일 실시예에서, 도 17 내지 21을 참조하여 후술하는 바와 같이, 상기 GIDL 트랜지스터들은 상기 복수의 비트 라인들과 연결되는 GIDL 스트링 선택 트랜지스터들 및 상기 공통 소스 라인과 연결되는 GIDL 접지 선택 트랜지스터들을 포함할 수 있다. 이 경우, 상기 프리차지 구간 동안에, 상기 복수의 비트 라인들의 적어도 일부 및 상기 공통 소스 라인에 상기 GIDL 드레인 전압을 인가하여 양방향 채널 프리차지를 수행할 수 있다.
도 2는 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 2를 참조하면, 메모리 시스템(10)은 메모리 컨트롤러(20) 및 적어도 하나의 메모리 장치(30)를 포함할 수 있다.
도 2에 도시된 메모리 장치(30)는 비휘발성 메모리 장치일 수 있고, 메모리 시스템(10)은 메모리 카드, USB 메모리, SSD 등과 같은 플래시 메모리를 기반으로 하는 데이터 저장 매체를 포함할 수 있다.
비휘발성 메모리 장치(30)는 메모리 컨트롤러(20)의 제어에 따라 소거, 기입 또는 독출 동작 등을 수행할 수 있다. 이를 위하여, 비휘발성 메모리 장치(30)는 입출력 라인을 통해 메모리 컨트롤러(20)로부터 커맨드(CMD), 어드레스(ADDR)를 수신하고, 메모리 컨트롤러(20)와 프로그램 동작 또는 독출 동작을 위한 데이터(DATA)를 송수신한다. 또한, 비휘발성 메모리 장치(30)는 제어 라인을 통하여 제어 신호(CTRL)를 수신할 수 있고, 비휘발성 메모리 장치(30)는 메모리 컨트롤러(20)로부터 파워(PWR)를 제공받을 수 있다.
도 3은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 일 실시예를 나타내는 블록도이다.
도 3을 참조하면, 비휘발성 메모리 장치(30)는 메모리 셀 어레이(100), 어드레스 디코더(430), 페이지 버퍼 회로(410), 데이터 입출력 회로(420), 제어 회로(450) 및 전압 생성기(460)를 포함할 수 있다.
메모리 셀 어레이(100)는 복수의 스트링 선택 라인들(SSL), 복수의 워드 라인들(WL) 및 복수의 접지 선택 라인(GSL)을 통해 어드레스 디코더(430)와 연결될 수 있다. 또한, 메모리 셀 어레이(100)는 복수의 비트 라인들(BL)을 통해 페이지 버퍼 회로(410)와 연결될 수 있다.
메모리 셀 어레이(100)는 복수의 워드 라인들(WL) 및 복수의 비트 라인들(BL)에 연결되는 복수의 메모리 셀들을 포함할 수 있다.
일 실시예에 있어서, 메모리 셀 어레이(100)는 기판 상에 삼차원 구조(또는 수직 구조)로 형성되는 삼차원(three dimensional) 메모리 셀 어레이일 수 있다. 이 경우, 메모리 셀 어레이(100)는 서로 적층되어 형성되는 복수의 메모리 셀들을 포함하는 수직 메모리 낸드 스트링들을 포함할 수 있다.
제어 회로(450)는 메모리 컨트롤러(20)로부터 커맨드 신호(CMD) 및 어드레스 신호(ADDR)를 수신하고, 커맨드 신호(CMD) 및 어드레스 신호(ADDR)에 기초하여 비휘발성 메모리 장치(10)의 소거 루프, 프로그램 루프 및 독출 동작을 제어할 수 있다. 여기서 프로그램 루프는 프로그램 동작과 프로그램 검증 동작을 포함할 수 있고, 소거 루프는 소거 동작과 소거 검증 동작을 포함할 수 있다. 여기서 독출 동작은 노멀 독출 동작과 데이터 리커버리 독출 동작을 포함할 수 있다.
예를 들어, 제어 회로(450)는 커맨드 신호(CMD)에 기초하여 전압 생성기(460)를 제어하기 위한 제어 신호들(CTL) 및 페이지 버퍼 회로(410)를 제어하기 위한 제어 신호들(PBC)을 생성하고, 어드레스 신호(ADDR)에 기초하여 로우 어드레스(R_ADDR) 및 컬럼 어드레스(C_ADDR)를 생성할 수 있다. 제어 회로(450)는 로우 어드레스(R_ADDR)를 어드레스 디코더(430)에 제공하고, 컬럼 어드레스(C_ADDR)를 데이터 입출력 회로(420)에 제공할 수 있다.
어드레스 디코더(430)는 복수의 스트링 선택 라인(SSL), 복수의 워드 라인들(WL) 및 복수의 접지 선택 라인(GSL)을 통해 메모리 셀 어레이(100)와 연결될 수 있다.
프로그램 동작 또는 독출 동작시, 어드레스 디코더(430)는 제어 회로(450)로부터 제공되는 로우 어드레스(R_ADDR)에 기초하여 복수의 워드 라인들(WL) 중의 하나를 선택 워드 라인으로 결정하고, 나머지 워드 라인들을 비선택 워드 라인들로 결정할 수 있다.
또한, 프로그램 동작 또는 독출 동작시, 어드레스 디코더(430)는 제어 회로(450)로부터 제공되는 로우 어드레스(R_ADDR)에 기초하여 복수의 스트링 선택 라인들(SSL) 중의 하나를 선택 스트링 선택 라인으로 결정하고, 나머지 스트링 선택 라인들을 비선택 스트링 선택 라인들로 결정할 수 있다.
전압 생성기(460)는 제어 회로(450)로부터 제공되는 제어 신호들(CTL)에 기초하여 비휘발성 메모리 장치(30)의 동작에 필요한 워드 라인 전압들(VWL)을 생성할 수 있다. 전압 생성기(460)로부터 생성되는 워드 라인 전압들(VWL)은 어드레스 디코더(430)를 통해 복수의 워드 라인들(WL)에 구동 전압들로서 인가될 수 있다.
예를 들어, 프로그램 동작시, 전압 생성기(460)는 선택 워드 라인에 프로그램 전압을 인가하고, 비선택 워드 라인들에는 프로그램 패스 전압을 인가할 수 있다. 또한 프로그램 검증 동작시, 전압 생성기(460)는 선택 워드 라인에 검증 독출 전압을 인가하고, 비선택 워드 라인들에는 독출 패스 전압을 인가할 수 있다.
또한, 노멀 독출 동작시, 전압 생성기(460)는 선택 워드 라인에 독출 전압을 인가하고, 비선택 워드 라인들에는 독출 패스 전압을 인가할 수 있다. 또한 데이터 리커버리 독출 동작시, 전압 생성기(460)는 선택 워드 라인에 인접한 워드 라인에 독출 전압을 인가하고, 선택 워드 라인에는 리커버리 독출 전압을 인가할 수 있다.
페이지 버퍼 회로(410)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(100)와 연결될 수 있다. 페이지 버퍼 회로(410)는 복수의 페이지 버퍼를 포함할 수 있다. 일 실시예에 있어서, 하나의 페이지 버퍼에 하나의 비트 라인이 연결될 수 있다. 다른 실시예에 있어서, 하나의 페이지 버퍼에 두 개 이상의 비트 라인들이 연결될 수 있다.
페이지 버퍼 회로(410)는 프로그램 동작시 선택된 페이지에 프로그램될 데이터 또는 기입 데이터를 임시로 저장하고, 독출 동작시 선택된 페이지로부터 독출된 데이터를 임시로 저장할 수 있다.
데이터 입출력 회로(420)는 데이터 라인들(DL)을 통해 페이지 버퍼 회로(410)와 연결될 수 있다. 프로그램 동작시, 데이터 입출력 회로(420)는 메모리 컨트롤러(20)로부터 프로그램 데이터(DATA)를 수신하고, 제어 회로(450)로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 프로그램 데이터(DATA)를 페이지 버퍼 회로(410)에 제공할 수 있다. 독출 동작시, 데이터 입출력 회로(420)는 제어 회로(450)로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 페이지 버퍼 회로(410)에 저장된 독출 데이터(DATA)를 상기 메모리 컨트롤러(20)에 제공할 수 있다.
또한, 페이지 버퍼 회로(410)와 입출력 회로(420)는 메모리 셀 어레이(100)의 제1 저장 영역으로부터 데이터를 독출하고, 독출된 데이터를 메모리 셀 어레이(100)의 제2 저장 영역에 기입할 수 있다. 즉, 페이지 버퍼 회로(410)와 입출력 회로(420)는 카피-백(copy-back) 동작을 수행할 수 있다. 페이지 버퍼 회로(410)와 입출력 회로(420)는 제어 회로(450)에 의하여 제어될 수 있다.
제어 회로(450)는 어드레스 스크램블 선택기(ASS)(452)를 포함할 수 있다. 어드레스 스크램블 선택기(452)는 메모리 셀 어레이(100)에 포함된 셀 스트링들의 채널 홀 프로파일(channel hole profile) 정보를 저장할 수 있다. 채널 홀 프로파일은 비휘발성 메모리 장치(30)의 제조 공정 단계에서 정의될 수 있고, 어드레스 스크램블 선택기(452)는 제조 공정 단계에서 정의된 채널 홀 프로파일 정보를 저장할 수 있다. 어드레스 스크램블 선택기(452)는 채널 홀 프로파일 정보에 기초하여 수신된 어드레스(ADDR)에 대응하는 워드 라인을 선택할 수 있다. 즉, 어드레스 스크램블 선택기(452)는 채널 홀 프로파일 정보에 따라 복수의 어드레스 스크램블(address scramble)들 중 하나를 선택할 수 있다. 어드레스 스크램블은 하나의 셀 스트링에 포함된 메모리 셀들과 워드 라인들을 매핑하는 방법을 말한다.
이하, 기판 상면에 실질적으로 수직한 방향을 제3 방향(D3), 상기 기판 상면에 평행하면서 서로 교차하는 두 방향을 각각 제1 방향(D1) 및 제2 방향(D2)으로 정의한다. 예를 들면, 제1 방향(D1) 및 제2 방향(D2)은 실질적으로 서로 수직하게 교차할 수 있다. 제3 방향(D3)은 수직 방향, 제1 방향(D1)은 행 방향, 제2 방향(D2)은 열 방향이라 칭할 수도 있다. 도면상에 화살표로 표시된 방향과 이의 반대 방향은 동일 방향으로 설명한다. 전술한 방향에 대한 정의는 이후 모든 도면들에서 동일하다.
도 4는 도 3의 메모리 셀 어레이를 나타내는 블록도이고, 도 5는 도 4의 메모리 셀 어레이에 포함되는 메모리 블록의 일 실시예를 나타내는 사시도이다.
도 4에 도시된 바와 같이, 메모리 셀 어레이(100)는 복수의 메모리 블록들(BLK1~BLKz)을 포함할 수 있다. 메모리 블록들(BLK1~BLKz)은 어드레스 디코더(430)에 의해 선택된다. 예를 들면, 어드레스 디코더(430)는 메모리 블록들(BLK1~BLKz) 중 블록 어드레스에 대응하는 메모리 블록을 선택할 수 있다.
도 5를 참조하면, 메모리 블록(BLKi)은 3차원 구조 또는 수직 구조로 형성되는 낸드 스트링들 또는 셀 스트링들을 포함한다. 메모리 블록(BLKi)은 복수의 방향들(D1, D2, D3)을 따라 신장된 구조물들을 포함한다.
메모리 블록(BLKi)을 형성하기 위해서는, 우선 기판(111)이 제공된다. 예를 들면, 기판(111)은 붕소(B, Boron)와 같은 5족 원소가 주입되어 형성된 P-웰로 형성될 수 있을 것이다. 또는, 기판(111)은 N-웰 내에 제공되는 포켓 P-웰로 형성될 수 있을 것이다. 이하에서, 기판(111)은 P-웰 인 것으로 가정하기로 한다. 그러나 기판(111)은 P-웰에만 한정되지 않는다.
기판(111) 상에, 제3 방향(D3)을 따라 복수의 도핑 영역들(311~314)이 형성된다. 예를 들면, 복수의 도핑 영역들(311~314)은 기판(111)과 상이한 n 타입의 도전체로 형성될 수 있을 것이다. 이하에서, 제 1 내지 제 4 도핑 영역들(311~314)은 n 타입을 갖는 것으로 가정한다. 그러나, 제 1 내지 제 4 도핑 영역들(311~314)은 n 타입을 갖는 것으로 한정되지 않는다.
제 1 및 제 2 도핑 영역들(311, 312) 사이의 기판(111)의 영역 상에, 제1 방향(D1)을 따라 신장되는 복수의 절연 물질들(112)이 제3 방향(D3)을 따라 순차적으로 제공된다. 예를 들면, 복수의 절연 물질들(112)은 제2 방향(D2)을 따라 특정 거리만큼 이격되어 형성될 수 있다. 예시적으로, 절연 물질들(112)은 실리콘 산화물(Silicon Oxide)과 같은 절연물질을 포함할 수 있다.
제 1 및 제 2 도핑 영역들(311, 312) 사이의 기판(111) 상부에, 제1 방향(D1)을 따라 순차적으로 배치되며 제3 방향(D3)을 따라 절연 물질들(112)을 관통하는 필라(113)가 형성된다. 예시적으로, 채널 홀 또는 필라(113)는 절연 물질들(112)을 관통하여 기판(111)과 연결될 수 있다. 여기서, 필라(113)는 제 2 및 제 3 도핑 영역들(312, 313) 사이의 기판 상부와, 제 3 및 제 4 도핑 영역들(313, 314)사이의 기판 상부에도 형성된다.
예시적으로, 각 필라(113)는 복수의 물질들로 구성될 수 있다. 예를 들면, 각 필라(113)의 표면층(114)은 제1 타입을 갖는 실리콘 물질을 포함할 수 있고, 낸드 스트링의 채널이 형성되는 영역으로 기능할 수 있다. 예를 들면, 각 필라(113)의 표면층(114)은 기판(111)과 동일한 타입을 갖는 실리콘 물질을 포함할 수 있다. 이하에서, 각 필라(113)의 표면층(114)은 p 타입 실리콘을 포함하는 것으로 가정한다. 그러나, 각 필라(113)의 표면층(114)은 p 타입 실리콘을 포함하는 것으로 한정되지 않는다.
각 필라(113)의 내부층(115)은 절연 물질로 구성된다. 예를 들면, 각 필라(113)의 내부층(115)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 수 있다. 예를 들면, 각 필라(113)의 내부층(115)은 에어 갭(Air gap)을 포함할 수 있다.
제 1 및 제 2 도핑 영역들(311, 312) 사이의 영역에서, 절연 물질들(112), 필라들(113), 그리고 기판(111)의 노출된 표면을 따라 절연막(116)이 제공된다.
제 1 및 제 2 도핑 영역들(311, 312) 사이의 영역에서, 절연막(116)의 노출된 표면상에 제 1 도전 물질들(211~291)이 제공된다. 예를 들면, 기판(111)에 인접한 절연 물질(112) 및 기판(111) 사이에 제1 방향(D1) 방향을 따라 신장되는 제 1 도전 물질(211)이 제공된다. 더 상세하게는, 기판(111)에 인접한 절연 물질(112)의 하부면의 절연막(116) 및 기판(111) 사이에, 제1 방향(D1)으로 신장되는 제 1 도전 물질(211)이 제공된다.
절연 물질들(112) 중 특정 절연 물질 상부면의 절연막(116) 및 특정 절연 물질 상부에 배치된 절연 물질의 하부면의 절연막(116) 사이에, 제1 방향(D1)을 따라 신장되는 제 1 도전 물질이 제공된다. 예시적으로, 절연 물질들(112) 사이에, 제1 방향(D1)으로 신장되는 복수의 제 1 도전 물질들(221~291)이 제공된다. 예시적으로, 제 1 도전 물질들(211~291)은 금속 물질일 수 있다. 예시적으로, 제 1 도전 물질들(211~291)은 폴리 실리콘 등과 같은 도전 물질들일 수 있다.
제 2 및 제 3 도핑 영역들(312, 313) 사이의 영역에서, 제 1 및 제 2 도핑 영역들(311, 312) 상의 구조물과 동일한 구조물이 제공될 수 있다. 제 3 및 제 4 도핑 영역들(313, 314) 사이의 영역에서, 제 1 및 제 2 도핑 영역들(311, 312) 상의 구조물과 동일한 구조물이 제공될 수 있다. 예시적으로, 제 3 및 제 4 도핑 영역들(312, 313) 사이의 영역에서, 제1 방향(D1) 방향으로 신장되는 복수의 절연 물질들(112), 제1 방향(D1)을 따라 순차적으로 배치되며 제3 방향(D3)을 따라 복수의 절연 물질들(112)을 관통하는 복수의 필라들(113), 복수의 절연 물질들(112) 및 복수의 필라들(113)의 노출된 표면에 제공되는 절연막(116), 그리고 제1 방향(D1)을 따라 신장되는 복수의 제 1 도전 물질들(213~293)이 제공된다.
복수의 필라들(113) 상에 드레인들(320)이 각각 제공된다. 드레인들(320) 상에, 제2 방향(D2)으로 신장된 제 2 도전물질들(331~333)이 제공된다. 제 2 도전 물질들(331~333)은 제1 방향(D1)을 따라 순차적으로 배치된다. 제 2 도전 물질들(331~333) 각각은 대응하는 영역의 드레인들(320)과 연결된다. 예시적으로, 드레인들(320) 및 제2 방향(D2)으로 신장된 제 2 도전 물질(333)은 각각 콘택 플러그들(Contact plug)을 통해 연결될 수 있다. 예시적으로, 제 2 도전 물질들(331~333)은 금속 물질들일 수 있다. 예시적으로, 제 2 도전 물질들(331~333)은 폴리 실리콘 등과 같은 도전 물질들일 수 있다.
상기 제1 도전 물질들이 형성되는 층은 게이트 층들에 해당하고, 상기 제1 도전 물질들은 스트링 선택 라인(SSL), 워드 라인(WL), 중간 스위칭 라인(MSL, USL, BSL), 접지 선택 라인(GSL)과 같은 게이트 라인들을 형성할 수 있다. 상기 제2 도전 물질들(331~333)은 비트 라인들을 형성할 수 있다.
도 6은 5를 참조하여 설명한 메모리 블록의 등가 회로를 나타내는 회로도이다.
도 6에 도시된 메모리 블록(BLKi)은 기판 상에 삼차원 구조로 형성되는 삼차원 메모리 블록을 나타낸다. 예를 들어, 메모리 블록(BLKi)에 포함되는 복수의 메모리 낸드 스트링들 또는 셀 스트링들은 상기 기판과 수직한 방향(D3)으로 형성될 수 있다.
도 6을 참조하면, 메모리 블록(BLKi)은 비트 라인들(BL1, BL2, BL3)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 셀 스트링들, 즉 복수의 메모리 낸드 스트링들(NS11~NS33)을 포함할 수 있다. 복수의 메모리 낸드 스트링들(NS11~NS33) 각각은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1, MC2, ..., MC8) 및 접지 선택 트랜지스터(GST)를 포함할 수 있다. 도 6에는 복수의 메모리 낸드 스트링들(NS11~NS33) 각각이 8개의 메모리 셀들(MC1, MC2, ..., MC8)을 포함하는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않는다.
스트링 선택 트랜지스터(SST)는 상응하는 스트링 선택 라인(SSL1, SSL2, SSL3)에 연결될 수 있다. 복수의 메모리 셀들(MC1, MC2, ..., MC8)은 상응하는 게이트 라인들(GTL1, GTL2, ..., GTL8)에 각각 연결될 수 있다. 게이트 라인들(GTL1, GTL2, ..., GTL8)은 워드 라인들에 해당할 수 있으며, 게이트 라인(GTL1, GTL2, ..., GTL8)의 일부는 더미 워드 라인에 해당할 수 있다. 접지 선택 트랜지스터(GST)는 상응하는 접지 선택 라인(GSL1, GSL2, GSL3)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 상응하는 비트 라인(BL1, BL2, BL3)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다.
동일 높이의 워드 라인(예를 들면, GTL1)은 공통으로 연결되고, 접지 선택 라인(GSL1, GSL2, GSL3) 및 스트링 선택 라인(SSL1, SSL2, SSL3)은 각각 분리될 수 있다. 도 6에는 메모리 블록(BLK)이 여덟 개의 게이트 라인(GTL1, GTL2, ..., GTL8) 및 세 개의 비트 라인들(BL1, BL2, BL3)에 연결되는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않는다.
도 6에는 각각의 셀 스트링이 한 개의 스트링 선택 트랜지스터(SST) 및 한 개의 접지 스트링 선택 트랜지스터(GST)를 포함하는 구성이 도시되어 있으나, 본 발명의 이에 한정되지 않는다.
일 실시예에서, 각각의 셀 스트링은 두 개 이상의 스트링 선택 트랜지스터들(SST)을 포함할 수 있고, 이 중에서 비트 라인에 인접한 스트링 선택 트랜지스터(SST)가 전술한 바와 같은 GIDL 트랜지스터로서 이용될 수 있다.
일 실시예에서, 각각의 셀 스트링은 두 개 이상의 접지 선택 트랜지스터들(GST)을 포함할 수 있고, 이 중에서 공통 소스 라인에 인접한 접지 선택 트랜지스터(GST)가 전술한 바와 같은 GIDL 트랜지스터로서 이용될 수 있다.
이하, 도 7 내지 11을 참조하여 복수의 비트 라인들의 적어도 일부를 이용하여 단방향 채널 프리차지를 수행하는 실시예들을 설명한다.
도 7은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 메모리 셀 어레이의 일 실시예를 나타내는 회로도이다.
도 7에는 도시의 편의상 하나의 비트 라인(BL) 및 하나의 공통 소스 라인(CSL)에 연결되는 낸드 스트링들 또는 셀 스트링들(STR11~STR1m, STR21~STR2m)을 도시하고 있으나, 메모리 셀 어레이는 도 5 및 6을 참조하여 설명한 바와 같은 복수의 비트 라인들을 포함하는 3차원 구조를 가질 수 있다. 또한, 도 7에는 도시의 편의상 비트 라인(BL)에 공통으로 연결되는 2개의 메모리 블록들(BLK1, BLK2)만을 도시하고 있으나, 메모리 셀 어레이는 비트 라인(BL)에 공통으로 연결되는 3개 이상의 메모리 블록들을 포함할 수 있다.
도 7을 참조하면, 메모리 블록들(BLK1, BLK2)은 비트 라인(BL)과 공통 소스 라인(CSL) 사이에 공통으로 연결되는 복수의 셀 스트링들(STR11~STR1m, STR21~STR2m)을 포함할 수 있다. 셀 스트링들(STR11~STR1m, STR21~STR2m)의 각각은 GIDL 스트링 선택 라인들(GDSSL11~GDSSL1m, GDSSL21~GDSSL2m)에 의해 제어되는 GIDL 스트링 선택 트랜지스터들, 스트링 선택 라인들(SSL11~SSL1m, SSL21~SSL2m)에 의해 제어되는 스트링 선택 트랜지스터들, 워드 라인들(WL1, WL2)에 의해 제어되는 메모리 셀들, 및 접지 선택 라인들(GSL11~GSL1m, GSL21~GSL2m)에 의해 제어되는 접지 선택 트랜지스터들을 각각 포함할 수 있다.
전술한 GIDL 트랜지스터들은 복수의 비트 라인들(BL)과 연결되는 GIDL 스트링 선택 트랜지스터들을 포함할 수 있다. GIDL 스트링 선택 라인들(GDSSL11~GDSSL1m, GDSSL21~GDSSL2m)은 상기 GIDL 스트링 선택 트랜지스터들의 게이트들에 해당한다.
도 7에 도시된 바와 같이, 제1 메모리 블록(BLK1)은 제1 메모리 블록(BLK1)에 전속되는(dedicated) 워드 라인들(W1)에 의해 제어되고, 제2 메모리 블록(BLK2)은 제2 메모리 블록(BLK2)에 전속되는 워드 라인들(W2)에 의해 제어될 수 있다. 복수의 메모리 블록들(BLK1, BLK2) 중 기입 동작 또는 프로그램 동작의 대상이 되는 메모리 셀들을 포함하는 메모리 블록이 선택 메모리 블록에 해당하고, 복수의 메모리 블록들(BLK1, BLK2) 중 상기 선택 메모리 블록을 제외한 나머지 메모리 블록들이 비선택 메모리 블록에 해당한다.
도 7에는 접지 선택 트랜지스터들이 접지 선택 라인(GSL11~GSL1m, GSL21~GSL2m)에 연결되는 실시예가 도시되어 있으나, 복수의 접지 선택 라인들의 각각에 2개 이상의 일정한 개수의 접지 선택 트랜지스터들이 공통으로 연결될 수도 있다.
도 8 내지 11은 도 7의 메모리 셀 어레이를 포함하는 비휘발성 메모리 장치의 프로그램 방법을 나타내는 타이밍도들이다. 도 8 및 9는 2-스텝 GIDL USIP(unselected string initial precharge) 동작을 나타내고, 도 10 및 11은 1-스텝 GIDL USIP 동작을 낸다.
도 8 내지 11에서, 시구간 T1~T2는 스트링 셀들의 채널을 프리차지하는 프리차지 구간(PPC)이고, 시구간 T2~T3는 비트 라인에 프로그램 비트의 값에 상응하는 전압을 셋팅하는 비트 라인 셋업 구간(PBS)이고, 시구간 T3~T5는 선택 워드 라인(WLs)에 프로그램 전압(VPGM)이 인가되는 프로그램 실행 구간(PEXE)이다. 이하 상응하는 트랜지스터가 턴온 및 턴오프될 수 갖는 전압을 각각 턴온 전압 및 턴오프 전압이라 할 수 있다.
도 8은 선택 메모리 블록(BLKs)에 대한 2-스텝 GIDL USIP 동작을 나타내는 타이밍도이다.
도 8을 참조하면, 프리차지 구간(PPC) 동안에, GIDL을 발생하기 위한 GIDL 온 전압(VGDON)을 선택 메모리 블록(BLKs)의 셀 스트링들에 포함되는 GIDL 스트링 선택 트랜지스터들의 게이트들, 즉 GIDL 스트링 선택 라인(GDSSL)에 인가한다. 도 10에 도시된 바와 같이, GIDL 온 전압(VGDON)은 음의 전압 레벨을 가질 수 있다.
프리차지 구간(PPC) 동안에, 복수의 비트 라인들(BL)에 GIDL 임계 전압(VGDTH)에서 GIDL 온 전압(VGDON)을 뺀 전압 차(VGDTH-VGDON) 보다 높은 전압 레벨을 갖는 GIDL 드레인 전압(VGDD)을 인가한다. GIDL 임계 전압(VGDTH)은 GIDL이 발생하는 드레인 전압과 게이트 전압의 최소 전압 차를 나타낸다. GIDL 임계 전압(VGDTH)은 GIDL 트랜지스터의 구조 및 특성에 따라 결정될 수 있다. 예를 들어, GIDL 임계 전압(VGDTH)이 6V이고 GIDL 온 전압(VGDON)이 -1.5V라고 가정하면, GIDL 드레인 전압(VGDD)은 GIDL 임계 전압(VGDTH)에서 GIDL 온 전압(VGDON)을 뺀 전압 차(6V-(-1.5V)), 즉 7.5V 보다 높은 전압 레벨을 가질 수 있다.
프리차지 구간(PPC) 동안에, 스트링 선택 라인들(SSL)에는 턴오프 전압(VSOFF)이 인가되고, 워드 라인들(WL)에는 초기 워드 라인 전압(Vo)가 인가되고, 접지 선택 라인(GSL)에는 턴온 전압(VGON)이 인가된다. 공통 소스 라인(CSL)에는, 예를 들어, 접지 전압(GND)가 인가될 수 있다.
이와 같이, 프리차지 구간(PPC) 동안에 비트 라인들(BL)을 이용하여 단방향 채널 프리차지를 수행함으로써, 선택 메모리 블록(BLKs)의 셀 스트링들의 채널 전압(VCH)은 프리차지 전압(VPC)으로 프리차지될 수 있다.
비트 라인 셋업 구간(PBS) 동안에, 복수의 비트 라인들(BL) 중 프로그램 비트의 제1 값에 상응하는 비트 라인들에 프로그램 금지 전압(VINH)이 인가되고, 복수의 비트 라인들(BL) 중 프로그램 비트의 제2 값에 상응하는 비트 라인들에 프로그램 허용 전압(VPER)이 인가될 수 있다.
비트 라인 셋업 구간(PBS) 동안에, 선택 셀 스트링들(STRs)의 GIDL 스트링 선택 라인(GDSSL) 및 스트링 선택 라인(SSL)에는 턴온 전압(VSON)이 인가되고, 비선택 셀 스트링들(STRu)의 GIDL 스트링 선택 라인(GDSSL) 및 스트링 선택 라인(SSL)에는 턴오프 전압(VSOFF)이 인가될 수 있다. 따라서, 프로그램 허용 셀 스트링들의 GIDL 스트링 선택 트랜지스터 및 스트링 선택 트랜지스터가 턴온되어 프로그램 허용 셀 스트링들의 채널 전압(VCH)은 프로그램 허용 전압(VPER)이 되고, 프로그램 금지 셀 스트링들의 GIDL 스트링 선택 트랜지스터 및 스트링 선택 트랜지스터가 턴오프되어 셀 스트링들의 채널은 플로팅되어 채널 전압(VCH)은 프리차지 전압(VPC)을 유지한다. 여기서, 프로그램 허용 셀 스트링은 프로그램 허용 전압(VPER)이 인가되는 비트 라인에 연결된 선택 셀 스트링들(STRs)을 나타내고, 프로그램 금지 셀 스트링은 프로그램 금지 전압(VINH)이 인가되는 비트 라인에 연결된 선택 셀 스트링들(STRs) 및 모든 비선택 셀 스트링들(STRu)을 나타낸다.
프로그램 실행 구간(PEXE)의 전반부(T3~T4)에 선택 메모리 블록(BLKs)의 모든 워드 라인들(WL)에 패스 전압(VPASS)이 인가되어 상기 프로그램 금지 셀 스트링들의 채널 전압(VCH)은 프리차지 전압(VPC)보다 높은 제1 채널 전압(VCH1)으로 부스팅되고, 프로그램 실행 구간(PEXE)의 후반부(T4~T5)에 선택 메모리 블록(BLKs)의 하나의 선택 워드 라인(WLs)에 프로그램 전압(VPGM)이 인가되어 상기 프로그램 금지 셀 스트링들의 채널 전압(VCH)은 제1 채널 전압(VCH1)보다 높은 제2 채널 전압(VCH2)으로 더욱 부스팅된다. 제2 채널 전압(VCH2)은 프로그램 금지 셀 스트링들의 선택 워드 라인(WLs)에 연결된 메모리 셀들의 프로그램을 방지할 수 있을 정도의 충분히 높은 전압 레벨에 해당한다. 반면에 상기 프로그램 허용 셀 스트링들의 채널 전압(VCH)은 프로그램 허용 전압(VPER)으로 유지되어 상기 프로그램 허용 셀 스트링들의 선택 워드 라인(WLs)에 연결된 메모리 셀들이 프로그램될 수 있다.
도 9는 비선택 메모리 블록(BLKu)에 대한 2-스텝 GIDL USIP 동작을 나타내는 타이밍도이다.
도 9의 비트 라인들(BL)의 전압, 접지 선택 라인(GSL)의 전압 및 공통 소스 라인(CSL)의 전압은 도 8과 동일하므로 중복되는 설명을 생략한다.
도 9를 참조하면, 프리차지 구간(PPC) 동안에, 비선택 메모리 블록(BLKu)의 셀 스트링들에 포함되는 GIDL 트랜지스터들의 게이트들, 즉 GIDL 스트링 선택 라인들(GDSSL)에 GIDL을 방지하기 위한 GIDL 오프 전압(VGDOFF)을 인가할 수 있다. GIDL 오프 전압(VGDOFF)은 도 8을 참조하여 설명한 GIDL 온 전압(VGDON)보다 높은 양의 전압 레벨을 가질 수 있다. GIDL 오프 전압(VGDOFF)은 GIDL 드레인 전압(VGDD)에서 GIDL 임계 전압(VGDTH)을 뺀 전압 차(VGDD-VGDTH)보다 높은 전압 레벨을 가질 수 있다. 예를 들어, GIDL 임계 전압(VGDTH)이 6V이고 GIDL 드레인 전압(VGDD)이 7.7V라고 가정하면, GIDL 오프 전압(VGDOFF)은 GIDL 드레인 전압(VGDD)에서 GIDL 임계 전압(VGDTH)을 뺀 전압 차(7.5V-6V)), 즉 1.5V 보다 높은 전압 레벨을 가질 수 있다.
실시예에서 따라서, 프리차지 구간(PPC) 동안에, 비선택 메모리 블록(BLKu)의 셀 스트링들에 포함되는 GIDL 트랜지스터들의 게이트들, 즉 GIDL 스트링 선택 라인들(GDSSL)을 플로팅시킬 수 있다. 이 경우, 프리차지 구간(PPC) 동안에, 비선택 메모리 블록(BLKu)의 셀 스트링들에 포함되는 GIDL 트랜지스터들의 게이트들, 즉 GIDL 스트링 선택 라인들(GDSSL)의 전압은 GIDL 트랜지스터들의 드레인들에 인가되는 전압, 즉 GIDL 드레인 전압(VGDD)에 의해 GIDL을 방지하기 위한 GIDL 오프 전압으로 부스팅될 수 있다.
비트 라인 셋업 구간(PBS) 동안에, 비선택 메모리 블록(BLKu)의 모든 GIDL 스트링 선택 라인(GDSSL) 및 스트링 선택 라인(SSL)에는 턴오프 전압(VSOFF)이 인가될 수 있다. 실시예에 따라서, 비트 라인 셋업 구간(PBS) 동안에, 비선택 메모리 블록(BLKu)의 모든 GIDL 스트링 선택 라인(GDSSL)은 GIDL 오프 전압(VGDOFF)을 그대로 유지할 수도 있다.
한편, 프리차지 구간(PPC), 비트 라인 셋업 구간(PBS) 및 프로그램 실행 구간(PEXE) 동안에, 비선택 메모리 블록(BLKu)의 모든 워드 라인들(WL)에는 초기 워드 라인 전압(Vo)이 인가될 수 있다. 실시예에 따라서, 프리차지 구간(PPC), 비트 라인 셋업 구간(PBS) 및 프로그램 실행 구간(PEXE) 동안에, 비선택 메모리 블록(BLKu)의 모든 워드 라인들(WL)은 플로팅 상태를 유지할 수도 있다.
결과적으로, 프리차지 구간(PPC), 비트 라인 셋업 구간(PBS) 및 프로그램 실행 구간(PEXE) 동안에, 비선택 메모리 블록(BLKu)의 모든 워드 라인들(WL)의 모든 셀 스트링들의 채널 전압(VCH)은 초기 채널 전압(VCH0)로 유지될 수 있다.
도 8 및 9를 참조하여 설명한 바와 같이, 선택 메모리 블록(BLKs)의 채널 전압을 프리차지하는 동안에 비선택 메모리 블록(BLKu)의 프리차지를 방지함으로써 비선택 메모리 블록(BLKu)의 소프트 소거를 방지할 수 있다.
도 10은 선택 메모리 블록(BLKs)에 대한 1-스텝 GIDL USIP 동작을 나타내는 타이밍도이고, 도 11은 비선택 메모리 블록(BLKu)에 대한 1-스텝 GIDL USIP 동작을 나타내는 타이밍도이다. 도 10 및 11은 프로그램 비트에 따라서 프로그램 금지 전압(VINH) 또는 프로그램 허용 전압(VPER)을 각 비트 라인에 인가하는 타이밍을 제외하고는 도 8 및 9와 동일하므로 중복되는 설명을 생략한다.
도 10 및 11을 참조하면, 프리차지 구간(PPC) 동안에, 복수의 비트 라인들(BL) 중 프로그램 비트의 제1 값에 상응하는 비트 라인들에 GIDL 임계 전압(VGDTH)에서 GIDL 온 전압(VGDON)을 뺀 전압 차(VGDTH-VGDON)보다 높은 전압 레벨을 갖는 GIDL 드레인 전압(VGDD)을 인가할 수 있다. 프리차지 구간(PPC) 및 프로그램 실행 구간(PEXE) 사이의 비트 라인 셋업 구간(PBS) 동안에, 복수의 비트 라인들(BL) 중 프로그램 비트의 제1 값에 상응하는 비트 라인들에 프로그램 금지 전압(VINH)을 인가할 수 있다.
한편, 프리차지 구간(PPC)과 비트 라인 셋업 구간(PBS) 동안에, 복수의 비트 라인들(BL) 중 프로그램 비트의 제2 값에 상응하는 비트 라인들에 프로그램 허용 전압(VPER)을 인가할 수 있다.
이하, 도 12 내지 16을 참조하여 공통 소스 라인을 이용하여 단방향 채널 프리차지를 수행하는 실시예들을 설명한다.
도 12는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 메모리 셀 어레이의 일 실시예를 나타내는 회로도이다.
도 12에는 도시의 편의상 하나의 비트 라인(BL) 및 하나의 공통 소스 라인(CSL)에 연결되는 낸드 스트링들 또는 셀 스트링들(STR11~STR1m, STR21~STR2m)을 도시하고 있으나, 메모리 셀 어레이는 도 5 및 6을 참조하여 설명한 바와 같은 복수의 비트 라인들을 포함하는 3차원 구조를 가질 수 있다. 또한, 도 12에는 도시의 편의상 비트 라인(BL)에 공통으로 연결되는 2개의 메모리 블록들(BLK1, BLK2)만을 도시하고 있으나, 메모리 셀 어레이는 비트 라인(BL)에 공통으로 연결되는 3개 이상의 메모리 블록들을 포함할 수 있다.
도 12를 참조하면, 메모리 블록들(BLK1, BLK2)은 비트 라인(BL)과 공통 소스 라인(CSL) 사이에 공통으로 연결되는 복수의 셀 스트링들(STR11~STR1m, STR21~STR2m)을 포함할 수 있다. 셀 스트링들(STR11~STR1m, STR21~STR2m)의 각각은 스트링 선택 라인들(SSL11~SSL1m, SSL21~SSL2m)에 의해 제어되는 스트링 선택 트랜지스터들, 워드 라인들(WL1, WL2)에 의해 제어되는 메모리 셀들, 접지 선택 라인들(GSL11~GSL1m, GSL21~GSL2m)에 의해 제어되는 접지 선택 트랜지스터들, 및 GIDL 접지 선택 라인들(GDGSL11~GDGSL1m, GDGSL21~GDGSL2m)에 의해 제어되는 GIDL 접지 선택 트랜지스터들을 각각 포함할 수 있다.
전술한 GIDL 트랜지스터들은 공통 소스 라인(CSL)과 연결되는 GIDL 접지 선택 트랜지스터들을 포함할 수 있다. GIDL 접지 선택 라인들(GDGSL11~GDGSL1m, GDGSL21~GDGSL2m)은 상기 GIDL 접지 선택 트랜지스터들의 게이트들에 해당한다.
도 12에 도시된 바와 같이, 제1 메모리 블록(BLK1)은 제1 메모리 블록(BLK1)에 전속되는(dedicated) 워드 라인들(W1)에 의해 제어되고, 제2 메모리 블록(BLK2)은 제2 메모리 블록(BLK2)에 전속되는 워드 라인들(W2)에 의해 제어될 수 있다. 복수의 메모리 블록들(BLK1, BLK2) 중 기입 동작 또는 프로그램 동작의 대상이 되는 메모리 셀들을 포함하는 메모리 블록이 선택 메모리 블록에 해당하고, 복수의 메모리 블록들(BLK1, BLK2) 중 상기 선택 메모리 블록을 제외한 나머지 메모리 블록들이 비선택 메모리 블록에 해당한다.
도 13 내지 16은 도 12의 메모리 셀 어레이를 포함하는 비휘발성 메모리 장치의 프로그램 방법을 나타내는 타이밍도들이다. 도 13 및 14는 2-스텝 GIDL USIP(unselected string initial precharge) 동작을 나타내고, 도 15 및 16은 1-스텝 GIDL USIP 동작을 낸다.
도 13 내지 16에서, 시구간 T1~T2는 스트링 셀들의 채널을 프리차지하는 프리차지 구간(PPC)이고, 시구간 T2~T3는 비트 라인에 프로그램 비트의 값에 상응하는 전압을 셋팅하는 비트 라인 셋업 구간(PBS)이고, 시구간 T3~T5는 선택 워드 라인(WLs)에 프로그램 전압(VPGM)이 인가되는 프로그램 실행 구간(PEXE)이다. 이하 상응하는 트랜지스터가 턴온 및 턴오프될 수 갖는 전압을 각각 턴온 전압 및 턴오프 전압이라 할 수 있다.
도 13은 선택 메모리 블록(BLKs)에 대한 2-스텝 GIDL USIP 동작을 나타내는 타이밍도이다.
도 13을 참조하면, 프리차지 구간(PPC) 동안에, GIDL을 발생하기 위한 GIDL 온 전압(VGDON)을 선택 메모리 블록(BLKs)의 셀 스트링들에 포함되는 GIDL 접지 선택 트랜지스터들의 게이트들, 즉 GIDL 접지 선택 라인(GDGSL)에 인가한다. 도 13에 도시된 바와 같이, GIDL 온 전압(VGDON)은 음의 전압 레벨을 가질 수 있다.
프리차지 구간(PPC) 동안에, 공통 소스 라인(CSL)에 GIDL 임계 전압(VGDTH)에서 GIDL 온 전압(VGDON)을 뺀 전압 차(VGDTH-VGDON) 보다 높은 전압 레벨을 갖는 GIDL 드레인 전압(VGDD)을 인가한다. GIDL 임계 전압(VGDTH)은 GIDL이 발생하는 드레인 전압과 게이트 전압의 최소 전압 차를 나타낸다. GIDL 임계 전압(VGDTH)은 GIDL 트랜지스터의 구조 및 특성에 따라 결정될 수 있다. 예를 들어, GIDL 임계 전압(VGDTH)이 6V이고 GIDL 온 전압(VGDON)이 -1.5V라고 가정하면, GIDL 드레인 전압(VGDD)은 GIDL 임계 전압(VGDTH)에서 GIDL 온 전압(VGDON)을 뺀 전압 차(6V-(-1.5V)), 즉 7.5V 보다 높은 전압 레벨을 가질 수 있다.
프리차지 구간(PPC) 동안에, 스트링 선택 라인들(SSL)에는 턴오프 전압(VSOFF)이 인가되고, 워드 라인들(WL)에는 초기 워드 라인 전압(Vo)이 인가되고, 비트 라인들(BL)에는 프로그램 금지 전압(VINH)이 인가된다.
이와 같이, 프리차지 구간(PPC) 동안에 소스 라인(CSL)을 이용하여 단방향 채널 프리차지를 수행함으로써, 선택 메모리 블록(BLKs)의 셀 스트링들의 채널 전압(VCH)은 프리차지 전압(VPC)으로 프리차지될 수 있다.
비트 라인 셋업 구간(PBS) 및 프로그램 실행 구단(PEXE) 동안의 동작은 도 8과 실질적으로 동일하므로 중복되는 설명을 생략한다.
도 14는 비선택 메모리 블록(BLKu)에 대한 2-스텝 GIDL USIP 동작을 나타내는 타이밍도이다.
도 14의 비트 라인들(BL)의 전압, 접지 선택 라인(GSL)의 전압 및 공통 소스 라인(CSL)의 전압은 도 13과 동일하므로 중복되는 설명을 생략한다.
도 14를 참조하면, 프리차지 구간(PPC) 동안에, 비선택 메모리 블록(BLKu)의 셀 스트링들에 포함되는 GIDL 트랜지스터들의 게이트들, 즉 GIDL 접지 선택 라인들(GDGSL)에 GIDL을 방지하기 위한 GIDL 오프 전압(VGDOFF)을 인가할 수 있다. GIDL 오프 전압(VGDOFF)은 도 13을 참조하여 설명한 GIDL 온 전압(VGDON)보다 높은 양의 전압 레벨을 가질 수 있다. GIDL 오프 전압(VGDOFF)은 GIDL 드레인 전압(VGDD)에서 GIDL 임계 전압(VGDTH)을 뺀 전압 차(VGDD-VGDTH)보다 높은 전압 레벨을 가질 수 있다. 예를 들어, GIDL 임계 전압(VGDTH)이 6V이고 GIDL 드레인 전압(VGDD)이 7.7V라고 가정하면, GIDL 오프 전압(VGDOFF)은 GIDL 드레인 전압(VGDD)에서 GIDL 임계 전압(VGDTH)을 뺀 전압 차(7.5V-6V)), 즉 1.5V 보다 높은 전압 레벨을 가질 수 있다.
실시예에서 따라서, 프리차지 구간(PPC) 동안에, 비선택 메모리 블록(BLKu)의 셀 스트링들에 포함되는 GIDL 트랜지스터들의 게이트들, 즉 GIDL 접지 선택 라인들(GDGSL)을 플로팅시킬 수 있다. 이 경우, 프리차지 구간(PPC) 동안에, 비선택 메모리 블록(BLKu)의 셀 스트링들에 포함되는 GIDL 트랜지스터들의 게이트들, 즉 GIDL 접지 선택 라인들(GDGSL)의 전압은 GIDL 트랜지스터들의 드레인들에 인가되는 전압, 즉 GIDL 드레인 전압(VGDD)에 의해 GIDL을 방지하기 위한 GIDL 오프 전압으로 부스팅될 수 있다.
비트 라인 셋업 구간(PBS) 및 프로그램 실행 구단(PEXE) 동안의 동작은 도 13과 실질적으로 동일하므로 중복되는 설명을 생략한다.
도 13 및 14를 참조하여 설명한 바와 같이, 선택 메모리 블록(BLKs)의 채널 전압을 프리차지하는 동안에 비선택 메모리 블록(BLKu)의 프리차지를 방지함으로써 비선택 메모리 블록(BLKu)의 소프트 소거를 방지할 수 있다.
도 15는 선택 메모리 블록(BLKs)에 대한 1-스텝 GIDL USIP 동작을 나타내는 타이밍도이고, 도 16은 비선택 메모리 블록(BLKu)에 대한 1-스텝 GIDL USIP 동작을 나타내는 타이밍도이다. 도 15 및 16은 프로그램 비트에 따라서 프로그램 금지 전압(VINH) 또는 프로그램 허용 전압(VPER)을 각 비트 라인에 인가하는 타이밍을 제외하고는 도 13 및 14와 동일하므로 중복되는 설명을 생략한다.
도 15 및 16을 참조하면, 프리차지 구간(PPC)과 비트 라인 셋업 구간(PBS) 동안에, 복수의 비트 라인들(BL) 중 프로그램 비트의 제1 값에 상응하는 비트 라인들에 프로그램 금지 전압(VINH)을 인가할 수 있다. 한편, 프리차지 구간(PPC)과 비트 라인 셋업 구간(PBS) 동안에, 복수의 비트 라인들(BL) 중 프로그램 비트의 제2 값에 상응하는 비트 라인들에 프로그램 허용 전압(VPER)을 인가할 수 있다.
이하, 도 17 내지 21을 참조하여 복수의 비트 라인들의 적어도 일부 및 상기 공통 소스 라인에 상기 GIDL 드레인 전압을 인가하여 양방향 채널 프리차지를 수행하는 실시예들을 설명한다.
도 17은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 메모리 셀 어레이의 일 실시예를 나타내는 회로도이다.
도 17에는 도시의 편의상 하나의 비트 라인(BL) 및 하나의 공통 소스 라인(CSL)에 연결되는 낸드 스트링들 또는 셀 스트링들(STR11~STR1m, STR21~STR2m)을 도시하고 있으나, 메모리 셀 어레이는 도 5 및 6을 참조하여 설명한 바와 같은 복수의 비트 라인들을 포함하는 3차원 구조를 가질 수 있다. 또한, 도 17에는 도시의 편의상 비트 라인(BL)에 공통으로 연결되는 2개의 메모리 블록들(BLK1, BLK2)만을 도시하고 있으나, 메모리 셀 어레이는 비트 라인(BL)에 공통으로 연결되는 3개 이상의 메모리 블록들을 포함할 수 있다.
도 17을 참조하면, 메모리 블록들(BLK1, BLK2)은 비트 라인(BL)과 공통 소스 라인(CSL) 사이에 공통으로 연결되는 복수의 셀 스트링들(STR11~STR1m, STR21~STR2m)을 포함할 수 있다. 셀 스트링들(STR11~STR1m, STR21~STR2m)의 각각은 GIDL 스트링 선택 라인들(GDSSL11~GDSSL1m, GDSSL21~GDSSL2m)에 의해 제어되는 GIDL 스트링 선택 트랜지스터들, 스트링 선택 라인들(SSL11~SSL1m, SSL21~SSL2m)에 의해 제어되는 스트링 선택 트랜지스터들, 워드 라인들(WL1, WL2)에 의해 제어되는 메모리 셀들, 접지 선택 라인들(GSL11~GSL1m, GSL21~GSL2m)에 의해 제어되는 접지 선택 트랜지스터들, 및 GIDL 접지 선택 라인들(GDGSL11~GDGSL1m, GDGSL21~GDGSL2m)에 의해 제어되는 GIDL 접지 선택 트랜지스터들을 각각 포함할 수 있다.
전술한 GIDL 트랜지스터들은 복수의 비트 라인들(BL)과 연결되는 GIDL 스트링 선택 트랜지스터들 및 공통 소스 라인에 연결되는 GIDL 접지 선택 트랜지스터들을 포함할 수 있다. GIDL 스트링 선택 라인들(GDSSL11~GDSSL1m, GDSSL21~GDSSL2m)은 상기 GIDL 스트링 선택 트랜지스터들의 게이트들에 해당하고, GIDL 접지 선택 라인들(GDGSL11~GDGSL1m, GDGSL21~GDGSL2m)은 상기 GIDL 접지 선택 트랜지스터들의 게이트들에 해당한다.
도 17에 도시된 바와 같이, 제1 메모리 블록(BLK1)은 제1 메모리 블록(BLK1)에 전속되는(dedicated) 워드 라인들(W1)에 의해 제어되고, 제2 메모리 블록(BLK2)은 제2 메모리 블록(BLK2)에 전속되는 워드 라인들(W2)에 의해 제어될 수 있다. 복수의 메모리 블록들(BLK1, BLK2) 중 기입 동작 또는 프로그램 동작의 대상이 되는 메모리 셀들을 포함하는 메모리 블록이 선택 메모리 블록에 해당하고, 복수의 메모리 블록들(BLK1, BLK2) 중 상기 선택 메모리 블록을 제외한 나머지 메모리 블록들이 비선택 메모리 블록에 해당한다.
도 18 내지 21은 도 17의 메모리 셀 어레이를 포함하는 비휘발성 메모리 장치의 프로그램 방법을 나타내는 타이밍도들이다. 도 18 및 19는 2-스텝 GIDL USIP(unselected string initial precharge) 동작을 나타내고, 도 20 및 21은 1-스텝 GIDL USIP 동작을 낸다.
도 18은 선택 메모리 블록(BLKs)에 대한 2-스텝 GIDL USIP 동작을 나타내는 타이밍도이다. 도 18의 비트라인 및 공통 소스 라인을 이용한 양방향 프리차지 동작은 도 8의 비트라인을 이용한 단방향 프리차지 동작 및 도 13의 공통 소스 라인을 이용한 단방향 프리차지 동작의 조합에 해당하므로 중복되는 설명을 생략한다.
도 19는 비선택 메모리 블록(BLKs)에 대한 2-스텝 GIDL USIP 동작을 나타내는 타이밍도이다. 도 19의 프리차지 방지 동작은 도 9의 프리차지 방지 동작 및 도 14의 프리차지 방지 동작의 조합에 해당하므로 중복되는 설명을 생략한다.
도 20은 선택 메모리 블록(BLKs)에 대한 1-스텝 GIDL USIP 동작을 나타내는 타이밍도이다. 도 20의 비트라인 및 공통 소스 라인을 이용한 양방향 프리차지 동작은 도 10의 비트라인을 이용한 단방향 프리차지 동작 및 도 15의 공통 소스 라인을 이용한 단방향 프리차지 동작의 조합에 해당하므로 중복되는 설명을 생략한다.
도 21은 비선택 메모리 블록(BLKs)에 대한 1-스텝 GIDL USIP 동작을 나타내는 타이밍도이다. 도 21의 프리차지 방지 동작은 도 11의 프리차지 방지 동작 및 도 16의 프리차지 방지 동작의 조합에 해당하므로 중복되는 설명을 생략한다.
이상 설명한 바와 같이, 본 발명의 실시예들에 따른 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법은 선택 메모리 블록의 채널 전압을 프리차지하는 동안에 비선택 메모리 블록의 프리차지를 방지함으로써 비선택 메모리 블록의 소프트 소거를 방지할 수 있다.
또한 본 발명의 실시예들에 따른 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법은 선택 메모리 블록의 채널을 프리차지함으로써 선택 메모리 블록의 프로그램 전압 교란 및 패스 전압 교란을 감소할 수 있다.
도 22는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 단면도이다.
도 22를 참조하면, 비휘발성 메모리 장치 또는 메모리 장치(2000)는 C2C(chip to chip) 구조일 수 있다. C2C 구조는 제1 웨이퍼 상에 셀 영역(CREG)을 포함하는 상부 칩을 제작하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 주변 회로 영역(PREG)을 포함하는 하부 칩을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonidng) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 일례로, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 상기 본딩 메탈이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-Cu 본딩 방식일 수 있으며, 상기 본딩 메탈은 알루미늄 혹은 텅스텐으로도 형성될 수 있다.
메모리 장치(2000)의 주변 회로 영역(PREG)과 셀 영역(CREG) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다.
주변 회로 영역(PREG)은 제1 기판(2210), 층간 절연층(2215), 제1 기판(2210)에 형성되는 복수의 회로 소자들(2220a, 2220b, 2220c), 복수의 회로 소자들(2220a, 2220b, 2220c) 각각과 연결되는 제1 메탈층(2230a, 2230b, 2230c), 제1 메탈층(2230a, 2230b, 2230c) 상에 형성되는 제2 메탈층(2240a, 2240b, 2240c)을 포함할 수 있다. 일 실시예에서, 제1 메탈층(2230a, 2230b, 2230c)은 상대적으로 저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈층(2240a, 2240b, 2240c)은 상대적으로 저항이 낮은 구리로 형성될 수 있다.
본 명세서에서는 제1 메탈층(2230a, 2230b, 2230c)과 제2 메탈층(2240a, 2240b, 2240c)만 도시되고 설명되나, 이에 한정되는 것은 아니고, 제2 메탈층(2240a, 2240b, 2240c) 상에 적어도 하나 이상의 메탈층이 더 형성될 수도 있다. 제2 메탈층(2240a, 2240b, 2240c)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제2 메탈층(2240a, 2240b, 2240c)을 형성하는 구리보다 더 낮은 저항을 갖는 알루미늄 등으로 형성될 수 있다.
층간 절연층(2215)은 복수의 회로 소자들(2220a, 2220b, 2220c), 제1 메탈층(2230a, 2230b, 2230c), 및 제2 메탈층(2240a, 2240b, 2240c)을 커버하도록 제1 기판(2210) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(2240b) 상에 하부 본딩 메탈(2271b, 2272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PREG)의 하부 본딩 메탈(2271b, 2272b)은 셀 영역(CREG)의 상부 본딩 메탈(2371b, 2372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있으며, 하부 본딩 메탈(2271b, 2272b)과 상부 본딩 메탈(2371b, 2372b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다.
셀 영역(CREG)은 적어도 하나의 메모리 블록을 제공할 수 있다. 셀 영역(CREG)은 제2 기판(2310)과 공통 소스 라인(2320)을 포함할 수 있다. 제2 기판(2310) 상에는, 제2 기판(2310)의 상면에 수직하는 제3 방향(D3)을 따라 복수의 워드라인들(2331, 2332, 2333, 2334, 2335, 2336, 2337, 2338; 2330)이 적층될 수 있다. 워드라인들(2330)의 상부 및 하부 각각에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드라인들(2330)이 배치될 수 있다.
비트라인 본딩 영역(BLBA)에서, 채널 구조체(CH)는 제2 기판(2310)의 상면에 수직하는 방향으로 연장되어 워드라인들(2330), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있으며, 채널층은 제1 메탈층(2350c) 및 제2 메탈층(2360c)과 전기적으로 연결될 수 있다. 예컨대, 제1 메탈층(2350c)은 비트라인 컨택일 수 있고, 제2 메탈층(2360c)은 비트라인일 수 있다. 일 실시예에서, 비트라인(2360c)은 제2 기판(2310)의 상면에 평행한 제2 방향(D2)을 따라 연장될 수 있다.
도 22의 예에서, 채널 구조체(CH)와 비트라인(2360c) 등이 배치되는 영역이 비트라인 본딩 영역(BLBA)으로 정의될 수 있다. 비트라인(2360c)은 비트라인 본딩 영역(BLBA)에서 주변 회로 영역(PREG)에서 페이지 버퍼(2393)를 제공하는 회로 소자들(2220c)과 전기적으로 연결될 수 있다. 일례로, 비트라인(2360c)은 주변 회로 영역(PREG)에서 상부 본딩 메탈(2371c, 2372c)과 연결되며, 상부 본딩 메탈(2371c, 2372c)은 페이지 버퍼(2393)의 회로 소자들(2220c)에 연결되는 하부 본딩 메탈(2271c, 2272c)과 연결될 수 있다.
워드라인 본딩 영역(WLBA)에서, 워드라인들(2330)은 제2 기판(2310)의 상면에 평행한 제1 방향(D1)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(2341, 2342, 2343, 2344, 2345, 2346, 3347; 3340)과 연결될 수 있다. 워드라인들(2330)과 셀 컨택 플러그들(2340)은, 제1 방향(D1)을 따라 워드라인들(2330) 중 적어도 일부가 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 워드라인들(2330)에 연결되는 셀 컨택 플러그들(2340)의 상부에는 제1 메탈층(2350b)과 제2 메탈층(2360b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(2340)은 워드라인 본딩 영역(WLBA)에서 셀 영역(CREG)의 상부 본딩 메탈(2371b, 2372b)과 주변 회로 영역(PREG)의 하부 본딩 메탈(2271b, 2272b)을 통해 주변 회로 영역(PREG)과 연결될 수 있다.
셀 컨택 플러그들(2340)은 주변 회로 영역(PREG)에서 어드레스 디코더 또는 로우 디코더(2394)를 제공하는 회로 소자들(2220b)과 전기적으로 연결될 수 있다. 일 실시예에서, 로우 디코더(2394)를 제공하는 회로 소자들(2220b)의 동작 전압은, 페이지 버퍼(2393)를 제공하는 회로 소자들(2220c)의 동작 전압과 다를 수 있다. 일례로, 페이지 버퍼(2393)를 제공하는 회로 소자들(2220c)의 동작 전압이 로우 디코더(2394)를 제공하는 회로 소자들(2220b)의 동작 전압보다 클 수 있다.
외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그(2380)가 배치될 수 있다. 공통 소스 라인 컨택 플러그(2380)는 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성되며, 공통 소스 라인(2320)과 전기적으로 연결될 수 있다. 공통 소스 라인 컨택 플러그(2380) 상부에는 제1 메탈층(2350a)과 제2 메탈층(2360a)이 차례로 적층될 수 있다. 일례로, 공통 소스 라인 컨택 플러그(2380), 제1 메탈층(2350a), 및 제2 메탈층(2360a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다.
한편 외부 패드 본딩 영역(PA)에는 입출력 패드들(2205, 2305)이 배치될 수 있다. 제1 기판(2210)의 하부에는 제1 기판(2210)의 하면을 덮는 하부 절연막(2201) 이 형성될 수 있으며, 하부 절연막(2201) 상에 제1 입출력 패드(2205)가 형성될 수 있다. 제1 입출력 패드(2205)는 제1 입출력 컨택 플러그(2203)를 통해 주변 회로 영역(PREG)에 배치되는 복수의 회로 소자들(2220a, 2220b, 2220c) 중 적어도 하나와 연결되며, 하부 절연막(2201)에 의해 제1 기판(2210)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(2203)와 제1 기판(2210) 사이에는 측면 절연막이 배치되어 제1 입출력 컨택 플러그(2203)와 제1 기판(2210)을 전기적으로 분리할 수 있다.
제2 기판(2310)의 상부에는 제2 기판(2310)의 상면을 덮는 상부 절연막(2301)이 형성될 수 있으며, 상부 절연막(2301) 상에 제2 입출력 패드(2305)가 배치될 수 있다. 제2 입출력 패드(2305)는 제2 입출력 컨택 플러그(2303)를 통해 주변 회로 영역(PREG)에 배치되는 복수의 회로 소자들(2220a, 2220b, 2220c) 중 적어도 하나와 연결될 수 있다.
실시예에 따라서, 제2 입출력 컨택 플러그(2303)가 배치되는 영역에는 제2 기판(2310) 및 공통 소스 라인(2320) 등이 배치되지 않을 수 있다. 또한, 제2 입출력 패드(2305)는 제3 방향(D3)에서 워드라인들(2380)과 오버랩되지 않을 수 있다. 제2 입출력 컨택 플러그(2303)는 제2 기판(2310)의 상면에 평행한 방향에서 제2 기판(2310)과 분리되며, 셀 영역(CREG)의 층간 절연층(2315)을 관통하여 제2 입출력 패드(2305)에 연결될 수 있다.
실시예에 따라서, 제1 입출력 패드(2205)와 제2 입출력 패드(2305)는 선택적으로 형성될 수 있다. 일례로, 메모리 장치(2000)는 제1 기판(2201)의 상부에 배치되는 제1 입출력 패드(2205)만을 포함하거나, 또는 제2 기판(2301)의 상부에 배치되는 제2 입출력 패드(2305)만을 포함할 수 있다. 또는, 메모리 장치(2000)가 제1 입출력 패드(2205)와 제2 입출력 패드(2305)를 모두 포함할 수도 있다.
셀 영역(CREG)과 주변 회로 영역(PREG) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트라인 본딩 영역(BLBA) 각각에는 최상부 메탈층의 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.
메모리 장치(2000)는 외부 패드 본딩 영역(PA)에서, 셀 영역(CREG)의 최상부 메탈층에 형성된 상부 메탈 패턴(2372a)에 대응하여 주변 회로 영역(PREG)의 최상부 메탈층에 셀 영역(CREG)의 상부 메탈 패턴(2372a)과 동일한 형태의 하부 메탈 패턴(2273a)을 형성할 수 있다. 주변 회로 영역(PREG)의 최상부 메탈층에 형성된 하부 메탈 패턴(2273a)은 주변 회로 영역(PREG)에서 별도의 콘택과 연결되지 않을 수 있다. 이와 유사하게, 외부 패드 본딩 영역(PA)에서 주변 회로 영역(PREG)의 최상부 메탈층에 형성된 하부 메탈 패턴에 대응하여 셀 영역(CREG)의 상부 메탈층에 주변 회로 영역(PREG)의 하부 메탈 패턴과 동일한 형태의 상부 메탈 패턴을 형성할 수도 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(2240b) 상에는 하부 본딩 메탈(2271b, 2272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PREG)의 하부 본딩 메탈(2271b, 2272b)은 셀 영역(CREG)의 상부 본딩 메탈(2371b, 2372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다.
또한, 비트라인 본딩 영역(BLBA)에서, 주변 회로 영역(PREG)의 최상부 메탈층에 형성된 하부 메탈 패턴(2252)에 대응하여 셀 영역(CREG)의 최상부 메탈층에 주변 회로 영역(PREG)의 하부 메탈 패턴(2252)과 동일한 형태의 상부 메탈 패턴(2392)을 형성할 수 있다. 셀 영역(CREG)의 최상부 메탈층에 형성된 상부 메탈 패턴(2392) 상에는 콘택을 형성하지 않을 수 있다.
도 23은 본 발명의 실시예들에 따른 적층형 반도체 장치의 제조 과정을 설명하기 위한 도면이다.
도 23을 참조하면, 제1 웨이퍼(WF1) 및 제2 웨이퍼(WF2)에는 각각의 집적 회로들이 형성된다. 제1 웨이퍼(WF1)에는 전술한 메모리 셀 어레이 및 소거 채널 구조체들(ECH)을 이용한 소거 트랜지스터들(ETR)이 형성될 수 있고, 제2 웨이퍼(WF2)에는 주변 회로들이 형성될 수 있다.
제1 웨이퍼(WF1) 및 제2 웨이퍼(WF2)의 집적 회로들을 형성한 상태에서 제1 웨이퍼(WF1)와 제2 웨이퍼(WF2)를 본딩 방식으로 접착한다. 접착된 웨이퍼들(WF1, WF2)은 복수의 칩들로 절단되고, 각각의 칩은 적층된 반도체 다이들(SD1, SD2)을 포함하는 도 22의 반도체 장치(2000)에 해당한다. 제1 웨이퍼(WF1)의 절단된 부분은 제1 반도체 다이(SD1)에 해당하고 제2 웨이터(WF2)의 절단된 부분은 제2 반도체 다이(SD2)에 해당한다.
도 24는 본 발명의 실시예들에 따른 에스에스디(SSD: solid state disk or solid state drive)를 나타내는 블록도이다.
도 24를 참조하면, SSD(5000)는 복수의 비휘발성 메모리 장치들(5100) 및 SSD 제어기(5200)를 포함한다.
비휘발성 메모리 장치들(5100)은 옵션적으로 외부 고전압(VPP)을 제공받도록 구현될 수 있다. 비휘발성 메모리 장치들(5100)은 전술한 비휘발성 메모리 장치(30)로 구현될 수 있다. 본 발명의 실시예들에 따라서 비휘발성 메모리 장치들(5100)은 비트 라인에 대한 소거 전압의 인가를 제어하기 위한 소거 트랜지스터를 페이지 버퍼 회로에서 제거하고 소거 채널 구조체를 이용하여 구현함으로써 페이지 버퍼 회로 및 비휘발성 메모리 장치들(4100)의 사이즈를 감소할 수 있다.
SSD 제어기(5200)는 복수의 채널들(CH1~CH4)을 통하여 비휘발성 메모리 장치들(5100)에 연결된다. SSD 제어기(5200)는 적어도 하나의 프로세서(5210), 버퍼 메모리(5220), 에러 정정 회로(5230), 호스트 인터페이스(5250) 및 비휘발성 메모리 인터페이스(5260)를 포함한다. 버퍼 메모리(5220)는 메모리 제어기(5200)의 구동에 필요한 데이터를 임시로 저장할 수 있다. 또한, 버퍼 메모리(5220)는 기입 요청시 프로그램 동작에 이용될 데이터를 버퍼링할 수 있다. 에러 정정 회로(5230)는 기입 동작에서 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 독출 동작에서 읽혀진 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정하고, 데이터 복구 동작에서 비휘발성 메모리 장치(5100)로부터 복구된 데이터의 에러를 정정할 수 있다.
본 발명의 실시예들은 비휘발성 메모리 장치 및 이를 포함하는 시스템에 유용하게 이용될 수 있다.
특히 본 발명의 실시예들은 메모리 카드, 솔리드 스테이트 드라이브(Solid State Drive; SSD), 임베디드 멀티미디어 카드(eMMC, embedded multimedia card), 유니버셜 플래시 스토리지(UFS, universal flash storage), 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular phone), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console), 네비게이션(navigation) 기기, 웨어러블(wearable) 기기, IoT(internet of things;) 기기, IoE(internet of everything:) 기기, e-북(e-book), VR(virtual reality) 기기, AR(augmented reality) 기기 등과 같은 전자 기기에 더욱 유용하게 적용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 복수의 비트 라인들 및 공통 소스 라인 사이에 공통으로 연결되고 복수의 메모리 블록들로 그룹화되는 복수의 셀 스트링들을 포함하는 비휘발성 메모리 장치의 프로그램 방법으로서,
    프리차지 구간 동안에, 게이트 유도 드레인 누설(GIDL, gate induced drain leakage)을 발생하기 위한 GIDL 온 전압을 상기 복수의 메모리 블록들 중 선택 메모리 블록의 셀 스트링들에 포함되는 GIDL 트랜지스터들의 게이트들에 인가하여 상기 선택 메모리 블록의 셀 스트링들의 채널을 프리차지 전압으로 프리차지하는 단계;
    상기 프리차지 구간 동안에, GIDL을 방지하도록 상기 복수의 메모리 블록들 중 비선택 메모리 블록의 셀 스트링들에 포함되는 GIDL 트랜지스터들의 게이트들의 전압을 제어하여 상기 비선택 메모리 블록의 셀 스트링들의 채널의 프리차지를 방지하는 단계; 및
    상기 프리차지 구간 이후의 프로그램 실행 구간 동안에, 상기 선택 메모리 블록의 선택 워드 라인에 프로그램 전압을 인가하여 상기 선택 워드 라인에 연결된 메모리 셀들을 프로그램하는 단계를 포함하는 비휘발성 메모리 장치의 프로그램 방법.
  2. 제1 항에 있어서,
    상기 비선택 메모리 블록의 셀 스트링들의 채널의 프리차지를 방지하는 단계는,
    상기 프리차지 구간 동안에, 비선택 메모리 블록의 셀 스트링들에 포함되는 GIDL 트랜지스터들의 게이트들에 GIDL을 방지하기 위한 GIDL 오프 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 프로그램 방법.
  3. 제2 항에 있어서,
    상기 GIDL 오프 전압은 상기 GIDL 온 전압보다 높은 양의 전압 레벨을 갖는 것을 특징으로 하는 비휘발성 메모리 장치의 프로그램 방법.
  4. 제1 항에 있어서,
    상기 비선택 메모리 블록의 셀 스트링들의 채널의 프리차지를 방지하는 단계는,
    상기 프리차지 구간 동안에, 비선택 메모리 블록의 셀 스트링들에 포함되는 GIDL 트랜지스터들의 게이트들을 플로팅시키는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 프로그램 방법.
  5. 제4 항에 있어서,
    상기 프리차지 구간 동안에, 비선택 메모리 블록의 셀 스트링들에 포함되는 GIDL 트랜지스터들의 게이트들의 전압은 상기 GIDL 트랜지스터들의 드레인들에 인가되는 전압에 의해 GIDL을 방지하기 위한 GIDL 오프 전압으로 부스팅되는 것을 특징으로 하는 비휘발성 메모리 장치의 프로그램 방법.
  6. 제1 항에 있어서,
    상기 GIDL 온 전압은 음의 전압 레벨을 갖는 것을 특징으로 하는 비휘발성 메모리 장치의 프로그램 방법.
  7. 제1 항에 있어서,
    상기 GIDL 트랜지스터들은,
    상기 복수의 비트 라인들과 연결되는 GIDL 스트링 선택 트랜지스터들을 포함하고,
    상기 프리차지 구간 동안에, 상기 복수의 비트 라인들에 GIDL 임계 전압에서 상기 GIDL 온 전압을 뺀 전압 차보다 높은 전압 레벨을 갖는 GIDL 드레인 전압을 인가하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 프로그램 방법.
  8. 제1 항에 있어서,
    상기 GIDL 트랜지스터들은,
    상기 공통 소스 라인과 연결되는 GIDL 접지 선택 트랜지스터들을 포함하고,
    상기 프리차지 구간 동안에, GIDL 임계 전압에서 상기 GIDL 온 전압을 뺀 전압 차보다 높은 전압 레벨을 갖는 GIDL 드레인 전압을 상기 공통 소스 라인에 인가하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 프로그램 방법.
  9. 제1 항에 있어서,
    상기 GIDL 트랜지스터들은,
    상기 복수의 비트 라인들과 연결되는 GIDL 스트링 선택 트랜지스터들; 및
    상기 공통 소스 라인과 연결되는 GIDL 접지 선택 트랜지스터들을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 프로그램 방법.
  10. 셀 영역에 형성되는 복수의 제1 메탈 패드들;
    상기 셀 영역의 하부에 배치되는 주변 회로 영역에 형성되고, 상기 복수의 제1 메탈 패드들과 각각 연결되어 상기 셀 영역 및 상기 주변 회로 영역을 수직 방향으로 연결하는 복수의 제2 메탈 패드들;
    상기 셀 영역의 상기 수직 방향으로의 제1 단부에 형성되고, 제1 수평 방향으로 배열되고 제2 수평 방향으로 신장되는 복수의 비트 라인들;
    상기 셀 영역의 상기 수직 방향으로의 제2 단부에 형성되고, 상기 제2 수평 방향으로 신장되는 적어도 하나의 소오스 라인;
    상기 셀 영역 중 셀 스트링 영역에 형성되고, 상기 복수의 비트 라인들 및 상기 소스 라인 사이에 공통으로 연결되고, 복수의 메모리 블록들로 그룹화되고, 적어도 하나의 스트링 선택 트랜지스터, 복수의 메모리 셀들 및 적어도 하나의 접지 선택 트랜지스터를 각각 포함하는 복수의 셀 채널 구조체들;
    상기 셀 스트링 영역에 상기 수직 방향으로 적층되어 형성되고, 적어도 하나의 스트링 선택 라인, 복수의 워들 라인들 및 적어도 하나의 접지 선택 라인을 포함하는 게이트 전극 구조체; 및
    상기 주변 회로 영역에 형성되고, 프리차지 구간 동안에, 게이트 유도 드레인 누설(GIDL, gate induced drain leakage)을 발생하기 위한 GIDL 온 전압을 상기 복수의 메모리 블록들 중 선택 메모리 블록의 상기 스트링 선택 라인 또는 상기 접지 선택 라인에 인가하여 상기 선택 메모리 블록의 셀 채널 구조체들의 채널을 프리차지 전압으로 프리차지하고, 상기 프리차지 구간 동안에, GIDL을 방지하도록 상기 복수의 메모리 블록들 중 비선택 메모리 블록의 상기 스트링 선택 라인 또는 상기 접지 선택 라인의 전압을 제어하여 상기 비선택 메모리 블록의 셀 채널 구조체들의 채널의 프리차지를 방지하고, 상기 프리차지 구간 이후의 프로그램 실행 구간 동안에, 상기 선택 메모리 블록의 선택 워드 라인에 프로그램 전압을 인가하여 상기 선택 워드 라인에 연결된 메모리 셀들을 프로그램하는 제어 회로를 포함하는 비휘발성 메모리 장치.
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