KR102669409B1 - 반도체 메모리 장치 및 이의 동작 방법 - Google Patents
반도체 메모리 장치 및 이의 동작 방법 Download PDFInfo
- Publication number
- KR102669409B1 KR102669409B1 KR1020170025938A KR20170025938A KR102669409B1 KR 102669409 B1 KR102669409 B1 KR 102669409B1 KR 1020170025938 A KR1020170025938 A KR 1020170025938A KR 20170025938 A KR20170025938 A KR 20170025938A KR 102669409 B1 KR102669409 B1 KR 102669409B1
- Authority
- KR
- South Korea
- Prior art keywords
- voltage
- word lines
- potential level
- memory device
- line
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 83
- 238000011017 operating method Methods 0.000 title 1
- 238000007599 discharging Methods 0.000 claims abstract description 23
- 238000000034 method Methods 0.000 claims abstract description 12
- 238000012795 verification Methods 0.000 claims description 15
- 230000000903 blocking effect Effects 0.000 claims description 5
- 238000005516 engineering process Methods 0.000 abstract description 3
- 230000004044 response Effects 0.000 description 23
- 238000010586 diagram Methods 0.000 description 17
- 238000012545 processing Methods 0.000 description 9
- 239000000872 buffer Substances 0.000 description 7
- 238000012937 correction Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 230000009977 dual effect Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 101100028951 Homo sapiens PDIA2 gene Proteins 0.000 description 1
- 101000934888 Homo sapiens Succinate dehydrogenase cytochrome b560 subunit, mitochondrial Proteins 0.000 description 1
- 102100036351 Protein disulfide-isomerase A2 Human genes 0.000 description 1
- 102100025393 Succinate dehydrogenase cytochrome b560 subunit, mitochondrial Human genes 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
- G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C2029/0411—Online error correction
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
- G11C2029/5004—Voltage
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Read Only Memory (AREA)
Abstract
본 기술은 반도체 메모리 장치 및 이의 동작 방법에 관한 것으로, 반도체 메모리 장치는 공통 소스 라인과 비트라인 사이에 연결된 다수의 메모리 셀들을 포함하는 메모리 셀 어레이, 및 상기 메모리 셀들과 연결된 워드라인들에 동작 전압들을 인가하거나, 상기 워드라인들의 전위 레벨을 디스차지하기 위한 전압 생성 회로를 포함하며, 프로그램 검증 동작 시 상기 전압 생성 회로는 상기 워드라인들에 프로그램 검증 전압 및 패스 전압을 인가한 후, 상기 메모리 셀들을 턴온시키는 구간 중에 상기 공통 소스 라인에 설정 전압을 인가한다.
Description
본 발명은 전자 장치에 관한 것으로, 특히 반도체 메모리 장치 및 이의 동작 방법에 관한 것이다.
반도체 장치 중 특히 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
불휘발성 메모리 장치는 쓰기 및 읽기 속도가 상대적으로 느리지만 전원 공급이 차단되더라도 저장 데이터를 유지한다. 따라서 전원 공급 여부와 관계없이 유지되어야 할 데이터를 저장하기 위해 불휘발성 메모리 장치가 사용된다.
불휘발성 메모리 장치 중 플래시 메모리 장치는 데이터의 프로그램과 소거가 자유로운 RAM의 장점과 전원 공급이 차단되어도 저장된 데이터를 보존할 수 있는 ROM의 장점을 가진다.
플래시 메모리 장치는 스트링이 반도체 기판에 수평하게 형성된 2차원 반도체 장치와, 스트링이 반도체 기판에 수직으로 형성된 3차원 반도체 장치로 구분될 수 있다.
본 발명은 반도체 메모리 장치의 프로그램 검증 동작 시 스트링의 채널이 음의 전압 레벨로 부스팅되는 현상을 억제하여 프로그램 디스터브 현상을 개선할 수 있는 반도체 메모리 장치 및 이의 동작 방법을 제공한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 공통 소스 라인과 비트라인 사이에 연결된 다수의 메모리 셀들을 포함하는 메모리 셀 어레이, 및 상기 메모리 셀들과 연결된 워드라인들에 동작 전압들을 인가하거나, 상기 워드라인들의 전위 레벨을 디스차지하기 위한 전압 생성 회로를 포함하며, 프로그램 검증 동작 시 상기 전압 생성 회로는 상기 워드라인들에 프로그램 검증 전압 및 패스 전압을 인가한 후, 상기 워드라인들의 전위 레벨이 균일해지도록 제어하는 중에 상기 공통 소스 라인에 설정 전압을 인가한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 공통 소스 라인과 비트라인 사이에 직렬 연결된 소스 선택 트랜지스터, 다수의 메모리 셀들, 드레인 선택 트랜지스터를 포함하는 메모리 스트링, 및 프로그램 검증 동작 시 상기 소스 선택 트랜지스터와 연결된 소스 선택 라인, 상기 다수의 메모리 셀들과 연결된 다수의 워드라인들, 및 상기 드레인 선택 트랜지스터와 연결된 드레인 선택 라인에 동작 전압들을 인가하거나 전위 레벨을 디스차지하기 위한 전압 생성 회로를 포함하며, 상기 전압 생성 회로는 상기 소스 선택 라인, 상기 다수의 워드라인들, 및 상기 드레인 선택 라인의 전위 레벨을 균일한 레벨로 제어하기 위하여 일정 전압을 인가할 때 상기 공통 소스 라인 또는 비트라인에 설정 전압을 인가하여 상기 메모리 스트링의 채널 전위 레벨을 상승시킨다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법은 프로그램 검증 동작 시 메모리 셀 어레이의 다수의 워드라인들에 검증 전압 및 패스 전압을 인가하는 단계, 상기 다수의 워드라인들 및 선택 라인들에 일정 전압을 인가하는 단계, 상기 일정 전압이 인가되는 중 상기 메모리 셀 어레이의 공통 소스 라인에 설정 전압을 인가하는 단계, 상기 워드라인들에 인가되는 상기 일정 전압을 차단한 후 상기 워드라인들의 전위 레벨을 디스차지하는 단계, 및 상기 선택 라인들에 인가되는 상기 일정 전압을 차단한 후 상기 선택 라인들의 전위 레벨을 디스차지하는 단계를 포함한다.
본 기술에 따르면, 반도체 메모리 장치의 프로그램 검증 동작 중 메모리 셀들 및 선택 트랜지스터들을 턴온시키기 위한 구간에서 소스 라인에 양의 전압을 인가함으로써 스트링의 채널이 음의 전압 레벨로 부스팅되는 현상을 억제하여 프로그램 디스터브 현상을 개선할 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 설명하기 위한 블럭도이다.
도 2는 도 1의 메모리 셀 어레이의 실시 예를 보여주는 블럭도이다.
도 3은 도 1의 메모리 블럭을 설명하기 위한 회로도이다.
도 4는 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 5는 도 4의 프로그램 검증 동작의 상세 동작을 설명하기 위한 순서도이다.
도 6a 및 도 6b는 본 발명의 실시 예에 따른 프로그램 검증 동작을 설명하기 위한 동작 전압들의 파형도이다.
도 7은 본 발명의 다른 실시 예에 따른 프로그램 검증 동작을 설명하기 위한 순서도이다.
도 8은 도 7에 따른 프로그램 검증 동작을 설명하기 위한 동작 전압들의 파형도이다.
도 9는 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블럭도이다.
도 10은 도 9의 메모리 시스템의 응용 예를 보여주는 블럭도이다.
도 11은 도 10을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블럭도이다.
도 2는 도 1의 메모리 셀 어레이의 실시 예를 보여주는 블럭도이다.
도 3은 도 1의 메모리 블럭을 설명하기 위한 회로도이다.
도 4는 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 5는 도 4의 프로그램 검증 동작의 상세 동작을 설명하기 위한 순서도이다.
도 6a 및 도 6b는 본 발명의 실시 예에 따른 프로그램 검증 동작을 설명하기 위한 동작 전압들의 파형도이다.
도 7은 본 발명의 다른 실시 예에 따른 프로그램 검증 동작을 설명하기 위한 순서도이다.
도 8은 도 7에 따른 프로그램 검증 동작을 설명하기 위한 동작 전압들의 파형도이다.
도 9는 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블럭도이다.
도 10은 도 9의 메모리 시스템의 응용 예를 보여주는 블럭도이다.
도 11은 도 10을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블럭도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명에 따른 반도체 메모리 장치를 설명하기 위한 블럭도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140), 그리고 전압 생성 회로(150)를 포함한다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130) 및 전압 생성 회로(150)는 메모리 셀 어레이(110)에 대한 소거 동작을 수행하기 위한 주변 회로로 정의될 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블럭들(BLK1~BLKz)을 포함한다. 복수의 메모리 블럭들(BLK1~BLKz)은 워드 라인들(WLs)을 통해 어드레스 디코더(120)에 연결된다. 복수의 메모리 블럭들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 복수의 메모리 블럭들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이며, 보다 상세하게 복수의 메모리 셀들은 차지 트랩 디바이스(charge trap device) 기반의 불휘발성 메모리 셀들일 수 있다. 동일한 워드라인에 공통적으로 연결된 다수의 메모리 셀들은 하나의 페이지로 정의될 수 있다. 메모리 셀 어레이(110)는 복수의 페이지로 구성된다. 또한 메모리 셀 어레이(110)의 복수의 메모리 블럭들(BLK1~BLKz) 각각은 복수의 셀 스트링을 포함한다. 복수의 셀 스트링 각각은 비트라인과 소스 라인 사이에 직렬 연결된 드레인 선택 트랜지스터, 복수의 메모리 셀들 및 소스 선택 트랜지스터를 포함한다.
메모리 셀 어레이(110)에 포함된 복수의 메모리 블럭들(BLK1~BLKz)은 공통 소스 라인과 비트라인들을 공유하는 적어도 두개의 메모리 블럭들을 포함한다. 이에 대한 자세한 설명은 후술하도록 한다.
어드레스 디코더(120)는 워드 라인들(WLs)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)에서 출력되는 제어 신호들(AD_signals)에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스(ADDR)를 수신한다.
어드레스 디코더(120)는 프로그램 동작 시 전압 생성 회로(150)에서 생성된 프로그램 전압(Vpgm) 및 패스 전압(Vpass)을 메모리 셀 어레이(110)의 복수의 워드 라인들(WLs)에 인가한다. 또한 프로그램 동작 중 프로그램 검증 동작 시 전압 생성 회로(150)에서 생성된 검증 전압(Vverify) 및 패스 전압(Vpass)을 메모리 셀 어레이(110)의 복수의 워드 라인들(WLs)에 인가하고, 이 후 일정 전압(Veq)을 메모리 셀 어레이(110)의 복수의 워드 라인들(WLs)에 인가한다.
반도체 메모리 장치의 제반 동작시 수신되는 어드레스(ADDR)는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블럭 및 하나의 워드 라인을 선택한다. 열 어드레스(Yi)는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다.
어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 복수의 페이지 버퍼들(PB1~PBm)을 포함한다. 복수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1 내지 BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 복수의 페이지 버퍼들(PB1~PBm) 각각은 프로그램 동작 중 프로그램 전압 인가 동작 시 입력된 데이터(DATA)를 임시 저장하고 임시 저장된 데이터에 따라 각각 대응하는 비트라인들(BL1 내지 BLm)의 전위를 제어한다. 또한 읽기 및 쓰기 회로(130)는 프로그램 동작 중 프로그램 검증 동작시 비트라인들(BL1 내지 BLm)의 전위 레벨 또는 전류량을 센싱하여 프로그램 검증 동작을 수행한다.
읽기 및 쓰기 회로(130)는 제어 로직(140)에서 출력되는 제어 신호들(PB_signals)에 응답하여 동작한다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성 회로(150)에 연결된다. 제어 로직(140)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 커맨드(CMD)를 수신한다. 제어 로직(140)은 커맨드(CMD)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다.
제어 로직(140)은 프로그램 동작에 대응하는 커맨드(CMD)가 입력될 경우, 프로그램 전압 인가 동작 및 프로그램 검증 동작을 수행하도록 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성 회로(150)을 제어한다.
또한 제어 로직(140)은 프로그램 검증 동작 시 메모리 셀 어레이(110)에 일정 전압(Veq)이 인가되는 구간 중 또는 일정 전압(Veq)이 인가되는 구간이 종료되는 시점에 공통 소스 라인(CSL)에 양의 전위 레벨을 갖는 설정 전압(Vset)을 인가하도록 전압 생성 회로(150)를 제어한다.
전압 생성 회로(150)는 제어 로직(140)에서 출력되는 제어 신호들(VG_signals)에 응답하여 동작한다.
전압 생성 회로(150)는 프로그램 동작 중 프로그램 전압 인가 동작시 제어 로직(140)의 제어에 따라 메모리 셀 어레이(110)의 복수의 메모리 블럭들(BLK1~BLKz) 중 선택된 메모리 블럭들에 인가하기 위한 프로그램 전압(Vpgm) 및 패스 전압(Vpass)을 생성한다.
또한 전압 생성 회로(150)는 제어 로직(140)의 제어에 따라 프로그램 동작 중 프로그램 검증 동작 시 선택된 메모리 블럭들에 인가하기 위한 검증 전압(Vverify) 및 패스 전압(Vpass)을 생성한다. 또한 전압 생성 회로(150)는 제어 로직(140)의 제어에 따라 프로그램 검증 동작 중 워드라인들에 연결된 메모리 셀들과 선택 라인들과 연결된 선택 트랜지스터들(드레인 선택 트랜지스터 및 소스 선택 트랜지스터)을 턴온 시키기 위한 구간에서 복수의 메모리 블럭들(BLK1~BLKz) 중 선택된 메모리 블럭의 워드라인들 및 선택 라인들, 비 선택된 메모리 블럭들의 선택 라인들에 인가하기 위한 일정 전압(Veq)을 생성한다. 또한 일정 전압(Veq)에 의해 워드라인들 및 선택 라인들의 전위 레벨을 균일해질 수 있다.
전압 생성 회로(150)는 제어 로직(140)의 제어에 따라 일정 전압(Veq)을 인가하는 구간 중 또는 일정 전압(Veq)이 인가되는 구간이 종료되는 시점에 공통 소스 라인에 인가하기 위한 설정 전압(Vset)을 생성한다.
상술한 본 발명의 실시 예에서는 전압 생성 회로(150)에서 설정 전압(Vset)을 생성하여 공통 소스 라인(CSL)에 인가하는 구성을 설명하였으나, 읽기 및 쓰기 회로(130)를 이용하여 비트라인들(BL1 내지 BLm)에 설정 전압(Vset)을 인가하도록 구성할 수 있다.
도 2는 도 1의 메모리 셀 어레이(110)의 일 실시 예를 보여주는 블록도이다.
도 2를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블럭들(BLK1~BLKz)을 포함한다. 각 메모리 블럭은 3차원 구조를 갖는다. 각 메모리 블럭은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블럭의 구조는 도 3을 참조하여 더 상세히 설명된다.
도 3은 도 1의 메모리 블럭들을 설명하기 위한 회로도이다.
도 1에 도시된 복수의 메모리 블럭들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)와 연결되나, 도면의 도시 및 설명을 위해 메모리 블럭(BLK1) 및 메모리 블럭(BLK2)을 대표적으로 도시한다. 메모리 블럭(BLK1) 및 메모리 블럭(BLK2)은 비트 라인들(BL1 내지 BLm) 및 공통 소스 라인(CSL)을 공유하는 구조이다.
도 3을 참조하면, 메모리 블럭(BLK1) 및 메모리 블럭(BLK2)는 복수의 비트 라인들(BL1~BLm)에 연결된다.
메모리 블럭(BLK1)은 복수의 스트링들(ST1 내지 STm)을 포함한다. 복수의 스트링들(ST1 내지 STm)은 각각 복수의 비트 라인들(BL1~BLm)과 공통 소스 라인(CSL) 사이에 연결된다. 복수의 셀 스트링들(ST1 내지 STm) 각각은 소스 선택 트랜지스터(SST), 직렬 연결된 복수의 메모리 셀들(C0~Cn) 및 드레인 선택 트랜지스터(DST)를 포함한다. 또한 복수의 셀 스트링들(ST1 내지 STm) 각각은 소스 선택 트랜지스터(SST)와 메모리 셀(C0) 사이에 연결된 제1 더미 셀(DC0) 및 드레인 선택 트랜지스터(DST)와 메모리 셀(Cn) 사이에 연결된 제2 더미 셀(DC1)을 포함할 수 있다. 본원 발명의 실시 예에서는 하나의 메모리 스트링에 제1 더미 셀 및 제2 더미 셀이 하나씩 배치된 것으로 도시 및 설명하나 적어도 하나 이상의 제1 더미 셀 및 제2 더미 셀이 배치될 수 있다. 소스 선택 트랜지스터(SST)는 소스 선택 라인(SSL1)에 연결된다. 복수의 메모리 셀들(C0~Cn)은 각각 워드 라인들(WLs)에 연결된다. 드레인 선택 트랜지스터(DST)는 드레인 선택 라인(DSL1)에 연결된다. 제1 더미 셀들(DC0)은 소스 패스 워드라인(SPWL1)에 연결된다. 제2 더미 셀들(DC1)은 드레인 패스 워드라인(DPWL1)에 연결된다. 공통 소스 라인(CSL)은 소스 선택 트랜지스터(SST)의 소스 측에 연결된다. 비트 라인들(BL1~BLm) 각각은 해당 드레인 선택 트랜지스터(DST)의 드레인 측에 연결된다.
메모리 블럭(BLK2)는 메모리 블럭(BLK1)과 유사한 구조로 구성될 수 있다. 즉, 메모리 블럭(BLK2)는 복수의 스트링들(ST1 내지 STm)을 포함하며, 복수의 스트링들(ST1 내지 STm)은 각각 복수의 비트 라인들(BL1~BLm)과 공통 소스 라인(CSL) 사이에 연결된다. 복수의 셀 스트링들(ST1 내지 STm) 각각은 소스 선택 트랜지스터(SST), 직렬 연결된 복수의 메모리 셀들(C0~Cn) 및 드레인 선택 트랜지스터(DST)를 포함한다. 소스 선택 트랜지스터(SST)는 소스 선택 라인(SSL2)에 연결된다. 복수의 메모리 셀들(C0~Cn)은 각각 워드 라인들(WLs)에 연결된다. 드레인 선택 트랜지스터(DST)는 드레인 선택 라인(DSL2)에 연결된다. 또한 복수의 셀 스트링들(ST1 내지 STm) 각각은 소스 선택 트랜지스터(SST)와 메모리 셀(C0) 사이에 연결된 제1 더미 셀(DC0) 및 드레인 선택 트랜지스터(DST)와 메모리 셀(Cn) 사이에 연결된 제2 더미 셀(DC1)을 포함할 수 있다. 공통 소스 라인(CSL)은 소스 선택 트랜지스터(SST)의 소스 측에 연결된다. 비트 라인들(BL1~BLm) 각각은 해당 드레인 선택 트랜지스터(DST)의 드레인 측에 연결된다.
상술한 바와 같이 메모리 블럭(BLK1)과 메모리 블럭(BLK2)는 서로 유사한 구조로 구성되며, 각각 연결된 드레인 선택 라인들(DSL1, DSL2) 및 소스 선택 라인들(SSL1, SSL2)은 서로 전기적으로 분리된 구조로 설계할 수 있다.
도 4는 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 5는 도 4의 프로그램 검증 동작의 상세 동작을 설명하기 위한 순서도이다.
도 6a는 본 발명의 일 실시 예에 따른 프로그램 검증 동작을 설명하기 위한 동작 방법을 설명하기 위한 동작 전압들의 파형도이다.
도 6b는 본 발명의 다른 실시 예에 따른 프로그램 검증 동작을 설명하기 위한 동작 방법을 설명하기 위한 동작 전압들의 파형도이다.
도 1 내지 도 6b 참조하여 본 발명의 실시 예에 따른 반도체 메모리 장치의 프로그램 동작을 설명하면 다음과 같다.
본 발명의 실시 예에서는 메모리 블럭(BLK1)이 선택된 메모리 블럭이며, 메모리 블럭(BLK2)은 비 선택된 메모리 블럭으로 정의한다.
외부로부터 프로그램 명령에 대한 커맨드(CMD)가 입력되면(S410), 읽기 및 쓰기 회로(130)는 제어 로직(140)에서 출력되는 제어 신호들(PB_signals)에 응답하여 외부에서 입력된 데이터(DATA)를 임시 저장하고 임시 저장된 데이터에 따라 각각 대응하는 비트라인들(BL1 내지 BLm)의 전위를 제어한다.
전압 생성 회로(150)는 제어 로직(140)에서 출력되는 제어 신호들(VG_signals)에 응답하여 프로그램 전압(Vpgm) 및 패스 전압(Vpass)을 생성한다.
어드레스 디코더(120)는 제어 로직(140)에서 출력되는 제어 신호들(AD_signals)에 응답하여 전압 생성 회로(150)에서 생성된 프로그램 전압(Vpgm)을 선택된 메모리 블럭(BLK1)의 복수의 워드라인들(WLs) 중 선택된 워드라인(Sel WL)에 인가하고, 나머지 비 선택된 워드라인들(Unsel WLs)에는 패스 전압(Vpass)을 인가하여 프로그램 전압 인가 동작을 수행한다(S420). 이때 선택된 메모리 블럭(BLK1)의 드레인 선택 라인(DSL1), 소스 선택 라인(SSL1), 드레인 패스 워드라인(DPWL1), 및 소스 패스 워드라인(SPWL1)에는 패스 전압(Vpass)이 인가되어 턴온된다.
프로그램 전압 인가 동작(S420)이 완료되면 프로그램 검증 동작(S430)을 수행한다.
도 5 및 도 6a를 참조하여 본 발명의 일 실시 예에 따른 프로그램 검증 동작을 좀 더 상세하게 설명하면 다음과 같다.
전압 생성 회로(150)는 제어 로직(140)에서 출력되는 제어 신호들(VG_signals)에 응답하여 검증 전압(Vverify) 및 패스 전압(Vpass)을 생성하고, 어드레스 디코더(120)는 제어 로직(140)에서 출력되는 제어 신호들(AD_signals)에 응답하여 검증 전압(Vverify)을 선택된 메모리 블럭(BLK1)의 선택된 워드라인(Sel WL)에 인가하고(S431), 나머지 비 선택된 워드라인들(Unsel WLs)에는 패스 전압(Vpass)을 인가한다. 이 때, 선택된 메모리 블럭(BLK1)의 드레인 선택 라인(DSL1), 소스 선택 라인(SSL1), 드레인 패스 워드라인(DPWL1), 및 소스 패스 워드라인(SPWL1)에는 패스 전압(Vpass)이 인가되어 턴온된다. 이때, 읽기 및 쓰기 회로(130)는 비트라인들(BL1 내지 BLm)의 전위 레벨 또는 전류량을 감지하여 센싱 동작을 수행하여 선택된 워드라인(Sel WL)과 연결된 복수의 메모리 셀들이 목표 문턱 전압 레벨 이상의 문턱 전압 레벨로 프로그램되었는지 검증한다.
이 후, 메모리 셀들(C0 내지 Cn) 및 선택 트랜지스터들(SST, DST)을 턴온 시키기 위한 구간(A)에서 전압 생성 회로(150)는 제어 로직(140)에서 출력되는 제어 신호들(VG_signals)에 응답하여 일정 전압(Veq)을 생성하여 출력하고, 어드레스 디코더(120)는 제어 로직(140)에서 출력되는 제어 신호들(AD_signals)에 응답하여 일정 전압(Veq)을 선택된 메모리 블럭(BLK1)의 선택된 워드라인(Sel WL), 비 선택된 워드라인들(Unsel WLs), 드레인 선택 라인(DSL1), 소스 선택 라인(SSL1), 드레인 패스 워드라인(DPWL1), 소스 패스 워드라인(SPWL1) 및 비 선택된 메모리 블럭(BLK2)의 드레인 선택 라인(DSL2) 및 소스 선택 라인(SSL2)에 인가한다(S432). 이로 인하여 선택된 워드라인(Sel WL)과 비 선택된 워드라인(Unsel WLs)은 모두 일정 전압(Veq) 레벨로 제어되며, 메모리 셀들(C0 내지 Cn)은 턴온된다. 또한 선택된 메모리 블럭(BLK1)의 드레인 선택 라인(DSL1), 소스 선택 라인(SSL1), 드레인 패스 워드라인(DPWL1), 소스 패스 워드라인(SPWL1) 및 비 선택된 메모리 블럭(BLK2)의 드레인 선택 라인(DSL2) 및 소스 선택 라인(SSL2)에 인가되는 일정 전압(Veq)에 의해 드레인 선택 트랜지스터(DST), 소스 선택 트랜지스터(SST), 제1 및 제2 더미 셀(DC0, DC1)는 모두 턴온된다. 일정 전압(Veq)은 패스 전압(Vpass)가 동일한 전위 레벨을 갖는 전압이거나 패스 전압(Vpass)보다 높거나 낮은 전위 레벨을 갖는 전압일 수 있다.
구간(A)에서 일정 전압(Veq)에 의해 비선택된 메모리 블럭(BLK2)에 포함된 드레인 선택 트랜지스터(DST) 및 소스 선택 트랜지스터(SST)는 턴온되어 비선택된 메모리 블럭(BLK2)의 채널에서 생성 또는 잔류되는 전자들이 공통 소스 라인(CSL) 및 비트라인들(BL1 내지 BLm)으로 디스차지되어 전기적 효과가 개선될 수 있다.
구간(A) 중, 전압 생성 회로(150)는 제어 로직(140)에서 출력되는 제어 신호들(VG_signals)에 응답하여 양의 전위 레벨을 갖는 설정 전압(Vset)을 생성하여 메모리 셀 어레이(110)의 공통 소스 라인(CSL)으로 출력한다(S433). 이로 인하여 공통 소스 라인(CSL)의 전위 레벨은 양의 전위 레벨로 상승한다.
구간(A)가 종료되면 선택된 메모리 블럭(BLK1) 및 비 선택된 메모리 블럭(BLK2)에 인가되던 일정 전압(Veq)을 차단한 후, 선택된 메모리 블럭(BLK1)의 워드라인들(WLs)의 전위 레벨을 디스차지한다. 이때 워드라인들(WLs)은 접지 전압 레벨로 디스차지되거나 접지 전압 레벨보다 일정 레벨 높은 양의 전위 레벨(Vposi)로 디스차지될 수 있다(S434). 이때, 선택된 메모리 블럭(BLK1)의 드레인 선택 라인(DSL1), 소스 선택 라인(SSL1), 드레인 패스 워드라인(DPWL1), 소스 패스 워드라인(SPWL1) 및 비 선택된 메모리 블럭(BLK2)의 드레인 선택 라인(DSL2) 및 소스 선택 라인(SSL2)에 인가되던 일정 전압(Veq)을 차단한 후 접지 전압 레벨로 디스차지한 후(S435), 채널 프리차지 구간 동안 선택된 메모리 블럭(BLK1)의 드레인 선택 라인(DSL1), 소스 선택 라인(SSL1), 드레인 패스 워드라인(DPWL1), 소스 패스 워드라인(SPWL1) 및 비 선택된 메모리 블럭(BLK2)의 드레인 선택 라인(DSL2) 및 소스 선택 라인(SSL2)에 패스 전압(Vpass)을 인가하여 공통 소스 라인(CSL)에 인가되는 설정 전압(Vset)을 이용하여 선택된 메모리 블럭(BLK1) 및 비 선택된 메모리 블럭(BLK2)의 채널을 프리차지한다.
선택된 메모리 블럭(BLK1)의 채널은 메모리 셀(C0 내지 Cn)들의 프로그램 상태에 따라 전기적으로 고립될 수 있다. 이에 선택된 메모리 블럭(BLK1)의 워드라인들(WLs)의 전위 레벨을 디스차지할 때 채널의 전위 레벨이 음의 레벨로 하강하여 다음 프로그램 동작 시 채널 부스팅 레벨이 낮아 프로그램 디스터브 현상이 발생할 수 있다. 본 발명의 일 실시 예에서는 선택된 메모리 블럭(BLK1)의 워드라인들(WLs)의 전위 레벨을 디스차지하기 이전에 공통 소스 라인(CSL)을 통해 선택된 메모리 블럭(BLK1)의 채널에 설정 전압을 인가하여 채널 전위 레벨을 상승시킴으로써, 워드라인들(WLs)의 디스차지 동작시 채널의 전위 레벨이 음의 레벨로 하강하는 현상을 개선할 수 있다.
또한 본 발명의 실시 예에서는 도 6a와 같이 구간(A) 이후 선택된 메모리 블럭(BLK1) 및 비 선택된 메모리 블럭(BLK2) 각각의 선택 라인들(DSL1, SSL1, DSL2, SSL2) 및 소스 패스 워드라인(SPWL1)의 전위 레벨을 디스차지하지 않고 전위 레벨을 유지시킬 수 있다. 즉, 구간(A) 이후 선택 라인들(DSL1, SSL1, DSL2, SSL2) 및 소스 패스 워드라인(SPWL1)의 디스차지 동작을 스킵한 후 채널 프리 차지 동작을 곧바로 수행하여 프로그램 동작 속도 및 전류 소모량을 개선할 수 있다.
도 5 및 도 6b를 참조하여 본 발명의 다른 실시 예에 따른 프로그램 검증 동작을 좀 더 상세하게 설명하면 다음과 같다.
전압 생성 회로(150)는 제어 로직(140)에서 출력되는 제어 신호들(VG_signals)에 응답하여 검증 전압(Vverify) 및 패스 전압(Vpass)을 생성하고, 어드레스 디코더(120)는 제어 로직(140)에서 출력되는 제어 신호들(AD_signals)에 응답하여 검증 전압(Vverify)을 선택된 메모리 블럭(BLK1)의 선택된 워드라인(Sel WL)에 인가하고(S431), 나머지 비 선택된 워드라인들(Unsel WLs)에는 패스 전압(Vpass)을 인가한다. 이 때, 선택된 메모리 블럭(BLK1)의 드레인 선택 라인(DSL1), 소스 선택 라인(SSL1), 드레인 패스 워드라인(DPWL1), 및 소스 패스 워드라인(SPWL1)에는 패스 전압(Vpass)이 인가되어 턴온된다. 이때, 읽기 및 쓰기 회로(130)는 비트라인들(BL1 내지 BLm)의 전위 레벨 또는 전류량을 감지하여 센싱 동작을 수행하여 선택된 워드라인(Sel WL)과 연결된 복수의 메모리 셀들이 목표 문턱 전압 레벨 이상의 문턱 전압 레벨로 프로그램되었는지 검증한다.
이 후, 메모리 셀들(C0 내지 Cn) 및 선택 트랜지스터들(SST, DST)을 턴온 시키기 위한 구간(B)에서 전압 생성 회로(150)는 제어 로직(140)에서 출력되는 제어 신호들(VG_signals)에 응답하여 일정 전압(Veq)을 생성하여 출력하고, 어드레스 디코더(120)는 제어 로직(140)에서 출력되는 제어 신호들(AD_signals)에 응답하여 일정 전압(Veq)을 선택된 메모리 블럭(BLK1)의 선택된 워드라인(Sel WL), 비 선택된 워드라인들(Unsel WLs), 드레인 선택 라인(DSL1), 소스 선택 라인(SSL1), 드레인 패스 워드라인(DPWL1), 소스 패스 워드라인(SPWL1) 및 비 선택된 메모리 블럭(BLK2)의 드레인 선택 라인(DSL2) 및 소스 선택 라인(SSL2)에 인가한다(S432). 이로 인하여 선택된 워드라인(Sel WL)과 비 선택된 워드라인(Unsel WLs)은 모두 일정 전압(Veq) 레벨로 제어된다. 일정 전압(Veq)은 패스 전압(Vpass)가 동일한 전위 레벨을 갖는 전압이거나 패스 전압(Vpass)보다 높거나 낮은 전위 레벨을 갖는 전압일 수 있다.
구간(B)에서 일정 전압(Veq)에 의해 비선택된 메모리 블럭(BLK2)에 포함된 드레인 선택 트랜지스터(DST) 및 소스 선택 트랜지스터(SST)는 턴온되어 비선택된 메모리 블럭(BLK2)의 채널에서 생성 또는 잔류되는 전자들이 공통 소스 라인(CSL) 및 비트라인들(BL1 내지 BLm)으로 디스차지되어 전기적 효과가 개선될 수 있다.
구간(B) 중, 전압 생성 회로(150)는 제어 로직(140)에서 출력되는 제어 신호들(VG_signals)에 응답하여 양의 전위 레벨을 갖는 설정 전압(Vset)을 생성하여 메모리 셀 어레이(110)의 공통 소스 라인(CSL)으로 출력한다(S433). 이로 인하여 공통 소스 라인(CSL)의 전위 레벨은 양의 전위 레벨로 상승한다. 본 발명의 실시 예에서는 공통 소스 라인(CSL)을 통해 설정 전압(Vset)을 인가하는 것으로 도시 및 설명하였으나, 비트라인들(BL1 내지 BLm)을 통해 설정 전압(Vset)을 인가하거나 공통 소스 라인(CSL) 및 비트라인들(BL1 내지 BLm)을 통해 설정 전압(Vset)을 인가할 수 있다.
구간(B)가 종료되면 선택된 메모리 블럭(BLK1) 및 비 선택된 메모리 블럭(BLK2)에 인가되던 일정 전압(Veq)을 차단한 후, 선택된 메모리 블럭(BLK1)의 워드라인들(WLs)의 전위 레벨을 디스차지한다. 이때 워드라인들(WLs)은 접지 전압 레벨로 디스차지되거나 접지 전압 레벨보다 일정 레벨 높은 양의 전위 레벨(Vposi)로 디스차지될 수 있다(S434). 워드라인들(WLs)의 디스차지 동작이 종료된 후 일정 시간 후에 선택된 메모리 블럭(BLK1)의 드레인 선택 라인(DSL1), 소스 선택 라인(SSL1), 드레인 패스 워드라인(DPWL1), 소스 패스 워드라인(SPWL1) 및 비 선택된 메모리 블럭(BLK2)의 드레인 선택 라인(DSL2) 및 소스 선택 라인(SSL2)에 인가되던 일정 전압(Veq)을 차단한 후 접지 전압 레벨로 디스차지한다(S435). 즉, 워드라인들(WLs)의 디스차지 동작시 선택된 메모리 블럭(BLK1)의 드레인 선택 라인(DSL1), 소스 선택 라인(SSL1), 드레인 패스 워드라인(DPWL1), 소스 패스 워드라인(SPWL1)은 턴온 상태가 유지됨으로써 채널이 플로팅 상태가 되는 것을 방지한다. 이로 인하여 워드라인들(WLs)의 디스차지 동작에 의해 채널 전위 레벨이 음의 전위 레벨로 하강하는 것을 억제할 수 있다.
선택된 메모리 블럭(BLK1)의 드레인 선택 라인(DSL1), 소스 선택 라인(SSL1), 드레인 패스 워드라인(DPWL1), 소스 패스 워드라인(SPWL1) 및 비 선택된 메모리 블럭(BLK2)의 드레인 선택 라인(DSL2) 및 소스 선택 라인(SSL2)의 디스차지 동작은 스킵될 수 있으며, 선택된 메모리 블럭(BLK1)의 드레인 선택 라인(DSL1), 소스 선택 라인(SSL1), 드레인 패스 워드라인(DPWL1), 소스 패스 워드라인(SPWL1) 및 비 선택된 메모리 블럭(BLK2)의 드레인 선택 라인(DSL2) 및 소스 선택 라인(SSL2)은 전위 레벨을 유지한 채 공통 소스 라인(CSL)에 인가되는 설정 전압(Vset)을 이용한 채널 프리차지 동작이 수행될 수 있다.
상술한 바와 같이 본원 발명의 다른 실시 예에 따르면, 워드라인들(WLs)의 디스차지 동작 이전에 공통 소스 라인(CSL) 또는 비트라인들(BL1 내지 BLm)을 통해 채널 전위 레벨을 상승시켜 워드라인들(WLs)의 디스차지 동작 시 채널 전위 레벨이 음의 전위 레벨로 하강하는 것을 억제할 수 있다. 또한 선택된 메모리 블럭의 선택 라인들(SSL1, DSL1) 및 소스 및 드레인 패스 워드라인들(SPWL1, DPWL1)에 일정 전압(Veq)이 인가되는 상태에서 워드라인들(WLs)의 디스차지 동작이 수행됨으로써 채널이 플로팅 상태가 되는 것을 방지할 수 있다.
상술한 프로그램 검증 동작(S430)의 결과 선택된 워드라인(Sel WL)과 연결된 복수의 메모리 셀들이 모두 목표 문턱 전압 레벨 이상의 문턱 전압 레벨로 프로그램되었다고 판단되어 패스로 판단될 경우 동작을 종료하고, 적어도 하나 이상의 메모리 셀이 목표 문턱 전압 레벨보다 낮은 문턱 전압 레벨을 갖는다고 판단될 경우 페일로 판단하여 프로그램 전압(Vpgm)을 스텝 전압 만큼 상승시켜(S450) 상술한 프로그램 전압 인가 동작(S420)부터 재수행한다.
상술한 바와 같이 본원 발명의 일 실시 예 및 다른 실시 예에 따르면, 프로그램 검증 동작 중 메모리 셀들을 턴온시키기 위해 일정 전압을 인가하는 구간에서 공통 소스 라인(CSL) 또는 비트라인들(BL1 내지 BLm)에 양의 설정 전압(Vset)을 인가함으로써, 워드라인들의 전위 레벨을 디스차지할 때 메모리 블럭의 채널 전위가 음의 레벨로 하강하는 것을 방지하여 프로그램 디스터브 현상을 개선할 수 있다.
도 7은 본 발명의 다른 실시 예에 따른 프로그램 검증 동작을 설명하기 위한 순서도이다.
도 8은 도 7에 따른 프로그램 검증 동작을 설명하기 위한 동작 전압들의 파형도이다.
도 7 및 도 8을 참조하여 본 발명의 다른 실시 예에 따른 프로그램 검증 동작을 설명하면 다음과 같다.
전압 생성 회로(150)는 제어 로직(140)에서 출력되는 제어 신호들(VG_signals)에 응답하여 검증 전압(Vverify) 및 패스 전압(Vpass)을 생성하고, 어드레스 디코더(120)는 제어 로직(140)에서 출력되는 제어 신호들(AD_signals)에 응답하여 검증 전압(Vverify)을 선택된 메모리 블럭(BLK1)의 선택된 워드라인(Sel WL)에 인가하고(S731), 나머지 비 선택된 워드라인들(Unsel WLs)에는 패스 전압(Vpass)을 인가한다. 이 때, 선택된 메모리 블럭(BLK1)의 드레인 선택 라인(DSL1), 소스 선택 라인(SSL1), 드레인 패스 워드라인(DPWL1), 및 소스 패스 워드라인(SPWL1)에는 패스 전압(Vpass)이 인가되어 턴온된다. 이때, 읽기 및 쓰기 회로(130)는 비트라인들(BL1 내지 BLm)의 전위 레벨 또는 전류량을 감지하여 센싱 동작을 수행하여 선택된 워드라인(Sel WL)과 연결된 복수의 메모리 셀들이 목표 문턱 전압 레벨 이상의 문턱 전압 레벨로 프로그램되었는지 검증한다.
이 후, 메모리 셀들(C0 내지 Cn)을 턴온시키기 위한 구간(A)에서 전압 생성 회로(150)는 제어 로직(140)에서 출력되는 제어 신호들(VG_signals)에 응답하여 일정 전압(Veq)을 생성하여 출력하고, 어드레스 디코더(120)는 제어 로직(140)에서 출력되는 제어 신호들(AD_signals)에 응답하여 선택된 메모리 블럭(BLK1)의 선택된 워드라인(Sel WL), 비 선택된 워드라인들(Unsel WLs), 드레인 선택 라인(DSL1), 소스 선택 라인(SSL1), 드레인 패스 워드라인(DPWL1), 소스 패스 워드라인(SPWL1) 및 비 선택된 메모리 블럭(BLK2)의 드레인 선택 라인(DSL2) 및 소스 선택 라인(SSL2)에 인가한다(S732). 이로 인하여 선택된 워드라인(Sel WL)과 비 선택된 워드라인(Unsel WLs)은 모두 일정 전압(Veq) 레벨로 제어되며, 메모리 셀들(C0 내지 Cn)은 턴온된다. 또한 선택된 메모리 블럭(BLK1)의 드레인 선택 라인(DSL1), 소스 선택 라인(SSL1), 드레인 패스 워드라인(DPWL1), 소스 패스 워드라인(SPWL1) 및 비 선택된 메모리 블럭(BLK2)의 드레인 선택 라인(DSL2) 및 소스 선택 라인(SSL2)에 인가되는 일정 전압(Veq)에 의해 드레인 선택 트랜지스터(DST), 소스 선택 트랜지스터(SST), 제1 및 제2 더미 셀(DC0, DC1)는 모두 턴온된다. 일정 전압(Veq)은 패스 전압(Vpass)가 동일한 전위 레벨을 갖는 전압이거나 패스 전압(Vpass)보다 높거나 낮은 전위 레벨을 갖는 전압일 수 있다.
구간(A)에서 일정 전압(Veq)에 의해 비선택된 메모리 블럭(BLK2)에 포함된 드레인 선택 트랜지스터(DST) 및 소스 선택 트랜지스터(SST)는 턴온되어 비선택된 메모리 블럭(BLK2)의 채널에서 생성 또는 잔류되는 전자들이 공통 소스 라인(CSL) 및 비트라인들(BL1 내지 BLm)으로 디스차지되어 전기적 효과가 개선될 수 있다.
구간(A) 중, 전압 생성회로(150)는 제어 로직(140)에서 출력되는 제어 신호들(PB_signals)에 응답하여 양의 전위 레벨을 갖는 설정 전압(Vset)을 생성하여 메모리 셀 어레이(110)의 비트라인들(BL1 내지 BLm)으로 출력한다(S733). 이로 인하여 비트라인들(BL1 내지 BLm)의 전위 레벨은 양의 전위 레벨로 상승하게 되어, 메모리 블록(BLK1, BLK2)의 채널 전위가 상승하게 된다.
구간(A)가 종료되면 선택된 메모리 블럭(BLK1) 및 비 선택된 메모리 블럭(BLK2)에 인가되던 일정 전압(Veq)을 차단한 후, 선택된 메모리 블럭(BLK1)의 워드라인들(WLs)의 전위 레벨을 디스차지한다. 이때 워드라인들(WLs)은 접지 전압 레벨로 디스차지되거나 접지 전압 레벨보다 일정 레벨 높은 양의 전위 레벨(Vposi)로 디스차지될 수 있다(S734). 이때, 선택된 메모리 블럭(BLK1)의 드레인 선택 라인(DSL1), 소스 선택 라인(SSL1), 드레인 패스 워드라인(DPWL1), 소스 패스 워드라인(SPWL1) 및 비 선택된 메모리 블럭(BLK2)의 드레인 선택 라인(DSL2) 및 소스 선택 라인(SSL2)에 인가되던 일정 전압(Veq)을 차단한 후 접지 전압 레벨로 디스차지한 후(S735), 채널 프리차지 구간 동안 선택된 메모리 블럭(BLK1)의 드레인 선택 라인(DSL1), 소스 선택 라인(SSL1), 드레인 패스 워드라인(DPWL1), 소스 패스 워드라인(SPWL1) 및 비 선택된 메모리 블럭(BLK2)의 드레인 선택 라인(DSL2) 및 소스 선택 라인(SSL2)에 패스 전압(Vpass)을 인가하여 비트라인들(BL1 내지 BLm)에 인가되는 설정 전압(Vset)을 이용하여 선택된 메모리 블럭(BLK1) 및 비 선택된 메모리 블럭(BLK2)의 채널을 프리차지한다.
선택된 메모리 블럭(BLK1)의 채널은 메모리 셀(C0 내지 Cn)들의 프로그램 상태에 따라 전기적으로 고립될 수 있다. 이에 선택된 메모리 블럭(BLK1)의 워드라인들(WLs)의 전위 레벨을 디스차지할 때 채널의 전위 레벨이 음의 레벨로 하강하여 다음 프로그램 동작 시 채널 부스팅 레벨이 낮아 프로그램 디스터브 현상이 발생할 수 있다. 본 발명의 일 실시 예에서는 선택된 메모리 블럭(BLK1)의 워드라인들(WLs)의 전위 레벨을 디스차지하기 이전에 비트라인들(BL1 내지 BLm)을 통해 선택된 메모리 블럭(BLK1)의 채널에 설정 전압을 인가하여 채널 전위 레벨을 상승시킴으로써, 워드라인들(WLs)의 디스차지 동작시 채널의 전위 레벨이 음의 레벨로 하강하는 현상을 개선할 수 있다.
본 발명의 일 실시 예 및 다른 실시 예는 반도체 메모리 장치의 프로그램 동작 중 프로그램 검증 동작을 일예로 설명하였으나, 이에 국한되지 않고 반도체 메모리 장치의 리드 동작시에도 적용하여 수행될 수 있다.
도 9는 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블럭도이다.
도 9를 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(1100)를 포함한다.
반도체 메모리 장치(100)는 도 1을 참조하여 설명된 반도체 메모리 장치와 동일하며 이하, 중복되는 설명은 생략된다.
컨트롤러(1100)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1100)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1100)는 램(1110, Random Access Memory), 프로세싱 유닛(1120, processing unit), 호스트 인터페이스(1130, host interface), 메모리 인터페이스(1140, memory interface) 및 에러 정정 블록(1150)을 포함한다. 램(1110)은 프로세싱 유닛(1120)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1120)은 컨트롤러(1100)의 제반 동작을 제어한다. 또한 컨트롤러(1100)는 쓰기 동작시 호스트(Host)로 부터 제공되는 프로그램 데이터를 임시 저장할 수 있다. 본 발명의 실시 예에서 도 1의 제어 로직(140)에 저장되는 메모리 블럭들의 프로그램 상태/소거 상태에 대한 정보는 컨트롤러(1100)의 프로세싱 유닛(1120)에 저장될 수 있다.
호스트 인터페이스(1130)는 호스트(Host) 및 컨트롤러(1100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1100)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1140)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(1120)은 에러 정정 블록(1150)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 컨트롤러(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 10은 도 9의 메모리 시스템의 응용 예를 보여주는 블럭도이다.
도 10을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.
도 10에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(100) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 9를 참조하여 설명된 컨트롤러(1100)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다.
도 11은 도 10을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블럭도이다.
도 11을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 11에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 11에서, 도 10을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 9를 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 9 및 도 10을 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100: 반도체 메모리 장치
110: 메모리 셀 어레이
120: 어드레스 디코더
130: 읽기 및 쓰기 회로
140 : 제어 로직
150 : 전압 생성 회로
110: 메모리 셀 어레이
120: 어드레스 디코더
130: 읽기 및 쓰기 회로
140 : 제어 로직
150 : 전압 생성 회로
Claims (20)
- 공통 소스 라인과 비트라인 사이에 연결된 다수의 메모리 셀들을 포함하는 메모리 셀 어레이; 및
상기 메모리 셀들과 연결된 워드라인들에 동작 전압들을 인가하거나, 상기 워드라인들의 전위 레벨을 디스차지하기 위한 전압 생성 회로를 포함하며,
프로그램 검증 동작 시 상기 전압 생성 회로는 상기 워드라인들에 프로그램 검증 전압 및 패스 전압을 인가한 후, 상기 메모리 셀들을 턴온시키는 구간 중에 상기 공통 소스 라인에 설정 전압을 인가하는 반도체 메모리 장치.
- 제 1 항에 있어서,
상기 전압 생성 회로는 상기 프로그램 검증 동작 시 상기 워드라인들 중 선택된 워드라인에 검증 전압을 인가하고 나머지 비 선택된 워드라인들에는 패스 전압을 인가한 후,
상기 워드라인들에 일정 전압을 인가하여 상기 메모리 셀들을 턴온시키는 반도체 메모리 장치.
- 제 2 항에 있어서,
상기 일정 전압은 상기 패스 전압의 전위 레벨과 같은 전위 레벨을 갖거나 상기 패스 전압의 전위 레벨보다 높거나 낮은 전위 레벨을 갖는 반도체 메모리 장치.
- 제 2 항에 있어서,
상기 전압 생성 회로는 상기 워드라인들에 상기 일정 전압을 인가할 때, 상기 메모리 셀 어레이의 선택 라인들에 상기 일정 전압을 인가하는 반도체 메모리 장치.
- 제 2 항에 있어서,
상기 전압 생성 회로는 상기 워드라인들에 상기 일정 전압을 인가한 후 일정 시간 후에 상기 워드라인들의 전위 레벨을 디스차지하는 반도체 메모리 장치.
- 제 5 항에 있어서,
상기 전압 생성 회로는 상기 워드라인들의 전위 레벨을 접지 전압 또는 상기 접지 전압 레벨보다 높은 양의 전압 레벨로 디스차지하는 반도체 메모리 장치.
- 제 5 항에 있어서,
상기 전압 생성 회로는 상기 워드라인들의 전위 레벨을 디스차지할 때, 상기 메모리 셀 어레이의 선택 라인들의 전위 레벨을 디스차지하는 반도체 메모리 장치.
- 제 5 항에 있어서,
상기 전압 생성 회로는 상기 워드라인들의 전위 레벨을 디스차지한 후 일정 시간 후에 상기 메모리 셀 어레이의 선택 라인들의 전위 레벨을 디스차지하는 반도체 메모리 장치.
- 제 5 항에 있어서,
상기 전압 생성 회로는 상기 워드라인들의 전위 레벨을 디스차지할 때, 상기 메모리 셀 어레이의 선택 라인들의 전위 레벨을 유지시켜 상기 설정 전압을 이용하여 상기 메모리 셀 어레이의 채널을 프리차지하는 반도체 메모리 장치.
- 제 1 항에 있어서,
상기 전압 생성 회로는 상기 공통 소스 라인에 상기 설정 전압을 인가할 때, 상기 설정 전압을 상기 비트라인에 인가하는 반도체 메모리 장치.
- 공통 소스 라인과 비트라인 사이에 직렬 연결된 소스 선택 트랜지스터, 다수의 메모리 셀들, 드레인 선택 트랜지스터를 포함하는 메모리 스트링; 및
프로그램 검증 동작 시 상기 소스 선택 트랜지스터와 연결된 소스 선택 라인, 상기 다수의 메모리 셀들과 연결된 다수의 워드라인들, 및 상기 드레인 선택 트랜지스터와 연결된 드레인 선택 라인에 동작 전압들을 인가하거나 전위 레벨을 디스차지하기 위한 전압 생성 회로를 포함하며,
상기 전압 생성 회로는 상기 소스 선택 트랜지스터, 상기 다수의 메모리 셀들, 상기 드레인 선택 트랜지스터를 턴온시키기 위하여 상기 소스 선택 라인, 상기 다수의 워드라인들, 및 상기 드레인 선택 라인에 일정 전압을 인가할 때 상기 공통 소스 라인 또는 비트라인에 설정 전압을 인가하여 상기 메모리 스트링의 채널 전위 레벨을 상승시키는 반도체 메모리 장치.
- 제 11 항에 있어서,
상기 전압 생성 회로는 상기 프로그램 검증 동작 시 상기 워드라인들 중 선택된 워드라인 및 비 선택된 워드라인들에 검증 전압 및 패스 전압을 각각 인가한 후,
상기 소스 선택 라인, 상기 다수의 워드라인들, 및 상기 드레인 선택 라인에 상기 일정 전압을 인가하는 반도체 메모리 장치.
- 제 12 항에 있어서,
상기 일정 전압은 상기 패스 전압의 전위 레벨과 같은 전위 레벨을 갖거나 상기 패스 전압의 전위 레벨보다 높거나 낮은 전위 레벨을 갖는 반도체 메모리 장치.
- 제 11 항에 있어서,
상기 전압 생성 회로는 상기 일정 전압을 인가한 후, 상기 워드라인들의 전위 레벨을 접지 전압 또는 상기 접지 전압 보다 높은 양의 전압 레벨로 디스차지시키는 반도체 메모리 장치.
- 제 14 항에 있어서,
상기 전압 생성 회로는 상기 워드라인들의 전위 레벨을 디스차지할 때 상기 소스 선택 라인 및 상기 드레인 선택 라인의 전위 레벨을 동시에 디스차지하거나, 상기 워드라인들의 전위 레벨을 디스차지한 후 일정 시간 후에 상기 소스 선택 라인 및 상기 드레인 선택 라인의 전위 레벨을 디스차지하는 반도체 메모리 장치.
- 프로그램 검증 동작 시 메모리 셀 어레이의 다수의 워드라인들에 검증 전압 및 패스 전압을 인가하는 단계;
상기 다수의 워드라인들 및 선택 라인들에 일정 전압을 인가하는 단계;
상기 일정 전압이 인가되는 중 상기 메모리 셀 어레이의 공통 소스 라인에 설정 전압을 인가하는 단계;
상기 워드라인들에 인가되는 상기 일정 전압을 차단한 후 상기 워드라인들의 전위 레벨을 디스차지하는 단계; 및
상기 선택 라인들에 인가되는 상기 일정 전압을 차단한 후 상기 선택 라인들의 전위 레벨을 디스차지하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
- 제 16 항에 있어서,
상기 일정 전압은 상기 패스 전압과 전위 레벨이 갖거나 접지 전압보다 전위 레벨이 높은 반도체 메모리 장치의 동작 방법.
- 제 16 항에 있어서,
상기 워드라인들의 전위 레벨을 디스차지하는 단계는 상기 워드라인들의 전위 레벨을 접지 전압 레벨로 디스차지하거나 상기 접지 전압 레벨보다 높은 양의 전압 레벨로 디스차지하는 반도체 메모리 장치의 동작 방법.
- 제 16 항에 있어서
상기 선택 라인들의 전위 레벨을 디스차지하는 단계는 상기 워드라인들의 전위 레벨을 디스차지하는 단계와 동시에 수행되거나, 상기 워드라인들의 전위 레벨을 디스차지한 후 일정 시간 후 수행되는 반도체 메모리 장치의 동작 방법.
- 제 16 항에 있어서,
상기 공통 소스 라인에 상기 설정 전압을 인가하는 단계는 상기 메모리 셀 어레이의 비트라인들에 상기 설정 전압을 인가하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020170025938A KR102669409B1 (ko) | 2017-02-28 | 2017-02-28 | 반도체 메모리 장치 및 이의 동작 방법 |
| US15/720,525 US10192632B2 (en) | 2017-02-28 | 2017-09-29 | Semiconductor memory device and operating method thereof |
| TW106133709A TWI728190B (zh) | 2017-02-28 | 2017-09-29 | 半導體記憶體裝置及其操作方法 |
| CN201710992631.XA CN108511023B (zh) | 2017-02-28 | 2017-10-23 | 半导体存储器装置及其操作方法 |
| US16/226,410 US10515711B2 (en) | 2017-02-28 | 2018-12-19 | Semiconductor memory device and operating method thereof for controlling operating voltages |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020170025938A KR102669409B1 (ko) | 2017-02-28 | 2017-02-28 | 반도체 메모리 장치 및 이의 동작 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20180099015A KR20180099015A (ko) | 2018-09-05 |
| KR102669409B1 true KR102669409B1 (ko) | 2024-05-28 |
Family
ID=63246462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020170025938A KR102669409B1 (ko) | 2017-02-28 | 2017-02-28 | 반도체 메모리 장치 및 이의 동작 방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US10192632B2 (ko) |
| KR (1) | KR102669409B1 (ko) |
| CN (1) | CN108511023B (ko) |
| TW (1) | TWI728190B (ko) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102669409B1 (ko) * | 2017-02-28 | 2024-05-28 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 이의 동작 방법 |
| KR102598735B1 (ko) | 2018-05-18 | 2023-11-07 | 에스케이하이닉스 주식회사 | 메모리 장치 및 그 동작 방법 |
| KR102624620B1 (ko) * | 2018-11-02 | 2024-01-15 | 에스케이하이닉스 주식회사 | 메모리 장치 및 이를 포함하는 메모리 시스템 |
| US10643695B1 (en) * | 2019-01-10 | 2020-05-05 | Sandisk Technologies Llc | Concurrent multi-state program verify for non-volatile memory |
| KR20200118711A (ko) * | 2019-04-08 | 2020-10-16 | 에스케이하이닉스 주식회사 | 메모리 장치 및 그 동작 방법 |
| KR20210062502A (ko) * | 2019-11-21 | 2021-05-31 | 에스케이하이닉스 주식회사 | 메모리 장치 및 그 동작 방법 |
| US11139036B2 (en) * | 2020-02-10 | 2021-10-05 | Intel Corporation | Using variable voltages to discharge electrons from a memory array during verify recovery operations |
| CN111758130B (zh) | 2020-05-19 | 2021-04-16 | 长江存储科技有限责任公司 | 3d nand闪存及其操作方法 |
| KR20220086361A (ko) | 2020-12-16 | 2022-06-23 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 이의 동작 방법 |
| KR20220135022A (ko) * | 2021-03-29 | 2022-10-06 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 그 동작 방법 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20110090735A1 (en) | 2007-05-02 | 2011-04-21 | Micron Technology, Inc. | Expanded programming window for non-volatile multilevel memory cells |
| US20150221380A1 (en) | 2014-02-03 | 2015-08-06 | SK Hynix Inc. | Semiconductor device |
| US20160027504A1 (en) | 2014-07-22 | 2016-01-28 | Peter Wung Lee | YUKAI VSL-BASED Vt-COMPENSATION FOR NAND MEMORY |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100881468B1 (ko) * | 2006-12-27 | 2009-02-05 | 주식회사 하이닉스반도체 | 불휘발성 메모리 장치와 불휘발성 메모리 장치의 데이터독출 방법 및 프로그램 검증 방법 |
| US8363489B2 (en) | 2009-12-30 | 2013-01-29 | Hynix Semiconductor Inc. | Semiconductor device having bit line equalization using low voltage and a method thereof |
| KR101119343B1 (ko) * | 2010-04-29 | 2012-03-06 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 프로그램 방법 |
| KR20130022228A (ko) | 2011-08-25 | 2013-03-06 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 그의 동작 방법 |
| KR20150002002A (ko) | 2013-06-28 | 2015-01-07 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 |
| KR102167609B1 (ko) * | 2014-05-13 | 2020-10-20 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 그것의 프로그램 방법 |
| KR20160012738A (ko) * | 2014-07-25 | 2016-02-03 | 에스케이하이닉스 주식회사 | 삼차원 메모리 셀 어레이 구조를 갖는 반도체 메모리 장치 및 그것의 동작 방법 |
| WO2016028717A1 (en) * | 2014-08-17 | 2016-02-25 | Aplus Flash Technology, Inc | Vsl-based vt-compensation and analog program scheme for nand array without csl |
| KR20160037594A (ko) | 2014-09-29 | 2016-04-06 | 에스케이하이닉스 주식회사 | 반도체 장치 |
| JP2016152052A (ja) * | 2015-02-18 | 2016-08-22 | 株式会社東芝 | 半導体記憶装置 |
| KR102355580B1 (ko) * | 2015-03-02 | 2022-01-28 | 삼성전자주식회사 | 비휘발성 메모리 장치, 그것을 포함하는 저장 장치 및 그것의 동작 방법 |
| KR20160120990A (ko) * | 2015-04-09 | 2016-10-19 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 그것의 동작 방법 |
| KR102639697B1 (ko) * | 2017-01-09 | 2024-02-21 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 그 프로그램 방법 |
| KR102669409B1 (ko) * | 2017-02-28 | 2024-05-28 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 이의 동작 방법 |
-
2017
- 2017-02-28 KR KR1020170025938A patent/KR102669409B1/ko active IP Right Grant
- 2017-09-29 TW TW106133709A patent/TWI728190B/zh active
- 2017-09-29 US US15/720,525 patent/US10192632B2/en active Active
- 2017-10-23 CN CN201710992631.XA patent/CN108511023B/zh active Active
-
2018
- 2018-12-19 US US16/226,410 patent/US10515711B2/en active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20110090735A1 (en) | 2007-05-02 | 2011-04-21 | Micron Technology, Inc. | Expanded programming window for non-volatile multilevel memory cells |
| US20150221380A1 (en) | 2014-02-03 | 2015-08-06 | SK Hynix Inc. | Semiconductor device |
| US20160027504A1 (en) | 2014-07-22 | 2016-01-28 | Peter Wung Lee | YUKAI VSL-BASED Vt-COMPENSATION FOR NAND MEMORY |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20180099015A (ko) | 2018-09-05 |
| US20180247697A1 (en) | 2018-08-30 |
| US10515711B2 (en) | 2019-12-24 |
| TWI728190B (zh) | 2021-05-21 |
| US10192632B2 (en) | 2019-01-29 |
| TW201833936A (zh) | 2018-09-16 |
| CN108511023A (zh) | 2018-09-07 |
| US20190122743A1 (en) | 2019-04-25 |
| CN108511023B (zh) | 2021-12-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102669409B1 (ko) | 반도체 메모리 장치 및 이의 동작 방법 | |
| KR102572610B1 (ko) | 반도체 메모리 장치 및 이의 동작 방법 | |
| KR102611851B1 (ko) | 반도체 메모리 장치 및 이의 동작 방법 | |
| US9558794B2 (en) | Semiconductor memory device including peripheral circuit for performing program and read opeartions and operating method thereof | |
| US10290355B2 (en) | Method of programming semiconductor memory device | |
| US10388381B2 (en) | Semiconductor memory device and operating method thereof | |
| KR102468994B1 (ko) | 반도체 메모리 장치 및 그것의 동작 방법 | |
| KR20160120990A (ko) | 반도체 메모리 장치 및 그것의 동작 방법 | |
| KR102452994B1 (ko) | 반도체 메모리 장치 및 그 동작 방법 | |
| KR102533197B1 (ko) | 반도체 메모리 장치 및 그 동작 방법 | |
| KR102634799B1 (ko) | 반도체 메모리 장치 및 이의 동작 방법 | |
| KR102389433B1 (ko) | 반도체 메모리 장치 및 그 동작 방법 | |
| US9466372B2 (en) | Semiconductor memory device improving threshold voltage of unselected memory block and operating method thereof | |
| KR20170111653A (ko) | 반도체 메모리 장치 및 이의 동작 방법 | |
| KR20160059747A (ko) | 반도체 메모리 장치 그것의 동작 방법 | |
| KR20170073980A (ko) | 반도체 메모리 장치 및 그것의 동작 방법 | |
| KR20170079832A (ko) | 반도체 메모리 장치 및 그것의 동작 방법 | |
| KR102461094B1 (ko) | 반도체 메모리 장치 및 이의 동작 방법 | |
| KR20180027035A (ko) | 반도체 메모리 장치 및 이의 동작 방법 | |
| KR20220094706A (ko) | 반도체 메모리 장치 및 이의 동작 방법 | |
| KR20220081077A (ko) | 반도체 메모리 장치 및 이의 동작 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |