KR20230134893A - 반도체 메모리 장치의 선택 트랜지스터 프로그램 방법 - Google Patents

반도체 메모리 장치의 선택 트랜지스터 프로그램 방법 Download PDF

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Abstract

반도체 메모리 장치는 제1 셀 스트링, 제2 셀 스트링, 주변 회로 및 제어 로직을 포함한다. 상기 제1 셀 스트링은 제1 및 제2 드레인 선택 트랜지스터를 포함한다. 상기 제2 셀 스트링은 제3 및 제4 드레인 선택 트랜지스터를 포함한다. 상기 주변 회로는 상기 제1 및 제2 셀 스트링에 포함된 드레인 선택 트랜지스터들에 대한 프로그램 동작을 수행한다. 상기 제어 로직은 상기 주변 회로의 상기 프로그램 동작을 제어한다. 상기 제1 및 제3 드레인 선택 트랜지스터들의 게이트는 제1 드레인 선택 라인에 연결되고, 상기 제2 및 제4 드레인 선택 트랜지스터들의 게이트는 제2 드레인 선택 라인에 연결된다. 상기 제2 및 제3 드레인 선택 트랜지스터들의 문턱 전압은 제1 상태에 대응하고, 상기 제1 및 제4 드레인 선택 트랜지스터의 문턱 전압은 각각 상기 제1 상태보다 높다. 상기 제1 드레인 선택 트랜지스터의 문턱 전압은 이온 주입 공정을 통해 설정된다. 상기 제4 드레인 선택 트랜지스터의 문턱 전압은 프로그램 동작을 통해 설정된다.

Description

반도체 메모리 장치의 선택 트랜지스터 프로그램 방법 {METHOD FOR PROGRAMMING SELECT TRANSISTOR OF SEMICONDUCTOR MEMORY DEVICE}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로는 반도체 메모리 장치의 선택 트랜지스터를 프로그램하는 방법에 관한 것이다.
반도체 메모리 장치는 스트링이 반도체 기판에 수평하게 배열된 2차원 구조로 형성되거나, 스트링이 반도체 기판에 수직으로 적층된 3차원 구조로 형성될 수 있다. 3차원 메모리 장치는 2차원 메모리 장치의 집적도 한계를 해소하기 위하여 고안된 메모리 장치로써, 반도체 기판 상에 수직방향으로 적층된 다수의 메모리 셀들을 포함할 수 있다.
본 발명의 실시 예는 문턱 전압 분포가 향상된 드레인 선택 트랜지스터를 갖는 반도체 메모리 장치를 제공한다.
본 발명의 다른 실시 예는 드레인 선택 트랜지스터의 문턱 전압 분포를 향상시킬 수 있는 프로그램 방법을 제공한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 제1 셀 스트링, 제2 셀 스트링, 주변 회로 및 제어 로직을 포함한다. 상기 제1 셀 스트링은 제1 및 제2 드레인 선택 트랜지스터를 포함한다. 상기 제2 셀 스트링은 제3 및 제4 드레인 선택 트랜지스터를 포함한다. 상기 주변 회로는 상기 제1 및 제2 셀 스트링에 포함된 드레인 선택 트랜지스터들에 대한 프로그램 동작을 수행한다. 상기 제어 로직은 상기 주변 회로의 상기 프로그램 동작을 제어한다. 상기 제1 및 제3 드레인 선택 트랜지스터들의 게이트는 제1 드레인 선택 라인에 연결되고, 상기 제2 및 제4 드레인 선택 트랜지스터들의 게이트는 제2 드레인 선택 라인에 연결된다. 상기 제2 및 제3 드레인 선택 트랜지스터들의 문턱 전압은 제1 상태에 대응하고, 상기 제1 및 제4 드레인 선택 트랜지스터의 문턱 전압은 각각 상기 제1 상태보다 높다. 상기 제1 드레인 선택 트랜지스터의 문턱 전압은 이온 주입 공정을 통해 설정된다. 상기 제4 드레인 선택 트랜지스터의 문턱 전압은 프로그램 동작을 통해 설정된다.
본 발명의 다른 실시 예에 따른 프로그램 방법에 의해, 반도체 메모리 장치에 포함된 드레인 선택 트랜지스터를 프로그램한다. 상기 프로그램 방법은 제1 드레인 선택 라인과 연결된 제1 및 제2 드레인 선택 트랜지스터들 중, 제1 셀 스트링에 포함된 제1 드레인 선택 트랜지스터에 이온을 주입하는 단계 및 제2 드레인 선택 라인과 연결된 제3 및 제4 드레인 선택 트랜지스터들 중, 제2 셀 스트링에 포함된 제4 드레인 선택 트랜지스터를 프로그램하는 단계를 포함한다.
본 기술은 문턱 전압 분포가 향상된 드레인 선택 트랜지스터를 갖는 반도체 메모리 장치를 제공할 수 있다.
또한, 본 기술은 드레인 선택 트랜지스터의 문턱 전압 분포를 향상시킬 수 있는 프로그램 방법을 제공할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2는 도 1의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 3은 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 4는 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 5는 메모리 블록을 구성하는 스트링 그룹의 일 예를 설명하기 위한 도면이다.
도 6a는 도 5에 도시된 스트링 그룹들 중 제1 스트링 그룹을 보다 상세히 나타내는 회로도이다.
도 6b는 제1 및 제2 스트링 그룹에 포함되는 셀 스트링의 일부를 나타내는 회로도이다.
도 7은 본 발명의 일 실시 예에 따라 제1 및 제2 스트링 그룹에 포함되는 셀 스트링의 일부를 나타내는 회로도이다.
도 8a 및 도 8b는 도 7에 도시된 셀 스트링을 동작하기 위한 방법을 설명하기 위한 도면들이다.
도 9a 및 도 9b는 도 7에 도시된 드레인 선택 트랜지스터들 중 어느 하나의 문턱 전압을 제어하는 방법을 설명하기 위한 도면들이다.
도 10a 및 도 10b는 도 7에 도시된 드레인 선택 트랜지스터들 중 다른 하나의 문턱 전압을 제어하는 방법을 설명하기 위한 도면들이다.
도 11은 도 9a 내지 도 10b를 통해 설명한 문턱 전압 제어 이후에, 셀 스트링을 동작하는 방법의 일 실시 예를 설명하기 위한 도면이다.
도 12a 및 도 12b는 도 9a 내지 도 10b를 통해 설명한 문턱 전압 제어 이후에, 셀 스트링을 동작하는 방법의 다른 실시 예를 설명하기 위한 도면들이다.
도 13은 본 발명의 일 실시 예에 따른 선택 트랜지스터의 프로그램 방법을 나타내는 순서도이다.
도 14는 도 13의 단계(S300)의 예시적인 실시 예를 나타내는 순서도이다.
도 15a 및 도 15b는 본 발명의 다른 실시 예에 따라 제1 및 제2 스트링 그룹에 포함되는 드레인 선택 트랜지스터들 중 어느 하나의 문턱 전압을 제어하는 방법을 설명하기 위한 도면들이다.
도 16a 및 도 16b는 본 발명의 다른 실시 예에 따라 제1 및 제2 스트링 그룹에 포함되는 드레인 선택 트랜지스터들 중 다른 하나의 문턱 전압을 제어하는 방법을 설명하기 위한 도면들이다.
도 17a 및 도 17b는 본 발명의 다른 실시 예에 따라 제1 및 제2 스트링 그룹에 포함되는 드레인 선택 트랜지스터들 중 또 다른 하나의 문턱 전압을 제어하는 방법을 설명하기 위한 도면들이다.
도 18a 및 도 18b는 도 15a 내지 도 17b를 통해 설명한 문턱 전압 제어 이후에, 셀 스트링을 동작하는 방법의 일 실시 예를 설명하기 위한 도면이다.
도 19a 및 도 19b는 도 15a 내지 도 17b를 통해 설명한 문턱 전압 제어 이후에, 셀 스트링을 동작하는 방법의 다른 실시 예를 설명하기 위한 도면들이다.
도 20은 본 발명의 다른 실시 예에 따른 선택 트랜지스터의 프로그램 방법을 나타내는 순서도이다.
도 21은 메모리 블록을 구성하는 스트링 그룹의 다른 예를 설명하기 위한 도면이다.
도 22는 도 1의 반도체 메모리 장치(100)를 포함하는 메모리 시스템의 일 실시 예(1000)를 보여주는 블록도이다.
도 23은 도 22의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 24는 도 23을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140) 및 전압 생성부(150)를 포함한다.
메모리 셀 어레이(110)는 다수의 메모리 블록들(BLK1~BLKz)을 포함한다. 다수의 메모리 블록들(BLK1~BLKz)은 워드라인들(WL)을 통해 어드레스 디코더(120)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 메모리 셀들을 포함한다. 실시 예로서, 다수의 메모리 셀들은 불휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 불휘발성 메모리 셀들로 구성될 수 있다. 상기 메모리 셀 어레이(110)는 2차원 구조의 메모리 셀 어레이로 구성될 수 있다. 실시 예에 따라, 상기 메모리 셀 어레이(110)는 3차원 구조의 메모리 셀 어레이로 구성될 수 있다. 한편, 메모리 셀 어레이에 포함되는 복수의 메모리 셀들은 복수의 메모리 셀들 각각은 적어도 1비트의 데이터를 저장할 수 있다. 일 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 1비트의 데이터를 저장하는 싱글-레벨 셀(single-level cell; SLC)일 수 있다. 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 2비트의 데이터를 저장하는 멀티-레벨 셀(multi-level cell; MLC)일 수 있다. 또 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 3비트의 데이터를 저장하는 트리플-레벨 셀(triple-level cell; TLC)일 수 있다. 또 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 4비트의 데이터를 저장하는 쿼드-레벨 셀(quad-level cell; QLC)일 수 있다. 실시 예에 따라, 메모리 셀 어레이(110)는 5비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀들을 포함할 수 있다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130) 및 전압 생성부(150)는 메모리 셀 어레이(110)를 구동하는 주변 회로로서 동작한다. 주변 회로는 제어 로직(140)의 제어에 기초하여, 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행할 수 있다. 어드레스 디코더(120)는 워드라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스를 수신한다.
어드레스 디코더(120)는 수신된 어드레스 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택한다. 또한 어드레스 디코더(120)는 읽기 동작 중 읽기 전압 인가 동작 시 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 읽기 전압(Vread)을 선택된 워드라인에 인가하고, 나머지 비선택된 워드라인들에는 패스 전압(Vpass)을 인가한다. 또한 프로그램 검증 동작 시에는 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 검증 전압을 선택된 워드라인에 인가하고, 나머지 비선택된 워드라인들에는 패스 전압(Vpass)을 인가한다.
어드레스 디코더(120)는 수신된 어드레스 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스를 읽기 및 쓰기 회로(130)에 전송한다.
반도체 메모리 장치(100)의 읽기 동작 및 프로그램 동작은 페이지 단위로 수행된다. 읽기 동작 및 프로그램 동작 요청 시에 수신되는 어드레스는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다.
어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 다수의 페이지 버퍼들(PB1~PBm)을 포함한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 읽기 동작시에는 “읽기 회로(read circuit)”로 동작하고, 기입 동작시에는 “쓰기 회로(write circuit)”로 동작할 수 있다. 다수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 다수의 페이지 버퍼들(PB1~PBm)은 읽기 동작 및 프로그램 검증 동작 시 메모리 셀들의 문턱 전압을 센싱하기 위하여 메모리 셀들과 연결된 비트라인들에 센싱 전류를 계속적으로 공급하면서 대응하는 메모리 셀의 프로그램 상태에 따라 흐르는 전류량이 변화되는 것을 센싱 노드를 통해 감지하여 센싱 데이터로 래치한다. 읽기 및 쓰기 회로(130)는 제어 로직(140)에서 출력되는 페이지 버퍼 제어 신호들에 응답하여 동작한다.
읽기 및 쓰기 회로(130)는 읽기 동작시 메모리 셀의 데이터를 센싱하여 독출 데이터를 임시 저장한 후 반도체 메모리 장치(100)의 입출력 버퍼(미도시)로 데이터(DATA)를 출력한다. 예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들) 이외에도 열 선택 회로 등을 포함할 수 있다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)에 연결된다. 제어 로직(140)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 명령어(CMD) 및 제어 신호(CTRL)를 수신한다. 제어 로직(140)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 또한 제어 로직(140)은 다수의 페이지 버퍼들(PB1~PBm)의 센싱 노드 프리차지 전위 레벨을 조절하기 위한 제어 신호를 출력한다. 제어 로직(140)은 메모리 셀 어레이(110)의 읽기 동작(read operation)을 수행하도록 읽기 및 쓰기 회로(130)를 제어할 수 있다.
전압 생성부(150)는 제어 로직(140)에서 출력되는 제어 신호에 응답하여 읽기 동작시 리드 전압(Vread) 및 패스 전압(Vpass)을 생성한다. 전압 생성부(150)는 다양한 전압 레벨들을 갖는 복수의 전압들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(140)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다.
도 2는 도 1의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 2를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 3 및 도 4를 참조하여 더 상세히 설명된다.
도 3은 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 3을 참조하면 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 메모리 블록(BLKa) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 3에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.
실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 3에서, 제1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제1 소스 선택 라인(SSL1)에 연결되어 있다. 제2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제1 내지 제n 메모리 셀들(MC1~MCn)은 제1 내지 제p 메모리 셀들(MC1~MCp)과 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제1 내지 제p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제1 내지 제p 메모리 셀들(MC1~MCp)과 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제1 드레인 선택 라인(DSL1)에 연결된다. 제2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 3에서, 제1 열의 셀 스트링들(CS11, CS21)은 제1 비트 라인(BL1)에 연결되어 있다. 제m 열의 셀 스트링들(CS1m, CS2m)은 제m 비트 라인(BLm)에 연결되어 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제1 행의 셀 스트링들(CS11~CS1m) 중 제1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제2 행의 셀 스트링들(CS21~CS2m) 중 제1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제1 내지 제m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제1 내지 제n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCp) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MCp+1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKa)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKa)의 크기는 증가한다. 더 적은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKa)의 크기는 감소하는 반면 메모리 블록(BLKa)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKa)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다.
도 4는 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 4를 참조하면 메모리 블록(BLKb)은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLKb) 하부의 기판(미도시) 위에 적층된, 적어도 하나의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn) 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)은 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제1 소스 선택 라인(SSL1)에 연결된다. 제2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제2 소스 선택 라인(SSL2)에 연결된다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)과 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제1 내지 제n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제1 드레인 선택 라인(DSL1)에 연결된다. 제2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 4의 메모리 블록(BLKb)은 도 3의 메모리 블록(BLKa)과 유사한 등가 회로를 갖는다.
다른 실시 예로서, 제1 내지 제m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제1 내지 제n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKb)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKb)의 크기는 증가한다. 더 적은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKb)의 크기는 감소하는 반면 메모리 블록(BLKb)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKb)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다.
도 5는 메모리 블록을 구성하는 스트링 그룹의 일 예를 설명하기 위한 도면이다.
도 5를 참조하면, 도 3 또는 도 4를 통해 도시된 메모리 블록(BLKa, BLKb)에 포함된 스트링 그룹들(STRING GROUP 1, STRING GROUP 2)이 도시되어 있다. 예시적으로, 도 3을 함께 참조하면, 메모리 블록(BLKa)에 포함된 스트링 그룹은 드레인 선택 라인 또는 소스 선택 라인을 공유하는 셀 스트링들로 정의될 수 있다. 예를 들어, 도 3에서, 제1 드레인 선택 라인(DSL1) 및 제1 소스 선택 라인(SSL1)을 공유하는 셀 스트링들(CS11~CS1m)은 제1 스트링 그룹(STRING GROUP 1)을 구성할 수 있다. 한편, 제2 드레인 선택 라인(DSL2) 및 제1 소스 선택 라인(SSL2)을 공유하는 셀 스트링들(CS21~CS2m)은 제2 스트링 그룹(STRING GROUP 2)을 구성할 수 있다.
다른 예로서, 도 4에서, 제1 드레인 선택 라인(DSL1) 및 제1 소스 선택 라인(SSL1)을 공유하는 셀 스트링들(CS11'~CS1m')은 제1 스트링 그룹(STRING GROUP 1)을 구성할 수 있다. 한편, 제2 드레인 선택 라인(DSL2) 및 제2 소스 선택 라인(SSL2)을 공유하는 셀 스트링들(CS21'~CS2m')은 제2 스트링 그룹(STRING GROUP 2)을 구성할 수 있다. 메모리 블록은 +Y 방향으로 배치된 두 개의 스트링 그룹들(STRING GROUP 1, STRING GROUP 2)을 포함한다. 각 스트링 그룹들(STRING GROUP 1, STRING GROUP 2)은 행 방향(즉 +X 방향)으로 배열되는 셀 스트링들을 포함한다. 한편, 스트링 그룹들(STRING GROUP 1, STRING GROUP 2)은 스트링 방향(즉 +Z 방향)으로 배열되는 페이지들을 각각 포함한다. 각 스트링 그룹의 보다 상세한 구성에 대해서는 도 6a 및 도 6b를 참조하여 후술하기로 한다.
도 6a는 도 5에 도시된 스트링 그룹들 중 제1 스트링 그룹을 보다 상세히 나타내는 회로도이다. 제2 스트링 그룹 또한 제1 스트링 그룹과 동일하게 구성될 수 있으므로, 제2 스트링 그룹에 대한 상세한 회로도는 생략하기로 한다.
도 6a를 참조하면, 제1 스트링 그룹(STRING GROUP 1)은 제1 드레인 선택 라인(DSL1) 및 제1 소스 선택 라인(SSL1)을 공유하는 셀 스트링들(CS11~CS1m)을 포함한다. 즉, 제1 스트링 그룹(STRING GROUP 1)에 포함된 셀 스트링들(CS11~CS1m)은 제1 드레인 선택 라인(DSL1) 및 제1 소스 선택 라인(SSL1)과 공통 연결된다. 셀 스트링들(CS11~CS1m)은 제1 스트링 그룹(STRING GROUP 1) 내에서 +X 방향으로 배열된다. 셀 스트링들(CS11~CS1m) 각각은 대응하는 비트 라인들(BL1~BLm)과 연결된다.
한편, 제1 스트링 그룹(STRING GROUP 1)은 +Z 방향으로 배열되는 페이지들(PAGE11~PAGE1n)을 포함한다. 페이지들(PAGE11~PAGE1n) 각각은 대응하는 워드 라인들(WL1~WLn)에 연결되는 메모리 셀들의 집합일 수 있다.
도 6a에는 도시되지 않았으나, 제2 스트링 그룹(STRING GROUP 2) 또한 +X 방향으로 배열되는 셀 스트링들(CS21~CS2m)을 포함할 수 있다. 한편, 제2 스트링 그룹(STRING GROUP 2)은 +Z 방향으로 배열되는 페이지들(PAGE21~PAGE2n)을 포함할 수 있다.
도 6b는 제1 및 제2 스트링 그룹에 포함되는 셀 스트링의 일부를 나타내는 회로도이다.
도 6b를 참조하면, 제1 스트링 그룹(STRING GROUP 1)에 포함된 셀 스트링(CS11)과 제2 스트링 그룹(STRING GROUP 2)에 포함된 셀 스트링(CS21)이 도시되어 있다. 도 6b는 도 5에 도시된 메모리 블록을 +X 방향으로 도시한 회로도일 수 있다. 따라서, 도 6b에서 제1 스트링 그룹(STRING GROUP 1)에 포함된 셀 스트링들(CS12~CS1m)과 제2 스트링 그룹(STRING GROUP 2)에 포함된 셀 스트링들(CS22~CS2m)은 도시되지 않았다.
제1 스트링 그룹(STRING GROUP 1)의 셀 스트링(CS11)은 제1 드레인 선택 트랜지스터(DST1)와 제1 소스 선택 트랜지스터(SST1) 사이에 연결되는 메모리 셀들(MC11~MC1n)을 포함한다. 제2 스트링 그룹(STRING GROUP 2)의 셀 스트링(CS21)은 제2 드레인 선택 트랜지스터(DST2)와 제2 소스 선택 트랜지스터(SST2) 사이에 연결되는 메모리 셀들(MC21~MC2n)을 포함한다.
제1 스트링 그룹(STRING GROUP 1)에 포함된 셀 스트링(CS11)과 제2 스트링 그룹(STRING GROUP 2)에 포함된 셀 스트링(CS21)은 비트 라인(BL1)에 공통 연결된다. 한편, 페이지 버퍼(PB1)는 비트 라인(BL1)에 공통 연결된다. 즉, 제1 스트링 그룹(STRING GROUP 1)에 포함된 셀 스트링(CS11)과 제2 스트링 그룹(STRING GROUP 2)에 포함된 셀 스트링(CS21)은 페이지 버퍼(PB1)를 공유할 수 있다. 페이지 버퍼(PB1)는 PB_SENSE 신호에 기초하여 동작할 수 있다. 한편, 도 6b에는 도시되어 있지 않으나, 페이지 버퍼(PB1)는 PB_SENSE 신호 이외의 다른 복수의 제어 신호들에 기초하여 동작할 수 있다.
도 6b에 도시된 셀 스트링 구조에 의하면, 제1 스트링 그룹(STRING GROUP 1)에 포함된 셀 스트링(CS11)과 제2 스트링 그룹(STRING GROUP 2)에 포함된 셀 스트링(CS21)은 각각 서로 다른 선택 라인들에 의해 제어될 수 있다. 예를 들어, 제1 스트링 그룹(STRING GROUP 1)에 포함된 셀 스트링(CS11)의 제1 드레인 선택 트랜지스터(DST1)는 제1 드레인 선택 라인(DSL1)에 의해 제어되고, 제2 스트링 그룹(STRING GROUP 2)에 포함된 셀 스트링(CS21)의 제2 드레인 선택 트랜지스터(DST2)는 제2 드레인 선택 라인(DSL2)에 의해 제어된다. 이 경우, 서로 다른 스트링 그룹에 속한 셀 스트링의 드레인 선택 트랜지스터를 각각 제어하기 위한 드레인 선택 라인들을 개별적으로 형성하여야 한다. 이는 반도체 메모리 장치(100)의 메모리 셀 어레이(110)의 제작 비용을 높이는 원인이 될 수 있다.
도 7은 본 발명의 일 실시 예에 따라 제1 및 제2 스트링 그룹에 포함되는 셀 스트링의 일부를 나타내는 회로도이다.
도 7을 참조하면, 셀 스트링(CS11)은 두 개의 드레인 선택 트랜지스터들(DST11, DST12)을 포함하고, 셀 스트링(CS21) 또한 두 개의 드레인 선택 트랜지스터들(DST21, DST22)을 포함한다. 한편, 셀 스트링(CS11)의 드레인 선택 트랜지스터(DST11) 및 셀 스트링(CS21)의 드레인 선택 트랜지스터(DST21)는 드레인 선택 라인(DSLa)에 공통 연결된다. 또한, 셀 스트링(CS11)의 드레인 선택 트랜지스터(DST12) 및 셀 스트링(CS21)의 드레인 선택 트랜지스터(DST22)는 드레인 선택 라인(DSLb)에 공통 연결된다. 이와 같이, 서로 다른 스트링 그룹에 속한 셀 스트링의 드레인 선택 트랜지스터에 드레인 선택 라인들을 공통 연결할 수 있다. 이 경우 +Z 방향으로 동일한 높이에 위치하는 드레인 선택 라인들이 서로 다른 셀 스트링 그룹에 포함된 드레인 선택 트랜지스터들에 공통 연결되므로, 반도체 메모리 장치(100)의 메모리 셀 어레이(110)의 제작 비용을 낮출 수 있다.
도 8a 및 도 8b는 도 7에 도시된 셀 스트링을 동작하기 위한 방법을 설명하기 위한 도면들이다.
도 7에 도시된 회로도에서 두 개의 셀 스트링들(CS11, CS21)을 독립적으로 선택하기 위해서, 드레인 선택 트랜지스터들(DST11, DST12, DST21, DST22)의 문턱 전압을 상이한 상태들(ST1, ST2)로 설정할 수 있다. 도 8a를 참조하면, 셀 스트링(CS11)의 드레인 선택 트랜지스터(DST11) 및 셀 스트링(CS21)의 드레인 선택 트랜지스터(DST22)의 문턱 전압은 제1 상태(ST1)에 포함되도록 설정되고, 셀 스트링(CS21)의 드레인 선택 트랜지스터(DST21) 및 셀 스트링(CS11)의 드레인 선택 트랜지스터(DST12)의 문턱 전압은 제2 상태(ST2)에 포함되도록 설정된다. 한편, 두 개의 셀 스트링들(CS11, CS21)을 독립적으로 선택하기 위해 두 개의 턴온 전압(VON1, VON2)이 사용될 수 있다. 제1 턴온 전압(VON1)은 제1 상태(ST1)의 드레인 선택 트랜지스터들(DST11, DST22)을 턴온하고 제2 상태(ST2)의 드레인 선택 트랜지스터들(DST21, DST12)을 턴오프하는 전압이다. 한편, 제2 턴온 전압(VON2)은 제1 상태(ST1)의 드레인 선택 트랜지스터들(DST11, DST22) 및 제2 상태(ST2)의 드레인 선택 트랜지스터들(DST21, DST12)을 모두 턴온하는 전압이다.
제1 턴온 전압(VON1) 및 제2 턴온 전압(VON2)의 조합에 의해, 두 개의 셀 스트링들(CS11, CS21)을 독립적으로 선택할 수 있다.
도 8b를 참조하면, 두 개의 셀 스트링들(CS11, CS21)을 독립적으로 선택하기 위한 제1 턴온 전압(VON1) 및 제2 턴온 전압(VON2)의 조합이 표로서 도시되어 있다. 예시적으로, 셀 스트링(CS11)을 선택하고자 하는 경우, 드레인 선택 라인(DSLa)에 제1 턴온 전압(VON1)을 인가하고, 드레인 선택 라인(DSLb)에 제2 턴온 전압(VON2)을 인가한다. 드레인 선택 라인(DSLa)에 제1 턴온 전압(VON1)을 인가함에 따라, 셀 스트링(CS11)의 드레인 선택 트랜지스터(DST11)가 턴온되고, 셀 스트링(CS21)의 드레인 선택 트랜지스터(DST21)가 턴오프된다. 한편, 드레인 선택 라인(DSLb)에 제2 턴온 전압(VON2)을 인가함에 따라, 셀 스트링(CS11)의 드레인 선택 트랜지스터(DST12) 및 셀 스트링(CS21)의 드레인 선택 트랜지스터(DST22)가 모두 턴온된다.
즉, 셀 스트링(CS11)을 선택하고자 하는 경우, 드레인 선택 라인(DSLa)에 제1 턴온 전압(VON1)을 인가하고, 드레인 선택 라인(DSLb)에 제2 턴온 전압(VON2)을 인가함에 따라 드레인 선택 트랜지스터(DST11, DST12, DST22)는 턴온되고, 드레인 선택 트랜지스터(DST21)는 턴오프된다. 셀 스트링(CS11)의 드레인 선택 트랜지스터들(DST11, DST12)이 모두 턴온되므로, 선택된 셀 스트링(CS11)이 동작할 수 있다. 또한, 셀 스트링(CS21)의 드레인 선택 트랜지스터(DST22)는 턴온되나, 드레인 선택 트랜지스터(DST21)가 턴오프되므로, 비선택된 셀 스트링(CS21)은 동작하지 않을 수 있다.
셀 스트링(CS21)을 선택하고자 하는 경우, 드레인 선택 라인(DSLa)에 제2 턴온 전압(VON2)을 인가하고, 드레인 선택 라인(DSLb)에 제1 턴온 전압(VON1)을 인가한다. 따라서, 드레인 선택 트랜지스터(DST11, DST21, DST22)는 턴온되고, 드레인 선택 트랜지스터(DST12)는 턴오프된다. 셀 스트링(CS21)의 드레인 선택 트랜지스터들(DST21, DST22)이 모두 턴온되므로, 선택된 셀 스트링(CS21)이 동작할 수 있다. 또한, 셀 스트링(CS11)의 드레인 선택 트랜지스터(DST11)는 턴온되나, 드레인 선택 트랜지스터(DST12)가 턴오프되므로, 비선택된 셀 스트링(CS11)은 동작하지 않을 수 있다.
한편, 셀 스트링들(CS11, CS21)을 모두 선택하지 않는 경우, 턴오프 전압을 드레인 선택 라인들(DSLa, DSLb)에 인가할 수 있다. 턴오프 전압은 드레인 선택 트랜지스터들(DST11, DST12, DST21, DST22)을 모두 턴오프시키는 전압일 수 있다.
이와 같이, 도 7에 따른 셀 스트링 구조를 이용하고자 하는 경우, 드레인 선택 트랜지스터들(DST21, DST12)의 문턱 전압을 생산 초기의 낮은 문턱 전압 상태인 제1 상태(ST1)로부터 제2 상태(ST2)로 높여야 한다. 이를 위해, 메모리 셀 어레이(110)의 생산 공정 상에서 이온 주입(ion implant) 방식을 사용하여 드레인 선택 트랜지스터들(DST21, DST12)의 플로팅 게이트에 전자를 주입할 수 있다. 다만, 이러한 방식에 의할 경우 문턱 전압을 미세 조정하기가 어려워 드레인 선택 트랜지스터들(DST21, DST12)의 문턱 전압 분포 범위가 넓게 형성된다. 이는 셀 스트링들(CS11, CS21)의 드레인 선택 트랜지스터들(DST11, DST12, DST21, DST22)의 제어를 어렵게 하는 요인이 된다.
본 발명의 일 실시 예에 의하면, 문턱 전압을 높게 형성하여야 하는 드레인 선택 트랜지스터들(DST21, DST12) 중에서 일부 드레인 선택 트랜지스터는 공정 상의 이온 주입 방식을 통해 문턱 전압을 상승시키고, 다른 일부 드레인 선택 트랜지스터는 메모리 셀의 프로그램 방식을 통해 문턱 전압을 상승시킨다. 이에 따라, 일부 드레인 선택 트랜지스터의 문턱 전압 분포를 좁게 형성할 수 있어 셀 스트링들(CS11, CS21)의 드레인 선택 트랜지스터들(DST11, DST12, DST21, DST22)을 보다 용이하게 제어할 수 있다.
도 9a 및 도 9b는 도 7에 도시된 드레인 선택 트랜지스터들 중 어느 하나의 문턱 전압을 제어하는 방법을 설명하기 위한 도면들이다. 이하에서는 도 9a 및 도 9b를 함께 참조하여 설명하기로 한다.
도 9a를 참조하면, 문턱 전압을 높게 형성하여야 하는 드레인 선택 트랜지스터들(DST21, DST12) 중에서 비트 라인(BL1)에 인접하여 위치하는 드레인 선택 트랜지스터(DST21)에 이온 주입 방식을 사용하여 문턱 전압을 높인다. 이 경우, 도 9b에 도시된 바와 같이, 최초 a 상태(STa)의 문턱 전압을 갖는 드레인 선택 트랜지스터들(DST11, DST12, DST21, DST22) 중 드레인 선택 트랜지스터(DST21)의 문턱 전압이 b 상태(STb)로 상승한다.
도 10a 및 도 10b는 도 7에 도시된 드레인 선택 트랜지스터들 중 다른 하나의 문턱 전압을 제어하는 방법을 설명하기 위한 도면들이다. 이하에서는 도 10a 및 도 10b를 함께 참조하여 설명하기로 한다.
도 9a 및 도 9b를 참조하여 설명한 것과 같이 드레인 선택 트랜지스터(DST21)의 문턱 전압을 b 상태(STb)로 상승시킨 이후에, 드레인 선택 라인(DSLa)에 제1 턴온 전압(VON1)을 인가한다. 제1 턴온 전압(VON1)은 a 상태(STa)의 드레인 선택 트랜지스터들(DST11, DST12, DST22)을 턴온하고, b 상태(STb)의 드레인 선택 트랜지스터(DST21)를 턴오프하는 전압이다. 드레인 선택 라인(DSLa)에 제1 턴온 전압(VON1)을 인가함에 따라, 드레인 선택 트랜지스터(DST11)는 턴온 되고, 드레인 선택 트랜지스터(DST21)는 턴오프 된다. 즉, 셀 스트링(CS21)은 비트 라인(BL1)과 전기적으로 분리된다.
드레인 선택 라인(DSLa)에 제1 턴온 전압(VON1)을 인가한 상태에서, 드레인 선택 트랜지스터(DST12)를 프로그램한다. 구체적으로, 비트 라인(BL1)에 프로그램 허용 전압을 인가하고, 워드 라인들(WL1~WLn)에는 프로그램 패스 전압을 인가하며, 드레인 선택 라인(DSLb)에 프로그램 전압을 인가한다.
드레인 선택 트랜지스터(DST21)가 턴오프 상태이므로, 셀 스트링(CS21)은 프로그램 금지 상태가 된다. 프로그램 금지 상태에서 드레인 선택 라인(DSLb)에 프로그램 전압을 인가하더라도, 드레인 선택 트랜지스터(DST22)는 비트 라인(BL1)과 전기적으로 분리되어 있으므로 드레인 선택 트랜지스터(DST22)의 문턱 전압은 상승하지 않는다.
반면, 드레인 선택 트랜지스터(DST11)가 턴온 상태이므로, 셀 스트링(CS11)은 프로그램 허용 상태가 된다. 프로그램 허용 상태에서 드레인 선택 라인(DSLb)에 프로그램 전압을 인가하면, 드레인 선택 트랜지스터(DST12)가 비트 라인(BL1)과 전기적으로 연결되므로 드레인 선택 트랜지스터(DST12)의 문턱 전압이 상승한다.
일 실시 예에서, 드레인 선택 라인(DSLb)에는 프로그램 전압이 1회 인가될 수 있다. 다른 실시 예에서, 드레인 선택 라인(DSLb)에는 프로그램 전압이 복수 회 인가될 수 있다.
이 경우, 실시 예에 따라 동일한 크기의 프로그램 전압이 드레인 선택 라인(DSLb)에는 프로그램 전압이 복수 회 인가될 수 있다. 또는 다른 실시 예에서, 증가형 스텝 펄스 프로그램(Incremental Step Pulse Programming; ISPP) 방식에 따라 증가되는 프로그램 전압이 드레인 선택 라인(DSLb)에 복수 회 인가될 수 있다.
실시 예에 따라, 복수 회의 프로그램 펄스 인가 동작 사이마다 드레인 선택 트랜지스터(DST12)의 문턱 전압을 검증하는 동작이 수행될 수 있다. 다른 실시 예에서, 복수 회의 프로그램 펄스 인가 동작 동안에, 드레인 선택 트랜지스터(DST12)의 문턱 전압을 검증하지 않는 블라인드 프로그램 방식이 사용될 수 있다.
드레인 선택 라인(DSLb)에 프로그램 전압이 인가됨에 따라, 도 10b에 도시된 바와 같이, a 상태(STa)의 문턱 전압을 갖는 드레인 선택 트랜지스터들(DST11, DST12, DST22) 중 드레인 선택 트랜지스터(DST12)의 문턱 전압이 c 상태(STc)로 상승한다. 일 실시 예에서, c 상태(STc)는 a 상태(STa)보다 높고 b 상태(STb)보다 낮은 문턱 전압 상태에 대응할 수 있다. 다만 이는 예시적인 것으로서, 실시 예에 따라 드레인 선택 트랜지스터(DST12)의 문턱 전압을 b 상태(STb)로 상승시킬 수도 있다.
도 11은 도 9a 내지 도 10b를 통해 설명한 문턱 전압 제어 이후에, 셀 스트링을 동작하는 방법의 일 실시 예를 설명하기 위한 도면이다.
도 11을 참조하면, 드레인 선택 트랜지스터들(DST21, DST12)의 문턱 전압을 각각 b 상태(STb) 및 c 상태(STc)로 상승시킨 이후에, 제1 턴온 전압(VON1) 및 제2 턴온 전압(VON2)을 이용하여 드레인 선택 트랜지스터들(DST11, DST12, DST21, DST22)을 제어할 수 있다. 이 경우, 도 8a 및 도 8b를 참조하여 설명한 것과 동일한 방식으로 드레인 선택 트랜지스터들(DST11, DST12, DST21, DST22)을 제어할 수 있다. 즉, 셀 스트링(CS11)을 선택하고자 하는 경우, 드레인 선택 라인(DSLa)에 제1 턴온 전압(VON1)을 인가하고, 드레인 선택 라인(DSLb)에 제2 턴온 전압(VON2)을 인가할 수 있다. 한편, 셀 스트링(CS21)을 선택하고자 하는 경우, 드레인 선택 라인(DSLa)에 제2 턴온 전압(VON2)을 인가하고, 드레인 선택 라인(DSLb)에 제1 턴온 전압(VON1)을 인가할 수 있다.
도 12a 및 도 12b는 도 9a 내지 도 10b를 통해 설명한 문턱 전압 제어 이후에, 셀 스트링을 동작하는 방법의 다른 실시 예를 설명하기 위한 도면들이다.
도 12a를 참조하면, 제1 및 제2 턴온 전압(VON1, VON2) 이외에, 제3 턴온 전압(VON3)을 추가적으로 이용할 수 있다. 제3 턴온 전압(VON3)은 제1 턴온 전압(VON1)보다 크고 제2 턴온 전압(VON3)보다 작은 전압일 수 있다. 제3 턴온 전압(VON3)은 드레인 선택 트랜지스터들(DST11, DST12, DST22)은 턴온시키고, 드레인 선택 트랜지스터(DST21)는 턴오프키시는 전압일 수 있다.
도 12b를 참조하면, 두 개의 셀 스트링들(CS11, CS21)을 독립적으로 선택하기 위한 제1 턴온 전압(VON1), 제2 턴온 전압(VON2) 및 제3 턴온 전압(VON3)의 조합이 표로서 도시되어 있다. 예시적으로, 셀 스트링(CS11)을 선택하고자 하는 경우, 드레인 선택 라인(DSLa)에 제1 턴온 전압(VON1)을 인가하고, 드레인 선택 라인(DSLb)에 제3 턴온 전압(VON3)을 인가한다. 드레인 선택 라인(DSLa)에 제1 턴온 전압(VON1)을 인가함에 따라, 셀 스트링(CS11)의 드레인 선택 트랜지스터(DST11)가 턴온되고, 셀 스트링(CS21)의 드레인 선택 트랜지스터(DST21)가 턴오프된다. 한편, 드레인 선택 라인(DSLb)에 제3 턴온 전압(VON3)을 인가함에 따라, 셀 스트링(CS11)의 드레인 선택 트랜지스터(DST12) 및 셀 스트링(CS21)의 드레인 선택 트랜지스터(DST22)가 모두 턴온된다.
즉, 셀 스트링(CS11)을 선택하고자 하는 경우, 드레인 선택 라인(DSLa)에 제1 턴온 전압(VON1)을 인가하고, 드레인 선택 라인(DSLb)에 제3 턴온 전압(VON3)을 인가함에 따라 드레인 선택 트랜지스터(DST11, DST12, DST22)는 턴온되고, 드레인 선택 트랜지스터(DST21)는 턴오프된다. 셀 스트링(CS11)의 드레인 선택 트랜지스터들(DST11, DST12)이 모두 턴온되므로, 선택된 셀 스트링(CS11)이 동작할 수 있다. 또한, 셀 스트링(CS21)의 드레인 선택 트랜지스터(DS22)는 턴온되나, 드레인 선택 트랜지스터(DST21)가 턴오프되므로, 비선택된 셀 스트링(CS21)은 동작하지 않을 수 있다.
셀 스트링(CS21)을 선택하고자 하는 경우, 드레인 선택 라인(DSLa)에 제2 턴온 전압(VON2)을 인가하고, 드레인 선택 라인(DSLb)에 제1 턴온 전압(VON1)을 인가한다. 따라서, 드레인 선택 트랜지스터(DST11, DST21, DST22)는 턴온되고, 드레인 선택 트랜지스터(DST12)는 턴오프된다. 셀 스트링(CS21)의 드레인 선택 트랜지스터들(DST21, DST22)이 모두 턴온되므로, 선택된 셀 스트링(CS21)이 동작할 수 있다. 또한, 셀 스트링(CS11)의 드레인 선택 트랜지스터(DS11)는 턴온되나, 드레인 선택 트랜지스터(DST12)가 턴오프되므로, 비선택된 셀 스트링(CS11)은 동작하지 않을 수 있다.
도 8b와 도 12b를 참조하면, 셀 스트링(CS11)을 선택하는 경우 도 8b의 실시 예에서는 드레인 선택 라인(DSLb)에 제2 턴온 전압(VON2)을 인가하는 반면, 도 12b의 실시 예에서는 드레인 선택 라인(DSLb)에 제3 턴온 전압(VON3)을 인가한다는 점이 다르다.
도 13은 본 발명의 일 실시 예에 따른 선택 트랜지스터의 프로그램 방법을 나타내는 순서도이다.
도 13을 참조하면, 본 발명의 일 실시 예에 따른 선택 트랜지스터의 프로그램 방법은, 제1 드레인 선택 라인과 연결된 복수의 드레인 선택 트랜지스터 중, 제1 셀 스트링에 포함된 제1 드레인 선택 트랜지스터에 이온을 주입하는 단계(S100) 및 제2 드레인 선택 라인과 연결된 복수의 드레인 선택 트랜지스터 중, 제2 셀 스트링에 포함된 제2 드레인 선택 트랜지스터를 프로그램하는 단계(S300)를 포함한다.
단계(S100)에서, 도 9a 및 도 9b를 참조하여 설명한 것과 같이 제1 셀 스트링에 포함된 제1 드레인 선택 트랜지스터에 이온을 주입하여 제1 드레인 선택 트랜지스터의 문턱 전압을 상승시킬 수 있다. 일 실시 예에서, 단계(S100)에서는 제1 셀 스트링에 포함된 제1 드레인 선택 트랜지스터의 채널에 이온을 주입할 수 있다. 단계(S100)의 제1 드레인 선택 트랜지스터는, 제1 셀 스트링에 포함된 복수의 드레인 선택 트랜지스터들 중 비트 라인에 인접하여 위치하는 드레인 선택 트랜지스터일 수 있다. 단계(S100)의 제1 셀 스트링은 도 7에 도시된 셀 스트링(CS21)에 대응되고, 제1 드레인 선택 트랜지스터는 도 7 및 도 9a에 도시된 드레인 선택 트랜지스터(DST21)에 대응된다. 단계(S100)을 수행함에 따라, 제1 드레인 선택 트랜지스터의 문턱 전압이 b 상태(STb)로 상승할 수 있다.
단계(S300)에서, 도 10a 및 도 10b를 참조하여 설명한 것과 같이 제2 셀 스트링에 포함된 제2 드레인 선택 트랜지스터를 프로그램할 수 있다. 단계(S300)의 제2 드레인 선택 트랜지스터는, 제1 드레인 선택 트랜지스터에 연결된 드레인 선택 라인과 상이한 드레인 선택 라인에 연결된 드레인 선택 트랜지스터일 수 있다.
단계(S300)의 제2 셀 스트링은 도 7에 도시된 셀 스트링(CS11)에 대응되고, 제2 드레인 선택 트랜지스터는 도 7 및 도 9a에 도시된 드레인 선택 트랜지스터(DST12)에 대응된다. 단계(S300)을 수행함에 따라, 제2 드레인 선택 트랜지스터의 문턱 전압이 c 상태(STc)로 상승할 수 있다. 다만 이는 예시적인 것으로서, 단계(S300)을 수행함에 따라, 제2 드레인 선택 트랜지스터의 문턱 전압이 b 상태(STb)로 상승할 수도 있다.
도 14는 도 13의 단계(S300)의 예시적인 실시 예를 나타내는 순서도이다.
도 14를 참조하면, 같이 제2 셀 스트링에 포함된 제2 드레인 선택 트랜지스터를 프로그램하는 단계(S300)는, 제1 드레인 선택 라인에 제1 전압을 인가하여, 제1 셀 스트링의 선택 트랜지스터들을 프로그램 금지 상태로 설정하고 제2 셀 스트링의 선택 트랜지스터들을 프로그램 허용 상태로 설정하는 단계(S310), 비트 라인에 프로그램 허용 전압을 인가하고, 제2 드레인 선택 라인에 프로그램 전압을 인가하여 제2 드레인 선택 트랜지스터를 프로그램하는 단계(S330)를 포함한다.
단계(S310)에서, 제1 드레인 선택 라인은 도 9a의 드레인 선택 라인(DSLa)에 대응되고, 제1 전압은 도 8a 또는 도 11에 도시된 제1 턴온 전압(VON1)에 대응될 수 있다. 제1 드레인 선택 라인에 제1 전압을 인가함에 따라, 제1 셀 스트링이 프로그램 금지 상태로 설정되고 제2 셀 스트링이 프로그램 허용 상태로 설정된다.
단계(S330)에서, 제2 드레인 선택 라인은 도 9a의 드레인 선택 라인(DSLb)에 대응될 수 있다. 제2 드레인 선택 라인에 프로그램 전압을 인가함에 따라, 프로그램 허용 상태의 제2 셀 스트링에 포함된 제2 드레인 선택 트랜지스터가 프로그램된다. 단계(S330)을 수행함에 따라, 제2 드레인 선택 트랜지스터의 문턱 전압이 c 상태(STc)로 상승할 수 있다. 다만 이는 예시적인 것으로서, 단계(S330)을 수행함에 따라, 제2 드레인 선택 트랜지스터의 문턱 전압이 b 상태(STb)로 상승할 수도 있다.
도 15a 및 도 15b는 본 발명의 다른 실시 예에 따라 제1 및 제2 스트링 그룹에 포함되는 드레인 선택 트랜지스터들 중 어느 하나의 문턱 전압을 제어하는 방법을 설명하기 위한 도면들이다. 이하에서는 도 15a 및 도 15b를 함께 참조하여 설명하기로 한다.
도 15a를 참조하면, 셀 스트링들 각각은 세 개의 드레인 선택 트랜지스터들을 포함한다. 셀 스트링(CS11)은 드레인 선택 트랜지스터들(DST11, DST12, DST13)을 포함하고, 셀 스트링(CS21)은 드레인 선택 트랜지스터들(DST21, DST22, DST23)을 포함한다. 먼저, 도 15a에 도시된 바와 같이 셀 스트링(CS21)에 포함된 드레인 선택 트랜지스터들(DST21, DST22, DST23) 중 비트 라인(BL1)에 인접하여 위치하는 드레인 선택 트랜지스터(DST21)에 이온을 주입하여, 드레인 선택 트랜지스터(DST21)의 문턱 전압을 상승시킬 수 있다. 일 실시 예에서, 비트 라인(BL1)에 인접하여 위치하는 드레인 선택 트랜지스터(DST21)의 채널에 이온을 주입할 수 있다. 이 경우, 도 5b에 도시된 바와 같이, 최초 a 상태(STa)의 문턱 전압을 갖는 드레인 선택 트랜지스터들(DST11, DST12, DST13, DST21, DST22, DST23) 중 드레인 선택 트랜지스터(DST21)의 문턱 전압이 b 상태(STb)로 상승한다.
도 16a 및 도 16b는 본 발명의 다른 실시 예에 따라 제1 및 제2 스트링 그룹에 포함되는 드레인 선택 트랜지스터들 중 다른 하나의 문턱 전압을 제어하는 방법을 설명하기 위한 도면들이다. 이하에서는 도 16a 및 도 16b를 함께 참조하여 설명하기로 한다.
도 15a 및 도 15b를 참조하여 설명한 것과 같이 드레인 선택 트랜지스터(DST21)의 문턱 전압을 b 상태(STb)로 상승시킨 이후에, 드레인 선택 라인(DSLa)에 제1 턴온 전압(VON1)을 인가한다. 제1 턴온 전압(VON1)은 a 상태(STa)의 드레인 선택 트랜지스터들(DST11, DST12, DST13, DST22, DST23)을 턴온하고, b 상태(STb)의 드레인 선택 트랜지스터(DST21)를 턴오프하는 전압이다. 드레인 선택 라인(DSLa)에 제1 턴온 전압(VON1)을 인가함에 따라, 드레인 선택 트랜지스터(DST11)는 턴온 되고, 드레인 선택 트랜지스터(DST21)는 턴오프 된다. 즉, 셀 스트링(CS21)은 비트 라인(BL1)과 전기적으로 분리된다.
드레인 선택 라인(DSLa)에 제1 턴온 전압(VON1)을 인가한 상태에서, 드레인 선택 트랜지스터(DST12)를 프로그램한다. 구체적으로, 비트 라인(BL1)에 프로그램 허용 전압을 인가하고, 드레인 선택 라인(DSLc) 및 워드 라인들(WL1~WLn)에는 프로그램 패스 전압을 인가하며, 드레인 선택 라인(DSLb)에 프로그램 전압을 인가한다.
드레인 선택 트랜지스터(DST21)가 턴오프 상태이므로, 셀 스트링(CS21)은 프로그램 금지 상태가 된다. 프로그램 금지 상태에서 드레인 선택 라인(DSLb)에 프로그램 전압을 인가하더라도, 드레인 선택 트랜지스터(DST22)는 비트 라인(BL1)과 전기적으로 분리되어 있으므로 드레인 선택 트랜지스터(DST22)의 문턱 전압은 상승하지 않는다.
반면, 드레인 선택 트랜지스터(DST11)가 턴온 상태이므로, 셀 스트링(CS11)은 프로그램 허용 상태가 된다. 프로그램 허용 상태에서 드레인 선택 라인(DSLb)에 프로그램 전압을 인가하면, 드레인 선택 트랜지스터(DST12)가 비트 라인(BL1)과 전기적으로 연결되므로 드레인 선택 트랜지스터(DST12)의 문턱 전압이 상승한다.
한편, 드레인 선택 라인(DSLc)에는 프로그램 패스 전압이 인가되므로, 드레인 선택 트랜지스터(DST13, DST23)의 문턱 전압은 상승하지 않는다.
드레인 선택 라인(DSLb)에는 프로그램 전압이 인가됨에 따라, 도 16b에 도시된 바와 같이, a 상태(STa)의 문턱 전압을 갖는 드레인 선택 트랜지스터들(DST11, DST12, DST13, DST22, DST23) 중 드레인 선택 트랜지스터(DST12)의 문턱 전압이 c 상태(STc)로 상승한다. 일 실시 예에서, c 상태(STc)는 a 상태(STa)보다 높고 b 상태(STb)보다 낮은 문턱 전압 상태에 대응할 수 있다. 다만 이는 예시적인 것으로서, 실시 예에 따라 드레인 선택 트랜지스터(DST12)의 문턱 전압을 b 상태(STb)로 상승시킬 수도 있다.
도 17a 및 도 17b는 본 발명의 다른 실시 예에 따라 제1 및 제2 스트링 그룹에 포함되는 드레인 선택 트랜지스터들 중 또 다른 하나의 문턱 전압을 제어하는 방법을 설명하기 위한 도면들이다. 이하에서는 도 17a 및 도 17b를 함께 참조하여 설명하기로 한다.
도 16a 및 도 16b를 참조하여 설명한 것과 같이 드레인 선택 트랜지스터(DST12)의 문턱 전압을 c 상태(STc)로 상승시킨 이후에, 드레인 선택 라인(DSLa)에 제2 턴온 전압(VON2)을 인가한다. 드레인 선택 라인(DSLa)에 제2 턴온 전압(VON2)을 인가함에 따라, 드레인 선택 트랜지스터들(DST11, DST21)는 모두 턴온 된다.
드레인 선택 라인(DSLa)에 제2 턴온 전압(VON2)을 인가한 상태에서, 드레인 선택 라인(DSLb)에 제1 턴온 전압(VON1)을 인가한다. 도 11에 도시된 바와 같이, 제1 턴온 전압(VON1)은 a 상태(STa)의 드레인 선택 트랜지스터를 턴온하고, b 상태(STb)의 드레인 선택 트랜지스터를 턴오프하는 전압이다. 드레인 선택 라인(DSLb)에 제1 턴온 전압(VON1)을 인가함에 따라, 드레인 선택 트랜지스터(DST22)가 턴온되고, 드레인 선택 트랜지스터(DST12)가 턴오프된다.
이후 드레인 선택 트랜지스터(DST23)를 프로그램한다. 구체적으로, 비트 라인(BL1)에 프로그램 허용 전압을 인가하고, 워드 라인들(WL1~WLn)에는 프로그램 패스 전압을 인가하며, 드레인 선택 라인(DSLc)에 프로그램 전압을 인가한다.
드레인 선택 트랜지스터(DST12)가 턴오프 상태이므로, 셀 스트링(CS11)은 프로그램 금지 상태가 된다. 프로그램 금지 상태에서 드레인 선택 라인(DSLc)에 프로그램 전압을 인가하더라도, 드레인 선택 트랜지스터(DST13)는 비트 라인(BL1)과 전기적으로 분리되어 있으므로 드레인 선택 트랜지스터(DST13)의 문턱 전압은 상승하지 않는다.
반면, 드레인 선택 트랜지스터들(DST21, DST22)가 턴온 상태이므로, 셀 스트링(CS21)은 프로그램 허용 상태가 된다. 프로그램 허용 상태에서 드레인 선택 라인(DSLc)에 프로그램 전압을 인가하면, 드레인 선택 트랜지스터(DST23)가 비트 라인(BL1)과 전기적으로 연결되므로 드레인 선택 트랜지스터(DST23)의 문턱 전압이 상승한다.
드레인 선택 라인(DSLc)에 프로그램 전압이 인가됨에 따라, 도 17b에 도시된 바와 같이, a 상태(STa)의 문턱 전압을 갖는 드레인 선택 트랜지스터들(DST11, DST13, DST22, DST23) 중 드레인 선택 트랜지스터(DST23)의 문턱 전압이 c 상태(STc)로 상승한다. 다만 이는 예시적인 것으로서, 실시 예에 따라 드레인 선택 트랜지스터(DST23)의 문턱 전압을 b 상태(STb)로 상승시킬 수도 있다.
도 18a 및 도 18b는 도 15a 내지 도 17b를 통해 설명한 문턱 전압 제어 이후에, 셀 스트링을 동작하는 방법의 일 실시 예를 설명하기 위한 도면이다.
도 18a를 참조하면, 드레인 선택 트랜지스터(DST21)의 문턱 전압을 b 상태(STb)로 상승시키고 드레인 선택 트랜지스터들(DST12, DST23)의 문턱 전압을 c 상태(STc)로 상승시킨 이후에, 제1 턴온 전압(VON1) 및 제2 턴온 전압(VON2)을 이용하여 드레인 선택 트랜지스터들(DST11, DST12, DST13, DST21, DST22, DST23)을 제어할 수 있다.
이 경우, 도 18b에 도시된 표와 같이 드레인 선택 트랜지스터들(DST11, DST12, DST13, DST21, DST22, DST23)을 제어할 수 있다. 즉, 셀 스트링(CS11)을 선택하고자 하는 경우, 드레인 선택 라인(DSLa)에 제1 턴온 전압(VON1)을 인가하고, 드레인 선택 라인(DSLb)에 제2 턴온 전압(VON2)을 인가하며, 드레인 선택 라인(DSLc)에 제1 턴온 전압을 인가할 수 있다. 이 경우 드레인 선택 트랜지스터들(DST11, DST12, DST22, DST13)이 턴온되고, 드레인 선택 트랜지스터들(DST21, DST23)이 턴오프된다. 이에 따라, 선택된 셀 스트링(CS11)이 동작하고, 비선택된 셀 스트링(CS21)은 동작하지 않을 수 있다.
한편, 셀 스트링(CS21)을 선택하고자 하는 경우, 드레인 선택 라인(DSLa)에 제2 턴온 전압(VON2)을 인가하고, 드레인 선택 라인(DSLb)에 제1 턴온 전압(VON1)을 인가하며, 드레인 선택 라인(DSLc)에 제2 턴온 전압을 인가할 수 있다. 이 경우 드레인 선택 트랜지스터들(DST11, DST21, DST22, DST13, DST23)이 턴온되고, 드레인 선택 트랜지스터(DST12)가 턴오프된다. 이에 따라, 선택된 셀 스트링(CS21)이 동작하고, 비선택된 셀 스트링(CS11)은 동작하지 않을 수 있다.
도 19a 및 도 19b는 도 15a 내지 도 17b를 통해 설명한 문턱 전압 제어 이후에, 셀 스트링을 동작하는 방법의 다른 실시 예를 설명하기 위한 도면들이다.
도 19a를 참조하면, 제1 및 제2 턴온 전압(VON1, VON2) 이외에, 제3 턴온 전압(VON3)을 추가적으로 이용할 수 있다. 제3 턴온 전압(VON3)은 제1 턴온 전압(VON1)보다 크고 제2 턴온 전압(VON3)보다 작은 전압일 수 있다. 제3 턴온 전압(VON3)은 드레인 선택 트랜지스터들(DST11, DST12, DST13, DST22, DST23)은 턴온시키고, 드레인 선택 트랜지스터(DST21)는 턴오프키시는 전압일 수 있다.
도 19b를 참조하면, 두 개의 셀 스트링들(CS11, CS21)을 독립적으로 선택하기 위한 제1 턴온 전압(VON1), 제2 턴온 전압(VON2) 및 제3 턴온 전압(VON3)의 조합이 표로서 도시되어 있다. 예시적으로, 셀 스트링(CS11)을 선택하고자 하는 경우, 드레인 선택 라인(DSLa)에 제1 턴온 전압(VON1)을 인가하고, 드레인 선택 라인(DSLb)에 제3 턴온 전압(VON3)을 인가하며, 드레인 선택 라인(DSLc)에 제1 턴온 전압(VON1)을 인가한다. 이 경우 드레인 선택 트랜지스터들(DST11, DST12, DST22, DST13)이 턴온되고, 드레인 선택 트랜지스터들(DST21, DST23)이 턴오프된다. 이에 따라, 선택된 셀 스트링(CS11)이 동작하고, 비선택된 셀 스트링(CS21)은 동작하지 않을 수 있다.
한편, 셀 스트링(CS21)을 선택하고자 하는 경우, 드레인 선택 라인(DSLa)에 제2 턴온 전압(VON2)을 인가하고, 드레인 선택 라인(DSLb)에 제1 턴온 전압(VON1)을 인가하며, 드레인 선택 라인(DSLc)에 제2 턴온 전압을 인가할 수 있다. 이 경우 드레인 선택 트랜지스터들(DST11, DST21, DST22, DST13, DST23)이 턴온되고, 드레인 선택 트랜지스터(DST12)가 턴오프된다. 이에 따라, 선택된 셀 스트링(CS21)이 동작하고, 비선택된 셀 스트링(CS11)은 동작하지 않을 수 있다.
도 18b와 도 19b를 참조하면, 셀 스트링(CS11)을 선택하는 경우 도 18b의 실시 예에서는 드레인 선택 라인(DSLb)에 제2 턴온 전압(VON2)을 인가하는 반면, 도 12b의 실시 예에서는 드레인 선택 라인(DSLb)에 제3 턴온 전압(VON3)을 인가한다는 점이 다르다.
도 20은 본 발명의 다른 실시 예에 따른 선택 트랜지스터의 프로그램 방법을 나타내는 순서도이다.
도 20을 참조하면, 본 발명의 다른 실시 예에 따른 선택 트랜지스터의 프로그램 방법은, 제1 드레인 선택 라인과 연결된 복수의 드레인 선택 트랜지스터 중, 제1 셀 스트링에 포함된 제1 드레인 선택 트랜지스터에 이온을 주입하는 단계(S101), 제2 드레인 선택 라인과 연결된 복수의 드레인 선택 트랜지스터 중, 제2 셀 스트링에 포함된 제2 드레인 선택 트랜지스터를 프로그램하는 단계(S301) 및 제3 드레인 선택 라인과 연결된 복수의 드레인 선택 트랜지스터 중, 제1 셀 스트링에 포함된 제3 드레인 선택 트랜지스터를 프로그램하는 단계(S501)를 포함한다.
단계(S101)에서, 도 15a 및 도 15b를 참조하여 설명한 것과 같이 제1 셀 스트링에 포함된 제1 드레인 선택 트랜지스터에 이온을 주입하여 제1 드레인 선택 트랜지스터의 문턱 전압을 상승시킬 수 있다. 일 실시 예에서, 제1 셀 스트링에 포함된 제1 드레인 선택 트랜지스터의 채널에 이온을 주입할 수 있다. 단계(S101)의 제1 드레인 선택 트랜지스터는, 제1 셀 스트링에 포함된 복수의 드레인 선택 트랜지스터들 중 비트 라인에 인접하여 위치하는 드레인 선택 트랜지스터일 수 있다. 단계(S101)의 제1 드레인 선택 트랜지스터는 도 15a에 도시된 드레인 선택 트랜지스터(DST21)에 대응된다. 단계(S101)을 수행함에 따라, 제1 드레인 선택 트랜지스터의 문턱 전압이 b 상태(STb)로 상승할 수 있다.
단계(S301)에서, 도 16a 및 도 16b를 참조하여 설명한 것과 같이 제2 셀 스트링에 포함된 제2 드레인 선택 트랜지스터를 프로그램할 수 있다. 단계(S301)의 제2 드레인 선택 트랜지스터는, 제1 드레인 선택 트랜지스터에 연결된 드레인 선택 라인과 상이한 드레인 선택 라인에 연결된 드레인 선택 트랜지스터일 수 있다.
단계(S301)의 제2 드레인 선택 트랜지스터는 도 16a에 도시된 드레인 선택 트랜지스터(DST12)에 대응된다. 단계(S301)을 수행함에 따라, 제2 드레인 선택 트랜지스터의 문턱 전압이 c 상태(STc)로 상승할 수 있다. 다만 이는 예시적인 것으로서, 단계(S301)을 수행함에 따라, 제2 드레인 선택 트랜지스터의 문턱 전압이 b 상태(STb)로 상승할 수도 있다.
단계(S501)에서, 도 17a 및 도 17b를 참조하여 설명한 것과 같이 제1 셀 스트링에 포함된 제3 드레인 선택 트랜지스터를 프로그램할 수 있다. 단계(S501)의 제3 드레인 선택 트랜지스터는, 제1 및 제2 드레인 선택 트랜지스터에 연결된 드레인 선택 라인들과 각각 상이한 드레인 선택 라인에 연결된 드레인 선택 트랜지스터일 수 있다.
단계(S501)의 제3 드레인 선택 트랜지스터는 도 17a에 도시된 드레인 선택 트랜지스터(DST23)에 대응된다. 단계(S301)을 수행함에 따라, 제3 드레인 선택 트랜지스터의 문턱 전압이 c 상태(STc)로 상승할 수 있다. 다만 이는 예시적인 것으로서, 단계(S301)을 수행함에 따라, 제3 드레인 선택 트랜지스터의 문턱 전압이 b 상태(STb)로 상승할 수도 있다.
도 21은 메모리 블록을 구성하는 스트링 그룹의 다른 예를 설명하기 위한 도면이다.
도 21을 참조하면, 메모리 블록은 네 개의 스트링 그룹들(STRING GROUP 1 ~ STRING GROUP 4)을 포함할 수 있다. 도 5를 참조하여 전술한 바와 같이, 메모리 블록에 포함된 스트링 그룹은 드레인 선택 라인 또는 소스 선택 라인을 공유하는 셀 스트링들로 정의될 수 있다. 도 5에 도시된 메모리 블록은 2 개의 스트링 그룹들을 포함하나, 도 21에 도시된 것과 같이 네 개의 스트링 그룹들을 포함하도록 메모리 블록이 구성될 수도 있다. 한편, 도 5 내지 도 20을 통해 2 개의 스트링 그룹에 포함되는 드레인 선택 트랜지스터의 프로그램 방법을 설명하였으나, 도 21에 도시된 것과 같이 네 개의 스트링 그룹들에 포함되는 드레인 선택 트랜지스터 또한 유사한 방식으로 프로그램될 수 있음을 알 수 있을 것이다.
도 22는 도 1의 반도체 메모리 장치(100)를 포함하는 메모리 시스템의 일 실시 예(1000)를 보여주는 블록도이다.
도 22를 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(200)를 포함한다. 반도체 메모리 장치(100)는 도 1을 참조하여 설명된 반도체 메모리 장치일 수 있다.
컨트롤러(200)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 컨트롤러(200)는 호스트(Host)로부터의 요청에 응답하여, 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(200)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(200)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(200)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(200)는 램(210, Random Access Memory), 프로세싱 유닛(220, processing unit), 호스트 인터페이스(230, host interface), 메모리 인터페이스(240, memory interface) 및 에러 정정 블록(250)을 포함한다. 램(210)은 프로세싱 유닛(220)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(220)은 컨트롤러(200)의 제반 동작을 제어한다. 또한 컨트롤러(200)는 쓰기 동작 시 호스트(Host)로부터 제공되는 프로그램 데이터를 임시 저장할 수 있다.
호스트 인터페이스(230)는 호스트(Host) 및 컨트롤러(200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer system interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(240)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(250)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(220)은 에러 정정 블록(250)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 컨트롤러(200)의 구성 요소로서 제공될 수 있다.
컨트롤러(200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline Integrated Circuit Package(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline Package(TSOP), System In Package(SIP), Multi-Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 23은 도 22의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 23을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 다수의 반도체 메모리 칩들을 포함한다. 다수의 반도체 메모리 칩들은 다수의 그룹들로 분할된다.
도 23에서, 다수의 그룹들은 각각 제1 내지 제k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(100)와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 22를 참조하여 설명된 컨트롤러(200)와 마찬가지로 구성되고, 다수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 다수의 메모리 칩들을 제어하도록 구성된다.
도 24는 도 23을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 24에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 24에서, 도 23을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 22를 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 22 및 도 23을 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
100: 반도체 메모리 장치 110: 메모리 셀 어레이
120: 어드레스 디코더 130: 읽기 및 쓰기 회로
140: 제어 로직 150: 전압 생성부
200: 컨트롤러 1000: 메모리 시스템

Claims (20)

  1. 제1 및 제2 드레인 선택 트랜지스터를 포함하는 제1 셀 스트링;
    제3 및 제4 드레인 선택 트랜지스터를 포함하는 제2 셀 스트링;
    상기 제1 및 제2 셀 스트링에 포함된 드레인 선택 트랜지스터들에 대한 프로그램 동작을 수행하도록 구성되는 주변 회로; 및
    상기 주변 회로의 상기 프로그램 동작을 제어하는 제어 로직을 포함하는 반도체 메모리 장치로서,
    상기 제1 및 제3 드레인 선택 트랜지스터들의 게이트는 제1 드레인 선택 라인에 연결되고, 상기 제2 및 제4 드레인 선택 트랜지스터들의 게이트는 제2 드레인 선택 라인에 연결되며,
    상기 제2 및 제3 드레인 선택 트랜지스터들의 문턱 전압은 제1 상태에 대응하고, 상기 제1 및 제4 드레인 선택 트랜지스터의 문턱 전압은 각각 상기 제1 상태보다 높으며,
    상기 제1 드레인 선택 트랜지스터의 문턱 전압은 이온 주입 공정을 통해 설정되고,
    상기 제4 드레인 선택 트랜지스터의 문턱 전압은 프로그램 동작을 통해 설정된 것을 특징으로 하는, 반도체 메모리 장치.
  2. 제1 항에 있어서, 상기 제1 및 제3 드레인 선택 트랜지스터는 비트 라인에 인접하여 위치하는 것을 특징으로 하는, 반도체 메모리 장치.
  3. 제1 항에 있어서, 상기 제1 드레인 선택 트랜지스터의 문턱 전압은 상기 제1 상태보다 높은 제2 상태에 대응하고, 상기 제4 드레인 선택 트랜지스터의 문턱 전압은 상기 제1 상태보다 높고 상기 제2 상태보다 낮은 제3 상태에 대응하는 것을 특징으로 하는, 반도체 메모리 장치.
  4. 제3 항에 있어서, 상기 이온 주입 공정을 통해 상기 제1 드레인 선택 트랜지스터의 문턱 전압이 제2 상태로 상승한 이후에,
    상기 제1 드레인 선택 라인에 상기 제1 상태보다 높고 상기 제3 상태보다 낮은 제1 턴온 전압을 인가하고,
    상기 제2 드레인 선택 라인에 프로그램 전압을 인가하여, 상기 제4 드레인 선택 트랜지스터의 문턱 전압이 설정된 것을 특징으로 하는, 반도체 메모리 장치.
  5. 제4 항에 있어서, 상기 제1 셀 스트링을 선택하는 경우, 상기 제어 로직은:
    상기 제2 상태보다 높은 제2 턴온 전압을 상기 제1 드레인 선택 트랜지스터에 인가하고, 상기 제1 턴온 전압을 상기 제2 드레인 선택 트랜지스터에 인가하도록, 상기 주변 회로를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
  6. 제4 항에 있어서, 상기 제2 셀 스트링을 선택하는 경우, 상기 제어 로직은:
    상기 제1 턴온 전압을 상기 제1 드레인 선택 트랜지스터에 인가하고, 상기 제3 상태보다높고 상기 제2 상태보다 낮은 제3 턴온 전압을 상기 제2 드레인 선택 트랜지스터에 인가하도록, 상기 주변 회로를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
  7. 제4 항에 있어서, 상기 제2 셀 스트링을 선택하는 경우, 상기 제어 로직은:
    상기 제1 턴온 전압을 상기 제1 드레인 선택 트랜지스터에 인가하고, 상기 제2 상태보다 높은 제2 턴온 전압을 상기 제2 드레인 선택 트랜지스터에 인가하도록, 상기 주변 회로를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
  8. 제1 항에 있어서, 상기 제1 및 제4 드레인 선택 트랜지스터의 문턱 전압은 상기 제1 상태보다 높은 제2 상태에 대응하는 것을 특징으로 하는, 반도체 메모리 장치.
  9. 제8 항에 있어서, 상기 제1 셀 스트링을 선택하는 경우, 상기 제어 로직은:
    상기 제2 상태보다 높은 제2 턴온 전압을 상기 제1 드레인 선택 트랜지스터에 인가하고, 상기 제1 상태보다 높고 상기 제2 상태보다 낮은 제1 턴온 전압을 상기 제2 드레인 선택 트랜지스터에 인가하도록, 상기 주변 회로를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
  10. 제8 항에 있어서, 상기 제2 셀 스트링을 선택하는 경우, 상기 제어 로직은:
    상기 제1 상태보다 높고 상기 제2 상태보다 낮은 제1 턴온 전압을 상기 제1 드레인 선택 트랜지스터에 인가하고, 상기 제2 상태보다 높은 제2 턴온 전압을 상기 제2 드레인 선택 트랜지스터에 인가하도록, 상기 주변 회로를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
  11. 제1 항에 있어서, 상기 제1 셀 스트링은 제5 드레인 선택 트랜지스터를 더 포함하고, 상기 제2 셀 스트링은 제6 드레인 선택 트랜지스터를 더 포함하며,
    상기 제5 드레인 선택 트랜지스터의 문턱 전압은 상기 제1 상태보다 높고, 상기 제6 드레인 선택 트랜지스터의 문턱 전압은 상기 제1 상태에 대응하며,
    상기 제5 드레인 선택 트랜지스터의 문턱 전압은 프로그램 동작을 통해 설정된 것을 특징으로 하는, 반도체 메모리 장치.
  12. 반도체 메모리 장치에 포함된 드레인 선택 트랜지스터의 프로그램 방법으로서,
    제1 드레인 선택 라인과 연결된 제1 및 제2 드레인 선택 트랜지스터들 중, 제1 셀 스트링에 포함된 제1 드레인 선택 트랜지스터에 이온을 주입하는 단계; 및
    제2 드레인 선택 라인과 연결된 제3 및 제4 드레인 선택 트랜지스터들 중, 제2 셀 스트링에 포함된 제4 드레인 선택 트랜지스터를 프로그램하는 단계를 포함하는, 프로그램 방법.
  13. 제12 항에 있어서, 상기 제2 드레인 선택 트랜지스터는 상기 제2 셀 스트링에 포함되고, 상기 제3 드레인 선택 트랜지스터는 상기 제1 셀 스트링에 포함되며,
    상기 제1 및 제2 셀 스트링은 동일한 비트 라인에 연결되는 것을 특징으로 하는, 프로그램 방법.
  14. 제13 항에 있어서, 상기 제1 드레인 선택 트랜지스터는 상기 비트 라인에 인접하여 위치하는 것을 특징으로 하는, 프로그램 방법.
  15. 제14 항에 있어서, 제1 드레인 선택 라인과 연결된 제1 및 제2 드레인 선택 트랜지스터들 중, 제1 셀 스트링에 포함된 제1 드레인 선택 트랜지스터에 이온을 주입하는 단계에 의해, 상기 제1 드레인 선택 트랜지스터의 문턱 전압이 제1 상태에서 제2 상태로 상승하는 것을 특징으로 하는, 프로그램 방법.
  16. 제15 항에 있어서, 상기 제4 드레인 선택 트랜지스터를 프로그램하는 단계는:
    상기 제1 드레인 선택 라인에, 상기 제1 상태보다 높고 상기 제2 상태보다 낮은 제1 전압을 인가하여, 상기 제1 드레인 선택 트랜지스터를 턴오프하고 상기 제2 드레인 선택 트랜지스터를 턴온하는 단계; 및
    상기 비트 라인에 프로그램 허용 전압을 인가하고, 상기 제2 드레인 선택 라인에 프로그램 전압을 인가하는 단계를 포함하는 것을 특징으로 하는, 프로그램 방법.
  17. 제16 항에 있어서, 상기 비트 라인에 프로그램 허용 전압을 인가하고, 상기 제2 드레인 선택 라인에 프로그램 전압을 인가하는 단계에 의해, 상기 제4 드레인 선택 트랜지스터의 문턱 전압이 상기 제2 상태로 상승하는 것을 특징으로 하는, 프로그램 방법.
  18. 제16 항에 있어서, 상기 비트 라인에 프로그램 허용 전압을 인가하고, 상기 제2 드레인 선택 라인에 프로그램 전압을 인가하는 단계에 의해, 상기 제4 드레인 선택 트랜지스터의 문턱 전압이 상기 제1 상태보다 높고 상기 제2 상태보다 낮은 제3 상태로 상승하는 것을 특징으로 하는, 프로그램 방법.
  19. 제18 항에 있어서,
    제3 드레인 선택 라인과 연결된 제5 및 제6 트랜지스터들 중, 상기 제1 셀 스트링에 포함된 제5 트랜지스터를 프로그램하는 단계를 더 포함하는, 프로그램 방법.
  20. 제19 항에 있어서, 상기 제5 트랜지스터를 프로그램하는 단계는:
    상기 제1 드레인 선택 라인에, 상기 제2 상태보다 높은 제2 전압을 인가하여, 상기 제1 및 제2 드레인 선택 트랜지스터를 턴온하는 단계;
    상기 제2 드레인 선택 라인에, 상기 제1 상태보다 높고 상기 제3 상태보다 낮은 제1 전압을 인가하여, 상기 제4 트랜지스터를 턴오프하고, 상기 제3 트랜지스터를 턴온하는 단계; 및
    상기 비트 라인에 프로그램 허용 전압을 인가하고, 상기 제3 드레인 선택 라인에 프로그램 전압을 인가하는 단계를 포함하는 것을 특징으로 하는, 프로그램 방법.
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