KR20150135903A

KR20150135903A - 반도체 장치 및 이를 포함하는 시스템과 이의 동작 방법

Info

Publication number: KR20150135903A
Application number: KR1020140063079A
Authority: KR
Inventors: 심근수; 유현승
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2014-05-26
Filing date: 2014-05-26
Publication date: 2015-12-04
Also published as: US20150340096A1; US9384841B2

Abstract

본 기술은 비트라인과 파이프 트랜지스터 사이에서 서로 직렬로 연결된 드레인 셀렉트 트랜지스터들 및 워드라인들과, 공통 소오스 라인과 상기 파이프 트랜지스터 사이에서 서로 직렬로 연결된 소오스 셀렉트 트랜지스터들 및 워드라인들을 포함하는 다수의 스트링들로 이루어진 메모리 블록들; 상기 메모리 블록들 중, 선택된 메모리 블록의 프로그램 동작을 수행하는 동안, 비선택된 메모리 블록들에 포함된 상기 드레인 셀렉트 트랜지스터들에 연결된 드레인 셀렉트 라인들과 상기 소오스 셀렉트 트랜지스터들에 연결된 소오스 셀렉트 라인들을 플로팅 시키고, 상기 파이프 트랜지스터에 연결된 파이프 라인을 접지시키도록 구성된 회로그룹; 및 상기 회로그룹을 제어하기 위한 제어회로를 포함하는 반도체 장치 및 이를 포함하는 시스템과 이의 동작 방법을 포함한다.

Description

반도체 장치 및 이를 포함하는 시스템과 이의 동작 방법{Semiconductor device and system having the same, and operating method thereof}

본 발명은 반도체 장치 및 이를 포함하는 시스템과 이의 동작 방법에 관한 것으로, 보다 구체적으로는 3차원 구조를 갖는 반도체 장치의 프로그램 방법에 관한 것이다.

반도체 장치 장치는 메모리 스트링들의 구성에 따라 2차원 또는 3차원 메모리 장치로 구분될 수 있다.

2차원 메모리 장치는 메모리 셀들이 반도체 기판 상에 평행하게 배열된 셀 스트링을 가지며, 3차원 메모리 장치는 메모리 셀들이 반도체 기판 상에 수직 방향으로 배열된 스트링을 갖는다.

이 중에서, 3차원 메모리 장치를 구체적으로 설명하면 다음과 같다.

도 1은 3차원 메모리 장치를 설명하기 위한 사시도이다. 단, 설명의 편의를 위해 층간 절연막들은 생략하여 도시하였다.

도 1에 도시된 바와 같이, 3차원 메모리 장치는 행 방향(X방향) 및 종 방향(Y방향)으로 배열되고 기판에 대하여 수직 방향(Z방향)으로 연장된 U형 채널막들(CH)을 포함한다. U형 채널막(CH)은 파이프 트랜지스터(P_Tr) 내에 형성된 파이프 채널막(P_CH) 및 파이프 채널막(P_CH)과 연결된 한 쌍의 소오스 사이드 채널막(S_CH) 및 드레인 사이드 채널막(D_CH)을 포함한다.

또한, 메모리 소자는 파이프 게이트(PG) 상에 소오스 사이드 채널막(S_CH) 및 드레인 사이드 채널막(D_CH)을 따라 적층된 워드라인들(WL)을 포함한다. 소오스 사이드 채널막(S_CH)을 따라 적층된 워드라인들(WL) 상에는 소오스 셀렉트 라인(SSL)이 적층되고, 드레인 사이드 채널막(D_CH)을 따라 적층된 워드라인들(WL) 상에는 드레인 셀렉트 라인(DSL)이 적층된다.

이와 같은 구조에 따르면, U형 채널막(CH)을 따라 메모리 셀들이 적층되고, U형 채널막(CH)의 양 끝단에 드레인 셀렉트 트랜지스터 및 소오스 셀렉트 트랜지스터가 각각 구비된다. 따라서, U 형태를 갖는 스트링들이 이루어진다.

또한, 드레인 사이드 채널막(D_CH)의 상부에는 행 방향(X방향)으로 연장된 비트라인들(BL)이 연결되고, 소오스 사이드 채널막(S_CH)의 상부에는 열 방향(Y방향)으로 연장된 공통 소오스 라인(SL)이 연결된다.

상술한 3차원 메모리 장치는 2차원 메모리 장치에 비하여 소자들의 크기가 작고 수직 방향으로 메모리 셀들을 적층할 수 있기 때문에 고집적화에 유리하지만, 3차원 메모리 장치를 구성하는 소자들의 크기가 작아지면서 미세한 전기적 특성 변화에도 신뢰성이 저하될 수 있는 문제가 있다.

본 발명의 실시예는 3차원 반도체 장치의 신뢰도를 개선할 수 있는 반도체 장치 및 이를 포함하는 시스템과 이의 동작 방법을 제공한다.

본 발명의 일 실시예에 따른 반도체 장치는, 비트라인과 파이프 트랜지스터 사이에서 서로 직렬로 연결된 드레인 셀렉트 트랜지스터들 및 워드라인들과, 공통 소오스 라인과 상기 파이프 트랜지스터 사이에서 서로 직렬로 연결된 소오스 셀렉트 트랜지스터들 및 워드라인들을 포함하는 다수의 스트링들로 이루어진 메모리 블록들; 상기 메모리 블록들 중, 선택된 메모리 블록의 프로그램 동작을 수행하는 동안, 비선택된 메모리 블록들에 포함된 상기 드레인 셀렉트 트랜지스터들에 연결된 드레인 셀렉트 라인들과 상기 소오스 셀렉트 트랜지스터들에 연결된 소오스 셀렉트 라인들을 플로팅 시키고, 상기 파이프 트랜지스터에 연결된 파이프 라인을 접지시키도록 구성된 회로그룹; 및 상기 회로그룹을 제어하기 위한 제어회로를 포함한다.

본 발명의 일 실시예에 따른 반도체 장치의 동작 방법은, U자 형태의 스트링들로 이루어진 메모리 블록들 중, 선택된 메모리 블록의 프로그램 동작을 수행하는 동안, 나머지 비선택된 메모리 블록들의 상기 스트링들에 연결된 워드라인들, 드레인 셀렉트 라인들 및 소오스 셀렉트 라인들을 플로팅 시키고, 파이프 라인들을 접지시키는 단계를 포함한다.

본 발명의 다른 실시예에 따른 반도체 장치의 동작 방법은, 메모리 셀들, 파이프 셀렉트 트랜지스터들, 드레인 셀렉트 트랜지스터들 및 소오스 셀렉트 트랜지스터들을 포함하는 U자 형태의 스트링들로 이루어진 메모리 블록들의 프로그램 방법에 있어서, 상기 메모리 블록들 중, 선택된 메모리 블록의 프로그램 동작이 수행되는 동안, 상기 비선택된 메모리 블록들의 상기 드레인 셀렉트 트랜지스터들에 연결된 드레인 셀렉트 라인들과 상기 소오스 셀렉트 트랜지스터들에 연결된 소오스 셀렉트 라인들을 플로팅시키고, 상기 비선택된 메모리 블록들의 상기 파이프 셀렉트 트랜지스터들에 연결된 파이프 라인들을 접지시키는 단계를 포함한다.

본 기술은 3차원 반도체 장치의 프로그램 동작시, 선택된 메모리 블록의 프로그램 동작이 진행되는 동안, 비선택된 메모리 블록들에 인가되는 전압을 조절함으로써, 프로그램이 완료된 메모리 블록들의 신뢰도를 개선할 수 있다.

도 1은 3차원 메모리 장치를 설명하기 위한 사시도이다.
도 2는 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 블록도이다.
도 3은 도 2의 메모리 블록을 설명하기 위한 회로도이다.
도 4는 도 2의 로우 디코더 및 스위칭 회로를 구체적으로 설명하고, 본 발명의 실시예에 따른 프로그램 동작을 설명하기 위한 회로도이다.
도 5는 본 발명의 실시예에 따른 반도체 장치를 포함하는 솔리드 스테이트 드라이브를 설명하기 위한 블록도이다.
도 6은 본 발명의 실시예에 따른 반도체 장치를 포함하는 메모리 시스템을 설명하기 위한 블록도이다.
도 7은 본 발명의 실시 예에 따른 반도체 장치를 포함하는 컴퓨팅 시스템의 개략적인 구성을 설명하기 위한 도면이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

도 2는 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 블록도이다.

도 2를 참조하면, 반도체 장치(1000)는 데이터가 저장되는 메모리 셀 어레이(110)와 메모리 셀 어레이(110)에 데이터를 프로그램하거나, 프로그램된 데이터를 소거 또는 리드하도록 구성된 회로그룹(120)과 회로그룹(120)을 제어하기 위한 제어회로(130)를 포함한다.

메모리 셀 어레이(110)는 다수의 메모리 블록들을 포함하며, 메모리 블록들은 3차원으로 구성된 다수의 스트링들을 포함한다.

회로그룹(120)은 전압 생성 회로(21), 로우 디코더(22), 스위칭 회로(23), 컬럼 디코더(24) 및 입출력 회로(25)를 포함한다.

전압 생성 회로(21)는 동작명령신호(OP_CMD)에 응답하여 프로그램, 소거 또는 리드 동작에 필요한 다양한 레벨의 전압들을 생성하고, 생성된 전압들을 글로벌 라인들(GL)로 전달한다.

로우 디코더(22)는 로우 어드레스(RADD)에 응답하여 메모리 블록들 중 프로그램, 소거 또는 리드 동작을 수행할 하나의 메모리 블록을 선택하고, 글로벌 라인들(GL)을 통해 전달된 전압들을 선택된 메모리 블록에 연결된 로컬 라인들(LCL)에 전달한다. 로컬 라인들(LCL)은 드레인 셀렉트 라인들(DSL), 소오스 셀렉트 라인들(SSL), 워드라인들(WL) 및 파이프 라인들(PL)을 포함한다.

스위칭 회로(23)는 스위칭 신호들(D#, S$ 및 P#)에 응답하여 로컬 라인들(LCL) 중 일부 라인들을 접지시킨다. 예를 들면, 스위칭 회로(23)는 스위칭 신호들(D#, S$ 및 P#)에 응답하여 로컬 라인들(LCL) 중 드레인 셀렉트 라인(DSL), 소오스 셀렉트 라인(SSL) 및 파이프 라인들(PL)을 개별적으로 접지시킨다.

스위칭 신호들(D#, S$ 및 P#)은 드레인 스위칭 신호들(D#), 소오스 스위칭 신호들(S#) 및 파이프 스위칭 신호들(P#)을 포함하며, 제어회로는 동작 조건에 따라 하이(high) 또는 로우(low)의 드레인 스위칭 신호들(D#), 소오스 스위칭 신호들(S#) 및 파이프 스위칭 신호들(P#)을 각각 출력할 수 있다.

컬럼 디코더(24)는 비트라인들(BL)을 통해 메모리 셀 어레이(110)에 연결되며, 컬럼 어드레스(CADD)에 응답하여 비트라인들(BL)을 통해 전달되는 데이터를 주고받는다.

입출력 회로(25)는 외부로부터 전달된 명령신호(CMD) 및 어드레스(ADD)를 제어회로(130)에 전달하거나, 컬럼 디코더(24)로부터 전달받은 데이터를 외부로 전달하거나, 외부로부터 전달된 데이터(DATA)를 컬럼 디코더(24)에 전달한다.

제어회로(130)는 명령신호(CMD) 및 어드레스(ADD)에 응답하여 동작명령신호(OP_CMD), 로우 디코더(RADD), 컬럼 디코더(CADD) 및 스위칭 신호들을 출력하여 회로그룹(120)을 제어한다.

특히, 제어회로(130)는 선택된 메모리 블록의 프로그램 동작시, 비선택된 메모리 블록들에 연결된 드레인 셀렉트 라인들(DSL), 소오스 셀렉트 라인들(SSL) 및 워드라인들(WL)을 플로팅 시키고, 파이프 라인들(PL)을 접지시키도록 회로그룹(120)을 제어한다.

도 3은 도 2의 메모리 블록을 설명하기 위한 회로도이다.

도 3을 참조하면, 메모리 블록은 U 형태를 갖는 다수의 스트링들(ST0~ST3)을 포함한다. 도 3에는 4개의 스트링들(ST0~ST3)이 도시되어 있으나, 이는 설명의 편의를 위한 것이므로, 반도체 장치에 따라 더 많은 수의 스트링들이 포함될 수 있다. 이 중에서 하나의 스트링(ST0)을 예를 들어 설명하면, 스트링(ST0)은 다수의 소오스 셀렉트 트랜지스터들(SST), 메모리 셀들(MC0~MC16), 드레인 셀렉트 트랜지스터들(DST) 및 파이프 트랜지스터(P-Tr)를 포함한다. 메모리 셀들(MC0~MC15)은 소오스 셀렉트 트랜지스터들(SST)과 파이프 트랜지스터(P_Tr) 사이에서 서로 직렬로 연결되며, 메모리 셀들(MC16~MC31)은 파이프 트랜지스터(P_Tr)와 드레인 셀렉트 트랜지스터들(DST) 사이에서 서로 직렬로 연결된다. 도 3에는 32개의 메모리 셀들(MC0~MC31), 3개의 소오스 셀렉트 트랜지스터들(SST) 및 3개의 드레인 셀렉트 트랜지스터들(DST)이 각 스트링에 포함된 것으로 도시되어 있으나, 이는 설명의 편의를 위한 것이므로, 반도체 장치에 따라 각 소자들의 개수는 변경 가능하다.

소오스 셀렉트 트랜지스터들(SST)의 게이트들은 소오스 셀렉트 라인들(SSL)에 연결되고, 메모리 셀들(MC0~MC31)의 게이트들은 워드라인들(WL0~WL31)에 연결되고, 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인들(DSL)에 연결된다. 파이프 트랜지스터(P_Tr)의 게이트는 파이프 라인(PL)에 연결된다.

최상부에 형성된 드레인 셀렉트 트랜지스터(DST)의 드레인(darin)은 비트라인(BL)에 연결되고, 최상부에 형성된 소오스 셀렉트 트랜지스터(SST)의 소오스(source)는 공통 소오스 라인(SL)에 연결된다.

나머지 메모리 블록들도 도 3에 도시된 메모리 블록과 유사하게 구성된다.

도 4는 도 2의 로우 디코더 및 스위칭 회로를 구체적으로 설명하고, 본 발명의 실시예에 따른 프로그램 동작을 설명하기 위한 회로도이다.

도 4를 참조하면, 글로벌 라인들(GL)은 글로벌 드레인 셀렉트 라인(GDSL), 글로벌 소오스 셀렉트 라인(GSSL), 글로벌 워드라인들(GWL0~GWL31) 및 글로벌 파이프 라인(GPL)을 포함하며, 전압 생성 회로(도 2의 21)에서 생성된 다양한 레벨의 전압들이 글로벌 라인들(GL)에 전달된다.

로우 디코더(22)는 로우 어드레스(RADD)에 응답하여 글로벌 라인들(GL)에 인가된 전압들을 선택된 메모리 블록의 로컬 라인들(DSL, SSL, WL0~WL31 및 PL)에 전달한다.

구체적으로 설명하면, 로우 디코더(22)는 로우 어드레스(RADD)에 응답하여 고전압을 생성하도록 구성된 고전압 생성회로들과, 고전압 생성회로들로부터 생성된 고전압에 따라 글로벌 워드라인들(GL)과 로컬 라인들(DSL, SSL, WL0~WL31 및 PL)을 연결하여 글로벌 워드라인들(GL)에 인가된 전압들을 로컬 라인들(DSL, SSL, WL0~WL31 및 PL)에 전달하도록 구성된다.

예를 들면, 메모리 셀 어레이(도 2의 110)에 k개(k는 양의 정수)의 메모리 블록들이 포함되어 있다면, 고전압 생성회로들과 블록 선택 회로들(BLK_S1~BLK_Sk)도 각각 k개가 포함된다. 프로그램 동작시, 고전압 생성회로들은 로우 어드레스(RADD)에 응답하여 고전압을 생성하는데, 로우 어드레스(RADD)에 따라 k개의 고전압 생성회로들 중에서 하나의 고전압 생성회로만 고전압을 생성하고, 나머지 고전압 생성회로들은 고전압을 생성하지 않는다. 여기서, 고전압을 생성하는 고전압 생성회로에 대응되는 메모리 블록이 프로그램 동작에서 선택된 메모리 블록, 즉 프로그램 대상 메모리 블록이 된다.

블록 선택 회로들(BLK_S1~BLK_Sk)은 글로벌 라인들(GL)과 로컬 라인들(DSL, SSL, WL0~WL31 및 PL) 사이에 연결된 다수의 고전압 패스 트랜지스터들(HV_TR)을 포함한다. 예를 들어, 블록 선택 회로들(BLK_S1~BLK_Sk) 각각은 글로벌 라인들(GL)에 공통으로 연결되며, 각 메모리 블록에 연결된 로컬 라인들(DSL, SSL, WL0~WL31 및 PL)과 공통으로 연결된 글로벌 라인들(GL) 사이에 연결된다. 따라서, 고전압 생성회로에서 고전압이 생성되면, 고전압이 생성된 고전압 생성회로에 대응되는 블록 선택 회로(BLK_S1~BLK_Sk 중 하나)의 고전압 패스 트랜지스터들(HV_TR)은 동시에 턴온(turn on)되고, 이로 인해 글로벌 라인들(GL)과 해당 블록 선택 회로에 연결된 로컬 라인들(DSL, SSL, WL0~WL31 및 PL)이 서로 연결된다. 따라서, 글로벌 라인들(GL)에 전달된 각 전압들은 각각의 로컬 라인들(DSL, SSL, WL0~WL31 및 PL)을 통해 선택된 메모리 블록으로 전달된다.

스위칭 회로들(23)은 서로 동일하게 구성되는 k개의 셀렉트 스위칭 회로들(SWC1~SWCk)을 포함한다. 셀렉트 스위칭 회로들(SWC1~SWCk) 각각은 각각의 로컬 라인들(DSL, SSL, WL0~WL31 및 PL)에 포함된 드레인 셀렉트 라인(DSL), 소오스 셀렉트 라인(SSL) 및 파이프 라인(PL)에 각각 연결된 드레인 스위칭 트랜지스터(D_SW), 소오스 스위칭 트랜지스터(S_SW) 및 파이프 스위칭 트랜지스터(P_SW)를포함한다. 셀렉트 스위칭 회로들(SWC1~SWCk)에 포함된 드레인 스위칭 트랜지스터들(D_SW)은 각 로컬 라인들의 드레인 셀렉트 라인(DSL)과 접지단자 사이에 연결되며 드레인 셀렉트 신호들(D1~Dk)에 응답하여 동작하고, 소오스 스위칭 트랜지스터들(S_SW)은 각 로컬 라인들의 소오스 셀렉트 라인(DSL)과 접지단자 사이에 연결되며 소오스 셀렉트 신호들(S1~Sk)에 응답하여 동작하고, 파이프 스위칭 트랜지스터들(P_SW)은 각 로컬 라인들의 파이프 라인(PL)과 접지단자 사이에 연결되며 파이프 셀렉트 신호들(P1~Pk)에 응답하여 동작한다.

상술한 장치를 참조하여, 제k 메모리 블록이 프로그램 대상 메모리 블록으로 선택된 경우의 프로그램 동작을 예를 들어 설명하면 다음과 같다.

프로그램 동작이 시작되면, 전압 생성 회로(도 2의 21)는 선택된 메모리 블록의 드레인 셀렉트 라인(DSL), 소오스 셀렉트 라인(SSL), 워드라인들(WL0~WL31) 및 파이프 라인(PL)에 인가될 전압들을 생성하고, 각 전압들을 글로벌 드레인 셀렉트 라인(GDSL), 글로벌 소오스 셀렉트 라인(GSSL), 글로벌 워드라인들(GWL0~GWL31) 및 글로벌 파이프 라인(GPL)에 인가한다.

로우 어드레스(RADD)에 응답하여, 고전압 생성회로들 중 제k 고전압 생성회로만 고전압을 생성하고, 나머지 제1 내지 제k-1 고전압 생성회로들은 고전압을 생성하지 않는다.

제k 고전압 생성회로가 고전압을 생성하면, 제k 블록 선택 회로(BLK_Sk)에 포함된 고전압 패스 트랜지스터들(HV_TR)이 모두 턴온(turn on)되면서, 글로벌 드레인 셀렉트 라인(GDSL), 글로벌 소오스 셀렉트 라인(GSSL), 글로벌 워드라인들(GWL0~GWL31) 및 글로벌 파이프 라인(GPL)에 인가된 전압들이 제k 메모리 블록에 연결된 드레인 셀렉트 라인(DSL), 소오스 셀렉트 라인(SSL), 워드라인들(WL0~WL31) 및 파이프 라인(PL)에 전달된다. 예를 들면, 드레인 셀렉트 라인(DSL)에는 턴온전압이 전달되고, 소오스 셀렉트 라인(SSL)에는 턴오프전압(예컨대, 0V)이 전달되고, 워드라인들(WL0~WL31)에는 프로그램 전압 또는 패스전압이 전달되고, 파이프 라인(PL)에는 패스전압이 전달된다.

특히, 글로벌 드레인 셀렉트 라인(GDSL), 글로벌 소오스 셀렉트 라인(GSSL), 글로벌 워드라인들(GWL0~GWL31) 및 글로벌 파이프 라인(GPL)에 인가된 전압들이 제k 메모리 블록에 연결된 드레인 셀렉트 라인(DSL), 소오스 셀렉트 라인(SSL), 워드라인들(WL0~WL31) 및 파이프 라인(PL)에 전달될 수 있도록, 제k 메모리 블록에 연결된 제k 셀렉트 스위칭 회로(SWCk)의 드레인 스위칭 트랜지스터(D_SW), 소오스 스위칭 트랜지스터(S_SW) 및 파이프 스위칭 트랜지스터(P_SW)가 모두 턴오프(turn off)되도록 한다. 이를 위해, 제어회로(도 2의 130)는 로우(low)의 제k 드레인 스위칭 신호(Dk), 제k 소오스 스위칭 신호(Sk) 및 제k 파이프 스위칭 신호(Pk)를 출력한다.

제k 고전압 생성회로가 고전압을 생성할 때, 제1 내지 제k-1 고전압 생성회로들은 고전압을 생성하지 않으므로, 제1 내지 제k-1 블록 선택 회로들(BLK_S1 ~ BLK_Sk-1)의 고전압 패스 트랜지스터들(HV_TR)은 모두 턴오프(turn off)되고, 이로 인해 비선택된 제1 내지 제k-1 메모리 블록들에 연결된 모든 로컬 라인들(DSL, SSL, WL0~WL31 및 PL)은 모두 플로팅(floating) 상태가 된다.

특히, 비선택된 제1 내지 제k-1 메모리 블록들에 포함된 스트링들의 내부에서의 누설전류가 발생하는 것을 방지하기 위하여, 비선택된 제1 내지 제k-1 메모리 블록들에 연결된 드레인 셀렉트 라인(DSL)과 소오스 셀렉트 라인(SSL)이 플로팅 상태를 유지하도록 하고, 파이프 라인(PL)에는 0V의 전압이 인가되도록(접지) 한다. 이를 위해, 제어회로(도 2의 130)는 로우(low)의 제1 내지 제k-1 드레인 스위칭 신호들(D1~Dk-1)과 제1 내지 제k-1 소오스 스위칭 신호들(S1~Sk-1) 및 제k 파이프 스위칭 신호(Pk)를 출력하고, 하이(high)의 제1 내지 제k-1 파이프 스위칭 신호들(P1~Pk-1)을 출력한다.

상술한 프로그램 방법을 요약하면 다음의 '표 1'과 같다.

BLK(block)	Line/Signal	Voltage
Sel. BLK (제k 메모리 블록)	DSL	Vdsl
	SSL	0V
	WL	Vpgm/Vpass
	Dk	low
	Sk	low
	Pk	low
Unsel. BLK (제1~제k-1 메모리 블록들)	DSL	floating
	SSL	floating
	WL	floating
	D1~Dk-1	low
	S1~Sk-1	low
	P1~Pk-1	high

'표 1'을 참조하면, 선택된 메모리 블록(Sel. BLK)의 드레인 셀렉트 라인(DSL)에는 턴온전압(Vdsl)을 인가하고, 소오스 셀렉트 라인(SSL)에는 턴오프전압(예컨대, 0V)을 인가하고, 워드라인들(WL) 중 선택된 워드라인에는 프로그램 전압(Vpgm)을 인가하고 나머지 워드라인들에는 패스전압(Vpass)을 인가하고, 드레인 스위칭 트랜지스터(D_SW), 소오스 스위칭 트랜지스터(S_SW) 및 파이프 스위칭 트랜지스터(P_SW)에는 로우(low)의 드레인 스위칭 신호(Dk), 소오스 스위칭 신호(Sk) 및 파이프 스위칭 신호(Pk)를 인가한다.

비선택된 메모리 블록들(Unsel. BLK)의 드레인 셀렉트 라인들(DSL), 소오스 셀렉트 라인들(SSL) 및 워드라인들(WL)은 모두 플로팅 상태가 되고, 드레인 스위칭 트랜지스터들(D_SW) 및 소오스 스위칭 트랜지스터들(S_SW)에는 로우(low)의 드레인 스위칭 신호들(D1~Dk-1) 및 소오스 스위칭 신호들(S1~Sk-1)을 인가하고, 파이프 스위칭 트랜지스터들(P_SW)에는 하이(high)의 파이프 스위칭 신호들(P1~Pk-1)을 인가한다.

상기 '표 1'에는 기재되어 있지 않으나, 선택된 메모리 블록(Sel. BLK)과 비선택된 메모리 블록들(Unsel. BLK)은 비트라인들(BL)을 공유하고 있으며, 비트라인들(BL) 중 선택된 비트라인들에는 프로그램 허용전압(예컨대, 0V)이 인가되고, 비선택된 비트라인들에는 프로그램 금지전압(예컨대, Vcc)이 인가된다. 또한, 공통 소오스 라인(SL)에는 Vcc가 인가된다.

만약, 비선택된 비트라인들에 프로그램 금지전압(예컨대, Vcc)이 인가된 상태에서 비선택된 메모리 블록들의 드레인 및 소오스 셀렉트 라인들(DSL 및 SSL)에 0V의 낮은 전압이 인가되면, 드레인 및 소오스 셀렉트 트랜지스터들(DST 및SST)의 게이트와 드레인(drain) 또는 소오스(source) 간의 전압차로 인해 전자 정공 쌍(Electron-Hole Pair; EHP)가 발생할 수 있다. 전자 정공 쌍(EHP)이 발생하면, 일부 캐리어(carrier)들의 이동 경로가 형성되면서 전류 패스(current path)가 형성되며, 이로 인해 누설전류(leakage current)가 발생할 수 있다.

하지만, 상술한 본 발명의 실시예에서는 비선택된 메모리 블록들(Unsel. BLK)에 연결된 드레인 셀렉트 라인들(DSL) 및 소오스 라인을(SSL)을 플로팅 시킴으로써, 비트라인들(BL)에 인가되는 양전압과의 전압차를 감소시킬 수 있으므로, 드레인 및 소오스 셀렉트 트랜지스터들(DST 및 SST)에서의 누설전류 발생을 방지할 수 있다.

또한, 비선택된 메모리 블록들(Unsel. BLK)에 연결된 소오스 셀렉트 라인들(SSL)을 플로팅 시키면, 공통 소오스 라인(SL)에 인가되는 Vcc의 전압이 낮아져서 선택된 메모리 블록(Sel. BLK)의 프로그램 효율이 저하될 수 있다. 이를 방지하기 위하여, 비선택된 메모리 블록들(Unsel. BLK)에 연결된 파이프 라인들(PL)에 0V의 전압을 인가한다. 비선택된 메모리 블록들(Unsel. BLK)에 연결된 파이프 라인들(PL)에 0V의 전압이 인가되면, 스트링 내에서 공통 소오스 라인(SL)으로 통하는 누설전류를 차단할 수 있으므로, 선택된 메모리 블럭(Sel. BLK)의 프로그램 동작의 효율 저하를 방지할 수 있다.

도 5는 본 발명의 실시예에 따른 반도체 장치를 포함하는 솔리드 스테이트 드라이브를 설명하기 위한 블록도이다.

도 5를 참조하면, 드라이브 장치(2000)는 호스트(2100; Host)와 SSD(2200)를 포함한다. SSD(2200)는 SSD 제어부(2210; SSD Controller), 버퍼 메모리(2220; Buffer Memory) 및 반도체 장치(1000)를 포함한다.

SSD 제어부(2210)는 호스트(2100)와 SSD(2200)와의 물리적 연결을 제공한다. 즉, SSD 제어부(2210)는 호스트(2100)의 버스 포맷(Bus Format)에 대응하여 SSD(2200)와의 인터페이싱을 제공한다. 특히, SSD 제어부(2210)는 호스트(2100)로부터 제공되는 명령어를 디코딩한다. 디코딩된 결과에 따라, SSD 제어부(2210)는 반도체 장치(1000)를 액세스한다. 호스트(2100)의 버스 포맷(Bus format)으로 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI express, ATA, PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI) 등이 포함될 수 있다.

버퍼 메모리(2220)에는 호스트(2100)로부터 제공되는 프로그램 데이터 또는 반도체 장치(1000)로부터 리드된 데이터가 임시적으로 저장된다. 호스트(2100)의 리드 요청시 반도체 장치(1000)에 존재하는 데이터가 캐시되어 있는 경우, 버퍼 메모리(2220)는 캐시된 데이터를 직접 호스트(2100)로 제공하는 캐시 기능을 지원한다. 일반적으로, 호스트(2100)의 버스 포맷(예를 들면, SATA 또는 SAS)에 의한 데이터 전송 속도는 SSD(2200)의 메모리 채널의 전송 속도보다 빠르다. 즉, 호스트(2100)의 인터페이스 속도가 SSD(2200)의 메모리 채널의 전송 속도보다 빠른 경우, 대용량의 버퍼 메모리(2220)를 제공함으로써 속도 차이로 발생하는 퍼포먼스 저하를 최소화할 수 있다. 버퍼 메모리(2220)는 대용량의 보조 기억 장치로 사용되는 SSD(2200)에서 충분한 버퍼링을 제공하기 위해 동기식 DRAM(Synchronous DRAM)으로 제공될 수 있다.

반도체 장치(1000)는 SSD(2200)의 저장 매체로서 제공된다. 예를 들면, 반도체 장치(1000)는 도 2에서 상술한 바와 같이 대용량의 저장 능력을 가지는 불휘발성 메모리 장치로 제공될 수 있으며, 불휘발성 메모리 중에서도 낸드 플래시 메모리(NAND-type Flash memory)로 제공될 수 있다.

도 6은 본 발명의 실시예에 따른 반도체 장치를 포함하는 메모리 시스템을 설명하기 위한 블록도이다.

도 6을 참조하면, 본 발명에 따른 메모리 시스템(3000)은 메모리 제어부(3100)와 반도체 장치(1000)를 포함할 수 있다.

반도체 장치(1000)는 도 2와 실질적으로 동일하게 구성될 수 있으므로, 반도체 장치(1000)에 대한 구체적인 설명은 생략한다.

메모리 제어부(3100)는 반도체 장치(1000)를 제어하도록 구성될 수 있다. SRAM(3110)은 CPU(3120)의 워킹 메모리로 사용될 수 있다. 호스트 인터페이스(3130; Host I/F)는 메모리 시스템(3000)과 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 메모리 제어부(3100)에 구비된 에러 정정 회로(3140; ECC)는 반도체 장치(1000)로부터 리드된 데이터에 포함되어 있는 에러를 검출 및 정정할 수 있다. 반도체 인터페이스(3150; Semiconductor I/F)는 반도체 장치(1000)와 인터페이싱 할 수 있다. CPU(3120)는 메모리 제어부(3100)의 데이터 교환을 위한 제어동작을 수행할 수 있다. 또한, 도 9에는 도시되지 않았지만, 메모리 시스템(3000)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있다.

본 발명에 따른 메모리 시스템(3000)은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), 디지털 카메라(digital camera), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 장치들 중 하나에 적용될 수 있다.

도 7은 본 발명의 실시 예에 따른 반도체 장치를 포함하는 컴퓨팅 시스템의 개략적인 구성을 설명하기 위한 도면이다.

도 7을 참조하면, 본 발명에 따른 컴퓨팅 시스템(4000)은 버스(4300)에 전기적으로 연결된 반도체 장치(1000), 메모리 제어부(4100), 모뎀(4200), 마이크로프로세서(4400) 및 사용자 인터페이스(4500)를 포함한다. 본 발명에 따른 컴퓨팅 시스템(4000)이 모바일 장치인 경우, 컴퓨팅 시스템(4000)의 동작 전압을 공급하기 위한 배터리(4600)가 추가적으로 제공될 수 있다. 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(4000)에는 응용 칩셋(application chip set), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 포함될 수 있다.

메모리 제어부(4100)와 반도체 장치(1000)는 SSD(Solid State Drive/Disk)를 구성할 수 있다.

본 발명에 따른 반도체 장치 및 메모리 제어부는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 반도체 장치 및 메모리 제어부는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP) 및 Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장 될 수 있다.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.

DST: 드레인 셀렉트 트랜지스터 DSL: 드레인 셀렉트 라인
SST: 소오스 셀렉트 트랜지스터 SSL: 소오스 셀렉트 라인
MC0~MC31: 메모리 셀 WL0~WL31: 워드라인
BL: 비트라인 SL: 공통 소오스 라인
PL: 파이프 라인 CH: 채널막
1000: 반도체 장치 110: 메모리 셀 어레이
120: 회로그룹 130: 제어회로
BLK_S1~BLK_Sk: 블록 선택 회로 SWC1~SWCk: 셀렉트 스위칭 회로

Claims

비트라인과 파이프 트랜지스터 사이에서 서로 직렬로 연결된 드레인 셀렉트 트랜지스터들 및 워드라인들과, 공통 소오스 라인과 상기 파이프 트랜지스터 사이에서 서로 직렬로 연결된 소오스 셀렉트 트랜지스터들 및 워드라인들을 포함하는 다수의 스트링들로 이루어진 메모리 블록들;
상기 메모리 블록들 중, 선택된 메모리 블록의 프로그램 동작을 수행하는 동안, 비선택된 메모리 블록들에 포함된 상기 드레인 셀렉트 트랜지스터들에 연결된 드레인 셀렉트 라인들과 상기 소오스 셀렉트 트랜지스터들에 연결된 소오스 셀렉트 라인들을 플로팅 시키고, 상기 파이프 트랜지스터에 연결된 파이프 라인을 접지시키도록 구성된 회로그룹; 및
상기 회로그룹을 제어하기 위한 제어회로를 포함하는 반도체 장치.
제1항에 있어서, 상기 회로그룹은,
동작명령신호에 응답하여 다양한 레벨의 전압들을 생성하고, 상기 생성된 전압들을 글로벌 라인들에 전달하도록 구성된 전압 생성 회로;
로우 어드레스에 응답하여 상기 메모리 블록들 중 하나의 메모리 블록을 선택하고, 상기 선택된 메모리 블록에 연결된 로컬 라인들과 상기 글로벌 라인들을 서로 연결하여 상기 글로벌 라인들에 인가된 상기 전압들을 상기 로컬 라인들로 전달하며, 비선택된 메모리 블록들에 각각 연결된 로컬 라인들과 상기 글로벌 라인들을 서로 차단하도록 구성된 로우 디코더;
상기 각각의 로컬 라인들에 연결되며, 스위칭 신호들에 응답하여 상기 로컬 라인들 중 상기 비선택된 메모리 블록들에 연결된 상기 드레인 셀렉트 라인들 및 상기 소오스 셀렉트 라인들을 플로팅시키고, 상기 파이프 라인들을 접지시키며, 상기 선택된 메모리 블록에 연결된 드레인 셀렉트 라인들, 소오스 셀렉트 라인들 및 파이프 라인들을 플로팅 시키도록 구성된 셀렉트 스위칭 회로들; 및
컬럼 어드레스에 응답하여 상기 메모리 블록들에 공통으로 연결된 비트라인들과 데이터를 주고받도록 구성된 컬럼 디코더를 포함하는 반도체 장치.
제2항에 있어서, 상기 로우 디코더는,
상기 로우 어드레스에 응답하여 고전압을 생성하는 다수의 고전압 생성 회로들; 및
상기 고전압에 응답하여 상기 로컬 라인들 중 상기 선택된 메모리 블록에 연결된 로컬 라인들과 상기 글로벌 라인들을 서로 연결하도록 구성된 블록 선택 회로들을 포함하는 반도체 장치.
제2항에 있어서, 상기 셀렉트 스위칭 회로들 각각은,
드레인 셀렉트 신호에 응답하여 상기 드레인 셀렉트 라인과 접지단자를 서로 연결 또는 차단하도록 구성된 드레인 스위칭 트랜지스터;
소오스 셀렉트 신호에 응답하여 상기 소오스 셀렉트 라인과 상기 접지단자를 서로 연결 또는 차단하도록 구성된 소오스 스위칭 트랜지스터; 및
파이프 셀렉트 신호에 응답하여 상기 파이프 라인과 상기 접지단자를 서로 연결 또는 차단하도록 구성된 파이프 스위칭 트랜지스터를 포함하는 반도체 장치.
제4항에 있어서,
상기 선택된 메모리 블록의 프로그램 동작이 수행되는 동안,
상기 셀렉트 스위칭 회로들 중, 상기 선택된 메모리 블록의 상기 로컬 라인들에 연결된 상기 셀렉트 스위칭 회로의 상기 드레인 스위칭 트랜지스터, 상기 소오스 셀렉트 트랜지스터 및 상기 파이프 셀렉트 트랜지스터는 턴오프(turn off)되는 반도체 장치.
제4항에 있어서,
상기 선택된 메모리 블록의 프로그램 동작이 수행되는 동안,
상기 셀렉트 스위칭 회로들 중, 상기 비선택된 메모리 블록들의 상기 로컬 라인들에 연결된 상기 셀렉트 스위칭 회로들의 상기 드레인 스위칭 트랜지스터들과 상기 소오스 셀렉트 트랜지스터들은 턴오프(turn off)되고, 상기 파이프 셀렉트 트랜지스터는 턴온(turn on)되는 반도체 장치.
U자 형태의 스트링들로 이루어진 메모리 블록들 중, 선택된 메모리 블록의 프로그램 동작을 수행하는 동안,
나머지 비선택된 메모리 블록들의 상기 스트링들에 연결된 워드라인들, 드레인 셀렉트 라인들 및 소오스 셀렉트 라인들을 플로팅 시키고, 파이프 라인들을 접지시키는 단계를 포함하는 반도체 장치의 동작방법.
제7항에 있어서,
상기 선택된 메모리 블록의 프로그램 동작을 수행하는 동안,
상기 선택된 메모리 블록의 워드라인들 중 선택된 워드라인에는 프로그램 전압을 인가하고, 나머지 비선택된 워드라인들에는 패스전압을 인가하고, 드레인 셀렉트 라인들에는 턴온 전압을 인가하고, 소오스 셀렉트 라인들에는 턴오프전압을 인가하고, 파이프 라인들에는 상기 패스전압을 인가하는 반도체 장치의 동작방법.
제7항에 있어서,
상기 선택된 메모리 블록의 프로그램 동작을 수행하는 동안,
상기 선택된 메모리 블록과 상기 비선택된 메모리 블록들에 공통으로 연결된 비트라인들에 프로그램 허용전압 또는 프로그램 금지전압을 인가하는 단계를 포함하는 반도체 장치의 동작방법.
메모리 셀들, 파이프 셀렉트 트랜지스터들, 드레인 셀렉트 트랜지스터들 및 소오스 셀렉트 트랜지스터들을 포함하는 U자 형태의 스트링들로 이루어진 메모리 블록들의 프로그램 방법에 있어서,
상기 메모리 블록들 중, 선택된 메모리 블록의 프로그램 동작이 수행되는 동안,
상기 비선택된 메모리 블록들의 상기 드레인 셀렉트 트랜지스터들에 연결된 드레인 셀렉트 라인들과 상기 소오스 셀렉트 트랜지스터들에 연결된 소오스 셀렉트 라인들을 플로팅시키고, 상기 비선택된 메모리 블록들의 상기 파이프 셀렉트 트랜지스터들에 연결된 파이프 라인들을 접지시키는 단계를 포함하는 반도체 장치의 동작 방법.
제10항에 있어서,
상기 선택된 메모리 블록의 프로그램 동작은,
상기 선택된 메모리 블록의 상기 메모리 셀들 중 선택된 메모리 셀들에 연결된 선택된 워드라인에 프로그램 전압을 인가하고, 나머지 비선택된 메모리 셀들에 연결된 비선택된 워드라인들에는 패스전압을 인가하는 단계;
상기 선택된 메모리 블록의 상기 드레인 셀렉트 트랜지스터들에 연결된 드레인 셀렉트 라인들에 턴온전압을 인가하는 단계;
상기 선택된 메모리 블록의 상기 소오스 셀렉트 트랜지스터들에 연결된 소오스 셀렉트 라인들에 턴오프전압을 인가하는 단계; 및
상기 선택된 메모리 블록의 상기 파이프 셀렉트 트랜지스터들에 연결된 파이프 라인들에 상기 패스전압을 인가하는 단계를 포함하는 반도체 장치의 동작 방법.
제11항에 있어서,
상기 선택된 메모리 블록의 상기 드레인 셀렉트 라인과 접지단자 사이에 연결된 드레인 스위칭 트랜지스터와, 상기 소오스 셀렉트 라인과 상기 접지단자 사이에 연결된 소오스 스위칭 트랜지스터와, 상기 파이프 라인과 접지단자 사이에 연결된 파이프 스위칭 트랜지스터를 턴오프(turn off)하는 단계를 더 포함하는 반도체 장치의 동작 방법.
제10항에 있어서,
상기 비선택된 메모리 블록들의 상기 메모리 셀들에 연결된 워드라인들을 플로팅 시키는 단계를 더 포함하는 반도체 장치의 동작 방법.
제10항에 있어서,
상기 비선택된 메모리 블록들의 상기 드레인 셀렉트 라인들과 접지단자 사이에 연결된 드레인 스위칭 트랜지스터들과, 상기 소오스 셀렉트 라인들과 상기 접지단자 사이에 연결된 소오스 스위칭 트랜지스터들을 턴오프(turn off)하는 단계; 및
상기 비선택된 메모리 블록들의 상기 파이프 라인들과 상기 접지단자 사이에 연결된 파이프 스위칭 트랜지스터들을 턴온(turn on)하는 단계를 포함하는 반도체 장치의 동작 방법.