JP2020144961A - 半導体記憶装置 - Google Patents

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Abstract

【課題】高速に動作する半導体記憶装置を提供する。【解決手段】半導体記憶装置は、第１メモリトランジスタと、第１メモリトランジスタのゲート電極に接続された第１配線と、第１配線に接続された第１接続トランジスタと、第１接続トランジスタに接続された第２配線と、を備える。第１メモリトランジスタに対する第１書込動作の、第１のタイミングにおいて、第１配線の電圧は第１電圧となり、第２配線の電圧は第１電圧より大きい第２電圧となる。第１のタイミングの後の第２のタイミングにおいて、第１配線の電圧は第１電圧より大きく第２電圧より小さい第３電圧となり、第２配線の電圧は第１電圧より大きく第２電圧より小さい第４電圧となる。【選択図】図１２

Description

本実施形態は、半導体記憶装置に関する。
メモリトランジスタを含む半導体記憶装置が知られている。
特開２０１５−１７６３０９号公報
高速に動作する半導体記憶装置を提供する。
一の実施形態に係る半導体記憶装置は、第１メモリトランジスタと、第１メモリトランジスタのゲート電極に接続された第１配線と、第１配線に接続された第１接続トランジスタと、第１接続トランジスタに接続された第２配線と、を備える。第１メモリトランジスタに対する第１書込動作の、第１のタイミングにおいて、第１配線の電圧は第１電圧となり、第２配線の電圧は第１電圧より大きい第２電圧となる。第１のタイミングの後の第２のタイミングにおいて、第１配線の電圧は第１電圧より大きく第２電圧より小さい第３電圧となり、第２配線の電圧は第１電圧より大きく第２電圧より小さい第４電圧となる。
第１実施形態に係る半導体記憶装置の構成を示す模式的なブロック図である。 第１実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。 第１実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。 第１実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。 第１実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。 図５のＡで示した部分の模式的な拡大図である。 図６に示す構成をＢ−Ｂ´線で切断して矢印の方向に見た模式的な断面図である。 図７のＣで示した部分の模式的な拡大図である。 第１実施形態に係る書込動作について説明するための模式的な断面図である。 第１実施形態に係る書込動作について説明するための模式的な断面図である。 第１実施形態に係る書込動作について説明するための模式的なフローチャートである。 第１実施形態に係る書込動作について説明するための模式的な波形図である。 第１実施形態に係る書込動作について説明するための模式的な波形図である。 第１実施形態に係る書込動作について説明するための模式的な波形図である。 第１実施形態に係る書込動作について説明するための模式的な波形図である。 第１実施形態に係る書込動作について説明するための模式的な波形図である。 第２実施形態に係る書込動作について説明するための模式的な波形図である。 第２実施形態に係る書込動作について説明するための模式的な波形図である。 第２実施形態に係る書込動作について説明するための模式的な波形図である。 第３実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。 第３実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成を省略することがある。また、複数の実施形態について共通の部分については、基本的に説明を省略するものとする。
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ等の、コントロールダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第１の構成が第２の構成及び第３の構成の電流経路に設けられていることを意味する場合がある。
また、本明細書において、回路等が２つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が２つの配線の間の電流経路に設けられており、このトランジスタ等がＯＮ状態となることを意味する事がある。
［第１実施形態］
［構成］
図１は、第１実施形態に係る半導体記憶装置の構成を示す模式的な等価回路図である。
本実施形態に係る半導体記憶装置は、メモリセルアレイＭＣＡと、メモリセルアレイＭＣＡを制御する周辺回路ＰＣと、を備える。
メモリセルアレイＭＣＡは、複数のメモリブロックＭＢを備える。これら複数のメモリブロックＭＢは、それぞれ、複数のストリングユニットＳＵを備える。これら複数のストリングユニットＳＵは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。
メモリストリングＭＳは、ビット線ＢＬ及びソース線ＳＬの間に直列に接続されたドレイン選択トランジスタＳＴＤ、直列に接続された複数のメモリセルＭＣ、及び、ソース選択トランジスタＳＴＳを備える。以下、ドレイン選択トランジスタＳＴＤ、及び、ソース選択トランジスタＳＴＳを、単に選択トランジスタ（ＳＴＤ、ＳＴＳ）と呼ぶ事がある。
メモリセルＭＣは、チャネル領域として機能する半導体柱、電荷蓄積膜を含むゲート絶縁膜、及び、ゲート電極を備える電界効果型のトランジスタである。メモリセルＭＣのしきい値電圧は、電荷蓄積膜中の電荷量に応じて変化する。尚、１のメモリストリングＭＳに対応する複数のメモリセルＭＣのゲート電極には、それぞれ、ワード線ＷＬが接続される。これらワード線ＷＬは、それぞれ、１のメモリブロックＭＢ中の全てのメモリストリングＭＳに共通に接続される。
選択トランジスタ（ＳＴＤ、ＳＴＳ）は、チャネル領域として機能する半導体柱、ゲート絶縁膜及びゲート電極を備える電界効果型のトランジスタである。選択トランジスタ（ＳＴＤ、ＳＴＳ）のゲート電極には、それぞれ、選択ゲート線（ＳＧＤ、ＳＧＳ）が接続される。ドレイン選択線ＳＧＤは、ストリングユニットＳＵに対応して設けられ、１のストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。ソース選択線ＳＧＳは、１のメモリブロックＭＢ中の全てのメモリストリングＭＳに共通に接続される。
周辺回路ＰＣは、動作電圧を生成する動作電圧生成モジュール２１と、アドレスデータをデコードするアドレスデコーダ２２と、アドレスデコーダ２２の出力信号に応じてメモリセルアレイＭＣＡに動作電圧を転送するブロック選択回路２３及び電圧選択回路２４と、ビット線ＢＬに接続されたセンスアンプ２５と、これらを制御するシーケンサ２６と、を備える。
動作電圧生成モジュール２１は、複数の動作電圧生成ユニット３１を備える。これら複数の動作電圧生成ユニット３１には、例えば、接地電圧及び電源電圧が供給される。また、これら複数の動作電圧生成ユニット３１は、それぞれ、シーケンサ２６からの制御信号に従って、メモリセルアレイＭＣＡに対する読出動作、書込動作及び消去動作に際してビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ）に印加される動作電圧を順次生成し、複数の動作電圧出力端子３１１に出力する。
アドレスデコーダ２２は、複数のブロック選択線３２及び複数の電圧選択線３３を備える。例えば、アドレスデコーダ２２は、シーケンサ２６からの制御信号に従って順次アドレスレジスタのアドレスデータを参照し、このアドレスデータをデコードして、アドレスデータに対応する所定のブロック選択線３２及び電圧選択線３３を“Ｈ”状態とし、それ以外のブロック選択線３２及び電圧選択線３３を“Ｌ”状態とする。
ブロック選択回路２３は、メモリブロックＭＢに対応する複数のブロック選択部３４を備える。これら複数のブロック選択部３４は、それぞれ、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ）に対応する複数のブロック選択トランジスタ３５を備える。ブロック選択トランジスタ３５は、例えば、電界効果型の耐圧トランジスタである。ブロック選択トランジスタ３５の一端は、それぞれ、対応するワード線ＷＬ又は選択ゲート線（ＳＧＤ、ＳＧＳ）に電気的に接続される。他端は、それぞれ、配線ＣＧ及び電圧選択回路２４を介して動作電圧出力端子３１１に電気的に接続される。ゲート電極は、対応するブロック選択線３２に共通に接続される。
電圧選択回路２４は、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ）に対応する複数の電圧選択部３６を備える。これら複数の電圧選択部３６は、それぞれ、複数の電圧選択トランジスタ３７を備える。電圧選択トランジスタ３７は、例えば、電界効果型の耐圧トランジスタである。電圧選択トランジスタ３７の一端は、それぞれ、配線ＣＧ及びブロック選択回路２３を介して、対応するワード線ＷＬ又は選択ゲート線（ＳＧＤ、ＳＧＳ）に電気的に接続される。他端は、それぞれ、対応する動作電圧出力端子３１１に電気的に接続される。ゲート電極は、それぞれ、対応する電圧選択線３３に接続される。
センスアンプ２５は、複数のビット線ＢＬに接続される。センスアンプ２５は、例えば、ビット線ＢＬに対応する複数のセンスアンプユニットを備える。センスアンプユニットは、それぞれ、動作電圧生成モジュール２１において生成された電圧に基づいてビット線ＢＬに電圧及び電流を供給するクランプトランジスタと、ビット線ＢＬの電圧又は電流をセンスするセンス回路と、このセンス回路の出力信号や書込みデータ、ベリファイパスフラグ等を保持する複数のラッチと、論理回路と、を備える。論理回路は、例えば読出動作に際して、ラッチに保持されたデータを参照してメモリセルＭＣに保持されたデータを特定する。また、例えば書込動作に際して、ラッチに保持されたデータを参照して、ビット線ＢＬの電圧を制御する。
シーケンサ２６は、入力された命令及び半導体記憶装置の状態に応じて、動作電圧生成モジュール２１、アドレスデコーダ２２及びセンスアンプ２５に制御信号を出力する。例えば、シーケンサ２６は、クロック信号に従って順次コマンドレジスタのコマンドデータを参照し、このコマンドデータをデコードして、動作電圧生成モジュール２１、アドレスデコーダ２２及びセンスアンプ２５に出力する。
図２〜図４は、動作電圧生成ユニット３１の構成を示す模式的な等価回路図である。
動作電圧生成ユニット３１は、図２に示す様に、動作電圧出力端子３１１に電圧ＶＯＵＴを出力する昇圧回路３１ａと、動作電圧出力端子３１１に接続された分圧回路３１ｂと、分圧回路３１ｂから出力される電圧ＶＯＵＴ´と参照電圧ＶＲＥＦとの大小関係に応じて昇圧回路３１ａにフィードバック信号ＦＢを出力するコンパレータ３１ｃと、を備える。
昇圧回路３１ａは、図３に示す様に、電源電圧入力端子３１２及び動作電圧出力端子３１１の間に交互に接続された複数のトランジスタ３１３ａ，３１３ｂを備える。電源電圧入力端子３１２には、電源電圧が供給される。直列に接続された複数のトランジスタ３１３ａ，３１３ｂのゲート電極は、それぞれのドレイン電極及びキャパシタ３１４に接続されている。また、昇圧回路３１ａは、クロック信号ＣＬＫ及びフィードバック信号ＦＢの論理和を出力するＡＮＤ回路３１５と、ＡＮＤ回路３１５の出力信号を昇圧して出力するレベルシフタ３１６ａと、ＡＮＤ回路３１５の出力信号の反転信号を昇圧して出力するレベルシフタ３１６ｂと、を備える。レベルシフタ３１６ａの出力信号は、キャパシタ３１４を介してトランジスタ３１３ａのゲート電極に接続される。レベルシフタ３１６ｂの出力信号は、キャパシタ３１４を介してトランジスタ３１３ｂのゲート電極に接続される。
フィードバック信号ＦＢが“Ｈ”状態である場合、ＡＮＤ回路３１５からは、クロック信号ＣＬＫが出力される。これに伴い、動作電圧出力端子３１１から電源電圧入力端子３１２に電子が移送され、動作電圧出力端子３１１の電圧が増大する。一方、フィードバック信号ＦＢが“Ｌ”状態である場合、ＡＮＤ回路３１５からは、クロック信号ＣＬＫが出力されない。従って、動作電圧出力端子３１１の電圧は増大しない。
分圧回路３１ｂ（図２）は、動作電圧出力端子３１１及び分圧端子３１７の間に接続された抵抗素子３１８と、分圧端子３１７及び接地端子の間に直列に接続された可変抵抗素子３１９と、を備える。可変抵抗素子３１９の抵抗値は、動作電圧制御信号ＶＣＴＲＬに応じて調整可能である。従って、分圧端子３１７から出力される電圧ＶＯＵＴ´の大きさは、動作電圧制御信号ＶＣＴＲＬに応じて調整可能である。
可変抵抗素子３１９は、図４に示す様に、分圧端子３１７及び接地端子の間に並列に接続された複数の電流経路３２０を備える。これら複数の電流経路３２０は、それぞれ、直列に接続された抵抗素子３２１及びトランジスタ３２２を備える。各電流経路３２０に設けられた抵抗素子３２１の抵抗値は、お互いに異なる大きさであっても良い。各電流経路３２０に設けられたトランジスタ３２２のゲート電極には、それぞれ、動作電圧制御信号ＶＣＴＲＬの異なるビットが入力される。また、可変抵抗素子３１９は、トランジスタ３２２を含まない電流経路３２３を有していても良い。
コンパレータ３１ｃ（図２）は、フィードバック信号ＦＢを出力する。フィードバック信号ＦＢは、例えば、分圧端子３１７の電圧ＶＯＵＴ´が参照電圧ＶＲＥＦより大きい場合に“Ｌ”状態となる。また、フィードバック信号ＦＢは、例えば、電圧ＶＯＵＴ´が参照電圧ＶＲＥＦより小さい場合に“Ｈ”状態となる。
図５は、本実施形態に係る半導体記憶装置の模式的な平面図である。本実施形態に係る半導体記憶装置は、基板１００を備える。また、基板１００上には、Ｘ方向に並ぶ２つのメモリセルアレイＭＣＡが設けられる。メモリセルアレイＭＣＡは、Ｙ方向に配設された複数のメモリブロックＭＢを備える。また、メモリセルアレイＭＣＡの外部の領域には、周辺回路ＰＣが設けられる。
図６は、図５のＡで示した部分の拡大図である。本実施形態において、メモリセルアレイＭＣＡは、Ｘ方向に延伸する分断溝ＳＴによってＹ方向に分離された複数のサブブロック構造体ＳＢを備える。メモリブロックＭＢは、Ｙ方向に並ぶ２つのサブブロック構造体ＳＢからなる。各サブブロック構造体ＳＢにはＸ方向に延伸する分断溝ＳＨＥが形成されており、この分断溝ＳＨＥによって各サブブロック構造体ＳＢにＹ方向に並ぶ２つのストリングユニットＳＵが形成される。また、各サブブロック構造体ＳＢは、導電層１１０と、千鳥状に配設された複数の半導体柱１２０と、を備える。また、図６には、Ｘ方向に並び、Ｙ方向に延伸する複数のビット線ＢＬを図示している。各ビット線ＢＬは、Ｙ方向に延伸し、各ストリングユニットＳＵに対応する１の半導体柱１２０に接続される。
図７は、図６に示す構造をＢ−Ｂ´線によって切断し、矢印の方向に見た模式的な断面図である。図８は、図７のＣで示した部分の模式的な拡大図である。図７に示す通り、本実施形態に係る半導体記憶装置は、基板１００と、Ｚ方向に並ぶ複数の導電層１１０と、Ｚ方向に延伸する複数の半導体柱１２０と、複数の導電層１１０及び複数の半導体柱１２０の間にそれぞれ設けられた複数のゲート絶縁膜１３０と、基板１００に接続された導電層１４０と、を備える。
基板１００は、例えば、Ｐ型の不純物を含む単結晶シリコン（Ｓｉ）等の半導体基板である。基板１００の表面の一部には、リン（Ｐ）等のＮ型の不純物を含むＮ型ウェルが設けられている。また、Ｎ型ウェルの表面の一部には、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型ウェルが設けられている。
導電層１１０は、Ｘ方向に延伸する略板状の導電層であり、Ｚ方向に複数並んでいる。導電層１１０は、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層膜等を含んでいても良いし、リン又はホウ素等の不純物を含む多結晶シリコン等を含んでいても良い。また、導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
複数の導電層１１０のうち、最下層に位置する一又は複数の導電層１１０は、ソース選択線ＳＧＳ（図１）及びこれに接続された複数のソース選択トランジスタＳＴＳ（図１）のゲート電極として機能する。また、これより上方に位置する複数の導電層１１０は、ワード線ＷＬ（図１）及びこれに接続された複数のメモリセルＭＣ（図１）のゲート電極として機能する。また、これより上方に位置する一又は複数の導電層１１０は、ドレイン選択線ＳＧＤ（図１）及びこれに接続された複数のドレイン選択トランジスタＳＴＤ（図１）のゲート電極として機能する。図９に示すように、サブブロック構造体ＳＢを区画する分断溝ＳＴは、Ｚ方向において最上層の導電層１１０から最下層の導電層１１０の全てを分離する深さを有する。また、ストリングユニットＳＵを区画する分断溝ＳＨＥは、Ｚ方向においてドレイン選択線ＳＧＤとして機能する導電層１１０を分離する深さを有する。各メモリブロックＭＢにおいて、２つのサブブロック構造体ＳＢのワード線ＷＬとして機能する導電層１１０が、それぞれ接続される。これにより、各メモリブロックＭＢに４つのストリングユニットＳＵが形成される。
半導体柱１２０は、例えば、ノンドープの多結晶シリコン（Ｓｉ）等の半導体膜によって形成された柱状体である。半導体柱１２０は、略円筒状の形状を有し、中心部分には酸化シリコン等のコア部１２１が設けられている。また、半導体柱１２０の外周面は、それぞれ導電層１１０によって囲われている。半導体柱１２０の下端部は、ノンドープの単結晶シリコン等の半導体基部１２２を介して基板１００のＰ型ウェルに接続される。半導体基部１２２は、酸化シリコン等の絶縁層１２３を介して最下層の導電層１１０に対向する。半導体柱１２０の上端部は、コンタクトＣｈ及びＶｙ（図６）を介してビット線ＢＬ（図６）に接続される。半導体柱１２０は、それぞれ、１つのメモリストリングＭＳ（図３）に含まれる複数のメモリセルＭＣ及びドレイン選択トランジスタＳＴＤのチャネル領域として機能する。半導体基部１２２は、ソース選択トランジスタＳＴＳの一部のチャネル領域として機能する。
また、本実施形態に係る半導体柱１２０は、下側半導体柱１２０Ｌ及び上側半導体柱１２０Ｕを備える。下側半導体柱１２０Ｌ及び上側半導体柱１２０Ｕは、Ｚ方向に延伸する。下側半導体柱１２０Ｌの上端部は、上側半導体柱１２０Ｕの下端部に接続されている。下側半導体柱１２０Ｌ及び上側半導体柱１２０Ｕの上端部のＸＹ平面における外径は、下側半導体柱１２０Ｌ及び上側半導体柱１２０Ｕの下端部のＸＹ平面における外径より大きい。
ゲート絶縁膜１３０は、例えば図８に示す通り、半導体柱１２０及び導電層１１０の間に積層されたトンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３を備える。トンネル絶縁膜１３１及びブロック絶縁膜１３３は、例えば、酸化シリコン等の絶縁膜である。電荷蓄積膜１３２は、例えば、窒化シリコン（ＳｉＮ）等の電荷を蓄積可能な膜である。トンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３は略円筒状の形状を有し、半導体柱１２０の外周面に沿ってＺ方向に延伸する。
尚、図８には、ゲート絶縁膜１３０が窒化シリコン等の電荷蓄積膜１３２を備える例を示したが、ゲート絶縁膜１３０は、例えば、Ｎ型又はＰ型の不純物を含む多結晶シリコン等のフローティングゲートを備えていても良い。
例えば図７に示す通り、分断溝ＳＴには、導電層１４０が設けられる。導電層１４０は、Ｘ方向及びＺ方向に延伸し、ソース線ＳＬとして機能する。導電層１４０は、例えば、窒化チタン及びタングステンの積層膜等を含んでいても良い。導電層１４０及び複数の導電層１１０の間には、酸化シリコン等の絶縁層１４１が設けられる。
［書込動作］
次に、図９及び図１０を参照して、第１実施形態に係る半導体記憶装置の書込動作について簡単に説明する。図９及び図１０は、それぞれ、書込動作のプログラム動作及びベリファイ動作について説明するための模式的な断面図である。尚、図９及び図１０では、書込動作の対象であるメモリブロックＭＢに含まれる４つのストリングユニットＳＵを、それぞれ、ストリングユニットＳＵａ，ＳＵｂ，ＳＵｃ，ＳＵｄとして例示している。また、図９及び図１０では、ストリングユニットＳＵａに含まれるメモリセルＭＣに対して書込動作が行われる例を示す。また、以下の説明では、選択メモリセルＭＣに接続されたワード線ＷＬを、「選択ワード線ＷＬＳＥＬ」と呼ぶ場合がある。また、それ以外のワード線ＷＬを、「非選択ワード線ＷＬ」と呼ぶ場合がある。また、選択メモリセルＭＣのうち、しきい値の調整が行われるものを「書込メモリセルＭＣ」と呼び、しきい値の調整が行われないものを「禁止メモリセルＭＣ」と呼ぶ。
図９に示す通り、プログラム動作に際しては、例えば、ストリングユニットＳＵａに含まれ選択ワード線ＷＬＳＥＬに接続された複数のメモリセルＭＣ（選択メモリセルＭＣ）のうち、書込メモリセルＭＣに接続されたビット線ＢＬと、禁止メモリセルＭＣに接続されたビット線ＢＬと、に異なる電圧を供給する。例えば、書込メモリセルＭＣに対応するビット線ＢＬには接地電圧を供給し、禁止メモリセルＭＣに対応するビット線ＢＬには所定の書込禁止電圧を供給する。
また、プログラム動作に際しては、書込メモリセルＭＣを、選択的にビット線ＢＬと導通させる。例えば、ストリングユニットＳＵａに対応するドレイン選択線ＳＧＤにＯＮ電圧ＶＯＮを供給する。ＯＮ電圧ＶＯＮは、例えば、接地電圧が供給されたビット線ＢＬに接続されたドレイン選択トランジスタＳＴＤがＯＮ状態となり、書込禁止電圧が供給されたビット線ＢＬに接続されたドレイン選択トランジスタＳＴＤがＯＦＦ状態となる程度の大きさを有する。また、ストリングユニットＳＵｂ，ＳＵｃ，ＳＵｄに対応するドレイン選択線ＳＧＤにＯＦＦ電圧ＶＯＦＦを供給する。ＯＦＦ電圧ＶＯＦＦは、例えば、ドレイン選択トランジスタＳＴＤがＯＦＦ状態となる程度の大きさを有する。また、非選択ワード線ＷＬに書込パス電圧ＶＰＡＳＳを供給する。書込パス電圧ＶＰＡＳＳは、例えば、メモリセルＭＣに記録されたデータに拘わらずメモリセルＭＣがＯＮ状態となる程度の大きさを有する。書込パス電圧ＶＰＡＳＳは、例えば、電源電圧より大きい。
また、プログラム動作に際しては、選択ワード線ＷＬＳＥＬにプログラム電圧ＶＰＧＭを供給する。プログラム電圧ＶＰＧＭは、書込パス電圧ＶＰＡＳＳより大きい。これにより、書込メモリセルＭＣの電荷蓄積膜１３２（図８）に電子が蓄積され、書込メモリセルＭＣのしきい値電圧が増大する。
図１０に示す通り、ベリファイ動作に際しては、例えば、ストリングユニットＳＵａに含まれ選択ワード線ＷＬＳＥＬに接続された複数のメモリセルＭＣ（選択メモリセルＭＣ）のうち、書込メモリセルＭＣに接続されたビット線ＢＬと、禁止メモリセルＭＣに接続されたビット線ＢＬと、に異なる電圧を供給する。例えば、書込メモリセルＭＣに対応するビット線ＢＬには所定の読出ビット線電圧を供給し、禁止メモリセルＭＣに対応するビット線ＢＬには接地電圧を供給する。
また、ベリファイ動作に際しては、ストリングユニットＳＵａに含まれ選択ワード線ＷＬＳＥＬに接続されたメモリセルＭＣを、選択的にビット線ＢＬ及びソース線ＳＬと導通させる。例えば、ストリングユニットＳＵａに対応するドレイン選択線ＳＧＤにＯＮ電圧ＶＯＮ´を供給する。ＯＮ電圧ＶＯＮ´は、例えば、ドレイン選択トランジスタＳＴＤがＯＮ状態となる程度の大きさを有する。ＯＮ電圧ＶＯＮ´は、例えば、ＯＮ電圧ＶＯＮより大きくても良い。また、ストリングユニットＳＵｂ，ＳＵｃ，ＳＵｄに対応するドレイン選択線ＳＧＤにＯＦＦ電圧ＶＯＦＦを供給する。また、非選択ワード線ＷＬに読出パス電圧ＶＲＥＡＤを供給する。読出パス電圧ＶＲＥＡＤは、例えば、メモリセルＭＣに記録されたデータに拘わらずメモリセルＭＣがＯＮ状態となる程度の大きさを有する。読出パス電圧ＶＲＥＡＤは、例えば、電源電圧より大きく、書込パス電圧ＶＰＡＳＳより小さい。
また、ベリファイ動作に際しては、選択ワード線ＷＬＳＥＬにベリファイ電圧ＶＶＦＹを供給する。ベリファイ電圧ＶＶＦＹは、例えば、書込メモリセルＭＣに所望のデータが記録されていない場合には書込メモリセルＭＣがＯＮ状態となり、書込メモリセルＭＣに所望のデータが記録された場合には書込メモリセルＭＣがＯＦＦ状態となる程度の大きさを有する。ベリファイ電圧ＶＶＦＹは、読出パス電圧ＶＲＥＡＤより小さい。
また、ベリファイ動作に際しては、全ての書込メモリセルＭＣに所望のデータが記録されたか否かを判定する。例えば、書込メモリセルＭＣに接続された全てのビット線ＢＬに電流が流れなかった場合にはベリファイパスを示す旨の信号を出力する。一方、書込メモリセルＭＣに接続された複数のビット線ＢＬのうちのいずれかに電流が流れた場合にはベリファイフェイルを示す旨の信号を出力する。
図１１は、書込動作について説明するための模式的なフローチャートである。
ステップＳ１０１では、昇圧動作を行う。例えば、動作電圧制御信号ＶＣＴＲＬ（図２）を制御し、昇圧回路３１ａ（図２）にクロック信号ＣＬＫを入力して、複数の動作電圧生成ユニット３１により、プログラム電圧ＶＰＧＭ、書込パス電圧ＶＰＡＳＳ、ベリファイ電圧ＶＶＦＹ、読出パス電圧ＶＲＥＡＤ等を生成する。尚、この状態において、電圧選択トランジスタ３７（図１）はＯＦＦ状態である。以下、プログラム電圧ＶＰＧＭを出力する動作電圧生成ユニット３１を、「動作電圧生成ユニット３１（ＶＰＧＭ）」と表記する場合がある。同様に、書込パス電圧ＶＰＡＳＳを出力する動作電圧生成ユニット３１を、それぞれ、「動作電圧生成ユニット３１（ＶＰＡＳＳ）」と表記する場合がある。
ステップＳ１０２では、ループ回数ｎを１に設定する。ループ回数ｎは、レジスタ等に記録される。
ステップＳ１０３では、接続動作を行う。例えば、選択メモリセルＭＣを含むメモリブロックＭＢに対応するブロック選択線３２を“Ｈ”状態とする。また、所定の電圧選択線３３を“Ｈ”状態とする。これに伴い、動作電圧生成ユニット３１から出力された電圧ＶＯＵＴが配線ＣＧ等を介してワード線ＷＬ等に供給され、図９を参照して説明した様に、書込メモリセルＭＣがビット線ＢＬと導通する。
尚、本実施形態では、ステップＳ１０３において、動作電圧生成ユニット３１（ＶＰＧＭ）から出力される電圧ＶＯＵＴを、プログラム電圧ＶＰＧＭより大きい電圧まで増大させる。
ステップＳ１０４では、プログラム動作を行う。例えば、動作電圧生成ユニット３１（ＶＰＡＳＳ）の動作電圧出力端子３１１を選択ワード線ＷＬＳＥＬから切り離し、動作電圧生成ユニット３１（ＶＰＧＭ）の動作電圧出力端子３１１を選択ワード線ＷＬＳＥＬと導通させる。また、この動作電圧生成ユニット３１（ＶＰＧＭ）から出力される電圧ＶＯＵＴを、プログラム電圧ＶＰＧＭまで減少させる。これにより、図９を参照して説明した様に、選択ワード線ＷＬＳＥＬにプログラム電圧ＶＰＧＭを供給する。
ステップＳ１０５では、ベリファイ動作を行う。ベリファイ動作には、例えば、図１０を参照して説明した様に行う。
ステップＳ１０６では、全ての書込メモリセルＭＣに所望のデータが記録されたか否かを判定する。この判定は、例えば、図１０を参照して説明した様に行う。ベリファイフェイルの場合にはステップＳ１０７に進み、ベリファイパスの場合にはステップＳ１０９に進む。
ステップＳ１０７では、ループ回数ｎが所定の回数Ｎに達したか否かを判定する。達していなかった場合にはステップＳ１０８に進む。達していた場合にはステップＳ１１０に進む。
ステップＳ１０８では、ループ回数ｎに１を加算する。また、動作電圧制御信号ＶＣＴＲＬ（図２）を制御して、動作電圧生成ユニット３１（ＶＰＧＭ）の電圧ＶＯＵＴを増大させる。その後、ステップＳ１０２に進む。
ステップＳ１０９では、書込動作が正常に終了した旨のステータスデータを出力して、書込動作を終了する。
ステップＳ１１０では、書込動作が正常に終了しなかった旨のステータスデータを出力して、書込動作を終了する。
図１２は、書込動作について説明するための模式的な波形図である。図１２には、図１１のステップＳ１０３，Ｓ１０４における動作電圧生成ユニット３１（ＶＰＧＭ）の動作電圧出力端子３１１の電圧ＶＯＵＴと、動作電圧制御信号ＶＣＴＲＬと、選択ワード線ＷＬＳＥＬの電圧と、を例示している。尚、図１２では、プログラム電圧ＶＰＧＭをＶＰＧＭ（ｋ）等と表記している。これは、ループ回数ｎの増大に伴ってプログラム電圧ＶＰＧＭが増大するためであり、ＶＰＧＭ（ｋ）は、ループ回数ｎがｋである場合のプログラム電圧ＶＰＧＭを意味している。
タイミングｔ１０１では、選択ワード線ＷＬＳＥＬの電圧はおよそ接地電圧程度の大きさである。また、動作電圧制御信号ＶＣＴＲＬはプログラム電圧ＶＰＧＭ（ｋ）に対応する値を備える。また、動作電圧生成ユニット３１（ＶＰＧＭ）の電圧ＶＯＵＴは、プログラム電圧ＶＰＧＭ（ｋ）程度の大きさである。
タイミングｔ１０２では、接続動作（Ｓ１０３）が開始される。例えば、選択ワード線ＷＬＳＥＬが動作電圧生成ユニット３１（ＶＰＡＳＳ）と導通する。また、動作電圧制御信号ＶＣＴＲＬの値が、プログラム電圧ＶＰＧＭ（ｋ）より電圧Ｖｄｅｌｔａだけ大きい電圧に対応する値に切り替わる。
タイミングｔ１０２からタイミングｔ１０３にかけて、選択ワード線ＷＬＳＥＬの電圧は書込パス電圧ＶＰＡＳＳ程度まで増大する。また、動作電圧生成ユニット３１（ＶＰＧＭ）の電圧ＶＯＵＴはプログラム電圧ＶＰＧＭ（ｋ）＋電圧Ｖｄｅｌｔａ程度まで増大する。従って、タイミングｔ１０２からタイミングｔ１０３までの間の任意のタイミングにおいて、選択ワード線ＷＬＳＥＬの電圧は接地電圧より大きく書込パス電圧ＶＰＡＳＳ以下である。また、動作電圧生成ユニット３１（ＶＰＧＭ）の電圧ＶＯＵＴはプログラム電圧ＶＰＧＭ（ｋ）より大きくプログラム電圧ＶＰＧＭ（ｋ）＋電圧Ｖｄｅｌｔａ以下である。
タイミングｔ１０３では、プログラム動作（Ｓ１０４）が開始される。例えば、選択ワード線ＷＬＳＥＬが動作電圧生成ユニット３１（ＶＰＧＭ）と導通する。これに伴い、動作電圧生成ユニット３１（ＶＰＧＭ）の電圧ＶＯＵＴは減少する。また、動作電圧生成ユニット３１（ＶＰＧＭ）に入力される動作電圧制御信号ＶＣＴＲＬの値が、プログラム電圧ＶＰＧＭ（ｋ）に対応する値に切り替わる。
タイミングｔ１０３からタイミングｔ１０４にかけて、選択ワード線ＷＬＳＥＬの電圧はプログラム電圧ＶＰＧＭ（ｋ）程度まで増大する。また、動作電圧生成ユニット３１（ＶＰＧＭ）の電圧ＶＯＵＴはプログラム電圧ＶＰＧＭ（ｋ）程度まで減少する。従って、タイミングｔ１０３からタイミングｔ１０４までの間の任意のタイミングにおいて、選択ワード線ＷＬＳＥＬの電圧は書込パス電圧ＶＰＡＳＳより大きくプログラム電圧ＶＰＧＭ（ｋ）以下である。また、動作電圧生成ユニット３１（ＶＰＧＭ）の電圧ＶＯＵＴはプログラム電圧ＶＰＧＭ（ｋ）＋電圧Ｖｄｅｌｔａより小さくプログラム電圧ＶＰＧＭ（ｋ）以上である。
タイミングｔ１０５では、選択ワード線ＷＬＳＥＬが動作電圧生成ユニット３１（ＶＰＧＭ）から切り離される。
タイミングｔ１０５からタイミングｔ１０６にかけて、選択ワード線ＷＬＳＥＬの電圧は接地電圧程度まで減少する。
［効果］
図７等を参照して説明した通り、本実施形態に係る半導体記憶装置は、Ｚ方向に並ぶ複数の導電層１１０と、Ｚ方向に延伸してこれら複数の導電層１１０に対向する半導体柱１２０と、これらの間に設けられ電荷を蓄積可能なゲート絶縁膜１３０と、を備える。この様な半導体記憶装置においては、導電層１１０及び絶縁層１０１のＺ方向の幅を縮小することによって高集積化が実現可能である。従って、導電層１１０及び絶縁層１０１のＺ方向の幅は縮小されていく傾向がある。しかしながら、導電層１１０のＺ方向の幅が縮小されるほど導電層１１０における配線抵抗が増大する。また、絶縁層１０１のＺ方向の幅が縮小されるほど導電層１１０における寄生容量が増大する。従って、半導体記憶装置の高集積化に伴い、導電層１１０における時定数（ＲＣ時定数）が増大し、導電層１１０の電圧を所望の値で安定させるために必要とされる時間（充電時間）が増大する傾向にある。このため、半導体記憶装置の高速な動作の実現が難しくなってしまう場合がある。
特に、書込動作においては、選択ワード線ＷＬＳＥＬにプログラム電圧ＶＰＧＭを供給する。プログラム電圧ＶＰＧＭは、導電層１１０に供給される電圧の中で最も大きい電圧である。大きな時定数を有する導電層１１０をプログラム電圧ＶＰＧＭによって充電するため、例えば図１２にＶＰＧＭ０で示した様に、選択ワード線ＷＬＳＥＬの電圧がプログラム電圧ＶＰＧＭ（ｋ）に到達するまでの時間が増大してしまい、高速なプログラム動作の実現が難しくなってしまう場合がある。
そこで、本実施形態においては、図１２等を参照して説明した様に、タイミングｔ１０３において、動作電圧生成ユニット３１（ＶＰＧＭ）の電圧ＶＯＵＴがＶＰＧＭ（ｋ）＋Ｖｄｅｌｔａ程度まで充電された状態で動作電圧生成ユニット３１（ＶＰＧＭ）を選択ワード線ＷＬＳＥＬと導通させている。これにより、選択ワード線ＷＬＳＥＬを、充電が開始される初期段階において、プログラム電圧ＶＰＧＭ（ｋ）よりも高いＶＰＧＭ（ｋ）＋Ｖｄｅｌｔａによって充電することができる。従って、選択ワード線ＷＬＳＥＬの電圧がプログラム電圧ＶＰＧＭ（ｋ）に到達するまでの時間を短縮して、高速なプログラム動作を実現することが可能である。
また、もし仮に選択ワード線ＷＬＳＥＬの電圧がプログラム電圧ＶＰＧＭ（ｋ）より大きくなってしまった場合、書込メモリセルＭＣの電荷蓄積膜１３２（図８）に想定以上の電荷が蓄積されてしまい、誤書き込みが生じてしまう場合がある。そこで、本実施形態においては、タイミングｔ１０３において、動作電圧生成ユニット３１（ＶＰＧＭ）に入力される動作電圧制御信号ＶＣＴＲＬの値をプログラム電圧ＶＰＧＭ（ｋ）に対応する値に切り替え、選択ワード線ＷＬＳＥＬの電圧がプログラム電圧ＶＰＧＭ（ｋ）より大きくなってしまうことを抑制している。これにより、誤書き込みの発生を抑制可能である。
［電圧Ｖｄｅｌｔａ］
図１２の電圧Ｖｄｅｌｔａの大きさは、適宜調整可能である。以下、図１３〜図１６を参照し、この点について説明する。図１３〜図１６は模式的な波形図であり、実線で示す波形は選択ワード線ＷＬＳＥＬの電圧を、点線で示す波形は動作電圧生成ユニット３１（ＶＰＧＭ）の電圧ＶＯＵＴを示している。尚、図１３〜図１６には、図１１のＮが５である例を示している。
図１３に示す様に、電圧Ｖｄｅｌｔａの大きさは、ループ回数ｎに拘わらず一定の大きさでも良い。例えば、ループ回数ｎが１である場合、ステップＳ１０３において動作電圧生成ユニット３１（ＶＰＧＭ）の電圧ＶＯＵＴはプログラム電圧ＶＰＧＭ（１）＋電圧Ｖｄｅｌｔａ程度の大きさまで増大し、ステップＳ１０４においてプログラム電圧ＶＰＧＭ（１）程度の大きさまで減少しても良い。また、例えばループ回数ｎが２である場合、ステップＳ１０３において動作電圧生成ユニット３１（ＶＰＧＭ）の電圧ＶＯＵＴはプログラム電圧ＶＰＧＭ（２）＋電圧Ｖｄｅｌｔａ程度の大きさまで増大し、ステップＳ１０４においてプログラム電圧ＶＰＧＭ（２）程度の大きさまで減少しても良い。以下同様に、ループ回数ｎを３〜５に増大させ、これ以降の動作を実行しても良い。
また、図１４に示す様に、電圧Ｖｄｅｌｔａの大きさは、所定の最大電圧より大きくならないように設定されても良い。図１４には、プログラム電圧ＶＰＧＭ（５）がこの様な最大電圧である例を示している。図１４の例では、ループ回数ｎが４である場合のステップＳ１０３における動作電圧生成ユニット３１（ＶＰＧＭ）の電圧ＶＯＵＴが最大電圧と一致している。また、ループ回数ｎが５である場合のステップＳ１０３においては、動作電圧生成ユニット３１（ＶＰＧＭ）の電圧ＶＯＵＴがプログラム電圧ＶＰＧＭ（５）程度の大きさまで増大している。
また、図１５及び図１６に示す様に、プログラム電圧ＶＰＧＭ（ｎ）＋電圧Ｖｄｅｌｔａ（ｎ）の大きさは、ループ回数ｎに拘わらず一定の大きさであっても良い。図１５及び図１６には、プログラム電圧ＶＰＧＭ（ｎ）＋電圧Ｖｄｅｌｔａ（ｎ）の大きさが、ループ回数ｎに拘わらず最大電圧である例を示している。また、図１５の例では、プログラム電圧ＶＰＧＭ（５）が最大電圧である。一方、図１６の例では、プログラム電圧ＶＰＧＭ（５）が最大電圧より小さい。
［第２実施形態］
図１７は、第２実施形態に係る半導体記憶装置について説明するための模式的な波形図である。
第１実施形態においては、図１２を参照して説明した様に、プログラム動作が開始されるタイミングｔ１０３において、動作電圧生成ユニット３１（ＶＰＧＭ）に入力される動作電圧制御信号ＶＣＴＲＬの値が、プログラム電圧ＶＰＧＭ（ｋ）に対応する値に切り替わっていた。これに対し、本実施形態においては、図１７に示す様に、プログラム動作が開始されるタイミングｔ１０３から期間Ｔｄｅｌｔａの間、動作電圧生成ユニット３１（ＶＰＧＭ）に入力される動作電圧制御信号ＶＣＴＲＬの値が、プログラム電圧ＶＰＧＭ（ｋ）＋電圧Ｖｄｅｌｔａに対応する値に維持される。図１７の例では、これにより、動作電圧生成ユニット３１（ＶＰＧＭ）の電圧ＶＯＵＴが再度プログラム電圧ＶＰＧＭ（ｋ）＋電圧Ｖｄｅｌｔａ程度まで増大している。期間Ｔｄｅｌｔａが終了するタイミングｔ１０７において、動作電圧生成ユニット３１（ＶＰＧＭ）に入力される動作電圧制御信号ＶＣＴＲＬの値は、プログラム電圧ＶＰＧＭ（ｋ）に対応する値に切り替わる。これに伴い、動作電圧生成ユニット３１（ＶＰＧＭ）の電圧ＶＯＵＴは減少する。
この様な方法によれば、第１実施形態に係る書込動作と比較して、更に高速な書込動作を実現可能である。
尚、第２実施形態に係る書込動作においても、第１実施形態と同様に、電圧Ｖｄｅｌｔａの大きさを適宜調整可能である。
［期間Ｔｄｅｌｔａ］
期間Ｔｄｅｌｔａの長さは、選択ワード線ＷＬＳＥＬの電圧がプログラム電圧ＶＰＧＭ（ｋ）より大きくならない様に設定しても良い。例えば、期間Ｔｄｅｌｔａが終了するタイミングｔ１０７は、選択ワード線ＷＬＳＥＬの電圧がプログラム電圧ＶＰＧＭ（ｋ）に達するタイミングよりも前となる様に設定しても良い。
その他、図１７の期間Ｔｄｅｌｔａの長さは、適宜調整可能である。以下、図１８及び図１９を参照し、この点について説明する。図１８及び図１９は模式的な波形図であり、実線で示す波形は選択ワード線ＷＬＳＥＬの電圧を、点線で示す波形は動作電圧生成ユニット３１（ＶＰＧＭ）の電圧ＶＯＵＴを示している。尚、図１８及び図１９には、図１１のＮが５である例を示している。
図１８に示す様に、期間Ｔｄｅｌｔａの長さは、ループ回数ｎに拘わらず一定の大きさでも良い。また、図１９に示す様に、期間Ｔｄｅｌｔａ（ｎ）の長さは、例えば、ループ回数ｎの増大に応じて大きくすることも可能である。
［第３実施形態］
図２０及び図２１は、第３実施形態に係る半導体記憶装置について説明するための模式的な回路図である。
選択ワード線ＷＬＳＥＬがどの程度の速度で充電されるかは、種々の条件に応じてばらついてしまう場合がある。
例えば、図５を参照して説明した通り、第１実施形態に係る半導体記憶装置は、基板１００上に設けられた２つのメモリセルアレイＭＣＡを備える。ここで、基板１００上における動作電圧生成ユニット３１（図３１）、動作電圧出力端子３１１（図３１）、電圧選択回路２４（図３１）等のレイアウトによっては、一方のメモリセルアレイＭＣＡに書込動作を実行する場合と比較して、他方のメモリセルアレイＭＣＡに書込動作を実行する場合の方が、選択ワード線ＷＬＳＥＬの充電に要する時間が長くなってしまう場合がある。
また、例えば、これら２つのメモリセルアレイＭＣＡのうちの一方に書込動作を実行する場合と比較して、２つのメモリセルアレイＭＣＡに同時に書込動作を実行する場合の方が、選択ワード線ＷＬＳＥＬの充電に要する時間が長くなってしまう場合がある。
また、例えば、書込動作を実行するメモリブロックＭＢが、周辺回路ＰＣから離れた位置に配置されたものである場合程、選択ワード線ＷＬＳＥＬの充電に要する時間が長くなってしまう場合がある。
また、例えば図７を参照して説明した様に、半導体柱１２０のＸＹ平面における外径は、Ｚ方向における位置に応じて異なる場合がある。ここで、半導体柱１２０の外径が大きい部分に対向する導電層１１０程、充電に要する時間が長くなってしまう場合がある。
ここで、好適な制御を行う都合上、これらの場合において導電層１１０の充電時間を揃えたい場合がある。
そこで、図２０に示す様に、本実施形態においては、動作電圧生成ユニット３１（ＶＰＧＭ）の動作電圧出力端子３１１と接地端子との間に、キャパシタ３３０を接続している。これにより、充電時間のばらつきを抑制可能である。
また、図２１に示す様に、本実施形態に係る電圧選択部３６´は、第１実施形態に係る電圧選択部３６と異なり、動作電圧生成ユニット３１（ＶＰＧＭ）の動作電圧出力端子３１１と電圧選択トランジスタ３７との間に並列に接続された抵抗素子３６１及びトランジスタ３６２を備える。また、上記種々の条件に応じて、充電時間を短縮したい場合にはプログラム動作（図１１のステップＳ１０４）においてトランジスタ３６２のゲート電極に接続された信号ＳＷ＿Ｐを“Ｈ”状態とし、導電層１１０を高速に充電する。一方、それ以外の場合にはプログラム動作（図１１のステップＳ１０４）においてトランジスタ３６２のゲート電極に接続された信号ＳＷ＿Ｐを“Ｌ”状態とする。尚、抵抗素子３６１のかわりに可変抵抗素子を用いることも可能であるし、信号ＳＷ＿Ｐを多段階で制御することも可能である。
また、第１実施形態及び第２実施形態において説明した電圧Ｖｄｅｌｔａ及び期間Ｔｄｅｌｔａの長さを調整することも可能である。即ち、充電時間を短縮したい場合には、電圧Ｖｄｅｌｔａ及び期間Ｔｄｅｌｔａの少なくとも一方を比較的大きく設定し、それ以外の場合には比較的小さく設定することも可能である。
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
ＭＣ…メモリセル（メモリトランジスタ）、ＷＬ…ワード線、ＣＧ…配線、３１１…動作電圧出力端子、ＶＰＧＭ…プログラム電圧、ＶＶＦＹ…ベリファイ電圧。

Claims (17)

  1. 第１メモリトランジスタと、
    前記第１メモリトランジスタのゲート電極に接続された第１配線と、
    前記第１配線に接続された第１接続トランジスタと、
    前記第１接続トランジスタに接続された第２配線と
    を備え、
    前記第１メモリトランジスタに対する第１書込動作の
    第１のタイミングにおいて、前記第１配線の電圧は第１電圧となり、前記第２配線の電圧は前記第１電圧より大きい第２電圧となり、
    前記第１のタイミングの後の第２のタイミングにおいて、前記第１配線の電圧は前記第１電圧より大きく前記第２電圧より小さい第３電圧となり、前記第２配線の電圧は前記第１電圧より大きく前記第２電圧より小さい第４電圧となる
    半導体記憶装置。
  2. 前記第１メモリトランジスタに電圧を供給する周辺回路を備え、
    前記周辺回路には接地電圧及び電源電圧が供給され、
    前記第２電圧、前記第３電圧及び前記第４電圧は、前記電源電圧より大きい
    請求項１記載の半導体記憶装置。
  3. 前記第１書込動作の
    前記第１のタイミング及び前記第２のタイミングの間の第３のタイミングにおいて、前記第１配線の電圧は立ち上がり、
    前記第３のタイミング、又は、前記第３のタイミング及び前記第２のタイミングの間の第４のタイミングにおいて、前記第２配線の電圧は立ち下がる
    請求項１又は２記載の半導体記憶装置。
  4. 前記第１書込動作の
    前記第２のタイミングの後の第５のタイミングにおいて、前記第１配線の電圧は前記第３電圧より小さい第５電圧となり、前記第２配線の電圧は前記第４電圧より大きい第６電圧となり、
    前記第５のタイミングの後の第６のタイミングにおいて、前記第１配線の電圧は前記第３電圧より大きく前記第６電圧より小さい第７電圧となり、前記第２配線の電圧は前記第４電圧より大きく前記第６電圧より小さい第８電圧となる
    請求項１〜３のいずれか１項記載の半導体記憶装置。
  5. 前記第６電圧は前記第２電圧より大きい
    請求項４記載の半導体記憶装置。
  6. 前記第２電圧及び前記第４電圧の電圧差は、前記第６電圧及び前記第８電圧の電圧差と略一致する
    請求項４又は５記載の半導体記憶装置。
  7. 前記第２電圧及び前記第６電圧は略一致する
    請求項４記載の半導体記憶装置。
  8. 前記第１書込動作の
    前記第１のタイミング及び前記第２のタイミングの間の第３のタイミングにおいて、前記第１配線の電圧は立ち上がり、
    前記第３のタイミング及び前記第２のタイミングの間の第４のタイミングにおいて、前記第２配線の電圧は立ち下がり、
    前記第５のタイミング及び前記第６のタイミングの間の第７のタイミングにおいて、前記第１配線の電圧は立ち上がり、
    前記第７のタイミング及び前記第６のタイミングの間の第８のタイミングにおいて、前記第２配線の電圧は立ち下がる
    請求項４〜７のいずれか１項記載の半導体記憶装置。
  9. 前記第７のタイミングから前記第８のタイミングまでの期間の長さは、前記第３のタイミングから前記第４のタイミングまでの期間の長さと略一致する
    請求項８記載の半導体記憶装置。
  10. 前記第７のタイミングから前記第８のタイミングまでの期間は、前記第３のタイミングから前記第４のタイミングまでの期間より長い
    請求項８記載の半導体記憶装置。
  11. 第２メモリトランジスタと、
    前記第２メモリトランジスタのゲート電極に接続された第３配線と、
    前記第３配線に接続された第２接続トランジスタと、
    前記第２接続トランジスタに接続された前記第２配線と
    を備え、
    前記第２メモリトランジスタに対する第２書込動作の
    第９のタイミングにおいて、前記第３配線の電圧は前記第３電圧より小さい第９電圧となり、前記第２配線の電圧は前記第４電圧より大きい第１０電圧となり、
    前記第９のタイミングの後の第１０のタイミングにおいて、前記第３配線の電圧は前記第９電圧より大きく前記第１０電圧より小さい第１１電圧となり、前記第２配線の電圧は前記第９電圧より大きく前記第１０電圧より小さい第１２電圧となる
    請求項１〜１０のいずれか１項記載の半導体記憶装置。
  12. 基板と、
    前記基板の第１領域に設けられた第１メモリセルアレイと、
    前記基板の第２領域に設けられた第２メモリセルアレイと、
    を備え、
    前記第１メモリセルアレイは前記第１メモリトランジスタを含み、
    前記第２メモリセルアレイは前記第２メモリトランジスタを含む
    請求項１１記載の半導体記憶装置。
  13. 基板と、
    前記基板の表面と交差する第１方向において前記基板と離間する第１導電層と、
    前記基板及び前記第１導電層の間に設けられた第２導電層と
    を備え、
    前記第１メモリトランジスタ及び前記第２メモリトランジスタの一方は前記第１導電層に接続され、他方は前記第２導電層に接続される
    請求項１１記載の半導体記憶装置。
  14. 前記第１０電圧は前記第２電圧より大きい
    請求項１１〜１３のいずれか１項記載の半導体記憶装置。
  15. 前記第１書込動作の
    前記第１のタイミング及び前記第２のタイミングの間の第３のタイミングにおいて、前記第１配線の電圧は立ち上がり、
    前記第３のタイミング及び前記第２のタイミングの間の第４のタイミングにおいて、前記第２配線の電圧は立ち下がり、
    前記第２書込動作の
    前記第９のタイミング及び前記第１０のタイミングの間の第１１のタイミングにおいて、前記第３配線の電圧は立ち上がり、
    前記第１１のタイミング及び前記第１０のタイミングの間の第１２のタイミングにおいて、前記第２配線の電圧は立ち下がり、
    前記第１１のタイミングから前記第１２のタイミングまでの期間は、前記第３のタイミングから前記第４のタイミングまでの期間より長い
    請求項１１〜１４のいずれか１項記載の半導体記憶装置。
  16. 前記第２配線に接続されたキャパシタを備える
    請求項１１〜１５のいずれか１項記載の半導体記憶装置。
  17. 前記第１接続トランジスタ及び前記第２配線の間に並列に接続された第１抵抗素子及び第３接続トランジスタと、
    前記第２接続トランジスタ及び前記第２配線の間に並列に接続された第２抵抗素子及び第４接続トランジスタと
    を備える請求項１１〜１６のいずれか１項記載の半導体記憶装置。
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