KR102413766B1 - 비휘발성 메모리 장치 및 그의 제조 방법 - Google Patents

비휘발성 메모리 장치 및 그의 제조 방법 Download PDF

Info

Publication number
KR102413766B1
KR102413766B1 KR1020150126836A KR20150126836A KR102413766B1 KR 102413766 B1 KR102413766 B1 KR 102413766B1 KR 1020150126836 A KR1020150126836 A KR 1020150126836A KR 20150126836 A KR20150126836 A KR 20150126836A KR 102413766 B1 KR102413766 B1 KR 102413766B1
Authority
KR
South Korea
Prior art keywords
layer
gate electrode
channel
substrate
forming
Prior art date
Application number
KR1020150126836A
Other languages
English (en)
Other versions
KR20170029795A (ko
Inventor
손용훈
김종원
강창석
박영우
이재덕
김경현
김병주
남필욱
박광철
손연실
이진이
정원봉
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020150126836A priority Critical patent/KR102413766B1/ko
Priority to US15/251,580 priority patent/US9905568B2/en
Publication of KR20170029795A publication Critical patent/KR20170029795A/ko
Application granted granted Critical
Publication of KR102413766B1 publication Critical patent/KR102413766B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H01L27/11556—
    • H01L27/11521—
    • H01L27/11551—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1438—Flash memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1443—Non-volatile random-access memory [NVRAM]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

비휘발성 메모리 장치 및 그의 제조 방법이 제공된다. 비휘발성 메모리 장치는, 기판 상에, 상기 기판에 대해 수직으로 연장되는 도전성 라인, 상기 기판 상에, 상기 기판에 대해 수직으로 연장되고, 상기 도전성 라인과 이격되는 제1 채널층, 상기 제1 채널층과 상기 도전성 라인 사이에, 상기 기판에 대해 수직으로 연장되는 제2 채널층, 상기 도전성 라인과 상기 제2 채널층 사이에, 제1 두께를 갖는 제1 부분과, 상기 제1 두께와 다른 제2 두께를 갖는 제2 부분을 포함하는 제1 게이트 전극 및 상기 제1 채널층과 상기 제2 채널층 사이에, 상기 제2 두께를 갖는 제2 게이트 전극을 포함한다.

Description

비휘발성 메모리 장치 및 그의 제조 방법{Non-volatile memory device and method for fabricating the same}
본 발명은 비휘발성 메모리 장치 및 그의 제조 방법에 관한 것이다.
반도체 메모리 장치는 실리콘(Si), 게르마늄(Ge), 비화 갈륨(GaAs), 인화인듐(InP) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치와 비휘발성 메모리 장치로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치는 SRAM(Static RAM), DRAM(Dynamic RAM), SDRAM(Synchronous DRAM) 등을 포함한다. 비휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 비휘발성 메모리 장치는 플래시 메모리 장치, ROM(Read Only Memory), PROM(Programmable ROM), EPROM(Electrically Programmable ROM), EEPROM(Electrically Erasable and Programmable ROM), 저항성 메모리 장치(예를 들어, PRAM(Phase-change RAM), FRAM(Ferroelectric RAM), RRAM(Resistive RAM)) 등을 포함한다.
한편, 소비자가 요구하는 우수한 성능 및 저렴한 가격을 만족시키기 위해, 비휘발성 메모리 장치의 집적도가 증가하고 있다. 그런데, 2차원 또는 평면형 메모리 장치의 경우, 단위 메모리 셀이 점유하는 면적에 의해서 집적도가 결정된다. 따라서, 최근에는 단위 메모리 셀을 수직으로 배치하는 3차원 메모리 장치가 개발되고 있다.
본 발명이 해결하고자 하는 기술적 과제는, 워드 라인 간 커플링 현상을 개선하여 신뢰성이 향상된 비휘발성 메모리 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 기술적 과제는, 집적도가 향상된 비휘발성 메모리 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예들에 따른 비휘발성 메모리 장치 제조 방법은, 기판 상에, 교대로 적층된 제1 및 제2 희생막을 포함하는 몰드막을 형성하고, 몰드막 내에, 기판을 노출시키는 채널 홀을 형성하고, 채널 홀에 의해 노출된 제1 희생막 상에 식각 정지 패턴을 형성하고, 식각 정지 패턴이 형성된 채널 홀 내에 채널층을 형성하고, 몰드막 내에, 채널층으로부터 이격되고, 기판을 노출시키는 트렌치를 형성하고, 트렌치를 형성한 후, 제1 희생막 및 식각 정지 패턴을 제거하여, 제1 확장부를 형성하고, 제1 확장부 내에, 에어 갭을 포함하는 층간 절연막을 형성하는 것을 포함한다.
몇몇 실시예에서, 상기 식각 정지 패턴을 형성하는 것은, 상기 채널 홀에 의해 노출된 상기 제1 희생막의 일부를 제거하여, 제1 리세스를 형성하고, 상기 제1 리세스를 채우고, 상기 채널 홀의 측벽을 따라 형성되는 식각 정지막을 형성하고, 상기 제2 희생막 상에 형성된 상기 식각 정지막을 제거하는 것을 포함할 수 있다.
몇몇 실시예에서, 제1 리세스는, 상기 제1 및 제2 희생막의 식각 선택비를 이용하여 형성할 수 있다.
몇몇 실시예에서, 식각 정지 패턴은, 상기 제1 및 제2 희생막에 대해 식각 선택성을 갖는 물질로 형성할 수 있다.
몇몇 실시예에서, 제1 확장부 내에, 상기 층간 절연막을 형성한 후, 상기 트렌치를 채우고, 상기 기판과 접하는 도전성 라인을 형성하는 것을 더 포함할 수 있다.
몇몇 실시예에서, 트렌치를 형성한 후, 상기 제1 확장부를 형성하기 전에, 상기 트렌치에 의해 노출된 상기 제2 희생막의 일부를 제거하여, 제2 리세스를 형성하고, 상기 제2 리세스의 상기 기판의 두께방향으로의 폭을 확장하여, 제3 리세스를 형성하는것을 더 포함할 수 있다.
몇몇 실시예에서, 제3 리세스를 형성하는 것은 상기 트렌치에 의해 노출된 상기 제1 희생막의 일부를 제거하는 것을 포함할 수 있다.
몇몇 실시예에서, 제3 리세스 형성 후, 상기 잔류하는 제2 희생막을 제거하여 제2 확장부를 형성하고, 상기 제2 확장부를 채우는 게이트 전극을 형성하는 것을 더 포함할 수 있다.
몇몇 실시예에서, 게이트 전극은 제1 부분과 제2 부분을 포함하고, 상기 게이트 전극의 제1 부분은 상기 트렌치에 의해 노출된 노출면을 포함하고, 상기 게이트 전극의 제2 부분은 상기 게이트 전극의 제1 부분과 상기 채널층 사이에 위치하고, 상기 게이트 전극의 제1 부분의 두께는 상기 게이트 전극의 제2 부분의 두께보다 클 수 있다.
몇몇 실시예에서, 에어 갭은, 수직으로 인접한 상기 게이트 전극 사이에 형성될 수 있다.
몇몇 실시예에서, 제3 리세스 형성 후, 상기 제3 리세스를 채우는 캡핑 패턴을 형성하는 것을 더 포함하고, 상기 캡핑 패턴은 상기 제2 희생막과 동일한 물질을 포함할 수 있다.
몇몇 실시예에서, 제1 확장부 내에, 상기 층간 절연막을 형성한 후, 상기 잔류하는 제2 희생막 및 상기 캡핑 패턴을 제거하여, 제2 확장부를 형성하고, 상기 제2 확장부를 채우는 게이트 전극을 형성하는 것을 더 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 제조 방법은, 기판 상에, 교대로 적층된 제1 및 제2 희생막을 포함하는 몰드막을 형성하고, 상기 몰드막 내에, 상기 기판을 노출시키는 채널 홀을 형성하되, 상기 채널 홀은 상기 제1 희생막에 의해 정의되는 제1 부분과, 상기 제2 희생막에 의해 정의되는 제2 부분을 포함하고, 상기 채널 홀의 제1 부분의 폭을 확장시킨 후, 상기 제1 희생막 상에 식각 정지 패턴을 형성하고, 상기 식각 정지 패턴이 형성된 상기 채널 홀 내에 채널층을 형성하고, 상기 몰드막 내에, 상기 채널층으로부터 이격되고, 상기 기판을 노출시키는 트렌치를 형성하고, 상기 트렌치를 형성한 후, 상기 제1 희생막 및 상기 식각 정지 패턴을 제거하여, 제1 확장부를 형성하고, 상기 제1 확장부 내에, 에어 갭을 포함하는 층간 절연막을 형성하는 것을 포함할 수 있다.
몇몇 실시예에서, 채널 홀의 제1 부분의 폭을 확장시키는 것은, 상기 제1 및 제2 희생막의 경계면에서, 상기 채널홀의 제1 부분의 폭이 상기 채널홀의 제2 부분의 폭보다 크도록 하는 것일 수 있다.
몇몇 실시예에서, 채널 홀의 제1 부분의 폭을 확장시키는 것은, 상기 제1 희생막의 일부를 선택적으로 식각하는 것을 포함할 수 있다.
몇몇 실시예에서, 식각 정지 패턴을 형성하는 것은 상기 제2 부분의 측벽 및 상기 확장된 제1 부분의 측벽을 따라서 식각 정지막을 형성하고, 상기 제2 부분 상의 상기 식각 정지막을 제거하는 것을 포함할 수 있다.
몇몇 실시예에서, 식각 정지 패턴은, 상기 제1 및 제2 희생막에 대해 식각 선택성을 갖는 물질로 형성될 수 있다.
몇몇 실시예에서, 제1 확장부 내에, 상기 층간 절연막을 형성한 후, 상기 트렌치를 채우고, 상기 기판과 접하는 도전성 라인을 형성하는 것을 더 포함할 수 있다.
몇몇 실시예에서, 트렌치를 형성한 후, 상기 제1 확장부를 형성하기 전에, 상기 트렌치에 의해 노출된 상기 제2 희생막의 일부를 제거하여, 제2 리세스를 형성하고, 상기 제2 리세스의 상기 기판의 두께방향으로의 폭을 확장하여, 제3 리세스를 형성하는것을 더 포함할 수 있다.
몇몇 실시예에서, 제3 리세스를 형성하는 것은 상기 트렌치에 의해 노출된 상기 제1 희생막의 일부를 제거하는 것을 포함할 수 있다.
몇몇 실시예에서, 상기 제3 리세스 형성 후, 상기 잔류하는 제2 희생막을 제거하여 제2 확장부를 형성하고, 상기 제2 확장부를 채우는 게이트 전극을 형성하는 것을 더 포함하고, 상기 게이트 전극은 제1 부분과 제2 부분을 포함하고, 상기 게이트 전극의 제1 부분은 상기 트렌치에 의해 노출된 노출면을 포함하고, 상기 게이트 전극의 제2 부분은 상기 게이트 전극의 제1 부분과 상기 채널층 사이에 위치하고, 상기 게이트 전극의 제1 부분의 두께는 상기 게이트 전극의 제2 부분의 두께보다 클 수 있다.
몇몇 실시예에서, 에어 갭은, 수직으로 인접한 상기 게이트 전극 사이에 형성될 수 있다.
몇몇 실시예에서, 제3 리세스 형성 후, 상기 제3 리세스를 채우는 캡핑 패턴을 형성하는 것을 더 포함하고, 상기 캡핑 패턴은 상기 제2 희생막과 동일한 물질을 포함할 수 있다.
몇몇 실시예에서, 제1 확장부 내에, 상기 층간 절연막을 형성한 후, 상기 잔류하는 제2 희생막 및 상기 캡핑 패턴을 제거하여, 제2 확장부를 형성하고, 상기 제2 확장부를 채우는 게이트 전극을 형성하는 것을 더 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예들에 따른 비휘발성 메모리 장치는, 기판 상에, 상기 기판에 대해 수직으로 연장되는 도전성 라인, 상기 기판 상에, 상기 기판에 대해 수직으로 연장되고, 상기 도전성 라인과 이격되는 제1 채널층, 상기 제1 채널층과 상기 도전성 라인 사이에, 상기 기판에 대해 수직으로 연장되는 제2 채널층, 상기 도전성 라인과 상기 제2 채널층 사이에, 제1 두께를 갖는 제1 부분과, 상기 제1 두께와 다른 제2 두께를 갖는 제2 부분을 포함하는 제1 게이트 전극 및 상기 제1 채널층과 상기 제2 채널층 사이에, 상기 제2 두께를 갖는 제2 게이트 전극을 포함할 수 있다.
몇몇 실시예에서, 상기 비휘발성 메모리 장치는, 3차원 메모리 어레이를 포함할 수 있다.
몇몇 실시예에서, 상기 3차원 메모리 어레이는, 복수의 메모리 셀을 포함하고, 상기 복수의 메모리 셀 각각은, 전하 저장 막(charge trap layer)을 포함할 수 있다.
몇몇 실시예에서, 상기 3차원 메모리 어레이는 상기 기판에 대해 수직인 복수의 메모리 스트링을 포함할 수 있다.
몇몇 실시예에서, 상기 제1 부분은 상기 제2 부분보다 상기 도전성 라인에 인접할 수 있다.
몇몇 실시예에서, 상기 제1 두께는 상기 제2 두께보다 두꺼울 수 있다.
몇몇 실시예에서, 상기 도전성 라인과 상기 제2 채널층 사이의 제3 게이트 전극과, 상기 제3 게이트 전극과 상기 제1 게이트 전극 사이의 제1 에어갭과, 상기 제1 채널층과 상기 제2 채널층 사이의 제4 게이트 전극과, 상기 제4 게이트 전극과 상기 제2 게이트 전극 사이의 제2 에어갭을 더 포함할 수 있다.
몇몇 실시예에서, 상기 제3 게이트 전극은 상기 제1 부분에 대응되는 제3 부분과, 상기 제2 부분에 대응되는 제4 부분을 포함하고, 상기 제1 에어갭은 상기 제2 부분과 상기 제4 부분 사이에 배치될 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예들에 따른 비휘발성 메모리 장치를 설명하기 위한 개념도이다.
도 2는 도 1의 메모리 블록을 설명하기 위한 사시도이다.
도 3은 도 2의 A-A'를 따라 절단한 단면도이다.
도 4 내지 도 25는 본 발명의 몇몇 실시예들에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 26은 본 발명의 몇몇 실시예들에 따른 메모리 시스템을 설명하기 위한 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
본 발명의 몇몇 실시예에서, 3차원 메모리 어레이(three dimensional (3D) memory array)가 제공된다. 3차원 메모리 어레이는, 메모리 셀의 동작과 연관된 전기 회로망(circuitry) 및 실리콘 기판 상에 형성된 액티브 영역을 갖는 메모리 셀 어레이의 하나 이상의 물리적 층(physical levels)에, 모놀리식(monolithically)으로 형성될 수 있다. 연관된 전기 회로망은 기판 내부 또는 기판 상에 형성될 수 있다. '모놀리식(monolithic)'은, 어레이의 각 층(level)의 레이어(layer)가, 어레이의 각 아래층의 레이어 상에 직접 놓여지는 것(deposited on)을 의미할 수 있다.
본 발명의 몇몇 실시예에서, 3차원 메모리 어레이는, 적어도 하나의 메모리 셀이 다른 메모리 셀 상에 배치되어 수직으로 연장된 '버티컬 NAND 스트링(vertical NAND string)'을 포함할 수 있다. 적어도 하나의 메모리 셀은, 전하 저장 막(charge trap layer)를 포함할 수 있다. 참조로 제공되는 미국 등록특허 제7,679,133호, 제8,553,466호, 제8,654,587호, 제8,559,235호 및 미국 공개공보 제2011/0233648호는, 3차원 메모리 어레이의 적합한 구성을 기재(describe)하고 있다. 3차원 메모리 어레이는, 층(level)간 공유되는 비트 라인들 및/또는 워드 라인들과, 복수의 층(level)을 포함할 수 있다.
이하에서, 도 1 내지 도 3을 참조하여, 본 발명의 몇몇 실시예들에 따른 비휘발성 메모리 장치를 설명한다.
도 1은 본 발명의 몇몇 실시예들에 따른 비휘발성 메모리 장치를 설명하기 위한 개념도이고, 도 2는 도 1의 메모리 블록을 설명하기 위한 사시도이며, 도 3은 도 2의 A-A'를 따라 절단한 단면도이다.
도 1 내지 도 3을 참조하면, 본 발명의 몇몇 실시예들에 따른 비휘발성 메모리 장치의 메모리어레이는, 복수의 메모리 블록(BLK1~BLKn 단, n은 자연수)을 포함할 수 있다.
각 메모리 블록(BLK1~BLKn)은 제1 내지 제3 방향(x, y, z)으로 연장될 수 있다. 메모리 블록(BLK1~BLKn)은, 3차원으로 배열될 수 있다. 제1 내지 제3 방향(x, y, z)은 도시된 것과 같이, 서로 교차하는 방향이고, 서로 다른 방향일 수 있다. 예를 들어, 제1 내지 제3 방향(x, y, z)은 서로 직각으로 교차하는 방향일 수 있으나, 이에 한정되는 것은 아니다.
메모리 블록(BLKi, 단, 1 ≤ i ≤ n, i는 자연수)은, 기판(100) 상에 형성된 제1 에어 갭(171)을 포함하는 제1 층간 절연막(170, 제2 에어 갭(172)을 포함하는 제2 층간 절연막(173), 제1 게이트 전극(121), 제2 게이트 전극(122), 제3 게이트 전극(123), 제4 게이트 전극(124), 제1 채널층(131a), 제2 채널층(131b), 도전성 라인(180), 및 스페이서(181)를 포함할 수 있다.
기판(100)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
기판(100)은, 공통 소오스 라인으로 제공되는 불순물 영역(102)을 포함할 수 있다.
도전성 라인(180)은, 기판(100)에 대해 수직으로 연장되도록 형성될 수 있다. 도전성 라인(180)은, 텅스텐을 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 도전성 라인(180)은 도전성 물질을 포함할 수 있다. 도전성 라인(180)은, 기판(100)의 불순물 영역(102)과 연결되어, 공통 소오스 라인(CSL)로 동작할 수 있다.
스페이서(181)는, 기판(100)에 대해 수직으로 연장되도록 형성될 수 있다. 스페이서(181)는, 도전성 라인(180)의 양 측벽 상에 컨포말하게(conformal) 형성될 수 있다.
스페이서(181)는, 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄산질화물(SiOCN), 실리콘 탄질화물(SiCN) 또는 이들의 조합 중 하나를 포함할 수 있다.
채널층(131)은 기판(100)에 대해 수직으로 연장되어, 라인 패턴으로 형성될 수 있다. 채널층(131)은, 제1 채널층(131a)과 제2 채널층(131b)을 포함할 수 있다. 제1 채널층(131a)은, 도전성 라인(180)과 이격되도록 형성될 수 있다. 제2 채널층(131b)은, 제1 채널층(131a)과 도전성 라인(180) 사이에 형성될 수 있다.
채널층(131)은 기판(100) 상에 필러(pillar) 형태로 배치되도록 형성될 수 있다. 채널층(131)은 제1 방향(x) 및 제2 방향(y)으로 이격되어 형성될 수 있다. 채널층(131)은, 후술할 도 3의 채널 홀(130) 내에 형성될 수 있다. 채널 홀(130)은, 기판(100) 상에, 매트릭스 형태로 배열될 수 있다.
채널층(131)은, 제3 방향(z)으로 연장되는 절연층(133), 표면층(134) 및 내부층(135)을 포함할 수 있다.
절연층(133)은 기판(100) 상에, 후술할 제1 게이트 전극(121) 및 제2 게이트 전극(122)과 표면층(134) 사이에 제3 방향(z)으로 연장되도록 배치될 수 있다.
절연층(133)은 터널링 절연막(136), 전하 저장막(137) 및 블로킹 절연막(138)을 포함할 수 있다.
터널링 절연막(136)은 표면층(134)과 전하 저장막(137) 사이에서 전하가 통과되는 부분일 수 있다. 터널링 절연막(136)은, 예를 들어, 실리콘 산화막 또는 실리콘 질화막 일 수 있으며, 또는 실리콘 산화막과 실리콘 질화막의 이중층으로 형성될 수 있다.
전하 저장막(137)은 블로킹 절연막(138)과 터널링 절연막(136) 사이에 배치될 수 있다. 전하 저장막(137)은 터널링 절연막(136)을 통과한 전하가 저장되는 부분일 수 있다.
전하 저장막(137)은, 예를 들어, 질화막 또는 고유전율(high-k)막으로 형성될 수 있다. 질화막은 예를 들어 실리콘 질화물(silicon nitride), 실리콘 산화질화물(silicon oxynitride), 하프늄 산화질화물(hafnium oxynitride), 지르코늄 산화질화물(zirconium oxynitride), 하프늄 실리콘 산화질화물(hafnium silicon oxynitride), 또는 하프늄 알루미늄 산화질화물(hafnium aluminum oxynitride) 중에서 하나 이상을 포함할 수 있다. 고유전율막은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물, 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.
블로킹 절연막(138)은, 전하 저장막(137)에 포획된 전하가 게이트 전극으로 방출되는 것을 방지할 수 있다. 또한, 블로킹 절연막(138)은, 게이트 전극의 전하가 전하 저장막(137)에 포획되는 것을 방지할 수 있다.
블로킹 절연막(138)은 실리콘 산화물 또는 실리콘 산화물보다 큰 유전상수를 가지는 절연성 금속 산화물을 포함할 수 있다. 예를 들어, 알루미늄 산화물(aluminum oxide), 하프늄 산화물(hafnium oxide), 란타늄 산화물(lanthanum oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 란타늄 하프늄 산화물(lanthanum hafnium oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 또는 디스프로슘 스칸듐 산화물(dysprosium scandium oxide)와 같은 고유전율 물질 또는 이들의 조합으로 적층된 복합층으로 형성할 수 있다.
표면층(134)은, 기판 상에, 절연층(133)과 내부층(135) 사이에 제3 방향(z)으로 연장되도록 배치될 수 있다.
표면층(134)은, 예를 들어, 단결정 실리콘과 같은 반도체 물질을 포함할 수 있다.
표면층(134)은, 절연층(133)과 내부층(135)사이에 배치되어, 채널 영역으로 동작할 수 있다. 즉, 표면층(134)은 절연층(133)이 트랩(trap)하거나 방출할 전하를 제공할 수 있다.
내부층(135)은, 기판(100)상에 제3 방향(z)으로 연장되어 형성될 수 있고, 제1 방향(x) 및 제2 방향(y)으로 서로 이격되어 배치될 수 있다.
예를 들어, 내부층(135)은 기판(100)상에 필러 형태로 배치되어, 교대로 적층된 제1 게이트 전극(121)과 제1 층간 절연막(170) 및 제2 게이트 전극(122) 과 제2 층간 절연막(173)을 관통할 수 있다.
예를 들어, 내부층(135)은, 후술될 도 3의 채널 홀(130)의 측벽을 따라 절연층(133) 및 표면층(134)을 순차적으로 형성 한 후, 채널 홀(130)의 남은 공간을 채우는 형태로 형성될 수 있다.
채널 홀(130)이 복수개인 경우, 교대로 적층된 제1 게이트 전극(121)과 제1 층간 절연막(170) 및 제2 게이트 전극(122)과 제2 층간 절연막(173)은 내부층(135) 양측에 배치된 형태로 나타날 수 있다.
내부층(135)은, 절연성 물질을 포함할 수 있다. 예를 들어, 내부층(135)은, PSZ(poly silazane)를 이용하여 형성될 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 내부층(135)은, 보이드(void)없이 채널 홀(130)의 나머지 공간을 채울 수 있도록, 유동성이 높은 절연물질로 형성될 수 있다.
도 2 및 도 3에 도시된 채널층의 개수에 본 발명이 제한되는 것은 아니다. 예를 들어, 메모리 블록(BLK1~BLKn)은, 적어도 하나 이상의 채널층을 포함할 수 있다.
제1 게이트 전극(121)은, 도전성 라인(180)과 제2 채널층(131b) 사이에 형성될 수 있다.
제1 게이트 전극(121)은, 제1 두께(W4)를 갖는 제1 부분(121a)과, 제2 두께(W3)를 갖는 제2 부분(121b)를 포함할 수 있다.
제1 부분(121a)은, 제2 부분(121b)보다 도전성 라인(181)에 인접할 수 있다.
제1 두께(W4)와 제2 두께(W3)는 서로 다를 수 있다. 예를 들어, 제1 두께(W4)는 제2 두께(W3)보다 두꺼울 수 있다.
제2 게이트 전극(122)은, 제1 채널층(131a)과 제2 채널층(131b) 사이에 배치될 수 있다.
제1 게이트 전극(121)의 모양과, 제2 게이트 전극(122)의 모양은 상이할 수 있다. 예를 들어, 제2 게이트 전극(122)은, 제2 두께(W3)를 갖을 수 있다.
제3 게이트 전극(123)은, 도전성 라인(180)과 제2 채널층(131b) 사이에 형성될 수 있다.
제3 게이트 전극(123)은, 제1 부분(121a)에 대응되는 제3 부분(123a)과, 제2 부분(121b)에 대응되는 제4 부분(123b)을 포함할 수 있다.
예를 들어, 제1 게이트 전극(121)의 모양과, 제3 게이트 전극(123)의 모양은 같을 수 있다.
제4 게이트 전극(124)은, 제1 채널층(131a)과 제2 채널층(131b) 사이에 배치될 수 있다. 제4 게이트 전극(124)의 모양과 제2 게이트 전극(122)의 모양은, 예를 들어, 같을 수 있다.
제1 게이트 전극 내지 제4 게이트 전극(121~124)은, 기판(100)에 대해 제2 방향(y)으로 연장되고, 제3 방향(z)으로 적층될 수 있다.
제1 게이트 전극 내지 제4 게이트 전극(121~124)은 제1 채널층(131a) 및 제2 채널층(131b)과 교차되도록 형성될 수 있다.
제1 게이트 전극 내지 제4 게이트 전극(121~124)은, 도전성 물질을 포함할 수 있다. 예를 들어, 게이트 전극(121, 122)은 텅스텐(W), 코발트(Co), 니켈(Ni) 등의 도전성 물질이나 실리콘과 같은 반도체 물질을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 제1 게이트 전극 내지 제4 게이트 전극(121~124)은 단일층이 아닐 수 있고, 다층 구조일 경우, 서로 다른 도전성 물질 및 절연 물질을 더 포함할 수도 있다.
제1 게이트 전극 내지 제4 게이트 전극(121~124)은 워드 라인으로 동작할 수 있다.
제1 게이트 전극(121) 및 제2 게이트 전극(122)은, 하나의 워드 라인으로 동작할 수 있다. 제3 게이트 전극(123) 및 제4 게이트 전극(124)은, 다른 하나의 워드 라인으로 동작할 수 있다.
제1 층간 절연막(170)은, 제1 게이트 전극(121)과 제3 게이트 전극(123) 사이에 형성될 수 있다. 제1 층간 절연막(170)은, 도전성 라인(180)과 제2 채널층(131b) 사이에 형성될 수 있다.
제2 층간 절연막(173)은, 제2 게이트 전극(122)과 제4 게이트 전극(124) 사이에 형성될 수 있다. 제2 층간 절연막(183)은, 제1 채널층(131a)과 제2 채널층(131b) 사이에 형성될 수 있다.
제1 층간 절연막(170) 및 제2 층간 절연막(173) 각각은, 제2 방향(y)으로 연장되도록 형성될 수 있다.
제1 층간 절연막(170)과 제2 층간 절연막(173)의 모양은 서로 다를 수 있다. 이에 대한 자세한 설명은 도 18을 참조하여, 후술한다.
제1 층간 절연막(170) 및 제2 층간 절연막(173)은, 예를 들어, 저유전율 물질, 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), HDP(High Density Plasma), PEOX(Plasma Enhanced Oxide), FCVD(Flowable CVD) 또는 이들의 조합으로 이뤄질 수 있으나, 본 발명이 이에 제한되는 것은 아니다.제1 층간 절연막(170)은 제1 에어 갭(171)을 포함할 수 있고, 제2 층간 절연막(173)은, 제2 에어 갭(172)을 포함할 수 있다.
제1 에어 갭(171)은 제1 게이트 전극(121)과 제3 게이트 전극(123) 사이에 배치될 수 있다.
제1 에어 갭(171)은 제2 부분(121b)과 제4 부분(123b) 사이에 배치될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
예를 들어, 제1 에어 갭(171)의 일부는, 제1 부분(121a)과 제3 부분(123a) 사이에도 배치될 수 있다.
제2 에어 갭(172)은, 제2 게이트 전극(122)과 제4 게이트 전극(124) 사이에 배치될 수 있다.
복수의 드레인(191)은 제1 채널층(131a) 및 제2 채널층(131b) 상에 형성될 수 있으며, 복수의 비트 라인(193)과 연결될 수 있다.
복수의 비트 라인(193)은, 복수의 드레인(191)과 전기적으로 연결 될 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 복수의 비트 라인(193)은, 콘택 플러그를 통해 전기적으로 연결될 수 있다. 또한, 제1 도전성 라인(180a)과 제2 도전성 라인(180b) 상에도, 콘택 플러그가 형성될 수 있다.
3차원 메모리 어레이에 포함되는 메모리 셀은, 제1 게이트 전극 내지 제4 게이트 전극(121~124), 제1 층간 절연막(170), 제2 층간 절연막(173)을 포함할 수 있다. 나아가, 메모리 셀은 복수개일 수 있다.
각 채널층(예를 들어, 제1 채널층(131a) 또는 제2 채널층(131b))은, 각 채널층과 인접한 게이트 전극과 함께 메모리 스트링을 형성할 수 있다. 즉, 메모리 스트링은, 복수의 트랜지스터 구조들을 포함할 수 있다. 또한, 메모리 스트링은, 기판(100)에 대해 수직으로 형성될 수 있다.
메모리 스트링은, 3차원 메모리 어레이에 포함될 수 있고, 복수개일 수 있다.
이하, 도 4 내지 도 25를 참조하여, 본 발명의 몇몇 실시예들에 따른 비휘발성 메모리 장치의 제조 방법을 설명한다.
도 4 내지 도 25는 본 발명의 몇몇 실시예들에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 7은, 도 6에 도시된 비휘발성 메모리 장치를 위에서 바라본 평면도이고, 도 11a 및 도 11b는 도 10의 A부분을 확대한 확대도이다.
도 4를 참조하면, 기판(100)상에, 교대로 적층된 제1 희생막(110) 및 제2 희생막(120)을 포함하는 몰드막이 형성될 수 있다.
기판(100)은, 불순물 영역(102)을 포함할 수 있으며, 이 경우, 불순물 영역(102) 상에 제1 희생막(110) 및 제2 희생막(120)이 교대로 적층될 수 있다.
제1 희생막(110) 및 제2 희생막(120)은 제1 방향(x)으로 연장되고, 제3 방향(z)으로 교대로 적층될 수 있다. 이렇게 교대로 적층된 제1 희생막(110) 및 제2 희생막(120)이 포함된 적층 구조를 몰드막이라 한다.
몰드막 최하층 및 최상층에는, 제1 희생막(110)이 위치할 수 있다.
교대로 적층되는 제1 희생막(110)의 및 제2 희생막(120)의 수는, 복수개일 수 있다. 예를 들어, 교대로 적층되는 제1 희생막(110) 및 제2 희생막(120)의 수는, 메모리 용량에 따라 달라질 수 있다.
제1 희생막(110)은, 제2 희생막(120)에 대한 식각 선택비를 가진 물질로 형성될 수 있다. 제1 희생막(110)은 실리콘 산화막으로 형성될 수 있고, 제2 희생막(120)은 실리콘 질화막으로 형성될 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니다.
예를 들어, 제1 희생막(110) 및 제2 희생막(120)은, 식각율이 서로 다른 실리콘 산화막들로 형성될 수도 있다.
도 5를 참조하면, 몰드막 내에 기판(100)을 노출시키는 채널 홀(130)이 형성될 수 있다. 채널 홀(130)은 예를 들어, 사진 및 식각 공정을 진행하여 형성될 수 있다. 기판(100)이 불순물 영역(102)을 포함하는 경우, 채널 홀(130)은, 몰드막 내에, 기판(100)에 포함된 불순물 영역(102)을 노출시키도록 형성될 수 있다.
채널 홀(130)은 제3 방향(z)으로, 라인 형태로 형성될 수 있다. 도 5에서는, 채널 홀(130)의 측벽이, 기판(100)의 상면과 직각을 이루는 것으로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 채널 홀(130)의 측벽은, 기판(100)의 상면과 직각을 이루지 않을 수 있다. 즉, 채널 홀(130)의 측벽은 기울기를 가질 수 있다.
채널 홀(130)은, 몰드막 내에 복수개가 형성될 수 있다.
채널 홀(130) 형성에 의해, 교대로 적층된 제1 희생막(110) 및 제2 희생막(120)의 측벽이 노출될 수 있다. 즉, 채널 홀(130)은, 제1 희생막(110)에 의해 정의되는 제1 부분(130a)과, 제2 희생막(120)에 의해 정의되는 제2 부분(130b)을 포함할 수 있다.
도 6을 참조하면, 채널 홀(130)에 의해 노출된 제1 희생막(110)의 일부를 제거하여, 제1 리세스(140)가 형성될 수 있다.
제1 리세스(140)는, 채널 홀(130)의 제1 부분(130a)에 형성될 수 있다.
제1 리세스(140)를 형성하는 것은, 예를 들어, 습식 식각 공정으로 진행될 수 있다. 습식 식각 공정의 식각액은, 예를 들어, 불산(HF)을 이용할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
예를 들어, 제1 리세스(140)는, 제1 희생막(110) 및 제2 희생막(120)의 식각 선택비를 이용하여 형성될 수 있다. 이 때, 채널 홀(130)의 제1 부분(130a)의 폭은, 제1 리세스(140)가 형성되어, 확장될 수 있다.
평평했던(even) 채널 홀(130)의 측벽은, 제1 리세스(140)에 의해, 고르지 못하게(uneven)될 수 있다. 즉, 제1 부분(130a)의 폭을 확장시키는 경우, 제1 부분(130a)은 만입될 수 있고, 이로써 채널 홀(130)의 측벽이 고르지 못하게 될 수 있다.
도 7을 참조하면, 제2 희생막(120)은, 제1 부분(130a)이 만입되어, 채널 홀(130) 측벽의 상면을 따라 드러날 수 있다.
다시 도 6을 참조하면, 채널 홀(130)의 제1 부분(130a)의 폭을 확장킨 후의, 제1 부분(130a)의 폭(WA1)은 제2 부분(130b)의 폭(WA2)보다 커질 수 있다. 이 때, 제1 부분(130a)의 폭(WA1) 및 제2 부분(130b)의 폭(WA2)은, 제1 희생막(110) 및 제2 희생막(120)의 경계면에서의 폭일 수 있다.
채널 홀(130)의 제1 부분(130a)의 폭을 확장시키는 것은, 제1 희생막(110)의 일부를 선택적으로 식각하는 것을 포함할 수 있다.
도 8을 참조하면, 제1 리세스(140)를 채우고, 채널 홀(130)의 측벽을 따라 형성되는 식각 정지막(141)이 형성될 수 있다.
즉, 식각 정지막(141)은, 채널 홀(130)의 제2 부분(130b)의 측벽 및 확장된 제1 부분(130a)의 측벽을 따라서 형성될 수 있다.
도 9를 참조하면, 제2 희생막(120)상에 형성된 식각 정지막(141)은 제거될 수 있고, 채널 홀(130)에 의해 노출된 제1 희생막(110)상에 식각 정지 패턴(143)이 형성될 수 있다.
식각 정지 패턴(143)은, 제2 부분(130b) 상의 식각 정지막(141)을 제거하여, 채널 홀(130)의 제1 부분(130a)에 형성될 수 있다.
식각 정지 패턴(143)은 폴리 실리콘일 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 식각 정지 패턴(143)은 제1 희생막(110) 및 제2 희생막(120)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다.
식각 정지 패턴(143)을 제거하는 것은, 예를 들어, 습식 식각 공정으로 진행될 수 있다. 이 때, 식각액은 암모니아수가 이용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 제1 희생막(110) 및 제2 희생막(120)에 대해 식각 선택성을 갖는 식각액을 이용한 습식 식각 공정으로 진행될 수 있다. 또는, 식각 정지 패턴(143)을 제거하는 것은, 예를 들어, 건식 식각 공정으로 진행될 수도 있다.
식각 정지 패턴(143)은, 후술할 제1 희생막(110) 제거시 이용되는 식각 물질에 대해 제1 희생막(110)을 보호하는 역할을 할 수 있다.
도 10 내지 도 11a를 참조하면, 식각 정지 패턴(143)이 형성된 채널 홀(130) 내에 채널층(131)이 형성될 수 있다.
도 2를 참조하여 설명한 바와 같이, 채널층(131)은 복수의 층들을 포함할 수 있다. 예를 들어, 채널층(131)은 절연층(133), 표면층(134) 및 내부층(135)을 포함할 수 있다. 명확성을 위해, 앞서 설명한 것과 중복되는 설명은 생략한다.
절연층(133)이 채널 홀(130)의 측벽을 따라 형성된 후, 순차적으로 표면층(134) 및 내부층(135)이 형성될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
예를 들어, 채널층(131)은 내부층(135)을 포함하지 않을 수 있으며, 내부층(135) 부분을 도전성 패턴으로 형성하는 것도 가능할 수 있다.
절연층(133)은 터널링 절연막(136), 전하 저장막(137) 및 블로킹 절연막(138)을 포함할 수 있다.
터널링 절연막(136), 전하 저장막(137) 및 블로킹 절연막(138)은, 채널 홀(130)의 측벽에서부터 내부층(135) 측벽 방향으로, 순차적으로 형성될 수 있다. 즉, 채널 홀(130) 측벽을 따라 블로킹 절연막(138)이 형성되고, 블로킹 절연막(138) 상에 전하 저장막(137)이 형성되고, 전하 저장막(137) 상에 터널링 절연막(136)이 형성될 수 있다.
내부층(135)은, 채널 홀(130)에 절연층(133) 및 표면층(134)을 형성한 후 채널 홀(130)의 빈 공간을 채우는 형태로 형성될 수 있다.
한편, 도 10 및 도 11a에서는, 절연층(133)이 채널 홀(130)의 측벽을 따라 제3 방향(z)으로 연장된 것으로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 절연층(133)은 도 11b에서와 같은 형태로 형성될 수 있다.
도 11b를 참조하면, 절연층(133)은 제2 희생막(120)을 감싸는 형태로 형성될 수 있다. 즉, 절연층(133)은, 제3 방향(z)으로 지그재그(zigzag) 형태로 형성될 수 있다.
구체적으로, 절연층(133)은 위쪽에 배치된 제1 희생막(110) 및 식각 정지 패턴(143)과 제2 희생막(120) 사이, 아래쪽에 배치된 제1 희생막(110) 및 식각 정지 패턴(143)과 제2 희생막(120) 사이, 표면층(134)과 제2 희생막(120)사이에 형성될 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니다.
예를 들어, 절연층(133)의 블로킹 절연막(138)만 지그재그 형상일 수 있다.
절연층(133)은, 게이트 전극(도 2의 121, 122) 및 층간 절연막(도 2의 170, 173)의 형상에 따라 컨포말하게 형성될 수 있다.
다시 도 10을 참조하면, 채널층(131)을 형성한 후, 몰드막 내에, 채널층(131)으로부터 이격되고 기판(100)을 노출시키는 트렌치(150)가 형성될 수 있다.
트렌치(150)는, 제1 희생막(110) 및 제2 희생막(120)을 라인 형태로 패터닝하여 형성될 수 있다. 즉, 트렌치(150)는, 제1 희생막(110) 및 제2 희생막(120)의 측벽을 노출시킬 수 있다.
트렌치(150)는, 복수개가 형성될 수 있고, 제1 방향(x)으로 배열된 복수의 채널층(131)이 사이에 배치되도록 형성될 수 있다. 트렌치(150)는, 트렌치(150)에 의해 노출된 제1 희생막(110)으로 정의되는 제1 트렌치 부분(150a)과, 트렌치(150)에 의해 노출된 제2 희생막(120)으로 정의되는 제2 트렌치 부분(150b)을 포함할 수 있다.
트렌치(150)는, 제1 희생막(110) 및 제2 희생막(120)에 대해 사진 및 식각 공정을 진행하여 형성될 수 있다.
도 12를 참조하면, 트렌치(150)에 의해 노출된 제2 희생막(120)의 일부를 제거하여 제2 리세스(160)가 형성될 수 있다.
제2 리세스(160)는 제2 트렌치 부분(150b)에 형성될 수 있다.
평평했던 트렌치(150)의 측벽은, 제2 리세스(160)에 의해, 고르지 못하게(uneven) 될 수 있다. 즉, 제2 트렌치 부분(150b)은 만입될 수 있고, 이로써 트렌치(150)의 측벽이 고르지 못하게 될 수 있다.
제2 리세스(160)는, 트렌치(150)와 인접한 채널층(131)과, 트렌치(150) 사이에 형성될 수 있다.
제2 리세스(160)로 인해, 트렌치(150)와 인접한 채널층(131)과, 트렌치(150) 사이에 배치된 잔류하는 제2 희생막(120')과, 복수의 채널층(131) 중 어느 하나와 다른 하나 사이에 배치된 제2 희생막(120)의 모양은 상이해질 수 있다.
제2 리세스(160)는, 제1 희생막(110) 및 제2 희생막(120)의 식각 선택비를 이용하여 형성될 수 있다. 즉, 제2 리세스(160)를 형성하는 것은, 제2 희생막(110)의 일부를 선택적으로 식각하는 것을 포함할 수 있다.
도 13을 참조하면, 제2 리세스(160)의 기판(100)의 두께방향으로의 폭(W1)을 확장하여, 제3 리세스(161)가 형성될 수 있다.
제3 리세스(161)는, 제2 트렌치 부분(150b)에 형성될 수 있다. 제3 리세스(161)는, 트렌치(150)와 인접한 채널층(131)과, 트렌치(150) 사이에 형성될 수 있다.
제3 리세스(161)의 두께방향으로의 폭(W2)은, 제2 리세스(160) 형성 후 잔류하는 제2 희생막(120')의 두께방향으로의 폭(W1)보다 클 수 있다. 즉, 제3 리세스(161)의 형성으로 인해, 제3 리세스(161)의 형성 전의 제2 트렌치 부분(150b)의 두께방향으로의 폭이 확장될 수 있다. 이 때, 제3 리세스(161)의 형성 전의 제1 트렌치 부분(150a)의 두께방향으로의 폭은 작아질 수 있다.
제3 리세스(161)는, 트렌치(150)에 의해 노출된 제1 희생막(110)의 일부를 제거하여 형성될 수 있다.
제3 리세스(161)를 형성하는 것은, 제1 희생막(110)의 일부를 선택적으로 식각하는 것을 포함할 수 있다. 식각 공정은, 불산(HF)를 이용할 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 제3 리세스(161)를 형성하는 것은, 제1 희생막(110) 및 잔류하는 제2 희생막(120')의 식각 선택비를 이용하여 형성될 수 있다.
도 14를 참조하면, 제3 리세스(161) 형성 후, 잔류하는 제2 희생막(120')을 제거하여 제2 확장부(163)가 형성될 수 있다.
제2 확장부(163)는, 제2 트렌치 부분(150b)에 형성될 수 있다. 제2 확장부(163)는, 트렌치(150)와 인접한 채널층(131)과, 트렌치(150) 사이에 형성될 수 있다. 또한, 복수의 채널층(131) 중 어느 하나와 다른 하나 사이에 형성된 제2 희생막(120)도 제거되어 제3 확장부(165)가 형성될 수 있다. 제3 확장부(165)는, 트렌치(150)들 사이에 형성된 복수의 채널층(131) 중 어느 하나의 채널층(131)과 다른 하나의 채널층(131) 사이에 형성될 수 있다.
제2 확장부(163)는, 예를 들어, 트렌치(150)에 의해 노출된 면을 포함하는 부분(163a) 및 부분(163a)과, 채널층(131) 사이에 위치하는 부분(163b)을 포함할 수 있다.
제2 확장부(163)의 부분(163a)의 두께방향으로의 폭은, 제2 확장부(163)의 부분(163b)의 두께방향으로의 폭 보다 클 수 있다.
한편, 제3 확장부(165)의 모양은, 예를 들어, 제2 확장부(163)의 모양과 상이할 수 있다.
제3 확장부(165)의 두께방향으로의 폭은, 일정할 수 있다. 예를 들어, 제3 확장부(165)의 두께방향으로의 폭은, 제2 확장부(163)의 부분(163b)의 두께방향으로의 폭과 같을 수 있다.
제2 확장부(163) 및 제3 확장부(165)를 형성하는 것은, 제1 희생막(110), 절연층(133 및 식각 정지 패턴(143)과 제2 희생막(120)의 식각 선택비를 이용하여 형성될 수 있다. 구체적으로, 제2 확장부(163)를 형성하는 것은, 제3 리세스(161) 형성 후 잔류하는 제2 희생막(120')을 선택적으로 식각하는 것을 포함할 수 있다.
도 15를 참조하면, 제2 확장부(163)를 채우는 제1 게이트 전극(121)이 형성될 수 있다.
이 때, 제3 확장부(165)를 채우는 제2 게이트 전극(122)도 형성될 수 있다.
제1 게이트 전극(121) 및 제2 게이트 전극(122)을 형성하는 것은, 노드 분리 공정을 포함할 수 있다. 예를 들어, 제2 확장부(163) 및 제3 확장부(165)를 도전성 물질로 채운 후, 트렌치(150)에 의해 노출된 제1 희생막(110) 상에 형성된 도전성 물질을 제거하는 공정을 포함할 수 있다.
도전성 물질을 제거하는 것은, 제1 희생막(110) 및 도전성 물질의 식각 선택비를 이용한 식각 공정으로 진행될 수 있다.
이 때, 예를 들어, 트렌치(150) 측의 도전성 물질이 과식각(over-etch)되어 리세스가 형성될 수 있고, 트렌치(150)에 의해 노출된 제1 희생막(110)이 게이트 전극(121)으로부터 돌출되어 보일 수 있다.
제1 게이트 전극(121) 및 제2 게이트 전극(122)은, 기판(100)에 대해 수직으로 인접한 제1 희생막(110) 사이에 형성될 수 있다. 또한, 제1 게이트 전극(121) 및 제2 게이트 전극(122)은 채널층(131)과 교차되도록 형성될 수 있다.
제1 게이트 전극(121)은, 제2 트렌치 부분(150b)에 형성될 수 있다. 제1 게이트 전극(121)은, 트렌치(150)와 인접한 채널층(131)과, 트렌치(150) 사이에 형성될 수 있다.
또한, 제2 게이트 전극(122)은, 복수의 채널층(131) 중 어느 하나와 다른 하나 사이에 형성될 수 있다.
제1 게이트 전극(121)은, 제1 부분(121a)과 제2 부분(121b)을 포함할 수 있다. 제1 부분(121a)은, 트렌치(150)에 의해 노출되는 노출면을 포함할 수 있다. 제2 부분(121b)은, 제1 부분(121a)과 채널층(131) 사이에 위치할 수 있다.
이 때, 제1 부분(121a)의 수직으로 인접하는 제1 희생막(110) 사이의 두께(W4)는, 제2 부분(121b)의 두께(W3)와 상이할 수 있다. 예를 들어, 제1 부분(121a)의 두께(W4)는, 제2 부분(121b)의 두께(W3)보다 클 수 있다.
한편, 제2 게이트 전극(122)의 모양은, 예를 들어, 제1 게이트 전극(121)의 모양과 상이할 수 있다
제2 게이트 전극(122)의 수직으로 인접하는 제1 희생막(110) 사이의 두께는 일정할 수 있다. 예를 들어, 제2 게이트 전극(122)의 두께는, 제2 부분(121b)의 두께(W3)와 같을 수 있다.
도 16을 참조하면, 제1 게이트 전극(121) 및 제2 게이트 전극(122) 형성 후 트렌치(150)에 의해 노출된 제1 희생막(110)을 제거하여, 빈 공간(164)이 형성될 수 있다.
빈 공간(164)은, 제1 트렌치 부분(150a)에 형성될 수 있다. 즉, 빈 공간(164)은, 트렌치(150)와 인접한 채널층(131)과, 트렌치(150) 사이에 형성될 수 있다. 이 때, 복수의 채널층(131) 중 어느 하나와 다른 하나 사이의 제1 희생막(110)은 제거되지 않고 남아있을 수 있다.
또한, 식각 정지 패턴(143)은 제거되지 않고 남아있을 수 있다.
빈 공간(164)을 형성하는 것은, 예를 들어, 습식 식각 공정으로 진행될 수 있다. 습식 식각 공정의 식각액은, 예를 들어, 불산(HF)을 이용할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
예를 들어, 빈 공간(164)은, 제1 희생막(110)과 제1 게이트 전극(121) 및 식각 정지 패턴(143)의 식각 선택비를 이용하여 형성될 수 있다. 즉, 빈 공간(164)을 형성하는 것은, 트렌치(150)에 의해 노출된 제1 희생막(110)을 선택적으로 식각하는 것을 포함할 수 있다.
트렌치(150)에 의해 노출된 제1 희생막(110)을 제거할 때, 만약 식각 정지 패턴(143)이 형성되어 있지 않다면, 제1 희생막(110)에 대한 식각 선택성이 없는 블로킹 절연막(138)도 식각될 수 있다.
본 발명의 기술적 사상에 따른 비휘발성 메모리 장치의 제조 방법에 따르면, 식각 정지 패턴(143)은, 앞서 설명한 바와 같이, 제1 게이트 전극(121), 제2 게이트 전극(122), 제1 희생막(110) 및 제2 희생막(120)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 따라서, 식각 정지 패턴(143)은, 트렌치(150)에 의해 노출된 제1 희생막(110)을 제거하는 과정에서, 불필요한 식각을 막는 역할을 할 수 있다.
도 17을 참조하면, 식각 정지 패턴(143)을 제거하여, 제1 확장부(167)가 형성될 수 있다.
제1 확장부(167)는, 제1 트렌치 부분(150a)에 형성될 수 있다. 즉, 제1 확장부(167)는, 트렌치(150)와 인접한 채널층(131)과, 트렌치(150) 사이에 형성될 수 있다.
또한, 제4 확장부(169)가 복수의 채널층(131) 중 어느 하나와 다른 하나 사이에 형성될 수 있다. 즉, 복수의 채널층(131) 중 어느 하나와 다른 하나 사이의 제1 희생막(110) 및 식각 정지 패턴(143)도 제거될 수 있다.
제1 확장부(167)는, 트렌치(150)에 의해 노출된 면을 포함하는 부분(167a) 및 부분(167a)과 채널층(131) 사이에 위치하는 부분(167b)을 포함할 수 있다.
부분(167a)의 두께방향으로의 폭은, 부분(167b)의 두께방향으로의 폭 보다 작을 수 있다.
한편, 제4 확장부(169)의 모양은, 제1 확장부(167)의 모양과 상이할 수 있다.
제4 확장부(169)의 두께방향으로의 폭은 일정할 수 있다. 예를 들어, 제4 확장부(169)의 두께방향으로의 폭은, 부분(167b)의 두께방향으로의 폭과 같을 수 있다.
제1 확장부(167) 및 제4 확장부(169)를 형성하는 것은, 제1 게이트 전극(121), 제2 게이트 전극(122) 및 절연층(133)과 식각 정지 패턴(143) 및 제1 희생막(110)의 식각 선택비를 이용하여 형성될 수 있다. 구체적으로, 제1 확장부(167)를 형성하는 것은, 식각 정지 패턴(143)을 선택적으로 식각하는 것을 포함할 수 있다. 또한, 제4 확장부(169)를 형성하는 것은, 제1 희생막(110) 및 식각 정지 패턴(143)을 선택적으로 식각하는 것을 포함할 수 있다.
도 18을 참조하면, 제1 확장부(167) 내에, 에어 갭(171)을 포함하는 제1 층간 절연막(170)이 형성될 수 있다.
제1 층간 절연막(170)은, 제1 트렌치 부분(150a)에 형성될 수 있다. 즉, 제1 층간 절연막(170)은 트렌치(150)와 인접한 채널층(131)과, 트렌치(150) 사이에 형성될 수 있다.
또한, 제4 확장부(169) 내에도, 에어 갭(171)을 포함하는 제2 층간 절연막(173)이 형성될 수 있다.
제1 층간 절연막(170)은, 트렌치(150)에 의해 노출된 면을 포함하는 부분(170a) 및 부분(170a)과 채널층(131) 사이에 위치하는 부분(170b)을 포함할 수 있다. 부분(170a)의 수직으로 인접하는 제1 게이트 전극(121) 사이의 두께는, 부분(170b)의 수직으로 인접하는 제1 게이트 전극(121) 사이의 두께보다 작을 수 있다.
제2 층간 절연막(173)의 수직으로 인접하는 제2 게이트 전극(122) 사이의 두께는, 일정할 수 있다. 예를 들어, 제2 층간 절연막(173)의 두께는, 제1 층간 절연막(170)의 부분(170b)의 두께와 같을 수 있다. 즉, 제2 층간 절연막(173)의 모양은, 제1 층간 절연막(170)의 모양과 상이할 수 있다.
제1 층간 절연막(170) 및 제2 층간 절연막(173)은, 예를 들어, 화학적 기상 증착법(CVD), 원자층 증착법(ALD) 등을 이용하여 형성될 수 있다.
제1 층간 절연막(170) 및 제2 층간 절연막(173)은, 에어 갭(171)을 포함할 수 있다. 도 18에서 제1 층간 절연막(170)에 포함된 에어 갭(171)이, 제1 층간 절연막(170)의 부분(170b)에 위치하는 것으로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다.
예를 들어, 제1 층간 절연막(170)의 부분(170a) 및 부분(170b)과 오버랩(overlap)되어 형성될 수도 있다.
제1 층간 절연막(170)에 포함된 에어 갭(171)은, 제1 층간 절연막(170)을 형성하는 과정에서 형성될 수 있다. 구체적으로, 제1 층간 절연막(170)을 형성할 때, 제1 층간 절연막(170)을 이루는 물질은, 제1 확장부(167)의 부분(167a)을 통해 제1 확장부(167) 내로 채워지게 된다.
앞서 설명한 바와 같이, 제1 확장부(167)의 부분(167a)의 두께는, 제1 확장부(167)의 부분(167b)의 두께보다 작을 수 있다. 따라서, 제1 층간 절연막(170)을 이루는 물질이 제1 확장부(167) 내에 증착되는 과정에서, 제1 확장부(167)의 부분(167a)은, 부분(167b) 보다 먼저 채워질 수 있다. 이로써, 부분(167b)에는 더 이상 제1 층간 절연막(170)을 이루는 물질이 증착될 수 없게 되고, 빈 공간, 즉 에어 갭(171)이 생길 수 있다.
본 발명의 기술적 사상에 따른 비휘발성 메모리 장치의 제조 방법은, 워드 라인 사이에 배치되는 층간 절연막에 저유전 물질이 포함되도록 함으로써, 워드 라인 간 커플링 현상을 개선하고 비휘발성 메모리 장치의 신뢰성을 향상시킬 수 있다.
나아가, 에어 갭(171)으로 인해, 워드 라인 간 커플링 현상이 개선되기 때문에, 제1 층간 절연층(170) 및 제2 층간 절연층(171)의 두께를 감소시킬 수 있다. 따라서, 본 발명의 기술적 사상에 따른 비휘발성 메모리 장치의 제조 방법은, 집적도를 향상시킬 수 있다.
도 19를 참조하면, 트렌치(150)를 채우고, 기판(100)과 접하는 도전성 라인(180)이 형성될 수 있다. 도전성 라인(180)은, 트렌치(150)의 나머지 공간을 채우도록 형성될 수 있다.
스페이서(181)는, 도전성 라인(180)의 측벽 상에 컨포말하게 형성될 수 있다. 즉, 스페이서(181)는, 트렌치(150)의 제1 부분(150a) 및 제2 부분(150b) 상에 컨포말하게 형성될 수 있다. 스페이서(181)는, 예를 들어, 화학적 기상 증착법(CVD), 원자층 증착법(ALD) 등을 이용하여 형성될 수 있다.
드레인(191)은, 채널층(131) 상에 형성될 수 있다.
비트 라인(193)은, 드레인(191) 상에 제1 방향(x)으로 연장될 수 있다.
비트 라인(193)은, 드레인(191)과 전기적으로 연결될 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 비트 라인(193)은, 콘택 플러그를 통해 전기적으로 연결될 수 있다.
이하에서, 도 4 내지 도 13, 도 19, 도 20 내지 도 25를 참조하여, 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 제조 방법을 설명한다.
도 20 내지 도 25는 본 발명의 몇몇 실시예들에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다. 이하에서, 명확성을 위해 앞서 설명한 것과 차이점만 설명한다.
도 20은, 도 13까지의 공정이 진행된 후 본 발명의 기술적 사상에 따른 비휘발성 메모리 장치의 단면도이다.
도 20을 참조하면, 제3 리세스(도 13의 161) 형성 후, 제3 리세스(도 13의 161)를 채우는 캡핑 패턴(211)이 형성될 수 있다.
캡핑 패턴(211)은, 트렌치(150)와 인접한 채널층(131)과, 트렌치(150) 사이에 형성될 수 있다. 예를 들어, 캡핑 패턴(211)은, 트렌치(150)의 제2 부분(150b)에 형성될 수 있다.
제3 리세스(도 13의 161) 형성 후, 고르지 못하게 된(uneven) 트렌치(150)의 측벽은, 캡핑 패턴(211) 형성 후, 다시 평평하게(even) 될 수 있다. 캡핑 패턴(211)의 수직으로 인접하는 제1 희생막(110) 사이의 두께는, 잔류하는 제2 희생막(120')의 수직으로 인접하는 제1 희생막(110) 사이의 두께 보다 클 수 있다.
캡핑 패턴(211)은, 제2 희생막(120)과 동일한 물질을 포함할 수 있다.
캡핑 패턴(211)은, 실리콘 질화막을 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 캡핑 패턴(211)은, 제1 희생막(110)과 식각율이 다른 실리콘 산화막들을 포함할 수 있다. 캡핑 패턴(211)은, 예를 들어, 화학적 기상 증착법(CVD), 원자층 증착법(ALD) 등을 이용하여 형성될 수 있다.
도 21을 참조하면, 캡핑 패턴(211) 형성 후, 트렌치(150)에 의해 노출된 제1 희생막(110)을 제거하여, 빈 공간(164)이 형성될 수 있다.
빈 공간(164)을 형성하는 것은, 예를 들어, 습식 식각 공정으로 진행될 수 있다. 습식 식각 공정의 식각액은, 예를 들어, 불산(HF)을 이용할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
예를 들어, 빈 공간(164)은, 제1 희생막(110)과 잔류하는 제2 희생막(120'), 캡핑 패턴(211) 및 식각 정지 패턴(143)의 식각 선택비를 이용하여 형성될 수 있다. 즉, 빈 공간(164)을 형성하는 것은, 트렌치(150)에 의해 노출된 제1 희생막(110)을 선택적으로 식각하는 것을 포함할 수 있다.
도 22를 참조하면, 빈 공간(164) 형성 후, 남아있던 식각 정지 패턴(143)을 제거하여, 제1 확장부(167)가 형성될 수 있다. 또한, 제4 확장부(169)도 복수의 채널층(131) 중 어느 하나와 다른 하나 사이에 형성될 수 있다.
제1 확장부(167) 및 제4 확장부(169)를 형성하는 것은, 잔류하는 제2 희생막(120'), 캡핑 패턴(211) 및 절연층(133)과 식각 정지 패턴(143) 및 제1 희생막(110)의 식각 선택비를 이용하여 형성될 수 있다.
도 23을 참조하면, 제1 확장부(167) 내에, 에어 갭(171)을 포함하는 제1 층간 절연막(170)이 형성될 수 있다. 또한, 제4 확장부(169) 내에도, 에어 갭(171)을 포함하는 제2 층간 절연막(173)이 형성될 수 있다.
에어 갭(171)은, 기판(100)에 대해 수직으로 인접한 잔류하는 제2 희생막(120') 사이에 형성될 수 있다.
도 24를 참조하면, 잔류하는 제2 희생막(120') 및 캡핑 패턴(211)을 제거하여, 제2 확장부(163)가 형성될 수 있다. 또한, 제3 확장부(165)도 복수의 채널층(131) 중 어느 하나와 다른 하나 사이에 형성될 수 있다. 즉, 복수의 채널층(131) 중 어느 하나와 다른 하나 사이의 제2 희생막(120)이 제거될 수 있다.
잔류하는 제2 희생막(120') 및 캡핑 패턴(211)을 제거하는 것은, 제1 희생막(110), 절연층(133) 및 식각 정지 패턴(143)과 잔류하는 제2 희생막(120') 및 캡핑 패턴(211)의 식각 선택비를 이용하여 형성될 수 있다.
도 25를 참조하면, 제2 확장부(163)를 채우는 제1 게이트 전극(121)이 형성될 수 있다. 이 때, 제3 확장부(165)를 채우는 제2 게이트 전극(122)도 형성될 수 있다.
다시 도 19를 참조하면, 앞서 설명한 바와 같이, 트렌치(150)를 채우고, 기판(100)과 접하는 도전성 라인(180)이 형성될 수 있다. 또한, 드레인(191) 및 비트 라인(193)이 형성될 수 있다.
도 26은 본 발명의 실시예들에 따른 메모리 시스템을 설명하기 위한 블록도이다.
도 26을 참조하면, 메모리 시스템(1000)은 비휘발성 메모리 장치(1100) 및 컨트롤러(1200)를 포함한다. 비휘발성 메모리 장치(1100)는 도 1 내지 도 25를 참조하여 설명된 바와 마찬가지로 구성되고, 동작할 수 있다.
컨트롤러(1200)는 호스트(Host) 및 비휘발성 메모리 장치(1100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1200)는 비휘발성 메모리 장치(1100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 비휘발성 메모리 장치(1100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 비휘발성 메모리 장치(1100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 비휘발성 메모리 장치(1100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
예시적으로, 컨트롤러(1200)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 그리고 메모리 인터페이스(memory interface)와 같은 잘 알려진 구성 요소들을 더 포함한다. 램(RAM)은 프로세싱 유닛의 동작 메모리, 비휘발성 메모리 장치(1100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 비휘발성 메모리 장치(1100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛은 컨트롤러(1200)의 제반 동작을 제어한다.
호스트 인터페이스는 호스트(Host) 및 컨트롤러(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적으로, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(호스트)와 통신하도록 구성된다. 메모리 인터페이스는 비휘발성 메모리 장치(1100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
메모리 시스템(1000)은 오류 정정 블록을 추가적으로 포함하도록 구성될 수 있다. 오류 정정 블록은 오류 정정 코드(ECC)를 이용하여 비휘발성 메모리 장치(1100)로부터 읽어진 데이터의 오류를 검출하고, 정정하도록 구성된다. 예시적으로, 오류 정정 블록은 컨트롤러(1200)의 구성 요소로서 제공된다. 오류 정정 블록은 비휘발성 메모리 장치(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1200) 및 비휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 컨트롤러(1200) 및 비휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 비휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1200) 및 비휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(10)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적으로, 비휘발성 메모리 장치(1100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 비휘발성 메모리 장치(1100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110: 제1 희생막
120: 제2 희생막 130: 채널 홀
143: 식각 정지 패턴 150: 트렌치
121: 제1 게이트 전극 170: 제1 층간 절연막
171: 에어 갭

Claims (10)

  1. 기판 상에, 상기 기판에 대해 수직으로 연장되는 도전성 라인;
    상기 기판 상에, 상기 기판에 대해 수직으로 연장되고, 상기 도전성 라인과 이격되는 제1 채널층;
    상기 제1 채널층과 상기 도전성 라인 사이에, 상기 기판에 대해 수직으로 연장되는 제2 채널층;
    상기 도전성 라인과 상기 제2 채널층 사이에, 제1 두께를 갖는 제1 부분과, 상기 제1 두께보다 얇은 제2 두께를 갖는 제2 부분을 포함하는 제1 게이트 전극;
    상기 제1 채널층과 상기 제2 채널층 사이에, 상기 제2 두께를 갖는 제2 게이트 전극;
    상기 제1 게이트 전극의 제1 부분 및 제2 부분 각각 상에, 제3 두께를 갖는 제1 부분 및 상기 제3 두께보다 두꺼운 제4 두께를 갖는 제2 부분을 갖는 제1 층간 절연막; 및
    상기 제1 층간 절연막의 상기 제2 부분에 포함되고 서로 이격된 제1 및 제2 에어 갭을 포함하고,
    상기 제1 게이트 전극의 상기 제2 부분은 상기 제1 및 제2 에어 갭 사이에 배치되고, 상기 제1 게이트 전극의 상기 제1 부분은 상기 제1 및 제2 에어 갭 사이에 배치되지 않는, 비휘발성 메모리 장치.
  2. 제 1항에 있어서,
    상기 비휘발성 메모리 장치는, 3차원 메모리 어레이를 포함하는 비휘발성 메모리 장치.
  3. 제 2항에 있어서,
    상기 3차원 메모리 어레이는, 복수의 메모리 셀을 포함하고,
    상기 복수의 메모리 셀 각각은, 전하 저장 막(charge trap layer)을 포함하는 비휘발성 메모리 장치.
  4. 제 2항에 있어서,
    상기 3차원 메모리 어레이는 상기 기판에 대해 수직인 복수의 메모리 스트링을 포함하는 비휘발성 메모리 장치.
  5. 제 1항에 있어서,
    상기 제1 게이트 전극의 제1 부분은 상기 제1 게이트 전극의 제2 부분보다 상기 도전성 라인에 인접하는 비휘발성 메모리 장치.
  6. 삭제
  7. 제 1항에 있어서,
    상기 도전성 라인과 상기 제2 채널층 사이의 제3 게이트 전극과,
    상기 제3 게이트 전극과 상기 제1 게이트 전극 사이의 상기 제1 에어갭과,
    상기 제1 채널층과 상기 제2 채널층 사이의 제4 게이트 전극과,
    상기 제4 게이트 전극과 상기 제2 게이트 전극 사이의 제3 에어갭을 더 포함하는 비휘발성 메모리 장치.
  8. 제 7항에 있어서,
    상기 제3 게이트 전극은 상기 제1 부분에 대응되는 제3 부분과, 상기 제2 부분에 대응되는 제4 부분을 포함하고,
    상기 제1 에어갭은 상기 제2 부분과 상기 제4 부분 사이에 배치되는 비휘발성 메모리 장치.
  9. 기판 상에, 교대로 적층된 제1 및 제2 희생막을 포함하는 몰드막을 형성하고,
    상기 몰드막 내에, 상기 기판을 노출시키는 채널 홀을 형성하고,
    상기 채널 홀에 의해 노출된 상기 제1 희생막 상에 식각 정지 패턴을 형성하고,
    상기 식각 정지 패턴이 형성된 상기 채널 홀 내에 채널층을 형성하고,
    상기 몰드막 내에, 상기 채널층으로부터 이격되고, 상기 기판을 노출시키는 트렌치를 형성하고,
    상기 트렌치를 형성한 후, 상기 제1 희생막 및 상기 식각 정지 패턴을 제거하여, 제1 확장부를 형성하고,
    상기 제1 확장부 내에, 에어 갭을 포함하는 층간 절연막을 형성하는 것을 포함하는 비휘발성 메모리 장치의 제조 방법.
  10. 제 9항에 있어서,
    상기 식각 정지 패턴을 형성하는 것은,
    상기 채널 홀에 의해 노출된 상기 제1 희생막의 일부를 제거하여, 제1 리세스를 형성하고,
    상기 제1 리세스를 채우고, 상기 채널 홀의 측벽을 따라 형성되는 식각 정지막을 형성하고,
    상기 제2 희생막 상에 형성된 상기 식각 정지막을 제거하는 것을 포함하는 비휘발성 메모리 장치의 제조 방법.
KR1020150126836A 2015-09-08 2015-09-08 비휘발성 메모리 장치 및 그의 제조 방법 KR102413766B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020150126836A KR102413766B1 (ko) 2015-09-08 2015-09-08 비휘발성 메모리 장치 및 그의 제조 방법
US15/251,580 US9905568B2 (en) 2015-09-08 2016-08-30 Nonvolatile memory device and a method for fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150126836A KR102413766B1 (ko) 2015-09-08 2015-09-08 비휘발성 메모리 장치 및 그의 제조 방법

Publications (2)

Publication Number Publication Date
KR20170029795A KR20170029795A (ko) 2017-03-16
KR102413766B1 true KR102413766B1 (ko) 2022-06-27

Family

ID=58190264

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150126836A KR102413766B1 (ko) 2015-09-08 2015-09-08 비휘발성 메모리 장치 및 그의 제조 방법

Country Status (2)

Country Link
US (1) US9905568B2 (ko)
KR (1) KR102413766B1 (ko)

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9136128B2 (en) 2011-08-31 2015-09-15 Micron Technology, Inc. Methods and apparatuses including memory cells with air gaps and other low dielectric constant materials
KR102650994B1 (ko) * 2016-10-14 2024-03-26 삼성전자주식회사 메모리 장치
KR101983452B1 (ko) * 2017-07-31 2019-09-10 한양대학교 산학협력단 에어 갭을 포함하는 3차원 소자 및 그 제조 방법
US10446572B2 (en) 2017-08-11 2019-10-15 Micron Technology, Inc. Void formation for charge trap structures
US10680006B2 (en) 2017-08-11 2020-06-09 Micron Technology, Inc. Charge trap structure with barrier to blocking region
US10164009B1 (en) * 2017-08-11 2018-12-25 Micron Technology, Inc. Memory device including voids between control gates
US10453855B2 (en) 2017-08-11 2019-10-22 Micron Technology, Inc. Void formation in charge trap structures
KR102388313B1 (ko) 2017-11-27 2022-04-19 삼성전자주식회사 수직형 반도체 소자 및 이의 제조 방법
US10497715B2 (en) * 2017-12-27 2019-12-03 Micron Technology, Inc. Memory arrays
US10903221B2 (en) 2017-12-27 2021-01-26 Micron Technology, Inc. Memory cells and memory arrays
US10438962B2 (en) * 2017-12-27 2019-10-08 Micron Technology, Inc. Memory arrays, and methods of forming memory arrays
KR102518371B1 (ko) * 2018-02-02 2023-04-05 삼성전자주식회사 수직형 메모리 장치
KR102664686B1 (ko) * 2018-10-22 2024-05-08 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
US10937798B2 (en) * 2018-11-02 2021-03-02 Micron Technology, Inc. Memory array and a method used in forming a memory array
EP3844814B1 (en) * 2018-11-22 2024-01-03 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and fabrication methods thereof
KR102611730B1 (ko) * 2018-11-22 2023-12-07 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 디바이스 및 그 제조 방법
US10748922B2 (en) * 2018-11-28 2020-08-18 Micron Technology, Inc. Memory arrays and methods used in forming a memory array
KR20200065688A (ko) 2018-11-30 2020-06-09 삼성전자주식회사 수직형 메모리 장치
JP7270740B2 (ja) 2018-12-20 2023-05-10 アプライド マテリアルズ インコーポレイテッド ３ｄｎａｎｄ応用のためのメモリセルの製造
US11189635B2 (en) 2019-04-01 2021-11-30 Applied Materials, Inc. 3D-NAND mold
KR20210014440A (ko) 2019-07-30 2021-02-09 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
US11638377B2 (en) 2019-09-13 2023-04-25 Applied Materials, Inc. Self-aligned select gate cut for 3D NAND
KR20210043235A (ko) * 2019-10-11 2021-04-21 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작 방법
US11587796B2 (en) 2020-01-23 2023-02-21 Applied Materials, Inc. 3D-NAND memory cell structure
WO2021189286A1 (en) * 2020-03-25 2021-09-30 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device and method for manufacturing the same
US20210327891A1 (en) * 2020-04-16 2021-10-21 Applied Materials, Inc. Stack for 3d-nand memory cell
US11930637B2 (en) 2020-06-19 2024-03-12 Applied Materials, Inc. Confined charge trap layer
US20220336487A1 (en) * 2021-04-19 2022-10-20 Micron Technology, Inc. Electronic devices comprising blocks with different memory cells, and related methods and systems
CN116234306B (zh) * 2022-05-31 2024-02-20 北京超弦存储器研究院 场效应管、存储器、存储器的制备方法及电子设备

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130248974A1 (en) 2012-03-21 2013-09-26 SanDisk Technologies, Inc. Compact three dimensional vertical nand and method of making thereof
US20150243675A1 (en) 2014-02-24 2015-08-27 Tai-Soo Lim Semiconductor memory device and method of fabricating the same

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101773044B1 (ko) * 2010-05-24 2017-09-01 삼성전자주식회사 비휘발성 메모리 소자 및 이의 제조 방법과, 이를 포함하는 메모리 모듈 및 시스템
US8455940B2 (en) * 2010-05-24 2013-06-04 Samsung Electronics Co., Ltd. Nonvolatile memory device, method of manufacturing the nonvolatile memory device, and memory module and system including the nonvolatile memory device
US9159739B2 (en) 2010-06-30 2015-10-13 Sandisk Technologies Inc. Floating gate ultrahigh density vertical NAND flash memory
KR20120007838A (ko) * 2010-07-15 2012-01-25 삼성전자주식회사 수직형 비휘발성 메모리 소자 및 그 제조방법
US20130341701A1 (en) 2010-10-18 2013-12-26 Imec Vertical Semiconductor Memory Device and Manufacturing Method Thereof
US8445347B2 (en) 2011-04-11 2013-05-21 Sandisk Technologies Inc. 3D vertical NAND and method of making thereof by front and back side processing
KR102031182B1 (ko) * 2011-11-29 2019-10-14 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법
KR20130066950A (ko) * 2011-12-13 2013-06-21 에스케이하이닉스 주식회사 3차원 불휘발성 메모리 소자와, 이를 포함하는 메모리 시스템과, 그 제조방법
KR20130072911A (ko) * 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
US8501609B2 (en) 2012-02-02 2013-08-06 Tower Semiconductor Ltd. Method for generating a three-dimensional NAND memory with mono-crystalline channels using sacrificial material
US8599616B2 (en) 2012-02-02 2013-12-03 Tower Semiconductor Ltd. Three-dimensional NAND memory with stacked mono-crystalline channels
US20130256777A1 (en) 2012-03-30 2013-10-03 Seagate Technology Llc Three dimensional floating gate nand memory
US8658499B2 (en) 2012-07-09 2014-02-25 Sandisk Technologies Inc. Three dimensional NAND device and method of charge trap layer separation and floating gate formation in the NAND device
US8946023B2 (en) 2013-03-12 2015-02-03 Sandisk Technologies Inc. Method of making a vertical NAND device using sequential etching of multilayer stacks
US9252151B2 (en) 2013-07-08 2016-02-02 Sandisk Technologies Inc. Three dimensional NAND device with birds beak containing floating gates and method of making thereof
US9356031B2 (en) * 2014-08-11 2016-05-31 Sandisk Technologies Inc. Three dimensional NAND string memory devices with voids enclosed between control gate electrodes
KR102300728B1 (ko) * 2014-10-14 2021-09-14 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130248974A1 (en) 2012-03-21 2013-09-26 SanDisk Technologies, Inc. Compact three dimensional vertical nand and method of making thereof
US20150243675A1 (en) 2014-02-24 2015-08-27 Tai-Soo Lim Semiconductor memory device and method of fabricating the same

Also Published As

Publication number Publication date
KR20170029795A (ko) 2017-03-16
US20170069637A1 (en) 2017-03-09
US9905568B2 (en) 2018-02-27

Similar Documents

Publication Publication Date Title
KR102413766B1 (ko) 비휘발성 메모리 장치 및 그의 제조 방법
US9646984B2 (en) Non-volatile memory device
US9202780B2 (en) Three dimensional semiconductor device including pads
JP6306844B2 (ja) ３次元半導体メモリ装置及びその製造方法
US8748966B2 (en) Three dimensional non-volatile memory device and method of manufacturing the same
US9209291B2 (en) Three-dimensional semiconductor device
US9691783B2 (en) Semiconductor device and method of manufacturing the same
US9263596B2 (en) Semiconductor device and method of manufacturing the same
US8987908B2 (en) Semiconductor memory device including a slit
US8878277B2 (en) 3D non-volatile memory device and method of manufacturing the same
US9111797B2 (en) 3-D nonvolatile memory device and method of manufacturing the same
KR20170096733A (ko) 반도체 장치 및 그 제조 방법
US9502332B2 (en) Nonvolatile memory device and a method for fabricating the same
US9640550B2 (en) Semiconductor device having three-dimensional structure and method of manufacturing the same
KR20150104817A (ko) 반도체 장치 및 그 제조 방법
KR20100053393A (ko) 비휘발성 메모리 장치의 제조 방법 및 이에 따라 제조된 비휘발성 메모리 장치
US20140042512A1 (en) Semiconductor device and method of manufacturing the same
US9287289B2 (en) Semiconductor device and method of manufacturing the same
KR20150067879A (ko) 반도체 장치 및 그 제조방법
KR20140020145A (ko) 불휘발성 메모리 소자의 제조방법
KR20170098616A (ko) 반도체 장치 및 그 제조 방법

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant