KR20170098616A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치는 제1 파이프 게이트; 상기 제1 파이프 게이트 상의 제2 파이프 게이트; 상기 제2 파이프 게이트 상의 적층물; 상기 제1 파이프 게이트 내의 제1 파이프 채널막 및 상기 적층물을 관통하고 상기 제1 파이프 채널막에 연결된 제1 셀 채널막들을 포함하는 제1 채널막; 상기 제2 파이프 게이트 내에 위치되고 하부면에 돌출부를 갖는 제2 파이프 채널막 및 상기 적층물을 관통하고 상기 제2 파이프 채널막에 연결된 제2 셀 채널막들을 포함하는 제2 채널막; 및 상기 적층물을 관통하고, 이웃한 제1 셀 채널막들의 사이에 위치된 슬릿 절연막을 포함한다.

Description

반도체 장치 및 그 제조 방법 {SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 전자 장치 및 그 제조 방법에 관한 것으로, 보다 상세히는 3차원 반도체 장치 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 기판 상에 단층으로 메모리 셀을 형성하는 2차원 비휘발성 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 기판 상에 수직으로 메모리 셀들을 적층하는 3차원 비휘발성 메모리 소자가 제안되고 있다.
3차원 비휘발성 메모리 소자는 교대로 적층된 층간절연막들 및 게이트 전극들, 이들을 관통하는 채널막들을 포함하며, 채널막들을 따라 메모리 셀들이 적층된다. 이러한 3차원 구조를 갖는 비휘발성 메모리 소자의 동작 신뢰성 향상을 위해, 다양한 구조 및 제조 방법들이 개발되고 있다.
본 발명의 일 실시예는 제조 공정이 용이하고 안정적인 구조 및 특성을 갖는 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치는 제1 파이프 게이트; 상기 제1 파이프 게이트 상의 제2 파이프 게이트; 상기 제2 파이프 게이트 상의 적층물; 상기 제1 파이프 게이트 내의 제1 파이프 채널막 및 상기 적층물을 관통하고 상기 제1 파이프 채널막에 연결된 제1 셀 채널막들을 포함하는 제1 채널막; 상기 제2 파이프 게이트 내에 위치되고 하부면에 돌출부를 갖는 제2 파이프 채널막 및 상기 적층물을 관통하고 상기 제2 파이프 채널막에 연결된 제2 셀 채널막들을 포함하는 제2 채널막; 및 상기 적층물을 관통하고, 이웃한 제1 셀 채널막들의 사이에 위치된 슬릿 절연막을 포함한다.
본 발명의 일 실시예에 따른 반도체 장치는 파이프 게이트; 상기 파이프 게이트 상에 적층된 소스 사이드 게이트 전극들; 상기 파이프 게이트 상에 적층된 드레인 사이드 게이트 전극들; 상기 파이프 게이트 내에 위치되고, 하부면에 돌출부를 포함하는 파이프 채널막; 상기 파이프 채널막과 연결되고 상기 소스 사이드 게이트 전극들을 관통하는 소스 사이드 채널막; 및 상기 파이프 채널막과 연결되고 상기 드레인 사이드 게이트 전극들을 관통하는 드레인 사이드 채널막을 포함한다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 제1 트렌치를 포함하는 제1 파이프 게이트를 형성하는 단계; 상기 제1 파이프 게이트 상에, 저면에 돌출부를 갖는 제2 트렌치를 포함하는 제2 파이프 게이트를 형성하는 단계; 상기 제2 파이프 게이트 상에 적층물을 형성하는 단계; 및 상기 적층물을 관통하는 슬릿을 형성하는 단계를 포함한다.
파이프 채널막이 하부면에 돌출부를 포함하므로, 슬릿이 파이프 채널막까지 확장되더라도 파이프 채널막을 완전히 관통하는 것을 방지할 수 있다. 따라서, 파이프 채널막이 단선되어 소스 사이드 채널막과 드레인 사이드 채널막의 연결이 끊어지는 것을 방지할 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 레이아웃이다.
도 2a 내지 도 4a는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 단면도이고, 도 2b 내지 도 4b는 본 발명의 일 실시예에 따른 파이프 채널막의 구조를 설명하기 위한 사시도이다.
도 5a 내지 도 5h는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 6 및 도 7은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 8 및 도 9는 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 레이아웃이다.
도 1a 및 도 1b를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 제1 채널막들(CH1) 및 제2 채널막들(CH2)을 포함한다. 제1 채널막들(CH1)은 제2 방향(Ⅱ-Ⅱ')으로 일정 거리 이격되어 일렬로 배열되고, 제2 채널막들(CH2)은 제2 방향(Ⅱ-Ⅱ')으로 일정 거리 이격되어 일렬로 배열된다.
제1 채널막들(CH1)은 제2 채널막들(CH2)에 비해 긴 길이(L1>L2)를 갖고, 제2 채널막들(CH2)은 제1 채널막들(CH1)의 상부에 위치된다. 예를 들어, 제1 채널막들(CH1)의 사이에 제2 채널막들(CH2)이 배열되거나, 제1 채널막들(CH1)과 제2 채널막들(CH2)이 일부만 중첩될 수 있다(도 1a 참조). 또는, 제2 채널막들(CH2)과 제1 채널막들(CH1)이 완전히 중첩되도록 배열될 수 있다(도 1b 참조).
각각의 제1 채널막들(CH1)은 제1 파이프 채널막(P1) 및 제1 파이프 채널막(P1)에 연결된 제1 셀 채널막들을 포함하고, 각각의 제2 채널막들(CH2)은 제2 파이프 채널막(P2) 및 제2 파이프 채널막(P2)에 연결된 제2 셀 채널막들을 포함한다. 여기서, 제1 및 제2 파이프 채널막들(P1, P2)은 파이프 트랜지스터의 채널막이고, 제1 및 제2 셀 채널막들은 적층된 메모리 셀들의 채널막일 수 있다. 예를 들어, 각각의 제1 채널막들(CH1)은 제1 파이프 채널막(P1), 제1 소스 사이드 채널막(S1) 및 제1 드레인 사이드 채널막(D1)을 포함한다. 또한, 각각의 제2 채널막들(CH2)은 제2 파이프 채널막(P2), 제2 소스 사이드 채널막(S2) 및 제2 드레인 사이드 채널막(D2)을 포함한다.
여기서, 제1 소스 사이드 채널막(S1) 및 제1 드레인 사이드 채널막(D1)은 파이프 채널막(P1)의 상부면으로부터 돌출될 수 있고, 제2 소스 사이드 채널막(S2) 및 제2 드레인 사이드 채널막(D2)은 제2 파이프 채널막(P2)의 상부면으로부터 돌출될 수 있다. 따라서, 각각의 제1 및 제2 채널막들(CH2)은 U형태를 가질 수 있다.
제1 드레인 사이드 채널막, 제2 드레인 사이드 채널막, 제2 소스 사이드 채널막 및 제1 소스 사이드 채널막이 제1 방향(I-I')을 따라 차례로 배열된다. 예를 들어, 제1 드레인 사이드 채널막, 제2 드레인 사이드 채널막, 제2 소스 사이드 채널막 및 제1 소스 사이드 채널막이 지그재그 형태로 배열되거나(도 1a 참조), 일렬로 정렬되어 배열될 수 있다(도 1b 참조).
슬릿 절연막(SLI)은 제1 방향(I-I')으로 이웃한 제2 드레인 사이드 채널막(D2)과 제2 소스 사이드 채널막(S2)의 사이에 위치되고, 제2 방향(Ⅱ-Ⅱ')으로 확장될 수 있다.
한편, 본 실시예에서는 반도체 장치가 상하로 적층된 제1 채널막(CH1) 및 제2 채널막(CH2)을 포함하는 경우에 대해 설명하였으나, 반도체 장치가 제1 채널막(CH1)은 포함하지 않고 돌출부를 포함하는 제2 채널막(CH2)만 포함하는 것도 가능하다.
도 2a 내지 도 4a는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 단면도이고, 도 2b 내지 도 4b는 본 발명의 일 실시예에 따른 파이프 채널막의 구조를 설명하기 위한 사시도이다.
본 발명의 일 실시예에 따른 반도체 장치는 차례로 적층된 제1 파이프 게이트(PG1) 및 제2 파이프 게이트(PG2)을 포함한다. 제1 파이프 게이트(PG1) 및 제2 파이프 게이트(PG2)는 폴리실리콘, 텅스텐 등의 도전물을 포함할 수 있다. 제1 파이프 게이트(PG1)와 제2 파이프 게이트(PG2)의 사이에는 제1 절연막(IL1)이 개재될 수 있으며, 제1 절연막(IL1)에 의해 제1 파이프 게이트(PG1)와 제2 파이프 게이트(PG2)가 상호 절연될 수 있다.
제2 파이프 게이트(PG2) 상에 소스 사이드 적층물(S_ST) 및 드레인 사이드 적층물(D_ST)가 위치된다. 예를 들어, 소스 사이드 적층물들(S_ST)과 드레인 사이드 적층물들(DST)이 교대로 배열될 수 있다. 여기서, 소스 사이드 적층물(S_ST)은 교대로 적층된 소스 사이드 게이트 전극들(SSG) 및 제2 절연막들(IL2)을 포함할 수 있고, 드레인 사이드 적층물(D_ST)은 교대로 적층된 드레인 사이드 게이트 전극들(DSG) 및 제2 절연막들(IL2)을 포함할 수 있다.
또한, 슬릿 절연막(SLI)이 이웃한 소스 사이드 적층물(S_ST)과 드레인 사이드 적층물(D_ST)의 사이에 위치된다. 따라서, 동일한 레벨에 위치된 소스 사이드 게이트전극(SSG)과 드레인 사이드 게이트전극(DSG)이 슬릿 절연막(SLI)에 의해 상호 절연될 수 있다.
제1 채널막(CH1)은 제1 파이프 채널막(P1), 제1 소스 사이드 채널막(S1) 및 제1 드레인 사이드 채널막(D1)을 포함하고, U 형태를 가질 수 있다. 제2 채널막(CH2)은 제2 파이프 채널막(P2), 제2 소스 사이드 채널막(S2) 및 제2 드레인 사이드 채널막(D2)을 포하고, U 형태를 가질 수 있다.
제1 파이프 채널막(P1)은 제1 파이프 게이트(PG1) 내에 위치되고, 제1 소스 사이드 채널막(S1)은 절연막(IL), 제2 파이프 게이트(PG2) 및 소스 사이드 적층물(S_ST)을 관통하고, 제1 드레인 사이드 채널막(D1)은 절연막(IL), 제2 파이프 게이트(PG2) 및 드레인 사이드 적층물(D_ST)을 관통할 수 있다. 제2 파이프 채널막(P2)은 제2 파이프 게이트(PG2) 내에 위치되고, 제2 소스 사이드 채널막(S2)은 제2 파이프 게이트(PG2) 및 소스 사이드 적층물(S_ST)을 관통하고, 제1 드레인 사이드 채널막(D1)은 제2 파이프 게이트(PG2) 및 드레인 사이드 적층물(D_ST)을 관통할 수 있다.
상하로 적층된 제1 및 제2 채널막들(CH2)의 제1 및 제2 소스 사이드 채널막들(S1, S2)은 하나의 소스 사이드 적층물(S_ST)을 관통할 수 있고, 상하로 적층된 제1 및 제2 채널막들(CH2)의 제1 및 제2 드레인 사이드 채널막들(D1, D2)은 하나의 드레인 사이드 적층물(S_ST)을 관통할 수 있다.
반도체 장치는 제1 채널막(CH1)을 감싸는 제1 메모리막(M1) 및 제2 채널막(CH2)을 감싸는 제2 메모리막(M2)을 더 포함할 수 있다. 각각의 제1 및 제2 메모리막(M1, M2)은 터널절연막, 데이터 저장막 및 전하차단막을 포함할 수 있고, 데이터 저장막은 폴리실리콘 등의 플로팅 게이트, 질화물 등의 전하트랩물질, 상변화물질, 나노 닷 등을 포함할 수 있다.
또한, 각각의 제1 및 제2 채널막들(CH1, CH2)은 중심 영역까지 완전히 채워진 구조를 갖거나, 중심 영역이 오픈되고 오픈된 중심 영역에 갭필 절연막(GI)이 채워진 구조를 가질 수 있다. 참고로, 설명의 편의를 위해, 각 번호의 a도에는 갭필 절연막(GI)을 도시하지 않았으나, 각 번호의 b도에 도시된 바와 같이 제1 및 제2 채널막들(CH1, CH2) 내에 갭필 절연막(GI)이 형성될 수 있다.
도 2a 및 도 2b를 참조하면, 제2 파이프 채널막(P2)은 바디부(BP) 및 바디부의 하부면으로부터 돌출된 돌출부(PP)를 포함할 수 있다. 예를 들어, 제2 파이프 채널막(P2)은 T 형태의 단면을 갖는다. 또한, 슬릿 절연막(SLI)이 제2 파이프 게이트(PG2)를 일부 관통한다. 따라서, 제2 파이프 게이트(PG2)이 상부면에 형성된 홈을 포함할 수 있고, 홈 내에는 슬릿 절연막(SLI)이 채워질 수 있다.
도 3a 및 도 3b를 참조하면, 슬릿 절연막(SLI)이 제2 파이프 채널막(P2)을 일부 관통한다. 예를 들어, 슬릿 절연막(SLI)은 제2 파이프 채널막(P2)의 바디부(BP)를 일부 관통한다. 이러한 경우, 제2 파이프 채널막(P2)의 상부면에 홈(H)이 형성되고, 제2 파이프 채널막(P2) 내의 갭필 절연막(GI)이 노출될 수 있다. 또한, 홈(H) 내에는 슬릿 절연막(SLI)이 채워질 수 있다.
도 4a 및 도 4b를 참조하면, 슬릿 절연막(SLI)이 제2 파이프 채널막(P2)을 일부 관통한다. 예를 들어, 슬릿 절연막(SLI)은 제2 파이프 채널막(P2)의 바디부(BP)를 완전히 관통하고 돌출부(PP)를 일부 관통한다. 이러한 경우, 제2 파이프 채널막(P2)의 상부면에 홈(H)이 형성되고, 홈(H) 내에는 슬릿 절연막(SLI)이 채워질 수 있다.
만약, 제2 파이프 채널막(P2)이 돌출부(PP)를 포함하지 않는다면, 슬릿 절연막(SLI)이 제2 파이프 채널막(P2)을 완전히 관통하여 제2 소스 사이드 채널막(S2)과 제2 드레인 사이드 채널막(D2)이 연결되지 않게 된다. 반면에, 전술한 바와 같은 구조에 따르면, 슬릿절연막(SLI)이 소스 사이드 및 드레인 사이드 적층물(S_ST, D_ST)의 하부로 돌출되어 제2 파이프 채널막(P2)까지 확장되더라도, 돌출부(PP)에 의해 마진을 확보할 수 있다. 따라서, 제2 파이프 채널막(P2)이 단선되는 것을 방지할 수 있다. 특히, 돌출부(PP)가 슬릿 절연막(SLI)에 비해 넓은 폭(W2>W1)을 가지므로, 슬릿 절연막(SLI)이 돌출부(PP)까지 확장되더라도 연결 상태를 유지할 수 있다.
도 5a 내지 도 5h는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 5a를 참조하면, 제1 파이프 게이트(21) 내에 제1 트렌치(T1)를 형성한 후, 제1 트렌치(T1) 내에 제1 희생막(22)을 형성한다. 여기서, 제1 파이프 게이트(21)는 폴리실리콘, 텅스텐 등의 도전물을 포함할 수 있다. 제1 희생막(22)은 제1 파이프 게이트(21)에 대해 식각 선택비가 높은 물질을 포함할 수 있으며, 티타늄 질화물(TiN)을 포함할 수 있다. 제1 트렌치(T1)은 제1 파이프 채널막을 형성하기 위한 것으로, 사각형, 사다리꼴 등의 단면을 가질 수 있다.
이어서, 제1 파이프 게이트(21) 상에 절연막(23) 및 제2 파이프 게이트(24)를 차례로 형성한다. 여기서, 절연막(23)은 산화물을 포함할 수 있다. 제2 파이프 게이트(24)는 폴리실리콘, 텅스텐 등의 도전물을 포함할 수 있다.
도 5b를 참조하면, 제2 파이프 게이트(24) 상에 제1 폭(W3)의 제1 개구부(OP1)를 포함하는 제1 마스크 패턴(25)을 형성한다. 이어서, 제1 마스크 패턴(25)을 식각 베리어로 제2 파이프 게이트(24)의 일부를 1차 식각한다.
도 5c를 참조하면, 제1 마스크 패턴(25)을 축소시켜 제1 폭(W3)의 제1 개구부(OP1)를 제2 폭(W4)의 제2 개구부(OP2)로 확장시킨다. 예를 들어, 제1 마스크 패턴(25)을 등방성 식각하여, 제1 개구부(OP1)를 제2 개구부(OP2)로 확장시킬 수 있다.
이어서, 축소된 제1 마스크 패턴(25A)을 식각 베리어로 제2 파이프 게이트(24)의 일부를 2차 식각하여 제2 트렌치(T2)를 형성한다. 이때, 1차 식각에 의해 형성된 트렌치가 제2 개구부(OP2)를 통해 노출된 상태에서 식각 공정을 실시하므로, 하부면에 돌출부를 포함하는 제2 트렌치(T2)가 형성된다. 제2 트렌치(T2)는 T 형태의 단면을 가질 수 있다.
도 5d를 참조하면, 제2 트렌치(T2) 내에 제2 희생막(26)을 형성한다. 제2 희생막(26)은 제2 파이프 게이트(24)에 대해 식각 선택비가 높은 물질을 포함할 수 있으며, 티타늄 질화물(TiN)을 포함할 수 있다. 이어서, 제2 파이프 게이트(24) 상에 캡핑막(27)을 형성한다. 캡핑막(27)은 폴리실리콘, 텅스텐 등의 도전성 물질을 포함할 수 있고, 제2 파이프 게이트(24)와 전기적으로 연결될 수 있다. 따라서, 캡핑막(27)은 후속 슬릿 형성 공정시 식각 정지막으로 사용될 수 있고, 제2 파이프 게이트(24)의 일부로 사용될 수 있다.
이어서, 캡핑막(27) 상에 적층물(ST)을 형성한다. 적층물(ST)은 교대로 적층된 제1 물질막들(28) 및 제2 물질막들(29)을 포함할 수 있다. 여기서, 제1 물질막들(28)은 메모리 셀 또는 선택 트랜지스터의 게이트 전극을 형성하기 위한 것이고, 제2 물질막들(29)은 적층된 게이트 전극들을 상호 절연시키기 위한 것이다. 예를 들어, 제1 물질막들(28)은 질화물 등을 포함하는 희생막으로 형성되고, 제2 물질막들(29)은 산화물 등을 포함하는 절연막으로 형성될 수 있다. 또는, 제1 물질막들(28)은 폴리실리콘, 텅스텐 등을 포함하는 도전막으로 형성되고, 제2 물질막들(29)은 산화물 등을 포함하는 절연막으로 형성될 수 있다. 또는, 제1 물질막들(28)은 도프드 폴리실리콘 등을 포함하는 도전막으로 형성되고, 제2 물질막들(29)은 언도프드 폴리실리콘 등을 포함하는 희생막으로 형성될 수 있다. 본 실시예에서는 제1 물질막들(28)이 희생막이고 제2 물질막들(29)이 절연막인 경우에 대해 설명하도록 한다.
도 5e를 참조하면, 적층물(ST) 및 캡핑막(27)을 관통하고 제1 트렌치(T1)와 연결된 제1 홀들(H1) 및 적층물(ST) 및 캡핑막(27)을 관통하고 제2 트렌치(T2)와 연결된 제2 홀들(H2)을 형성한다. 여기서, 제1 및 제2 홀들(H1, H2)은 원형, 타원형, 사각형, 다각형 등의 단면을 가질 수 있다.
이어서, 제1 홀들(H1)을 통해 제1 희생막(22)을 제거하고, 제2 홀들(H2)을 통해 제2 희생막(26)을 제거한다. 이로써, U형태를 갖고 상하로 적층된 개구부들이 형성된다.
도 5f를 참조하면, 제1 트렌치(T1) 및 제1 홀들(H1) 내에 제1 메모리막(30A), 제1 채널막(31A) 및 제1 갭필 절연막(32A)을 형성한다. 또한, 제2 트렌치(T2) 및 제2 홀들(H2) 내에 제2 메모리막(30B), 제2 채널막(31B) 및 제2 갭필 절연막(32B)을 형성한다. 여기서, 제2 메모리막(30B), 제2 채널막(31B) 및 제2 갭필 절연막(32B)은 제2 트렌치(T2)의 내면을 따라 형성되므로, 제2 채널막(31B)은 하부면에 돌출부를 갖게 된다.
도 5g를 참조하면, 적층물(ST)을 관통하는 슬릿(SL)을 형성한다. 슬릿(SL)은 이웃한 제2 홀(H2)들의 사이에 위치될 수 있다. 또한, 슬릿(SL)은 제2 트렌치(T2)의 돌출부의 상부에 위치되고, 슬릿(SL)과 돌출부가 적층 방향으로 중첩될 수 있다. 따라서, 오버 식각으로 인해 슬릿(SL)이 제2 트렌치(T2)까지 확장되더라도, 슬릿(SL)이 제2 트렌치(T2)를 완전히 관통하는 것을 방지할 수 있다. 즉, 제2 채널막(31B)이 컷팅되어 슬릿(SL)의 좌우로 분리되는 것을 방지할 수 있다.
도 5h를 참조하면, 슬릿(SL)을 통해 제1 물질막들(28)을 제거한 후, 제1 물질막들(28)이 제거된 영역에 도전막들(33)을 형성한다. 도전막들(33)은 폴리실리콘, 텅스텐 등을 포함할 수 있다. 여기서, 도전막들(33)은 메모리 셀 또는 선택 트랜지스터의 게이트 전극일 수 있다. 이어서, 슬릿(SL) 내에 슬릿 절연막(34)을 형성한다.
한편, 슬릿(SL) 형성 이후의 공정은 제1 및 제2 물질막들(28, 29)의 물성에 따라 변경될 수 있다. 예를 들어, 제1 물질막들(28)이 도전막으로 형성되고 제2 물질막들(29)이 절연막으로 형성되면, 슬릿(SL)을 통해 노출된 제1 물질막들(28)을 실리사이드화한 후에 슬릿 절연막(34)을 형성한다. 또한, 제1 물질막들(28)이 도전막으로 형성되고 제2 물질막들(29)이 희생막으로 형성되면, 슬릿(SL)을 통해 제2 물질막들(29)을 절연막들로 대체한다.
도 6은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 6을 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 메모리 장치(1200)와 컨트롤러(1100)를 포함한다.
메모리 장치(1200)는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태를 갖는 데이터 정보를 저장하는데 사용된다. 메모리 장치(1200)는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 5h을 참조하여 설명된 구조를 포함할 수 있다. 또한, 메모리 장치(1200)는 제1 파이프 게이트; 상기 제1 파이프 게이트 상의 제2 파이프 게이트; 상기 제2 파이프 게이트 상의 적층물; 상기 제1 파이프 게이트 내의 제1 파이프 채널막 및 상기 적층물을 관통하고 상기 제1 파이프 채널막에 연결된 제1 셀 채널막들을 포함하는 제1 채널막; 상기 제2 파이프 게이트 내에 위치되고 하부면에 돌출부를 갖는 제2 파이프 채널막 및 상기 적층물을 관통하고 상기 제2 파이프 채널막에 연결된 제2 셀 채널막들을 포함하는 제2 채널막; 및 상기 적층물을 관통하고, 이웃한 제1 셀 채널막들의 사이에 위치된 슬릿 절연막을 포함하도록 구성된다. 메모리 장치(1200)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
컨트롤러(1100)는 호스트 및 메모리 장치(1200)에 연결되며, 호스트로부터의 요청에 응답하여 메모리 장치(1200)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 메모리 장치(1200)의 읽기, 쓰기, 소거, 배경(background) 동작 등을 제어하도록 구성된다.
컨트롤러(1100)는 RAM(Random Access Memory; 1110), CPU(Central Processing Unit; 1120), 호스트 인터페이스(Host Interface; 1130), ECC 회로(Error Correction Code Circuit; 1140), 메모리 인터페이스(Memory Interface; 1150) 등을 포함한다.
여기서, RAM(1110)은 CPU(1120) 의 동작 메모리, 메모리 장치(1200)와 호스트 간의 캐시 메모리, 메모리 장치(1200)와 호스트 간의 버퍼 메모리 등으로 사용될 수 있다. 참고로, RAM(1110)은 SRAM(Static Random Access Memory), ROM(Read Only Memory) 등으로 대체될 수 있다.
CPU(1120)는 컨트롤러(1100)의 전반적인 동작을 제어하도록 구성된다. 예를 들어, CPU(1120)는 RAM(1110)에 저장된 플래시 변환 계층(Flash Translation Layer; FTL)과 같은 펌웨어를 운용하도록 구성된다.
호스트 인터페이스(1130)는 호스트와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 컨트롤러(1100)는 USB(Universal Serial Bus) 프로토콜, MMC(MultiMedia Card) 프로토콜, PCI(Peripheral Component Interconnection)프로토콜, PCI-E(PCI-Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜, 프라이빗(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신한다.
ECC 회로(1140)는 오류 정정 코드(ECC)를 이용하여 메모리 장치(1200)로부터 리드된 데이터에 포함된 오류를 검출하고, 정정하도록 구성된다.
메모리 인터페이스(1150)는 메모리 장치(1200)와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 메모리 인터페이스(1150)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
참고로, 컨트롤러(1100)는 데이터를 임시 저장하기 위한 버퍼 메모리(미도시됨)를 더 포함할 수 있다. 여기서, 버퍼 메모리는 호스트 인터페이스(1130)를 통해 외부로 전달되는 데이터를 임시 저장하거나, 메모리 인터페이스(1150)를 통해 메모리 장치(1200)로부터 전달되는 데이터를 임시로 저장하는데 사용될 수 있다. 또한, 컨트롤러(1100)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM을 더 포함할 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 안정된 구조 및 특성을 갖는 메모리 장치(1200)를 포함하므로, 메모리 시스템(1000)의 특성 또한 향상시킬 수 있다.
도 7은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 7에 도시된 바와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 메모리 장치(1200')와 컨트롤러(1100)를 포함한다. 또한, 컨트롤러(1100)는 RAM(1110), CPU(1120), 호스트 인터페이스(1130), ECC 회로(1140), 메모리 인터페이스(1150) 등을 포함한다.
메모리 장치(1200')는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 5h을 참조하여 설명된 메모리 스트링을 포함할 수 있다. 또한, 메모리 장치(1200')는 제1 파이프 게이트; 상기 제1 파이프 게이트 상의 제2 파이프 게이트; 상기 제2 파이프 게이트 상의 적층물; 상기 제1 파이프 게이트 내의 제1 파이프 채널막 및 상기 적층물을 관통하고 상기 제1 파이프 채널막에 연결된 제1 셀 채널막들을 포함하는 제1 채널막; 상기 제2 파이프 게이트 내에 위치되고 하부면에 돌출부를 갖는 제2 파이프 채널막 및 상기 적층물을 관통하고 상기 제2 파이프 채널막에 연결된 제2 셀 채널막들을 포함하는 제2 채널막; 및 상기 적층물을 관통하고, 이웃한 제1 셀 채널막들의 사이에 위치된 슬릿 절연막을 포함하도록 구성된다. 메모리 장치(1200')의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(1200')는 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 복수의 메모리 칩들은 복수의 그룹들로 분할되며, 복수의 그룹들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(1100)와 통신하도록 구성된다. 또한, 하나의 그룹에 속한 메모리 칩들은 공통 채널을 통해 컨트롤러(1100)와 통신하도록 구성된다. 참고로, 하나의 채널에 하나의 메모리 칩이 연결되도록 메모리 시스템(1000')이 변형되는 것도 가능하다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 안정된 구조 및 특성을 갖는 메모리 장치(1200')를 포함하므로, 메모리 시스템(1000')의 특성 또한 향상시킬 수 있다. 특히, 메모리 장치(1200')를 멀티-칩 패키지로 구성함으로써, 메모리 시스템(1000')의 데이터 저장 용량을 증가시키고, 구동 속도를 향상시킬 수 있다.
도 8은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 8에 도시된 바와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 메모리 장치(2100), CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500), 시스템 버스(2600) 등을 포함한다.
메모리 장치(2100)는 유저 인터페이스(2400)를 통해 제공된 데이터, CPU(2200)에 의해 처리된 데이터 등을 저장한다. 또한, 메모리 장치(2100)은 시스템 버스(2600)를 통해 CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500) 등에 전기적으로 연결된다. 예를 들어, 메모리 장치(2100)는 컨트롤러(미도시됨)를 통해 시스템 버스(2600)에 연결되거나, 시스템 버스(2600)에 직접 연결될 수 있다. 메모리 장치(2100)가 시스템 버스(2600)에 직접 연결되는 경우, 컨트롤러의 기능은 CPU(2200), RAM(2300) 등에 의해 수행될 수 있다.
여기서, 메모리 장치(2100)는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 5h을 참조하여 설명된 메모리 스트링을 포함할 수 있다. 또한, 메모리 장치(2100)는 제1 파이프 게이트; 상기 제1 파이프 게이트 상의 제2 파이프 게이트; 상기 제2 파이프 게이트 상의 적층물; 상기 제1 파이프 게이트 내의 제1 파이프 채널막 및 상기 적층물을 관통하고 상기 제1 파이프 채널막에 연결된 제1 셀 채널막들을 포함하는 제1 채널막; 상기 제2 파이프 게이트 내에 위치되고 하부면에 돌출부를 갖는 제2 파이프 채널막 및 상기 적층물을 관통하고 상기 제2 파이프 채널막에 연결된 제2 셀 채널막들을 포함하는 제2 채널막; 및 상기 적층물을 관통하고, 이웃한 제1 셀 채널막들의 사이에 위치된 슬릿 절연막을 포함하도록 구성된다. 메모리 장치(2100)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(2100)은 도 7을 참조하여 설명한 바와 같이 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
이와 같은 구성을 갖는 컴퓨팅 시스템(2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(Portable Multimedia Player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치 등일 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 안정된 구조 및 특성을 갖는 메모리 장치(2100)를 포함하므로, 컴퓨팅 시스템(2000)의 특성 또한 향상시킬 수 있다.
도 9는 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 9에 도시된 바와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 운영 체제(3200), 어플리케이션(3100), 파일 시스템(3300), 변환 계층(3400) 등을 포함하는 소프트웨어 계층을 포함한다. 또한, 컴퓨팅 시스템(3000)은 메모리 장치(3500) 등의 하드웨어 계층을 포함한다.
운영 체제(3200)는 컴퓨팅 시스템(3000)의 소프트웨어, 하드웨어 자원 등을 관리하기 위한 것으로, 중앙처리장치의 프로그램 실행을 제어할 수 있다. 어플리케이션(3100)은 컴퓨팅 시스템(3000)에서 실시되는 다양한 응용 프로그램으로, 운영 체제(3200)에 의해 실행되는 유틸리티일 수 있다.
파일 시스템(3300)은 컴퓨팅 시스템(3000)에 존재하는 데이터, 파일 등을 관리하기 위한 논리적인 구조를 의미하며, 규칙에 따라 메모리 장치(3500) 등에 저장할 파일 또는 데이터를 조직화한다. 파일 시스템(3300)은 컴퓨팅 시스템(3000)에서 사용되는 운영 체제(3200)에 따라 결정될 수 있다. 예를 들어, 운영 체제(3200)가 마이크로소프트(Microsoft)사의 윈도우즈(Windows) 계열인 경우, 파일 시스템(3300)은 FAT(File Allocation Table), NTFS(NT file system) 등일 수 있다. 또한, 운영 체제(3200)가 유닉스/리눅스(Unix/Linux) 계열인 경우, 파일 시스템(3300)은 EXT(extended file system), UFS(Unix File System), JFS(Journaling File System) 등일 수 있다.
본 도면에서는 운영 체제(3200), 어플리케이션(3100) 및 파일 시스템(3300)을 별도의 블록으로 도시하였으나, 어플리케이션(3100) 및 파일 시스템(3300)은 운영 체제(3200) 내에 포함된 것일 수 있다.
변환 계층(Translation Layer; 3400)은 파일 시스템(3300)으로부터의 요청에 응답하여 메모리 장치(3500)에 적합한 형태로 어드레스를 변환한다. 예를 들어, 변환 계층(3400)은 파일 시스템(3300)이 생성한 로직 어드레스를 메모리 장치(3500)의 피지컬 어드레스로 변환한다. 여기서, 로직 어드레스와 피지컬 어드레스의 맵핑 정보는 어드레스 변환 테이블(address translation table)로 저장될 수 있다. 예를 들어, 변환 계층(3400)은 플래시 변환 계층(Flash Translation Layer; FTL), 유니버설 플래시 스토리지 링크 계층(Universal Flash Storage Link Layer, ULL) 등일 수 있다.
메모리 장치(3500)는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 5h을 참조하여 설명된 메모리 스트링을 포함할 수 있다. 또한, 메모리 장치(3500)는 제1 파이프 게이트; 상기 제1 파이프 게이트 상의 제2 파이프 게이트; 상기 제2 파이프 게이트 상의 적층물; 상기 제1 파이프 게이트 내의 제1 파이프 채널막 및 상기 적층물을 관통하고 상기 제1 파이프 채널막에 연결된 제1 셀 채널막들을 포함하는 제1 채널막; 상기 제2 파이프 게이트 내에 위치되고 저면에 돌출부를 갖는 제2 파이프 채널막 및 상기 적층물을 관통하고 상기 제2 파이프 채널막에 연결된 제2 셀 채널막들을 포함하는 제2 채널막; 및 상기 적층물을 관통하고, 이웃한 제1 셀 채널막들의 사이에 위치된 슬릿 절연막을 포함하도록 구성된다. 메모리 장치(3500)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
이러한 구성을 갖는 컴퓨팅 시스템(3000)은 상위 레벨 영역에서 수행되는 운영체제 계층과 하위 레벨 영역에서 수행되는 컨트롤러 계층으로 구분될 수 있다. 여기서, 어플리케이션(3100), 운영 체제(3200) 및 파일 시스템(3300)은 운영 체제 계층에 포함되며, 컴퓨팅 시스템(3000)의 동작 메모리에 의해 구동될 수 있다. 또한, 변환 계층(3400)은 운영 체제 계층에 포함되거나, 컨트롤러 계층에 포함될 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 안정된 구조 및 특성을 갖는 메모리 장치(3500)를 포함하므로, 컴퓨팅 시스템(3000)의 특성 또한 향상시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
21: 제1 파이프 게이트 22: 제1 희생막
23: 절연막 24: 제2 파이프 게이트
25: 마스크 패턴 26: 제2 희생막
27: 캡핑막 28: 제1 물질막
29: 제2 물질막 30A, 30B: 제1 및 제2 메모리막
31A, 31B: 제1 및 제2 채널막
32A, 32B: 제1 및 제2 갭필 절연막
33: 도전막 34: 슬릿 절연막

Claims (25)

  1. 제1 파이프 게이트;
    상기 제1 파이프 게이트 상의 제2 파이프 게이트;
    상기 제2 파이프 게이트 상의 적층물;
    상기 제1 파이프 게이트 내의 제1 파이프 채널막 및 상기 적층물을 관통하고 상기 제1 파이프 채널막에 연결된 제1 셀 채널막들을 포함하는 제1 채널막;
    상기 제2 파이프 게이트 내에 위치되고 하부면에 돌출부를 갖는 제2 파이프 채널막 및 상기 적층물을 관통하고 상기 제2 파이프 채널막에 연결된 제2 셀 채널막들을 포함하는 제2 채널막; 및
    상기 적층물을 관통하고, 이웃한 제1 셀 채널막들의 사이에 위치된 슬릿 절연막
    을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 슬릿 절연막은 상기 제2 파이프 채널막을 일부 관통하는
    반도체 장치.
  3. 제1항에 있어서,
    상기 제2 파이프 채널막은 T 형태의 단면을 갖는
    반도체 장치.
  4. 제1항에 있어서,
    상기 제2 파이프 채널막은 바디부 및 상기 바디부의 하부면으로부터 돌출된 상기 돌출부를 포함하는
    반도체 장치.
  5. 제4항에 있어서,
    상기 슬릿 절연막은 상기 바디부까지 확장된
    반도체 장치.
  6. 제4항에 있어서,
    상기 슬릿 절연막은 상기 돌출부까지 확장된
    반도체 장치.
  7. 제1항에 있어서,
    상기 제2 파이프 채널막은 상부면에 홈을 포함하는
    반도체 장치.
  8. 제7항에 있어서,
    상기 슬릿 절연막이 상기 홈을 채우는
    반도체 장치.
  9. 제1항에 있어서,
    상기 제1 및 제2 채널막들은 U형태를 갖는
    반도체 장치.
  10. 제1항에 있어서,
    상기 제1 파이프 채널막, 상기 제2 파이프 채널막 및 상기 슬릿 절연막은 적층 방향으로 중첩된
    반도체 장치.
  11. 파이프 게이트;
    상기 파이프 게이트 상에 적층된 소스 사이드 게이트 전극들;
    상기 파이프 게이트 상에 적층된 드레인 사이드 게이트 전극들;
    상기 파이프 게이트 내에 위치되고, 하부면에 돌출부를 포함하는 파이프 채널막;
    상기 파이프 채널막과 연결되고 상기 소스 사이드 게이트 전극들을 관통하는 소스 사이드 채널막; 및
    상기 파이프 채널막과 연결되고 상기 드레인 사이드 게이트 전극들을 관통하는 드레인 사이드 채널막
    을 포함하는 반도체 장치.
  12. 제11항에 있어서,
    상기 소스 사이드 채널막과 상기 드레인 사이드 채널막의 사이에 위치되고, 상기 파이프 채널막을 일부 관통하는 슬릿 절연막
    을 더 포함하는 반도체 장치.
  13. 제12항에 있어서,
    상기 파이프 채널막은 상부면에 홈을 포함하고, 상기 슬릿 절연막으로 상기 홈이 채워진
    반도체 장치.
  14. 제11항에 있어서,
    상기 파이프 채널막은 바디부 및 상기 바디부의 하부면으로부터 돌출된 상기 돌출부를 포함하는
    반도체 장치.
  15. 제14항에 있어서,
    상기 파이프 채널막은 상부면에 홈을 포함하고, 상기 홈이 상기 바디부까지 확장된
    반도체 장치.
  16. 제14항에 있어서,
    상기 파이프 채널막은 상부면에 홈을 포함하고, 상기 홈이 상기 도출부까지 확장된
    반도체 장치.
  17. 제1 트렌치를 포함하는 제1 파이프 게이트를 형성하는 단계;
    상기 제1 파이프 게이트 상에, 저면에 돌출부를 갖는 제2 트렌치를 포함하는 제2 파이프 게이트를 형성하는 단계;
    상기 제2 파이프 게이트 상에 적층물을 형성하는 단계; 및
    상기 적층물을 관통하는 슬릿을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  18. 제17항에 있어서,
    상기 슬릿은 상기 제2 트렌치를 일부 관통하는
    반도체 장치의 제조 방법.
  19. 제17항에 있어서,
    상기 제2 트렌치는 T 형태의 단면을 갖는
    반도체 장치의 제조 방법.
  20. 제17항에 있어서,
    상기 제2 트렌치를 형성하는 단계는,
    개구부를 갖는 마스크 패턴을 식각베리어로 상기 제2 파이프 게이트를 일부 식각하는 단계;
    상기 개구부를 확장시키는 단계;
    상기 개구부가 확장된 마스크 패턴을 식각베리어로 상기 제2 파이프 게이트를 일부 식각하여 상기 제2 트렌치를 형성하는 단계를 포함하는
    반도체 장치의 제조 방법.
  21. 제17항에 있어서,
    상기 제1 트렌치 내에 제1 희생막을 형성하는 단계; 및
    상기 제2 트렌치 내에 제2 희생막을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  22. 제21항에 있어서,
    상기 적층물을 관통하고 상기 제1 트렌치와 연결된 제1 홀들을 형성하는 단계;
    상기 적층물을 관통하고 상기 제2 트렌치와 연결된 제2 홀들을 형성하는 단계;
    상기 제1 및 제2 홀들을 통해 상기 제1 및 제2 희생막들을 제거하는 단계;
    상기 제1 트렌치 및 상기 제1 홀들 내에 제1 채널막을 형성하는 단계; 및
    상기 제2 트렌치 및 상기 제2 홀들 내에 제2 채널막을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  23. 제22항에 있어서,
    상기 슬릿은 이웃한 제2 홀들의 사이에 위치된
    반도체 장치의 제조 방법.
  24. 제17항에 있어서,
    상기 적층물을 형성하는 단계는,
    제1 물질막들 및 제2 물질막들을 교대로 형성하는
    반도체 장치의 제조 방법.
  25. 제24항에 있어서,
    상기 슬릿을 통해 상기 제1 물질막들을 도전막들로 대체하는 단계; 및
    상기 슬릿 내에 슬릿 절연막을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
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