KR102518371B1 - 수직형 메모리 장치 - Google Patents

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Abstract

본 발명의 실시예에 따른 수직형 메모리 장치는, 셀 어레이 영역 및 상기 셀 어레이 영역에 인접한 연결 영역을 가지는 기판, 상기 기판의 상기 셀 어레이 영역 및 상기 연결 영역 상에 적층되고, 상기 연결 영역에서 계단 구조를 이루는 복수의 게이트 전극층들, 상기 셀 어레이 영역에 배치되며, 상기 복수의 게이트 전극층들을 관통하는 복수의 채널 구조체들, 상기 연결 영역에 배치되며, 상기 복수의 게이트 전극층들 중 적어도 하나를 관통하는 복수의 더미 채널 구조체들, 및 상기 셀 어레이 영역에서 상기 복수의 게이트 전극층들은 복수의 슬릿들을 포함한다.

Description

수직형 메모리 장치{VERTICAL-TYPE MEMORY DEVICE}
본 발명은 수직형 메모리 장치에 관한 것이다.
전자 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 전자 제품에 사용되는 반도체 메모리 소자의 집적도를 증가시킬 필요가 있다. 반도체 메모리 소자의 집적도를 향상시키기 위한 방법들 중 하나로서, 기존의 평면 트랜지스터 구조 대신 수직 트랜지스터 구조를 가지는 메모리 셀들이 적층된 수직형 메모리 장치가 제안되었다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는, 상단 워드라인과 하단 워드라인의 RC delay 차이가 개선된 수직형 메모리 장치를 제공하는 것이다.
본 발명의 예시적인 실시예에 따른 수직형 메모리 장치는, 셀 어레이 영역 및 상기 셀 어레이 영역에 인접한 연결 영역을 가지는 기판, 상기 기판의 상기 셀 어레이 영역 및 상기 연결 영역 상에 적층되고, 상기 연결 영역에서 계단 구조를 이루는 복수의 게이트 전극층들, 상기 셀 어레이 영역에 배치되며, 상기 복수의 게이트 전극층들을 관통하는 복수의 채널 구조체들, 상기 연결 영역에 배치되며, 상기 복수의 게이트 전극층들 중 적어도 하나를 관통하는 복수의 더미 채널 구조체들, 및 상기 셀 어레이 영역에서 상기 복수의 게이트 전극층들은 내부에 위치하는 복수의 슬릿들을 포함한다.
본 발명의 예시적인 실시예에 따른 수직형 메모리 장치는, 기판, 상기 기판 상에서 제1 방향으로 연장되는 제1 게이트 전극층 및 제2 게이트 전극층, 상기 제1 게이트 전극층 및 상기 제2 게이트 전극층을 관통하는 채널 구조체들, 및 상기 제1 게이트 전극층 내에 배치된 제1 슬릿 및 상기 제2 게이트 전극층 내에 배치된 제2 슬릿을 포함한다. 상기 제1 슬릿 및 상기 제2 슬릿은 상기 채널 구조체들 사이에 위치하고, 상기 제2 게이트 전극층은 상기 제1 게이트 전극층 상에 위치하고, 상기 제2 슬릿의 크기는 상기 제1 슬릿의 크기보다 클 수 있다.
본 발명의 예시적인 실시예에 따른 수직형 메모리 장치는 기판, 상기 기판 상에 적층되고, 상기 기판 상에서 제1 방향으로 연장되는 복수의 게이트 전극층들, 상기 복수의 게이트 전극층들을 관통하는 복수의 채널 구조체들, 및 상기 복수의 게이트 전극층들을 관통하고, 상기 제1 방향으로 연장되고, 상기 제1 방향에 수직한 제2 방향으로 이격되어 배치되는 분리 패턴들을 포함하고, 상기 복수의 게이트 전극층들은 상기 복수의 채널 구조체들 사이에 배치되는 복수의 슬릿들을 포함한다.
본 발명의 예시적인 실시예에 의하면, 상단 워드라인 내에 슬릿(slit)을 형성하여 상단 워드라인의 저항을 증가시킴으로써, 상단 워드라인과 하단 워드라인의 RC 지연(delay) 차이가 개선될 수 있다.
나아가, 상단 워드라인과 하단 워드라인의 RC 지연(delay) 차이를 개선함으로써, 프로그램 속도 및 소거 속도의 차이가 개선될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 예시적인 실시예들에 따른 수직형 메모리 장치의 개략적인 구성을 설명하기 위한 도면이다.
도 2는 도 1의 셀 어레이 영역(CAR)을 설명하기 위한 개념적인 회로도이다.
도 3은 본 발명의 예시적인 실시예에 따른 수직형 메모리 장치의 개략적인 평면도이다.
도 4는 도 3의 A 영역을 확대하여 도시한 도면이다.
도 5 및 도 6은 본 발명의 예시적인 실시예에 따른 수직형 메모리 장치의 개략적인 단면도들이다.
도 7은 예시적인 실시예에 따른 반도체 장치의 일 영역을 설명하기 위한 도면들이다.
도 8 및 도 9는 본 발명의 예시적인 실시예에 따른 수직형 메모리 장치의 개략적인 단면도들이다.
도 10은 발명의 예시적인 실시예에 따른 수직형 메모리 장치의 개략적인 평면도이다.
도 11a 내지 도 11f는 본 발명의 예시적인 실시예에 따른 수직형 메모리 장치의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다.
도 12는 예시적인 실시예에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 증착 공정에 대한 가스 주입 플로우 다이어그램이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 본 발명의 예시적인 실시예들에 따른 수직형 메모리 장치의 개략적인 구성을 설명하기 위한 도면이다.
도 1을 참조하면, 상기 수직형 메모리 장치는 셀 어레이 영역(CAR), 및 주변 회로 영역을 포함한다. 주변 회로 영역은 로우 디코더 영역들(ROW DCR), 페이지 버퍼 영역(PBR), 칼럼 디코더 영역(COL DCR), 및 제어 회로 영역(미도시)을 포함할 수 있다. 예시적인 실시예들에 따르면, 셀 어레이 영역(CAR)과 로우 디코더 영역들(ROW DCR) 사이에 연결 영역(CNR)이 배치될 수 있다.
셀 어레이 영역(CAR)에는 복수 개의 메모리 셀들로 구성된 메모리 셀 어레이가 배치된다. 예시적인 실시예들에서, 메모리 셀 어레이는 3차원적으로 배열된 메모리 셀들 및 메모리 셀들과 전기적으로 연결된 복수 개의 워드 라인들 및 비트 라인들을 포함한다.
로우 디코더 영역(ROW DCR)에는 메모리 셀 어레이의 워드라인들을 선택하는 로우 디코더가 배치되며, 연결 영역(CNR)에는 메모리 셀 어레이와 로우 디코더를 전기적으로 연결하는 콘택 플러그들 및 배선들을 포함하는 배선 구조체가 배치될 수 있다. 로우 디코더는 어드레스 정보에 따라, 메모리 셀 어레이의 워드 라인들 중 하나를 선택한다. 로우 디코더는 제어 회로의 제어 신호에 응답하여 워드라인 전압을 선택된 워드 라인 및 비선택된 워드라인들로 각각 제공할 수 있다.
페이지 버퍼 영역(PBR)에는 메모리 셀들에 저장된 정보를 판독하기 위한 페이지 버퍼가 배치될 수 있다. 페이지 버퍼는 동작 모드에 따라, 메모리 셀들에 저장될 데이터를 임시로 저장하거나, 메모리 셀들에 저장된 데이터를 감지할 수 있다. 페이지 버퍼는 프로그램 동작 모드시 기입 드라이버(write driver) 회로로 동작하며, 읽기 동작 모드시 감지 증폭기(sense amplifier) 회로로서 동작할 수 있다.
컬럼 디코더 영역(COL DCR)에는 메모리 설 어레이의 비트 라인들과 연결되는 컬럼 디코더가 배치된다. 컬럼 디코더는 페이지 버퍼와 외부 장치(예를 들면, 메모리 컨트롤러) 사이에 데이터 전송 경로를 제공할 수 있다.
셀 어레이 영역(CAR)은 복수 개의 셀 어레이 블록들(BLK)을 포함할 수 있다. 셀 어레이 블록들(BLK) 각각은 3차원적으로 배열된 메모리 셀들을 구성하기 위해 기판 상에 적층된 게이트 전극층들과, 채널 및 게이트 유전층을 포함하는 채널 구조체들을 포함할 수 있다. 셀 어레이 블록들(BLK) 각각은 메모리 셀들과 전기적으로 연결되는 비트 라인들을 포함할 수 있다.
도 2는 도 1의 셀 어레이 영역(CAR)을 설명하기 위한 개념적인 회로도이다.
도 2를 참조하면, 상기 메모리 셀 어레이는, 서로 직렬로 연결되는 메모리 셀들(MC), 메모리 셀들(MC)의 양단에 직렬로 연결되는 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST1, SST2)를 포함하는 복수의 메모리 셀 스트링들(S)을 포함할 수 있다. 복수의 메모리 셀 스트링들(S)은 각각의 비트 라인들(BL0-BL2)에 병렬로 연결될 수 있다. 복수의 메모리 셀 스트링들(S)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들(BL0-BL2)과 하나의 공통 소스 라인(CSL) 사이에 복수의 메모리 셀 스트링들(S)이 배치될 수 있다. 예시적인 실시예에서, 공통 소스 라인(CSL)은 복수 개가 2차원적으로 배열될 수도 있다.
서로 직렬로 연결되는 메모리 셀들(MC)은 상기 메모리 셀들(MC)을 선택하기 위한 워드 라인들(WL0-WLn)에 의해 제어될 수 있다. 각각의 메모리 셀들(MC)은 데이터 저장 요소를 포함할 수 있다. 공통 소스 라인(CSL)으로부터 실질적으로 동일한 거리에 배치되는 메모리 셀들(MC)의 게이트 전극들은, 워드 라인들(WL0-WLn) 중 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 또는, 메모리 셀들(MC)의 게이트 전극들이 공통 소스 라인들(CSL)으로부터 실질적으로 동일한 거리에 배치되더라도, 서로 다른 행 또는 열에 배치되는 게이트 전극들이 독립적으로 제어될 수도 있다.
접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 의해 제어되고, 공통 소스 라인(CSL)에 접속될 수 있다. 스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL1, SSL2)에 의해 제어되고, 비트 라인들(BL0-BL2)에 접속될 수 있다. 도 2에서는 서로 직렬로 연결되는 복수개의 메모리 셀들(MC)에 각각 하나의 접지 선택 트랜지스터(GST)와 두 개의 스트링 선택 트랜지스터들(SST1, SST2)이 연결되는 구조를 도시하였으나, 각각 하나의 접지 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST1, SST2)가 연결되거나, 복수의 접지 선택 트랜지스터(GST)가 연결될 수도 있다. 워드 라인들(WL0-WLn) 중 최상위 워드라인(WLn)과 스트링 선택 라인(SSL1, SSL2) 사이에 하나 이상의 더미 라인(DWL) 또는 버퍼 라인이 더 배치될 수 있다. 예시적인 실시예에서, 최하위 워드라인(WL0)과 접지 선택 라인(GSL) 사이에도 하나 이상의 더미 라인(DWL)이 배치될 수 있다.
스트링 선택 트랜지스터(SST1, SST2)에 스트링 선택 라인(SSL1, SSL2)을 통해 신호가 인가되면, 비트 라인(BL0, BL1, BL2)을 통해 인가되는 신호가 서로 직렬로 연결된 메모리 셀들(MC)에 전달됨으로써 데이터 읽기 및 쓰기 동작이 실행될 수 있다. 또한, 기판을 통해 소정의 소거 전압을 인가함으로써, 메모리 셀들(MC)에 기록된 데이터를 지우는 소거 동작이 실행될 수도 있다. 예시적인 실시예에서, 메모리 셀 어레이(20a)는 비트 라인(BL0-BL2)과 전기적으로 분리되는 적어도 하나의 더미 메모리 셀 스트링을 포함할 수도 있다.
도 3은 본 발명의 예시적인 실시예에 따른 수직형 메모리 장치(10)의 개략적인 평면도이다. 도 4는 도 3의 'A'영역을 확대하여 도시한 도면이다.
도 3 및 도 4를 참조하면, 예시적인 실시예에 따른 수직형 메모리 장치(10)는 메모리 셀들이 형성되는 셀 어레이 영역(CAR), 상기 메모리 셀들의 게이트 전극들을 배선들과 연결하기 위한 연결 영역(CNR)을 포함한다. 셀 어레이 영역(CAR)과 연결 영역(CNR)은 메모리 셀 영역을 구성할 수 있다.
셀 어레이 영역(CAR) 및 연결 영역(CNR)에는 제1 방향(D1)으로 연장되는 적층 구조체(GS)가 배치될 수 있다. 적층 구조체(GS)는 상기 기판 상에 교대로 적층된 복수의 게이트 전극층들과 복수의 몰드 절연층들을 포함할 수 있다. 적층 구조체(GS)는 복수의 분리 패턴들(180)에 의해 복수의 셀 어레이 블록들(BLK)로 분할될 수 있다. 복수의 분리 패턴들(180)은 셀 어레이 영역(CAR) 및 연결 영역(CNR)에서 제1 방향(D1)으로 연속적으로 연장될 수 있다. 복수의 분리 패턴들(180)은 상기 기판과 전기적으로 연결될 수 있다. 복수의 분리 패턴들(180)은 도전성 물질로 이루어질 수 있다. 예를 들어, 복수의 분리 패턴들(180)은 텅스텐, 구리, 티타늄, 알루미늄 등의 금속, 도핑된 반도체 물질, 도전성 금속 질화막 등의 도전성 물질 중 적어도 하나를 포함할 수 있다. 복수의 분리 패턴들(180)은 공통 소스 라인들일 수 있다. 복수의 분리 패턴들(180)은 적층 구조체(GS)의 상기 게이트 전극층들과 전기적으로 절연될 수 있다. 복수의 분리 패턴들(180)과 적층 구조체(GS) 사이에는 절연층(182)이 배치될 수 있다. 절연층(182)은 절연 물질로 이루어질 수 있다. 예를 들어, 절연층(182)는 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 이들의 조합을 포함할 수 있다. 선택적으로, 연결 영역(CNR)에는 분리 패턴들(180) 사이에 보조 분리 패턴(183)이 배치될 수 있다. 보조 분리 패턴(183)은 절연층(182)에 의해 게이트 전극층(131)과 전기적으로 절연된다.
셀 어레이 영역(CAR)에는 적층 구조체(GS)를 관통하여 상기 기판에 연결되는 복수의 채널 구조체들(CHS)이 배치되고, 스트링 절연층(118)을 관통하는 복수의 제1 더미 채널 구조체들(DCS1)가 배치될 수 있다. 연결 영역(CNR)에는 적층 구조체(GS)를 관통하여 상기 기판에 연결되는 복수의 제2 더미 채널 구조체들(DCS2)과 상기 복수의 게이트 전극층들에 연결되는 복수의 콘택 플러그들(171)이 배치될 수 있다.
복수의 채널 구조체들(CHS)은 복수의 행과 열로 배치될 수 있다. 복수의 채널 구조체들(CHS)은 육방 조밀 격자 형태로 배치되거나 지그재그 형태로 배치될 수 있다. 인접한 3개의 채널 구조체들(CHS)는 정삼각형의 꼭짓점에 배치될 수 있다. 인접한 3개의 채널 구조체들(CHS)의 중심들을 연결한 선분들이 정삼각형을 이룰 수 있다. 인접한 3개의 채널 구조체들(CHS)는 제1 방향(D1) 및 제2 방향(D2)에 경사진 방향에서 제1 간격(S1)으로 배치될 수 있다. 복수의 채널 구조체들(CHS)의 배치 형태는 도 3에 도시된 바에 한정되지 않으며, 다양하게 변형될 수 있다.
복수의 채널 구조체들(CHS) 사이에는 슬릿들(SL)이 배치될 수 있다. 슬릿들(SL)은 지그재그 형태로 배치될 수 있다. 슬릿들(SL)의 수평 방향의 크기(제1 방향(D1)의 크기 및 제2 방향(D2)의 크기)는 분리 패턴(180)으로부터 멀어질수록 증가할 수 있다. 슬릿들(SL)은 상기 게이트 전극층들 내에 형성될 수 있다. 슬릿들(SL)은 상기 게이트 전극층들을 형성하는 물질들이 채워지지 않아 형성된 빈 공간들이다. 각각의 슬릿들(SL)은 제1 방향(D1)에서 서로 마주보는 제1 측면과 제2 측면을 가지고, 제2 방향(D2)에서 서로 마주보는 제3 측면과 제4 측면을 가지고, 상기 제1 내지 제4 측면들은 오목한 형상을 가질 수 있다.
적층 구조체(GS)는 연결 영역(CNR)에서 복수의 계단층들을 포함하는 계단 구조를 형성할 수 있다. 적층 구조체(GS)의 상기 복수의 게이트 전극층들과 상기 복수의 몰드 절연층들이 서로 다른 길이로 연장됨으로써, 상기 계단 구조가 형성될 수 있다. 상기 복수의 계단층들은 복수의 콘택 플러그들(171)이 배치되는 패드 영역들로 제공될 수 있다.
복수의 제2 더미 채널 구조체들(DCS2)은 상기 복수의 계단층들을 관통하도록 배치될 수 있다. 인접한 4개의 제2 더미 채널 구조체들(DCS2)는 사각형의 꼭짓점에 배치될 수 있다. 인접한 4개의 채널 구조체들(CHS)는 사각형의 꼭짓점에 배치될 수 있다. 인접한 4개의 제2 더미 채널 구조체들(DCS2)는 제1 방향(D1)에서 제2 간격(S2)으로 배치되고, 제2 방향(D2)에서 제3 간격(S3)로 배치될 수 있다. 예시적인 실시예에서 상기 제2 간격(S2)와 상기 제3 간격(S3)은 동일할 수 있다. 상기 제2 간격(S2)와 상기 제3 간격(S3)은 상기 제1 간격(S1)보다 넓을 수 있다.
복수의 더미 채널 구조체들(DCS)의 배치 형태는 도시된 바에 한정되지 않는다. 예시적인 실시예에서, 제2 더미 채널 구조체들(DCS2) 사이에도 슬릿이 배치될 수 있다.
복수의 채널 구조체들(CHS)은 읽기/쓰기 동작을 위해 비트 라인에 연결되지만, 복수의 제1 및 제2 더미 채널 구조체들(DCS1, DCS2)은 비트 라인에 연결되지 않는다. 따라서, 복수의 제2 더미 채널 구조체들(DCS2)은 연결 영역(CNR)에서 적층 구조체(GS)를 지지하는 역할을 할 수 있다.
복수의 채널 구조체들(CHS)의 직경은 복수의 제2 더미 채널 구조체들(DCS2)의 직경과 동일할 수 있다. 예시적인 실시예에서, 복수의 채널 구조체들(CHS)의 직경은 복수의 제2 더미 채널 구조체들(DCS2)의 직경보다 작을 수 있다.
도 5 및 도 6은 본 발명의 예시적인 실시예에 따른 수직형 메모리 장치(10)의 개략적인 단면도들이다. 도 5는 도 3의 I-I'선을 따라 절단한 단면도이고, 도 6은 도 3의 II-II'선을 따라 절단한 단면도이다.
도 5 및 도 6을 참조하면, 상기 수직형 메모리 장치(10)는 기판(101), 적층 구조체(GS), 채널 구조체들(CHS), 제1 더미 채널 구조체들(DCS1), 제2 더미 채널 구조체들(DCS2) 등을 포함할 수 있다.
기판(101)은 반도체 물질, 예컨대 IV족 반도체, III-V족 화합물 반도체 또는 II-VI족 화합물 반도체를 포함할 수 있다. 적층 구조체(GS)는 기판(101) 상에 교대로 적층된 복수의 게이트 전극층들(131) 및 복수의 몰드 절연층들(114)를 포함할 수 있다. 복수의 게이트 전극층들(131)은 기판(101)의 상면에 수직한 제3 방향(D3)으로 서로 이격되어 기판(101) 상에 적층될 수 있다. 복수의 게이트 전극층들(131)은 상기 제1 방향(D1)으로 연장되며 셀 어레이 영역(CAR) 및 연결 영역(CNR)에 배치될 수 있다. 적층 구조체(GS)는 연결 영역(CNR)에서 복수의 계단층들을 포함하는 계단 구조를 가질 수 있다. 복수의 게이트 전극층들(131)은 상기 제1 방향(D1)으로 서로 다른 길이로 연장되어 연결 영역(CNR)에서 계단 구조를 이룰 수 있다. 몰드 절연층들(114)도 게이트 전극층들(131)과 함께 계단 구조를 이룰 수 있다.
게이트 전극층들(131) 및 몰드 절연층들(114)은 적층 구조체(GS)를 구성할 수 있다. 게이트 전극층들(131)은 금속 물질, 금속 질화물, 금속 실리사이드 물질, 다결정질 실리콘 또는 이들의 조합을 포함할 수 있다. 상기 금속 물질은 예를 들어, 텅스텐(W), 구리(Cu), 또는 알루미늄(Al)을 포함할 수 있다. 상기 금속 실리사이드는 예를 들어, 코발트(Co), 니켈(Ni), 하프늄(Hf), 백금(Pt), 텅스텐(W) 및 티타늄(Ti) 중에서 선택되는 적어도 하나의 금속을 포함하는 실리사이드 물질 또는 이들의 조합을 포함할 수 있다. 게이트 전극층들(131)은 각각 제1 도전층(131a) 및 제2 도전층(131b)를 포함할 수 있다. 제2 도전층(131b)는 제1 도전층(131a)를 덮을 수 있다. 제1 도전층(131a)는 금속 물질, 금속 실리사이드 물질, 다결정질 실리콘 또는 이들의 조합을 포함할 수 있다. 제2 도전층(131b)는 금속 질화물로 이루어질 수 있다. 상기 금속 질화물은 예를 들어, 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN) 또는 이들의 조합을 포함할 수 있다. 몰드 절연층들(114)은 실리콘 산화물을 포함할 수 있다. 복수의 게이트 전극층들(131)의 두께는 복수의 몰드 절연층들(114)의 두께보다 두꺼울 수 있다.
복수의 게이트 전극층들(131)의 개수는 도 5에 도시된 바에 한정되지 않는다. 상기 수직형 메모리 장치(10)의 저장 용량을 증가시키기 위해 메모리 셀들을 구성하는 게이트 전극층들(131)의 개수가 증가될 수 있으며, 예를 들어, 수 십층 내지 수 백층의 게이트 전극층들(131)이 기판(101) 상에 적층될 수 있다.
상기 수직형 메모리 장치는 적층 구조체(GS)의 계단 구조를 덮으며, 연결 영역(CNR) 상에 배치되는 층간 절연층(125)을 포함할 수 있다. 층간 절연층(125)은 실리콘 산화물 또는 저유전 물질을 포함할 수 있다. 상기 저유전 물질은 실리콘 산화물보다 낮은 유전율을 가지는 절연 물질일 수 있다.
셀 어레이 영역(CAR)에는 복수의 게이트 전극층들(131)을 관통하는 복수의 채널 구조체들(CHS)이 배치될 수 있다. 복수의 채널 구조체들(CHS)의 직경은 기판(101)에 가까워질수록 점점 작아질 수 있다. 복수의 채널 구조체들(CHS) 사이의 간격은 기판(101)에 가까워질수록 점점 넓어질 수 있다. 셀 어레이 영역(CAR)에는 복수의 채널 구조체들(CHS) 사이의 복수의 게이트 전극층들(131) 내에 슬릿들(SL)이 형성될 수 있다. 슬릿들(SL)은 게이트 전극층들(131)을 형성하는 도전성 물질들이 형성되지 않은 빈 공간들이다. 슬릿들(SL)은 제2 도전층(131b)에 의해 둘러싸일 수 있다. 슬릿들(SL)을 둘러싸는 제2 도전층(131b)는 표면 거칠기(roughness)를 가질 수 있다. 슬릿들(SL)의 수직 방향의 크기(제3 방향(D3)의 크기)는 기판(101)에 가까워질수록 작아질 수 있다. 최상부에 배치된 게이트 전극층(131)은 제1 크기(Ht)를 가지는 최상부 슬릿들(SL_t)을 가지고, 최하부에 배치된 게이트 전극층(131)은 제2 크기(Hb)를 가지는 최하부 슬릿들(SL_b)를 가질 수 있다. 제1 크기(Ht)는 제2 크기(Hb)보다 크다. 예를 들어, 제1 크기(Ht)는 7.5nm ~ 11nm 범위이고, 제2 크기(Hb)는 2.5nm ~ 6nm 범위이다.
도 6을 참조하면, 게이트 전극층들(131)의 슬릿들(SL)의 수직 방향의 크기는 분리 패턴(180)에서 멀어질수록 증가한다. 한 쌍의 분리 패턴들(180) 사이에 하나의 게이트 전극층(131) 내에 4 개의 슬릿들(SL)이 형성될 수 있다. 분리 패턴(180)에 가까운 외측 슬릿들(SL_o)의 수직 방향의 크기(Ho)는 제1 더미 채널 구조체(DCS2)에 가까운 내측 슬릿들(SL_i)의 수직 방향의 크기(Hi)보다 작다. 분리 패턴(180)은 기판(101)의 불순물 영역(108)과 접촉할 수 있다. 불순물 영역(108)은 n형 불순물로 도핑될 수 있다. 분리 패턴(180)의 폭은 기판(101)에 가까워질수록 좁아질 수 있다.
연결 영역(CNR)에는 복수의 게이트 전극층들(131) 중 적어도 일부를 관통하는 복수의 제2 더미 채널 구조체들(DCS2)이 배치될 수 있다. 복수의 제2 더미 채널 구조체들(DCS2)의 사이에는 슬릿들이 형성되지 않을 수 있다. 이와 달리, 예시적인 실시예에서, 셀 어레이 영역(CAR)에 형성된 슬릿들(SL)보다 작은 수직 방향의 크기를 가지는 슬릿들이 연결 영역(CNR)에 형성될 수 있다.
셀 어레이 영역(CAR)에 배치되는 복수의 채널 구조체들(CHS)은 각각 에피택셜층(151), 게이트 유전층(161), 채널층(163), 절연층(165) 및 콘택 패드(167)를 포함할 수 있다. 복수의 더미 채널 구조체들(DCS)은 복수의 채널 구조체들(CHS)과 동일한 적층 구조를 가질 수 있다.
에피택셜층(151)은 채널층(163)과 기판(101) 사이에 배치되고, 채널층(163)과 기판(101)을 전기적으로 연결시킨다. 에피택셜층(151)의 상면의 높이는 최하부의 게이트 전극층(131)의 상면보다 높을 수 있다.
에피택셜층(151)은 선택적 에피택셜 성장(selective epitaxial growth) 공정에 의해 형성될 수 있다. 에피택셜층들(151)은 단결정질 실리콘 등의 반도체 물질을 포함할 수 있다.
게이트 유전층(161)은 게이트 전극층(131)과 채널층(163) 사이에 배치될 수 있다. 게이트 유전층(161)은 채널층(163)의 외측면을 둘러싸도록 형성될 수 있다. 게이트 유전층(161)은 채널층(163)의 외측면으로부터 순차로 배치되는 터널링층(161a), 전하 트랩층(161b), 및 블록킹층(161c)을 포함할 수 있다.
터널링층(161a)은 예를 들어, 실리콘 산화물을 포함할 수 있다. 전하 트랩층(161b)은 예를 들어, 실리콘 질화물을 포함할 수 있다. 블록킹층(161c)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 고유전율 유전 물질을 포함할 수 있다. 상기 고유전율 유전 물질은, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나일 수 있다.
채널층(163)은 내부 공간을 가질 수 있다. 채널층(163)의 내부 공간은 절연층(165)로 채워질 수 있다. 채널층(163)은 다결정질 실리콘, 단결정질 실리콘 등의 반도체 물질을 포함할 수 있다. 절연층(165)은 예를 들어, 실리콘 산화물 등의 절연 물질을 포함할 수 있다. 콘택 패드(167)는 예를 들어, 다결정질 실리콘 등의 반도체 물질을 포함할 수 있다.
에피택셜층들(151)과 최하부의 게이트 전극층(131) 사이에 국부적으로 절연층들(155)이 배치될 수 있다.
도 7은 예시적인 실시예에 따른 반도체 장치의 일 영역을 설명하기 위한 도면들이다.
도 7에는 게이트 전극층(131), 슬릿(SL), 게이트 유전층(161'), 채널층(163) 및 몰드 절연층(114)이 도시되었다. 게이트 유전층(161')은 채널층(163)으로부터 순차적으로 적층된 터널링층(161a), 전하 트랩층(161b), 및 블록킹층(161c1, 161c2)이 적층된 구조를 가질 수 있다.
게이트 유전층(161')은 도 5의 실시예와 달리, 블록킹층(161c1, 161c2)이 2개의 층을 포함하며, 제1 블록킹층(161c1)은 채널층(163)과 같이 수직으로 연장되고, 제2 블록킹층(161c2)은 게이트 전극층(131)을 둘러싸도록 배치될 수 있다. 예를 들어, 제1 블록킹층(161c1)은 실리콘 산화물로 이루어지고, 제2 블록킹층(161c2)은 상기 고유전율 유전 물질로 이루어질 수 있다.
도 8 및 도 9는 본 발명의 예시적인 실시예에 따른 수직형 메모리 장치(10A)의 개략적인 단면도들이다. 도 8는 도 5에 대응되는 단면도이고, 도 9은 도 6에 대응되는 단면도이다. 도 5 및 도 6과 동일한 부분에 대한 설명은 생략하고, 다른 부분에 대한 설명한다.
도 8 및 도 9를 참조하면, 채널 구조체들(CHS'), 제1 더미 채널 구조체들(DCS1') 및 제2 더미 채널 구조체들(DCS2')은 에피택셜층(151) 및 절연층(155)을 포함하지 않는다. 따라서, 채널층(163)이 기판(101)과 직접 접촉할 수 있다. 게이트 유전층(161)도 기판(101)과 직접 접촉할 수 있다.
슬릿들(SL)의 수직 방향의 크기(제3 방향(D3)의 크기)는 기판(101)에 가까워질수록 작아질 수 있다. 슬릿들(SL)의 수직 방향의 크기는 분리 패턴(180)에서 멀어질수록 증가한다.
도 10은 발명의 예시적인 실시예에 따른 수직형 메모리 장치(10B)의 개략적인 평면도이다.
도 10을 참조하면, 수직형 메모리 장치(10B)는 메모리 셀 영역(CELL) 및 주변 회로 영역(PERI)을 포함할 수 있다. 메모리 셀 영역(CELL)은 주변 회로 영역(PERI) 상에 배치될 수 있다. 예시적인 실시예에서, 셀 영역(CELL)은 주변 회로 영역(PERI) 아래에 배치될 수도 있다.
메모리 셀 영역(CELL)은, 도 6을 참조하여 상술한 것과 같이, 기판(101'), 기판(101') 상에 교대로 적층된 게이트 전극층들(131) 및 몰드 절연층들(114), 채널 구조체들(CHS), 제1 더미 채널 구조체들(DCS1), 슬릿들(SL), 및 분리 패턴들(180)을 포함할 수 있다. 메모리 셀 영역(CELL)은 도 5를 참조하여 상술한 것과 같이, 제2 더미 채널 구조체들(DCS2)를 더 포함할 수 있다. 기판(101')은 다결정질 실리콘을 포함할 수 있다.
주변 회로 영역(PERI)은 기저 기판(301), 기저 기판(301) 상에 배치된 회로 소자들(330), 콘택 플러그들(350) 및 배선 라인들(360)을 포함할 수 있다.
기저 기판(301)에는 활성 영역들을 정의하는 소자 분리층들(310)이 형성될 수 있다. 상기 활성 영역의 일부에는 불순물들을 포함하는 소스/드레인 영역들(305)이 배치될 수 있다. 기저 기판(301)은 반도체 물질, 예컨대 족 반도체, III-V족 화합물 반도체 또는 II-VI족 산화물 반도체를 포함할 수 있다.
회로 소자들(330)은 수평 트랜지스터를 포함할 수 있다. 회로 소자들(330)은 각각 회로 게이트 절연층(332), 스페이서층(334) 및 회로 게이트 전극(335)을 포함할 수 있다. 회로 게이트 전극(335)의 양 측에서 기저 기판(301) 내에는 소스/드레인 영역들(305)이 배치되어, 회로 소자(330)의 소스 영역 또는 드레인 영역으로 작용할 수 있다.
복수의 주변 영역 절연층들(340)이 기저 기판(301) 상에서 회로 소자(330) 상에 배치될 수 있다. 콘택 플러그들(350)은 주변 영역 절연층들(340)을 관통하여 소스/드레인 영역들(305)에 연결될 수 있다. 콘택 플러그들(350)에 의해 회로 소자(330)에 전기적 신호가 인가될 수 있다. 도시되지 않은 영역에서, 회로 게이트 전극(335)에도 콘택 플러그들(350)이 연결될 수 있다. 배선 라인들(360)은 콘택 플러그들(350)과 연결될 수 있으며, 복수의 층으로 배치될 수 있다.
수직형 메모리 장치(10C)는 주변 회로 영역(PERI)이 먼저 제조된 후에, 그 상부에 메모리 셀 영역(CELL)이 제조될 수 있다. 기판(101')은 기저 기판(301)과 동일한 크기를 갖거나, 기저 기판(301)보다 작게 형성될 수 있다. 메모리 셀 영역(CELL) 및 주변 회로 영역(PERI)은 도시되지 않은 영역에서 서로 연결될 수 있다. 예를 들어, 게이트 전극층(131)의 제1 방향(D1)에서의 일단은 회로 소자(330)와 전기적으로 연결될 수 있다.
도 11a 내지 도 11f는 본 발명의 예시적인 실시예에 따른 수직형 메모리 장치(10)의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다.
도 11a를 참조하면, 기판(101) 상에 희생층들(112), 몰드 절연층들(114) 및 층간 절연층(125)가 형성될 수 있다.
기판(101)의 상면에 몰드 절연층(114)이 먼저 형성된 다음, 희생층들(112) 및 몰드 절연층들(114)이 교대로 형성될 수 있다. 몰드 절연층들(114) 중 일부는 두께가 다를 수 있다. 몰드 절연층들(114)의 개수 및 희생층들(112)의 개수도 다양하게 변경될 수 있다. 희생층들(112)은 몰드 절연층들(114)에 대해 식각 선택성을 가지는 물질로 형성될 수 있다. 예를 들면, 몰드 절연층들(114)은 실리콘 산화물 및 실리콘 질화물 중 적어도 한가지로 이루어질 수 있고, 희생층들(112)은 실리콘, 실리콘 산화물, 실리콘 카바이드 및 실리콘 질화물 중에서 선택되며, 몰드 절연층들(114)과 다른 물질로 이루어질 수 있다.
희생층들(112) 및 몰드 절연층들(114)를 덮는 층간 절연층(125)이 형성될 수 있다. 희생층들(112)의 일부 및 몰드 절연층들(114)의 일부를 분할하는 스트링 절연층(118)이 형성될 수 있다.
도 11b를 참조하면, 이방성 식각 공정에 의해 셀 어레이 영역(CAR)에 희생층들(112), 몰드 절연층들(114) 및 층간 절연층(125)을 관통하는 채널홀들(CHH)이 형성될 수 있다. 도시되지 않았으나, 연결 영역에 희생층들(112), 몰드 절연층들(114) 및 층간 절연층(125)을 관통하는 더미 채널홀들이 함께 형성될 수 있다. 채널홀들(CHH)은 기판(101)까지 연장되고, 기판(101)의 상부에 리세스들이 형성될 수 있다. 채널홀들(CHH)의 직경들(DH)은 기판(101)의 상면에 가까울수록 감소될 수 있다. 채널홀들(CHH) 사이의 간격들은 기판(101)의 상면에 가까울수록 증가될 수 있다.
도 11c를 참조하면, 셀 어레이 영역(CAR)에 채널 구조체들(CHS) 및 제1 더미 채널 구조체(DCS1)이 형성될 수 있다. 도시되지 않았으나, 연결 영역에는 제2 더미 채널 구조체들이 함께 형성될 수 있다.
먼저, 채널홀들(CHH)의 하부에 에피택셜층들(151)이 형성될 수 있다. 에피택셜층들(151)은 기판(101)을 시드(seed)로 이용하여 선택적 에피택셜 공정(Selective Epitaxial Growth, SEG)을 수행하여 형성될 수 있다. 에피택셜층들(151)은 실리콘 등의 반도체 물질로 이루어질 수 있다. 에피택셜층들(151)은 불순물로 도핑될 수 있다. 상기 불순물의 도핑은 선택적 에피택셜 공정 동안에 이루어질 수 있다. 상기 불순물은 기판(101) 내의 불순물과 동일한 도전형의 불순물이거나 반대의 도전형의 불순물일 수 있다.
채널홀들(CHH)의 측벽들을 덮는 게이트 유전층들(161)이 형성될 수 있다. 게이트 유전층(161)은 순차로 형성된 블록킹층, 전하 저장층, 및 터널링층을 포함할 수 있다. 게이트 유전층(161)은 증착 공정에 의해 형성될 수 있다.
채널홀들(CHH) 내에 게이트 유전층(161)을 덮는 채널층들(163)이 형성될 수 있다. 셀 채널층들(163) 및 더미 채널층들(164)은 다결정질 실리콘, 비정질 실리콘과 같은 반도체 물질로 이루어질 수 있다.
그리고, 채널홀들(CHH)의 나머지 공간을 채우는 절연층들(165)이 형성될 수 있다. 채널층들(163) 상에는 콘택 패드들(167)이 형성될 수 있다. 절연층들(165)은 실리콘 산화물 등의 절연 물질로 이루어질 수 있다. 콘택 패드들(167)은 도핑된 반도체 물질일 수 있다.
도 11d를 참조하면, 이방성 식각 공정에 의해 희생층들(112), 몰드 절연층들(114) 및 층간 절연층(125)을 관통하고, 제1 방향(D1)으로 연장되는 분리 영역들(OP)이 형성될 수 있다. 분리 영역들(OP)는 제2 방향(D2)에서 소정의 간격으로 이격될 수 있다. 분리 영역들(OP)은 기판(101)까지 연장되고, 기판(101)의 상부에 리세스들이 형성될 수 있다.
도 11f를 참조하면, 희생층들(112)이 습식 식각 공정에 의해 제거될 수 있으며, 그에 따라 몰드 절연층들(114) 사이에 복수의 측면 개구부들(LP)이 형성될 수 있다. 측면 개구부들(LP)을 통해 게이트 유전층(160) 및 에피택셜층(151)이 부분적으로 노출될 수 있다. 희생층들(112)이 실리콘 질화물이고, 몰드 절연층들(114)이 실리콘 산화물인 경우, 상기 습식 식각 공정은 인산용액을 이용하여 수행될 수 있다.
다음으로, 측면 개구부들(LP)을 통해 노출된 셀 에피택셜층들(151)의 측벽 상에 절연층들(155)이 산화 공정에 의해 형성될 수 있다. 절연층들(155)은 셀 에피택셜층(151)의 측벽을 따라 링 형상으로 형성될 수 있다.
도 11f를 참조하면, 측면 개구부들(LP) 내에 게이트 전극층들(131)이 형성될 수 있다. 게이트 전극층들(131) 내에 슬릿들(SL)이 형성될 수 있다.
게이트 전극층(131)은 제1 도전층(131a) 및 제2 도전층(131b)를 포함할 수 있다(도 5 참조). 제2 도전층(131b)의 형성 전에, 제1 도전층(131a)이 먼저 형성될 수 있다. 제1 도전층(131a)은 측면 개구부들(LP) 내에서 몰드 절연층들(114) 및 채널 구조체들(CHS)의 측벽을 따라 형성될 수 있다.
제2 도전층(131b)는 예를 들어, CVD 공정에 의해 형성될 수 있다. 상기 CVD 공정은 소스 가스와 반응 가스를 동시에 투입될 수 있다. 예를 들어, 제2 도전층(131b)이 텅스텐(W)으로 이루어지는 경우, 상기 소스 가스는, WF6, WCl6, WCl5, W(CO)6, W(C6H6)2, W(PF3)6, W(allyl)4 및 (1,5-COD)W(CO)4, (C5H5)2WH2 중 적어도 하나일 수 있다. 상기 반응 가스는 B2H6, SiH4 및 H2 중 적어도 하나일 수 있다.
제2 도전층(131b)은 예를 들어, ALD 공정에 의해 형성할 수 있다. 이 경우, 도 12와 같이 제2 도전층(131b)의 증착을 위한 가스들이 주입될 수 있다. 상기 ALD 공정은, 소스 가스의 공급 단계 및 반응 가스의 공급 단계를 포함하며, 각 공급 단계 이후에 퍼지 가스가 주입되는 단계들을 포함할 수 있다. 상기 단계들은 하나의 증착 사이클을 이루고, 상기 증착 사이클이 반복적으로 수행될 수 있다.
먼저, 상기 소스 가스는, 제2 도전층(131b)을 이루는 물질을 함유하는 전구체를 포함할 수 있다. 상기 전구체는 기체 상태로 공급되거나 불활성 가스를 캐리어(carrier) 가스로 이용하여 공급될 수 있다. 상기 반응 가스는 상기 전구체를 산화 또는 환원시키는 가스일 수 있다. 상기 퍼지 가스는 Ar, He 또는 N2 등을 사용할 수 있으며, 잔존하는 부산물 및 흡착되지 않은 상기 소스 가스 및 상기 반응 가스를 제거할 수 있다. 예를 들어, 제2 도전층(131b)이 텅스텐(W)으로 이루어지는 경우, 상기 소스 가스는, WF6, WCl6, WCl5, W(CO)6, W(C6H6)2, W(PF3)6, W(allyl)4 및 (1,5-COD)W(CO)4, (C5H5)2WH2 중 적어도 하나일 수 있다. 상기 반응 가스는 B2H6, SiH4 및 H2 중 적어도 하나일 수 있다.
공정 온도는, 예를 들어 약 150 ℃ 내지 450 ℃의 범위일 수 있으며, 공정 압력은 예를 들어, 약 1 Torr 내지 90 Torr의 범위일 수 있다. 공정 온도 및 공정 압력은 소스 가스의 물질에 따라 변경될 수 있다. 상기 온도 범위보다 공정 온도가 높거나 낮으면 원자층 증착, 즉 자기 제한 성장이 일어나지 않을 수 있으며, 상기 압력 범위보다 공정 압력이 낮으면 상기 소스 가스와 상기 반응 가스의 반응이 충분하지 않을 수 있다.
제2 도전층(131b)이 저농도의 불순물들을 함유하도록 하기 위해, 상기 퍼지 가스에 의한 퍼징을 강화하여 제2 도전층(131b)을 형성할 수 있다. 상기 퍼지 가스의 공급 시간 및/또는 공급량을 높일 수 있다. 예를 들어, 상기 소스 가스의 공급 후의 상기 퍼지 가스의 공급 시간(△T1)은, 상기 반응 가스의 공급 후의 상기 퍼지 가스의 공급 시간(△T2)보다 길 수 있으나, 이에 한정되지는 않는다.
제2 도전층(131b)은 불소(F), 염소(Cl) 또는 탄소(C) 등의 불순물들을 포함하지 않거나, 저농도로 포함할 수 있다. 슬릿들(SL)에 잔존하는 상기 불순물들이 없거나, 저농도일 수 있다.
측면 개구부들(LP)(도 11e 참조) 내에만 게이트 전극층들(131)이 배치되도록, 분리 영역들(OP) 내에 형성된 게이트 전극(130)을 이루는 도전성 물질이 식각 공정에 의해 제거될 수 있다. 상기 식각 공정은 예를 들어, 습식 식각 공정일 수 있다.
예시적인 실시예에서, 게이트 전극층들(131)에 대한 어닐링 공정이 더 수행될 수 있다. 상기 어닐링 공정을 통해, 게이트 전극층(131)이 과도한 불순물들을 포함하지 않도록 불순물들의 일부를 제거할 수 있다.
다시 도 6을 참조하면, 분리 영역들(OP) 내에 소스 절연층(182) 및 분리 패턴들(180)이 형성할 수 있다.
소스 절연층(182)은 절연 물질을 증착하고 기판(101)의 상면이 노출되도록 기판(101) 상에서 절연 물질을 제거하여 스페이서 형태로 제조될 수 있다.
소스 절연층(182) 내에 도전성 물질을 증착하고 평탄화 공정을 수행하여 분리 패턴들(180)을 형성할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
BLK: 블록, CAR: 셀 어레이 영역, CNR: 연결 영역, CELL: 메모리 셀 영역, PERI: 주변 회로 영역, CHH: 채널 홀, CHS: 채널 구조체, DCS1: 제1 더미 채널 구조체, DCS2: 제2 더미 채널 구조체, GS: 적층 구조체, SL: 슬릿, 101: 기판, 114: 몰드 절연층, 112: 희생층, 118: 스트링 절연층, 125: 층간 절연층, 131: 게이트 전극층, 151: 에피택셜층, 155: 절연층, 161: 게이트 유전층, 163: 채널층, 165: 절연층, 167: 콘택 패드, 171: 콘택 플러그, 180: 분리 패턴, 182: 절연층, 183: 보조 분리 패턴

Claims (20)

  1. 셀 어레이 영역 및 상기 셀 어레이 영역에 인접한 연결 영역을 가지는 기판;
    상기 기판의 상기 셀 어레이 영역 및 상기 연결 영역 상에 적층되고, 상기 연결 영역에서 계단 구조를 이루는 복수의 게이트 전극층들;
    상기 셀 어레이 영역에 배치되며, 상기 복수의 게이트 전극층들을 관통하는 복수의 채널 구조체들; 및
    상기 연결 영역에 배치되며, 상기 복수의 게이트 전극층들 중 적어도 하나를 관통하는 복수의 더미 채널 구조체들을 포함하고,
    상기 셀 어레이 영역에서 상기 복수의 게이트 전극층들은 내부에 위치하는 복수의 슬릿들을 포함하고,
    상기 복수의 슬릿들은 상기 복수의 게이트 전극층들을 이루는 도전성 물질에 의해 둘러싸인 빈 공간들인 수직형 메모리 장치.
  2. 삭제
  3. 제1 항에 있어서,
    상기 복수의 슬릿들은 상기 복수의 채널 구조체들 사이에 위치하는 수직형 메모리 장치.
  4. 제1 항에 있어서,
    상기 복수의 슬릿들은 지그재그 형태로 배열된 수직형 메모리 장치.
  5. 제1 항에 있어서,
    상기 기판에 가까워질수록 상기 복수의 슬릿들의 크기가 감소하는 수직형 메모리 장치.
  6. 제1 항에 있어서,
    상기 복수의 채널 구조체들의 직경은 상기 기판에 가까워질수록 작아지는 수직형 메모리 장치.
  7. 제1 항에 있어서,
    상기 복수의 채널 구조체들 사이의 간격은 상기 기판에 가까워질수록 넓어지는 수직형 메모리 장치.
  8. 제1 항에 있어서,
    상기 복수의 채널 구조체들 중 인접한 채널 구조체들 사이의 간격은 복수의 더미 채널 구조체들 중 인접한 더미 채널 구조체들 사이의 간격보다 좁은 수직형 메모리 장치.
  9. 제1 항에 있어서,
    상기 게이트 전극층들을 관통하고, 상기 기판 상에서 일 방향으로 연장되는 분리 패턴을 포함하고,
    상기 분리 패턴으로부터 멀어질수록 상기 복수의 슬릿들의 크기가 증가하는 수직형 메모리 장치.
  10. 제1 항에 있어서,
    각각의 상기 복수의 슬릿들은 서로 마주보는 측면들을 가지고, 상기 측면들은 오목한 형상을 가지는 수직형 메모리 장치.
  11. 기판;
    상기 기판 상에서 제1 방향으로 연장되는 제1 게이트 전극층 및 제2 게이트 전극층;
    상기 제1 게이트 전극층 및 상기 제2 게이트 전극층을 관통하는 채널 구조체들; 및
    상기 제1 게이트 전극층 내에 배치된 제1 슬릿 및 상기 제2 게이트 전극층 내에 배치된 제2 슬릿을 포함하고,
    상기 제1 슬릿 및 상기 제2 슬릿은 상기 채널 구조체들 사이에 위치하고, 상기 제2 게이트 전극층은 상기 제1 게이트 전극층 상에 위치하고, 상기 제2 슬릿의 크기는 상기 제1 슬릿의 크기보다 큰 수직형 메모리 장치.
  12. 제11 항에 있어서,
    상기 채널 구조체들 사이의 간격은 상기 기판에 가까워질수록 증가하는 수직형 메모리 장치.
  13. 제11 항에 있어서,
    상기 제1 및 제2 게이트 전극층들을 관통하고, 상기 기판 상에서 제1 방향으로 연장되는 분리 패턴을 더 포함하고,
    상기 제1 슬릿은 서로 이격된 복수의 제1 슬릿들을 포함하고, 상기 제2 슬릿은 서로 이격된 복수의 제2 슬릿들을 포함하고,
    상기 분리 패턴으로부터 멀어질수록 상기 복수의 제1 슬릿들 및 상기 복수의 제2 슬릿들의 크기가 증가하는 수직형 메모리 장치.
  14. 제13 항에 있어서,
    상기 복수의 제1 슬릿들 및 상기 복수의 제2 슬릿들은 지그 재그 형태로 배치된 수직형 메모리 장치.
  15. 제11 항에 있어서,
    상기 제1 및 제2 게이트 전극층들은 각각 제1 도전층 및 상기 제1 도전층을 덮는 제2 도전층을 포함하고,
    상기 제1 및 제2 슬릿들은 상기 제2 도전층에 의해 둘러싸인 수직형 메모리 장치.
  16. 제11 항에 있어서,
    상기 채널 구조체들은 각각 상기 제1 및 제2 게이트 전극층들을 관통하는 채널층 및 상기 채널층과 상기 제1 및 제2 게이트 전극층들 사이에 배치되는 게이트 유전층을 포함하고,
    상기 게이트 유전층은 전하 트랩층을 포함하는 수직형 메모리 장치.
  17. 제16 항에 있어서,
    상기 채널 구조체들은 각각 상기 채널층과 상기 기판 사이에 배치되는 에피택셜층을 더 포함하는 수직형 메모리 장치.
  18. 기판;
    상기 기판 상에 적층되고, 상기 기판 상에서 제1 방향으로 연장되는 복수의 게이트 전극층들;
    상기 복수의 게이트 전극층들을 관통하는 복수의 채널 구조체들; 및
    상기 복수의 게이트 전극층들을 관통하고, 상기 제1 방향으로 연장되고, 상기 제1 방향에 수직한 제2 방향으로 이격되어 배치되는 분리 패턴들을 포함하고,
    상기 복수의 게이트 전극층들은 상기 복수의 채널 구조체들 사이에 배치되는 복수의 슬릿들을 포함하고,
    상기 제2 방향으로 상기 분리 패턴들로부터 멀어질수록 상기 복수의 슬릿들의 크기가 증가하는 수직형 메모리 장치.
  19. 제18 항에 있어서,
    상기 기판에 가까워질수록 상기 복수의 슬릿들의 크기가 감소하는 수직형 메모리 장치.
  20. 삭제
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