KR20150104817A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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Abstract

반도체 장치는 계단 형태로 적층된 절연막들; 및 상기 절연막들 사이에 개재된 제1 영역 및 상기 제1 영역으로부터 연장되어 상부의 절연막과 하부의 절연막 사이로 돌출된 제2 영역을 포함하고, 상기 제2 영역의 측벽에 돌출부가 형성된 도전막들을 포함한다.

Description

반도체 장치 및 그 제조 방법 {SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 제조 방법에 관한 것으로, 보다 상세히는 3차원 구조를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 실리콘 기판 상에 단층으로 메모리 셀을 형성하는 2차원 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판 상에 수직으로 메모리 셀들을 적층하는 3차원 비휘발성 메모리 소자가 제안되고 있다.
3차원 비휘발성 메모리 소자는 교대로 적층된 층간절연막들 및 워드라인들, 이들을 관통하는 채널막들을 포함하며, 채널막들을 따라 메모리 셀들이 적층된다. 또한, 적층된 워드라인들에 콘택 플러그들을 각각 연결시켜 원하는 메모리 셀들을 선택적으로 구동한다.
그러나, 이러한 구조를 구현하기 위해서는 다양한 깊이의 콘택 플러그들을 형성해야하기 때문에 공정의 난이도가 높다. 또한, 콘택 플러그가 워드라인을 관통하여 브릿지가 유발될 가능성이 있다.
본 발명의 실시예는 제조 공정이 간소화되고 안정적인 구조를 갖는 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치는 계단 형태로 적층된 절연막들; 및 상기 절연막들 사이에 개재된 제1 영역 및 상기 제1 영역으로부터 연장되어 상부의 절연막과 하부의 절연막 사이로 돌출된 제2 영역을 포함하고, 상기 제2 영역의 측벽에 돌출부가 형성된 도전막들을 포함한다.
본 발명의 일 실시예에 따른 반도체 장치는 계단 형태로 적층된 절연막들; 및 상기 절연막들 사이에 개재되고, 상부의 절연막과 하부의 절연막 사이로 돌출된 패드부가 버즈 빅(bird's beak) 형태를 갖는 도전막들을 포함한다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 계단 형태로 적층된 제1 물질막들 및 상기 제1 물질막들 사이에 개재된 제1 영역과 상기 제1 영역으로부터 연장되어 하부의 제1 물질막을 덮는 제2 영역을 포함하는 제2 물질막들을 포함하는 적층물을 형성하는 단계; 각각의 상기 제2 물질막들의 상기 제2 영역에 불순물을 도핑하는 단계; 상기 제2 물질막들의 하부에 제1 언더 컷들을 형성하는 단계; 상기 제1 물질막들 및 상기 불순물이 도핑된 제2 물질막들의 제2 영역들을 제거하여, 끝단의 두께가 확장된 개구부들을 형성하는 단계; 및 상기 개구부들 내에 도전막들을 형성하는 단계를 포함한다.
적층된 도전막들의 끝단 두께를 선택적으로 증가시킨다. 따라서, 적층물의 높이를 증가시키지 않으면서, 콘택 플러그 형성시 브릿지가 유발되는 것을 방지할 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타내는 사시도이다.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 반도체 장치의 제조 공정을 설명하기 위한 단면도이다.
도 3a 내지 도 3h는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 4는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 5는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 6은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
도 7은 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1a는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타내는 사시도이다. 도 1a에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 장치는 계단 형태의 측벽을 갖는 적층물(ST)을 포함한다. 여기서, 적층물(ST)은 교대로 적층된 도전막들(11) 및 절연막들(12)을 포함한다. 예를 들어, 절연막들(12)이 계단 형태로 적층되고, 도전막들(11)이 적층된 절연막들(12)의 사이에 개재된다.
확대도를 참고하면, 각각의 도전막들(11)은 절연막들(12U, 12L) 사이에 개재된 제1 영역(11A) 및 상부의 절연막(12U)과 하부의 절연막(12L) 사이로 돌출된 제2 영역(11B)을 포함한다. 여기서, 제1 영역(11A)은 선택 트랜지스터, 메모리 셀 등의 게이트 전극이거나, 워드라인 또는 선택 라인일 수 있다. 또한, 제2 영역(11B)은 콘택 플러그를 연결시키기 위한 패드부일 수 있다.
각각의 도전막들(11)의 제2 영역(11B)은 제1 영역(11A)에 비해 두꺼운 두께(T2>T1)를 갖는다. 또한, 도 1a에서는 도전막들(11)의 제1 영역(11A)과 절연막들(12)이 동일한 두께(T1=T2)를 갖는 것으로 도시되었으나, 이들이 상이한 두께를 갖는 것도 가능하다. 예를 들어, 도전막들(11)의 제1 영역들(11A)이 절연막들(12)에 비해 얇은 두께를 가질 수 있다.
각각의 도전막들(11)의 제2 영역(11B)은 버즈 빅(bird's beak) 형태를 가질 수 있다. 예를 들어, 각각의 도전막들(11)은 제2 영역(11B)의 측벽에 형성된 돌출부(A)를 포함한다. 여기서, 돌출부(A)는 제2 영역(11B)의 측벽 일부에 형성될 수 있다. 일 예로, 도 1a에서는 돌출부(A)가 도전막들(11)의 상부면으로부터 연장되어 제2 영역(11B)의 측벽 상부에 위치된 경우를 도시하였다. 이러한 구조에 따르면, 돌출부(A)의 하부에 제1 언더 컷(UC1)이 위치된다. 또한, 도전막(11)의 제2 영역(11B)의 상부면은 이에 대응되는 상부 절연막(12U)의 상부면과 동일하거나 더 낮게 위치될 수 있다.
참고로, 도 1a에서는 도전막들(11)이 모두 동일한 폭(W)의 제2 영역(11B)을 포함하는 것으로 도시되었으나, 도전막들(11)은 상이한 폭의 제2 영역(11B)을 포함할 수 있다. 예를 들어, 최상부 적어도 하나의 도전막(11)과 최하부 적어도 하나의 도전막(11)은 나머지 도전막들(11)에 비해 넓은 폭의 제2 영역(11B)을 포함할 수 있다.
적층물(ST)의 양 측에는 제1 슬릿들(SL1)이 위치된다. 예를 들어, 이웃한 적층물들의(ST) 사이에 제1 슬릿(SL1)이 위치된다. 또한, 적층물(ST)은 제1 슬릿(SL1)으로부터 이격된 중심 영역에 위치된 희생막들(13)을 더 포함할 수 있다. 희생막들(13)은 적층된 절연막들(12) 사이에 개재되며, 동일한 층에 형성된 도전막(11)이 희생막(13)의 측벽을 감싼다. 이러한 경우, 제1 슬릿(SL1) 내에 노출된 적층물(ST)의 측벽, 즉, 사이드 영역에는 도전막들(11)이 위치되고, 적층물(ST)의 중심 영역에는 희생막들(13)이 위치된다.
또한, 반도체 장치는 적층물(ST)을 관통하는 적어도 하나의 제2 슬릿(SL2) 및 반도체 패턴(14)을 더 포함할 수 있다. 여기서, 제1 및 제2 슬릿들(SL1, SL2) 내에는 절연막이 채워질 수 있다. 또한, 반도체 패턴(14)은 채널막일 수 있으며, 채널막은 다층 유전막으로 감싸질 수 있다.
전술한 바와 같은 구조에 따르면, 도전막들(11)의 제2 영역(11B)의 두께를 선택적으로 증가시킬 수 있다. 따라서, 적층물의 높이 증가없이, 제2 영역(11B)의 두께만 증가시킬 수 있고, 콘택 플러그가 도전막(11)을 관통하여 브릿지가 유발되는 것을 방지할 수 있다. 특히, 도전막들(11)의 제2 영역(11B) 측벽에 돌출부(A)가 위치되고, 돌출부(A)의 하부에 제1 언더 컷(UC1)이 형성되므로, 제1 언더 컷(UC1)에 의해 상부 도전막(11)의 제2 영역(11B)과 하부 도전막(11)의 제2 영역(11B) 간의 거리가 증가된다. 따라서, 적층된 도전막들(11) 간에 브릿지가 유발되는 것을 방지할 수 있다.
도 1b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타내는 사시도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 1b에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 장치는 도전막들(11), 절연막들(12), 희생막들(13), 반도체 패턴들(14) 및 제2 슬릿(SL)을 포함하는 적층물(ST)을 포함한다. 또한, 적층물(ST)의 양측에는 제1 슬릿들(SL1)이 위치된다.
확대도를 참고하면, 각각의 도전막들(11)은 절연막들(12U, 12L) 사이에 개재된 제1 영역(11A) 및 상부의 절연막(12U)과 하부의 절연막(12L) 사이로 돌출된 제2 영역(11B)을 포함한다. 각각의 도전막들(11)의 제2 영역(11B)은 제1 영역(11A)에 비해 두꺼운 두께를 갖고, 제2 영역(11B)의 측벽에 형성된 돌출부(A)를 포함한다. 여기서, 돌출부(A)는 제2 영역(11B)의 측벽의 일부에 형성될 수 있다. 일 예로, 도 1b에서는 돌출부(A)가 제2 영역(11B)의 측벽 중간에 위치된 경우를 도시하였다. 이러한 구조에 따르면, 돌출부(A)의 하부에 제1 언더 컷(UC1)이 위치될 수 있다. 또한, 도전막(11)의 제2 영역(11B)과 이에 대응되는 상부 절연막(12U) 사이에 그루브(G)가 위치될 수 있다.
참고로, 본 도면에는 도시되지 않았으나, 도전막(11)의 제2 영역(11B) 상부에 절연 패턴이 위치되고, 돌출부(A)와 이에 대응되는 절연 패턴 사이에 제2 언더 컷(UC2)이 위치될 수 있다.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 반도체 장치의 제조 공정을 설명하기 위한 단면도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 2a에 도시된 바와 같이, 교대로 형성된 제1 물질막들(21) 및 제2 물질막들(22)을 포함하는 적층물(ST)을 형성한다. 제1 물질막들(21)은 선택 트랜지스터, 메모리 셀 등의 게이트 전극을 형성하기 위한 것이고, 제2 물질막들(22)은 적층된 도전막들을 전기적으로 분리시키는 절연막을 형성하기 위한 것이다.
여기서, 제1 물질막들(21)은 제2 물질막들(22)에 대해 식각 선택비가 큰 물질로 형성된다. 예를 들어, 제1 물질막들(21)이 질화물 등을 포함하는 희생막으로 형성되고, 제2 물질막들(22)이 산화물 등을 포함하는 절연막으로 형성될 수 있다. 또는, 제1 물질막들(21)은 질화물 등을 포함하는 제1 희생막으로 형성되고, 제2 물질막들(22)이 산화물 등을 포함하는 제2 희생막으로 형성될 수 있다. 본 실시예에서는 제1 물질막들(21)이 희생막으로 형성되고, 제2 물질막들(22)이 절연막으로 형성된 경우에 대해 설명하도록 한다.
이어서, 제1 물질막들(21) 및 제2 물질막들(22)을 계단 형태로 패터닝한다. 예를 들어, 적어도 하나의 제1 물질막(21)과 적어도 하나의 제2 물질막(22)이 한 층을 구성하도록, 적층물(ST)의 측벽을 패터닝한다. 여기서, 각 층은 상부의 제2 물질막(22) 및 하부의 제1 물질막(21)을 포함할 수 있다. 이러한 경우, 제1 물질막들(21)이 계단 형태로 적층되고, 제2 물질막들(22)이 제1 물질막들(21) 사이에 개재된다. 또한, 각각의 제2 물질막들(22)은 상부의 제1 물질막(21)과 하부의 제1 물질막(21) 사이에 개재된 제1 영역(22A) 및 제1 영역(22A)으로부터 연장되어 하부의 제1 물질막(21)을 덮는 제2 영역(22B)을 포함한다. 여기서, 각각의 제2 물질막들(22)의 제2 영역(22B)은 제1 영역(22A)에 비해 얇은 두께(T4<T5)를 가질 수 있다.
도 2b에 도시된 바와 같이, 제2 물질막들(22')의 제2 영역(22B') 내에 불순물을 도핑한다. 여기서, 불순물은 보론(B) 등의 P타입 도펀트, 인(P), 아세닉(As) 등의 N타입 도펀트 또는 아르곤(Ar), 헬륨(He) 등의 불활성 원소를 포함할 수 있다. 이와 같이, 제2 영역(22B') 내에 불순물을 도핑함으로써, 제2 영역(22B')의 식각율을 증가시킬 수 있다. 예를 들어, 이온 주입 공정을 이용하여 불순물을 도핑할 수 있다. 이때, 제2 물질막들(22')의 제2 영역(22B') 내에 불순물이 도핑되도록 Rp(projected range)를 조절한다.
도 2c에 도시된 바와 같이, 제2 물질막들(22')의 하부에 제1 언더 컷들(UC1)을 형성한다. 예를 들어, 제1 물질막들(21)을 일부 두께 식각하여, 제2 물질막들(22)의 제2 영역(22B') 하부에 제1 언더 컷들(UC1)을 형성한다. 이를 통해, 제2 물질막들(22')이 제1 물질막들(21)에 비해 돌출된다. 참고로, 불순물 도핑 공정에 앞서 제1 언더 컷들(UC1)을 형성하는 것도 가능하다.
도 2d에 도시된 바와 같이, 적층물(ST) 상에 라이너막(23)을 형성한 후, 층간절연막(24)을 형성한다. 라이너막(23)은 제1 언더 컷들(UC1)을 채우면서 계단 형태로 패터닝된 적층물(ST)의 측벽을 따라 형성된다. 예를 들어, 라이너막(23)은 산화물을 포함할 수 있으며, CVD(Chemical Vapor Deposition), ALD(Atomic Layer Deposition) 등의 방식으로 형성될 수 있다.
이어서, 본 도면에는 도시되지 않았으나, 적층물(ST)을 메모리 블록 단위로 분리시킬 수 있다. 예를 들어, 제1 및 제2 물질막들(21, 22')을 관통하는 제1 슬릿들(도 1a 및 도 1b의 'SL1' 참조)을 형성하여, 복수의 적층물들(ST)로 분리시킬 수 있다.
또한, 제2 물질막들(22')의 제1 영역(22A) 및 제1 물질막들(21)을 관통하는 반도체 패턴(도 1a 및 도 1b의 '14' 참조)을 형성할 수 있다. 예를 들어, 제2 물질막들(22')의 제1 영역(22A) 및 제1 물질막들(21)을 관통하는 홀을 형성한 후, 홀 내에 반도체 패턴 및 반도체 패턴을 감싸는 메모리막을 형성한다. 예를 들어, 메모리막은 전하차단막, 데이터 저장막 및 터널절연막을 포함할 수 있다. 또한, 데이터 저장막은 폴리실리콘 등의 플로팅 게이트, 질화막 등의 전하트랩막, 나노 닷, 상변화 물질막 등을 포함할 수 있다.
도 2e에 도시된 바와 같이, 제1 물질막들(21) 및 제2 물질막들(22')의 제2 영역(22B')을 제거하여 개구부들을 형성한다. 예를 들어, 제1 및 제2 물질막들(21, 22')을 관통하는 제2 슬릿(도 1a 및 도 1b의 'SL2' 참조)을 형성한 후, 제2 슬릿을 통해 노출된 제1 물질막들(21)을 제거하여 개구부들을 형성한다. 이때, 제2 물질막들(22')의 제2 영역(22B')은 불순물 도핑에 의해 식각율이 증가되므로, 제1 물질막들(21) 제거시 함께 제거될 수 있다. 따라서, 각각의 개구부들(OP)은 끝단의 두께가 확장된 형태(T7>T6)를 갖는다. 또한, 개구부들(OP)은 측벽에는 돌출부가 형성된다.
도 2f에 도시된 바와 같이, 개구부들(OP) 내에 도전막들(25)을 형성한다. 여기서, 각각의 도전막들(25)은 제2 물질막들(22A)의 사이에 개재된 제3 영역(25A) 및 제3 영역(25A)으로부터 연장되어 상부의 제2 물질막(22A)과 하부의 제2 물질막(22A) 사이로 돌출된 제4 영역(25B)을 포함한다. 또한, 도전막들(25)은 제4 영역(25B)의 측벽에 형성된 돌출부를 포함한다. 참고로, 도전막들(25)을 형성하기 전에, 개구부들 내에 메모리막을 추가로 형성할 수 있다.
이어서, 층간절연막(24) 및 라이너막(23)을 관통하여 도전막들(24)의 제4 영역(25B)과 각각 연결된 콘택 플러그들(26)을 형성한다.
참고로, 제1 및 제2 물질막들(21, 22)의 물질에 따라 앞서 설명한 공정의 일부가 변경될 수 있다. 예를 들어, 제1 물질막들(21)이 제1 희생막으로 형성되고 제2 물질막들(22)이 제2 희생막으로 형성된 경우, 제2 슬릿을 통해 제1 및 제2 물질막들(21, 22)을 제거하여 개구부들을 형성한 후, 개구부들 내에 절연막을 형성하는 공정을 추가로 실시할 수 있다.
전술한 바와 같은 공정에 따르면, 도전막들(25)의 제4 영역(25B)의 두께를 선택적으로 증가시킬 수 있다. 또한, 도전막들(25)의 돌출부 하부에 제1 언더 컷들(UC1)을 형성함으로써, 상부 도전막(25)의 제4 영역(25B)과 하부 도전막(25)의 제4 영역(25B) 간의 거리를 증가시킬 수 있다.
도 3a 내지 도 3h는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 3a에 도시된 바와 같이, 교대로 형성된 제1 물질막들(31) 및 제2 물질막들(32)을 포함하는 적층물(ST)을 형성한 후, 측벽을 계단 형태로 패터닝한다. 여기서, 각각의 제2 물질막들(32)은 상부의 제1 물질막(31)과 하부의 제1 물질막(31) 사이에 개재된 제1 영역(32A) 및 제1 영역(32A)으로부터 연장되어 하부의 제1 물질막(31)을 덮는 제2 영역(32B)을 포함한다.
도 3b에 도시된 바와 같이, 제2 물질막들(32)의 하부에 제1 언더 컷들(UC1)을 형성한다. 예를 들어, 제1 물질막들(21)을 일부 두께 식각하여, 제2 물질막들(22)의 제2 영역(22B') 하부에 제1 언더 컷들(UC1)을 형성한다. 이를 통해, 제2 물질막들(22)이 제1 물질막들(31)에 비해 돌출된다.
도 3c에 도시된 바와 같이, 제1 언더 컷들(UC1)이 형성된 적층물(ST) 상에 제3 물질막(33)을 형성한다. 여기서, 제3 물질막(33)은 제2 물질막들(32)에 대한 식각 선택비가 큰 물질로 형성된다. 예를 들어, 제3 물질막(33)은 질화물을 포함한다.
제3 물질막(33)은 제1 언더 컷들(UC1)을 완전히 채우지 않는 두께로 형성될 수 있다. 또한, 제3 물질막(33)은 LPCVD(Low Pressure Chemical Vapor Deposition) 등과 같이 스텝 커버리지가 우수한 방식으로 형성될 수 있다.
이어서, 제2 물질막들(32')의 제2 영역(32B') 내에 불순물을 도핑한다. 본 발명의 일 실시예와 도 2b를 참조하여 설명한 실시예를 비교하면, 제2 물질막(32')의 제2 영역(32B')이 상대적으로 얇은 두께를 갖는다. 따라서, 불순물 도핑 횟수를 감소시킬 수 있다. 이때, 제2 영역(32B') 상에 형성된 제3 물질막(33)에도 불순물이 일부 도핑될 수 있다. 따라서, 제3 물질막(33) 및 제2 영역(32B')의 식각율이 증가된다.
도 3d에 도시된 바와 같이, 제3 물질막(33) 상에 절연막(34)을 형성한다. 여기서, 절연막(34)은 산화물을 포함할 수 있다. 또한, 절연막(34)은 PECVD(Plasma Enhanced Chemical Vapor Deposition) 등과 같이 스텝 커버리지가 나쁜 방식으로 형성될 수 있다. 이러한 경우, 적층물(ST)의 수평 영역에는 두꺼운 두께로 절연막(34)이 형성되는 반면, 적층물(ST)의 수직 영역에는 얇은 두께로 절연막(34)이 형성된다. 따라서, 제2 영역(32B')의 상부에는 두꺼운 두께로 절연막(34)이 형성되고, 제1 언더 컷들(UC1) 내에는 절연막(34)이 완전히 채워지지 않고 심(S)이 형성된다. 여기서, 심(S)은 상대적으로 좁은 폭의 제1 언더 컷들(UC1) 내에 절연막(34)을 형성하는 과정에서 유발된 빈 공간을 의미한다. 심(S)은 좁은 폭의 공간으로, 외부로부터 제1 언더 컷들(UC)의 내부까지 확장될 수 있다.
도 3e에 도시된 바와 같이, 절연막(34)을 식각하여 절연 패턴들(34A)을 형성한다. 예를 들어, 습식 식각 공정으로 절연막(34)을 식각하면, 심(S) 내로 식각액이 유입되어 제1 언더 컷들(UC1) 내에 형성된 절연막(34)이 식각된다. 따라서, 제1 언더 컷들(UC1) 내에 형성된 절연막(34)이 제거되고, 제2 물질막들(32')의 제2 영역들(32B') 상부에 각각 위치된 절연 패턴들(34A)이 형성된다.
이어서, 절연 패턴들(34A)을 베리어로 제3 물질막(33)을 식각하여 제3 물질 패턴들(33A)을 형성한다. 이때, 절연 패턴들(34A)에 의해 노출된 영역이 식각되므로, 절연 패턴들(34A)의 하부에 제3 물질 패턴들(33A)이 각각 위치된다. 여기서, 절연 패턴들(34A)이 제3 물질 패턴들(33A)에 비해 더 돌출될 수 있다. 따라서, 각각의 제2 물질막들(32')의 제2 영역(32B')과 이에 대응되는 절연 패턴(34A) 사이에 위치된 제2 언더 컷들(UC2)이 형성될 수 있다. 또한, 각각의 제3 물질 패턴들(33A)과 이에 대응되는 제2 물질막(32')의 제1 영역(32A) 사이에 위치된 그루브들(G)이 형성될 수 있다.
도 3f에 도시된 바와 같이, 적층물(ST) 상에 라이너막(35)을 형성한 후, 층간절연막(36)을 형성한다. 라이너막(35)은 제1 언더 컷들(UC1), 제2 언더 컷들(UC2) 및 그루브들(G)을 채우면서 계단 형태로 패터닝된 적층물(ST)의 측벽을 따라 형성된다.
이어서, 본 도면에는 도시되지 않았으나, 적층물(ST)을 메모리 블록 단위로 분리시킬 수 있다. 또한, 제2 물질막들(32')의 제1 영역(32A) 및 제1 물질막들(31)을 관통하는 반도체 패턴(도 1a 및 도 1b의 '14' 참조)을 형성할 수 있다.
도 3g에 도시된 바와 같이, 제1 물질막들(31) 및 제2 물질막들(32')의 제2 영역(32B')을 제거하여 개구부들을 형성한다. 이때, 제2 물질막들(32')의 제2 영역(32B')은 불순물 도핑에 의해 식각율이 증가되므로, 제1 물질막들(31) 제거시 함께 제거될 수 있다. 따라서, 각각의 개구부들(OP)은 끝단의 폭이 확장된 형태를 갖는다. 또한, 개구부들(OP)은 측벽에는 돌출부가 형성된다.
도 3h에 도시된 바와 같이, 개구부들(OP) 내에 도전막들(37)을 형성한다. 여기서, 각각의 도전막들(37)은 제2 물질막들(32)의 사이에 개재된 제3 영역(37A) 및 제3 영역(37A)으로부터 연장되어 상부의 제2 물질막(32)과 하부의 제2 물질막(32) 사이로 돌출된 제4 영역(37B)을 포함한다. 또한, 각각의 도전막들(37)은 제4 영역(37B)의 측벽에 형성된 돌출부(A)를 포함한다. 각각의 도전막들(37)의 제2 영역(37B)과 이에 대응되는 상부 절연막(32) 사이에는 그루브(G)가 위치되며, 각각의 도전막들(37)의 돌출부(A)와 이에 대응되는 절연 패턴(34A)의 사이에는 제2 언더 컷(UC2)이 위치된다.
이어서, 층간절연막(36) 및 라이너막(35)을 관통하여 도전막들(37)의 제4 영역(37B)과 각각 연결된 콘택 플러그들(38)을 형성한다.
도 4는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 4에 도시된 바와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 메모리 장치(1200)와 컨트롤러(1100)를 포함한다.
메모리 장치(1200)는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태를 갖는 데이터 정보를 저장하는데 사용된다. 메모리 장치(1200)는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 3h를 참조하여 설명된 구조를 포함할 수 있다. 또한, 메모리 장치(1200)는 계단 형태로 적층된 절연막들; 상기 절연막들 사이에 개재된 제1 영역들 및 상기 제1 영역들으로부터 연장되어 상부의 절연막과 하부의 절연막 사이로 돌출된 제2 영역들을 포함하고, 상기 제2 영역들에서 측벽에 돌출부들이 형성된 도전막들; 및 상기 돌출부들의 하부에 위치된 제1 언더 컷들을 포함하도록 구성된다. 메모리 장치(1200)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
컨트롤러(1100)는 호스트 및 메모리 장치(1200)에 연결되며, 호스트로부터의 요청에 응답하여 메모리 장치(1200)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 메모리 장치(1200)의 읽기, 쓰기, 소거, 배경(background) 동작 등을 제어하도록 구성된다.
컨트롤러(1100)는 RAM(Random Access Memory; 1110), CPU(Central Processing Unit; 1120), 호스트 인터페이스(Host Interface; 1130), ECC 회로(Error Correction Code Circuit; 1140), 메모리 인터페이스(Memory Interface; 1150) 등을 포함한다.
여기서, RAM(1110)은 CPU(1120) 의 동작 메모리, 메모리 장치(1200)와 호스트 간의 캐시 메모리, 메모리 장치(1200)와 호스트 간의 버퍼 메모리 등으로 사용될 수 있다. 참고로, RAM(1110)은 SRAM(Static Random Access Memory), ROM(Read Only Memory) 등으로 대체될 수 있다.
CPU(1120)는 컨트롤러(1100)의 전반적인 동작을 제어하도록 구성된다. 예를 들어, CPU(1120)는 RAM(1110)에 저장된 플래시 변환 계층(Flash Translation Layer; FTL)과 같은 펌웨어를 운용하도록 구성된다.
호스트 인터페이스(1130)는 호스트와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 컨트롤러(1100)는 USB(Universal Serial Bus) 프로토콜, MMC(MultiMedia Card) 프로토콜, PCI(Peripheral Component Interconnection)프로토콜, PCI-E(PCI-Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜, 프라이빗(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신한다.
ECC 회로(1140)는 오류 정정 코드(ECC)를 이용하여 메모리 장치(1200)로부터 리드된 데이터에 포함된 오류를 검출하고, 정정하도록 구성된다.
메모리 인터페이스(1150)는 메모리 장치(1200)와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 메모리 인터페이스(1150)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
참고로, 컨트롤러(1100)는 데이터를 임시 저장하기 위한 버퍼 메모리(미도시됨)를 더 포함할 수 있다. 여기서, 버퍼 메모리는 호스트 인터페이스(1130)를 통해 외부로 전달되는 데이터를 임시 저장하거나, 메모리 인터페이스(1150)를 통해 메모리 장치(1200)로부터 전달되는 데이터를 임시로 저장하는데 사용될 수 있다. 또한, 컨트롤러(1100)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM을 더 포함할 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 집적도가 향상된 메모리 장치(1200)를 포함하므로, 메모리 시스템(1000)의 집적도 또한 향상시킬 수 있다.
도 5는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 5에 도시된 바와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 메모리 장치(1200')와 컨트롤러(1100)를 포함한다. 또한, 컨트롤러(1100)는 RAM(1110), CPU(1120), 호스트 인터페이스(1130), ECC 회로(1140), 메모리 인터페이스(1150) 등을 포함한다.
메모리 장치(1200')는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 3h를 참조하여 설명된 메모리 스트링을 포함할 수 있다. 또한, 메모리 장치(1200')는 계단 형태로 적층된 절연막들; 상기 절연막들 사이에 개재된 제1 영역들 및 상기 제1 영역들으로부터 연장되어 상부의 절연막과 하부의 절연막 사이로 돌출된 제2 영역들을 포함하고, 상기 제2 영역들에서 측벽에 돌출부들이 형성된 도전막들; 및 상기 돌출부들의 하부에 위치된 제1 언더 컷들을 포함하도록 구성된다. 메모리 장치(1200')의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(1200')는 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 복수의 메모리 칩들은 복수의 그룹들로 분할되며, 복수의 그룹들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(1100)와 통신하도록 구성된다. 또한, 하나의 그룹에 속한 메모리 칩들은 공통 채널을 통해 컨트롤러(1100)와 통신하도록 구성된다. 참고로, 하나의 채널에 하나의 메모리 칩이 연결되도록 메모리 시스템(1000')이 변형되는 것도 가능하다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 집적도가 향상된 메모리 장치(1000')를 포함하므로, 메모리 시스템(1000')의 집적도 또한 향상시킬 수 있다. 특히, 메모리 장치(1200')를 멀티-칩 패키지로 구성함으로써, 메모리 시스템(1000')의 데이터 저장 용량을 증가시키고, 구동 속도를 향상시킬 수 있다.
도 6은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 6에 도시된 바와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 메모리 장치(2100), CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500), 시스템 버스(2600) 등을 포함한다.
메모리 장치(2100)는 유저 인터페이스(2400)를 통해 제공된 데이터, CPU(2200)에 의해 처리된 데이터 등을 저장한다. 또한, 메모리 장치(2100)은 시스템 버스(2600)를 통해 CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500) 등에 전기적으로 연결된다. 예를 들어, 메모리 장치(2100)는 컨트롤러(미도시됨)를 통해 시스템 버스(2600)에 연결되거나, 시스템 버스(2600)에 직접 연결될 수 있다. 메모리 장치(2100)가 시스템 버스(2600)에 직접 연결되는 경우, 컨트롤러의 기능은 CPU(2200), RAM(2300) 등에 의해 수행될 수 있다.
여기서, 메모리 장치(2100)는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 3h를 참조하여 설명된 메모리 스트링을 포함할 수 있다. 또한, 메모리 장치(2100)는 계단 형태로 적층된 절연막들; 상기 절연막들 사이에 개재된 제1 영역들 및 상기 제1 영역들으로부터 연장되어 상부의 절연막과 하부의 절연막 사이로 돌출된 제2 영역들을 포함하고, 상기 제2 영역들에서 측벽에 돌출부들이 형성된 도전막들; 및 상기 돌출부들의 하부에 위치된 제1 언더 컷들을 포함하도록 구성된다. 메모리 장치(2100)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(2100)은 도 5를 참조하여 설명한 바와 같이 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
이와 같은 구성을 갖는 컴퓨팅 시스템(2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(Portable Multimedia Player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치 등일 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 집적도가 향상된 메모리 장치(2100)를 포함하므로, 컴퓨팅 시스템(2000)의 데이터 저장 용량을 향상시킬 수 있다.
도 7은 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 7에 도시된 바와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 운영 체제(3200), 어플리케이션(3100), 파일 시스템(3300), 변환 계층(3400) 등을 포함하는 소프트웨어 계층을 포함한다. 또한, 컴퓨팅 시스템(3000)은 메모리 장치(3500) 등의 하드웨어 계층을 포함한다.
운영 체제(3200)는 컴퓨팅 시스템(3000)의 소프트웨어, 하드웨어 자원 등을 관리하기 위한 것으로, 중앙처리장치의 프로그램 실행을 제어할 수 있다. 어플리케이션(3100)은 컴퓨팅 시스템(3000)에서 실시되는 다양한 응용 프로그램으로, 운영 체제(3200)에 의해 실행되는 유틸리티일 수 있다.
파일 시스템(3300)은 컴퓨팅 시스템(3000)에 존재하는 데이터, 파일 등을 관리하기 위한 논리적인 구조를 의미하며, 규칙에 따라 메모리 장치(3500) 등에 저장할 파일 또는 데이터를 조직화한다. 파일 시스템(3300)은 컴퓨팅 시스템(3000)에서 사용되는 운영 체제(3200)에 따라 결정될 수 있다. 예를 들어, 운영 체제(3200)가 마이크로소프트(Microsoft)사의 윈도우즈(Windows) 계열인 경우, 파일 시스템(3300)은 FAT(File Allocation Table), NTFS(NT file system) 등일 수 있다. 또한, 운영 체제(3200)가 유닉스/리눅스(Unix/Linux) 계열인 경우, 파일 시스템(3300)은 EXT(extended file system), UFS(Unix File System), JFS(Journaling File System) 등일 수 있다.
본 도면에서는 운영 체제(3200), 어플리케이션(3100) 및 파일 시스템(3300)을 별도의 블록으로 도시하였으나, 어플리케이션(3100) 및 파일 시스템(3300)은 운영 체제(3200) 내에 포함된 것일 수 있다.
변환 계층(Translation Layer; 3400)은 파일 시스템(3300)으로부터의 요청에 응답하여 메모리 장치(3500)에 적합한 형태로 어드레스를 변환한다. 예를 들어, 변환 계층(3400)은 파일 시스템(3300)이 생성한 로직 어드레스를 메모리 장치(3500)의 피지컬 어드레스로 변환한다. 여기서, 로직 어드레스와 피지컬 어드레스의 맵핑 정보는 어드레스 변환 테이블(address translation table)로 저장될 수 있다. 예를 들어, 변환 계층(3400)은 플래시 변환 계층(Flash Translation Layer; FTL), 유니버설 플래시 스토리지 링크 계층(Universal Flash Storage Link Layer, ULL) 등일 수 있다.
메모리 장치(3500)는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 3h를 참조하여 설명된 메모리 스트링을 포함할 수 있다. 또한, 메모리 장치(3500)는 계단 형태로 적층된 절연막들; 상기 절연막들 사이에 개재된 제1 영역들 및 상기 제1 영역들으로부터 연장되어 상부의 절연막과 하부의 절연막 사이로 돌출된 제2 영역들을 포함하고, 상기 제2 영역들에서 측벽에 돌출부들이 형성된 도전막들; 및 상기 돌출부들의 하부에 위치된 제1 언더 컷들을 포함하도록 구성된다. 메모리 장치(3500)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
이러한 구성을 갖는 컴퓨팅 시스템(3000)은 상위 레벨 영역에서 수행되는 운영체제 계층과 하위 레벨 영역에서 수행되는 컨트롤러 계층으로 구분될 수 있다. 여기서, 어플리케이션(3100), 운영 시스템(3200) 및 파일 시스템(3300)은 운영 체제 계층에 포함되며, 컴퓨팅 시스템(2000)의 동작 메모리에 의해 구동될 수 있다. 또한, 변환 계층(3400)은 운영 체제 계층에 포함되거나, 컨트롤러 계층에 포함될 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 집적도가 향상된 메모리 장치(3500)를 포함하므로, 컴퓨팅 시스템(3000)의 데이터 저장 용량을 향상시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
11: 도전막들 12: 절연막들
13: 희생막 14: 반도체 패턴

Claims (30)

  1. 계단 형태로 적층된 절연막들; 및
    상기 절연막들 사이에 개재된 제1 영역 및 상기 제1 영역으로부터 연장되어 상부의 절연막과 하부의 절연막 사이로 돌출된 제2 영역을 포함하고, 상기 제2 영역의 측벽에 돌출부가 형성된 도전막들
    을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    각각의 상기 도전막들의 상기 돌출부 하부에 위치된 제1 언더 컷들
    을 더 포함하는 반도체 장치.
  3. 제2항에 있어서,
    상기 제1 언더 컷들을 채우고, 상기 도전막들 및 상기 절연막들의 상부에 형성된 라이너막
    을 더 포함하는 반도체 장치.
  4. 제3항에 있어서,
    상기 라이너막을 관통하여 상기 도전막들의 제2 영역들과 각각 연결된 콘택 플러그들
    을 더 포함하는 반도체 장치.
  5. 제1항에 있어서,
    각각의 상기 도전막들의 제2 영역과 이에 대응되는 상부 절연막 사이에 위치된 그루브들
    을 더 포함하는 반도체 장치.
  6. 제1항에 있어서,
    각각의 상기 도전막들의 상기 제2 영역의 상부에 형성된 절연 패턴들; 및
    각각의 상기 도전막들의 상기 돌출부와 이에 대응되는 절연 패턴들 사이에 위치된 제2 언더 컷들;
    을 더 포함하는 반도체 장치.
  7. 제1항에 있어서,
    각각의 상기 도전막들의 상기 제2 영역의 상부에 형성된 절연 패턴들; 및
    상기 절연 패턴들을 관통하여 상기 도전막들의 상기 제2 영역들과 각각 연결된 콘택 플러그들
    을 더 포함하는 반도체 장치.
  8. 제1항에 있어서,
    상기 도전막들의 상기 제1 영역들 및 상기 절연막들을 관통하는 반도체 패턴들
    을 더 포함하는 반도체 장치.
  9. 제1항에 있어서,
    각각의 상기 도전막들의 상기 제2 영역이 상기 제1 영역에 비해 두꺼운 두께를 갖는
    반도체 장치.
  10. 제1항에 있어서,
    각각의 상기 도전막들의 상기 제2 영역이 버즈 빅(bird's beak) 형태를 갖는
    반도체 장치.
  11. 제1항에 있어서,
    각각의 상기 도전막들의 상기 돌출부는 상기 도전막들의 상부면으로부터 연장되어 형성된
    반도체 장치.
  12. 제1항에 있어서,
    각각의 상기 도전막들의 상기 돌출부는 상기 도전막들의 측벽 중간에 형성된
    반도체 장치.
  13. 제1항에 있어서,
    각각의 상기 도전막들의 상기 제2 영역의 상부면은 이에 대응되는 상부 절연막의 상부면과 동일하거나 더 낮게 위치된
    반도체 장치.
  14. 제1항에 있어서,
    각각의 상기 도전막들의 상기 제1 영역은 워드라인이고, 상기 제2 영역은 패드부인
    반도체 장치.
  15. 계단 형태로 적층된 절연막들; 및
    상기 절연막들 사이에 개재되고, 상부의 절연막과 하부의 절연막 사이로 돌출된 패드부가 버즈 빅(bird's beak) 형태를 갖는 도전막들
    을 포함하는 반도체 장치.
  16. 제15항에 있어서,
    각각의 상기 도전막들의 상기 패드부를 감싸고, 상기 절연막들 및 상기 도전막들의 상부에 형성된 라이너막
    을 더 포함하는 반도체 장치.
  17. 제16항에 있어서,
    상기 라이너막을 관통하여 상기 도전막들과 각각 연결된 콘택 플러그들
    을 더 포함하는 반도체 장치.
  18. 제15항에 있어서,
    각각의 상기 도전막들의 상기 패드부와 이에 대응되는 하부의 절연막 사이에 위치된 제1 언더 컷들
    을 더 포함하는 반도체 장치.
  19. 제15항에 있어서,
    각각의 상기 도전막들의 상기 패드부와 이에 대응되는 상부의 절연막 사이에 위치된 그루브들;
    각각의 상기 도전막들의 상기 패드부 상에 형성된 절연 패턴들; 및
    각각의 상기 도전막들의 상기 패드부와 이에 대응되는 절연 패턴 사이에 위치된 제2 언더 컷들
    을 더 포함하는 반도체 장치.
  20. 제15항에 있어서,
    각각의 상기 도전막들의 상기 패드부는 나머지 영역에 비해 두꺼운 두께를 갖는
    반도체 장치.
  21. 계단 형태로 적층된 제1 물질막들 및 상기 제1 물질막들 사이에 개재된 제1 영역과 상기 제1 영역으로부터 연장되어 하부의 제1 물질막을 덮는 제2 영역을 포함하는 제2 물질막들을 포함하는 적층물을 형성하는 단계;
    각각의 상기 제2 물질막들의 상기 제2 영역에 불순물을 도핑하는 단계;
    상기 제2 물질막들의 하부에 제1 언더 컷들을 형성하는 단계;
    상기 제1 물질막들 및 상기 불순물이 도핑된 제2 물질막들의 제2 영역들을 제거하여, 끝단의 두께가 확장된 개구부들을 형성하는 단계; 및
    상기 개구부들 내에 도전막들을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  22. 제21항에 있어서,
    상기 적층물 상에, 상기 제1 언더 컷들을 채우는 라이너막을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  23. 제21항에 있어서,
    상기 불순물을 도핑하기 전에, 상기 적층물 상에 제3 물질막을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  24. 제23항에 있어서,
    상기 제3 물질막 상에, 각각의 상기 제2 물질막들의 상기 제2 영역 상부에 위치되는 절연 패턴들을 형성하는 단계;
    상기 절연 패턴들을 베리어로 상기 제3 물질막을 식각하여, 상기 절연 패턴들의 하부에 위치된 제3 물질 패턴들을 형성하는 단계; 및
    상기 제3 물질 패턴들이 형성된 상기 적층물 상에 라이너막을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  25. 제24항에 있어서,
    상기 절연 패턴들을 형성하는 단계는,
    상기 제3 물질막 상에, 상기 제1 언더 컷들 내에 위치된 심들을 포함하는 절연막을 형성하는 단계; 및
    상기 제1 언더 컷들 내에 형성된 상기 절연막을 제거하여, 상기 절연 패턴들을 형성하는 단계를 포함하는
    반도체 장치의 제조 방법.
  26. 제24항에 있어서,
    상기 제3 물질 패턴들 형성시, 각각의 상기 제3 물질 패턴들과 이에 대응되는 제2 물질막의 제1 영역 사이에 위치된 그루브들 및 각각의 상기 제3 물질 패턴들과 이에 대응되는 절연 패턴의 사이에 위치된 제2 언더 컷들이 형성되는
    반도체 장치의 제조 방법.
  27. 제21항에 있어서,
    상기 제2 물질막들의 상기 제2 영역들은 상기 제1 영역들에 비해 얇은 두께를 갖는
    반도체 장치의 제조 방법.
  28. 제21항에 있어서,
    상기 불순물은 N타입 도펀트, P타입 도펀트 또는 비활성 도펀트를 포함하는
    반도체 장치의 제조 방법.
  29. 제21항에 있어서,
    각각의 상기 도전막들은 상기 제2 물질막들의 사이에 개재된 제3 영역 및 상기 제3 영역으로부터 연장되어 상부의 제2 물질막과 하부의 제2 물질막 사이로 돌출된 제4 영역을 포함하고, 상기 제4 영역의 측벽에 돌출부가 형성된
    반도체 장치의 제조 방법.
  30. 제29항에 있어서,
    각각의 상기 도전막들은 상기 제4 영역이 상기 제3 영역에 비해 두꺼운 두께를 갖는
    반도체 장치의 제조 방법.
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