KR20210014440A - 수직형 메모리 장치 및 그 제조 방법 - Google Patents

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남필욱
손영선
안경원
윤주미
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Abstract

수직형 메모리 장치는 기판 상에 형성되어 상기 기판 상면에 수직한 수직 방향으로 연장된 채널, 상기 채널의 외측벽에 형성되어, 상기 기판 상면에 평행한 수평 방향을 따라 순차적으로 적층된 터널 절연 패턴, 전하 트래핑 패턴 및 제1 블로킹 패턴을 포함하는 전하 저장 구조물, 및 상기 기판 상에 상기 수직 방향으로 서로 이격되고, 각각이 상기 전하 저장 구조물을 둘러싸는 게이트 전극들을 포함할 수 있으며, 상기 전하 트래핑 패턴은 상기 수평 방향으로 상기 게이트 전극들에 각각 대향하도록 복수 개로 형성되어 상기 수직 방향으로 서로 이격되고, 상기 각 전하 트래핑 패턴들에서, 상기 터널 절연 패턴에 접촉하는 내측벽의 상기 수직 방향으로의 제1 길이는 상기 제1 블로킹 패턴에 접촉하는 외측벽의 상기 수직 방향으로의 제2 길이보다 작을 수 있다.

Description

수직형 메모리 장치 및 그 제조 방법{VERTICAL MEMORY DEVICES AND METHODS OF MANUFACTURING THE SAME}
본 발명은 수직형 메모리 장치 및 그 제조 방법에 관한 것이다.
VNAND 플래시 메모리 장치에서 수직 채널의 외측벽에 형성되는 전하 트랩막은 수직으로 연장되도록 형성되며, 이에 따라 복수의 층들에 각각 형성된 게이트 전극들에 의해 이들 내에 트랩된 전하가 수직 방향으로 이동할 수 있다. 그 결과, 상기 VNAND 플래시 메모리 장치의 리텐션 특성이 열화될 수 있으며, 이는 상기 장치의 신뢰성 악화 문제를 야기한다.
본 발명의 일 과제는 개선된 신뢰성을 갖는 수직형 메모리 장치를 제공하는 것이다.
본 발명의 다른 과제는 개선된 신뢰성을 갖는 수직형 메모리 장치의 제조 방법을 제공하는 것이다.
상술한 본 발명의 일 과제를 달성하기 위하여, 예시적인 실시예들에 따른 수직형 메모리 장치는 기판 상에 형성되어 상기 기판 상면에 수직한 수직 방향으로 연장된 채널, 상기 채널의 외측벽에 형성되어, 상기 기판 상면에 평행한 수평 방향을 따라 순차적으로 적층된 터널 절연 패턴, 전하 트래핑 패턴 및 제1 블로킹 패턴을 포함하는 전하 저장 구조물, 및 상기 기판 상에 상기 수직 방향으로 서로 이격되고, 각각이 상기 전하 저장 구조물을 둘러싸는 게이트 전극들을 포함할 수 있으며, 상기 전하 트래핑 패턴은 상기 수평 방향으로 상기 게이트 전극들에 각각 대향하도록 복수 개로 형성되어 상기 수직 방향으로 서로 이격되고, 상기 각 전하 트래핑 패턴들에서, 상기 터널 절연 패턴에 대향하는 내측벽의 상기 수직 방향으로의 제1 길이는 상기 제1 블로킹 패턴에 대향하는 외측벽의 상기 수직 방향으로의 제2 길이보다 작을 수 있다.
상술한 본 발명의 일 과제를 달성하기 위하여, 다른 예시적인 실시예들에 따른 수직형 메모리 장치는 기판 상에 형성되어 상기 기판 상면에 수직한 수직 방향으로 연장된 채널, 상기 채널의 외측벽에 형성되어, 상기 기판 상면에 평행한 수평 방향을 따라 순차적으로 적층된 터널 절연 패턴, 전하 트래핑 패턴 구조물 및 블로킹 패턴을 포함하는 전하 저장 구조물, 및 상기 기판 상에 상기 수직 방향으로 서로 이격되며, 각각이 상기 전하 저장 구조물을 둘러싸는 게이트 전극들을 포함할 수 있으며, 상기 전하 트래핑 패턴 구조물은 상기 수평 방향으로 상기 게이트 전극들에 각각 대향하도록 복수 개로 형성되어 상기 수직 방향으로 서로 이격되고, 상기 각 전하 트래핑 패턴 구조물들은 상기 터널 절연 패턴의 외측벽으로부터 상기 수평 방향으로 적층되고 서로 다른 물질을 포함하는 제1 및 제2 전하 트래핑 패턴들을 구비할 수 있다.
상술한 본 발명의 일 과제를 달성하기 위하여, 또 다른 예시적인 실시예들에 따른 수직형 메모리 장치는 기판 상에 형성되어 상기 기판 상면에 수직한 수직 방향으로 연장된 채널, 상기 채널의 외측벽에 형성되어, 상기 기판 상면에 평행한 수평 방향을 따라 순차적으로 적층된 터널 절연 패턴, 전하 트래핑 패턴 및 블로킹 패턴을 포함하는 전하 저장 구조물, 상기 기판 상에 상기 전하 저장 구조물과 이격되어 상기 채널의 저면 및 하부 외측벽을 커버하며, 상기 채널로부터 순차적으로 적층된 더미 터널 절연 패턴, 더미 전하 트래핑 패턴 및 더미 블로킹 패턴을 포함하는 더미 전하 저장 구조물, 및 상기 기판 상에 상기 수직 방향으로 서로 이격되고, 각각이 상기 전하 저장 구조물을 둘러싸는 게이트 전극들을 포함할 수 있으며, 상기 전하 트래핑 패턴은 상기 수평 방향으로 상기 게이트 전극들에 각각 대향하도록 복수 개로 형성되어 상기 수직 방향으로 서로 이격되고, 상기 더미 터널 절연 패턴 및 상기 더미 블로킹 패턴은 각각 상기 터널 절연 패턴 및 상기 블로킹 패턴과 동일한 물질을 포함하되, 상기 더미 전하 트래핑 패턴은 상기 전하 트래핑 패턴과 다른 물질을 포함할 수 있다.
상술한 본 발명의 일 과제를 달성하기 위하여, 또 다른 예시적인 실시예들에 따른 수직형 메모리 장치는 기판 상에 형성되어 상기 기판 상면에 수직한 제1 방향으로 각각 연장된 채널들, 상기 기판 상에 형성되어 상기 채널들에 접촉하는 채널 연결 패턴, 상기 채널 연결 패턴 상부의 상기 각 채널들의 외측벽에 형성되어, 상기 기판 상면에 평행한 수평 방향을 따라 순차적으로 적층된 터널 절연 패턴, 전하 트래핑 패턴 및 제1 블로킹 패턴과, 분리 패턴을 포함하는 전하 저장 구조물, 상기 채널 연결 패턴 상에 상기 제1 방향으로 서로 이격되고, 각각이 상기 전하 저장 구조물을 둘러싸는 게이트 전극들, 상기 각 게이트 전극들의 상하면 및 상기 전하 저장 구조물에 대향하는 측벽을 커버하는 제2 블로킹 패턴, 각각이 상기 기판 상에 형성되어 상기 게이트 전극들을 관통하며, 상기 기판 상면에 평행한 제2 방향으로 연장되어 상기 각 게이트 전극들을 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향으로 분리시키는 분리 구조물들, 및 각각이 상기 채널들 상에 상기 제3 방향으로 연장되어 이들에 전기적으로 연결되며, 상기 제2 방향으로 서로 이격된 비트 라인들을 포함할 수 있으며, 상기 전하 트래핑 패턴은 상기 수평 방향으로 상기 게이트 전극들에 각각 대향하도록 복수 개로 형성되어 상기 제1 방향으로 서로 이격되고, 상기 각 전하 트래핑 패턴들에서, 상기 터널 절연 패턴에 대향하는 내측벽의 상기 제1 방향으로의 제1 길이는 상기 제1 블로킹 패턴에 대향는 외측벽의 상기 제2 방향으로의 제2 길이보다 작을 수 있으며, 상기 분리 패턴은 상기 제1 방향으로 서로 인접하는 상기 전하 트래핑 패턴들 사이에 형성되어 상기 터널 절연 패턴 및 상기 블로킹 패턴에 접촉하고 절연 물질을 포함할 수 있다.
상술한 본 발명의 다른 과제를 달성하기 위하여, 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법에서, 기판 상에 절연막 및 제1 희생막이 교대로 반복적으로 적층된 몰드를 형성할 수 있다. 상기 기판 상에 상기 몰드를 관통하는 채널 및 이의 외측벽을 커버하며 순차적으로 적층된 터널 절연 패턴, 예비 전하 트래핑 패턴 및 제1 블로킹 패턴을 포함하는 예비 전하 저장 구조물을 형성할 수 있다. 상기 몰드를 관통하여 상기 기판 상면을 노출시키는 개구를 형성할 수 있다. 상기 개구를 통해 상기 제1 희생막을 제거하여 상기 예비 전하 저장 구조물의 외측벽을 노출시키는 제1 갭을 형성할 수 있다. 상기 제1 갭을 통해 상기 예비 전하 트래핑 패턴에 제1 질화 공정을 수행하여 상기 기판 상면에 수직한 수직 방향을 따라 서로 이격된 복수의 전하 트래핑 패턴들을 형성할 수 있다. 상기 제1 갭을 통해 상기 예비 전하 트래핑 패턴에 제1 산화 공정을 수행하여 상기 전하 트래핑 패턴들 사이에 분리 패턴을 형성할 수 있다. 상기 제1 갭 내에 게이트 전극을 형성할 수 있다.
상술한 본 발명의 일 과제를 달성하기 위하여, 다른 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법에서, 기판 상에 절연막 및 희생막이 교대로 반복적으로 적층된 몰드를 형성할 수 있다. 상기 기판 상에 상기 몰드를 관통하는 채널 및 이의 외측벽을 커버하며 순차적으로 적층된 터널 절연 패턴, 예비 전하 트래핑 패턴 및 제1 블로킹 패턴을 포함하는 예비 전하 저장 구조물을 형성할 수 있다. 상기 몰드를 관통하여 상기 기판 상면을 노출시키는 개구를 형성할 수 있다. 상기 개구를 통해 상기 희생막을 제거하여 상기 예비 전하 저장 구조물의 외측벽을 노출시키는 갭을 형성할 수 있다. 상기 갭을 통해 상기 예비 전하 트래핑 패턴에 제1 질화 공정을 수행하여 상기 기판 상면에 수직한 수직 방향을 따라 서로 이격된 복수의 산화 저지 패턴들을 형성할 수 있다. 상기 갭을 통해 상기 예비 전하 트래핑 패턴에 제1 산화 공정을 수행하여 상기 산화 저지 패턴들 사이에 예비 분리 패턴을 형성할 수 있다. 상기 갭을 통해 상기 산화 저지 패턴 및 상기 예비 전하 트래핑 패턴에 제2 산화 공정을 수행하여 상기 예비 전하 트래핑 패턴을 상기 수직 방향을 따라 서로 이격되도록 복수 개로 분리시킬 수 있다. 상기 갭을 통해 상기 각 예비 전하 트래핑 패턴들에 제2 질화 공정을 수행하여 이의 상하단 및 외측벽에 전하 트래핑 패턴을 형성할 수 있다. 상기 갭 내에 게이트 전극을 형성할 수 있다.
상술한 본 발명의 일 과제를 달성하기 위하여, 또 다른 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법에서, 기판 상에 절연막 및 희생막이 교대로 반복적으로 적층된 몰드를 형성할 수 있다. 상기 기판 상에 상기 몰드를 관통하는 채널 및 이의 외측벽을 커버하며 순차적으로 적층된 터널 절연 패턴 및 예비 전하 트래핑 패턴을 포함하는 예비 전하 저장 구조물을 형성할 수 있다. 상기 몰드를 관통하여 상기 기판 상면을 노출시키는 개구를 형성할 수 있다. 상기 개구를 통해 상기 희생막을 제거하여 상기 예비 전하 저장 구조물의 외측벽을 노출시키는 갭을 형성할 수 있다. 상기 갭을 통해 상기 예비 전하 트래핑 패턴에 제1 질화 공정을 수행하여 상기 기판 상면에 수직한 수직 방향을 따라 서로 이격된 복수의 산화 저지 패턴들을 형성할 수 있다. 상기 갭을 통해 상기 예비 전하 트래핑 패턴에 제1 산화 공정을 수행하여 상기 산화 저지 패턴들 사이에 예비 분리 패턴을 형성할 수 있다. 상기 갭을 통해 상기 산화 저지 패턴 및 상기 예비 전하 트래핑 패턴에 제2 산화 공정을 수행하여 상기 예비 전하 트래핑 패턴을 상기 수직 방향을 따라 서로 이격되도록 복수 개로 분리시킬 수 있다. 상기 갭을 통해 상기 각 예비 전하 트래핑 패턴들에 제2 질화 공정을 수행하여 이의 상하단 및 외측벽에 전하 트래핑 패턴을 형성할 수 있다. 상기 갭 내에 게이트 전극을 형성할 수 있다.
예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법에서, 수직 방향으로 연장되는 예비 전하 트래핑 패턴에 질화 공정 및 산화 공정과 같은 화학적 공정을 통해 상기 수직 방향으로 서로 이격되는 복수의 전하 트래핑 패턴들을 용이하게 형성할 수 있다. 이에 따라, 각 전하 트래핑 패턴들에 저장된 전하가 다른 층에 형성된 게이트 전극들에 의해 상기 수직 방향으로 이동하지 않으므로 그 리텐션 특성이 개선될 수 있다. 따라서 상기 전하 트래핑 패턴들을 포함하는 상기 수직형 메모리 장치는 개선된 신뢰성을 가질 수 있다.
도 1 및 2는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도들이다.
도 3 내지 도 11은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 12는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도로서, 도 1에 도시된 X 영역에 대한 확대 단면도이다.
도 13 내지 도 16은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 1에 도시된 X 영역에 대한 확대 단면도들이다.
도 17은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도로서, 도 1에 도시된 X 영역에 대한 확대 단면도이다.
도 18 내지 도 22는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 1에 도시된 X 영역에 대한 확대 단면도들이다.
도 23은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도로서, 도 1에 도시된 X 영역에 대한 확대 단면도이다.
도 24 내지 도 26은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 1에 도시된 X 영역에 대한 확대 단면도들이다.
도 27은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다.
도 28 내지 도 30은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부된 도면들을 참조하여 예시적인 실시예들에 따른 수직형 메모리 장치 및 그 제조 방법에 대하여 상세하게 설명한다. 이하의 발명의 상세한 설명에서는(청구항은 제외), 기판 상면에 수직한 방향을 제1 방향으로 정의하고, 상기 기판 상면에 평행하고 서로 교차하는 2 방향들을 각각 제2 및 제3 방향들로 정의한다. 예시적인 실시예들에 있어서, 상기 제2 및 제3 방향들은 서로 직교할 수 있다.
도 1 및 2는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도들이다. 이때, 도 2는 도 1에 도시된 X 영역에 대한 확대 단면도이다.
도 1 및 2를 참조하면, 상기 수직형 메모리 장치는 기판(100) 상에 형성된 채널(260), 제1 전하 저장 구조물(252), 및 게이트 전극 구조물을 포함할 수 있다. 나아가 상기 수직형 메모리 장치는 더미 전하 저장 구조물(250), 채널 연결 패턴(330), 절연 패턴(175), 제2 블로킹 패턴(360), 공통 소스 패턴(Common Source Pattern: CSP)(390), 제2 스페이서(380), 지지막(160), 지지 패턴(165), 충전 패턴(270), 패드(280), 제1 내지 제3 층간 절연막들(190, 290, 400), 콘택 플러그(410), 및 비트 라인(430)을 더 포함할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다. 기판(100)에는 예를 들어, n형 불순물이 도핑될 수 있다.
채널(260)은 기판(100) 상에 상기 제1 방향으로 연장될 수 있으며, 예를 들어, 컵 형상을 가질 수 있다. 채널(260)은 예를 들어, 불순물이 도핑되지 않은 폴리실리콘을 포함할 수 있다.
예시적인 실시예들에 있어서, 채널(260)은 상기 제2 및 제3 방향들을 따라 각각 복수 개로 형성되어 채널 어레이가 정의될 수 있다. CSP(390) 및 이의 상기 제3 방향으로의 각 양 측벽에 형성된 제2 스페이서(380)는 함께 분리 구조물을 형성할 수 있으며, 상기 제3 방향으로 서로 이웃하는 상기 분리 구조물들 사이에 형성된 하나의 상기 게이트 전극 구조물이 둘러싸는 채널들(260)은 채널 블록을 형성할 수 있고, 상기 채널 어레이는 상기 제3 방향을 따라 배열된 복수의 채널 블록들을 포함할 수 있다. 상기 각 채널 블록들에 포함된 채널들(260)은 채널 연결 패턴(330)에 의해 서로 연결될 수 있다.
채널 연결 패턴(330)은 기판(100) 상에 형성되어 상기 제3 방향으로 서로 이웃하는 상기 분리 구조물들 사이에서 상기 제2 방향으로 연장되어 각 채널들(260)의 하부 외측벽에 접촉할 수 있으며, 상기 제3 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 채널 연결 패턴(330)은 예를 들어, n형의 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 한편, 채널 연결 패턴(330)의 내부에는 에어 갭(340)이 형성될 수 있다.
제1 전하 저장 구조물(252)은 채널 연결 패턴(330) 상에 형성되어 상기 게이트 전극 구조물을 관통하는 채널(260) 부분의 외측벽을 커버할 수 있으며, 더미 전하 저장 구조물(250)은 기판(100) 상면과 채널 연결 패턴(330) 사이에 형성되어 채널(260)의 저면 및 하단 외측벽을 커버할 수 있다. 즉, 제1 전하 저장 구조물(252)과 더미 전하 저장 구조물(250)은 채널(260)의 하부 외측벽에 접촉하는 채널 연결 패턴(330)에 의해 상기 제1 방향으로 서로 이격될 수 있다. 이때, 제1 전하 저장 구조물(252)의 저면 및 더미 전하 저장 구조물(250)의 상면은 각각 채널 연결 패턴(330)에 접촉할 수 있다.
제1 전하 저장 구조물(252)은 채널(260)의 외측벽으로부터 기판(100) 상면에 평행한 수평 방향을 따라 순차적으로 적층된 터널 절연 패턴(240), 전하 트래핑 패턴(232), 및 제1 블로킹 패턴(220)을 포함할 수 있다. 또한, 제1 전하 저장 구조물(252)은 분리 패턴(234)을 더 포함할 수 있다. 각 터널 절연 패턴(240) 및 제1 블로킹 패턴(220)은 예를 들어, 실리콘 산화물(SiO2)과 같은 산화물을 포함할 수 있으며, 전하 트래핑 패턴(232)은 예를 들어, 실리콘 질화물(SiN)과 같은 질화물을 포함할 수 있다.
상기 게이트 전극 구조물은 상기 제1 방향을 따라 서로 이격된 복수 개의 층들에 각각 형성되며 상기 제2 방향으로 각각 연장된 게이트 전극들(372, 374, 376)을 포함할 수 있으며, 이들 사이에는 절연 패턴(175)이 형성될 수 있다. 절연 패턴(175)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다. 각 게이트 전극들(372, 374, 376)은 상기 제3 방향으로 서로 이웃하는 상기 분리 구조물들 사이에 형성된 채널들(260) 및 이의 외측벽을 커버하는 제1 전하 저장 구조물(252)을 둘러쌀 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 전극 구조물은 기판(100) 상면으로부터 상기 제1 방향을 따라 순차적으로 적층된 하나 이상의 제1 게이트 전극(372), 복수의 제2 게이트 전극들(374), 및 하나 이상의 제3 게이트 전극(376)을 포함할 수 있다. 이때, 제1 게이트 전극(372)은 그라운드 선택 라인(GSL) 역할을 수행할 수 있고, 각 제2 게이트 전극들(374)은 워드라인 역할을 수행할 수 있으며, 제3 게이트 전극(376)은 스트링 선택 라인(SSL) 역할을 수행할 수 있다.
상기 게이트 전극 구조물은 상기 제3 방향으로 서로 이웃하는 상기 분리 구조물들에 의해 상기 제3 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 게이트 전극 구조물은 기판(100) 상에서 상기 제1 방향을 따라 하층에서 상층으로 갈수록 상기 제2 방향으로의 길이가 점차 감소하는 계단 형상을 가질 수 있다.
각 제1 내지 제3 게이트 전극들(372, 374, 376)은 게이트 도전 패턴 및 이의 표면을 커버하는 게이트 배리어 패턴을 포함할 수 있다. 이때, 상기 게이트 도전 패턴은 예를 들어, 텅스텐, 티타늄, 탄탈륨, 백금 등의 전기 저항이 낮은 금속을 포함할 수 있으며, 상기 게이트 배리어 패턴은 예를 들어, 티타늄 질화물, 탄탈륨 질화물 등의 금속 질화물을 포함할 수 있다.
한편, 각 제1 내지 제3 게이트 전극들(372, 374, 376)의 상하면, 및 제1 전하 저장 구조물(252)에 대향하는 일 측벽은 제2 블로킹 패턴(360)에 의해 커버될 수 있으며, 제2 블로킹 패턴(360)은 상기 제1 방향으로 연장되어 제1 내지 제3 게이트 전극들(372, 374, 376) 사이에 형성된 절연 패턴(175)의 일 측벽도 커버할 수 있다. 제2 블로킹 패턴(360)은 예를 들어, 알루미늄 산화물과 같은 금속 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 전하 저장 구조물(252)에 포함된 각 터널 절연 패턴(240) 및 제1 블로킹 패턴(220)은 상기 게이트 전극 구조물을 관통하도록 상기 제1 방향으로 연장될 수 있으며, 전하 트래핑 패턴(232)은 이들 사이에서 게이트 전극들(372, 374, 376)에 상기 수평 방향으로 각각 대향하며 상기 제1 방향으로 서로 이격되도록 복수 개로 형성될 수 있다.
다만, 각 전하 트래핑 패턴들(232)의 상기 제1 방향으로의 최소 길이인 제1 길이(L1)는 각 게이트 전극들(372, 374, 376)이 형성되는 절연 패턴들(175) 사이의 각 제2 갭들(350)의 상기 제1 방향으로의 제3 길이(L3)보다 클 수 있다. 각 제2 갭들(350) 내에는 각 게이트 전극들(372, 374, 376) 및 제2 블로킹 패턴(360)이 형성되므로, 제1 길이(L1)는 각 게이트 전극들(372, 374, 376)의 상기 제1 방향으로의 제4 길이(L4)보다도 클 수 있다.
예시적인 실시예들에 있어서, 각 전하 트래핑 패턴들(232)의 상기 제1 방향으로의 길이는 터널 절연 패턴(240)으로부터 제1 블로킹 패턴(220)에 이르기까지 점차 증가할 수 있다. 이에 따라, 각 전하 트래핑 패턴들(232)에서, 터널 절연 패턴(240)에 접촉하는 내측벽의 제1 길이(L1)는 제1 블로킹 패턴(220)에 접촉하는 외측벽의 제2 길이(L2)보다 작을 수 있다. 예시적인 실시예들에 있어서, 기판(100) 상면에 대한 각 전하 트래핑 패턴들(232)의 상면 혹은 하면의 기울기의 절대값은 터널 절연 패턴(240)으로부터 제1 블로킹 패턴(220)을 향해 점차 감소할 수 있다.
상기 제1 방향으로 서로 이웃하는 전하 트래핑 패턴들(232) 사이에는 분리 패턴(234)이 형성될 수 있으며, 이에 따라 전하 트래핑 패턴들(232)은 서로 이격될 수 있다. 분리 패턴(234)은 상기 수평 방향을 따라 절연 패턴(175)에 대향할 수 있으며, 보다 구체적으로 절연 패턴(175)의 상기 제1 방향으로의 가운데 부분에 대향할 수 있다. 분리 패턴(234)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
분리 패턴(234)의 상기 제1 방향으로의 길이는 이에 대응하는 절연 패턴(175)의 상기 제1 방향으로의 길이보다 작을 수 있으며, 터널 절연 패턴(240)으로부터 제1 블로킹 패턴(220)에 이르기까지 점차 감소할 수 있다. 예시적인 실시예들에 있어서, 기판(100) 상면에 대한 분리 패턴(234)의 상면 혹은 하면의 기울기의 절대값은 터널 절연 패턴(240)으로부터 제1 블로킹 패턴(220)을 향해 점차 감소할 수 있다.
예시적인 실시예들에 있어서, 제1 전하 저장 구조물(252)에 포함된 터널 절연 패턴(240) 및 전하 트래핑 패턴(232)의 저면은 제1 전하 저장 구조물(252)에 포함된 제1 블로킹 패턴(220)의 저면보다 높을 수 있다.
더미 전하 저장 구조물(250)은 채널(260)로부터 순차적으로 적층된 터널 절연 패턴(240), 더미 전하 트래핑 패턴(230), 및 제1 블로킹 패턴(220)을 포함할 수 있다. 이하에서는, 제1 전하 저장 구조물(252)에 포함된 것들과 구별하여, 더미 전하 저장 구조물(250)에 포함된 터널 절연 패턴(240) 및 제1 블로킹 패턴(220)은 각각 더미 터널 절연 패턴 및 더미 제1 블로킹 패턴으로 지칭하기로 하며, 이에 따라 더미 전하 저장 구조물(250)은 순차적으로 적층된 더미 터널 절연 패턴(240), 더미 전하 트래핑 패턴(230), 및 더미 제1 블로킹 패턴(220)을 포함할 수 있다. 이때, 각 더미 터널 절연 패턴(240) 및 더미 제1 블로킹 패턴(220)은 제1 전하 저장 구조물(252)에 포함된 것들과 동일하게 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
한편, 더미 전하 트래핑 패턴(230)은 실리콘 혹은 실리콘 화합물을 포함할 수 있다. 상기 실리콘 화합물로서, 예를 들어 실리콘 탄질화물, 실리콘 붕질화물, 탄소가 도핑된 실리콘, 질소가 도핑된 실리콘 등을 들 수 있다.
더미 전하 저장 구조물(250)에 포함된 더미 터널 절연 패턴(240), 더미 전하 트래핑 패턴(230), 및 더미 제1 블로킹 패턴(220)은 각각 채널(260)의 저면 및 하단 외측벽을 커버하는 단일막 구조를 가질 수 있다.
예시적인 실시예들에 있어서, 더미 전하 저장 구조물(250)의 상면은 제1 전하 저장 구조물(252)의 저면과 대칭적인 형상을 가질 수 있다. 이에 따라, 더미 전하 저장 구조물(250)에 포함된 더미 터널 절연 패턴(240) 및 더미 전하 트래핑 패턴(230)의 상면은 더미 전하 저장 구조물(250)에 포함된 제1 블로킹 패턴(220)의 상면보다 낮을 수 있다.
컵 형상을 갖는 채널(260)이 형성하는 내부 공간은 충전 패턴(270)에 의해 채워질 수 있다. 충전 패턴(270)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
패드(280)는 채널(260), 제1 전하 저장 구조물(252) 및 충전 패턴(270) 상에 형성될 수 있으며, 이에 따라 채널(260)에 연결될 수 있다. 패드(280)는 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
CSP(390)는 상기 제2 방향으로 연장될 수 있으며, 이의 상기 제3 방향으로의 각 양 측벽을 커버하는 제2 스페이서(380)와 함께 상기 분리 구조물을 형성하여, 각 게이트 전극들(372, 374, 376)을 상기 제3 방향으로 서로 분리시킬 수 있다. CSP(390)는 상기 제3 방향으로 서로 이격되도록 복수 개로 형성될 수 있다. CSP(390)는 예를 들어, 텅스텐, 구리, 알루미늄과 같은 금속을 포함할 수 있다.
제2 스페이서(380)가 CSP(390)의 측벽을 커버함에 따라서, CSP(390)는 인접하는 게이트 전극들(372, 374, 376)과 절연될 수 있다. 제2 스페이서(380)는 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
CSP(390)의 저면과 접촉하는 기판(100) 상부에는 불순물 영역(105)이 형성될 수 있다. 불순물 영역(105)은 예를 들어, n형 불순물이 도핑된 단결정 실리콘을 포함할 수 있다. 불순물 영역(105)이 형성됨에 따라서, CSP(390)와 기판(100) 상부 사이의 접촉 저항이 감소될 수 있다.
지지막(160)은 채널 연결 패턴(330) 상에 형성될 수 있으며, 지지 패턴(165)은 이에 연결되어 기판(100) 상에 형성될 수 있다. 상기 제3 방향으로 서로 이웃하는 상기 분리 구조물들 사이에서, 지지막(160)은 상기 제2 방향으로 연장될 수 있으며, 지지 패턴(165)은 상기 제2 및 제3 방향들을 따라 복수 개로 형성될 수 있다. 지지막(160)과 지지 패턴(165)은 서로 동일한 물질, 예를 들어 불순물이 도핑된 폴리실리콘 혹은 불순물이 도핑되지 않은 폴리실리콘을 포함할 수 있으며, 서로 일체적으로 형성될 수 있다.
제1 내지 제3 층간 절연막들(190, 290, 400)은 각각 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 이에 따라 이들은 서로 병합될 수도 있다.
콘택 플러그(410)는 제2 및 제3 층간 절연막들(290, 400)을 관통하여 패드(280) 상면에 접촉할 수 있으며, 비트 라인(430)은 상기 제3 방향을 따라 연장되어 상기 제3 방향으로 배치된 복수의 콘택 플러그들(410)에 전기적으로 연결될 수 있다. 이에 따라, 비트 라인(430)으로부터 인가되는 전압에 의해 발생하는 전류는 콘택 플러그(410) 및 패드(280)를 통해 채널(260)로 흐를 수 있다. 예시적인 실시예들에 있어서 비트 라인(430)은 상기 제2 방향으로 서로 이격되도록 복수 개로 형성될 수 있다.
콘택 플러그(410) 및 비트 라인(430)은 각각 금속, 금속 질화물, 금속 실리사이드, 불순물이 도핑된 폴리실리콘 등을 포함할 수 있다.
상기 수직형 메모리 장치는 상기 게이트 전극 구조물을 관통하는 채널(260) 부분의 외측벽을 커버하는 제1 전하 저장 구조물(252)을 포함할 수 있으며, 제1 전하 저장 구조물(252)은 각 게이트 전극들(372, 374, 376)에 상기 수평 방향으로 대향하며 분리 패턴(234)에 의해 상기 제1 방향을 따라 서로 이격된 복수의 전하 트래핑 패턴들(232)을 포함할 수 있다. 이에 따라, 각 전하 트래핑 패턴들(232)에 저장된 전하가 다른 층에 형성된 게이트 전극들(372, 374, 376)에 의해 상기 제1 방향으로 이동하지 않으므로 그 리텐션 특성이 개선될 수 있다. 따라서 제1 전하 저장 구조물(252)을 포함하는 상기 수직형 메모리 장치는 개선된 신뢰성을 가질 수 있다.
도 3 내지 도 11은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 이때, 도 9 및 10은 도 8의 X 영역에 대한 확대 단면도들이다.
도 3을 참조하면, 기판(100) 상에 희생막 구조물(140)을 형성하고, 이를 부분적으로 제거하여 기판(100)의 상면을 노출시키는 제1 개구(150)를 형성한 후, 이를 적어도 부분적으로 채우는 지지막(160)을 기판(100) 및 희생막 구조물(140) 상에 형성할 수 있다.
희생막 구조물(140)은 기판(100) 상에 상기 제1 방향을 따라 순차적으로 적층된 제1 내지 제3 희생막들(110, 120, 130)을 포함할 수 있다. 이때, 각 제1 및 제3 희생막들(110, 130)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 제2 희생막(120)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
지지막(160)은 제1 내지 제3 희생막들(110, 120, 130)에 대해 식각 선택비를 갖는 물질, 예를 들어, 불순물이 도핑된 폴리실리콘 혹은 불순물이 도핑되지 않은 폴리실리콘을 포함할 수 있다. 다만, 지지막(160)은 먼저 불순물이 도핑되거나 도핑되지 않은 비정질 실리콘을 증착한 후, 별도의 열처리 공정을 수행하거나 혹은 이후 다른 막들의 증착 공정에서 발생하는 열에 의해 결정화되어, 불순물이 도핑되거나 도핑되지 않은 폴리실리콘을 포함하도록 형성될 수도 있다.
지지막(160)은 일정한 두께로 형성될 수 있으며, 이에 따라 제1 개구(150) 내에 형성된 지지막(160) 부분 상에는 제1 리세스가 형성될 수 있다. 이하에서는, 제1 개구(150) 내에 형성된 지지막(160) 부분을 지지 패턴(165)으로 지칭하기로 한다.
이후, 상기 제1 리세스를 채우는 절연막(170)을 지지막(160) 상에 형성한 후, 그 상부를 평탄화할 수 있다. 상기 평탄화 공정은 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정을 통해 수행될 수 있다.
이후, 절연막(170) 상에 제4 희생막(180) 및 절연막(170)을 상기 제1 방향을 따라 교대로 반복적으로 적층할 수 있으며, 이에 따라 기판(100) 상에 몰드막이 형성될 수 있다. 제4 희생막(180)은 절연막(170)에 대해 높은 식각 선택비를 갖는 물질, 예를 들어 실리콘 질화물과 같은 질화물을 포함할 수 있다.
이후, 포토레지스트 패턴(도시되지 않음)을 식각 마스크로 사용하여 절연막(170) 및 제4 희생막(180)을 패터닝하는 식각 공정을 수행하되, 상기 포토레지스트 패턴의 면적을 일정한 비율로 축소시키는 트림 공정을 함께 교대로 반복적으로 수행함으로써, 순차적으로 적층된 제4 희생막(180) 및 절연막(170)으로 각각 구성되는 복수 개의 계단들을 포함하는 계단 형상의 몰드를 기판(100) 상에 형성할 수 있다.
도 4를 참조하면, 최상층 절연막(170) 상에 제1 층간 절연막(190)을 형성한 후, 건식 식각 공정을 통해 제1 층간 절연막(190) 및 상기 몰드를 관통하여 기판(100) 상면을 노출시키는 채널 홀(200)을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 건식 식각 공정은 채널 홀(200)이 기판(100)의 상면을 노출시킬 때까지 수행될 수 있으며, 나아가 채널 홀(200)은 기판(100)의 상부 일부까지 관통하도록 형성될 수 있다. 채널 홀(200)은 상기 제2 및 제3 방향들을 따라 각각 복수 개로 형성되어 채널 홀 어레이가 정의될 수 있다.
이후, 채널 홀(200) 내에 예비 전하 저장 구조물(250), 채널(260), 충전 패턴(270), 및 패드(280)를 형성할 수 있다.
구체적으로, 채널 홀(200)의 측벽, 채널 홀(200)에 의해 노출된 상기 기판(100) 상면, 및 제1 층간 절연막(190)의 상면에 예비 전하 저장 구조물 막 및 채널막을 순차적으로 형성하고, 상기 채널막 상에 채널 홀(200)의 나머지 부분을 채우는 충전막을 형성한 후, 상기 제1 층간 절연막(190) 상면이 노출될 때까지 상기 충전막, 상기 채널막, 및 상기 예비 전하 저장 구조물 막을 평탄화할 수 있다.
상기 평탄화 공정에 의해서, 채널 홀(200)의 측벽 및 기판(100)의 상면에 순차적으로 적층되며 각각 컵 형상을 갖는 예비 전하 저장 구조물(250) 및 채널(260)이 형성될 수 있으며, 채널(260)이 형성하는 내부 공간을 충전 패턴(270)이 채울 수 있다.
채널(260)이 형성되는 채널 홀(200)이 상기 채널 홀 어레이를 정의함에 따라, 채널 홀(200) 내에 형성되는 채널(260) 역시 이에 대응하여 채널 어레이를 정의할 수 있다.
예시적인 실시예들에 있어서, 예비 전하 저장 구조물(250)은 채널 홀(200)의 내벽으로부터 순차적으로 적층된 제1 블로킹 패턴(220), 예비 전하 트래핑 패턴(230), 및 터널 절연 패턴(240)을 포함할 수 있다. 각 제1 블로킹 패턴(220) 및 터널 절연 패턴(240)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다. 예비 전하 트래핑 패턴(230)은 실리콘, 혹은 예를 들어, 실리콘 탄질화물, 실리콘 붕질화물, 또는 질소 혹은 탄소가 도핑된 실리콘과 같은 실리콘 화합물을 포함할 수 있다.
이후, 충전 패턴(270), 채널(260), 및 예비 전하 저장 구조물(250)의 상부를 제거하여 제2 리세스를 형성하고, 상기 제2 리세스를 채우는 패드막을 제1 층간 절연막(190) 상에 형성한 후, 상기 제1 층간 절연막(190)의 상면이 노출될 때까지 상기 패드막을 평탄화함으로써, 패드(280)를 형성할 수 있다.
도 5를 참조하면, 제1 층간 절연막(190) 및 패드(280) 상에 제2 층간 절연막(290)을 형성한 후, 건식 식각 공정을 통해 제1 및 제2 층간 절연막들(190, 290) 및 상기 몰드를 각각 부분적으로 관통하는 제2 개구(300)를 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 건식 식각 공정은 제2 개구(300)가 지지막(160) 혹은 지지 패턴(165)의 상면을 노출시킬 때까지 수행될 수 있으며, 나아가 이들의 상부 일부까지 관통하도록 형성될 수 있다. 제2 개구(300)가 형성됨에 따라서, 이에 의해 상기 몰드에 포함된 절연막(170) 및 제4 희생막(180)이 노출될 수 있다.
예시적인 실시예들에 있어서, 제2 개구(300)는 상기 제2 방향으로 연장될 수 있으며, 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 제2 개구(300)가 형성됨에 따라서, 절연막(170)은 상기 제2 방향으로 연장되는 절연 패턴(175)으로 변환될 수 있으며, 제4 희생막(180)은 상기 제2 방향으로 연장되는 제4 희생 패턴(185)으로 변환될 수 있다.
이후, 제2 개구(300)의 측벽, 제2 개구(300)에 의해 노출된 지지막(160) 및 지지 패턴(165)의 상면, 및 제2 층간 절연막(290) 상에 제1 스페이서 막을 형성하고, 이에 대해 이방성 식각 공정을 수행함으로써, 지지막(160) 및 지지 패턴(165)의 상면에 형성된 부분을 제거하여 제1 스페이서(310)를 형성할 수 있으며, 이에 따라 지지막(160) 및 지지 패턴(165) 상면이 다시 부분적으로 노출될 수 있다.
예시적인 실시예들에 있어서, 제1 스페이서(310)는 예를 들어, 불순물이 도핑되지 않은 비정질 실리콘 혹은 불순물이 도핑되지 않은 폴리실리콘을 포함할 수 있다. 다만, 제1 스페이서(310)가 불순물이 도핑되지 않은 비정질 실리콘을 포함하는 경우, 이후 다른 막들의 증착 공정에서 발생하는 열에 의해 결정화되어 불순물이 도핑되지 않은 폴리실리콘을 포함하도록 형성될 수 있다.
이후, 제1 스페이서(310)에 의해 커버되지 않고 노출된 지지막(160) 및 지지 패턴(165) 부분, 및 그 하부의 희생막 구조물(140) 부분을 제거함으로써 제2 개구(300)를 하부로 확장할 수 있다. 이에 따라, 제2 개구(300)는 기판(100)의 상면을 노출시킬 수 있으며, 나아가 기판(100)의 상부 일부까지도 관통할 수 있다.
희생막 구조물(140)이 부분적으로 제거될 때, 제2 개구(300)의 측벽은 제1 스페이서(310)에 의해 커버될 수 있으며, 제1 스페이서(310)는 희생막 구조물(140)과 다른 물질을 포함하므로, 상기 몰드에 포함된 절연 패턴(175) 및 제4 희생 패턴(185)은 제거되지 않을 수 있다.
도 6을 참조하면, 제2 개구(300)에 의해 노출된 희생막 구조물(140)을 제거하여, 예비 전하 저장 구조물(250)의 하부 외측벽을 노출시키는 제1 갭(320)을 형성할 수 있으며, 나아가 제1 갭(320)에 의해 노출된 예비 전하 저장 구조물(250) 부분을 제거하여 채널(260)의 하부 외측벽을 노출시킬 수 있다.
희생막 구조물(140) 및 예비 전하 저장 구조물(250)은 예를 들어, 불산(HF) 및/또는 인산(H3PO4)을 사용하는 습식 식각 공정에 의해 제거될 수 있다. 제1 갭(320)이 형성될 때, 지지막(160) 및 지지 패턴(165)은 제거되지 않고 상기 몰드가 무너지지 않도록 지지할 수 있다.
제1 갭(320)이 형성됨에 따라서, 예비 전하 저장 구조물(250)은 상기 몰드를 관통하여 채널(260) 대부분의 외측벽을 커버하는 상부와, 채널(260)의 저면을 커버하며 기판(100) 상부에 형성된 하부로 분리될 수 있다.
이하에서는, 상기 몰드를 관통하여 채널(260) 대부분의 외측벽을 커버하는 예비 전하 저장 구조물(250)의 상부는 그대로 예비 전하 저장 구조물(250)로 지칭하고, 이와 구별하여 채널(260)의 저면을 커버하며 기판(100) 상부에 형성된 예비 전하 저장 구조물(250)의 하부는 더미 전하 저장 구조물로 지칭하기로 한다. 또한, 더미 전하 저장 구조물(250)에 포함된 터널 절연 패턴(240), 예비 전하 트래핑 패턴(230), 및 제1 블로킹 패턴(220)은 각각 더미 터널 절연 패턴, 더미 전하 트래핑 패턴, 및 더미 제1 블로킹 패턴으로 지칭하기로 한다.
도 7을 참조하면, 제1 스페이서(310)를 제거한 후, 제1 갭(320)을 채우는 채널 연결 패턴(330)을 형성할 수 있다.
채널 연결 패턴(330)은 제2 개구(300) 및 제1 갭(320)을 채우는 채널 연결층을 기판(100) 및 제2 층간 절연막(290) 상에 형성하고, 이에 대해 에치 백 공정을 수행함으로써 형성할 수 있다. 상기 채널 연결층은 예를 들어, n형의 불순물이 도핑된 비정질 실리콘을 포함할 수 있으며, 이후 다른 막들의 증착 공정에서 발생하는 열에 의해 결정화되어 n형의 불순물이 도핑된 폴리실리콘을 포함하도록 형성될 수 있다. 채널 연결 패턴(330)이 형성됨에 따라서, 상기 제3 방향으로 서로 이웃하는 제2 개구들(300) 사이에서 상기 채널 어레이를 형성하는 채널들(260)이 서로 연결되어 채널 블록을 형성할 수 있다.
채널 연결 패턴(330) 내에는 에어 갭(340)이 형성될 수도 있다.
도 8을 참조하면, 제2 개구(300)에 의해 노출된 기판(100) 상부에 예를 들어, n형의 불순물을 도핑하여 불순물 영역(105)을 형성할 수 있다.
이후, 제4 희생 패턴들(175)을 제거하여 예비 전하 저장 구조물(250)의 외측벽을 노출시키는 제2 갭(350)을 형성할 수 있다. 제4 희생 패턴들(175)은 예를 들어, 인산(H3PO4) 혹은 황산(H2SO4)을 사용하는 습식 식각 공정에 의해 제거될 수 있다.
도 9를 참조하면, 제2 갭(350)을 통해 예비 전하 저장 구조물(250)에 제1 질화 공정을 수행할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 질화 공정은 질소(N), 산화질소(NO), 암모니아(NH3) 등을 사용하는 급속 열질화(Rapid Thermal Nitridation: RTN) 공정, 어닐링(annealing) 공정 등을 통해 수행될 수 있다. 상기 제1 질화 공정에 의해서, 예비 전하 저장 구조물(250)에 포함된 예비 전하 트래핑 패턴(230)이 부분적으로 질화되어 전하 트래핑 패턴(232)이 형성될 수 있다.
상기 제1 질화 공정은 제2 갭(350)에 의해 노출된 제1 블로킹 패턴(220) 부분을 통해 예비 전하 트래핑 패턴(230)에 수행될 수 있으며, 이에 따라 기판(100) 상면에 평행한 수평 방향으로 제2 갭(350)과 오버랩되거나 이에 상기 제1 방향으로 인접하는 예비 전하 트래핑 패턴(230) 부분에 질소 성분이 주입되어, 실리콘을 포함하는 예비 전하 트래핑 패턴(230)의 상기 부분이 실리콘 질화물(SiN)을 포함하는 전하 트래핑 패턴(232)으로 변환될 수 있다.
예시적인 실시예들에 있어서, 전하 트래핑 패턴(232)은 상기 제1 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있으며, 각 전하 트래핑 패턴들(232)에서 터널 절연 패턴(240)에 접촉하는 내측벽의 상기 제1 방향으로의 제1 길이(L1)는 제1 블로킹 패턴(220)에 접촉하는 외측벽의 상기 제1 방향으로의 제2 길이(L2)보다 작을 수 있다. 다만, 각 전하 트래핑 패턴들(232)의 제1 길이(L1)는 이에 대응하는 제2 갭(350)의 상기 제1 방향으로의 제3 길이(L3)보다는 클 수 있다.
예시적인 실시예들에 있어서, 각 전하 트래핑 패턴들(232)의 상기 제1 방향으로의 길이는 터널 절연 패턴(240)으로부터 제1 블로킹 패턴(220)에 이르기까지 점차 커질 수 있으며, 기판(100) 상면에 대한 각 전하 트래핑 패턴들(232)의 상면 혹은 하면의 기울기의 절대값은 터널 절연 패턴(240)으로부터 제1 블로킹 패턴(220)을 향해 다가갈수록 점차 감소할 수 있다.
도 10을 참조하면, 제2 갭(350)을 통해 예비 전하 저장 구조물(250)에 제1 산화 공정을 수행할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 산화 공정은 산소(O)를 사용하는 급속 열산화(Rapid Thermal Oxidation: RTO) 공정, 어닐링 공정, 건식 산화 공정, 습식 산화 공정 등을 통해 수행될 수 있으며, 실리콘 질화물(SiN)을 포함하는 전하 트래핑 패턴(232)은 산화시키지 않는 선택적 산화 공정일 수 있다. 즉, 상기 제1 산화 공정에서 전하 트래핑 패턴(232)은 일종의 산화 저지 패턴 역할을 수행할 수 있다. 상기 제1 산화 공정에 의해서, 예비 전하 저장 구조물(250)에 포함된 나머지 예비 전하 트래핑 패턴(230) 부분이 산화되어 분리 패턴(234)이 형성될 수 있다.
다만, 예비 전하 트래핑 패턴(230)의 하단 부분은 전술한 제1 질화 및 제1 산화 공정이 미치지 못하여, 전하 트래핑 패턴(232)이나 분리 패턴(234)으로 변환되지 못하고 원래 물질을 포함한 채로 잔류할 수 있다.
상기 제1 산화 공정을 수행함에 따라서, 상기 제1 방향으로 서로 이격된 전하 트래핑 패턴들(232) 사이의 예비 전하 트래핑 패턴(230) 부분이 산화되어, 실리콘 산화물(SiO2)을 포함하는 분리 패턴(234)이 형성될 수 있다. 예시적인 실시예들에 있어서, 기판(100) 상면에 대한 분리 패턴(234)의 상면 혹은 하면의 기울기의 절대값은 터널 절연 패턴(240)으로부터 제1 블로킹 패턴(220)을 향해 다가갈수록 점차 감소할 수 있다.
이하에서는, 터널 절연 패턴(240), 전하 트래핑 패턴들(232), 분리 패턴들(234), 및 제1 블로킹 패턴(220)을 함께 제1 전하 저장 구조물(252)로 지칭하기로 한다. 즉, 채널 연결 패턴(330) 상부에 형성된 채널(260) 부분의 외측벽에는 제1 전하 저장 구조물(252)이 형성될 수 있으며, 채널 연결 패턴(330) 하부에 형성된 채널(260) 부분의 외측벽 및 저면에는 더미 전하 저장 구조물(250)이 형성될 수 있다.
도 11을 참조하면, 각 제2 갭들(350)에 의해 노출된 제1 전하 저장 구조물(252)의 외측벽, 제2 갭들(350)의 내벽, 절연 패턴들(175)의 표면, 지지막(160)의 측벽, 지지 패턴(165)의 측벽, 채널 연결 패턴(330)의 측벽, 기판(100)의 상면, 및 제2 층간 절연막(290)의 상면에 제2 블로킹 막을 형성하고, 상기 제2 블로킹 막 상에 게이트 전극막을 형성할 수 있다. 상기 게이트 전극막은 순차적으로 적층된 게이트 배리어 막 및 게이트 도전막을 포함할 수 있다.
이후, 상기 게이트 전극막을 부분적으로 제거함으로써, 각 제2 갭들(350) 내부에 게이트 전극을 형성할 수 있다. 예시적인 실시예들에 따르면, 상기 게이트 전극막은 습식 식각 공정을 통해 부분적으로 제거될 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 전극은 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 서로 이격되도록 복수 개의 층들에 적층될 수 있다. 또한 상기 게이트 전극은 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 즉, 상기 복수 개의 게이트 전극들은 제2 개구(300)에 의해 상기 제3 방향으로 서로 이격될 수 있다.
한편, 상기 게이트 전극은 상기 제1 방향을 따라 순차적으로 형성된 제1 내지 제3 게이트 전극들(372, 374, 376)을 포함할 수 있다.
이후, 상기 제2 블로킹 막 상에 제2 스페이서 막을 형성한 후, 상기 제2 스페이서 막을 이방성 식각함으로써, 제2 개구(300)의 측벽 상에 제2 스페이서(380)를 형성할 수 있으며, 이에 따라 기판(100) 상의 상기 제2 블로킹 막 상면이 부분적으로 노출될 수 있다.
이후, 제2 스페이서(380)를 식각 마스크로 사용하여 이에 의해 커버되지 않는 상기 제2 블로킹 막 부분을 식각하여 제2 블로킹 패턴(360)을 형성할 수 있으며, 제2 층간 절연막(290) 상면의 상기 제2 블로킹 막 부분도 함께 제거될 수 있다. 이때, 불순물 영역(105)의 상부도 부분적으로 제거될 수 있다.
이후, 기판(100) 즉, 불순물 영역(105) 상면, 제2 스페이서(380), 및 제2 층간 절연막(290) 상에 제2 개구(300)의 나머지 부분을 채우는 도전막을 형성한 후, 제2 층간 절연막(290)의 상면이 노출될 때까지 상기 도전막을 평탄화함으로써, 공통 소스 패턴(CSP)(390)을 형성할 수 있다.
다시 도 1 및 2를 참조하면, 제2 층간 절연막(290), CSP(390), 제2 스페이서(380), 및 제2 블로킹 패턴(360) 상에 제3 층간 절연막(400)을 형성한 후, 제2 및 제3 층간 절연막들(290, 400)을 관통하여 패드(280)의 상면에 접촉하는 콘택 플러그(410)를 형성할 수 있다.
이후, 콘택 플러그(410) 상면에 접촉하는 비트 라인(430)을 더 형성함으로써 상기 수직형 메모리 장치를 완성할 수 있다.
전술한 바와 같이, 예비 전하 트래핑 패턴(230)을 포함하는 예비 전하 저장 구조물(250)에 상기 제1 질화 공정을 수행하여 상기 제1 방향으로 서로 이격되는 복수의 전하 트래핑 패턴들(232)을 형성할 수 있으며, 이에 상기 제1 산화 공정을 수행하여 전하 트래핑 패턴들(232) 사이에 분리 패턴(234)을 형성할 수 있다. 즉, 상기 제1 방향으로 연장되는 예비 전하 트래핑 패턴(230)에 커팅 공정 혹은 패터닝 공정과 같은 물리적 공정 대신에, 질화 및/또는 산화 공정과 같은 화학적 공정을 수행함으로써, 게이트 전극들(372, 374, 376)에 각각 대향하며 상기 제1 방향으로 서로 이격되는 전하 트래핑 패턴들(232)을 용이하게 형성할 수 있다.
도 12는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도로서, 도 1에 도시된 X 영역에 대한 확대 단면도이다. 상기 수직형 메모리 장치는 전하 저장 구조물을 제외하고는 도 1 및 2를 참조로 설명한 수직형 메모리 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이들에 대한 중복적인 설명은 생략한다.
도 12를 참조하면, 상기 수직형 메모리 장치는 제1 전하 저장 구조물(252) 대신에 제2 전하 저장 구조물(254)을 포함할 수 있으며, 제2 전하 저장 구조물(254)은 채널(260)의 외측벽으로부터 기판(100) 상면에 평행한 수평 방향을 따라 순차적으로 적층된 터널 절연 패턴(240), 예비 전하 트래핑 패턴(230), 전하 트래핑 패턴(232), 및 제1 블로킹 패턴(220)을 포함할 수 있다. 또한, 제2 전하 저장 구조물(254)은 분리 패턴(234)을 더 포함할 수 있다.
예비 전하 트래핑 패턴(230)은 이후 도 13 내지 도 16을 참조로 설명되는 바와 같이, 당초 형성된 예비 전하 트래핑 패턴(230) 중에서 질화 공정에 의해 전하 트래핑 패턴(232)으로 변환되지 않은 부분이 잔류한 것으로서, 이하에서는 제1 전하 트래핑 패턴으로 지칭하며, 이에 대응하여 전하 트래핑 패턴(232)은 제2 전하 트래핑 패턴으로 지칭하기로 한다.
즉, 제2 전하 저장 구조물(254)은 상기 제1 방향으로 각각 연장되는 터널 절연 패턴(240) 및 제1 블로킹 패턴(220) 사이에서 게이트 전극들(372, 374, 376)에 상기 수평 방향으로 각각 대향하여 적층되며, 상기 제1 방향으로 서로 이격되도록 복수 개로 형성된 제1 및 제2 전하 트래핑 패턴들(230, 232)을 포함할 수 있다. 이때, 제1 전하 트래핑 패턴(230)은 실리콘, 혹은 예를 들어, 실리콘 탄질화물, 실리콘 붕질화물, 또는 질소 혹은 탄소가 도핑된 실리콘과 같은 실리콘 화합물을 포함할 수 있으며, 제2 전하 트래핑 패턴(232)은 예를 들어, 실리콘 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 전하 트래핑 패턴(230)의 상기 제1 방향으로의 제5 길이(L5)는 터널 절연 패턴(240)으로부터 제2 전하 트래핑 패턴(232)에 이르기까지 점차 감소할 수 있다.
예시적인 실시예들에 있어서, 제2 전하 트래핑 패턴(232)은 제1 전하 트래핑 패턴(230)의 외측벽을 커버하며 제1 블로킹 패턴(220)에 접촉하는 제1 부분(232a), 및 제1 부분(232a)으로부터 터널 절연 패턴(240)을 향해 연장되어 제1 전하 트래핑 패턴(230)의 각 상하면을 커버하는 제2 부분(232b)을 포함할 수 있다. 이때, 제2 전하 트래핑 패턴(232)의 제1 부분(232a)의 상기 제1 방향으로의 길이는 제1 블로킹 패턴(220)에 다가갈수록 점차 커질 수 있으며, 제2 전하 트래핑 패턴(232)의 제2 부분(232b)은 기판(100) 상면에 대해 평행하지 않고 경사질 수 있다.
예시적인 실시예들에 있어서, 제2 전하 트래핑 패턴(232)의 상기 제1 방향으로의 최대 길이 즉, 제1 블로킹 패턴(220)에 접촉하는 제2 전하 트래핑 패턴(232)의 제1 부분(232a)의 상기 제1 방향으로의 제6 길이(L6)는 이에 대향하는 각 게이트 전극들(372, 374, 376)의 상기 제1 방향으로의 제4 길이(L4) 혹은 각 게이트 전극들(372, 374, 376)이 형성되는 제2 갭(350)의 상기 제1 방향으로의 제3 길이(L3)보다 클 수 있다.
분리 패턴(234)은 상기 제1 방향으로 서로 이웃하는 제1 및 제2 전하 트래핑 패턴들(230, 232) 사이에 형성될 수 있으며, 이에 따라 제1 및 제2 전하 트래핑 패턴들(230, 232)은 상기 제1 방향으로 서로 이격될 수 있다. 분리 패턴(234)은 상기 수평 방향을 따라 절연 패턴(175), 보다 구체적으로 절연 패턴(175)의 상기 제1 방향으로의 가운데 부분에 대향할 수 있다.
예시적인 실시예들에 있어서, 분리 패턴(234)은 터널 절연 패턴(240)으로부터 제1 블로킹 패턴(220)을 향해 상기 수평 방향을 따라 상기 제1 방향으로의 길이가 점차 증가하는 제1 부분(234a), 및 제1 부분(234a)으로부터 제1 블로킹 패턴(220)을 향해 상기 수평 방향을 따라 상기 제1 방향으로의 길이가 점차 감소하는 제2 부분(234b)을 포함할 수 있다. 이때, 분리 패턴(234)의 제1 부분(234a)의 상기 제1 방향으로의 최소 길이 즉, 터널 절연 패턴(240)과 접촉하는 내측벽의 제7 길이(L7)는 분리 패턴(234)의 제2 부분(234b)의 상기 제1 방향으로의 최소 길이 즉, 제1 블로킹 패턴(220)과 접촉하는 외측벽의 제8 길이(L8)보다 클 수 있다.
예시적인 실시예들에 있어서, 분리 패턴(234)은 제1 블로킹 패턴(220)과 서로 실질적으로 동일한 물질, 즉 실리콘 산화물(SiO2)을 포함함으로써 이에 병합되어, 서로 구별되지 않을 수도 있다.
도 13 내지 도 16은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 1에 도시된 X 영역에 대한 확대 단면도들이다. 상기 수직형 메모리 장치의 제조 방법은 도 3 내지 도 11 및 도 1 및 2를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이들에 대한 중복적인 설명은 생략한다.
도 13을 참조하면, 도 3 내지 도 9를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
다만, 제2 갭(350)을 통해 예비 전하 저장 구조물(250)에 제1 질화 공정을 수행함에 따라서, 제1 블로킹 패턴(220)에 인접한 예비 전하 트래핑 패턴(230) 부분만이 질화되어 전하 트래핑 패턴(232)이 형성될 수 있다.
도 14를 참조하면, 도 10을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
즉, 제2 갭(350)을 통해 예비 전하 저장 구조물(250)에 제1 산화 공정을 수행할 수 있으며, 이에 따라 절연 패턴(175)에 상기 수평 방향으로 대향하는 예비 전하 트래핑 패턴(230) 부분이 산화되어 분리 패턴(234)이 형성될 수 있다.
상기 제1 방향으로 서로 이웃하는 분리 패턴들(234) 사이에는 제1 블로킹 패턴(220)에 접촉하는 전하 트래핑 패턴(232) 및 터널 절연 패턴(240)에 접촉하는 예비 전하 트래핑 패턴(230)이 형성될 수 있다.
도 15를 참조하면, 제2 갭(350)을 통해 예비 전하 저장 구조물(250)에 제2 질화 공정을 수행할 수 있으며, 이에 따라 제2 전하 저장 구조물(254)이 형성될 수 있다.
상기 제2 질화 공정은 상기 제1 질화 공정과 실질적으로 동일할 수 있으며, 이에 따라 예비 전하 트래핑 패턴(230)이 부분적으로 질화되어 전하 트래핑 패턴(232)이 더 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 질화 공정을 통해 예비 전하 트래핑 패턴(230)의 상단 및 하단이 질화될 수 있으며, 상기 질화된 부분은 이미 형성된 전하 트래핑 패턴(232)과 병합될 수 있다.
도 16을 참조하면, 제2 갭(350)을 통해 제2 전하 저장 구조물(254)에 큐어링(curing) 공정을 수행할 수 있다.
상기 큐어링 공정은 예를 들어, 실리콘 산화물을 포함하는 제1 블로킹 패턴(220)에 대해 수행될 수 있으며, 이전의 상기 제1 및 제2 질화 공정들에 의해 손상된 제1 블로킹 패턴(220)의 막질을 큐어링할 수 있다. 예시적인 실시예들에 있어서, 상기 큐어링 공정은 습식 산화 공정을 포함할 수 있다.
상기 습식 산화 공정은 분리 패턴(234)에도 영향을 줄 수 있으며, 이에 따라 분리 패턴(234)과 제1 블로킹 패턴(220)이 서로 실질적으로 동일한 물질을 포함하게 됨으로써 서로 병합될 수도 있다.
이후 도 11, 및 도 1 및 2를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 상기 수직형 메모리 장치를 완성할 수 있다.
도 17은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도로서, 도 1에 도시된 X 영역에 대한 확대 단면도이다.
도 17을 참조하면, 상기 수직형 메모리 장치는 제1 전하 저장 구조물(252) 대신에 제3 전하 저장 구조물(256)을 포함할 수 있으며, 제3 전하 저장 구조물(256)은 채널(260)의 외측벽으로부터 기판(100) 상면에 평행한 수평 방향을 따라 순차적으로 적층된 터널 절연 패턴(240), 제1 전하 트래핑 패턴(230), 제3 전하 트래핑 패턴(236), 및 제1 블로킹 패턴(220)을 포함할 수 있다. 또한, 제3 전하 저장 구조물(256)은 분리 패턴(234)을 더 포함할 수 있다.
제3 전하 저장 구조물(256)은 상기 제1 방향으로 각각 연장되는 터널 절연 패턴(240) 및 제1 블로킹 패턴(220) 사이에서 게이트 전극들(372, 374, 376)에 상기 수평 방향으로 각각 대향하여 적층되며, 상기 제1 방향으로 이격되도록 각각 복수 개로 형성된 제1 및 제3 전하 트래핑 패턴들(230, 236)을 포함할 수 있다. 이때, 제3 전하 트래핑 패턴(236)은 예를 들어, 실리콘 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 제3 전하 트래핑 패턴(236)은 제1 전하 트래핑 패턴(230)의 외측벽 및 상하면을 커버할 수 있다. 또한, 분리 패턴(234)은 상기 제1 방향으로 연장되어 제3 전하 트래핑 패턴(236)의 외측벽 및 상하면을 커버할 수 있다. 이에 따라, 분리 패턴(234)에 의해서 제1 및 제3 전하 트래핑 패턴들(230, 236)은 각각 상기 제1 방향으로 이격되도록 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 분리 패턴(234)의 두께는 터널 절연 패턴(240) 혹은 제1 블로킹 패턴(220)의 두께보다 클 수 있다. 한편, 분리 패턴(234)은 제1 블로킹 패턴(220)과 서로 실질적으로 동일한 물질, 즉 실리콘 산화물(SiO2)을 포함함으로써 이에 병합되어, 서로 구별되지 않을 수도 있다.
도 18 내지 도 22는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 1에 도시된 X 영역에 대한 확대 단면도들이다.
도 18을 참조하면, 도 3 내지 도 9를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
다만, 예비 전하 트래핑 패턴(230)의 두께가 터널 절연 패턴(240) 혹은 제1 블로킹 패턴(220)의 두께보다 클 수 있으며, 이에 따라 제2 갭(350)을 통해 예비 전하 저장 구조물(250)에 제1 질화 공정을 수행함에 따라서, 제1 블로킹 패턴(220)에 인접한 예비 전하 트래핑 패턴(230) 부분만이 질화되어 전하 트래핑 패턴(232)이 형성될 수 있다.
도 19를 참조하면, 도 10을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
즉, 제2 갭(350)을 통해 예비 전하 저장 구조물(250)에 제1 산화 공정을 수행할 수 있으며, 이에 따라 절연 패턴(175)에 상기 수평 방향으로 대향하는 예비 전하 트래핑 패턴(230) 부분이 산화되어 분리 패턴(234)이 형성될 수 있다. 다만, 예비 전하 트래핑 패턴(230)이 상대적으로 큰 두께를 가짐에 따라서, 절연 패턴(175)에 인접한 예비 전하 트래핑 패턴(230) 부분만이 산화되어 분리 패턴(234)을 형성할 수 있으며, 이에 따라 상기 제1 산화 공정으로 예비 전하 트래핑 패턴(230)이 상기 제1 방향으로 서로 이격되도록 복수 개로 분리되지는 않을 수 있다.
도 20을 참조하면, 제2 갭(350)을 통해 예비 전하 저장 구조물(250)에 제2 산화 공정을 수행할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 산화 공정은 예를 들어, 산소 라디칼(O*), 히드록실 라디칼(OH*) 등을 사용하는 라디칼 산화 공정을 포함할 수 있으며, 상기 제1 산화 공정과는 달리 예비 전하 트래핑 패턴(230)뿐만 아니라 실리콘 질화물을 포함하는 전하 트래핑 패턴(232)도 산화시킬 수 있다.
이에 따라, 상기 제2 산화 공정을 통해 분리 패턴(234)이 확장되어, 상기 제1 방향으로 연장되면서 전하 트래핑 패턴(232)으로 변환되지 않은 예비 전하 트래핑 패턴(230)의 외측벽 및 상하면을 커버할 수 있다. 이때, 확장되기 이전의 분리 패턴(234)은 확장된 이후의 분리 패턴(234)과 대비하여 예비 분리 패턴으로 지칭될 수도 있다. 상기 제2 산화 공정을 통해 예비 전하 트래핑 패턴(230)이 상기 제1 방향으로 서로 이격되도록 복수 개로 분리될 수 있다.
도 21을 참조하면, 제2 갭(350)을 통해 예비 전하 저장 구조물(250)에 제2 질화 공정을 수행할 수 있으며, 이에 따라 제3 전하 저장 구조물(256)이 형성될 수 있다.
상기 제2 질화 공정을 수행함에 따라서, 예비 전하 트래핑 패턴(230)의 외측벽 및 상하단이 질화되어 실리콘 질화물(SiN)을 포함하는 제3 전하 트래핑 패턴(236)이 형성될 수 있다.
도 22를 참조하면, 제2 갭(350)을 통해 제3 전하 저장 구조물(256)에 큐어링 공정을 수행할 수 있으며, 이에 따라 상기 제1 및 제2 질화 공정들에 의해 손상된 제1 블로킹 패턴(220)의 막질을 큐어링할 수 있다.
상기 큐어링 공정은 분리 패턴(234)에도 영향을 줄 수 있으며, 이에 따라 분리 패턴(234)과 제1 블로킹 패턴(220)이 서로 실질적으로 동일한 물질을 포함하게 됨으로써 서로 병합될 수도 있다.
이후 도 11, 및 도 1 및 2를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 상기 수직형 메모리 장치를 완성할 수 있다.
도 23은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도로서, 도 1에 도시된 X 영역에 대한 확대 단면도이다. 상기 수직형 메모리 장치는 분리 패턴 및 제1 블로킹 패턴을 제외하고는 도 17을 참조로 설명한 수직형 메모리 장치와 실질적으로 동일하거나 유사하다.
도 23을 참조하면, 상기 수직형 메모리 장치는 제3 전하 저장 구조물(256) 대신에 제4 전하 저장 구조물(258)을 포함할 수 있으며, 제4 전하 저장 구조물(258)은 채널(260)의 외측벽으로부터 기판(100) 상면에 평행한 수평 방향을 따라 순차적으로 적층된 터널 절연 패턴(240), 제1 전하 트래핑 패턴(230), 제3 전하 트래핑 패턴(236), 및 제1 블로킹 패턴(220)을 포함할 수 있다. 이때, 제1 블로킹 패턴(220)은 상기 제1 방향으로 연장되면서 각 제1 및 제3 전하 트래핑 패턴들(230, 236)을 상기 제1 방향으로 분리시킬 수 있으며, 이에 따라 분리 패턴(234)의 역할도 함께 수행할 수 있다.
도 24 내지 도 26은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 1에 도시된 X 영역에 대한 확대 단면도들이다. 상기 수직형 메모리 장치의 제조 방법은 도 18 내지 도 22 및 도 17을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이들에 대한 중복적인 설명은 생략한다.
도 24를 참조하면, 도 18을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
다만, 예비 전하 저장 구조물(250)은 제1 블로킹 패턴(220)을 포함하지 않을 수 있으며, 이에 따라 제1 질화 공정은 제1 블로킹 패턴(220)을 거치지 않고 예비 전하 트래핑 패턴(230)에 직접 수행될 수 있다. 상기 제1 질화 공정을 수행함에 따라서, 제2 갭(350)에 인접한 예비 전하 트래핑 패턴(230) 부분만이 질화되어 전하 트래핑 패턴(232)이 형성될 수 있다.
도 25를 참조하면, 도 19를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있으며, 이에 따라 절연 패턴(175)에 인접한 예비 전하 트래핑 패턴(230) 부분이 산화되어 분리 패턴(234)을 형성할 수 있다.
도 26을 참조하면, 도 20 및 21을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 분리 패턴(234)에 의해 상기 제1 방향으로 이격된 복수의 제1 및 제3 전하 트래핑 패턴들(230, 236)을 형성할 수 있다.
이후, 도 22를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 제4 전하 저장 구조물(258)을 형성할 수 있다.
즉, 예를 들어, 습식 산화 공정과 같은 큐어링 공정을 수행함으로써, 분리 패턴(234)의 막질을 큐어링할 수 있으며, 상기 큐어링된 분리 패턴(234)은 제1 블로킹 패턴(220)으로 사용될 수 있다.
이후, 도 11, 및 도 1 및 2를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 상기 수직형 메모리 장치를 완성할 수 있다.
도 27은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다. 상기 수직형 메모리 장치는 채널, 더미 전하 저장 구조물, 및 게이트 전극을 제외하고는 도 1 및 2를 참조로 설명한 수직형 메모리 장치와 실질적으로 동일하거나 유사하다.
도 27을 참조하면, 상기 수직형 메모리 장치는 도 1 및 2에 도시된 것과는 달리, 더미 전하 저장 구조물(250), 채널 연결 패턴(330), 지지막(160) 및 지지 패턴(165)을 포함하지 않을 수 있다.
반면, 채널 홀(200)의 하부에는 반도체 패턴(210)이 형성될 수 있으며, 반도체 패턴(210) 상에 채널(260) 및 이의 외측벽을 커버하는 제1 전하 저장 구조물(252)이 형성될 수 있다.
한편, 제1 게이트 전극(372)은 반도체 패턴(210)의 측벽을 둘러쌀 수 있으며, 각 제2 및 제3 게이트 전극들(374, 3760은 제1 전하 저장 구조물(252)의 외측벽을 둘러쌀 수 있다.
도 27에서는 상기 수직형 메모리 장치가 제1 전하 저장 구조물(252)을 포함하는 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지는 않으며, 제2 내지 제4 전하 저장 구조물들(254, 256, 258) 중 어느 하나를 포함할 수도 있다.
도 28 내지 도 30은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 28을 참조하면, 도 3을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다. 다만, 기판(100) 상에 희생막 구조물(140), 지지막(160) 및 지지 패턴(165)은 형성되지 않을 수 있으며, 기판(100) 상에 절연막(170) 및 제4 희생막(180)이 교대로 반복적으로 적층된 몰드가 형성될 수 있다.
도 29를 참조하면, 도 4를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다. 다만, 채널 홀(200) 하부를 채우는 반도체 패턴(210)을 선택적 에피택시얼 성장(SEG) 공정을 통해 형성할 수 있으며, 반도체 패턴(210) 상에 채널 홀(200)을 채우는 예비 전하 저장 구조물(250), 채널(260), 충전 패턴(270) 및 패드(280)를 형성할 수 있다.
도 30을 참조하면, 도 5 내지 도 8을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다. 다만, 기판(100) 상에 채널 연결 패턴(330)이 형성되지 않으며, 제2 개구(300)에 의해 노출된 제4 희생 패턴(185)을 제거하여 예비 전하 저장 구조물(250) 및 반도체 패턴(210)의 외측벽을 노출시키는 제2 갭(350)을 형성할 수 있다.
다시 도 27을 참조하면, 도 9 내지 도 11 및 도 1 및 2를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 상기 수직형 메모리 장치를 완성할 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판 105: 불순물 영역
110, 120, 130, 180: 제1 내지 제4 희생막
140: 희생막 구조물 150, 300: 제1, 제2 개구
160: 지지막 165: 지지 패턴
170: 절연막
190, 290, 400: 제1 내지 제3 층간 절연막 200: 채널 홀
210: 반도체 패턴 220, 360: 제1, 제2 블로킹 패턴
230: 예비 전하 트래핑 패턴, 더미 전하 트래핑 패턴, 제1 전하 트래핑 패턴
232: 전하 트래핑 패턴, 제2 전하 트래핑 패턴
234: 분리 패턴 236: 제3 전하 트래핑 패턴
240: 터널 절연 패턴
250: 예비 전하 저장 구조물, 더미 전하 저장 구조물
252, 254, 256, 258: 제1 내지 제4 전하 저장 구조물
260: 채널 270: 충전 패턴
280: 패드 310, 380: 제1, 제2 스페이서
320, 350: 제1, 제2 갭 330: 채널 연결 패턴
340: 에어 갭
372, 374, 376: 제1 내지 제3 게이트 전극 390: CSP
410: 콘택 플러그 430: 비트 라인

Claims (20)

  1. 기판 상에 형성되어 상기 기판 상면에 수직한 수직 방향으로 연장된 채널;
    상기 채널의 외측벽에 형성되어, 상기 기판 상면에 평행한 수평 방향을 따라 순차적으로 적층된 터널 절연 패턴, 전하 트래핑 패턴 및 제1 블로킹 패턴을 포함하는 전하 저장 구조물; 및
    상기 기판 상에 상기 수직 방향으로 서로 이격되고, 각각이 상기 전하 저장 구조물을 둘러싸는 게이트 전극들을 포함하며,
    상기 전하 트래핑 패턴은 상기 수평 방향으로 상기 게이트 전극들에 각각 대향하도록 복수 개로 형성되어 상기 수직 방향으로 서로 이격되고,
    상기 각 전하 트래핑 패턴들에서, 상기 터널 절연 패턴에 대향하는 내측벽의 상기 수직 방향으로의 제1 길이는 상기 제1 블로킹 패턴에 대향하는 외측벽의 상기 수직 방향으로의 제2 길이보다 작은 수직형 메모리 장치.
  2. 제1항에 있어서, 상기 각 전하 트래핑 패턴들의 상기 제1 길이는 이에 대향하는 상기 각 게이트 전극들의 상기 수직 방향으로의 제3 길이보다 큰 수직형 메모리 장치.
  3. 제1항에 있어서, 상기 기판 상면에 대한 상기 각 전하 트래핑 패턴들의 상면의 기울기의 절대값은 상기 터널 절연 패턴으로부터 상기 제1 블로킹 패턴을 향해 다가갈수록 점차 감소하는 수직형 메모리 장치.
  4. 제1항에 있어서, 상기 전하 저장 구조물은 상기 수직 방향으로 서로 인접하는 상기 전하 트래핑 패턴들 사이에 형성되어 상기 터널 절연 패턴 및 상기 제1 블로킹 패턴에 접촉하며, 실리콘 산화물을 포함하는 분리 패턴을 더 포함하는 수직형 메모리 장치.
  5. 제4항에 있어서, 상기 기판 상면에 대한 상기 분리 패턴의 상면의 기울기의 절대값은 상기 터널 절연 패턴으로부터 상기 제1 블로킹 패턴을 향해 다가갈수록 점차 감소하는 수직형 메모리 장치.
  6. 제1항에 있어서, 상기 터널 절연 패턴 및 상기 제1 블로킹 패턴은 각각 상기 게이트 전극들을 따라 상기 수직 방향으로 연장되며, 상기 전하 트래핑 패턴들은 상기 터널 절연 패턴 및 상기 제1 블로킹 패턴 사이에 형성된 수직형 메모리 장치.
  7. 제1항에 있어서, 상기 각 게이트 전극들의 상하면 및 상기 전하 저장 구조물에 대향하는 일 측벽을 커버하며, 금속 산화물을 포함하는 제2 블로킹 패턴을 더 포함하는 수직형 메모리 장치.
  8. 제1항에 있어서, 상기 기판 상에 형성되어 상기 전하 저장 구조물과 상기 수직 방향으로 이격되며, 상기 채널의 저면 및 하부 외측벽으부터 순차적으로 적층된 더미 터널 절연 패턴, 더미 전하 트래핑 패턴 및 더미 제1 블로킹 패턴을 포함하는 더미 전하 저장 구조물을 더 구비하는 수직형 메모리 장치.
  9. 제8항에 있어서, 상기 더미 터널 절연 패턴 및 상기 더미 제1 블로킹 패턴은 각각 상기 터널 절연 패턴 및 상기 제1 블로킹 패턴과 동일한 물질을 포함하고,
    상기 더미 전하 트래핑 패턴은 상기 전하 트래핑 패턴과 다른 물질을 포함하는 수직형 메모리 장치.
  10. 기판 상에 형성되어 상기 기판 상면에 수직한 수직 방향으로 연장된 채널;
    상기 채널의 외측벽에 형성되어, 상기 기판 상면에 평행한 수평 방향을 따라 순차적으로 적층된 터널 절연 패턴, 전하 트래핑 패턴 구조물 및 블로킹 패턴을 포함하는 전하 저장 구조물; 및
    상기 기판 상에 상기 수직 방향으로 서로 이격되며, 각각이 상기 전하 저장 구조물을 둘러싸는 게이트 전극들을 포함하며,
    상기 전하 트래핑 패턴 구조물은 상기 수평 방향으로 상기 게이트 전극들에 각각 대향하도록 복수 개로 형성되어 상기 수직 방향으로 서로 이격되고,
    상기 각 전하 트래핑 패턴 구조물들은 상기 터널 절연 패턴의 외측벽으로부터 상기 수평 방향으로 적층되고 서로 다른 물질을 포함하는 제1 및 제2 전하 트래핑 패턴들을 구비하는 수직형 메모리 장치.
  11. 제10항에 있어서, 상기 제1 전하 트래핑 패턴은 실리콘 탄질화물, 실리콘 붕질화물, 실리콘, 또는 질소 혹은 탄소가 도핑된 실리콘을 포함하며, 상기 제2 전하 트래핑 패턴은 실리콘 질화물을 포함하는 수직형 메모리 장치.
  12. 제10항에 있어서, 상기 제1 전하 트래핑 패턴의 상기 수직 방향으로의 길이는 상기 터널 절연 패턴으로부터 상기 제2 전하 트래핑 패턴을 향해 다가갈수록 점차 감소하는 수직형 메모리 장치.
  13. 제10항에 있어서, 상기 제2 전하 트래핑 패턴은 상기 제1 전하 트래핑 패턴의 외측벽 및 상하면을 커버하는 수직형 메모리 장치.
  14. 제10항에 있어서, 상기 제2 전하 트래핑 패턴의 상기 수직 방향으로의 최대 길이는 이에 대향하는 상기 각 게이트 전극들의 상기 수직 방향으로의 길이보다 큰 수직형 메모리 장치.
  15. 제10항에 있어서, 상기 제2 전하 트래핑 패턴은
    상기 제1 전하 트래핑 패턴의 외측벽을 커버하며 상기 수직 방향으로 연장된 제1 부분; 및
    상기 제1 부분으로부터 상기 터널 절연 패턴을 향해 연장되어 상기 제1 전하 트래핑 패턴의 각 상하면을 커버하는 제2 부분을 포함하는 수직형 메모리 장치.
  16. 기판 상에 형성되어 상기 기판 상면에 수직한 수직 방향으로 연장된 채널;
    상기 채널의 외측벽에 형성되어, 상기 기판 상면에 평행한 수평 방향을 따라 순차적으로 적층된 터널 절연 패턴, 전하 트래핑 패턴 및 블로킹 패턴을 포함하는 전하 저장 구조물;
    상기 기판 상에 상기 전하 저장 구조물과 이격되어 상기 채널의 저면 및 하부 외측벽을 커버하며, 상기 채널로부터 순차적으로 적층된 더미 터널 절연 패턴, 더미 전하 트래핑 패턴 및 더미 블로킹 패턴을 포함하는 더미 전하 저장 구조물; 및
    상기 기판 상에 상기 수직 방향으로 서로 이격되고, 각각이 상기 전하 저장 구조물을 둘러싸는 게이트 전극들을 포함하며,
    상기 전하 트래핑 패턴은 상기 수평 방향으로 상기 게이트 전극들에 각각 대향하도록 복수 개로 형성되어 상기 수직 방향으로 서로 이격되고,
    상기 더미 터널 절연 패턴 및 상기 더미 블로킹 패턴은 각각 상기 터널 절연 패턴 및 상기 블로킹 패턴과 동일한 물질을 포함하되, 상기 더미 전하 트래핑 패턴은 상기 전하 트래핑 패턴과 다른 물질을 포함하는 수직형 메모리 장치.
  17. 기판 상에 형성되어 상기 기판 상면에 수직한 제1 방향으로 각각 연장된 채널들;
    상기 기판 상에 형성되어 상기 채널들에 접촉하는 채널 연결 패턴;
    상기 채널 연결 패턴 상부의 상기 각 채널들의 외측벽에 형성되어, 상기 기판 상면에 평행한 수평 방향을 따라 순차적으로 적층된 터널 절연 패턴, 전하 트래핑 패턴 및 블로킹 패턴과, 분리 패턴을 포함하는 전하 저장 구조물;
    상기 채널 연결 패턴 상에 상기 제1 방향으로 서로 이격되고, 각각이 상기 전하 저장 구조물을 둘러싸는 게이트 전극들;
    각각이 상기 기판 상에 형성되어 상기 게이트 전극들을 관통하며, 상기 기판 상면에 평행한 제2 방향으로 연장되어 상기 각 게이트 전극들을 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향으로 분리시키는 분리 구조물들; 및
    각각이 상기 채널들 상에 상기 제3 방향으로 연장되어 이들에 전기적으로 연결되며, 상기 제2 방향으로 서로 이격된 비트 라인들을 포함하며,
    상기 전하 트래핑 패턴은 상기 수평 방향으로 상기 게이트 전극들에 각각 대향하도록 복수 개로 형성되어 상기 제1 방향으로 서로 이격되고,
    상기 각 전하 트래핑 패턴들에서, 상기 터널 절연 패턴에 대향하는 내측벽의 상기 제1 방향으로의 제1 길이는 상기 제1 블로킹 패턴에 대향하는 외측벽의 상기 제2 방향으로의 제2 길이보다 작으며,
    상기 분리 패턴은 상기 제1 방향으로 서로 인접하는 상기 전하 트래핑 패턴들 사이에 형성되어 상기 터널 절연 패턴 및 상기 블로킹 패턴에 접촉하며, 절연 물질을 포함하는 수직형 메모리 장치.
  18. 기판 상에 절연막 및 제1 희생막이 교대로 반복적으로 적층된 몰드를 형성하고;
    상기 기판 상에 상기 몰드를 관통하는 채널 및 이의 외측벽을 커버하며 순차적으로 적층된 터널 절연 패턴, 예비 전하 트래핑 패턴 및 제1 블로킹 패턴을 포함하는 예비 전하 저장 구조물을 형성하고;
    상기 몰드를 관통하여 상기 기판 상면을 노출시키는 개구를 형성하고;
    상기 개구를 통해 상기 제1 희생막을 제거하여 상기 예비 전하 저장 구조물의 외측벽을 노출시키는 제1 갭을 형성하고;
    상기 제1 갭을 통해 상기 예비 전하 트래핑 패턴에 제1 질화 공정을 수행하여 상기 기판 상면에 수직한 수직 방향을 따라 서로 이격된 복수의 전하 트래핑 패턴들을 형성하고;
    상기 제1 갭을 통해 상기 예비 전하 트래핑 패턴에 제1 산화 공정을 수행하여 상기 전하 트래핑 패턴들 사이에 분리 패턴을 형성하고; 그리고
    상기 제1 갭 내에 게이트 전극을 형성하는 것을 포함하는 수직형 메모리 장치의 제조 방법.
  19. 기판 상에 절연막 및 희생막이 교대로 반복적으로 적층된 몰드를 형성하고;
    상기 기판 상에 상기 몰드를 관통하는 채널 및 이의 외측벽을 커버하며 순차적으로 적층된 터널 절연 패턴, 예비 전하 트래핑 패턴 및 제1 블로킹 패턴을 포함하는 예비 전하 저장 구조물을 형성하고;
    상기 몰드를 관통하여 상기 기판 상면을 노출시키는 개구를 형성하고;
    상기 개구를 통해 상기 희생막을 제거하여 상기 예비 전하 저장 구조물의 외측벽을 노출시키는 갭을 형성하고;
    상기 갭을 통해 상기 예비 전하 트래핑 패턴에 제1 질화 공정을 수행하여 상기 기판 상면에 수직한 수직 방향을 따라 서로 이격된 복수의 산화 저지 패턴들을 형성하고;
    상기 갭을 통해 상기 예비 전하 트래핑 패턴에 제1 산화 공정을 수행하여 상기 산화 저지 패턴들 사이에 예비 분리 패턴을 형성하고;
    상기 갭을 통해 상기 산화 저지 패턴 및 상기 예비 전하 트래핑 패턴에 제2 산화 공정을 수행하여 상기 예비 전하 트래핑 패턴을 상기 수직 방향을 따라 서로 이격되도록 복수 개로 분리시키고;
    상기 갭을 통해 상기 각 예비 전하 트래핑 패턴들에 제2 질화 공정을 수행하여 이의 상하단 및 외측벽에 전하 트래핑 패턴을 형성하고; 그리고
    상기 갭 내에 게이트 전극을 형성하는 것을 포함하는 수직형 메모리 장치의 제조 방법.
  20. 기판 상에 절연막 및 희생막이 교대로 반복적으로 적층된 몰드를 형성하고;
    상기 기판 상에 상기 몰드를 관통하는 채널 및 이의 외측벽을 커버하며 순차적으로 적층된 터널 절연 패턴 및 예비 전하 트래핑 패턴을 포함하는 예비 전하 저장 구조물을 형성하고;
    상기 몰드를 관통하여 상기 기판 상면을 노출시키는 개구를 형성하고;
    상기 개구를 통해 상기 희생막을 제거하여 상기 예비 전하 저장 구조물의 외측벽을 노출시키는 갭을 형성하고;
    상기 갭을 통해 상기 예비 전하 트래핑 패턴에 제1 질화 공정을 수행하여 상기 기판 상면에 수직한 수직 방향을 따라 서로 이격된 복수의 산화 저지 패턴들을 형성하고;
    상기 갭을 통해 상기 예비 전하 트래핑 패턴에 제1 산화 공정을 수행하여 상기 산화 저지 패턴들 사이에 예비 분리 패턴을 형성하고;
    상기 갭을 통해 상기 산화 저지 패턴 및 상기 예비 전하 트래핑 패턴에 제2 산화 공정을 수행하여 상기 예비 전하 트래핑 패턴을 상기 수직 방향을 따라 서로 이격되도록 복수 개로 분리시키고;
    상기 갭을 통해 상기 각 예비 전하 트래핑 패턴들에 제2 질화 공정을 수행하여 이의 상하단 및 외측벽에 전하 트래핑 패턴을 형성하고; 그리고
    상기 갭 내에 게이트 전극을 형성하는 것을 포함하는 수직형 메모리 장치의 제조 방법.
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