KR20100053393A - 비휘발성 메모리 장치의 제조 방법 및 이에 따라 제조된 비휘발성 메모리 장치 - Google Patents
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Abstract
3차원 구조의 비휘발성 메모리 장치의 제조 방법이 제공된다. 비휘발성 메모리 장치의 제조 방법은 반도체 기판 상에, 서로 다른 식각 선택비를 갖는 복수 개의 제 1 및 제 2 물질막들을 번갈아 적층하고, 복수 개의 제 1 및 제 2 물질막들을 관통하는 개구를 형성하고, 개구에 의해 노출된 제 1 물질막들을 제거하여, 개구로부터 반도체 기판과 수평한 방향으로 확장된 확장부들을 형성하고, 개구 및 확장부들의 표면을 따라 컨포말하게 전하 저장막을 형성하고, 제 2 물질막의 측벽에 형성된 전하 저장막을 제거하여, 전하 저장막 패턴들을 확장부 내에 국소적으로(locally) 형성하는 것을 포함한다.
3차원, 전하 저장막 패턴, 분리
Description
본 발명은 비휘발성 메모리 장치의 제조 방법 및 이에 따라 제조된 비휘발성 메모리 장치 에 관한 것으로서, 더욱 상세하게는 신뢰성을 향상시킬 수 있는 3차원 구조의 비휘발성 메모리 장치의 제조 방법 및 이에 따라 제조된 비휘발성 메모리 장치에 관한 것이다.
일반적으로 비휘발성 메모리 장치란, 전기적으로 데이터의 소거(erase) 및 저장(program)이 가능하고 전원이 차단되어도 데이터의 보존이 가능한 소자이다. 이에 따라 최근 다양한 분야에서 비휘발성 메모리 장치의 사용이 증가하고 있다.
비휘발성 메모리 장치들은 다양한 형태의 메모리 셀 트랜지스터를 구성하고 있으며, 셀 어레이 구조에 따라 크게 낸드형(NAND type)과 노어형(NOR type)으로 구분된다. 낸드형 비휘발성 메모리 장치와 노어형 비휘발성 메모리 장치는, 고집적화와 고속성으로 대별되는 각각의 장단점을 가지고 있다.
특히, 낸드형 비휘발성 메모리 장치는 다수의 메모리 셀 트랜지스터들을 직렬적으로 연결한 셀 스트링(string) 구조로 인해, 고집적화에 유리하다. 그리고, 낸드형 비휘발성 메모리 장치는 복수개의 메모리 셀 트랜지스터들에 저장된 정보를 동시에 변경하는 동작 방식을 채택하기 때문에, 정보 갱신(update) 속도가 상기 노어형 비휘발성 메모리 장치에 비해 월등히 빠르다. 이러한 높은 집적도 및 빠른 갱신 속도에 의해, 낸드형 비휘발성 메모리 장치는 디지털 카메라 또는 MP3 플레이어 등과 같이 대용량 저장 장치(mass storage)를 필요로 하는 휴대용 전자 제품에 주로 사용된다. 이와 같은 낸드형 비휘발성 메모리 장치들의 장점들을 계속해서 촉진 및 부각시키는 방향으로 연구 개발되고 있으며, 이에 따라 3차원 구조의 낸드형 비휘발성 메모리 장치가 개발되고 있다.
또한, 비휘발성 메모리 장치들은 단위 셀을 구성하는 기억 저장층의 종류에 따라 부유 게이트(floating gate)형 비휘발성 메모리 장치와 차지 트랩(charge trap)형 비휘발성 메모리 장치 등으로 구분할 수 있다. 이 중, 차지 트랩형 비휘발성 메모리 장치는 저전력, 저전압 및 고집적화를 실현할 수 있다는 점에서 개발이 증가하고 있다.
본원 발명이 해결하고자 하는 과제는 신뢰성을 향상시킬 수 있는 3차원 구조의 비휘발성 메모리 장치의 제조 방법을 제공하는데 있다.
또한, 본원 발명이 해결하고자 하는 다른 과제는 신뢰성을 향상시킬 수 있 는 3차원 구조의 비휘발성 메모리 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법은 반도체 기판 상에, 서로 다른 식각 선택비를 갖는 복수 개의 제 1 및 제 2 물질막들을 번갈아 적층하고, 복수 개의 제 1 및 제 2 물질막들을 관통하는 개구를 형성하고, 개구에 의해 노출된 제 1 물질막들을 제거하여, 개구로부터 반도체 기판과 수평한 방향으로 확장된 확장부들을 형성하고, 개구 및 확장부들의 표면을 따라 컨포말하게 전하 저장막을 형성하고, 제 2 물질막의 측벽에 형성된 전하 저장막을 제거하여, 전하 저장막 패턴들을 확장부 내에 국소적으로(locally) 형성하는 것을 포함한다.
상기 해결하고자 하는 다른 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 반도체 기판 상에, 절연막을 개재하여 적층된 도전막들, 도전막들을 관통하여 반도체 기판에 접속된 바디부와, 바디부로부터 도전막들의 측벽을 향해 돌출된 복수 개의 돌출부들을 포함하는 활성 기둥들 및 도전막들의 측벽과, 활성 기둥의 돌출부 사이에 형성된 전하 저장막 패턴들을 포함한다.
상기 해결하고자 하는 다른 과제를 달성하기 위하여 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치는 반도체 기판 상에 3차원적으로 배열된 도전 패턴 들, 반도체 기판으로부터 연장되어 상기 도전 패턴들 사이를 지나는 반도체 패턴들 및 반도체 패턴과 도전 패턴 사이에 개재된 전하 저장막 패턴을 포함하며, 전하 저장 패턴은, 다른 도전 패턴에 접하는 상기 전하 저장막 패턴과 분리된다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 비휘발성 메모리 장치의 제조 방법에 따르면, 반도체 기판과 수직한 방향으로 워드 라인들이 적층될 때, 각각의 워드 라인의 일측벽들에 대응되는 전하 저장막 패턴들을 형성할 수 있다. 그리고 상하부에 위치하는 전하 저장막 패턴들이 서로 분리될 수 있다.
그러므로, 전하 저장막 내에 트랩된 전하들이 반도체 기판과 수직한 방향으로 확산되어 전하들이 손실되는 것을 방지할 수 있다. 따라서, 3차원 비휘발성 메모리 장치의 신뢰성을 향상시킬 수 있다.
또한, 워드 라인들을 형성한 다음, 전하 저장막을 분리하여 전하 저장막 패턴들을 형성하므로, 전하 저장막 상에 게이트 도전물질이 잔류하여, 수직 방향으로 인접한 워드 라인들 간의 전기적 단락을 방지할 수 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태 로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다. 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 3차원 구조를 갖는다.
도 1은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 회로도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 다수의 스트링(STR)들을 포함하는 셀 어레이를 포함한다. 셀 어레이는 복수 개의 비트 라인들(BL1~BL3), 워드 라인들(WL1~WL4), 상부 및 하부 선택 라인들(USL1~USL3, LSL) 및 공통 소오스 라인(CSL)을 포함한다. 그리고, 비트 라인들(BL1~BL3)과 공통 소오스 라인(CSL) 사이에 복수 개의 스트링(STR)들을 포함한다.
각각의 스트링(STR)은, 상부 및 하부 선택 트랜지스터들(UST, LST)과, 상부 및 하부 선택 트랜지스터들(UST, LST) 사이에 직렬로 연결된 복수 개의 메모리 셀 트랜지스터(MC)들을 포함한다. 그리고, 상부 선택 트랜지스터들(UST)의 드레인은 비트 라인들(BL1~BL3)과 연결되며, 하부 선택 트랜지스터들(LST)의 소오스는 공통 소오스 라인(CSL)과 연결된다. 공통 소오스 라인(CSL)은 하부 선택 트랜지스터들(LST)의 소오스가 공통으로 연결된 라인이다.
또한, 상부 선택 트랜지스터들(UST)은 상부 선택 라인들(USL1~USL3)과 연결되며, 하부 선택 트랜지스터(LST)들은 각각 하부 선택 라인(LSL)과 연결된다. 또한, 각각의 메모리 셀들(MC)은 워드 라인들(WL1~WL4)에 연결된다.
이와 같은 셀 어레이는 3차원 구조로 배열되어 있어, 스트링(STR)들은 기판 의 상부면과 평행한 xy 평면에 대해 수직인 z축 방향으로 메모리 셀들(MC)이 직렬 연결된 구조를 갖는다. 이에 따라, 선택 트랜지스터들(UST, LST) 및 메모리 셀 트랜지스터(MC)들의 채널이 xy 평면에 대해 수직으로 형성될 수 있다.
3차원 구조를 갖는 비휘발성 메모리 장치는, 각각의 xy 평면마다 m개의 메모리 셀들이 형성될 수 있으며, m개의 메모리 셀들을 갖는 xy 평면이 n개의 층으로 적층될 수 있다. (여기서, m 및 n은 자연수이다.)
이하, 도 2 내지 도 9를 참조하여, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법에 대해 상세히 설명한다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 사시도이다. 도 3은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 단면도이다. 도 3은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 메모리 셀 영역의 단면을 나타낸다.
도 2 및 도 3을 참조하면, 반도체 기판(100) 상에, 층간 절연막(110) 및 도전막들 (LSL, WL, USL) 이 교대로 반복되어 적층되어 있다.
구체적으로, 반도체 기판(100) 내에는, 공통 소오스 라인(도 1의 CSL)으로 제공되는 불순물 영역(또는 웰; 102)이 형성되어 있으며, 불순물 영역(102) 상에 층간 절연막(110) 및 도전막(LSL, WL, USL)들이 순서대로 적층된다. 적층된 도전막들(LSL, WL, USL)에서, 최상층 및 최하층의 도전막들(LSL, USL)은 선택 라인들로 이용되며, 나머지 도전막들(WL)은 워드 라인들로 이용된다.
최하층에 위치하는 하부 선택 라인(LSL)은 평판(plate) 형태 또는 서로 분 리된 라인 형태로 형성될 수 있다. 최상층에 위치하는 상부 선택 라인(USL)은 서로 분리된 라인 형태로 형성될 수 있다. 하부 선택 라인(LSL)과 상부 선택 라인(USL) 사이에 위치한 워드 라인들(WL)은 각각 평판 형태로 형성될 수 있다. 각 층의 워드 라인이 평판 형태로 형성되어 있어, 동일한 층에 형성되는 메모리 셀들의 워드 라인에 동일한 전압이 인가될 수 있다.
또한, 워드 라인들(WL)은 상부로 갈수록 면적이 점차 감소될 수 있으며, 적층된 층간 절연막(110) 및 도전막들(LSL, WL, USL)의 가장자리 부분이 계단 형태로 적층될 수 있다.
적층된 층간 절연막(110) 및 도전막들(LSL, WL, USL)에는 복수 개의 활성 기둥(PL)들이 관통한다. 활성 기둥(PL)들은 반도체 물질로 형성되어 있으며, 비휘발성 메모리 장치의 각 스트링들에 대응된다. 즉, 활성 기둥(PL)들을 통해, 각 스트링의 선택 트랜지스터들 및 메모리 셀 트랜지스터들의 채널이 전기적으로 연결될 수 있다.
활성 기둥(PL)들은 서로 이격되어 있으며, 평면 상에서 매트릭스(matrix) 형태로 배열될 수 있다. 그리고, 활성 기둥(PL)들은 도전막들(LSL, WL, USL)을 관통하여 반도체 기판(100) 내의 불순물 영역(102)과 전기적으로 연결될 수 있다. 그리고, 각각의 활성 기둥(PL)들은 도전막(LSL, WL, USL)들이 형성된 층들 각각에서, 도전막들(LSL, WL, USL) 방향으로 돌출된다.
보다 구체적으로, 활성 기둥(PL)들은 기판 상부면에 수직한 방향으로 신장된 바디부(170)와, 바디부(170)로부터 연장되어 도전막들(LSL, WL, USL)을 향해 돌 출되며, 서로 이격된 복수 개의 돌출부(172)들을 포함한다. 각각의 돌출부(172)들은 대응되는 도전막들(LSL, WL, USL)을 마주보면서, 바디부(170)의 둘레를 감싸는 형태를 가질 수 있다. 이에 따라, 각 층의 도전막들(LSL, WL, USL)은 돌출부(172)들에 의해 바디부(170)와 이격될 수 있다. 일 실시예에 따르면, 돌출부(172)들은 적어도 전하 저장막 패턴(142)의 두께 이상으로 돌출될 수 있으며, 비휘발성 메모리 소자의 동작시, 돌출부(172)들에 채널이 형성될 수 있다.
한편, 본 발명의 다른 실시예 따르면, 바디부 및 돌출부들을 포함하는 활성 기둥들에서, 최상층 및 최하층의 도전막들(USL, LSL)과 접하는 돌출부들은 생략될 수도 있다.
전하 저장막 패턴(142)들은 활성 기둥(PL)의 돌출부(172)와 도전막(LSL, WL, USL) 들의 측벽 사이에 개재된다. 즉, 전하 저장막 패턴(142)은 각각의 도전막들(LSL, WL, USL)과 접촉하며, 활성 기둥(PL)의 돌출부(172) 표면을 덮는다. 바디부(170)의 측벽에서 전하 저장막 패턴(142)은 제거되어, 상하부에 위치하는 전하 저장막 패턴(142)들은 서로 전기적으로 분리될 수 있다. 즉, 전하 저장막 패턴(142)들은 도전막들(LSL, WL, USL)의 측벽과 접하며, 상하부의 층간 절연막(110)들 사이에 고립될 수 있다.
한편, 본 발명의 다른 실시예에 따르면, 최상층 및 최하층의 도전막들(USL, LSL)의 일측벽에 국소적으로 형성되는 전하 저장막 패턴들이 생략될 수도 있다.
활성 기둥(PL)들의 상부에는 활성 기둥(PL)들과 전기적으로 연결되는 비트 라인(BL)들이 형성될 수 있다. 비트 라인(BL)들은 상부 선택 라인들(USL)을 가로지 르며, 매트릭스로 배치된 활성 기둥(PL)들 중, 동일한 행 또는 열에 위치하는 활성 기둥(PL)들과 전기적으로 연결될 수 있다.
상술한 것처럼, 전하 저장막 패턴(142)들이 각 층별로 분리될 경우, 전하 저장막 패턴(142) 내에 트랩된 전하들이 워드 라인(WL)과 수직한 방향, 즉 상하부로 확산되는 것을 방지할 수 있다. 즉, 전하들이 트랩된 후, 외적 또는 내적 스트레스와, 시간의 경과에 따른 전하들의 확산에 의한 데이터 교란을 방지할 수 있어, 3차원 구조의 비휘발성 메모리 장치의 신뢰성을 향상시킬 수 있다.
이어서, 도 4 내지 도 9를 참조하여, 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법에 대해 상세히 설명한다.
도 4 내지 도 9는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 순서대로 나타낸 도면들이다.
도 4를 참조하면, 반도체 기판(100) 상에, 층간 절연막(110) 및 도전막(120)들을 순서대로 반복하여 적층한다. 여기서, 반도체 기판(100)은 불순물 영역(또는 웰; 102)을 포함할 수 있다. 층간 절연막(110)은 실리콘 산화막 또는 실리콘 질화막으로 형성될 수 있으며, 도전막(120)은 폴리실리콘막 또는 금속막으로 형성될 수 있다. 적층되는 도전막들의 수는 비휘발성 메모리 소자의 용량에 따라 달라질 수 있다.
층간 절연막(110) 및 도전막(120)들은 반도체 기판(100)의 메모리 셀 영역 상에 평판 형태로 적층될 수 있으며, 상부로 갈수록 면적이 점차 감소할 수 있다. 즉, 도 3에 도시된 바와 같이, 층간 절연막(110) 및 도전막(120)들의 가장 자리 부 분이 계단 형태를 형성하도록 적층될 수 있다. 계단 형태로 적층하기 위해, 도전막(120)의 증착과 패터닝을 반복하면서 도전막(120)들을 적층할 수 있으며, 이와 달리, 층간 절연막(110) 및 도전막(120)들을 모두 적층한 후, 도전막(120)들이 가장자리 부분을 층별로 패터닝하여 형성할 수도 있다. 또한, 최상층에 위치하는 도전막(120)은 라인 형태로 패터닝할 수 있다.
이어서, 적층된 층간 절연막(110) 및 도전막(120)들을 관통하는 복수 개의 제 1 홀(132)들을 형성한다. 구체적으로, 층간 절연막(110) 상에 마스크 패턴(미도시)을 형성하고, 상기 마스크 패턴을 이용하여 적층된 층간 절연막(110) 및 도전막(120)들을 선택적으로 이방성 식각하여 제 1 홀(132)들을 형성할 수 있다. 이와 같이 형성된 제 1 홀(132)들은 반도체 기판(100)의 불순물 영역(102)을 노출시킬 수 있으며, 이방성 식각 공정의 특성상, 제 1 홀(132)들은 하부로 갈수록 직경이 감소할 수 있다. 이 때, 제 1 홀(132)들의 직경은 서로 인접한 제 1 홀(132)들 간의 거리보다 작게 형성할 수 있다. 또한, 적층된 층간 절연막(110) 및 도전막(120)들을 관통하는 복수개의 제 1 홀(132)들은 평면상 매트릭스 형태로 형성될 수 있다.
도 5를 참조하면, 제 1 홀(132)들에 의해 노출된 도전막(120)들의 측벽을 선택적으로 식각하여, 확장부(134)들이 형성된 제 2 홀(136)들을 형성한다. 구체적으로, 제 1 홀(132)들 내부로 도전막(120)들을 선택적으로 식각할 수 있는 식각 용액을 공급하여, 제 1 홀(132)들에 의해 노출된 도전막(120)들의 일부를 등방성 식각할 수 있다. 제 1 홀(132)들을 통해 식각 용액이 공급될 때, 층간 절연막(110)들 보다 도전막(120)들의 식각율이 높으므로, 층간 절연막(110)에 형성된 홀의 직경보다 도전막(120)들에 형성된 홀의 직경이 증가할 수 있다. 그러므로, 도전막(120)들이 형성된 각 층에, 도전막(120)들과 수평한 방향으로 확장된 확장부(134)들이 형성될 수 있다. 즉, 적층된 층들에 걸쳐 서로 이격된 확장부(134)들을 가지며, 층간 절연막(110) 및 도전막(120)들은 수직으로 관통하는 제 2 홀(136)들이 형성될 수 있다.
도 6을 참조하면, 제 2 홀(136)들의 표면을 따라 컨포말하게 전하 저장막(140)을 증착한다. 즉, 제 2 홀(136)에 의해 노출된 층간 절연막(110) 및 도전막(120)들의 측벽과, 불순물 영역(102) 상에, 전하 저장막(140)이 형성될 수 있다. 이 때, 전하 저장막(140)은 확장부(134)들의 표면을 따라서도 컨포말하게 형성될 수 있다. 그러므로, 확장부(134)에 의해 노출된 도전막(120)들의 측벽과, 층간 절연막(110)들의 상면 및 하면의 일부에 전하 저장막(140)이 증착될 수 있다. 여기서, 전하 저장막(140)은 전하 블록킹막, 전하 트랩핑막 및 전하 터널링막들을 순서대로 증착하여 형성할 수 있다. 즉, 제 2 홀(136)의 표면에 산화막, 질화막 및 산화막을 순서대로 형성할 수 있다.
도 7을 참조하면, 전하 저장막(140)이 형성된 제 2 홀(136) 내에 희생막(150)을 충진시킨다. 이 때, 희생막(150)을 전하 저장막(140)의 상부까지 충분히 두껍게 형성할 수 있다. 여기서, 희생막(150)은 전하 저장막(140)에 대해 식각 선택비를 갖는 물질로 형성되며, 갭 필링(gap filling) 특성이 우수한 물질로 형성될 수 있다. 예를 들어, 희생막(150)은 BSG(Borosilicate Glass), PSG(PhosphoSilicate Glass), BPSG(BoroPhosphoSilicate Glass), TEOS(Tetra ethly ortho silicate), TOSZ(Tonen SilaZene), USG(Undoped Silicate Glass) 또는 SOG(Spin On Glass)로 형성될 수 있다.
희생막(150)을 형성한 후에는, 희생막(150)의 상면을 평탄화시킬 수 있으며, 평탄화 공정은 층간 절연막(110)이 노출될 때까지 진행될 수도 있다. 이어서, 평탄화된 희생막(150) 상에, 층간 절연막(110)들의 측벽에 형성된 전하 저장막(140)을 제거하기 위한 마스크 패턴(165)을 형성한다. 이 때, 마스크 패턴(165)에 의해 노출된 희생막의 폭(W2)은, 층간 절연막(110)들에 형성된 홀의 폭(W1)보다 크게 형성될 수 있다. 이와 달리, 마스크 패턴(165)은 제 1 홀(도 4의 132)들을 형성시 이용된 마스크 패턴을 사용할 수도 있다.
도 8을 참조하면, 마스크 패턴(165)을 이용하여, 전하 저장막(140) 및 희생막(150)들의 일부를 이방성 식각함으로써, 적층된 층간 절연막(110) 및 도전막(120)들을 관통하는 제 3 홀(132')들을 형성할 수 있다. 제 3 홀(132')들은 불순물 영역(102)을 노출시킬 수 있으며, 적층된 층간 절연막(110)들의 측벽을 노출시킨다. 제 3 홀(132')들의 직경은 제 1 홀(132)들의 직경보다 크고, 확장부(134)들의 직경보다 작게 형성될 수 있다. 제 3 홀(132')들을 형성시, 층간 절연막(110) 측벽의 전하 저장막(140)과, 층간 절연막(110) 상하면에 형성된 전하 저장막(140) 일부가 제거될 수 있다. 그리고, 적층된 층간 절연막(110)들 사이에 전하 저장막(140) 및 희생막들의 일부(152)가 잔류한다.
이와 같이, 제 3 홀(132')들을 형성함에 따라, 층간 절연막(110)들의 측벽에 형성된 전하 저장막(140)들이 제거되므로, 확장부(도 6의 134) 내에 삽입된 형태의 전하 저장막 패턴(142)들을 형성할 수 있다. 즉, 제 3 홀(132')과 도전막(120)들의 측벽 사이에, 전하 저장막 패턴과 희생막이 형성될 수 있으며, 전하 저장막 패턴(142)은 층간 절연막(110) 및 도전막(120)의 표면에 컨포말하게 형성된다.
한편, 마스크 패턴 없이, 층간 절연막(110)들을 식각 마스크로 이용하여, 전하 저장막(140) 및 희생막(150)들을 이방성 식각하여, 확장부(134)들 내에 국소적으로 전하 저장막 패턴(142)들을 형성할 수도 있다.
도 9를 참조하면, 층간 절연막(110)들의 사이에 잔류하고 있는 희생막(152)들을 제거한다. 희생막(152)을 제거하는 것은, 전하 저장막 패턴(142) 및 층간 절연막(110)들에 대해 식각 선택비를 갖는 습식 식각 용액을 이용할 수 있다. 즉, 습식 식각 용액을 제 3 홀(132')들로 공급하여, 전하 저장막 패턴(142) 상에 잔류하는 희생막(152)들을 제거할 수 있다. 이에 따라, 층간 절연막(110)들 사이에 확장부(134')들을 갖는 제 4 홀(136')들이 형성될 수 있으며, 확장부(134')들에 의해 전하 저장막 패턴(142)의 표면이 노출된다.
도 10을 참조하면, 확장부(134')들을 갖는 제 4 홀(136')들 내에, 반도체 물질을 충진시켜 활성 기둥(170, 172)들을 형성한다. 이 때, 반도체 물질이, 층간 절연막(110)들 사이에 형성된 확장부(134')들 내에도 채워질 수 있다. 여기서, 반도체 물질은 다결정 또는 단결정 반도체일 수 있다. 이 후, 제 4 홀(136')들 내에 채워진 반도체 물질을 평탄화시켜, 최상층의 층간 절연막(100)의 상면을 노출시킬 수 있다.
이와 같이, 확장부(134')들을 갖는 제 4 홀(136')들 내에 반도체 물질을 채워 활성 기둥들을 형성함에 따라, 활성 기둥들은 적층된 층간 절연막(110) 및 도전막(120)들을 관통하는 바디부(170)와, 도전막 내로 돌출된 돌출부(172)들로 이루어질 수 있다. 그리고, 전하 저장막 패턴(142)들이 확장부(134)들 내에 형성되므로, 상하부의 전하 저장막 패턴(142)들이 서로 분리된 구조를 갖는다.
이하, 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법에 대해 상세히 설명한다.
도 11은 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 사시도이다.
도 11을 참조하면, 반도체 기판(200) 내에는, 공통 소오스 라인으로 제공되는 불순물 영역(또는 웰; 202)이 형성될 수 있으며, 불순물 영역(202) 상에, 절연층과 도전층이 교대로 반복되어 적층된다. 구체적으로, 절연층과 도전층은 라인 형태로 패터닝되어, 각각의 도전층들에는 서로 분리된 워드 라인(282)들이 형성될 수 있다. 다시 말해, 워드 라인(282)과 절연 라인(210)이 번갈아 적층된 구조물들이, 반도체 기판(200) 상에, 서로 이격되어 형성될 수 있다. 즉, 워드 라인(282)들이 반도체 기판(200) 상에 3차원적으로 배열된다.
워드 라인(282) 및 절연 라인(210)들의 제 1 측벽 상에, 활성 패턴(230)들이 서로 이격되어 배치되며, 제 1 측벽의 반대편의 제 2 측벽 상에는 절연막(290) 이 형성된다. 활성 패턴(230)들은 각각 반도체 기판(200)에 대해 수직한 라인 패턴으로 형성될 수 있다. 그리고, 활성 패턴(230)들은 수평적으로 인접한 워드 라인(282) 및 절연 라인(210)들의 제 1 측벽에 형성된 활성 패턴(230)들과 서로 마주보도록 형성되어 있으며, 활성 패턴(230)들 사이는 절연막(240)으로 채워져 있다. 다시 말해, 활성 패턴(230)들은 반도체 기판(200)과 수직한 방향으로 신장되어 있으며, 각 활성 패턴(230)들의 일측벽들에, 복수 개의 워드 라인(282)들이 가로질러 형성된다.
또한, 활성 패턴(230)과 워드 라인(282) 사이에는 전하 저장막 패턴(252)이 개재되며, 전하 저장막 패턴(252)은 워드 라인(282) 방향으로 신장될 수 있다. 그리고, 전하 저장막 패턴(252)들은 수직적으로 인접한 층간 절연막 패턴(210)들의 사이에 국소적으로 형성된다.
보다 구체적으로, 전하 저장막 패턴(252)은 활성 패턴(230)들의 측벽 일부와, 수직적으로 인접한 층간 절연막(210) 패턴들의 상면 및 하면을 컨포말하게 덮을 수 있다. 즉, 전하 저장막 패턴(252)들은 이격되어 적층된 층간 절연막(210)들 사이에 형성되며, 상하부에 위치하는 다른 전하 저장막 패턴(252)들과 서로 전기적으로 분리된다.
또한, 반도체 기판(200)과 수직한 방향으로 신장된 활성 패턴(230)들은 워드 라인(282)들을 가로지르는 비트 라인들(BL)과 전기적으로 연결된다. 비트 라인(BL)들은, 활성 패턴(230)의 상면과 직접 접촉하거나, 비트 라인 콘택들을 통해 전기적으로 연결될 수 있다.
이와 같이, 전하 저장막 패턴(252)들이 반도체 기판(200)과 수직한 방향으로 서로 분리되어 있으므로, 전하 저장막 패턴(252)들 내에 트랩된 전하들이 활성 패턴(230)의 표면을 따라 상하부로 확산되는 것을 방지할 수 있다. 그러므로, 3차원 비휘발성 메모리 장치에서 전하들의 손실에 의한 신뢰성 저하를 방지할 수 있다.
이하, 도 12 내지 도 21을 참조하여, 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 제조 방법에 대해 상세히 설명한다.
도 12를 참조하면, 반도체 기판(200) 상에, 서로 다른 식각 선택비를 갖는 제 1 및 제 2 절연막들(210, 215)을 번갈아 적층한다. 구체적으로, 제 1 및 제 2 절연막들(210, 215)은 습식 식각율이 서로 다른 물질들로 형성된다. 예를 들어, 제 1 및 제 2 층간 절연막들(210, 215)은 예를 들어, 실리콘 산화막과 실리콘 질화막으로 각각 형성될 수 있다.
적층된 제 1 및 제 2 절연막들(210, 215)에 라인 형태의 제 1 트렌치(220)들을 형성한다. 제 1 트렌치(220)들은 통상의 사진 및 식각 공정을 진행하여 형성할 수 있다. 제 1 트렌치(220)들을 형성함에 따라, 적층된 제 1 및 제 2 절연막들(210, 215)의 제 1 측벽이 노출될 수 있다.
도 13을 참조하면, 제 1 트렌치(220)들에 의해 노출된 제 1 및 제 2 절연막들(210, 215)의 제 1 측벽 상에 반도체층(230)을 형성한다. 반도체층(230)의 형성 방법에 대해 간단히 설명하면, 적층된 제 1 및 제 2 절연막들(210, 215)의 제 1 측벽을 따라 컨포말하게 반도체 물질을 증착한다. 이후, 반도체층(230)을 이방성 식 각하여, 불순물 영역(202) 및 제 1 절연막(210) 상면에 형성된 반도체층(230)을 제거할 수 있다. 이에 따라, 제 1 및 제 2 절연막들(210, 215)의 제 1 측벽을 덮는 반도체층(230)이 형성될 수 있다. 반도체층(230)을 형성한 다음에는, 제 1 트렌치(220) 내에 절연 물질을 매립하고 평탄화하여, 반도체층(230)들 사이에 절연막(240)을 형성한다.
한편, 제 1 트렌치(220)들에 의해 노출된 반도체 기판(200)을 씨드층(seed layer)으로 이용하는 에피택시얼 공정을 수행하여, 제 1 트렌치(220)들 내에 반도체층을 형성할 수도 있다.
도 14를 참조하면, 절연막(240)이 매립된 제 1 트렌치(도 12의 220)들 사이에, 라인 형태의 제 2 트렌치(222)들을 형성한다. 제 2 트렌치들(222)은 적층된 제 1 및 제 2 절연막들(210, 215)의 제 2 측벽을 노출시킬 수 있다. 제 2 트렌치(222)들을 형성함에 따라, 적층된 제 1 및 제 2 절연막들(210, 215)이 라인 형태로 패터닝될 수 있다.
도 15를 참조하면, 적층된 제 1 및 제 2 절연막들(210, 215)의 제 2 측벽을 노출시키는 제 2 트렌치(222)들에, 제 2 절연막(215)에 대한 식각 선택비가 높은 식각 용액을 공급하여 제 2 절연막(215)들을 제거한다. 즉, 적층된 제 1 절연막(210)들 사이에 반도체 기판(200)과 수평한 방향으로 확장된 확장부(226)가 형성될 수 있으며, 반도체층(230)의 측벽 일부가 확장부(226)에 노출될 수 있다. 다시 말해, 제 1 트렌치(도 12의 220) 내에 매립된 절연막(230)들 사이에, 불순물 영역(202)을 노출시키며, 반도체층(230)의 측벽을 노출시키는 확장부(226)들을 갖는 제 3 트렌치(224)들이 형성될 수 있다.
도 16을 참조하면, 제 3 트렌치(224)들의 표면을 따라 컨포말하게 전하 저장막(250)을 형성한다. 즉, 반도체층(230)의 측벽 일부분들을 노출시키는 확장부(226)들의 표면을 따라, 컨포말하게 전하 저장막(250)을 형성한다. 전하 저장막(250)은 화학 기상 증착 방법을 이용하여 형성될 수 있으며, 반도체층(230)의 측벽 일부 및 제 1 절연막(210)의 제 2 측벽들과, 제 1 절연막(210) 패턴들의 상면 및 하면에 형성될 수 있다. 그리고, 전하 저장막(250)은 전하 터널링막, 전하 트랩핑막 및 전하 블록킹막들을 순서대로 증착하여 형성할 수 있다. 예를 들어, 전하 터널링막은 실리콘 산화막(SiO2) 또는 실리콘 산화질화막(SiON)으로 형성될 수 있다. 또한, 전하 터널링막은 Al2O3, HfO2, ZrO2, La2O3, Ta2O3, TiO2, SrTiO3(STO), (Ba,Sr)TiO3(BST)와 같은 고유전율 물질 또는 이들의 조합으로 적층된 복합층으로 형성할 수도 있다. 이 때, 전하 터널링막은 전하 블록킹막보다 유전유이 낮은 물질로 형성될 수 있다. 전하 트랩핑막은 실리콘 질화막 및/또는 실리콘 산질화막으로 형성될 수 있다. 전하 블록킹막은 예를 들어, Al2O3, HfO2, ZrO2, La2O3, Ta2O3, TiO2, SrTiO3(STO), (Ba,Sr)TiO3(BST)와 같은 고유전율 물질 또는 이들의 조합으로 적층된 복합층으로 형성할 수 있다. 그리고, 전하 블록킹막은 전하 터널링막 보다 유전율이 높은 물질로 형성될 수 있다.
도 17을 참조하면, 전하 저장막(250)이 형성된 제 3 트렌치(224)들 내에 희 생 물질을 충진시켜 희생막(260)을 형성한다.
희생막(260)으로는 갭 필링 특성이 우수한 물질이 이용될 수 있으며, 최상층에 위치하는 제 1 절연막(210) 상부까지 충분한 두께로 형성한다. 이 때, 희생막(260)의 상면을 평탄화할 수 있으며, 나아가 제 1 절연막(210)의 상면이 노출될 때까지 평탄화할 수도 있다. 그리고 나서, 희생막(260) 또는 제 1 절연막(210) 상에, 제 1 절연막(210)들의 제 2 측벽을 노출시키기 위한 마스크 패턴(275)을 형성한다. 마스크 패턴(275)은 제 2 트렌치(도 14의 222)를 형성하기 위한 마스크 패턴과 동일할 수 있다.
도 18을 참조하면, 마스크 패턴(275)을 이용하여, 희생막(260) 및 제 1 절연막(210)의 제 2 측벽에 형성된 전하 저장막(260)을 식각한다. 이에 따라, 제 1 트렌치(도 12의 220) 내에 매립된 절연막(240)들 사이에 제 4 트렌치(222')들이 형성될 수 있다. 제 4 트렌치(222')들은 제 1 절연막(240)의 제 2 측벽과 불순물 영역(202)을 다시 노출시킨다. 이 때, 제 4 트렌치(222')의 폭은 2 트렌치(도 14의 222)의 폭과 같거나 클 수 있다.
또한, 제 4 트렌치(222')들을 형성함에 따라, 제 2 트렌치(도 14의 222)들의 표면에 컨포말하게 형성된 전하 저장막(250)들이, 전하 저장막 패턴(252)들로 분리될 수 있다. 즉, 전하 저장막 패턴(252)들이, 적층된 제 1 절연막(210)들 사이에 형성된 확장부들(도 16의 226) 내에 국소적으로 형성될 수 있다. 그리고, 확장부들(도 16의 226) 내의 전하 저장막 패턴(252) 상에 희생막의 일부(262)가 잔류한다.
도 19를 참조하면, 습식 식각 공정을 통해 확장부들(도 16의 226) 내에 잔류하는 희생막(262)들을 제거한다. 습식 식각 공정은 희생막(262)들에 대한 식각율이 높은 식각 용액을 이용함으로써, 잔류하는 희생막(262)들만 선택적으로 제거할 수 있다. 이에 따라, 전하 저장막 패턴(252)들의 표면이 확장부(226')들을 갖는 제 5 트렌치(224')에 의해 노출될 수 있다.
도 20을 참조하면, 전하 저장막 패턴(252)들 상에 제 5 트렌치(224')들을 완전히 채우는 게이트 도전막(280)을 형성한다. 게이트 도전막(280')은 화학 기상 증착 방법을 이용하여 형성될 수 있으며, 이에 따라 게이트 도전막(280)이 확장부(226')들 내에 채워질 수 있다. 즉, 확장부(226')들 내의 게이트 도전막(280)들이 서로 전기적으로 연결되는 구조를 가질 수 있다. 여기서, 게이트 도전막(280)은 폴리실리콘막 또는 금속막으로 형성될 수 있다.
도 21을 참조하면, 확장부(226')들 내에 전하 저장 패턴(252) 및 도전 라인(282)들이 형성될 수 있도록 게이트 도전막(280)을 패터닝한다. 즉, 게이트 도전막(280)을 라인 형태의 워드 라인(282)들로 분리할 수 있다. 이에 따라, 적층된 제 1 절연막(210)들 사이에 워드 라인(282)들이 형성될 수 있으며, 워드 라인(282)들 및 제 1 절연막(210) 패턴들은 반도체 기판(200)에 대해 수직한 방향으로 적층된 구조를 가질 수 있다. 워드 라인(282)들을 각각 분리한 후에는, 적층된 워드 라인(282)들 및 제 1 절연막(210) 패턴들 사이에 절연막(290)을 매립하고, 절연막(290)의 상면을 평탄화한다.
이후, 전하 저장막 패턴(252)들의 제 1 측벽들을 덮는 반도체층(230)을 각 각 라인들로 분리하는 공정을 진행할 수 있다. 즉, 도 11에 도시된 바와 같이, 반도체층(230)들은, 적층된 워드 라인(282)들의 제 1 측벽에 라인 형태로 서로 이격되어 형성될 수 있다. 라인 형태로 분리된 반도체층(230)들 상에는, 워드 라인(282)들을 가로지르며, 반도체층(230)들과 전기적으로 연결되는 비트 라인(BL)들을 형성할 수 있다.
이와 같이, 3차원 비휘발성 메모리 장치에서, 워드 라인(282)들이 반도체 기판(200)과 수직 방향으로 적층될 때, 워드 라인(282)과 접촉하는 전하 저장 패턴(252)들이, 상부 및 하부에 위치하는 전하 저장 패턴(252)들과 서로 분리될 수 있다. 그러므로, 전하 저장 패턴(252)들에 트랩된 전하들이 반도체 기판(200)에 대해 수직 방향으로 확산되어 손실되는 것을 방지할 수 있다.
한편, 본 발명의 다른 실시예에서는, 도 17 내지 도 19에 도시된 희생막을 사용하지 않으면서, 전하 저장막 패턴(252)들을 국소적으로 형성할 수 있다. 이에 대해, 도 22 내지 도 24를 참조하여 상세히 설명한다.
도 16에 이어서 도 22를 참조하면, 확장부(도 16의 226)들을 포함하는 제 3 트렌치(도 16의 224)의 표면을 따라 컨포말하게 전하 저장막(250)을 형성한 다음, 제 3 트렌치(도 16의 224) 게이트 도전막(280)을 매립한다. 도전 물질로는 폴리실리콘막 또는 금속막이 이용될 수 있으며, 게이트 도전막(280)을 매립한 후, 전하 저장막(250) 및 게이트 도전막(280)의 상부를 평탄화할 수 있다.
도 23을 참조하면, 수평적으로 인접한 제 1 절연막(210)들 사이에 형성된 게이트 도전막(280)을 제거하여, 게이트 도전막(280)을 워드 라인(282)들로 분리할 수 있다. 즉, 확장부(도 16의 222)들 내에 각각 워드 라인(282)들이 형성될 수 있다. 도전 물질로 이루어진 게이트 도전막을 이방성 식각하는 동안, 제 1 절연막(210)들 측벽의 전하 저장막(250)이 게이트 도전막(280) 함께 제거되거나, 일부 잔류할 수 있다. 즉, 수평적으로 인접한 제 1 절연막(210)들 사이에 다시 트렌치(233)를 형성한다.
도 24를 참조하면, 워드 라인(282)들을 형성한 다음, 제 1 절연막(210)들의 측벽 상에 형성된 전하 저장막(250)을 제거한다. 이에 따라, 확장부(도 16의 226)들 내에, 워드 라인(282)의 일측벽과 상하면을 덮는 전하 저장막 패턴들(252)을 국소적으로 형성할 수 있다.
전하 저장막(250)을 전하 저장막 패턴(252)들로 분리하는 것은, 이방성 또는 등방성 식각 공정을 수행하여 진행될 수 있다. 전하 저장막(250)을 제거시, 식각 가스 또는 식각 용액으로 게이트 도전막에 대해 식각 선택비를 갖는 물질을 이용하여, 제 1 절연막(210)들 측벽의 전하 저장막(250)을 선택적으로 식각할 수 있다. 예를 들어, 등방성 식각 공정을 통해, 제 1 절연막(210)들 측벽의 전하 저장막(250)을 제거하는 경우, HF, O3/HF, 인산, 황산 및 LAL과 같은 식각 용액이 이용될 수 있다. 또한, 전하 저장막(250)을 제거하기 위해, 불화물(fluoride) 계열의 식각 용액과, 인산 또는 황산 용액이 순차적으로 이용될 수도 있다.
한편, 워드 라인(283)들을 형성한 다음, 제 1 절연막(210)들 측벽 상의 전하 저장막(도 23의 250)을 제거할 때, 전하 저장막(도 23의 250) 표면에 잔류하는 게이트 도전 물질이 함께 제거될 수 있다. 그러므로, 전하 저장막 패턴(252)들이 서로 분리되어 있어, 전하 저장 패턴(252)들에 트랩된 전하들이 반도체 기판(200)에 대해 수직 방향으로 확산되어 손실되는 것을 방지할 수 있을 뿐만 아니라, 전하 저장막(250) 상에 도전 물질이 잔류하여, 워드 라인(282)들 간의 전기적 단락이 발생하는 것을 방지할 수 있다.
도 25는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 포함하는 메모리 시스템의 개략도이다.
도 25를 참조하면, 메모리 시스템(1100)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
메모리 시스템(1100)은 컨트롤러(1110), 키패드(keypad), 키보드 및 디스플레이와 같은 입출력 장치(1120), 메모리(1130), 인터페이스(1140), 및 버스(1150)를 포함한다. 메모리(1130)와 인터페이스(1140)는 버스(1150)를 통해 상호 소통된다.
컨트롤러(1110)는 적어도 하나의 마이크로 프로세서, 디지털 시그널 프로세서, 마이크로 컨트롤러, 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리(1130)는 컨트롤러에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입출력 장치(1120)는 시스템(1100) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스템(1100) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입출력 장 치(1120)는 키보드, 키패드 또는 디스플레이 소자를 포함할 수 있다.
메모리(1130)는 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 포함한다. 메모리(1130)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
인터페이스(1140)는 데이터를 통신 네트워크로 송출하거나, 네트워크로부터 데이터를 받는 역할을 한다.
도 26은 본 발명의 일 실시예에 따른 플래시 메모리 장치를 구비하는 메모리 카드(1200)의 일 예를 간략히 도시한 블록도이다.
도 26을 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 본 발명에 따른 플래시 메모리 장치(1210)를 장착한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상의 본 발명의 플래시 메모리 장치 및 메모리 카드 또는 메모리 시스템에 따르면, 더미 셀들의 소거 특성이 개선된 플래시 메모리 장치(1210)를 통해서 신뢰성 높은 메모리 시스템을 제공할 수 있다. 특히, 최근 활발히 진행되는 반도체 디스크 장치(Solid State Disk: 이하 SSD) 장치와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 제공될 수 있다. 이 경우, 더미 셀로부터 야기되는 읽기 에러를 차단함으로써 신뢰성 높은 메모리 시스템을 구현할 수 있다.
도 27은 본 발명에 따른 플래시 메모리 시스템(1310)을 장착하는 정보 처리 시스템(1300)을 간략히 보여주는 블록도이다.
도 27을 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 플래시 메모리 시스템(1310)이 장착된다. 본 발명에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 메모리 시스템 또는 플래시 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 간략 회로도이다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 사시도이다.
도 3은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 단면도이다.
도 4 내지 도 10은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 순서대로 나타낸 도면들이다.
도 11은 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 사시도이다.
도 12 내지 도 21은 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 순서대로 나타낸 도면들이다.
도 22 내지 도 24는 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 순서대로 나타낸 도면들이다.
도 25은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 포함하는 메모리 시스템의 개략도이다.
도 26은 본 발명의 일 실시예에 따른 플래시 메모리 장치를 구비하는 메모리 카드의 일 예를 간략히 도시한 블록도이다.
도 27은 본 발명에 따른 플래시 메모리 시스템을 장착하는 정보 처리 시스템을 간략히 보여주는 블록도이다.
Claims (14)
- 반도체 기판 상에, 서로 다른 식각 선택비를 갖는 복수 개의 제 1 및 제 2 물질막들을 번갈아 적층하고,상기 복수 개의 제 1 및 제 2 물질막들을 관통하는 개구를 형성하고,상기 개구에 의해 노출된 상기 제 1 물질막들을 제거하여, 상기 개구로부터 상기 반도체 기판과 수평한 방향으로 확장된 확장부들을 형성하고,상기 개구 및 확장부들의 표면을 따라 컨포말하게 전하 저장막을 형성하고,상기 제 2 물질막의 측벽에 형성된 상기 전하 저장막을 제거하여, 전하 저장막 패턴들을 상기 확장부 내에 국소적으로(locally) 형성하는 것을 포함하는 비휘발성 메모리 장치의 제조 방법.
- 제 1 항에 있어서,상기 개구들을 형성하는 것은, 상기 제 1 및 제 2 물질막들을 관통하는 홀 또는 트렌치들을 형성하는 것인 비휘발성 메모리 장치의 제조 방법.
- 제 1 항에 있어서,상기 전하 저장막 패턴들을 형성하는 것은,상기 전하 저장막이 형성된 상기 개구 및 확장부들 내에 희생막을 충진시키고,상기 제 2 물질막들 상부를 덮는 마스크 패턴을 형성하고,상기 마스크 패턴을 식각 마스크로 이용하여, 상기 개구 내의 상기 희생막 및 상기 전하 저장막을 제거하고,상기 확장부들에 충진된 상기 희생막을 제거하여, 상기 전하 저장막 패턴들을 형성하는 비휘발성 메모리 장치의 제조 방법.
- 제 1 항에 있어서,상기 확장부들은 상기 제 1 물질막들의 일부를 제거하여 형성하고,상기 전하 저장막 패턴들은 상기 제 1 물질막의 측벽과 접촉하는 비휘발성 메모리 장치의 제조 방법.
- 제 4 항에 있어서,상기 제 1 물질막들은 도전막으로 형성되는 비휘발성 메모리 장치의 제조 방법.
- 제 4 항에 있어서,상기 전하 저장막 패턴은 전하 블록킹막, 전하 트랩막 및 전하 터널링막을 포함하며, 상기 전하 블록킹막이 상기 제 1 물질막의 측벽과 접촉하는 비휘발성 메모리 장치의 제조 방법.
- 제 1 항에 있어서,상기 전하 저장막 패턴들을 형성한 후, 상기 개구 및 상기 확장부들 내에, 반도체 물질을 매립하여 반도체 기둥을 형성하는 것을 더 포함하는 비휘발성 메모리 장치의 제조 방법.
- 제 1 항에 있어서,상기 개구들을 형성하기 전에, 상기 제 1 및 제 2 물질막들을 관통하는 반도체 패턴들을 형성하는 것을 더 포함하며,상기 개구들은 한 쌍의 상기 반도체 패턴들 사이에 형성하는 비휘발성 메모리 장치의 제조 방법.
- 제 8 항에 있어서,상기 확장부들은 상기 제 1 물질막들의 전부를 제거하여 형성하고,상기 전하 저장막 패턴들은 상기 반도체 패턴들의 측벽과 접촉하는 비휘발성 메모리 장치의 제조 방법.
- 제 1 항에 있어서,상기 전하 저장막 패턴들을 형성하기 전,상기 전하 저장막이 형성된 상기 각각의 확장부들 내에, 도전 패턴을 형성하는 것을 더 포함하는 비휘발성 메모리 장치의 제조 방법.
- 반도체 기판 상에, 절연막을 개재하여 적층된 도전막들;상기 도전막들을 관통하여 상기 반도체 기판에 접속된 바디부와, 상기 바디부로부터 상기 도전막들의 측벽을 향해 돌출된 복수 개의 돌출부들을 포함하는 활성 기둥들; 및상기 도전막들의 측벽과, 상기 활성 기둥의 돌출부 사이에 형성된 전하 저장막 패턴들을 포함하는 비휘발성 메모리 장치.
- 제 11 항에 있어서,상기 돌출부들은 수직 방향에서 서로 인접한 절연막들 사이에 형성되고, 상기 전하 저장막 패턴들은 상기 돌출부와 상기 절연막들 사이로 연장된 비휘발성 메모리 장치.
- 반도체 기판 상에 3차원적으로 배열된 도전 패턴들;상기 반도체 기판으로부터 연장되어 상기 도전 패턴들 사이를 지나는 반도체 패턴들; 및상기 반도체 패턴과 상기 도전 패턴 사이에 개재된 전하 저장막 패턴을 포함하며,상기 전하 저장 패턴은, 상기 다른 도전 패턴에 접하는 상기 전하 저장막 패턴과 분리된 비휘발성 메모리 장치.
- 제 13 항에 있어서,상기 전하 저장막 패턴은 상기 도전 패턴의 상면 및 하면으로 연장된 비휘발성 메모리 장치.
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