KR102031182B1 - 반도체 메모리 소자 및 그 제조방법 - Google Patents

반도체 메모리 소자 및 그 제조방법

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Abstract

본 발명은 반도체 메모리 소자 및 그 제조방법에 관한 것으로, 기판 상에 절연막들과 희생막들이 교대로 적층되고 상기 기판으로부터 기립된 수직 채널들을 포함하는 몰드 스택을 형성하고, 상기 희생막들을 부분적으로 제거하여 상기 몰드 스택의 중심부에는 잔류 희생막들을 상기 몰드 스택의 가장자리에는 제1 스페이스들을 형성하고, 상기 제1 스페이스들의 크기를 확장하고, 상기 잔류 희생막들을 제거하여 상기 몰드 스택의 중심부에 제2 스페이스들을 형성하고, 상기 제1 및 제2 스페이스들을 채우는 게이트들을 형성하고, 그리고 상기 게이트들과 상기 수직 채널들 사이에 정보저장막들을 형성하는 것을 포함할 수 있다.

Description

반도체 메모리 소자 및 그 제조방법{SEMICONDUCTOR MEMORY DEVICES AND METHODS FOR FABRICATING THE SAME}
본 발명은 반도체에 관한 것으로, 보다 구체적으로는 반도체 메모리 소자 및 그 제조방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 전자 산업이 발전함에 따라 좀더 우수한 성능 및/또는 저렴한 가격의 반도체 소자들에 대한 요구가 증가되고 있다. 이러한 요구 사항들은 충족시키기 위하여 반도체 소자의 고집적화 경향이 심화되고 있으며, 특히 반도체 메모리 소자의 고집적화는 더욱 심화되고 있다.
종래의 2차원적인 반도체 메모리 소자의 집적도는 단위 기억 셀이 점유하는 평면적이 주 결정 요인으로 작용될 수 있다. 이로써, 2차원적인 반도체 메모리 소자의 집적도는 미세 패턴의 형성 기술 수준에 크게 영향을 받을 수 있다. 하지만, 미세 패턴의 형성 기술은 점점 한계에 다다르고 있으며, 또한, 고가의 장비들이 요구되어 반도체 메모리 소자의 제조 단가가 증가되는 것 등의 문제점들이 야기되고 있다. 이러한 제약들을 극복하기 위하여, 3차원적으로 배열된 기억 셀들을 포함하는 3차원 반도체 메모리 소자가 제안된 바 있다.
본 발명은 종래 기술에서 요구되는 필요에 부응하기 위하여 안출된 것으로, 본 발명의 목적은 전기적 특성이 향상된 반도체 메모리 소자 및 그 제조방법을 제공함에 있다.
본 발명의 다른 목적은 공정 불량을 방지하여 수율을 향상시킬 수 있는 반도체 메모리 소자 및 그 제조방법을 제공함에 있다.
상기 목적을 구현할 수 있는 본 발명의 실시예에 따른 반도체 메모리 소자의 제조방법은: 기판 상에 절연막들과 희생막들이 교대로 적층된, 그리고 상기 기판으로부터 기립된 수직 채널들을 포함하는 몰드 스택을 형성하고; 상기 희생막들을 부분적으로 제거하여, 상기 몰드 스택의 중심부에 잔류 희생막들을 형성하고 그리고 상기 몰드 스택의 가장자리에 제1 스페이스들을 형성하고; 상기 제1 스페이스들의 크기를 확장하고; 상기 잔류 희생막들을 제거하여 상기 몰드 스택의 중심부에 제2 스페이스들을 형성하고; 상기 제1 및 제2 스페이스들을 채우는 게이트들을 형성하고; 그리고 상기 게이트들과 상기 수직 채널들 사이에 정보저장막들을 형성하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 제1 스페이스의 크기를 확장하는 것은 상기 제1 스페이스의 좌우 폭 및 상하 폭 중 적어도 어느 하나를 확장하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 제1 스페이스의 상하 폭을 확장하는 것은 상기 제1 스페이스들에 의해 노출된 상기 절연막들의 상하면들을 식각하여 상기 절연막들의 상하 이격 거리를 확장하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 제1 스페이스의 좌우 폭을 확장하는 것은 상기 수직 채널들의 측벽들을 식각하여 상기 수직 채널들의 측벽들 간의 좌우 이격 거리를 확장하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 제1 스페이스의 상하 폭을 확장하는 것은 상기 희생막들을 부분적으로 제거하여 상기 제1 스페이스들을 형성하는 것과 동시에 진행하는 것을 포함할 수 있다. 상기 제1 스페이스의 확장된 폭은 상기 몰드 스택의 상기 중심부에서 상기 몰드 스택의 상기 가장자리로 갈수록 커질 수 있다.
본 실시예의 방법에 있어서, 상기 제1 스페이스를 형성하는 것은 상기 잔류 희생막들의 측벽들을 제거하여 상기 잔류 희생막들에 인접한 수직 채널들을 노출시키는 리세스 영역들을 형성하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 제1 스페이스의 크기를 확장하는 것은 상기 수직 채널 중에서 상기 절연막들에 의해 감싸진 부분들에 비해 상기 제1 스페이스들 및 상기 리세스 영역들에 의해 노출된 부분들을 얇게 형성하여, 상기 제1 스페이스의 좌우 폭을 확장하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 정보저장막을 형성하는 것은: 상기 수직 채널에 인접한 터널절연막, 상기 게이트에 인접한 블록킹절연막, 그리고 상기 터널절연막과 상기 블록킹절연막 사이에 트랩절연막을 형성하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 터널절연막과 상기 트랩절연막 및 상기 블록킹절연막은 상기 수직 채널을 따라 혹은 상기 제1 및 제2 스페이스들의 내벽들을 따라 연장될 수 있다.
본 실시예의 방법에 있어서, 상기 터널절연막은 상기 수직 채널을 따라 연장되고, 상기 블록킹절연막은 상기 제1 및 제2 스페이스들의 상기 내벽들을 따라 연장되고, 상기 트랩절연막은 상기 터널절연막 혹은 상기 블록킹절연막을 따라 연장될 수 있다.
본 실시예의 방법에 있어서, 상기 희생막들 중 적어도 최상층의 희생막을 수직 관통하여, 상기 최상층의 희생막을 분리하는 영역을 정의하는 컷을 형성하는 것을 더 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 제2 스페이스들에 채워진 게이트들 중에서 적어도 최상층의 게이트를 수직 관통하여, 상기 최상층의 게이트를 분리하는 영역을 정의하는 컷을 형성하는 것을 더 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 제1 스페이스는 상기 제2 스페이스와 동일하거나 더 큰 상하 폭을 가질 수 있다.
상기 목적을 구현할 수 있는 본 발명의 실시예에 따른 반도체 메모리 소자는: 기판 상에 배치된 상하 이격된 절연막들; 상기 절연막들을 수직 관통하여 상기 기판과 전기적으로 연결된 수직 채널들; 상기 절연막들 사이에 채워져 상기 수직 채널들을 감싸는 게이트들; 그리고 상기 게이트들과 상기 수직 채널들 사이에 개재된 정보저장막들을 포함할 수 있다. 상기 게이트는 상기 절연막의 중심부에선 제1 두께를 갖고 상기 절연막의 상기 중심부의 양측 가장자리에선 상기 제1 두께보다 작지 않은 제2 두께를 가질 수 있다.
본 실시예의 소자에 있어서, 상기 제2 두께는 상기 제1 두께보다 더 클 수 있다.
본 실시예의 소자에 있어서, 상기 절연막은 상기 중심부보다 상기 가장자리가 얇거나 혹은 상기 중심부에서 상기 가장자리로 갈수록 얇아질 수 있다.
본 실시예의 소자에 있어서, 상기 수직 채널 중에서 상기 게이트들로 감싸진 부분들이 상기 절연막들로 감싸진 부분들에 비해 얇을 수 있다.
본 실시예의 소자에 있어서, 상기 게이트의 상기 제2 두께는 상기 절연막의 상기 중심부에서 상기 가장자리로 갈수록 커질 수 있다.
본 발명에 의하면 증착 가스가 제공되는 입구의 확대 및/또는 증착 가스 입구와 증착 영역 간의 공간 차이를 발생시키므로써, 증착 가스의 원할한 제공이 가능해지고 증착 공정의 양호성을 확보할 수 있다. 따라서, 게이트에 보이드가 형성되는 것과 같은 공정 불량을 없애거나 최소화할 수 있어 보이드가 유발할 수 있는 전기적 특성 불량 방지 및/또는 수율을 향상시킬 수 있는 효과가 있다.
도 1a 내지 1j는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조방법을 도시한 단면도들.
도 2a는 도 1a의 평면도.
도 2b는 도 1c의 평면도.
도 2c는 도 1d의 평면도.
도 2d는 도 1i의 평면도.
도 2e는 도 1j의 평면도.
도 2f는 도 1i의 일부를 확대 도시한 단면도.
도 3a 내지 3d는 본 발명의 다른 실시예에 따른 반도체 메모리 소자의 제조방법을 도시한 단면도들.
도 4a 내지 4d는 본 발명의 또 다른 실시예에 따른 반도체 메모리 소자의 제조방법을 도시한 단면도들.
도 5a 내지 5d는 본 발명의 변형 실시예에 따른 반도체 메모리 소자의 제조방법을 도시한 단면도들.
도 5e는 도 5c의 평면도.
도 6a 내지 6e는 본 발명의 다른 변형 실시예에 따른 반도체 메모리 소자의 제조방법을 도시한 단면도들.
도 7a 내지 7e는 본 발명의 또 다른 변형 실시예에 따른 반도체 메모리 소자의 제조방법을 도시한 단면도들.
도 8a 내지 8c는 본 발명의 변경 실시예에 따른 반도체 메모리 소자의 제조방법을 도시한 단면도들.
도 9a 내지 9e는 본 발명의 다른 변경 실시예에 따른 반도체 메모리 소자의 제조방법을 도시한 단면도들.
도 10a 내지 10e는 본 발명의 또 다른 변경 실시예에 따른 반도체 메모리 소자의 제조방법을 도시한 단면도들.
도 11a 내지 11e는 본 발명의 또 다른 변경 실시예에 따른 반도체 메모리 소자의 제조방법을 도시한 단면도들.
도 12a는 본 발명의 실시예에 따른 반도체 메모리 소자를 구비한 메모리 카드를 도시한 블록도.
도 12b는 본 발명의 실시예에 따른 반도체 메모리 소자를 응용한 정보 처리 시스템을 도시한 블록도.
이하, 본 발명에 따른 반도체 메모리 소자 및 그 제조방법을 첨부한 도면을 참조하여 상세히 설명한다.
본 발명과 종래 기술과 비교한 이점은 첨부된 도면을 참조한 상세한 설명과 특허청구범위를 통하여 명백하게 될 것이다. 특히, 본 발명은 특허청구범위에서 잘 지적되고 명백하게 청구된다. 그러나, 본 발명은 첨부된 도면과 관련해서 다음의 상세한 설명을 참조함으로써 가장 잘 이해될 수 있다. 도면에 있어서 동일한 참조부호는 다양한 도면을 통해서 동일한 구성요소를 나타낸다.
<실시예 1>
도 1a 내지 1j는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조방법을 도시한 단면도들이다. 도 2a는 도 1a의 평면도, 도 2b는 도 1c의 평면도, 도 2c는 도 1d의 평면도, 도 2d는 도 1i의 평면도, 그리고 도 2e는 도 1j의 평면도이다. 도 1a 내지 1j는 도 2a 내지 2e의 A-A선의 단면도들이다. 도 2f는 도 1i의 일부를 확대 도시한 단면도이다.
도 1a를 참조하면, 기판(101) 상에 몰드 스택(10)을 형성할 수 있다. 기판(101)은 반도체 기판, 가령 단결정 실리콘 웨이퍼를 포함할 수 있다. 몰드 스택(10)은 복수개의 절연막들(110)과 복수개의 희생막들(120)을 교대로 반복 적층하여 형성할 수 있다. 절연막들(110)은 실리콘산화막 또는 실리콘질화막일 수 있고, 희생막들(120)은 실리콘산화막, 실리콘질화막, 실리콘카바이드, 실리콘, 실리콘게르마늄 중에서 선택된 절연막들(110)에 대해 식각선택비가 있는 물질일 수 있다. 일례로, 절연막들(110)은 실리콘산화막(예: SiOx)이고 희생막들(120)은 실리콘질화막(예: SiNx)일 수 있다. 희생막들(120)의 두께들은 실질적으로 동일할 수 있다. 절연막들(110)의 두께들은 실질적으로 같거나 혹은 다를 수 있다.
몰드 스택(10)을 패터닝하여 수직 채널홀(103)을 형성할 수 있다. 일례로, 건식 식각 공정으로 몰드 스택(10)을 수직 관통하여 기판(101)을 노출시키는 수직 채널홀(103)을 형성할 수 있다. 과도 식각(over-etch)에 의해 기판(101)은 리세스될 수 있다. 수직 채널홀(103)은 그 수직 길이를 따라 그 폭이 일정하거나 혹은 달라질 수 있다. 본 명세서에선 수직 채널홀(103)의 폭이 대체로 일정한 경우에 대해 설명하며, 본 발명을 이에 한정하려는 의도는 전혀 아니다. 일례로서 복수개의 수직 채널홀들(103)이 형성될 수 있다. 수직 채널홀들(103)은, 도 2a에 도시된 것처럼, Y 방향으로 지그재그 형태로 배열되고, 복수개의 지그재그 배열이 X 방향으로 이격 배치될 수 있다. 이와 다르게 수직 채널홀들(103)은 가령 X 방향으로 일직선을 이루도록 배열되고, 복수개의 일직선 배열이 Y 방향으로 이격 배치될 수 있다.
도 1b를 참조하면, 기판(101) 상에서 기립된 수직 채널(140)을 형성할 수 있다. 일례로, 증착이나 에피 성장 기술 등을 이용하여 반도체, 가령 단결정 혹은 다결정 실리콘으로 채워 복수개의 절연막들(110)과 희생막들(120)을 수직 관통하는 수직 채널(140)을 형성할 수 있다. 수직 채널(140)은 기판(101)과 접촉될 수 있다. 수직 채널(140)은 기판(101)과 동일한 도전형으로 도핑될 수 있다. 일례로 수직 채널(140)과 기판(101)은 P형 불순물(예: B, Al, Ga, In)로 도핑될 수 있다. 수직 채널(140)의 수와 위치는 수직 채널홀(103)의 수와 위치에 의존할 수 있다. 예컨대, 도 2b에 도시된 바와 같이, 복수개의 수직 채널들(140)이 Y 방향으로 지그재그 형태로 배열되고, 복수개의 지그재그 배열이 X 방향으로 이격 배치될 수 있다. 이와 다르게 수직 채널들(140)은 가령 X 방향으로 일직선을 이루도록 배열되고, 복수개의 일직선 배열이 Y 방향으로 이격 배치될 수 있다. 수직 채널(140)은 가령 원 기둥이나 다각 기둥 형태일 수 있다. 수직 채널(140)의 상단에 가령 N형 불순물(예: P, As, Sb)을 주입하여 드레인(104)을 형성할 수 있다.
절연막들(110) 중에서 최상층의 절연막(110t) 상에 캡핑 절연막(170)을 형성할 수 있다. 캡핑 절연막(170)은 희생막들(120)과 식각선택비가 있는 절연체, 가령 실리콘산화막을 증착하여 형성할 수 있다. 캡핑 절연막(170)이 더 포함된 몰드 스택(10)을 패터닝하여 컷(111)을 형성할 수 있다. 컷(111)은 도 1j에서 후술한 바와 같이 스트링 선택라인(166)을 형성하기 위해 만들어지는 것일 수 있다. 본 명세서에서 컷(111)은 스트링 선택라인(SSL) 컷이라고 지칭될 수 있다.
SSL 컷(111)은 일례로서 캡핑 절연막(170), 최상층의 절연막(110t) 및 최상층의 희생막(120t)을 식각하여 도 2b에 도시된 바와 같이 Y 방향으로 연장된 그루브 형태로 형성할 수 있다. SSL 컷(111)의 형성시 과도 식각(over-etch)에 의해 최상층의 희생막(120t) 바로 아래의 절연막(110)이 리세스될 수 있다. SSL 컷(111)은 몰드 스택(10)의 중심부에 형성된 2개의 수직 채널들(140) 사이에 형성될 수 있다. 다른 예로, 스트링 선택라인(도 1j의 166)을 가령 2개층으로 형성할 경우, SSL 컷(111)은 최상층의 희생막(120t) 아래의 희생막(120s)을 관통하여 형성될 수 있다.
도 1c를 참조하면, SSL 컷(111)의 양측 내벽들 상에 스페이서들(115)을 형성할 수 있다. 일례로, SSL 컷(111)의 내측면 그리고 캡핑 절연막(170)의 상면을 실질적으로 균일한 두께로 덮는 막을 형성하고, 그 막을 이방성 식각하여 스페이서들(115)을 형성할 수 있다. 스페이서(115)는 절연막들(110)과 식각선택비를 갖는 절연체를 포함할 수 있다. 본 실시예를 이에 한정하는 것이 일례로서, 스페이서(115)는 희생막들(120)의 식각율의 약 10% 내지 200%인 절연체, 가령 질화막, 산화질화막, 산화막, 상온 내지 약 600℃ 공정 온도에서 형성된 저온산화막, 혹은 이들의 조합을 포함할 수 있다. 스페이서들(115)은 도 2b에 도시된 바와 같이 SSL 컷(111)을 따라 Y 방향으로 신장될 수 있다.
SSL 컷(111)을 채우며 캡핑 절연막(170)을 덮는 비희생막(172)을 형성할 수 있다. 비희생막(172)은 희생막들(120)과 식각선택비가 있는 절연체, 본 실시예를 이에 한정하는 것이 아닌 일례로서, 가령 희생막들(120)의 식각율의 10% 이하의 식각율을 가진 절연체로 형성할 수 있다. 예컨대, 비희생막(172)은 고밀도 플라즈마 산화막 및/또는 고온산화막 등으로 형성할 수 있다.
상술된 설명에 따르면, 수직 채널(140)을 형성하고, 그런다음 캡핑 절연막(170)과 SSL 컷(111) 및 비희생막(172)을 차례로 형성할 수 있다. 다른 예로, 캡핑 절연막(170)과 SSL 컷(111) 및 비희생막(172)을 차례로 형성하고, 그런다음 수직 채널(140)을 형성할 수 있다. 상기 후자의 경우, 수직 채널(140)은 캡핑 절연막(170) 및 비희생막(172)을 더 관통할 수 있다.도 1d를 참조하면, 캡핑 절연막(170) 및 비희생막(172)이 더 포함된 몰드 스택(10)을 패터닝하여 컷(107)을 형성할 수 있다. 컷(107)은 도 1j에서 후술한 바와 같이 워드라인(162-165)을 구성하는 게이트들(160)을 형성하기 위해 만들어지는 것일 수 있다. 본 명세서에서 컷(107)은 워드라인(WL) 컷이라고 지칭될 수 있다. 일례로, 건식 식각 공정으로 몰드 스택(10)을 수직 관통하여 기판(101)을 노출시키는 WL 컷(107)을 형성할 수 있다. WL 컷(107)의 형성시 과도 식각(over-etch)에 의해 기판(101)은 리세스될 수 있다. 일례로 복수개의 WL 컷들(103)을 형성할 수 있다. 인접한 2개의 WL 컷들(107) 사이에 복수개(예: 4개)의 수직 채널들(140)이 배치될 수 있다. WL 컷(107)에 의해 절연막들(110)과 희생막들(120)의 측벽들이 노출될 수 있다. WL 컷들(107)은, 도 2c에서처럼, 수직 채널들(140)의 지그재그 배열 방향과 평행한 Y 방향으로 연장된 형태로 형성할 수 있다.
도 1e를 참조하면, 1차 풀백(pull back) 공정으로 희생막들(120)의 일부들을 제거할 수 있다. 상기 1차 풀백 공정은 절연막들(110)에 비해 희생막들(120)을 고선택비로 제거할 수 있는 에천트를 이용한 습식 식각 공정을 채택할 수 있다 일례로, 절연막들(110)이 산화막(예: SiOx)이고 희생막들(120)이 질화막(예: SiNx)인 경우, 인산(H3PO4)을 포함하는 에천트로써 희생막들(120)을 선택적으로 제거할 수 있다. 에천트는 WL 컷들(107)을 통해 제공되어 몰드 스택(10)의 중심부쪽으로 이동될 수 있다. 습식 식각 시간 등의 적절한 조절로써 희생막들(120)을 전부 제거하지 아니하고 몰드 스택(10)의 중심부에 희생막들(120a)을 잔류시킬 수 있다. 1차 풀백 공정에 의해 잔류 희생막들(120a)의 측벽들이 일부 제거되므로써 리세스 영역(109a)이 형성될 수 있다. 리세스 영역(109a)에 의해 잔류 희생막들(120a)에 인접한 수직 채널들(140)의 측벽들이 노출될 수 있다. 이와 같은 부분 풀백 공정에 따르면 WL 컷들(107)에 인접한 희생막들(120)이 제거되어 절연막들(110)과 수직 채널(140)에 의해 한정된 복수개의 제1 스페이스들(108)이 형성될 수 있다. 제1 스페이스(108)는 제1 폭(W1)과 제1 높이(H1)를 가질 수 있다.
도 1f를 참조하면, 절연막들(110)을 선택적으로 제거할 수 있는 케미컬을 이용하여 절연막들(110)을 일부 제거할 수 있다. 예컨대, 도 1g에서 후술한 수직 채널(140)의 트림 공정에 앞서서 불산(HF)을 이용한 전세정 공정을 진행할 수 있다. 이러한 전세정 공정에서 절연막들(110)의 상하면들을 일부 식각할 수 있다. 이에 따라, 제1 스페이스(108)는 수직 확장되어 제1 높이(H1)보다 큰 제2 높이(H2)를 가질 수 있다. 즉, 절연막들(110)이 얇아지게 되어 절연막들(110) 간의 상하 거리(수직 거리)가 커질 수 있다. 제1 스페이스(108)의 제2 높이(H2)는 절연막들(110)의 식각량에 의존할 수 있고, 절연막들(110)의 식각량은 대체로 불산의 제공 시간에 의존할 수 있다. 리세스 영역(109a)에 의해 노출된 절연막들(110)의 일부들도 식각될 수 있다. 이에 따라 리세스 영역(109a)은 상하 폭이 커질 수 있다(H1→H2).
도 1g를 참조하면, 트림 공정으로 수직 채널들(140)을 축소시킬 수 있다. 수직 채널들(140)의 트림 공정은 절연막들(110) 및/또는 잔류 희생막들(120a)에 대해 선택비가 있는 에천트를 이용한 건식 식각 공정을 채택하여 진행할 수 있다. 일례로, 절연막들(110)이 산화막(예: SiOx)이고 수직 채널들(140)이 실리콘인 경우, Cl2 및 SF6 중 적어도 어느 하나를 포함하는 식각 가스를 제공하여 수직 채널들(140)을 식각할 수 있다. 상기 건식 식각 공정에 의해 수직 채널(140) 중에서 제1 스페이스(108)를 통해 노출된 측벽이 제거될 수 있다. 이 경우 수직 채널(140) 중에서 절연막들(110)에 의해 감싸진 측벽들은 식각되지 않을 수 있다. 리세스 영역(109a)을 통해 제공된 에천트에 의해 잔류 희생막들(120a)에 인접한 수직 채널(140)의 측벽이 식각될 수 있다. 본 실시예에 의하면, 수직 채널(140)은 절연막들(110)에 의해 감싸진 부분은 굵고 제1 스페이스들(108) 및 제2 스페이스들(109)에 의해 노출된 부분들은 얇은 기둥 형태로 패터닝될 수 있다. 상기 수직 채널(140)의 축소에 의해 제1 스페이스(108)는 수평 확장되어 제1 폭(W1)보다 큰 제2 폭(W2)을 가질 수 있다. 즉, 인접한 수직 채널들(140)의 노출된 측벽들 사이, 그리고 WL 컷(107)과 이에 인접한 수직 채널(140)의 노출된 측벽 사이의 거리가 커질 수 있다. 이처럼 절연막들(110)에 대한 전세정 공정에 의해 제1 스페이스(108)는 상하 폭(수직 거리)이 커질 수 있고(H1→H2) 수직 채널들(140)에 대한 트림 공정으로 좌우 폭(수평 거리)이 확대될 수 있어(W1→W2), 제1 스페이스(108)의 크기(체적)가 증가될 수 있다.
도 1h를 참조하면, 2차 풀백 공정으로 잔류 희생막들(120a)을 제거할 수 있다. 2차 풀백 공정은 1차 풀백 공정과 동일 또는 유사하게 진행할 수 있다. 이를테면, 고선택비 인산을 포함하는 에천트를 이용한 습식 식각으로 잔류 희생막들(120a)을 제거할 수 있다. 이에 따라, 몰드 스택(10)의 중심부에는 제1 높이(H1)를 갖는 제2 스페이스(109)가 형성될 수 있다. 제2 스페이스(109)는 좌우 양측 가장자리가 제1 높이(H1)보다 큰 상하 폭을 갖는 단면을 가질 수 있다. 본 실시예에 의하면 기판(101) 상에 복수개의 절연막들(110)이 수직 적층되고, 절연막들(110)의 두께는 WL 컷들(107)에 인접한 지점에서는 얇고 몰드 스택(10)의 중심부에선 두꺼울 수 있다. 다르게 표현하면, WL 컷들(107)에 인접하여 형성된 제1 스페이스(108)는 큰 상하 폭(H2)을 가지며 몰드 스택(10)의 중심부에 형성된 제2 스페이스(109)는 작은 상하 폭(H1)을 가질 수 있다. 제2 스페이스(109)의 좌우 폭(W3)은 수직 채널(140)의 트림에 의해 확장될 수 있다. W3은 W2와 동일하거나 혹은 클 수 있다.
잔류 희생막들(120a)의 제거시 스페이서들(115)의 적어도 일부들이 제거될 수 있다. 비희생막(172)은 스페이서들(115) 및/또는 잔류 희생막들(120a)과 식각선택비를 가질 수 있고, 이에 따라 비희생막(172)은 제거되지 않을 수 있다. 비희생막(172)은 최상층의 제2 스페이서(109t)를 가로지르는 기둥 형태로 남을 수 있고, 이에 따라 최상층의 제2 스페이스(109t)는 이격된 2부분으로 분리될 수 있다.
도 1i를 참조하면, 제1 스페이스들(108) 및 제2 스페이스들(109)의 내벽들을 따라 연장된 정보저장막(150)을 형성할 수 있다. 그리고 제1 스페이스들(108) 및 제2 스페이스들(109)에 채워져 수직 채널들(140)을 감싸는 게이트들(160)을 형성할 수 있다. 이로써 기판(101) 상에는 절연막들(110)에 의해 상하 이격되고, 게이트들(160)이 수직 적층된 게이트 스택(20)이 형성될 수 있다. 수직 채널(140)은 게이트들(160)을 수직 관통하여 기판(101)과 접속될 수 있다. 도 2d에서 알 수 있듯이 정보저장막(150)은 수직 채널(140)을 둘러싸는 형태로, 게이트들(160)은 대체로 Y 방향으로 신장된 평판 형태로 형성될 수 있다. 정보저장막(150)은 도 2f에 도시된 바와 같이 수직 채널(140)에 인접한 터널절연막(150a)과, 게이트(160)에 인접한 블록킹절연막(150c)과, 터널절연막(150a)과 블록킹절연막(150c)과의 사이에 개재된 트랩절연막(150b)을 포함할 수 있다. 터널절연막(150a)은 실리콘산화막(예: SiOx)을, 트랩절연막(150b)은 실리콘질화막(예: SiNx)을, 블로킹절연막(150c)은 실리콘산화막(예: SiOx) 및/또는 알루미늄산화막(예: AlOx)을 포함할 수 있다.
게이트들(160)은 폴리실리콘, 금속, 금속질화물, 금속실리사이드, 혹은 이들의 조합과 같은 도전체를 증착하여 형성할 수 있다. 일례로, WF6를 포함하는 증착 가스를 이용하는 공정으로 텅스텐을 증착하여 게이트들(160)을 형성하는 경우를 가정한다. 상기 텅스텐 증착 공정에 있어서 WF6 증착 가스는 WL 컷(107)을 통해 제1 스페이스(108) 및 제2 스페이스(109)로 제공될 수 있다. 이 경우 WL 컷(107)에 인접한 제1 스페이스(108)의 크기가 대체로 작은 경우 WF6 가스의 제공이 원활하지 못할 수 있어 텅스텐이 불완전 증착될 수 있다. 상기 불완전 증착은 게이트들(160) 내부에 보이드를 생성할 수 있다. 제2 스페이스들(109)은 제1 스페이스들(108)에 비해 WL 컷(107)으로부터 더 멀기 때문에 증착 가스의 제공이 더 원활하지 않을 수 있다. 그러므로, 제2 스페이스들(109)에 형성되는 게이트들(160) 내부에 보이드가 생성될 가능성이 더 클 수 있다.
보이드 내부는 텅스텐 증착의 반응생성물, 가령 HF 가스로 채워질 수 있다. HF 가스는 후속 습식 식각 및/또는 열 공정이 진행될 때 주변의 절연막, 예컨대 정보저장막(150)을 용해시키는 불량이 발생할 수 있다. 본 실시예에 의하면, 보이드 발생 가능성이 큰 제2 스페이스(109)는 도 1h에서 설명한 바와 같이 제1 스페이스(108)에 비해 상하 폭이 작고, 증착 가스가 유입되는 입구인 제1 스페이스(108)는 도 1g에서 전술한 바와 같이 확장된 크기(체적)를 가질 수 있다. 그러므로, 증착 가스의 제1 스페이스(108) 및 제2 스페이스(109)로의 원활한 제공이 가능해질 수 있어 게이트들(160) 내부에 보이드가 형성이 현상이 없어지거나 최소화될 수 있다. 게이트들(160) 각각은 텅스텐을 둘러싸는 TiN을 더 포함할 수 있다. 이하에선 게이트들(160)을 적층 순서에 따라 제1 내지 제6 게이트들(161~166)로 구분하기로 한다. 본 실시예에 의하면, 최상층의 제2 스페이서(109t)를 채우는 제6 게이트(166), 즉 스트링 선택라인은 SSL 컷(111)에 의해 2부분으로 분리될 수 있다. 제6 게이트(166)를 비롯한 게이트들(160)을 금속으로 형성할 경우, 본 실시예에 따르면 제6 게이트(166)를 분리하는 공정이 필요없으므로 금속을 식각하여야 하는 공정 부담이 전혀 없을 수 있다.
도 1j를 참조하면, WL 컷(107)을 통해 노출된 기판(101)에 불순물을 주입하여 공통 소오스(102)를 형성할 수 있다. 공통 소오스(102)는 기판(101)과 다른 도전형으로 도핑될 수 있다. 일례로, 기판(101)은 P형 불순물로 도핑되고, 공통 소오스(102)는 N형 불순물로 도핑될 수 있다. 절연체(예: SiOx)를 증착하여 WL 컷(107)을 매립하며 게이트 스택(20)을 인접하는 게이트 스택(미도시)과 분리시키는 소자분리 절연막(175)을 형성할 수 있다. 캡핑 절연막(170) 및 비희생막(172)을 관통하여 수직 채널(140)과 접속되는 플러그(182)와, 플러그(182)와 접속되어 수직 채널(140)과 전기적으로 연결되는 비트라인(180)을 비희생막(172) 상에 하나 혹은 그 이상 형성할 수 있다. 상기 일련의 공정들을 통해 3차원 반도체 메모리 소자(1), 가령 수직 낸드 플래시 메모리 소자를 형성할 수 있다.
수직 채널들(140)과 비트라인들(180)은 도 2e에 도시된 바와 같은 전기적 연결 관계를 가질 수 있다. 가령 X 방향으로 일렬 배열된 수직 채널들(140)은 X 방향으로 신장하는 비트라인(180)에 전기적으로 공통 연결될 수 있다. 도 1j에 도시된 바와 같이, 제1 게이트(161)는 비메모리 선택 게이트로서 하부 선택라인(또는 접지 선택라인)을 구성할 수 있다. 제2 내지 제5 게이트들(162~165)은 메모리 게이트들로서 워드라인들을 구성할 수 있다. 그리고 제6 게이트(166)는 비메모리 선택 게이트로서 SSL 컷(111)에 의해 분리된 상부 선택라인(또는 스트링 선택라인)을 구성할 수 있다.
<실시예 2>
도 3a 내지 3d는 본 발명의 다른 실시예에 따른 반도체 메모리 소자의 제조방법을 도시한 단면도들이다. 이하의 다른 실시예들에 대해선 실시예 1과 상이한 점에 대해 상설하고 동일한 점에 대해선 개설하거나 생략하기로 한다.
도 3a를 참조하면, 도 1a 내지 1e에서 설명한 바와 동일 또는 유사한 공정으로 WL 컷(107)을 통해 제공되는 에천트(예: H3PO4)를 이용한 1차 풀백 공정에 의해 형성된 제1 스페이스들(108) 및 잔류 희생막들(120a)에 의해 상하 이격된 절연막들(110)과, 절연막들(110)을 수직 관통하는 수직 채널들(140)과, 그리고 SSL 컷(111)이 포함된 몰드 스택(10)을 형성할 수 있다. 제1 스페이스(108)는 제1 폭(W1)과 제1 높이(H1)를 가질 수 있다. 잔류 희생막들(120a)과 수직 채널들(140)과의 사이에 리세스 영역이 생기지 않을 수 있다.
도 3b를 참조하면, 전세정 공정으로 절연막들(110)의 상하면을 일부 식각할 수 있다. 2차 풀백 공정으로 스페이서(115)의 적어도 일부와 잔류 희생막들(120a)을 제거하고, 수직 채널(140)에 대한 트림 공정으로 제1 스페이스(108)의 좌우 폭을 넓힐 수 있다(W1→W2). 잔류 희생막(120a)이 제거된 자리에 제1 높이(H1)를 갖는 제2 스페이스(109)가 형성될 수 있다. 본 실시예에 의하면, 제1 스페이스(108)는 상기 전세정 공정과 트림 공정에 의해 상하 폭이 커지고(H1→H2), 아울러 좌우 폭이 커질 수 있다(W1→W2). WL 컷(107)에 인접한 수직 채널(140)은 절연막들(110)에 의해 감싸진 부분은 굵고 제1 스페이스들(108)에 의해 노출된 부분들은 얇은 기둥 형태를 가질 수 있다. 몰드 스택(10)의 중심부에 형성된 수직 채널(140)은 제1 스페이스들(108)을 바라보는 쪽은 요철 형태이고 제2 스페이스들(109)을 바라보는 쪽은 플랫 형태인 기둥 형상을 가질 수 있다.
도 3c를 참조하면, 제1 및 제2 스페이스들(108,109)의 내벽들을 따라 연장된 정보저장막(150)을 형성할 수 있다. 그리고 제1 스페이스들(108) 및 제2 스페이스들(109)을 채우는 게이트들(160)을 형성하여 게이트 스택(20)을 형성할 수 있다. 제1 스페이스(108)와 제2 스페이스(109)의 상하 폭의 차이 그리고 상하 및 좌우 폭들이 확장된 제1 스페이스(108)는, 증착 가스의 원활한 제공을 구현할 수 있으며 게이트들(160) 내부에 보이드가 형성되는 것을 방지할 수 있다. 제2 스페이스들(109)에 채워진 게이트들(160)은 제1 스페이스들(108)에 채워진 게이트들(160)에 비해 작은 두께를 가질 수 있다. 제6 게이트(166)는 SSL 컷(111)에 의해 2부분으로 분리될 수 있다.
도 3d를 참조하면, WL 컷(107)을 매립하는 소자분리 절연막(175)을 형성할 수 있다. 소자분리 절연막(175)을 형성하기 이전에 WL 컷(107)을 통해 노출된 기판(101)에 불순물을 주입하여 기판(101)과 반대되는 도전형으로 도핑된 공통 소오스(102)를 형성할 수 있다. 그리고 캡핑 절연막(170) 및 비희생막(172)을 관통하여 형성된 플러그(182)를 통해 수직 채널(140)과 전기적으로 연결되는 비트라인(180)을 형성하므로써, 반도체 메모리 소자(2)를 형성할 수 있다.
<실시예 3>
도 4a 내지 4d는 본 발명의 또 다른 실시예에 따른 반도체 메모리 소자의 제조방법을 도시한 단면도들이다.
도 4a를 참조하면, 도 1a 내지 1e에서 설명한 바와 동일 또는 유사한 공정으로 WL 컷(107)을 통해 제공되는 고선택비 인산을 이용한 1차 풀백 공정에 의해 형성된 제1 스페이스들(108) 및 잔류 희생막들(120a)에 의해 상하 이격된 절연막들(110)과, 절연막들(110)을 수직 관통하는 수직 채널들(140)과, 그리고 SSL 컷(111)이 포함된 몰드 스택(10)을 형성할 수 있다. 제1 스페이스(108)는 제1 폭(W1)과 제1 높이(H1)를 가질 수 있다. 1차 풀백 공정에 의해 잔류 희생막들(120a)의 측벽들이 일부 제거되므로써 리세스 영역(109a)이 형성될 수 있다. 리세스 영역(109a)에 의해 잔류 희생막들(120a)에 인접한 수직 채널들(140)의 측벽들이 노출될 수 있다. 이와 다르게, 잔류 희생막들(120a)의 측벽들이 식각되지 않을 수 있어 리세스 영역(109a)이 형성되지 않을 수 있다.
도 4b를 참조하면, 전세정 공정으로 절연막들(110)의 상하면들을 일부 식각하여 제1 스페이스(108)의 상하 폭을 확장할 수 있다(H1→H2). 2차 풀백 공정으로 스페이서(115)의 적어도 일부와 잔류 희생막들(120a)을 제거하여, 제1 높이(H1)를 가지는 제2 스페이스(109)를 형성할 수 있다. 제2 스페이스(109)는 좌우 양측 가장자리가 제1 높이(H1)보다 큰 상하 폭을 갖는 단면을 가질 수 있다. 본 실시예에 의하면, 수직 채널(140)의 트림 공정이 생략될 수 있다. 수직 채널(140)은 플랫한 측벽을 갖는 기둥 형상을 가질 수 있다.
도 4c를 참조하면, 제1 및 제2 스페이스들(108,109) 의 내벽들을 따라 연장된 정보저장막(150)을 형성할 수 있다. 그리고 제1 스페이스들(108) 및 제2 스페이스들(109)을 채우는 게이트들(160)을 형성하여 게이트 스택(20)을 형성할 수 있다. 상하 폭이 넓어진 제1 스페이스(108) 그리고 제1 스페이스(108)와 제2 스페이스(109)의 상하 폭의 차이에 의해 증착 가스의 원활한 제공이 가능해지고 게이트들(160) 내부에 보이드가 형성되는 것이 방지될 수 있다. 제2 스페이스들(109)에 채워진 게이트들(160)은 제1 스페이스들(108)에 채워진 게이트들(160)에 비해 작은 두께를 가질 수 있다. 제6 게이트(166)는 SSL 컷(111)에 의해 분리된 형태로 형성될 수 있다.
도 4d를 참조하면, 공통 소오스(102), 소자분리 절연막(175), 플러그(182) 및 비트라인(180)을 형성하므로써, 반도체 메모리 소자(3)를 형성할 수 있다.
<실시예 4>
도 5a 내지 5d는 본 발명의 변형 실시예에 따른 반도체 메모리 소자의 제조방법을 도시한 단면도들이다. 도 5e는 도 5c의 평면도이다. 도 5c는 도 5e의 A-A선의 단면도이다.
도 5a를 참조하면, 도 1a 내지 1e에서 설명한 바와 동일 또는 유사한 공정으로 WL 컷(107)을 통해 제공되는 고선택비 인산을 이용한 1차 풀백 공정에 의해 형성된 제1 스페이스들(108) 및 잔류 희생막들(120a)에 의해 상하 이격된 절연막들(110)과, 절연막들(110)을 수직 관통하는 수직 채널들(140)과, 그리고 SSL 컷(111)이 포함된 몰드 스택(10)을 형성할 수 있다. 제1 스페이스(108)는 제1 폭(W1)과 제1 높이(H1)를 가질 수 있다. 1차 풀백 공정에 의해 잔류 희생막들(120a)의 측벽들이 일부 제거되므로써 수직 채널들(140)의 측벽들이 노출시키는 리세스 영역(109a)이 형성될 수 있다. 이와 다르게, 리세스 영역(109a)은 형성되지 않을 수 있다.
도 5b를 참조하면, 수직 채널(140)에 대한 트림 공정으로 제1 스페이스(108)의 좌우 폭을 넓힐 수 있다(W1→W2). 상기 트림 공정에서 식각 가스가 제1 스페이스(108) 및 리세스 영역(109a)을 통해서 수직 채널(140)로 제공되므로써 수직 채널(140)의 측벽이 식각될 수 있다. 따라서, 수직 채널(140)은 절연막들(110)에 의해 감싸진 부분은 굵고 제1 및 제2 스페이스들(108,109)에 의해 노출된 부분들은 얇은 기둥 형태를 가질 수 있다. 이어서 2차 풀백 공정으로 스페이서(115)의 적어도 일부와 잔류 희생막들(120a)을 제거하여, 제1 높이(H1)를 갖는 제2 스페이스(109)를 형성할 수 있다. 본 실시예에 의하면 전세정 공정을 이용한 절연막들(110)의 식각 공정이 생략될 수 있다.
도 5c를 참조하면, 제1 및 제2 스페이스들(108,109)의 내벽들을 따라 연장된 정보저장막(150)을 형성할 수 있다. 그리고 제1 스페이스들(108) 및 제2 스페이스들(109)을 채우며, SSL 컷(111)에 의해 분리된 제6 게이트(166)를 포함하는 게이트들(160)을 형성하여 게이트 스택(20)을 형성할 수 있다. 본 실시예에 의하면, 수직 채널(140)이 축소되므로써 도 5b에서 전술한 바와 같이 제1 스페이스(108)의 좌우 폭이 커지고(W1→W2), 이는 도 5e에서 알 수 있듯이 증착 가스가 제공되는 경로 폭들(P1,P2)이 더 확대된다는 것을 의미할 수 있다. 이처럼 좌우 폭이 커진 제1 스페이스(108)에 의해 증착 가스의 원활한 제공이 가능해지고 게이트들(160) 내부에 보이드가 형성되는 것이 방지될 수 있다.
도 5d를 참조하면, 공통 소오스(102), 소자분리 절연막(175), 플러그(182) 및 비트라인(180)을 형성하므로써, 반도체 메모리 소자(4)를 형성할 수 있다.
<실시예 5>
도 6a 내지 6e는 본 발명의 다른 변형 실시예에 따른 반도체 메모리 소자의 제조방법을 도시한 단면도들이다.
도 6a를 참조하면, 기판(101) 상에 절연막들(110)과 희생막들(120)을 교대로 적층하여 몰드 스택(10)을 형성할 수 있다. 몰드 스택(10)을 관통하여 기판(101)을 노출시키는 수직 채널홀(103)을 형성하고, 수직 채널홀(103)을 채우며 상단에 드레인(104)이 포함되는 수직 채널(140)을 형성할 수 있다. 캡핑 절연막(170)의 증착과 몰드 스택(10)의 패터닝으로 SSL 컷(111)을 형성하고, SSL 컷(111)의 양측 내벽들을 덮는 스페이서들(115)을 형성할 수 있다. SSL 컷(111)을 매립하며, 캡핑 절연막(170)을 덮는 비희생막(172)을 형성할 수 있다. 그리고 WL 컷(107)을 형성하고, WL 컷(107)을 통해 제공되는 에천트를 이용한 1차 풀백 공정으로 희생막들(120)을 선택적으로 제거할 수 있다. 희생막들(120)을 식각할 때 절연막들(110)을 저선택비로 식각할 수 있다. 가령 인산에 혼합되는 불화수소의 농도 변화를 통해 절연막들(110)을 저선택비로 식각할 수 있다. 본 실시예에 따르면 절연막들(110)은 대체로 모서리 부분들부터 식각될 수 있다.
도 6b를 참조하면, 상기 저선택비 인산을 이용한 1차 풀백 공정으로 희생막들(120)을 제거하여 제1 스페이스(108)를 형성할 수 있다. 희생막들(120)의 선택적 제거로써 몰드 스택(10)의 중심부에 희생막들(120a)을 잔류시킬 수 있다. 1차 풀백 공정에 의해 잔류 희생막들(120a)의 측벽들이 일부 제거되므로써 리세스 영역(109a)이 형성될 수 있다. 본 실시예에 의하면 제1 스페이스(108)는 제1 폭(W1)과 변동 높이(H4)를 가질 수 있다. 예컨대, 변동 높이(H4)는 몰드 스택(10)의 중심부에서 가장자리로 갈수록 커질 수 있다. 즉, 절연막들(110)은 몰드 스택(10)의 중심부에선 두껍고 가장자리로 갈수록 얇아지는 단면을 가질 수 있다.
도 6c를 참조하면, 수직 채널(140)에 대한 트림 공정으로 제1 스페이스(108)의 제1 폭(W1)을 제2 폭(W2)으로 확장시킬 수 있다. 그리고 스페이서(115)의 적어도 일부와 잔류 희생막들(120a)을 제거하여 제1 높이(H1)을 가지는 제2 스페이스(109)를 형성할 수 있다. 본 실시예에 의하면, 제1 스페이스(108)는 상기 전세정 공정과 트림 공정에 의해 좌우 폭이 확장될 수 있고(W1→W2), 상하 폭(H4)이 몰드 스택(10)의 가장자리로 갈수록 커질 수 있다.
도 6d를 참조하면, 제1 및 제2 스페이스들(108,109) 의 내벽들을 따라 연장된 정보저장막(150)을 형성할 수 있다. 그리고 제1 스페이스들(108) 및 제2 스페이스들(109)을 채우는 게이트들(160)을 형성하여 게이트 스택(20)을 형성할 수 있다. 좌우 폭이 넓어지고 상하 폭이 점점 넓어지는 제1 스페이스(108) 그리고 제1 스페이스(108)와 제2 스페이스(109)의 상하 폭의 차이에 의해 증착 가스의 원활한 제공이 가능해지고 게이트들(160) 내부에 보이드가 형성되는 것이 방지될 수 있다. 제2 스페이스들(109)에 채워진 게이트들(160)은 제1 스페이스들(108)에 채워진 게이트들(160)에 비해 작은 두께를 가질 수 있다. 제6 게이트(166)는 SSL 컷(111)에 의해 분리된 형태로 형성될 수 있다.
도 6e를 참조하면, 공통 소오스(102), 소자분리 절연막(175), 플러그(182) 및 비트라인(180)을 형성하므로써, 반도체 메모리 소자(5)를 형성할 수 있다.
<실시예 6>
도 7a 내지 7e는 본 발명의 또 다른 변형 실시예에 따른 반도체 메모리 소자의 제조방법을 도시한 단면도들이다.
도 7a를 참조하면, 기판(101) 상에 절연막들(110)과 희생막들(120)을 교대로 적층하여 몰드 스택(10)을 형성할 수 있다. 몰드 스택(10)을 관통하여 기판(101)을 노출시키는 수직 채널홀(103)을 형성하고, 수직 채널홀(103)을 채우는 수직 채널(140)을 형성할 수 있다. 수직 채널(140)의 상단에 불순물을 주입하여 드레인(104)을 형성할 수 있다. 수직 채널(140)을 형성하기 이전에, 수직 채널홀(103)의 내측벽을 따라 수직 연장된 정보저장막(150)을 형성할 수 있다. 정보저장막(150)은 수직 채널홀(140)을 감싸는 형태로 형성될 수 있다. 최상층의 절연막(110t) 상에 캡핑 절연막(170)을 형성하고, 캡핑 절연막(170)과 최상층의 절연막(110t)과 최상층의 희생막(120t)을 식각하여 SSL 컷(111)을 형성할 수 있다. SSL 컷(111)의 양측 측벽들 상에 스페이서들(115)을 형성하고, SSL 컷(111)을 매립하여 캡핑 절연막(170)을 덮는 비희생막(172)을 형성할 수 있다.
도 7b를 참조하면, WL 컷(107)을 형성하고, WL 컷(107)을 통해 제공되는 에천트를 이용한 1차 풀백 공정으로 희생막들(120)을 선택적으로 제거하여 제1 스페이스(108)를 형성하고, 몰드 스택(10)의 중심부에 희생막들(120a)을 잔류시킬 수 있다. 제1 스페이스(108)는 제1 폭(W1)과 제1 높이(H1)를 가질 수 있다. 1차 풀백 공정에 의해 잔류 희생막들(120a)의 측벽들이 일부 제거되므로써 정보저장막(150)을 노출시키는 리세스 영역(109a)이 형성될 수 있다.
도 7c를 참조하면, 전세정 공정으로 절연막들(110)의 상하면들을 일부 식각하여 제1 스페이스(108)의 상하 폭을 확장할 수 있다(H1→H2). 2차 풀백 공정으로 스페이서(115)의 적어도 일부와 잔류 희생막들(120a)을 제거하여, 제1 높이(H1)를 가지는 제2 스페이스(109)를 형성할 수 있다. 제2 스페이스(109)는 좌우 양측 가장자리가 제1 높이(H1)보다 큰 상하 폭을 갖는 단면을 가질 수 있다.
도 7d를 참조하면, 제1 및 제2 스페이스들(108,109)을 채우는 게이트들(160)을 형성하여 게이트 스택(20)을 형성할 수 있다. 좌우 및 상하 폭들이 넓어진 제1 스페이스(108) 그리고 제1 스페이스(108)와 제2 스페이스(109)의 상하 폭의 차이에 의해 증착 가스의 원활한 제공이 가능해지고 게이트들(160) 내부에 보이드가 형성되는 것이 방지될 수 있다. 제2 스페이스들(109)에 채워진 게이트들(160)은 제1 스페이스들(108)에 채워진 게이트들(160)에 비해 작은 두께를 가질 수 있다. 제6 게이트(166)는 SSL 컷(111)에 의해 분리된 형태로 형성될 수 있다.
도 7e를 참조하면, 공통 소오스(102), 소자분리 절연막(175), 플러그(182) 및 비트라인(180)을 형성하므로써, 반도체 메모리 소자(6)를 형성할 수 있다.
<실시예 7>
도 8a 내지 8c는 본 발명의 변경 실시예에 따른 반도체 메모리 소자의 제조방법을 도시한 단면도들이다.
도 8a를 참조하면, 도 7a 내지 7c에서 설명한 바와 동일 또는 유사한 공정으로 제1 폭(W1)과 제2 높이(H2)를 갖는 제1 스페이스(108)와 제1 높이(H1)를 갖는 제2 스페이스(109)를 포함하는 몰드 스택(10)을 형성할 수 있다. 수직 채널(140)은 절연막들(110)을 관통하며, 제1 정보저장막(151)이 수직 채널(140)의 측벽을 둘러쌀 수 있다.
도 8b를 참조하면, 제1 및 제2 스페이스들(108,109)의 내벽들을 따라 연장된 제2 정보저장막(152)을 형성할 수 있다. 그리고 제1 스페이스들(108) 및 제2 스페이스들(109)을 채우며 SSL 컷(111)에 의해 분리된 제6 게이트(166)를 포함하는 게이트들(160)을 형성하여 게이트 스택(20)을 형성할 수 있다. 게이트들(160)을 형성하는데 있어서 좌우 및 상하 폭들이 넓어진 제1 스페이스(108) 그리고 제1 스페이스(108)와 제2 스페이스(109)의 상하 폭의 차이에 의해 증착 가스의 원활한 공급과 보이드 형성 방지가 구현될 수 있다. 제1 정보저장막(151)과 제2 정보저장막(152)이 정보저장막(150)을 구성할 수 있다. 제1 정보저장막(151)은 터널절연막을 제2 정보저장막(152)은 블록킹절연막을 포함할 수 있다. 제1 정보저장막(151)과 제2 정보저장막(152) 중 어느 하나가 트랩절연막을 포함할 수 있다.
도 8c를 참조하면, 공통 소오스(102), 소자분리 절연막(175), 플러그(182) 및 비트라인(180)을 형성하므로써, 반도체 메모리 소자(7)를 형성할 수 있다.
<실시예 8>
도 9a 내지 9e는 본 발명의 다른 변경 실시예에 따른 반도체 메모리 소자의 제조방법을 도시한 단면도들이다.
도 9a를 참조하면, 기판(101) 상에 절연막들(110)과 희생막들(120)을 교대로 적층하여 몰드 스택(10)을 형성할 수 있다. 몰드 스택(10)을 관통하여 기판(101)을 노출시키는 수직 채널홀(103)을 형성하고, 수직 채널홀(103)을 채우는 수직 채널(140)을 형성할 수 있다. 수직 채널(140)은 수직 채널홀(103)의 내측벽에 수직한 반도체막(140a)을 증착하고, 반도체막(140a)에 의해 둘러싸인 절연성 충전막(140b)을 증착하여 마카로니 구조로 형성할 수 있다. 반도체막(140a)은 화학기상증착 혹은 원자층증착공정으로 가령 다결정 혹은 단결정 실리콘을 증착하여 형성할 수 있다. 충전막(191)은 실리콘산화막이나 실리콘질화막을 증착하여 형성할 수 있다. 수직 채널(140)의 상단에 캡핑 반도체막(106)을 형성할 수 있다. 캡핑 반도체막(106)은 불순물로 도핑되어 드레인 역할을 할 수 있다.
최상층의 절연막(110t) 상에 캡핑 절연막(170)을 형성하고, 캡핑 절연막(170)과 최상층의 절연막(110t)과 최상층의 희생막(120t)을 식각하여 SSL 컷(111)을 형성할 수 있다. SSL 컷(111)의 양측 측벽들 상에 스페이서들(115)을 형성하고, SSL 컷(111)을 매립하여 캡핑 절연막(170)을 덮는 비희생막(172)을 형성할 수 있다.
도 9b를 참조하면, WL 컷(107)을 형성하고, WL 컷(107)을 통해 제공되는 에천트를 이용한 1차 풀백 공정으로 희생막들(120)을 선택적으로 제거하여 제1 폭(W1)과 제1 높이(H1)를 가지는 제1 스페이스(108)를 형성하고, 몰드 스택(10)의 중심부에 희생막들(120a)을 잔류시킬 수 있다. 1차 풀백 공정에 의해 잔류 희생막들(120a)의 측벽들이 일부 제거되므로써 수직 채널(140)의 반도체막(140a)을 노출시키는 리세스 영역(109a)이 형성될 수 있다.
도 9c를 참조하면, 전세정 공정으로 절연막들(110)의 상하면을 일부 식각하여 제1 스페이스(108)의 상하 폭을 넓힐 수 있다(H1→H2). 2차 풀백 공정으로 스페이서(115)의 적어도 일부와 잔류 희생막들(120a)을 제거하여 제1 높이(H1)를 갖는 제2 스페이스(109)가 형성할 수 있다. 수직 채널(140)의 반도체막(140a)에 대한 트림 공정으로 제1 스페이스(108)의 좌우 폭을 넓힐 수 있다(W1→W2). 수직 채널(140)은 반도체막(140a)이 트리밍되므로써 절연막들(110)에 의해 감싸진 부분은 굵고 제1 및 제2 스페이스들(108,109)에 의해 노출된 부분들은 얇은 기둥 형태로 패터닝될 수 있다.
도 9d를 참조하면, 제1 및 제2 스페이스들(108,109)의 내벽들을 따라 연장된 정보저장막(150)을 형성할 수 있다. 그리고 제1 스페이스들(108) 및 제2 스페이스들(109)을 채우며 SSL 컷(111)에 의해 분리되는 제6 게이트(166)를 포함하는 게이트들(160)을 형성하여 게이트 스택(20)을 형성할 수 있다. 게이트들(160)을 형성하는 데 있어서 좌우 및 상하 폭들이 넓어진 제1 스페이스(108) 그리고 제1 스페이스(108)와 제2 스페이스(109)의 상하 폭의 차이에 의해 증착 가스의 원활한 공급과 보이드 형성 방지가 구현될 수 있다.
도 9e를 참조하면, 공통 소오스(102), 소자분리 절연막(175), 플러그(182)를 형성할 수 있다. 그리고 플러그(182)를 통해 캡핑 반도체막(106)과 접속되므로써 수직 채널(140)과 전기적으로 연결되는 비트라인(180)을 형성하여, 반도체 메모리 소자(8)를 형성할 수 있다.
<실시예 9>
도 10a 내지 10e는 본 발명의 또 다른 변경 실시예에 따른 반도체 메모리 소자의 제조방법을 도시한 단면도들이다.
도 10a를 참조하면, 기판(101) 상에 복수개의 절연막들(110)과 복수개의 희생막들(120)을 교대로 반복 적층하여 몰드 스택(10)을 형성할 수 있다. 몰드 스택(10)의 일부를 식각하여, 가령 최상층의 절연막(110t)과 최상층의 희생막(120t)을 관통하는 SSL 컷(111)을 형성할 수 있다. SSL 컷(111)의 양측 내벽들을 덮는 스페이서들(115)를 형성하고, SSL 컷(111)을 매립하며 최상층의 절연막(110t)을 덮는 비희생막(172)을 형성할 수 있다.
비희생막(172)이 더 포함된 몰드 스택(10)을 패터닝하여 몰드 스택(10)을 관통하여 기판(101)을 노출시키는 수직 채널홀(103)을 형성할 수 있다. 수직 채널홀(103)을 전도체로 채워 수직 채널(140)을 형성할 수 있다. 수직 채널(140)의 상단에 불순물을 주입하여 드레인(104)을 형성할 수 있다. 다른 예로, 수직 채널(140)은 도 9a에 도시된 바와 같이 마카로니 구조로 형성할 수 있다.
도 10b를 참조하면, 몰드 스택(10)을 패터닝하여 기판(101)을 노출시키는 WL 컷(107)을 형성할 수 있다. WL 컷(107)을 형성하기 이전에 제2 갭핑 절연막(172) 상에 캡핑 절연막(170)을 더 형성할 수 있다. 상술된 설명에 따르면, SSL 컷(111)과 비희생막(172)을 형성하고, 그런다음 수직 채널(140)과 캡핑 절연막(170)을 형성할 수 있다. 다른 예로, 수직 채널(140)을 형성하고, 그런다음 SSL 컷(111)과 비희생막(172) 및 캡핑 절연막(170)을 형성할 수 있다. 상기 후자의 경우, 수직 채널(140)은 비희생막(172)을 관통하지 아니하며, 비희생막(172)으로 덮일 수 있다.
도 10c를 참조하면, WL 컷(107)을 통해 제공되는 에천트를 이용하는 1차 풀백 공정으로 희생막들(120)을 선택적으로 제거하여, 제1 폭(W1)과 제1 높이(H1)를 가지는 제1 스페이스(108)를 형성할 수 있다. 수직 채널(140)과 잔류 희생막들(120a) 사이에 리세스 영역들(109a)이 형성될 수 있다. 다른 예로, 도 3a에 도시된 바와 같이 리세스 영역들(109a)은 형성되지 않을 수 있다.
도 10d를 참조하면, 전세정 공정으로 절연막들(110)의 상하면을 일부 식각하여 제1 스페이스(108)의 상하 폭을 확대하고(H1→H2), 트림 공정으로 수직 채널(140)의 측벽을 식각하여 제1 스페이스(108)의 좌우 폭을 확대할 수 있다(W1→W2). 그런다음, 2차 풀백 공정으로 스페이서(115)의 적어도 일부와 잔류 희생막들(120a)을 제거하여 제1 높이(H1)를 갖는 제2 스페이스들(109)을 형성할 수 있다. 다른 예로, 도 4b에 도시된 바와 같이 트림 공정을 생략하거나 혹은 도 5b에서처럼 전세정 공정을 생략하여, 제1 스페이스(108)의 높이와 폭 중 어느 하나를 확대할 수 있다. 또 다른 예로, 도 6c와 같이 변동되는 높이와 확장된 좌우 폭을 갖는 제1 스페이스(108)를 형성할 수 있다.
도 10e를 참조하면, 제1 및 제2 스페이스들(108,109)의 내벽들을 따라 연장된 정보저장막(150)을 형성할 수 있다. 그리고 제1 스페이스들(108) 및 제2 스페이스들(109)을 채우며 SSL 컷(111)에 의해 분리된 제6 게이트(166)를 포함하는 게이트들(160)을 형성하여 게이트 스택(20)을 형성할 수 있다. 다른 예로, 정보저장막(150)은 도 7e에 도시된 것처럼 수직 채널(140)의 측벽을 둘러싸는 형태, 혹은 도 8c에서처럼 수직 채널(140)의 측벽을 둘러싸는 부분과 스페이스들(108,109)의 내벽들을 따라 연장된 부분으로 분리되어 형성될 수 있다. 그런다음, 공통 소오스(102), 소자분리 절연막(175), 플러그(182) 및 비트라인(180)을 형성하므로써, 반도체 메모리 소자(9)를 형성할 수 있다.
<실시예 10>
도 11a 내지 11e는 본 발명의 또 다른 변경 실시예에 따른 반도체 메모리 소자의 제조방법을 도시한 단면도들이다.
도 11a를 참조하면, 기판(101) 상에 절연막들(110)과 희생막들(120)을 교대로 적층하여 몰드 스택(10)을 형성할 수 있다. 몰드 스택(10)을 관통하여 기판(101)을 노출시키는 수직 채널홀(103)을 형성하고, 수직 채널홀(103)을 채우는 수직 채널(140)을 형성할 수 있다. 그런다음, 몰드 스택(10)을 패터닝하여 WL 컷(107)을 형성할 수 있다.
도 11b를 참조하면, 1차 풀백 공정으로 희생막들(120)을 선택적으로 제거할 수 있다. 이에 따라, 몰드 스택(10)의 중심부에는 리세스 영역들(109a)에 의해 수직 채널들(140)과는 이격된 잔류 희생막들(120a)이 형성되고, 희생막들(120)이 제거된 자리에는 제1 폭(W1)과 제1 높이(H1)를 가지는 제1 스페이스(108)가 형성될 수 있다.
도 11c를 참조하면, 전세정 공정과 트림 공정으로 확대된 좌우 폭(H2)과 확대된 높이(H2)를 가지도록 제1 스페이스(108)의 크기를 확대할 수 있다. 그런다음, 2차 풀백 공정으로 스페이서(115)의 적어도 일부와 잔류 희생막들(120a)을 제거하여 제1 높이(H1)를 갖는 제2 스페이스들(109)을 형성할 수 있다.
도 11d를 참조하면, 제1 스페이스들(108) 및 제2 스페이스들(109)의 내벽들을 따라 연장된 정보저장막(150)과, 제1 스페이스들(108) 및 제2 스페이스들(109)에 채워져 수직 채널들(140)을 감싸는 게이트들(160)을 포함하는 게이트 스택(20)을 형성할 수 있다. 제2 스페이스들(109)에 채워진 게이트들(160)은 제1 스페이스들(108)에 채워진 게이트들(160)에 비해 작은 두께를 가질 수 있다.
도 11e를 참조하면, 제2 스페이스(109)에 채워진 제6 게이트(166)를 분리하는 SSL 컷(111)을 형성할 수 있다. 본 실시예에 의하면, 제2 스페이스(109)는 도 11c에서 설명한 바와 같이 제1 스페이스(108)에 비해 작은 상하 폭을 가지므로 제6 게이트(166) 중 제2 스페이스(109)에 채워진 부분이 제1 스페이스(108)에 채워진 부분보다 작은 두께(상하 폭)를 가질 수 있다. 그러므로, SSL 컷(111)의 형성을 위한 식각 공정의 부담이 덜어질 수 있다. 절연막들(110) 중에서 상하 인접한 제2 스페이스들(109) 사이의 부분이 제1 스페이스들(108) 사이의 부분에 비해 더 두꺼울 수 있다. 그러므로, SSL 컷(111)의 형성 공정에서의 식각 마진을 크게 할 수 있다.
이어서, WL 컷(107)과 SSL 컷(111)을 매립하여 게이트 스택(20)을 덮는 층간절연막(176)을 형성할 수 있다. 층간절연막(176)을 형성하기 이전에, WL 컷(107)을 통해 노출된 기판(101)에 불순물을 주입하여 공통 소오스(102)를 형성할 수 있고, 수직 채널(140)의 상단에 불순물을 주입하여 공통 소오스(102)와 동일한 도전형으로 도핑된 드레인(104)을 형성할 수 있다. 층간절연막(176)을 관통하는 플러그(182)를 형성하고, 플러그(182)를 통해 수직 채널(140)과 전기적으로 연결되는 비트라인(180)을 층간절연막(176) 상에 형성할 수 있다. 상기 일련의 공정들을 통해 반도체 메모리 소자(10)를 형성할 수 있다. 본 명세서에 개시된 모든 실시예들 중 적어도 어느 하나는 반도체 메모리 소자(10)를 제조하는데 적용될 수 있다.
<응용예>
도 12a는 본 발명의 실시예에 따른 반도체 메모리 소자를 구비한 메모리 카드를 도시한 블록도이다. 도 12b는 본 발명의 실시예에 따른 반도체 메모리 소자를 응용한 정보 처리 시스템을 도시한 블록도이다.
도 12a를 참조하면, 상술한 본 발명의 실시예들에 따른 반도체 메모리 소자들(1~10) 중 적어도 어느 하나를 포함하는 메모리(1210)는 메모리 카드(1200)에 응용될 수 있다. 일례로, 메모리 카드(1200)는 호스트와 메모리(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다. 에스램(1221)은 중앙처리장치(1222)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(1224)는 메모리(1210)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(1225)는 메모리(1210)와 인터페이싱할 수 있다. 중앙처리장치(1222)는 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행할 수 있다.
도 12b를 참조하면, 정보 처리 시스템(1300)은 본 발명의 실시예들에 따른 반도체 메모리 소자들(1~10) 중 적어도 어느 하나를 구비한 메모리 시스템(1310)을 포함할 수 있다. 정보 처리 시스템(1300)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 일례로, 정보 처리 시스템(1300)은 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저인터페이스(1350)를 포함할 수 있다. 메모리 시스템(1310)은 메모리(1311)와 메모리 컨트롤러(1312)를 포함하며, 도 12a의 메모리 카드(1200)와 실질적으로 동일하게 구성될 수 있다. 이러한 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 정보 처리 시스템(1300)은 메모리 카드, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다. 일례로, 메모리 시스템(1310)은 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 메모리 시스템(1310)에 안정적으로 그리고 신뢰성있게 저장할 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (10)

  1. 기판 상에 절연막들과 희생막들이 교대로 적층된, 그리고 상기 기판으로부터 기립된 수직 채널들을 포함하는 몰드 스택을 형성하고;상기 희생막들을 부분적으로 제거하여, 상기 몰드 스택의 중심부에 잔류 희생막들을 형성하고 그리고 상기 몰드 스택의 가장자리에 제1 스페이스들을 형성하고;
    상기 제1 스페이스들의 크기를 확장하고;
    상기 잔류 희생막들을 제거하여 상기 몰드 스택의 중심부에 제2 스페이스들을 형성하고;
    상기 제1 및 제2 스페이스들을 채우는 게이트들을 형성하고; 그리고
    상기 게이트들과 상기 수직 채널들 사이에 정보저장막들을 형성하는 것을;
    포함하는 반도체 메모리 소자의 제조방법.
  2. 제1항에 있어서,
    상기 제1 스페이스의 크기를 확장하는 것은:
    상기 제1 스페이스의 좌우 폭 및 상하 폭 중 적어도 어느 하나를 확장하는 것을 포함하는 반도체 메모리 소자의 제조방법.
  3. 제2항에 있어서,
    상기 제1 스페이스의 상하 폭을 확장하는 것은:
    상기 제1 스페이스들에 의해 노출된 상기 절연막들의 상하면들을 식각하여 상기 절연막들의 상하 이격 거리를 확장하는 것을 포함하는 반도체 메모리 소자의 제조방법.
  4. 제2항에 있어서,
    상기 제1 스페이스의 좌우 폭을 확장하는 것은:
    상기 수직 채널들의 측벽들을 식각하여 상기 수직 채널들의 측벽들 간의 좌우 이격 거리를 확장하는 것을 포함하는 반도체 메모리 소자의 제조방법.
  5. 제1항에 있어서,
    상기 제1 스페이스를 형성하는 것은:
    상기 잔류 희생막들의 측벽들을 제거하여 상기 잔류 희생막들에 인접한 수직 채널들을 노출시키는 리세스 영역들을 형성하는 것을 포함하는 반도체 메모리 소자의 제조방법.
  6. 기판 상에 배치된 상하 이격된 절연막들;
    상기 절연막들을 수직 관통하여 상기 기판과 전기적으로 연결된 수직 채널들;
    상기 절연막들 사이에 채워져 상기 수직 채널들을 감싸는 게이트들; 그리고
    상기 게이트들과 상기 수직 채널들 사이에 개재된 정보저장막들을 포함하고,
    상기 게이트들은 상기 절연막들의 측벽들로부터 멀리 떨어진 제 2 위치에서 보다 상기 절연막들의 상기 측벽들 근처의 제 1 위치에서 더 큰 두께를 갖되,
    상기 절연막들은 상기 제 2 위치에서보다 상기 제 1 위치에서 더 얇은 반도체 메모리 소자.
  7. 삭제
  8. 제6항에 있어서,
    상기 절연막들의 두께들은 상기 절연막들의 상기 측벽들로부터 멀어질수록 감소하는 반도체 메모리 소자.
  9. 제6항에 있어서,
    상기 게이트들로 둘러싸인 상기 수직 채널부들의 일부분들은 상기 절연막들에 의해 둘러싸인 반도체 메모리 소자.
  10. 제6항에 있어서,
    상기 절연막들의 상기 측벽들에 인접하는 소자 분리 절연막을 더 포함하는 반도체 메모리 소자.
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