KR20150067879A - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

본 기술에 따른 반도체 장치는 교대로 적층된 제1 층간 절연막들 및 제1 도전 패턴들; 상기 제1 층간 절연막들 및 상기 제1 도전 패턴들 상에 형성된 제2 층간 절연막; 상기 제2 층간 절연막, 상기 제1 층간 절연막들 및 상기 제1 도전 패턴들을 관통하여 상기 제1 층간 절연막들 및 상기 제1 도전 패턴들을 적층물들로 분리하는 슬릿을 포함할 수 있다.

Description

반도체 장치 및 그 제조방법{Semiconductor device and method of manufacturing the same}
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로 3차원 구조의 셀 스트링을 포함하는 반도체 장치 및 그 제조방법에 관한 것이다.
일반적으로 반도체 장치의 셀 스트링은 기판 상에 메모리 셀 들을 단층으로 형성하는 2차원 구조로 형성된다. 이러한 2차원 셀 스트링의 집적도는 미세 패턴 형성 기술을 이용하여 메모리 셀 들이 점유하는 평면적을 줄임으로써 향상될 수 있다.
상술한 2차원 셀 스트링의 집적도 향상 기술이 한계에 도달함에 따라, 기판 상에 메모리 셀 들을 다층으로 적층하는 3차원 셀 스트링이 제안된 바 있다. 3차원 셀 스트링의 집적도는 메모리 셀 들이 점유하는 평면적을 줄이지 않더라도 향상될 수 있다.
3차원 셀 스트링은 기판 상에 교대로 적층된 층간 절연막들 및 도전 패턴들을 관통하는 채널 구조를 따라 형성된다. 층간 절연막들 및 도전 패턴들은 슬릿에 의해 관통되어 복수의 적층물들로 분리될 수 있다. 채널 구조는 그 상부에 연결된 콘택 플러그를 경유하여 비트 라인 또는 소스 라인 등의 도전 배선에 연결될 수 있다.
상기에서 콘택 플러그와 채널 구조 사이의 접촉 면적이 좁기 때문에 공정상의 영향으로 콘택 플러그와 채널 구조 간 오정렬이 발생되기 쉽다. 이하, 콘택 플러그와 채널 구조 간의 오정렬 발생원인에 대해 보다 구체적으로 설명한다.
슬릿 형성 후, 기판에 열적 스트레스(thermal stress)가 가해질 수 있다. 이 때문에 도전 패턴들이 휘어지는 현상이 발생할 수 있다. 도전 패턴들이 휘어지는 현상은 3차원 셀 스트링의 집적도를 높이기 위해 적층물을 구성하는 층간 절연막들 및 도전 패턴들의 적층 수를 증가시킬수록 심해진다. 도전 패턴들이 휘어지는 경우, 도전 패턴들을 관통하는 채널 구조의 위치가 변동될 수 있다. 그 결과, 콘택 플러그와 채널 구조간 오정렬이 발생될 수 있다.
본 발명의 실시 예는 채널 구조와 콘택 플러그간 오정렬 발생을 줄일 수 있는 반도체 장치 및 그 제조방법을 제공한다.
본 발명의 실시 예에 따른 반도체 장치는 교대로 적층된 제1 층간 절연막들 및 제1 도전 패턴들; 상기 제1 층간 절연막들 및 상기 제1 도전 패턴들 상에 형성된 제2 층간 절연막; 상기 제2 층간 절연막, 상기 제1 층간 절연막들 및 상기 제1 도전 패턴들을 관통하여 상기 제1 층간 절연막들 및 상기 제1 도전 패턴들을 적층물들로 분리하는 슬릿을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 장치의 제조방법은 제1 물질막들 및 제2 물질막들을 교대로 적층하는 단계; 상기 제1 물질막들 및 상기 제2 물질막들을 관통하는 채널 구조를 형성하는 단계; 상기 제1 물질막들 및 상기 제2 물질막들 상에 층간 절연막을 형성하는 단계; 상기 층간 절연막을 관통하여 상기 채널 구조상에 연결된 콘택 플러그를 형성하는 단계; 및 상기 층간 절연막, 상기 제1 물질막들 및 상기 제2 물질막들을 식각하여 상기 제1 물질막들 및 상기 제2 물질막들을 적층물들로 분리하는 슬릿을 형성하는 단계를 포함할 수 있다.
본 기술은 콘택 플러그를 채널 구조에 연결시킨 후, 채널 구조를 감싸며 적층된 물질막들을 관통하는 슬릿을 형성한다. 따라서, 슬릿 형성 후 발생되는 스트레스로 인하여 채널 구조를 감싸며 적층된 물질막들이 휘어지더라도, 채널 구조와 콘택 플러그가 이미 정렬된 상태이므로 채널 구조와 콘택 플러그간 오정렬 문제가 발생되지 않는다.
도 1a 내지 도 1e는 본 발명의 제1 실시 예에 따른 반도체 장치를 설명하기 위한 단면도들이다.
도 2는 본 발명의 제2 실시 예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 3은 본 발명의 실시예에 따른 메모리 시스템의 구성을 나타낸 구성도이다.
도 4는 본 발명의 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 구성도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1a 내지 도 1e는 본 발명의 제1 실시 예에 따른 반도체 장치를 설명하기 위한 단면도들이다.
도 1a를 참조하면, 내부에 희생막(105)이 매립된 파이프 게이트(PG)를 기판(미도시) 상에 형성한다. 파이프 게이트(PG) 형성 공정은 절연막(미도시)으로 덮힌 기판 상에 제1 파이프 게이트막(101)을 형성하는 단계, 제1 파이프 게이트막(101)을 식각하여 트렌치(103)를 형성하는 단계, 트렌치(103) 내부를 희생막(105)으로 채우는 단계, 및 희생막(105)으로 채워진 제1 파이프 게이트막(101) 상에 제2 파이프 게이트막(107)을 형성하는 단계를 포함할 수 있다. 제1 및 제2 파이프 게이트막(101, 107)은 도전물로 형성되며, 예를 들어 실리콘막으로 형성될 수 있다. 희생막(105)은 제1 및 제2 파이프 게이트막(101, 107)에 대한 식각 선택비를 갖는 물질막으로 형성될 수 있으며, 예를 들어, 티타늄 질화막(TiN)으로 형성될 수 있다.
이어서, 희생막(105)으로 매립된 파이프 게이트(PG) 상에 제1 물질막들(111), 및 제2 물질막들(113)을 교대로 적층한다. 제1 물질막들(111) 및 제2 물질막들(113)은 다양한 물질로 형성될 수 있다.
예를 들어, 제1 물질막들(111)은 제1 층간 절연막용 절연물로 형성되고, 제2 물질막들(113)은 제1 물질막들(111)에 대한 식각 선택비를 가진 희생물로 형성될 수 있다. 이 경우, 제1 물질막들(111)은 실리콘 산화막들로 형성되고, 제2 물질막들(113)은 질화막들로 형성될 수 있다.
다른 예를 들면, 제2 물질막들(113)은 도전물로 형성되고, 제1 물질막들(111)은 제2 물질막들(113)에 대한 식각 선택비를 갖는 희생물로 형성될 수 있다. 이 경우, 제2 물질막들(111)은 도프트 실리콘막으로 형성되고, 제2 물질막들(113)은 언도프트 실리콘막으로 형성될 수 있다.
또 다른 예를 들면, 제1 물질막들(111)은 제1 층간 절연막용 절연물로 형성되고, 제2 물질막들(113)은 도전물로 형성될 수 있다. 이 경우, 제1 물질막들(111)은 실리콘 산화막들로 형성되고, 제2 물질막들(113)은 실리콘막, 금속 실리사이드막, 또는 금속막 등의 도전물로 형성될 수 있다.
상술한 바와 같이 다양한 물질을 이용하여 제1 및 제2 물질막들(111, 113)을 형성한 후, 제1 물질막들(111) 및 제2 물질막들(113)을 관통하는 제1 및 제2 관통 영역(121A, 121B)을 형성한다. 제2 파이프 게이트막(107)이 더 형성된 경우, 제1 및 제2 관통 영역(121A, 121B)은 제2 파이프 게이트막(107)을 더 관통한다. 이러한 제1 및 제2 관통 영역(121A, 121B)은 트렌치(103)에 연결되어 희생막(105)을 노출시킨다. 제1 및 제2 관통 영역(121A, 121B)의 횡단면 형상은 원형, 타원형, 다각형 등 다양한 형태로 형성될 수 있다.
도 1b를 참조하면, 제1 및 제2 관통 영역들(121A, 121B)을 통해 노출된 희생막(105)을 선택적으로 제거하여 트렌치(103)를 개구시킨다. 이로써, 제1 및 제2 관통 영역들(121A, 121B)과 트렌치(103)를 포함하는 관통홀(125)이 형성된다.
이어서, 관통홀(125)을 따라 메모리막(131)을 형성할 수 있다. 메모리막(131)은 블로킹 절연막, 데이터 저장막 및 터널 절연막을 포함하는 다층막이거나, 데이터 저장막 및 터널 절연막을 포함하는 다층막이거나, 터널 절연막을 포함하는 단일막일 수 있다. 메모리막(131)을 구성하는 블로킹 절연막, 데이터 저장막 및 터널 절연막 중 관통홀(125)을 따라 형성되지 않은 막은 도 1d에서 후술할 제2 물질막들(113)의 리세스 영역을 따라 형성할 수 있다. 블로킹 절연막은 전하의 이동을 방지하는 역할을 하는 물질막으로서, 산화막으로 형성될 수 있다. 데이터 저장막은 전하 트랩이 가능한 실리콘 질화막으로 형성될 수 있다. 터널 절연막은 F-N(Fowler－Norheim) 터널링을 위한 에너지 장벽막으로서, 실리콘 산화막으로 형성될 수 있다.
이 후, 관통홀(125) 내부에 채널 구조(133)를 형성한다. 채널 구조(133)는 반도체막으로 형성될 수 있으며, 예를 들어 실리콘막으로 형성될 수 있다. 채널 구조(133)는 중심 영역이 개구된 튜브 타입으로 형성되거나, 관통홀(125) 내부를 채우며 형성될 수 있다. 채널 구조(133)가 튜브 형태로 형성된 경우, 채널 구조(133)의 중심 영역은 절연막(135)으로 채워질 수 있다. 채널 구조(133)는 제1 관통 영역(121A) 내에 형성된 제1 채널막(S_CH), 제2 관통 영역(121B) 내에 형성된 제2 채널막(D_CH), 트렌치(103) 내에 형성되어 제1 및 제2 채널막(S_CH, D_CH)을 연결하는 파이프 채널막(P_CH)을 포함한다.
채널 구조(133)의 중심 영역을 채우는 절연막(135)은 일정 두께로 리세스 될 수 있다. 이 경우, 절연막(135)은 채널 구조(133)보다 낮은 높이를 갖게 되며, 절연막(135) 상에는 리세스 영역들이 정의된다. 리세스 영역들은 도프트 실리콘 패턴들(141A, 141B)로 채워질 수 있다. 도프트 실리콘 패턴들(141A, 141B)은 제1 관통 영역(121A) 내에 형성된 제1 도프트 실리콘 패턴(141A)과 제2 관통 영역(121B) 내에 형성된 제2 도프트 실리콘 패턴(141B)으로 구분될 수 있다. 제1 도프트 실리콘 패턴(141A)은 셀 스트링의 소스 영역으로 이용될 수 있고, 제2 도프트 실리콘 패턴(141B)은 셀 스트링의 드레인 영역으로 이용될 수 있다.
도 1c를 참조하면, 채널 구조(133)에 의해 관통되는 제1 및 제2 물질막들(111, 113) 상에 제2 층간 절연막(151)을 형성한다. 제2 층간 절연막(151)은 채널 구조(133)와 제1 및 제2 물질막들(111, 113)을 덮도록 형성된다.
이 후, 제2 층간 절연막(151)을 식각하여 채널 구조(133)의 제1 및 제2 채널막(S_CH, D_CH)을 노출하는 콘택홀들을 형성한다. 콘택홀들을 통해 제1 및 제2 도프트 실리콘 패턴(141A, 141B)이 노출될 수 있다.
이어서, 콘택홀들을 도전물로 채워 제1 채널막(S_CH)에 연결된 제1 콘택 플러그(153A)와 제2 채널막(D_CH)에 연결된 제2 콘택 플러그(153B)를 형성한다. 제1 및 제2 도프트 실리콘 패턴(141A, 141B)이 더 형성된 경우, 제1 및 제2 도프트 실리콘 패턴(141A, 141B)은 제1 콘택 플러그(153A)와 제1 채널막(S_CH) 간 접촉 저항과 제2 콘택 플러그(153B)와 제2 채널막(D_CH) 간 접촉 저항을 줄일 수 있다.
도 1d를 참조하면, 제1 및 제2 콘택 플러그(153A, 153B)에 의해 관통되는 제2 층간 절연막(151)과, 제1 및 제2 채널막(S_CH, D_CH)에 의해 관통되는 제1 및 제2 물질막들(111, 113)을 식각하여 슬릿(161)을 형성한다. 슬릿(161)은 제1 채널막(S_CH) 및 제2 채널막(D_CH) 사이의 제1 및 제2 물질막들(111, 113)을 관통하여, 제1 물질막들(111) 및 제2 물질막들(113)을 적층물들로 분리한다. 슬릿(161) 형성 후, 슬릿(161)이 개구된 상태에서 기판(미도시)에 스트레스가 가해져서 제1 물질막들(111) 및 제2 물질막들(113)이 휘어질 수 있다. 본 발명의 제1 실시 예에 따른 제1 및 제2 채널막(S_CH, D_CH)은 슬릿(161) 형성 전에 제1 및 제2 콘택 플러그(153A, 153B)에 정렬된 상태이다. 따라서, 슬릿(161)이 개구된 상태에서 발생되는 스트레스로 인하여 제1 물질막들(111) 및 제2 물질막들(113)이 휘어지더라도, 제1 및 제2 채널막(S_CH, D_CH)과 제1 및 제2 콘택 플러그(153A, 153B) 간 오정렬 문제가 발생되지 않는다. 본 발명의 제1 실시 예에 따른 슬릿(161)은 제1 및 제2 물질막들(111, 113) 뿐 아니라, 제1 및 제2 채널막(S_CH, D_CH) 상에 형성되는 제2 층간 절연막(151)을 더 관통하므로 제1 및 제2 채널막(S_CH, D_CH)보다 높게 형성될 수 있다.
슬릿(161) 형성 후, 이어지는 후속 공정은 제1 및 제2 물질막들(111, 113)의 물성에 따라 다양하게 변경될 수 있다.
예를 들어, 제1 물질막들(111)이 절연물로 형성되고, 제2 물질막들(113)이 도전물로 형성된 경우, 제1 물질막들(111)로 이루어진 제1 층간 절연막들(ILD)과 제2 물질막들(113)로 이루어진 제1 도전 패턴들(CP)은 슬릿(161)에 의해 적층물들(ML)로 분리될 수 있다. 이 경우, 슬릿(161) 형성 후, 도 1e에서 후술하는 후속 공정을 진행한다.
또는 제1 물질막들(111)이 절연물로 형성되고, 제2 물질막들(113)이 희생물로 형성된 경우, 슬릿(161) 형성 후, 슬릿(161)을 통해 노출된 제2 물질막들(113) 제거하여 리세스 영역들을 형성하는 공정 및 리세스 영역들 내에 제1 도전 패턴들(CP)을 형성하는 공정을 순차로 진행할 수 있다. 제1 도전 패턴들(CP) 및 제1 물질막들(111)로 이루어진 제1 층간 절연막들(ILD)은 슬릿(161)에 의해 적층물들(ML)로 분리될 수 있다.
또는 제2 물질막들(113)이 도전물로 형성되고, 제1 물질막들(111)이 희생물로 형성된 경우, 슬릿(161) 형성 후, 슬릿(161)을 통해 노출된 제1 물질막들(111)을 제거하여 리세스 영역들을 형성하는 공정 및 리세스 영역들을 절연물로 채워 제1 층간 절연막들(ILD)을 형성하는 공정을 순차로 진행할 수 있다. 제1 층간 절연막들(ILD) 및 제2 물질막들(113)로 이루어진 제1 도전 패턴들(CP)은 슬릿(161)에 의해 적층물들(ML)로 분리될 수 있다.
상술한 바와 같이 다양한 공정을 이용하여 슬릿(161)에 의해 분리되는 적층물들(ML)을 형성할 수 있다. 적층물들(ML) 중 제1 채널막(S_CH)을 감싸는 제1 적층물의 제1 도전 패턴들(CP)은 워드 라인들과 소스 셀렉트 라인으로 이용될 수 있다. 적층물들(ML) 중 제2 채널막(D_CH)을 감싸는 제2 적층물의 제1 도전 패턴들(CP)은 워드 라인들과 드레인 셀렉트 라인으로 이용될 수 있다. 소스 셀렉트 라인과 드레인 셀렉트 라인은 워드 라인들 상에 적어도 하나 이상 적층될 수 있다.
도 1e를 참조하면, 슬릿(161)에 의해 분리되는 적층물들(ML)을 형성한 후, 슬릿(161) 내부를 슬릿 절연막(165)으로 채운다. 본 발명의 제1 실시 예에 따른 슬릿 절연막(165)은 제1 도전 패턴들(CP) 및 제1 층간 절연막들(ILD) 뿐 아니라 제2 층간 절연막(151)을 더 관통하므로 적층물들(ML)보다 높게 돌출된다.
슬릿 절연막(165) 형성 후, 제2 층간 절연막(151) 상에 제3 층간 절연막(171)을 형성하고, 제3 층간 절연막(171)을 관통하여 제1 콘택 플러그(153A)에 연결된 소스 라인(175) 및 제3 층간 절연막(171)을 관통하여 제2 콘택 플러그(153B)에 연결된 제1 드레인 콘택 플러그(173)를 형성한다. 소스 라인(175)은 슬릿(161)에 의해 분리되는 제1 도전 패턴들(CP)과 동일한 방향을 따라 연장된 제2 도전 패턴일 수 있다.
이 후, 제3 층간 절연막(171) 상에 제4 층간 절연막(181)을 형성하고, 제4 층간 절연막(181)을 관통하여 제1 드레인 콘택 플러그(173)에 연결된 제2 드레인 콘택 플러그(183)를 형성한다. 그리고 나서, 제4 층간 절연막(181) 상에 제2 드레인 콘택 플러그(183)에 연결된 비트 라인(191)을 형성한다. 비트 라인(191)은 슬릿(161)에 의해 분리되는 제1 도전 패턴들(CP)과 교차되는 방향을 따라 연장된 제3 도전 패턴일 수 있다.
상술한 본 발명의 제1 실시 예에 따른 반도체 장치는, 교대로 적층되며 슬릿(161)에 의해 관통되어 적층물들(ML)로 분리되는 제1 층간 절연막들(ILD)과 제1 도전 패턴들(CP), 슬릿(161)에 의해 관통되며 제1 층간 절연막들(ILD)과 제1 도전 패턴들(CP) 상에 형성된 제2 층간 절연막(151), 적층물들(ML)을 관통하는 채널구조(133), 적층물들(ML) 하부에서 채널 구조(133)를 감싸는 파이프 게이트(PG), 및 제2 층간 절연막(151)을 관통하여 채널 구조(133) 상에 연결된 제1 및 제2 콘택 플러그(153A, 153B)를 포함한다.
채널 구조(133)는 제1 층간 절연막들(ILD)과 제1 도전 패턴들(CP)을 관통하는 제1 채널막(S_CH) 및 제2 채널막(D_CH)과 제1 및 제2 채널막(S_CH, D_CH)을 연결하는 파이프 채널막(P_CH)을 포함한다. 파이프 게이트(PG)는 파이프 채널막(P_CH)을 감싸는 도전 패턴이다. 제1 콘택 플러그(153A)는 제1 채널막(S_CH) 상에 연결되는 것이고, 제2 콘택 플러그(153B)는 제2 채널막(D_CH) 상에 연결된 것이다. 제1 콘택 플러그(153A) 상에는 소스 라인(175)이 연결되며, 소스 라인(175)은 제2 층간 절연막(151)의 상면에 접촉된다.
슬릿(161) 내부는 슬릿 절연막(165)으로 채워진다. 슬릿(161) 및 슬릿 절연막(165)은 적층물들(ML) 바닥면 높이로부터 적어도 소스 라인(175)의 바닥면 높이까지 연장되며, 채널 구조(133)보다 높게 형성된다.
상술한 구조에 따르면, 본 발명의 제1 실시 예에 따른 반도체 장치의 셀 스트링은 제1 및 제2 채널막(S_CH, D_CH)과 파이프 채널막(P_CH)을 포함하는 채널 구조(133)를 따라 U자형으로 형성될 수 있다. 셀 스트링은 채널 구조(133)를 따라 직렬로 연결된 소스 셀렉트 트랜지스터, 소스측 메모리 셀 트랜지스터들, 파이프 트랜지스터, 드레인측 메모리 셀 트랜지스터들 및 드레인 셀렉트 트랜지스터를 포함할 수 있다. 소스측 셀렉트 트랜지스터는 제1 채널막(S_CH)과 제1 도전 패턴들(CP) 중 최상층으로부터 적어도 하나의 교차부에 형성될 수 있다. 소스측 메모리 셀 트랜지스터들은 제1 채널막(S_CH)과 드레인 셀렉트 트랜지스터 하부에 배치된 제1 도전 패턴들(CP)의 교차부들에 형성될 수 있다. 파이프 트랜지스터는 파이프 게이트(PG)와 파이프 채널막(P_CH)의 교차부에 형성될 수 있다. 드레인측 셀렉트 트랜지스터는 제2 채널막(D_CH)과 제1 도전 패턴들(CP) 중 최상층으로부터 적어도 하나의 교차부에 형성될 수 있다. 드레인측 메모리 셀 트랜지스터들은 제2 채널막(D_CH)과 드레인 셀렉트 트랜지스터 하부에 배치된 제1 도전 패턴들(CP)의 교차부들에 형성될 수 있다.
도 2는 본 발명의 제2 실시 예에 따른 반도체 장치를 설명하기 위한 단면도이다. 특히, 도 2에 도시된 제2 실시 예에 따른 반도체 장치는 도 1a 내지 도 1e에서 상술한 공정들 및 물질들을 이용하여 형성할 수 있다. 이하에서는 제1 실시 예에서와 중복되는 효과에 대한 구체적인 설명은 생략한다.
도 2를 참조하면, 기판(201) 상에 제1 물질막들, 및 제2 물질막들을 교대로 적층한다. 기판(201)은 반도체 특성을 갖는 물질일 수 있다. 기판(201)은 불순물이 도핑된 소스 영역(미도시)을 포함한다. 제1 물질막들 및 제2 물질막들은 도 1a에서 상술한 제1 물질막들 및 제2 물질막들과 동일한 물질들을 이용하여 형성할 수 있다.
이 후, 제1 물질막들 및 제2 물질막들을 관통하는 관통홀들(225)을 형성하고, 도 1b에서 상술한 공정들 및 물질들을 이용하여 관통홀들(225) 측벽을 따라 메모리막들(231)을 형성하는 공정, 관통홀들(225) 내에 채널 구조들(233)을 형성하는 공정, 및 채널 구조들(233)의 중심 영역들을 절연막들(235)로 채우는 공정을 실시한다. 채널 구조들(233)이 관통홀들(225)을 채우도록 형성되는 경우, 절연막들(235)의 형성 공정은 생략될 수 있다. 본 발명의 제2 실시 예에 따른 채널 구조들(233)은 스트레이트 타입으로 형성될 수 있다. 또한, 채널 구조들(233)은 소스 영역을 포함하는 기판(201)에 연결될 수 있다.
이 후, 도 1c에서 상술한 바와 동일한 공정들을 이용하여 채널 구조들(233)에 의해 관통되는 제1 및 제2 물질막들 상에 제2 층간 절연막(251)을 형성하고, 제2 층간 절연막(251)을 관통하여 채널 구조들(233)에 연결된 콘택 플러그들(253A)을 형성한다. 이어서, 도 1d에서 상술한 바와 동일하게 제2 층간 절연막(251)과, 제1 및 제2 물질막들을 관통하는 슬릿(261)을 형성한다. 슬릿(261) 형성 후, 이어지는 후속 공정을 도 1d에서 상술한 바와 같이 제1 및 제2 물질막들의 물성에 따라 다양하게 변경될 수 있다.
본 발명의 제2 실시 예는 도 1d에서 상술한 공정들을 이용하여 슬릿(261)에 의해 분리되며 교대로 적층된 제1 층간 절연막들(ILD') 및 제1 도전 패턴들(CP')을 포함하는 적층물들(ML')을 형성할 수 있다. 제1 도전 패턴들(CP')은 워드 라인들, 제1 셀렉트 라인 및 제2 셀렉트 라인으로 이용될 수 있다. 제1 셀렉트 라인은 적어도 하나 이상으로 적층될 수 있으며, 워드 라인들은 제1 셀렉트 라인 상에 적층된다. 제2 셀렉트 라인은 워드 라인들 상에 적어도 하나 이상 적층될 수 있다.
슬릿(261)에 의해 분리되는 적층물들(ML')을 형성한 후, 슬릿(261) 내부를 슬릿 절연막(265)으로 채운다. 이어서, 제2 층간 절연막(251) 상에 제3 층간 절연막(271)을 형성하고, 제3 층간 절연막(271) 상에 콘택 플러그들(253)에 연결된 비트 라인(291)을 형성한다. 비트 라인(291)은 슬릿(261)에 의해 분리되는 제1 도전 패턴들(CP')과 교차되는 방향을 따라 연장된 제2 도전 패턴일 수 있다.
상술한 본 발명의 제2 실시 예에 따른 반도체 장치는, 채널 구조들(233)을 감싸며 교대로 적층된 제1 층간 절연막들(ILD')과 제1 도전 패턴들(CP')을 포함하는 적층물들(ML'), 적층물들(ML') 사이의 영역에 위치되고 적층물들(ML')보다 높게 돌출된 슬릿 절연막(265), 및 슬릿 절연막(265)에 의해 관통되며 적층물들(ML') 상에 형성된 제2 층간 절연막(251)을 포함한다. 상술한 구조에 따르면, 본 발명의 제2 실시 예에 따른 슬릿 절연막(265)은 채널 구조들(233)의 높이보다 높게 형성될 수 있다. 슬릿 절연막(265)에 의해 관통되는 제2 층간 절연막(251)은 채널 구조들(233) 상에 연결된 콘택 플러그들(253)에 의해 관통된다. 이러한 제2 층간 절연막(251)의 상면은 콘택 플러그들(253) 상에 연결된 비트 라인(291)에 접촉될 수 있다. 그 결과, 슬릿 절연막(265)은 적층물들(ML') 바닥면 높이로부터 적어도 비트 라인(291) 바닥면 높이까지 연장될 수 있다.
상술한 구조에 따르면, 본 발명의 제2 실시 예에 따른 반도체 장치의 셀 스트링은 채널 구조(223)를 따라 스트레이트 타입으로 형성될 수 있다. 셀 스트링은 채널 구조(223)를 따라 직렬로 연결된 소스 셀렉트 트랜지스터, 메모리 셀 트랜지스터들 및 드레인 셀렉트 트랜지스터를 포함할 수 있다. 소스 셀렉트 트랜지스터는 채널 구조(223)과 도전 패턴들(CP') 중 최하층으로부터 적어도 하나의 교차부에 형성될 수 있다. 드레인 셀렉트 트랜지스터는 채널 구조(223)과 도전 패턴들(CP') 중 최상층으로부터 적어도 하나의 교차부에 형성될 수 있다. 메모리 셀 트랜지스터들은 채널 구조(223)과 드레인 셀렉트 트랜지스터와 소스 셀렉트 트랜지스터 사이의 도전 패턴들(CP')의 교차부들에 형성될 수 있다.
도 3은 본 발명의 실시예에 따른 메모리 시스템의 구성을 나타낸 구성도이다.
도 3을 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 소자(1120)는 도 1a 내지 도 2에서 상술한 실시예들을 참조하여 설명한 셀 스트링을 포함한다. 또한, 메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 소자(1120)를 제어하도록 구성되며, SRAM(1111), CPU(1112), 호스트 인터페이스(1113), ECC(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM 등을 더 포함할 수 있다.
이와 같이, 구성을 갖는 메모리 시스템(1100)은 메모리 소자(1120)와 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 4는 본 발명의 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 구성도이다.
도 4를 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 앞서 도 3을 참조하여 설명한 바와 같이, 메모리 소자(1212), 메모리 컨트롤러(1211)로 구성될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예들에 따라 구체적으로 기록되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
PG: 파이프 게이트 103: 트렌치
111; 제1 물질막 113: 제2 물질막
133, 233; 채널 구조 135, 235: 절연막
141A, 141B, 241: 도프트 실리콘 패턴 CP, CP': 제1 도전 패턴
ILD, ILD': 제1 층간 절연막 ML, ML': 적층물
151, 251: 제2 층간 절연막 153A, 153B, 253: 콘택 플러그
161, 261: 슬릿 165, 265: 슬릿 절연막
175: 소스 라인 191, 291: 비트 라인

Claims (20)

  1. 교대로 적층된 제1 층간 절연막들 및 제1 도전 패턴들;
    상기 제1 층간 절연막들 및 상기 제1 도전 패턴들 상에 형성된 제2 층간 절연막; 및
    상기 제2 층간 절연막, 상기 제1 층간 절연막들 및 상기 제1 도전 패턴들을 관통하여 상기 제1 층간 절연막들 및 상기 제1 도전 패턴들을 적층물들로 분리하는 슬릿을 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 슬릿 내부를 채우며 상기 적층물들보다 높게 돌출된 슬릿 절연막을 더 포함하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 적층물들을 관통하는 채널 구조들을 더 포함하는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 슬릿의 높이는 상기 채널 구조들의 높이보다 높게 형성되는 반도체 장치.
  5. 제 3 항에 있어서,
    상기 제2 층간 절연막을 관통하여 상기 채널 구조들 상에 연결된 콘택 플러그들; 및
    상기 콘택 플러그들 상에 연결된 제2 도전 패턴들을 더 포함하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 슬릿은 상기 적층물들 바닥면 높이로부터 적어도 상기 제2 도전 패턴들의 바닥면 높이까지 연장되는 반도체 장치.
  7. 제 5 항에 있어서,
    상기 제2 도전 패턴들은 상기 제1 도전 패턴과 교차되는 방향을 따라 연장되는 비트 라인들인 반도체 장치.
  8. 제 3 항에 있어서,
    상기 채널 구조들 각각은
    상기 제1 층간 절연막들 및 상기 제1 도전 패턴들을 관통하는 제1 및 제2 채널막; 및
    상기 제1 층간 절연막들 및 상기 제1 도전 패턴들 하부에서 상기 제1 및 제2 채널막을 연결하는 파이프 채널막을 포함하는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 제1 층간 절연막들 및 상기 제1 도전 패턴들 하부에서 상기 파이프 채널막을 감싸는 파이프 게이트를 더 포함하는 반도체 장치.
  10. 제 8 항에 있어서,
    상기 제2 층간 절연막을 관통하여 상기 제1 채널막 상에 연결된 제1 콘택 플러그;
    상기 제1 콘택 플러그를 덮도록 상기 제2 층간 절연막 상에 형성된 제3 층간 절연막; 및
    상기 제3 층간 절연막을 관통하여 상기 제1 콘택 플러그 상에 연결되며, 상기 제1 도전 패턴과 동일한 방향을 따라 연장되는 소스 라인을 더 포함하는 반도체 장치.
  11. 제 8 항에 있어서,
    상기 제2 층간 절연막을 관통하여 상기 제2 채널막 상에 연결된 제2 콘택 플러그;
    상기 제2 콘택 플러그를 덮도록 상기 제2 층간 절연막 상에 형성된 제3 층간 절연막;
    상기 제3 층간 절연막 상에 형성된 제4 층간 절연막;
    상기 제4 층간 절연막 및 상기 제3 층간 절연막을 관통하여 상기 제2 콘택 플러그 상에 연결된 드레인 콘택 플러그; 및
    상기 드레인 콘택 플러그 상에 형성된 비트 라인을 더 포함하는 반도체 장치.
  12. 제 3 항에 있어서,
    상기 채널 구조들은 중심 영역이 개구된 튜브 타입으로 형성되고,
    상기 채널 구조들의 개구된 중심 영역들을 채우며 상기 채널 구조들 보다 낮은 높이로 형성된 절연막들; 및
    상기 절연막들 상에서 상기 채널 구조들의 개구된 중심 영역을 채우는 도프트 실리콘 패턴들을 더 포함하는 반도체 장치.
  13. 제 1 항에 있어서,
    상기 제1 도전 패턴들은
    워드 라인들; 및
    상기 워드 라인들 상부에 적층된 적어도 하나의 셀렉트 라인을 포함하는 반도체 장치.
  14. 제 1 항에 있어서,
    상기 제1 도전 패턴들은
    적어도 하나의 제1 셀렉트 라인;
    상기 제1 셀렉트 라인 상에 적층된 워드 라인들; 및
    상기 워드 라인들 상에 적층된 적어도 하나의 제2 셀렉트 라인을 포함하는 반도체 장치.
  15. 제1 물질막들 및 제2 물질막들을 교대로 적층하는 단계;
    상기 제1 물질막들 및 상기 제2 물질막들을 관통하는 채널 구조를 형성하는 단계;
    상기 제1 물질막들 및 상기 제2 물질막들 상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막을 관통하여 상기 채널 구조상에 연결된 콘택 플러그를 형성하는 단계; 및
    상기 층간 절연막, 상기 제1 물질막들 및 상기 제2 물질막들을 식각하여 상기 제1 물질막들 및 상기 제2 물질막들을 적층물들로 분리하는 슬릿을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  16. 제 15 항에 있어서,
    상기 슬릿을 형성하는 단계 이 후,
    상기 콘택 플러그 상에 연결된 도전 패턴을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  17. 제 15 항에 있어서,
    상기 슬릿의 높이는 상기 채널 구조의 높이보다 높게 형성되는 반도체 장치의 제조방법.
  18. 제 15 항에 있어서,
    상기 제1 물질막들 및 상기 제2 물질막들을 교대로 적층하는 단계 이전,
    트렌치를 포함하는 파이프 게이트를 형성하는 단계를 더 포함하고,
    상기 채널 구조를 형성하는 단계에서 상기 채널 구조의 일부는 상기 트렌치 내부에 형성되는 반도체 장치의 제조방법.
  19. 제 15 항에 있어서,
    상기 채널 구조가 중심 영역이 개구된 튜브 타입으로 형성되는 경우,
    상기 채널 구조의 개구된 중심 영역을 채우는 절연막을 형성하는 단계;
    상기 절연막의 일부를 리세스 시키는 단계; 및
    상기 절연막이 리세스된 영역을 도프트 실리콘으로 채우는 단계를 더 포함하는 반도체 장치의 제조방법.
  20. 제 15 항에 있어서,
    상기 제1 물질막들은 절연물로 형성되고, 상기 제2 물질막들은 상기 제1 물질막들에 대한 식각 선택비를 갖는 희생물로 형성된 경우,
    상기 슬릿을 형성하는 단계 이 후,
    상기 슬릿을 통해 노출된 상기 제2 물질막들을 제거하여 리세스 영역들을 형성하는 단계; 및
    상기 리세스 영역들 내에 도전 패턴들을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
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