KR20200137077A - 3차원 반도체 메모리 소자 - Google Patents
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Abstract
본 발명의 실시예에 따른 3차원 반도체 메모리 소자는 기판 상에 배치되고, 게이트 전극들을 포함하는 적층 구조체, 상기 적층 구조체를 관통하고, 제 1 방향으로 순서대로 지그재그 형태로 배열되는 제 1 수직 구조체, 제 2 수직 구조체, 제 3 수직 구조체, 및 제 4 수직 구조체 및 상기 제 1 방향으로 연장하는 제 1 비트라인을 포함하되, 상기 제 1 비트라인은 상기 제 2 수직 구조체 및 상기 제 4 수직 구조체과 수직으로 중첩하되, 상기 제 2 및 제 4 수직 구조체들의 중심들은 상기 제 1 비트라인으로부터 동일한 거리로 이격 배치되고, 상기 제 1 수직 구조체는 상기 제 1 비트라인으로부터 제 1 거리로 이격되고, 상기 제 3 수직 구조체는 상기 제 1 비트라인으로부터 제 2 거리로 이격되되, 상기 제 1 거리는 상기 제 2 거리보다 클 수 있다.
Description
본 발명은 반도체 메모리 소자에 관한 것으로, 더욱 상세하게는 3차원 반도체 메모리 소자에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다.
이러한 한계를 극복하기 위한, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 소자들이 제안되고 있다. 그러나, 3차원 반도체 메모리 소자의 대량 생산을 위해서는, 비트당 제조 비용을 2차원 반도체 장치의 그것보다 줄일 수 있으면서 신뢰성 있는 제품 특성을 구현할 수 있는 공정 기술이 요구되고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 보다 개선된 반도체 메모리 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예에 따른 3차원 반도체 메모리 소자는 기판 상에 배치되고, 게이트 전극들을 포함하는 적층 구조체, 상기 적층 구조체를 관통하고, 제 1 방향으로 순서대로 지그재그 형태로 배열되는 제 1 수직 구조체, 제 2 수직 구조체, 제 3 수직 구조체, 및 제 4 수직 구조체 및 상기 제 1 방향으로 연장하는 제 1 비트라인을 포함하되, 상기 제 1 비트라인은 상기 제 2 수직 구조체 및 상기 제 4 수직 구조체과 수직으로 중첩하되, 상기 제 2 및 제 4 수직 구조체들의 중심들은 상기 제 1 비트라인으로부터 동일한 거리로 이격 배치되고, 상기 제 1 수직 구조체는 상기 제 1 비트라인으로부터 제 1 거리로 이격되고, 상기 제 3 수직 구조체는 상기 제 1 비트라인으로부터 제 2 거리로 이격되되, 상기 제 1 거리는 상기 제 2 거리보다 클 수 있다.
본 발명의 실시예에 다른 3차원 반도체 메모리 소자는 기판 상에 차례로 적층된 게이트 전극들을 포함하는 적층 구조체, 상기 적층 구조체를 관통하고, 제 1 방향으로 순서대로 지그재그 형태로 배열되는 제 1 수직 구조체, 제 2 수직 구조체, 제 3 수직 구조체, 제 4 수직 구조체, 및 제 5 수직 구조체 및 상기 적층 구조체 상에서 상기 제 1 방향으로 연장하는 비트 라인들을 포함하되, 상기 제 1 수직 구조체와 상기 제 2 수직 구조체 사이의 제 1 최소거리는 상기 제 2 수직 구조체와 상기 제 3 수직 구조체 사이의 제 2 최소거리보다 클 수 있다.
본 발명의 실시예에 따른 3차원 반도체 메모리 소자는 기판 상에 배치되고 제 1 방향으로 이격된 제 1 스트링 선택 라인 및 제 2 스트링 선택 라인을 포함하는 적층 구조체, 상기 적층 구조체 및 각 상기 제 1 및 제 2 스트링 선택 라인들을 관통하고, 상기 제 1 방향으로 이격 배치된 제 1 수직 구조체들 및 제 2 수직 구조체들, 상기 적층 구조체 및 각 상기 제 1 및 제 2 스트링 선택 라인들을 관통하고, 상기 제 1 및 제 2 수직 구조체들의 중심들을 잇는 선으로부터 제 1 거리로 이격된 제 3 수직 구조체들 및 상기 적층 구조체를 가로지르는 제 1 비트 라인을 포함하되, 상기 제 1 비트 라인은 상기 제 1 스트링 선택 라인을 관통하는 상기 제 3 수직 구조체와 상기 제 2 스트링 선택 라인을 관통하는 상기 제 2 수직 구조체를 연결할 수 있다.
본 발명의 실시예에 따르면, 제 3 수직 구조체들은 제 1 및 제 5 수직 구조체들과 일렬로 배치되지 않고, 제 3 수직 구조체들의 중심들은 제 1 및 제 5 수직 구조체들의 중심들을 지나는 제 1 참조선에서 제 4 방향으로 이격되어 배치될 수 있다. 이에 따라, 인접하는 제 1 내지 제 5 비트 라인들은 이들 사이에 전기적 쇼트 없이 제 1 스트링 선택 게이트 전극을 관통하는 각 제 1 내지 제 5 수직 구조체들과 제 2 스트링 선택 게이트 전극을 관통하는 각 제 1 내지 제 5 수직 구조체들이 서로 대응되도록 전기적으로 연결될 수 있다.
본 발명의 실시예에 따르면, 평면적 관점에서, 제 1 내지 제 5 비트 라인들이 제 1 방향에 대해 기울어져 배치할 수 있다. 이에 따라, 인접하는 제 1 내지 제 5 비트 라인들 사이의 전기적 쇼트 없이 제 1 스트링 선택 게이트 전극을 관통하는 각 제 1 내지 제 5 수직 구조체들과 제 2 스트링 선택 게이트 전극(120c_2)을 관통하는 각 제 1 내지 제 5 수직 구조체들이 서로 대응하도록 전기적으로 연결될 수 있다.
도 1은 본 발명의 실시예에 따른 3차원 반도체 메모리 소자의 셀 어레이를 나타내는 간략 회로도이다.
도 2는 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 평면도이다.
도 3은 도 2의 A를 확대한 도면이다.
도 4는 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 것으로, 도 3의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 5는 도 4의 B를 확대한 도면이다.
도 6은 도 3의 수직 구조체들 중의 일부를 확대한 평면도이다.
도 7은 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 것으로, 도 3의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 8은 도 2의 A를 확대한 도면이다.
도 9는 도 8의 수직 구조체들 중의 일부를 확대한 평면도이다.
도 10은 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 것으로, 도 3의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 11은 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 것으로, 도 3의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 12는 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 평면도이다.
도 13은 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 것으로, 도 12의 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다.
도 14는 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 단면도이다.
도 15a 내지 도 15c는 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 것으로, 도 3의 Ⅰ-Ⅰ'선 방향으로 자른 단면도들이다.
도 2는 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 평면도이다.
도 3은 도 2의 A를 확대한 도면이다.
도 4는 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 것으로, 도 3의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 5는 도 4의 B를 확대한 도면이다.
도 6은 도 3의 수직 구조체들 중의 일부를 확대한 평면도이다.
도 7은 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 것으로, 도 3의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 8은 도 2의 A를 확대한 도면이다.
도 9는 도 8의 수직 구조체들 중의 일부를 확대한 평면도이다.
도 10은 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 것으로, 도 3의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 11은 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 것으로, 도 3의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 12는 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 평면도이다.
도 13은 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 것으로, 도 12의 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다.
도 14는 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 단면도이다.
도 15a 내지 도 15c는 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 것으로, 도 3의 Ⅰ-Ⅰ'선 방향으로 자른 단면도들이다.
도 1은 본 발명의 실시예에 따른 3차원 반도체 메모리 소자의 셀 어레이를 나타내는 간략 회로도이다.
도 1을 참조하면, 3차원 반도체 메모리 소자는 공통 소오스 라인(CSL), 복수개의 비트라인들(BL0-BL2) 및 공통 소오스 라인(CSL)과 비트라인들(BL0-BL2) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
비트라인들(BL0-BL2)은 2차원적으로 배열되고, 그 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 이에 따라 셀 스트링들(CSTR)은 공통 소오스 라인(CSL) 또는 기판 상에 2차원적으로 배열될 수 있다.
셀 스트링들(CSTR) 각각은 공통 소오스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트라인들(BL0-BL2)에 접속하는 스트링 선택 트랜지스터(SST) 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다. 이에 더하여, 공통 소오스 라인(CSL)과 비트라인들(BL0-BL2) 사이에 배치되는, 접지 선택 라인(GSL), 복수개의 워드라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL0-SSL2)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 게이트 전극들로서 각각 사용될 수 있다.
도 2는 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 평면도이다.
도 2를 참조하면, 기판(100) 상에 복수 개의 적층 구조체들(ST)이 배치될 수 있다. 적층 구조체들(ST)은 제 1 방향(X)으로 이격 배치될 수 있다. 기판(100)은 실리콘 기판, 실리콘-저머늄 기판, 저머늄 기판 또는 단결정 실리콘 기판에 성장된 단결정 에피택시얼층(epitaxial layer)일 수 있다. 기판(100)은 셀 어레이 영역(CAR) 및 패드 영역(PR)을 포함할 수 있다. 적층 구조체들(ST)은 기판(100)의 셀 어레이 영역(CAR)에서 및 패드 영역(PR) 상으로 제 1 방향(X)에 교차하는 제 2 방향(Y)으로 연장할 수 있다. 기판(100)의 패드 영역(PR) 상에 배치된 적층 구조체들(ST)의 일 단부들은 계단 구조들(STS)을 가질 수 있다. 적층 구조체들(ST)은 복수 개의 게이트 전극들(120a, 120b, 120c_1, 120c_2)을 포함할 수 있고, 게이트 전극들(120a, 120b, 120c_1, 120c_2)의 단부들이 기판(100)의 패드 영역(PR) 상에 배치될 수 있다. 제 2 방향(Y)으로의 게이트 전극들(120a, 120b, 120c_1, 120c_2)의 길이들은 기판(100)으로부터 멀어질수록 짧아질 수 있다. 이에 따라, 게이트 전극들(120a, 120b, 120c_1, 120c_2)의 단부들이 기판(100)의 패드 영역(PR) 상에서 노출될 수 있다.
콘택 플러그들(CP)이 기판(100)의 패드 영역(PR) 상에 배치된 적층 구조체들(ST)의 계단 구조들(STS) 상에 배치될 수 있다. 예를 들어, 콘택 플러그들(CP)은 게이트 전극들(120a, 120b, 120c_1, 120c_2)의 단부들에 각각 대응되게 배치될 수 있다.
도 3은 도 2의 A를 확대한 도면이다. 도 4는 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 것으로, 도 3의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다. 도 5는 도 4의 B를 확대한 도면이다. 도 6은 수직 채널부들 중의 일부를 확대한 평면도이다.
도 3 및 도 4를 참조하면, 적층 구조체들(ST) 각각은 게이트 전극들(120a, 120b, 120c_1, 120c_2), 버퍼 절연막(101), 및 절연 패턴들(110)을 포함할 수 있다. 게이트 전극들(120a, 120b, 120c_1, 120c_2)은 접지 선택 게이트 전극(120a), 셀 게이트 전극들(120b), 및 스트링 선택 게이트 전극들(120c_1, 120c_2)을 포함할 수 있다. 접지 선택 게이트 전극(120a)은 게이트 전극들(120a, 120b, 120c_1, 120c_2) 중 최하층에 위치할 수 있고, 스트링 선택 게이트 전극들(120c_1, 120c_2)은 게이트 전극들(120a, 120b, 120c_1, 120c_2) 중 최상층에 위치할 수 있다. 셀 게이트 전극들(120b)은 접지 선택 게이트 전극(120a)과 스트링 선택 게이트 전극들(120c_1, 120c_2) 사이에 위치할 수 있다. 스트링 선택 게이트 전극들(120c_1, 120c_2)은 제 1 스트링 선택 게이트 전극(120c_1) 및 제 2 스트링 선택 게이트 전극(120c_2)을 포함할 수 있다. 제 1 스트링 선택 게이트 전극(120c_1) 및 제 2 스트링 선택 게이트 전극(120c_2)은 최상층의 셀 게이트 전극(120b) 상에서 제 1 방향(X)으로 이격 배치될 수 있다. 제 1 스트링 선택 게이트 전극(120c_1) 및 제 2 스트링 선택 게이트 전극(120c_2)은 서로 전기적/물리적으로 분리될 수 있다. 접지 선택 게이트 전극(120a)은 도 1에서 설명한 접지 선택 라인(GSL)에 해당할 수 있고, 셀 게이트 전극들(120b)은 도 1에서 설명한 워드 라인들(WL0-BL2)에 해당할 수 있고, 제 1 및 제 2 스트링 선택 게이트 전극들(120c_1, 120c_2)은 도 1에서 설명한 스트링 선택 라인들(SSL0, SSL1, SSL2)에 해당할 수 있다. 게이트 전극들(120a, 120b, 120c_1, 120c_2)은 반도체 물질(예를 들어, 폴리 실리콘), 금속 물질(예를 들어, 텅스텐), 및 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물)을 포함할 수 있다.
버퍼 절연막(101)이 기판(100)과 접지 선택 게이트 전극(120a) 사이에 배치될 수 있다. 버퍼 절연막(101)은 예를 들어, 실리콘 산화막 또는 열 산화막을 포함할 수 있다. 절연 패턴들(110)이 기판(100)의 상면에 대해 수직 방향(Z)으로 인접하는 게이트 전극들(120a, 120b, 120c_1, 120c_2) 사이에 배치될 수 있다. 절연 패턴들(110) 중 최상층 절연 패턴들(110)은 제 1 및 제 2 스트링 선택 게이트 전극들(120c_1, 120c_2) 상에 배치될 수 있다. 절연 패턴들(110)은 예를 들어, 실리콘 산화막을 포함할 수 있다.
분리 패턴(SEP)이 제 1 스트링 선택 게이트 전극(120c_1) 및 제 2 스트링 선택 게이트 전극(120c_2) 사이의 적층 구조체(ST) 상에 배치될 수 있다. 분리 패턴(SEP)은 제 1 스트링 선택 게이트 전극(120c_1) 및 제 2 스트링 선택 게이트 전극(120c_2) 사이에서 제 2 방향(Y)으로 연장할 수 있다. 분리 패턴(SEP)은 최상층 절연 패턴(110)을 관통할 수 있고, 최상층 셀 게이트 전극(120b)과 스트링 선택 게이트 전극들(120c_1, 120c_2) 사이에 배치되는 절연 패턴(110)의 상면 상에 배치될 수 있다. 분리 패턴(SEP)은 예를 들어, 실리콘 산화막을 포함할 수 있다.
복수 개의 수직 구조체들(VS)이 적층 구조체들(ST)을 관통할 수 있다. 예를 들어, 수직 구조체들(VS)은 셀 게이트 전극들(120b), 제 1 및 제 2 스트링 선택 게이트 전극들(120c_1, 120c_2), 및 절연 패턴들(110)을 관통할 수 있다. 수직 구조체들(VS)은 제 1 방향(X)으로 지그재그 형태로 배열될 수 있다. 수직 구조체들(VS) 각각은 전하 저장 구조체(SL), 수직 채널부(VC), 갭필막(130), 및 패드(P)를 포함할 수 있다. 수직 채널부(VC)는 속이 빈 파이프 형태, 실린더 형태 또는 컵 형태와 같은 일부 형태를 포함할 수 있다. 수직 채널부(VC)는 단일막 또는 복수 개의 막들을 포함할 수 있다. 수직 채널부(VC)는 예를 들어, 단결정 실리콘막, 유기 반도체막 및 탄소 나노 구조체들 중 적어도 하나를 포함할 수 있다.
전하 저장 구조체(SL)는 수직 채널부(VC)를 감쌀 수 있다. 도 5를 같이 참조하면, 전하 저장 구조체(SL)는 터널 절연막(TL), 전하 저장막(TRL), 및 블로킹 절연막(BKL)을 포함할 수 있다. 블로킹 절연막(BKL)은 셀 게이트 전극들(120b)과 수직 채널부(VC) 사이 및 제 1 및 제 2 스트링 선택 게이트 전극들(120c_1, 120c_2)과 수직 채널부(VC) 사이에 배치될 수 있고, 제 3 방향(Z)으로 연장할 수 있다. 블로킹 절연막(BKL)은 예를 들어, 실리콘 산화막 또는 고유전막(예를 들어, 알루미늄 옥사이드(Al2O3), 하프늄옥사이드(HfO2))을 포함할 수 있다. 터널 절연막(TL)은 블로킹 절연막(BKL)과 수직 채널부(VC) 사이에 배치될 수 있고, 제 3 방향(Z)으로 연장할 수 있다. 터널 절연막(TL)은 예를 들어, 실리콘 산화막 또는 고유전막(예를 들어, 알루미늄 옥사이드(Al2O3), 하프늄옥사이드(HfO2))을 포함할 수 있다. 전하 저장막(TRL)은 블로킹 절연막(BKL)과 터널 절연막(TL) 사이에 배치될 수 있고, 제 3 방향(Z)으로 연장할 수 있다. 전하 저장막(TRL)은 예를 들어, 실리콘 질화막을 포함할 수 있다.
갭필막(130)이 수직 채널부(VC)로 둘러싸인 내부 공간 내에 배치될 수 있다. 갭필막(130)은 예를 들어, 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다. 패드(P)가 수직 채널부(VC), 전하 저장 구조체(SL), 및 갭필막(130)의 상부에 배치될 수 있다. 패드(P)은 도전물질 또는 수직 채널부들(VC)과 다른 도전형의 불순물로 도핑된 반도체 물질을 포함할 수 있다. 반도체 기둥(SP)이 수직 채널부(VC)와 기판(100) 사이에 배치될 수 있다. 반도체 기둥(SP)은 기판(100)의 상면 상에 배치되며, 접지 선택 게이트 전극(120a)을 관통할 수 있다. 반도체 기둥(SP)과 수직 채널부(VC)는 서로 접촉할 수 있다. 반도체 기둥(SP)은 기판(100)과 동일한 도전형의 반도체 또는 진성 반도체일 수 있다.
이하에서 설명되는 수직 구조체들(혹은, 제 1 내지 제 5 수직 구조체들)은 평면적 배열에 대하여 중점적으로 설명한다.
도 3 및 도 6을 참조하면, 본 발명의 실시예에 있어서, 수직 구조체들(VS)은 제 1 수직 구조체들(VS1), 제 2 수직 구조체들(VS2), 제 3 수직 구조체들(VS3), 제 4 수직 구조체들(VS4), 및 제 5 수직 구조체들(VS5)을 포함할 수 있다. 제 1 내지 제 5 수직 구조체들(VS5)은 적층 구조체(ST) 및 각 제 1 및 제 2 스트링 선택 게이트 전극들(120c_1, 120c_2)을 관통할 수 있다. 제 1 내지 제 5 수직 구조체들(VS1, VS2, VS3, VS4, VS5)은 제 1 방향(X)으로 순서대로 지그재그 방향으로 배열될 수 있다. 제 1 수직 구조체들(VS1)은 제 2 방향(Y)으로 배열할 수 있다. 제 2 수직 구조체들(VS2)은 제 2 방향(Y)으로 배열할 수 있다. 제 3 수직 구조체들(VS3)은 제 2 방향(Y)으로 배열할 수 있다. 제 3 수직 구조체들(VS3)은 제 2 방향(Y)으로 배열할 수 있다. 제 4 수직 구조체들(VS4)은 제 2 방향(Y)으로 배열할 수 있다. 제 5 수직 구조체들(VS5)은 제 2 방향(Y)으로 배열할 수 있다.
제 1 방향(X)으로 이격 배치되는 제 2 및 제 4 수직 구조체들(VS2, VS4)은 제 4 수직 구조체들(VS4)과 전기적으로 연결하는 제 1 비트라인(BL1)과 수직으로 중첩할 수 있다. 제 2 및 제 4 수직 구조체들(VS2, VS4)의 중심들(R)은 제 1 비트라인(BL1)로부터 동일한 거리(L0)로 이격될 수 있다. 제 1 수직 구조체들(VS1)은 제 1 비트라인(BL1)으로부터 제 2 방향(Y)으로 제 1 거리(L1)로 이격될 수 있다. 제 3 수직 구조체들(VS3)은 제 1 비트라인(BL1)으로부터 제 2 방향(Y)으로 제 2 거리(L2)로 이격될 수 있다. 제 5 수직 구조체들(VS5)은 제 1 비트라인(BL1)으로부터 제 2 방향(Y)으로 제 1 거리(L1)로 이격될 수 있다. 제 1 거리(L1)는 제 2 거리(L2)와 다를 수 있다. 예를 들어, 제 1 거리(L1)는 제 2 거리(L2) 보다 클 수 있다. 각 제 1 및 제 2 스트링 선택 게이트 전극들(120c_1, 120c_2)을 관통하는 제 1 수직 구조체들(VS1) 및 제 5 수직 구조체들(VS5)은 제 1 방향(X)으로 서로 마주보며 배치될 수 있다. 예를 들어, 제 1 방향(X)으로 인접하는 각 제 1 수직 구조체들(VS1)의 중심(G)과 각 제 5 수직 구조체들(VS5)의 중심(G)은 제 1 참조선(RL1) 상에 배치될 수 있고, 각 제 3 수직 구조체들(VS3)의 중심(R)은 제 1 참조선(RL1)에서 이격될 수 있다.
서로 인접하는 제 2 수직 구조체(VS2)와 제 3 수직 구조체(VS3) 사이의 제 1 최소거리(D1)는 서로 인접하는 제 2 수직 구조체(VS2)와 제 1 수직 구조체(VS1) 사이의 제 2 최소거리(D2) 보다 작을 수 있다. 서로 인접하는 제 4 수직 구조체(VS4)와 제 3 수직 구조체(VS3) 사이의 제 3 최소거리(D3)는 서로 인접하는 제 4 수직 구조체(VS4)와 제 5 수직 구조체(VS5) 사이의 제 4 최소거리(D4) 보다 작을 수 있다. 제 1 최소거리(D1)는 제 3 최소거리(D3)와 실질적으로 동일할 수 있고, 제 2 최소거리(D2)는 제 4 최소거리(D4)와 실질적으로 동일할 수 있다.
일 실시예에 있어서, 서로 인접하는 제 1 수직 구조체(VS1), 제 2 수직 구조체(VS2), 및 제 3 수직 구조체(VS3)는 삼각형 또는 역삼각형으로 배치될 수 있다. 구체적으로, 서로 인접하는 제 1 수직 구조체(VS1), 제 2 수직 구조체(VS2), 및 제 3 수직 구조체(VS3)는 부등변 삼각형 또는 역부등변 삼각형으로 배치될 수 있다. 서로 인접하는 제 3 수직 구조체(VS3), 제 4 수직 구조체(VS4), 및 제 5 수직 구조체(VS5)는 삼각형 또는 역삼각형으로 배치될 수 있다. 구체적으로, 서로 인접하는 제 3 수직 구조체(VS3), 제 4 수직 구조체(VS4), 및 제 5 수직 구조체(VS5)는 부등변 삼각형 또는 역부등변 삼각형으로 배치될 수 있다. 서로 인접하는 제 2 수직 구조체(VS2), 제 3 수직 구조체(VS3), 및 제 4 수직 구조체(VS4)는 삼각형 또는 역삼각형으로 배치될 수 있다. 구체적으로, 서로 인접하는 제 2 수직 구조체(VS2), 제 3 수직 구조체(VS3), 및 제 4 수직 구조체(VS4)는 이등변 삼각형 또는 역 이등변 삼각형으로 배치될 수 있다.
더미 수직 구조체들(DVS)이 분리 패턴(SEP) 및 적층 구조체(ST)를 관통할 수 있다. 더미 수직 구조체들(DVS)은 분리 패턴(SEP)을 따라 제 2 방향(Y)으로 배열할 수 있다. 더미 수직 구조체들(DVS)은 제 1 스트링 선택 게이트 전극(120a_1)을 관통하는 제 4 수직 구조체들(VS4) 및 제 2 스트링 선택 게이트 전극(120a_2)을 관통하는 제 2 수직 구조체들(VS2) 사이에 배치될 수 있다. 더미 수직 구조체들(DVS)은 수직 구조체들(VS) 각각에 포함된 막들의 적층 구조와 동일한 적층 구조를 가질 수 있다. 예를 들어, 도면에 도시하지 않았으나, 더미 수직 구조체들(DVS) 각각은 더미 수직 채널부, 더미 수직 채널부를 감싸는 더미 전하 저장 구조체, 더미 수직 채널부로 둘러싸인 내부 공간 내에 배치된 더미 갭필막, 및 더미 패드를 포함할 수 있다. 또한, 도면에 도시하지 않았으나, 더미 수직 구조체들과 기판 사이의 더미 반도체 기둥들이 배치될 수 있다.
다시 도 4를 참조하면, 제 1 층간 절연막(ILD1)이 적층 구조체들(ST) 상에 배치될 수 있다. 제 1 층간 절연막(ILD1)은 최상층 절연 패턴(110)의 상면 및 분리 패턴(SEP)의 상면을 덮을 수 있다. 제 1 층간 절연막(ILD1)은 예를 들어, 실리콘 산화막을 포함할 수 있다.
공통 소오스 영역(CSR)이 적층 구조체들(ST) 사이의 기판(100) 내에 배치될 수 있다. 공통 소오스 영역(CSR)은 제 2 방향(Y)으로 연장할 수 있다. 공통 소오스 영역(CSR)은 기판(100)과 다른 도전형을 가질 수 있다. 공통 소오스 콘택 구조체(CSP)가 적층 구조체들(ST) 사이의 기판(100) 상에 배치될 수 있다. 공통 소오스 콘택 구조체(CSP)는 제 1 층간 절연막(ILD1)을 관통할 수 있다. 공통 소오스 콘택 구조체(CSP)는 공통 소오스 영역(CSR)과 전기적으로 연결될 수 있다. 공통 소오스 콘택 구조체(CSP)는 스페이서(171) 및 공통 소오스 콘택 플러그(173)를 포함할 수 있다. 스페이서(171)는 공통 소오스 콘택 플러그(173)의 측벽을 감쌀 수 있다.
수평 절연막(PL)이 전하 저장 구조체(SL)와 셀 게이트 전극들(120b) 사이, 전하 저장 구조체(SL)와 제 1 및 제 2 스트링 선택 게이트 전극들(120b, 120c_1, 120c_2) 사이 및 접지 선택 게이트 전극(120a)과 반도체 기둥(SP) 사이에 배치되며, 게이트 전극들(120a, 120b, 120c_1, 120c_2)의 상하면들 상으로 연장할 수 있다. 수평 절연막(PL)은 최상층 절연 패턴(110)과 공통 소오스 콘택 구조체(CSP) 사이, 제 1 층간 절연막(ILD1)과 공통 소오스 콘택 구조체(CSP) 사이로 연장할 수 있다. 수평 절연막(PL)은 예를 들어, 실리콘 산화막(예를 들어, SiO2) 또는 고 유전막(예를 들어, 알루미늄 옥사이드(Al2O3), 하프늄옥사이드(HfO2))을 포함할 수 있다.
게이트 절연막(150)이 반도체 기둥(SP)과 접지 선택 게이트 전극(120a)의 측면을 덮는 수평 절연막(PL) 사이에 배치될 수 있다. 게이트 절연막(150)의 측벽들은 서로 반대방향으로 볼록한 곡면들을 가질 수 있다. 게이트 절연막(150)은 예를 들어, 열 산화막을 포함할 수 있다. 제 2 층간 절연막(ILD2)이 제 1 층간 절연막(ILD1) 상에 배치될 수 있다. 제 2 층간 절연막(ILD2)는 제 1 층간 절연막(ILD1)의 상면 및 공통 소오스 콘택 구조체(CSP)의 상면을 덮을 수 있다. 제 2 층간 절연막(ILD2)은 예를 들어, 실리콘 산화막을 포함할 수 있다.
셀 콘택 플러그들(CCP)이 패드들(P) 상에 배치될 수 있다. 셀 콘택 플러그들(CCP)은 제 1 및 제 2 층간 절연막들(ILD1, ILD2)을 관통하여 패드들(P)과 접촉할 수 있다. 셀 콘택 플러그들(CCP)은 수직 채널부들(VC)과 전기적으로 연결될 수 있다. 도 3을 참조하면, 셀 콘택 플러그들(CCP)은 제 2 방향(Y)으로 지그재그 형태로 배열될 수 있다. 셀 콘택 플러그들(CCP)은 제 1 내지 제 5 수직 구조체들(VS1, VS2, VS3, VS4, VS5)의 측벽들 내에 배치될 수 있다.
도 3을 함께 참조하면, 셀 콘택 플러그들(CCP)은 제 1 내지 제 5 수직 구조체들(VS1, VS2, VS3, VS4, VS5)의 중심부들 상에 배치되지 않을 수 있다. 예를 들어, 셀 콘택 플러그들(CCP)은 제 1 내지 제 5 수직 구조체들(VS1, VS2, VS3, VS4, VS5)의 측벽들 내에서 한쪽 방향으로 치우쳐 배치될 수 있다. 예를 들어, 제 1 및 제 2 수직 구조체들(VS1, VS2) 상에 배치되는 셀 콘택 플러그들(CCP)은 제 1 및 제 2 수직 구조체들(VS1, VS2)의 중심들로부터 제 2 방향(Y)으로 치우쳐 배치될 수 있다. 제 3 내지 제 5 수직 구조체들(VS3, VS4, VS5) 상에 배치되는 셀 콘택 플러그들(CCP)은 제 3, 제 4, 및 제 5 수직 구조체들(VS3, VS4, VS5)의 중심들로부터 제 2 방향(Y)에 반대 방향인 제 4 방향(Y')으로 치우쳐 배치될 수 있다. 셀 콘택 플러그들(CCP)은 금속 물질(예를 들어, 텅스텐, 구리, 알루미늄)을 포함할 수 있다.
도 3 및 도 4를 같이 참조하면, 제 1 내지 제 5 비트 라인들(BL1, BL2, BL3, BL4, BL5)이 제 2 층간 절연막(ILD2) 상에 배치될 수 있다. 제 1 내지 제 5 비트 라인들(BL1, BL2, BL3, BL4, BL5)은 적층 구조체들(ST) 및 공통 소오스 콘택 구조체들(CSP)을 가로지르며 제 1 방향(X)으로 연장할 수 있다. 일 예에 있어서, 평면적 관점에서, 제 2 방향(Y)으로 평행한 적층 구조체들(ST)의 측면들(SS)은 기판(100)의 상면에 대해 수직일 수 있다. 제 2 방향(Y)으로 평행한 적층 구조체들(ST)의 측면들(SS)은 공통 소오스 콘택 구조체들(CSP)과 접촉할 수 있다. 적층 구조체들(ST)의 측면들(SS)을 가로지르는 제 1 내지 제 5 비트 라인들(BL1, BL2, BL3, BL4, BL5)의 측벽들(SW)은 적층 구조체들(ST)의 측면들(SS)에 대해 제 1 각도(θ1)를 이룰 수 있다. 제 1 각도(θ1)는 예를 들어, 직각일 수 있다.
제 1 내지 제 5 비트 라인들(BL1, BL2, BL3, BL4, BL5)은 제 2 방향(Y)으로 순서대로 배열될 수 있다. 제 1 비트 라인들(BL1)은 제 1 스트링 선택 게이트 전극(120c_1)을 관통하는 제 4 수직 구조체들(VS4) 상에 배치된 셀 콘택 플러그들(CCP) 및 제 2 스트링 선택 게이트 전극(120c_2)을 관통하는 제 4 수직 구조체들(VS4) 상에 배치된 셀 콘택 플러그들(CCP)과 접촉할 수 있다. 다시 말해, 제 1 비트 라인들(BL1)은 제 1 및 제 2 스트링 선택 게이트 전극들(120c_1, 120c_2)을 관통하는 제 4 수직 구조체들(VS4)의 수직 채널부들(VC)과 전기적으로 연결될 수 있다. 제 2 비트 라인들(BL2)은 제 1 스트링 선택 게이트 전극(120c_1)을 관통하는 제 2 수직 구조체들(VS2) 상에 배치된 셀 콘택 플러그들(CCP) 및 제 2 스트링 선택 게이트 전극(120c_2)을 관통하는 제 2 수직 구조체들(VS2) 상에 배치된 셀 콘택 플러그들(CCP)과 접촉할 수 있다. 다시 말해, 제 2 비트 라인들(BL2)은 제 1 및 제 2 스트링 선택 게이트 전극(120c_1, 120c_2)을 관통하는 제 2 수직 구조체들(VS2)의 수직 채널부들(VC)과 전기적으로 연결될 수 있다.
제 3 비트 라인들(BL3)은 제 1 스트링 선택 게이트 전극(120c_1)을 관통하는 제 3 수직 구조체들(VS3) 상에 배치된 셀 콘택 플러그들(CCP) 및 제 2 스트링 선택 게이트 전극(120c_2)을 관통하는 제 3 수직 구조체들(VS3) 상에 배치된 셀 콘택 플러그들(CCP)과 접촉할 수 있다. 다시 말해, 제 3 비트 라인들(BL3)은 제 1 및 제 2 스트링 선택 게이트 전극들(120c_1, 120c_2)을 관통하는 제 3 수직 구조체들(VS3)의 수직 채널부들(VC)과 전기적으로 연결될 수 있다. 제 4 비트 라인들(BL4)은 제 1 스트링 선택 게이트 전극(120c_1)을 관통하는 제 5 수직 구조체(VS5) 상에 배치된 셀 콘택 플러그들(CCP) 및 제 2 스트링 선택 게이트 전극(120c_2)을 관통하는 제 5 수직 구조체들(VS5) 상에 배치된 셀 콘택 플러그들(CCP)과 접촉할 수 있다. 다시 말해, 제 4 비트 라인들(BL4)은 제 1 및 제 2 스트링 선택 게이트 전극(120c_1, 120c_2)을 관통하는 제 5 수직 구조체들(VS5)의 수직 채널부들(VC)과 전기적으로 연결될 수 있다. 제 5 비트 라인들(BL5)은 제 1 스트링 선택 게이트 전극(120c_1)을 관통하는 제 1 수직 구조체들(VS1) 상에 배치된 셀 콘택 플러그들(CCP) 및 제 2 스트링 선택 게이트 전극(120c_2)을 관통하는 제 1 수직 구조체들(VS1) 상에 배치된 셀 콘택 플러그들(CCP)과 접촉할 수 있다. 다시 말해, 제 5 비트 라인들(BL5)은 제 1 및 제 2 스트링 선택 게이트 전극(120c_1, 120c_2)을 관통하는 제 1 수직 구조체들(VS1)의 수직 채널부들(VC)과 전기적으로 연결될 수 있다.
본 발명의 실시예에 따르면, 제 3 수직 구조체들(VS3)은 제 1 및 제 5 수직 구조체들(VS1, VS5)과 일렬로 배치되지 않고, 제 3 수직 구조체들(VS3)의 중심들(G)은 제 1 및 제 5 수직 구조체들(VS1, VS5)의 중심들(G)을 지나는 제 1 참조선(RL1)에서 제 4 방향(Y')으로 이격되어 배치될 수 있다. 이에 따라, 인접하는 제 1 내지 제 5 비트 라인들(BL1, BL2, BL3, BL4, BL5)은 이들 사이에 전기적 쇼트 없이 제 1 스트링 선택 게이트 전극(120c_1)을 관통하는 각 제 1 내지 제 5 수직 구조체들(VS1, VS2, VS3, VS4, VS5)과 제 2 스트링 선택 게이트 전극(120c_2)을 관통하는 각 제 1 내지 제 5 수직 구조체들(VS1, VS2, VS3, VS4, VS5)이 서로 대응되도록 전기적으로 연결될 수 있다.
도 7은 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 것으로, 도 3의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 7을 참조하면, 수직 채널부들(VC) 및 전하 저장 구조체들(SL)은 기판(100)과 직접 접촉될 수 있다. 즉, 본 발명의 실시예에서는 도 4를 참조하여 설명한 반도체 기둥들(SP) 및 게이트 절연막들(150)이 생략될 수 있다.
도 8은 도 2의 A를 확대한 도면이다. 도 9는 도 8의 수직 구조체들 중의 일부를 확대한 평면도이다. 이하에서 설명되는 수직 구조체들(혹은, 제 1 내지 제 5 수직 구조체들)은 평면적 배열에 대하여 중점적으로 설명한다.
도 8 및 도 9를 참조하면, 제 1 수직 구조체(VS1)는 제 2 및 제 4 수직 구조체들(VS2, VS4)의 중심들(R)을 잇는 제 2 참조선(RL2)으로부터 제 2 방향(Y)으로 제 1 거리(L1)만큼 이격될 수 있다. 제 1 수직 구조체(VS1)는 제 2 참조선(RL2)으로부터 제 2 방향(Y)으로 제 2 거리(L2)만큼 이격될 수 있다. 제 5 수직 구조체(VS5)는 제 2 및 제 4 수직 구조체들(VS2, VS4)의 중심들(R)을 잇는 제 2 참조선(RL2)으로부터 제 2 방향(Y)으로 제 1 거리(L1)만큼 이격될 수 있다. 제 1 거리(L1)와 제 2 거리(L2)는 실질적으로 동일할 수 있다.
서로 인접하는 제 2 수직 구조체(VS2)와 제 3 수직 구조체(VS3) 사이의 제 1 최소거리(D1)는 서로 인접하는 제 2 수직 구조체(VS2)와 제 1 수직 구조체(VS1) 사이의 제 2 최소거리(D2) 보다 실질적으로 동일할 수 있다. 서로 인접하는 제 4 수직 구조체(VS4)와 제 3 수직 구조체(VS3) 사이의 제 3 최소거리(D3)는 서로 인접하는 제 4 수직 구조체(VS4)와 제 5 수직 구조체(VS5) 사이의 제 4 최소거리(D4)와 실질적으로 동일할 수 있다. 제 1 최소거리(D1)는 제 3 최소거리(D3)와 실질적으로 동일할 수 있고, 제 2 최소거리(D2)는 제 4 최소거리(D4)와 실질적으로 동일할 수 있다.
일 실시예에 있어서, 서로 인접하는 제 1 수직 구조체(VS1), 제 2 수직 구조체(VS2), 및 제 3 수직 구조체(VS3)는 삼각형 또는 역삼각형으로 배치될 수 있다. 구체적으로, 서로 인접하는 제 1 수직 구조체(VS1), 제 2 수직 구조체(VS2), 및 제 3 수직 구조체(VS3)는 이등병 삼각형 또는 역이등변 삼각형으로 배치될 수 있다. 서로 인접하는 제 3 수직 구조체(VS3), 제 4 수직 구조체(VS4), 및 제 5 수직 구조체(VS5)는 삼각형 또는 역삼각형으로 배치될 수 있다. 구체적으로, 서로 인접하는 제 3 수직 구조체(VS3), 제 4 수직 구조체(VS4), 및 제 5 수직 구조체(VS5)는 이등변 삼각형 또는 역이등변 삼각형으로 배치될 수 있다. 서로 인접하는 제 2 수직 구조체(VS2), 제 3 수직 구조체(VS3), 및 제 4 수직 구조체(VS4)는 삼각형 또는 역삼각형으로 배치될 수 있다. 구체적으로, 서로 인접하는 제 2 수직 구조체(VS2), 제 3 수직 구조체(VS3), 및 제 4 수직 구조체(VS4)는 이등변 삼각형 또는 역 이등변 삼각형으로 배치될 수 있다.
다시 도 8을 참조하면, 제 1 내지 제 5 비트 라인들(BL1, BL2, BL3, BL4, BL5)이 제 2 방향(Y)으로 차례로 배열될 수 있다. 제 1 비트 라인들(BL1)은 제 1 스트링 선택 게이트 전극(120c_1)을 관통하는 제 2 수직 구조체들(VS2) 상의 셀 콘택 플러그들(CCP) 및 제 2 스트링 선택 게이트 전극(120c_2)을 관통하는 제 5 수직 구조체들(VS5) 상의 셀 콘택 플러그들(CCP)과 접촉할 수 있다. 제 2 비트 라인들(BL2)은 제 1 스트링 선택 게이트 전극(120c_1)을 관통하는 제 4 수직 구조체들(VS4) 상의 셀 콘택 플러그들(CCP) 및 제 2 스트링 선택 게이트 전극(120c_2)을 관통하는 제 2 수직 구조체들(VS2) 상의 셀 콘택 플러그들(CCP)과 접촉할 수 있다.
제 3 비트 라인들(BL3)은 제 1 스트링 선택 게이트 전극(120c_1)을 관통하는 제 1 수직 구조체들(VS1) 상의 셀 콘택 플러그들(CCP) 및 제 2 스트링 선택 게이트 전극(120c_2)을 관통하는 제 4 수직 구조체들(VS4) 상의 셀 콘택 플러그들(CCP)과 접촉할 수 있다. 제 4 비트 라인들(BL4)은 제 1 스트링 선택 게이트 전극(120c_1)을 관통하는 제 3 수직 구조체들(VS3) 상의 셀 콘택 플러그들(CCP) 및 제 2 스트링 선택 게이트 전극(120c_2)을 관통하는 제 1 수직 구조체들(VS1) 상의 셀 콘택 플러그들(CCP)과 접촉할 수 있다. 제 5 비트 라인들(BL5)은 제 1 스트링 선택 게이트 전극(120c_1)을 관통하는 제 5 수직 구조체들(VS5) 상의 셀 콘택 플러그들(CCP) 및 제 2 스트링 선택 게이트 전극(120c_2)을 관통하는 제 3 수직 구조체들(VS3) 상의 셀 콘택 플러그들(CCP)과 접촉할 수 있다.
평면적 관점에서, 제 2 방향(Y)으로 평행한 적층 구조체들(ST)의 측면들(SS)은 기판(100)의 상면에 대해 수직일 수 있다. 적층 구조체들(ST)의 측면들(SS)을 가로지르는 제 1 내지 제 5 비트 라인들(BL1, BL2, BL3, BL4, BL5)의 측벽들(SW)은 적층 구조체들(ST)의 측면들(SS)에 대해 제 2 각도(θ2)를 이룰 수 있다. 제 2 각도(θ2)는 예를 들어, 예각 또는 둔각일 수 있다.
본 발명의 실시예에 따르면, 평면적 관점에서, 제 1 내지 제 5 비트 라인들(BL1, BL2, BL3, BL4, BL5)이 제 1 방향(X)에 대해 기울어져 배치할 수 있다. 이에 따라, 인접하는 제 1 내지 제 5 비트 라인들(BL1, BL2, BL3, BL4, BL5) 사이의 전기적 쇼트 없이 제 1 스트링 선택 게이트 전극(120c_1)을 관통하는 각 제 1 내지 제 5 수직 구조체들(VS1, VS2, VS3, VS4, VS5)과 제 2 스트링 선택 게이트 전극(120c_2)을 관통하는 각 제 1 내지 제 5 수직 구조체들(VS1, VS2, VS3, VS4, VS5)이 서로 대응하도록 전기적으로 연결될 수 있다.
도 10은 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 것으로, 도 3의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 10을 참조하면, 적층 구조체들(ST) 각각은 하부 적층 구조체(LST) 및 상부 적층 구조체(UST)를 포함할 수 있다. 상부 적층 구조체(UST)는 하부 적층 구조체(LST) 상에 배치될 수 있다. 일 예에 있어서, 접지 선택 게이트 전극(120a)은 하부 적층 구조체(LST)의 최하층 게이트 전극에 해당할 수 있고, 스트링 선택 게이트 전극들(120c_1, 120c_2)은 상부 적층 구조체(UST)의 최상층에 게이트 전극들에 해당할 수 있고, 게이트 전극들(120b)은 하부 적층 구조체(LST)의 최하층 게이트 전극과 상부 적층 구조체(UST)의 최상층 게이트 전극 사이에 위치하는 게이트 전극들에 해당할 수 있다.
수직 구조체들(VS)은 하부 적층 구조체(LST) 및 상부 적층 구조체(UST)를 관통할 수 있다. 수직 구조체들(VS) 각각은 하부 수직 구조체(LVS) 및 상부 수직 구조체(UVS)를 포함할 수 있다. 하부 수직 구조체(LVS)는 하부 적층 구조체(LST)를 관통할 수 있고, 상부 수직 구조체(UVS)는 상부 적층 구조체(UST)를 관통할 수 있다. 즉, 상부 수직 구조체(UVS)는 하부 수직 구조체(LVS) 상에 배치될 수 있다. 상부 수직 구조체(UVS)와 하부 수직 구조체(LVS)는 서로 전기적으로 연결될 수 있다.
하부 수직 구조체(LVS)는 수직 채널부(VC), 전하 저장 구조체(SL), 갭필막(130), 및 패드(P)를 포함할 수 있다. 상부 수직 구조체(UVS)는 수직 채널부(VC'), 전하 저장 구조체(SL'), 갭필막(130'), 및 패드(P')를 포함할 수 있다. 반도체 기둥(SP)은 하부 수직 구조체(LVS)와 기판(100) 사이에 배치되고 접지 선택 게이트 전극(120a)을 관통할 수 있다. 상부 수직 구조체(UVS)의 수직 채널부(VC)의 하부와 전하 저장 구조체(SL)의 하부는 하부 수직 구조체(LVS)의 패드(P)와 접촉할 수 있다. 상부 수직 구조체(UVS)의 하부는 하부 수직 구조체(LVS)의 패드(P) 내에 배치될 수 있다.
본 발명의 실시예에 있어서, 도면에 도시된 것과 같이 하부 수직 구조체(LVS)의 측벽 및 상부 수직 구조체(UVS)의 측벽은 기판(100)의 상면에 대해 수직일 수 있다. 본 발명의 다른 실시예에 있어서, 도면에 도시되지 않았으나, 하부 수직 구조체(LVS)의 측벽 및 상부 수직 구조체(UVS)의 측벽은 기판(100)의 상면에 대해 경사질 수 있다. 예를 들어, 하부 수직 구조체(LVS)의 하부 폭은 하부 수직 구조체(LVS)의 상부 폭보다 작을 수 있다. 상부 수직 구조체(UVS)의 하부 폭은 상부 수직 구조체(UVS)의 상부 폭보다 작을 수 있다. 하부 수직 구조체(LVS)의 상부 폭은 상부 수직 구조체(UVS)의 하부 폭보다 클 수 있다. 하부 수직 구조체(LVS)와 상부 수직 구조체(UVS)는 테이퍼 형태를 가질 수 있다.
도 11은 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 것으로, 도 3의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 11을 참조하면, 수직 구조체들(VS) 각각은 하부 수직 구조체부(LVSP) 및 상부 수직 구조체부(UVSP)를 포함할 수 있다. 하부 수직 구조체부(LVSP)는 하부 적층 구조체(LST)를 관통할 수 있고, 상부 수직 구조체부(UVSP)는 상부 적층 구조체(UST)를 관통할 수 있다. 하부 수직 구조체부(LVSP)와 상부 수직 구조체부(UVSP)는 일체형일 수 있다. 예를 들어, 하부 수직 구조체부(LVSP)의 수직 채널부(VC)와 상부 수직 구조체부(UVSP)의 수직 채널부(VC)는 일체형일 수 있고, 하부 수직 구조체부(LVSP)의 전하 저장 구조체(SL)와 상부 수직 구조체부(UVSP)의 전하 저장 구조체(SL)는 일체형일 수 있다. 하부 수직 구조체부(LVSP)의 갭필막(130)와 상부 수직 구조체부(UVSP)의 갭필막(130)은 일체형일 수 있다. 수직 구조체(VS)의 패드(P)는 상부 수직 구조체부(UVSP)의 상부에 배치될 수 있다. 본 발명의 실시예에 있어서, 도 10를 참조하여 설명한 반도체 기둥(SP)이 생략될 수 있다.
본 발명의 실시예에 있어서, 하부 수직 구조체부(LVSP)의 측벽은 기판(100)의 상면에 대해 경사질 수 있고, 상부 수직 구조체부(UVSP)의 측벽은 기판(100)의 상면에 대해 경사질 수 있다. 즉, 하부 수직 구조체부(LVSP)의 측벽 및 상부 수직 구조체부(UVSP)의 측벽은 어긋날(misaligned) 수 있다. 예를 들어, 하부 수직 구조체부(LVSP)의 하부 폭은 하부 수직 구조체부(LVSP)의 상부 폭보다 작을 수 있다. 상부 수직 구조체부(UVSP)의 하부 폭은 상부 수직 구조체부(UVSP)의 상부 폭보다 작을 수 있다. 하부 수직 구조체부(LVSP)의 상부 폭은 상부 수직 구조체부(UVSP)의 하부 폭보다 클 수 있다. 본 발명의 다른 실시예에 있어서, 하부 수직 구조체부(LVSP)의 측벽은 기판(100)의 상면에 대해 수직일 수 있고, 상부 수직 구조체부(UVSP)의 측벽은 기판(100)의 상면에 대해 수직일 수 있다.
도 12는 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 평면도이다. 도 13은 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 것으로, 도 12의 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다.
도 12 및 도 13을 참조하면, 적층 구조체(ST)는 제 1 적층 구조체(ST1) 및 제 2 적층 구조체(ST2)를 포함할 수 있다. 제 1 적층 구조체(ST1) 및 제 2 적층 구조체(ST2)는 제 1 방향(X)으로 서로 이격 배치될 수 있다. 제 1 및 제 2 적층 구조체들(ST1, ST2) 각각은 버퍼 절연막(101), 절연 패턴들(110), 및 게이트 전극들(120a, 120b, 120c_1, 120c_2)을 포함할 수 있다.
하부 기판(200)이 기판(100) 아래에 배치될 수 있다. 하부 기판(200)은 실리콘 기판, 실리콘-저머늄 기판, 저머늄 기판 또는 단결정 실리콘 기판에 성장된 단결정 에피택시얼층(epitaxial layer)일 수 있다. 소자 분리막(201)이 하부 기판(200) 내에 배치될 수 있다. 소자 분리막(201)은 절연 물질(예를 들어, 실리콘 산화막)을 포함할 수 있다. 소자 분리막(201)은 하부 기판(200)의 활성 영역들을 정의할 수 있다.
주변회로 구조체(PES)가 하부 기판(200)과 기판(100) 사이에 배치될 수 있다. 주변회로 구조체(PES)는 하부 층간 절연막(203), 트랜지스터들(TR), 비아들(215) 및 하부 배선들(217)을 포함할 수 있다. 하부 층간 절연막(203)은 하부 기판(200)과 기판(100) 사이에 배치될 수 있다. 하부 층간 절연막(203)은 예를 들어, 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다. 트랜지스터들(TR) 각각은 소오스/드레인 영역들(210), 주변회로 게이트 절연막(211), 및 주변회로 게이트 전극(213)을 포함할 수 있다. 주변회로 게이트 전극(213)은 하부 층간 절연막(203) 내에 배치될 수 있다. 주변회로 게이트 전극(213)은 하부 기판(200)의 각 활성 영역들 상에 배치될 수 있다. 주변회로 게이트 절연막(211)은 주변회로 게이트 전극(213) 및 하부 기판(200) 사이에 배치될 수 있다. 소오스/드레인 영역들(210)은 주변회로 게이트 전극(213) 양 옆의 하부 기판(200)의 각 활성 영역들 내에 배치될 수 있다. 하부 배선들(217)이 하부 층간 절연막(203) 내에 배치될 수 있다. 비아들(215)이 하부 배선들(217)과 소오스/드레인 영역들(210) 사이에 배치될 수 있고, 이들 사이를 전기적으로 연결할 수 있다.
관통 절연 패턴(TVS)이 제 1 및 제 2 적층 구조체들(ST1, ST2) 및 기판(100)을 관통할 수 있다. 관통 절연 패턴(TVS)는 기판(100)의 패드 영역(PR)에 인접하게 배치될 수 있다. 예를 들어, 관통 절연 패턴(TVS)는 패드 영역(PR)에 가장 인접하게 배치되는 수직 구조체들(VS)과 제 1 및 제 2 스트링 선택 게이트 전극들(120c_1, 120c_2)을 관통하는 콘택 플러그들(CP) 사이에 배치될 수 있다. 관통 절연 패턴(TVS)은 하부 층간 절연막(203)의 상면 상에 배치될 수 있다. 관통 절연 패턴(TVS)은 예를 들어, 실리콘 산화막을 포함할 수 있다.
주변회로 콘택 플러그들(PCP)이 관통 절연 패턴(TVS) 내에 배치될 수 있다. 예를 들어, 주변회로 콘택 플러그들(PCP)은 관통 절연 패턴(TVS), 제 1 층간 절연막(ILD1) 및 제 2 층간 절연막(ILD2)을 관통할 수 있다. 주변회로 콘택 플러그들(PCP)은 하부 배선들(217) 및 비아들(215)을 통해 트랜지스터들(TR)과 전기적으로 연결될 수 있다. 상부 배선들(180)이 제 2 층간 절연막(ILD2) 상에 배치될 수 있다. 상부 배선들(180)은 주변회로 콘택 플러그들(PCP)과 전기적으로 연결될 수 있다.
도 14는 본 발명의 일 실시예에 따른 반도체 메모리 소자를 나타낸 단면도이다. 설명의 간소화를 위하여 중복되는 구성에 대한 설명은 생략될 수 있다.
도 14를 참조하여, 게이트 전극들(120)은 분리 구조체(SES)에 의하여 제 1 방향(X)으로 분리될 수 있다. 최상층 게이트 전극(120)은 분리 구조체(SES)에 의하여 제 1 방향(X)으로 분리된 스트링 선택 라인(SSL)과 접지 선택 라인(GSL)을 포함할 수 있다. 게이트 전극들(120), 절연 패턴들(110) 및 버퍼 절연막(101)을 관통하는 복수의 채널홀들(CH)이 제공될 수 있다. 제 1 방향(X)으로 이격된 한 쌍의 채널홀들(CH)은 기판(100) 내에 형성된 리세스 영역(RR)을 통하여 연통될 수 있다. 즉, 스트링 선택 라인(SSL)을 관통하는 하나의 채널홀(CH)이 이와 인접하고 접지 선택 라인(GSL)을 관통하는 다른 하나의 채널홀(CH)과 연결될 수 있다. 채널홀들(CH) 내에 수직 구조체들(VP)이 제공될 수 있다.
수직 구조체들(VP)은 채널홀들(CH) 내에 차례로 제공된 전하 저장 구조체(SL) 및 수직 채널부(VC)을 포함할 수 있다. 스트링 선택 라인(SSL)을 관통하는 수직 구조체들(VP) 각각의 일단 상에 비트 라인(BL)과의 연결을 위한 제 1 콘택(20), 보조 배선(30), 및 제 2 콘택(40)이 차례로 제공될 수 있다. 접지 선택 라인(GSL)을 관통하는 수직 구조체들(VP) 각각의 타단은 제 1 콘택(20)을 통하여 공통 소스 라인(CSL)과 연결될 수 있다.
도 15a 내지 도 15c는 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 것으로, 도 3의 Ⅰ-Ⅰ'선 방향으로 자른 단면도들이다.
도 15a를 참조하면, 기판(100) 상에 몰드 구조체(MS)를 형성한다. 기판(100)은 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판 또는 단결정 실리콘 기판에 성장된 단결정 에피택시얼층(epitaxial layer)일 수 있다.
몰드 구조체(MS)는 기판(100) 상에 배치된 버퍼 절연막(101) 및 버퍼 절연막(101) 상에 교대로 그리고 반복적으로 적층된 희생막들(102) 및 절연막들(104)을 포함할 수 있다. 희생막들(102) 및 절연막들(104)은 서로 다른 식각 선택성을 갖는 물질을 포함할 수 있다. 예를 들어, 희생막들(102)은 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있고, 절연막들(104)은 실리콘 산화막을 포함할 수 있다.
최상층 희생막(102)과 최상층 절연막(104)을 패터닝하여 몰드 구조체(MS) 내에 분리 트렌치(105)를 형성할 수 있다. 분리 트렌치(105)는 하나의 최상층 희생막(102) 및 하나의 최상층 절연막(104) 각각을 제 1 방향(X)으로 분리시킬 수 있다. 분리 트렌치(105)는 이방성 식각 공정(예를 들어, 건식 식각 공정)을 수행하여 형성될 수 있다. 분리 트렌치(105) 내에 분리 패턴(SEP)이 형성될 수 있다. 분리 패턴(SEP)은 분리 트렌치(105) 내에 절연막을 형성하고, 절연막에 평탄화 공정을 수행하여 형성될 수 있다. 분리 패턴(SEP)은 제 1 방향(X)에 교차하는 제 2 방향(Y)으로 연장될 수 있다. 분리 패턴(SEP)은 예를 들어, 실리콘 산화막을 포함할 수 있다.
몰드 구조체(MS)를 식각하여 기판(100)을 노출시키는 채널홀들(CH)을 형성할 수 있다. 상세하게, 최상층 절연막(104) 상에 마스크 패턴(미도시)을 형성한 후, 마스크 패턴을 식각 마스크로 사용하여 몰드 구조체(MS)를 이방성 식각할 수 있다. 채널홀들(CH)은 이방성 식각에 의하여 기판(100)으로부터의 높이에 따라 같은 폭을 가질 수 있다. 이와 달리, 채널홀들(CH)은 이방성 식각에 의하여 기판(100)으로부터의 높이에 따라 다른 폭을 가질 수 있다. 즉, 채널홀들(CH)은 기판(100)에 대해 경사진 측벽을 가질 수 있다. 과식각에 의해 기판(100)의 상면이 리세스될 수 있다. 채널홀들(CH)은 평면적 관점에서, 원형, 타원형 또는 다각형일 수 있다.
반도체 기둥들(SP)이 채널홀들(CH) 내에 형성될 수 있다. 반도체 기둥들(SP)은 채널홀들(CH)에 노출된 기판(100)을 씨드로 사용하여, 선택적 에피텍시얼 성장(selective epitaxial growing)을 진행하여 기판(100)으로부터 성장하여 형성될 수 있다. 반도체 기둥들(SP)은 기판(100)과 동일한 방향성을 갖는 물질을 포함할 수 있으며, 예를 들어, 진성 반도체(intrinsic semiconductor) 또는 p형 도전형을 갖는 반도체일 수 있다.
채널홀들(CH)의 측벽들 상에 전하 저장 구조체들(SL)이 형성될 수 있다. 전하 저장 구조체들(SL)은 채널홀들(CH)의 측벽들을 덮고, 채널홀들(CH)에 노출된 기판(100)의 상면 일부를 덮을 수 있다. 상세하게, 전하 저장 구조체들(SL)을 형성하는 것은 채널홀들(CH)의 내벽을 차례로 덮는 제 1 절연막, 제 2 절연막 및 제 3 절연막을 형성하고, 기판(100)의 상면을 덮는 제 1 내지 제 3 절연막들의 일부분이 건식 식각 공정으로 제거되어, 기판(100)의 상면의 일부분을 노출시키는 것을 포함할 수 있다.
도 5와 같이 참조하면, 전하 저장 구조체들(SL) 각각은 채널홀들(CH)의 측벽 상에 차례로 형성된 블로킹 절연막(BKL), 전하 저장막(TRL), 및 터널 절연막(TL)을 포함할 수 있다. 블로킹 절연막(BKL)은 예를 들어, 실리콘 산화막 또는 고유전막(예를 들어, Al2O3, HfO2)일 수 있고, 전하 저장막(TRL)은 예를 들어, 실리콘 질화막일 수 있고, 터널 절연막(TL)은 예를 들어, 실리콘 산화질화막 또는 고 유전막(예를 들어, Al2O3, HfO2)일 수 있다.
전하 저장 구조체들(SL)이 형성된 채널홀들(CH) 내에 수직 채널부들(VC)이 형성될 수 있다. 수직 채널부들(VC)은 터널 절연막(TL)의 내벽 및 전하 저장 구조체(SL)에 의해 노출된 기판(100)의 상면을 컨포말하게 덮을 수 있다. 수직 채널부들(VC)은 예를 들어, 반도체 물질을 포함할 수 있다. 예를 들어, 수직 채널부들(VC)은 다결정 실리콘막, 유기 반도체막 및 탄소 나노 구조체들 중의 하나일 수 있다.
수직 채널부들(VC)로 둘러싸인 채널홀들(CH) 내에 갭필막들(130)이 형성될 수 있다. 갭필막들(130)은 채널홀들(CH)을 완전히 채울 수 있다. 갭필막들(130)은 에스오지(SOG) 기술을 이용하여 형성될 수 있다. 갭필막들(130)은 절연 물질을 포함할 수 있으며, 예를 들어, 실리콘 산화막 및 실리콘 질화막 중 어느 하나일 수 있다. 갭필막들(130)을 형성하기 전에, 수직 채널부(VC)에 수소 또는 중수소를 포함하는 가스 분위기에서 열처리하는 수소 어닐링 공정이 더 실시될 수 있다. 이 공정은 수직 채널부들(VC) 내에 존재하는 결정 결함들이 수소 어닐링 단계에 의해 치유될 수 있다.
수직 채널부들(VC), 전하 저장 구조체들(SL) 및 갭필막들(130)의 상부 부분들에 패드들(P)이 형성될 수 있다. 패드들(P)은 전하 저장 구조체들(SL), 수직 채널부들(VC) 및 갭필막들(130)의 상부 영역들을 식각하여 리세스 영역들을 형성한 후, 리세스 영역들 내에 도전 물질을 채워 형성될 수 있다. 다른 예로, 패드들(P)는 수직 채널부들(VC)의 상부 영역들에 수직 채널부들(VC)과 다른 도전형의 불순물을 도핑하여 형성될 수 있다.
도 15b를 참조하면, 몰드 구조체(MS)에 이방성 식각 공정을 수행하여 트렌치들(T)을 형성할 수 있다. 트렌치들(T)은 몰드 구조체(MS) 상에 몰드 구조체(MS)의 상면을 덮는 제 1 층간 절연막(ILD1)을 형성하고, 제 1 층간 절연막(ILD1)을 식각 마스크로 사용하여, 몰드 구조체(MS)를 기판(100)의 상부면이 노출될 때까지 이방성 식각하여 형성될 수 있다. 트렌치들(T)은 제 2 방향(Y)으로 연장되도록 형성될 수 있다. 이에 따라, 트렌치들(T)은 제 2 방향(Y)으로 연장된 라인 형태 또는 직사각형 형태로 형성될 수 있다. 트렌치들(T)이 형성됨에 따라, 기판(100) 상에서 제 1 방향(X)으로 이격되어 배치되는 복수 개의 적층 구조체들(ST)이 형성될 수 있다.
적층 구조체들(ST) 각각은 버퍼 절연막(101) 및 버퍼 절연막(101) 상에 차례로 그리고 교대로 적층된 희생 패턴들(SC) 및 절연 패턴들(110)을 포함할 수 있다. 적층 구조체들(ST)의 측벽들은 트렌치들(T)에 의해 노출될 수 있다.
도 15c를 참조하면, 트렌치들(T)에 노출된 희생 패턴들(SC)을 제거하여 제 3 방향(Z)으로 이격된 절연 패턴들(110) 사이에 리세스 영역들(RR)을 형성할 수 있다. 리세스 영역들(RR)은 습식 식각 및/또는 등방성 건식 식각 공정을 수행하여 희생 패턴들(SC)을 제거하여 형성될 수 있다. 희생 패턴들(SC)은 절연 패턴들(110)과 식각 선택성을 갖는 물질을 포함하기 때문에, 희생 패턴들(SC)이 제거될 때 절연 패턴들(110)이 제거되지 않을 수 있다. 또한, 희생 패턴들(SC)이 제거될 때 분리 패턴(SEP)이 제거되지 않을 수 있다. 예를 들면, 희생 패턴들(SC)이 실리콘 질화막이고, 절연 패턴들(110) 및 분리 패턴(SEP)이 실리콘 산화막인 경우, 식각 공정은 인산을 포함하는 식각액을 사용하여 수행될 수 있다.
리세스 영역들(RR)은 트렌치들(T)로부터 절연 패턴들(110) 사이로 수평적으로 연장될 수 있다. 리세스 영역들(RR)을 통해, 절연 패턴들(110)의 상면들 및 하면들, 및 전하 저장 구조체들(SL)의 외측벽들 일부가 노출될 수 있다. 게이트 절연막들(150)이 리세스 영역들(RR)에 노출된 반도체 기둥들(SP)의 측벽들 상에 형성될 수 있다. 게이트 절연막들(150)은 예를 들어, 열 산화막 또는 실리콘 산화막을 포함할 수 있다.
수평 절연막(PL)이 리세스 영역들(RR) 및 트렌치들(T)에 의해 노출된 막들의 표면들을 덮도록 형성될 수 있다. 구체적으로, 수평 절연막(PL)은 절연 패턴들(110)의 표면들, 리세스 영역들(RR)에 의해 노출된 전하 저장 구조체들(SL)의 외측벽 및 게이트 절연막들(150)의 측벽들을 컨포말하게 덮도록 형성될 수 있다. 수평 절연막(PL)은 스텝 커버리지가 좋은 증착 방법을 사용하여 형성될 수 있다. 예를 들어, 수평 절연막(PL)은 화학 기상 증착(CVD) 또는 원자층 증착(ALD)을 사용하여 형성될 수 있다. 수평 절연막(PL)은 실리콘 산화막(예를 들어, SiO2) 또는 고 유전막(예를 들어, Al2O3 알루미늄옥사이드(Al2O3), 하프늄옥사이드(HfO2))일 수 있다.
리세스 영역들(RR) 내에 도전 물질을 채워 게이트 전극들(120a, 120b, 120c_1, 120c_2)이 형성될 수 있다. 게이트 전극들(120a, 120b, 120c_1, 120c_2)을 형성하는 것은 리세스 영역들(RR)을 채우는 도전막(미도시)을 형성한 후, 트렌치들(T) 내에 형성된 도전막을 제거하는 식각 공정을 진행하여 리세스 영역들(RR) 내에만 국부적으로 도전막을 남기는 단계를 포함할 수 있다. 게이트 전극들(120a, 120b, 120c_1, 120c_2)을 형성한 후, 트렌치들(T)에 노출된 기판(100) 내에 공통 소오스 영역(CSR)을 형성할 수 있다. 공통 소오스 영역(CSR)은 이온 주입 공정을 통해 형성될 수 있다. 공통 소오스 영역(CSR)은 기판(100)과 다른 도전형을 가질 수 있다.
트렌치들(T) 내에 공통 소오스 콘택 구조체들(CSP)이 형성될 수 있다. 공통 소오스 콘택 구조체들(CSP)은 스페이서들(171) 및 공통 소오스 콘택 플러그들(173)을 포함할 수 있다. 스페이서들(171)은 트렌치들(T)의 측벽들을 덮을 수 있다. 공통 소오스 콘택 플러그들(173)은 스페이서들(171)로 둘러싸인 트렌치들(T) 내를 채울 수 있다. 스페이서들(171)은 절연 물질(실리콘 산화막, 또는 실리콘 질화막)을 채워 형성될 수 있다. 공통 소오스 콘택 플러그들(173)은 도전 물질(예를 들어, 텅스텐, 구리, 알루미늄) 및 금속 질화물(예를 들어, 티타늄 질화막, 탄탈륨 질화막) 중 적어도 하나를 포함할 수 있다.
다시 도 4를 참조하면, 제 2 층간 절연막(ILD2)이 제 1 층간 절연막(ILD1) 상에 형성될 수 있다. 제 2 층간 절연막(ILD2)은 제 1 층간 절연막(ILD1)의 상면 및 공통 소오스 콘택 구조체들(CSP)의 상면들을 덮을 수 있다. 셀 콘택 플러그들(CCP)이 제 1 및 제 2 층간 절연막들(ILD1, ILD2)을 관통하여 형성될 수 있다. 셀 콘택 플러그들(CCP)은 수직 구조체들(VS)의 패드들(P)과 직접 접촉할 수 있다. 제 1 내지 제 5 비트 라인들(BL1, BL2, BL3, BL4, BL5; 도 3 참조)이 제 2 층간 절연막(ILD2) 상에 형성될 수 있다. 제 1 내지 제 5 비트 라인들(BL1, BL2, BL3, BL4, BL5)은 제 1 방향(X)으로 연장하며 형성될 수 있고, 셀 콘택 플러그들(CCP)과 전기적으로 연결될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (10)
- 기판 상에 배치되고, 게이트 전극들을 포함하는 적층 구조체;
상기 적층 구조체를 관통하고, 제 1 방향으로 순서대로 지그재그 형태로 배열되는 제 1 수직 구조체, 제 2 수직 구조체, 제 3 수직 구조체, 및 제 4 수직 구조체; 및
상기 제 1 방향으로 연장하는 제 1 비트라인을 포함하되,
상기 제 1 비트라인은 상기 제 2 수직 구조체 및 상기 제 4 수직 구조체과 수직으로 중첩하되, 상기 제 2 및 제 4 수직 구조체들의 중심들은 상기 제 1 비트라인으로부터 동일한 거리로 이격되고,
상기 제 1 수직 구조체는 상기 제 1 비트라인으로부터 제 1 거리로 이격되고,
상기 제 3 수직 구조체는 상기 제 1 비트라인으로부터 제 2 거리로 이격되되,
상기 제 1 거리는 상기 제 2 거리보다 큰 3차원 반도체 메모리 소자.
- 제 1 항에 있어서,
상기 제 1 수직 구조체, 상기 제 2 수직 구조체, 및 상기 제 3 수직 구조체는 부등변 삼각형으로 배치되고,
상기 제 2 수직 구조체, 상기 제 3 수직 구조체, 및 상기 제 4 수직 구조체는 역 부등변 삼각형으로 배치되는 3차원 반도체 메모리 소자.
- 제 1 항에 있어서,
상기 제 1 수직 구조체 및 상기 제 2 수직 구조체 사이의 제 1 최소거리는 상기 제 2 수직 구조체 및 상기 제 3 수직 구조체 사이의 제 2 최소거리보다 크고,
상기 제 3 수직 구조체와 상기 제 4 수직 구조체 사이의 제 3 최소거리는 상기 제 2 최소거리와 동일한 3차원 반도체 메모리 소자. - 제 1 항에 있어서,
상기 제 1 비트라인으로부터 상기 제 1 거리로 이격된 제 5 수직 구조체를 더 포함하되,
상기 제 1 수직 구조체 및 상기 제 5 수직 구조체는 상기 제 3 수직 구조체를 사이에 두고 상기 제 1 방향으로 이격 배치되는 3차원 반도체 메모리 소자. - 제 1 항에 있어서,
상기 게이트 전극들은 상기 제 1 방향으로 이격 배치된 제 1 스트링 선택 게이트 전극 및 제 2 스트링 선택 게이트 전극을 포함하되,
상기 제 1 수직 구조체, 상기 제 2 수직 구조체, 및 상기 제 3 수직 구조체, 및 상기 제 4 수직 구조체는 상기 제 1 스트링 선택 게이트 전극 및 상기 제 2 스트링 선택 게이트 전극을 관통하는 3차원 반도체 메모리 소자. - 제 5 항에 있어서,
상기 제 1 스트링 선택 게이트 전극과 상기 제 2 스트링 선택 게이트 전극 사이에 배치되고, 상기 제 2 방향으로 연장하는 분리 패턴; 및
상기 분리 패턴 및 상기 적층 구조체를 관통하며, 상기 분리 패턴을 따라 배열하는 더미 수직 구조체들을 더 포함하는 3차원 반도체 메모리 소자. - 제 1 항에 있어서,
상기 적층 구조체 상에 배치되고, 상기 제 1 방향으로 연장하는 제 2 비트라인, 제 3 비트라인, 및 제 4 비트라인을 더 포함하되,
상기 제 1 비트라인은 상기 제 4 수직 구조체와 연결되고,
상기 제 2 비트라인은 상기 제 2 수직 구조체와 연결되고,
상기 제 3 비트라인은 상기 제 3 수직 구조체와 연결되고, 및
상기 제 4 비트라인은 상기 제 1 수직 구조체와 연결되는 3차원 반도체 메모리 소자. - 제 1 항에 있어서,
상기 적층 구조체는 복수 개로 제공되되,
상기 복수 개의 적층 구조체들은 상기 기판 상에서 상기 제 1 방향으로 이격 배치되고,
상기 3차원 반도체 메모리 소자는:
상기 제 1 방향으로 인접하는 한 쌍의 상기 적층 구조체들 및 상기 기판을 관통하는 관통 절연 패턴;
하부 기판;
상기 하부 기판과 상기 기판 사이에 배치되고 트랜지스터를 포함하는 주변회로 구조체; 및
상기 관통 절연 패턴을 관통하고 상기 트랜지스터와 연결하는 콘택 플러그를 더 포함하는 3차원 반도체 메모리 소자. - 기판 상에 배치되고 제 1 방향으로 이격된 제 1 스트링 선택 라인 및 제 2 스트링 선택 라인을 포함하는 적층 구조체;
상기 적층 구조체 및 각 상기 제 1 및 제 2 스트링 선택 라인들을 관통하고, 상기 제 1 방향으로 이격 배치된 제 1 수직 구조체들 및 제 2 수직 구조체들;
상기 적층 구조체 및 각 상기 제 1 및 제 2 스트링 선택 라인들을 관통하고, 상기 제 1 및 제 2 수직 구조체들의 중심들을 잇는 선으로부터 제 1 거리로 이격된 제 3 수직 구조체들; 및
상기 적층 구조체를 가로지르는 제 1 비트 라인을 포함하되,
상기 제 1 비트 라인은 상기 제 1 스트링 선택 라인을 관통하는 상기 제 3 수직 구조체와 상기 제 2 스트링 선택 라인을 관통하는 상기 제 2 수직 구조체를 연결하는 3차원 반도체 메모리 소자. - 제 9 항에 있어서,
상기 적층 구조체의 측면은 상기 기판의 상면에 대해 수직이고,
평면적 관점에서, 상기 적층 구조체의 상기 측면을 가로지르는 상기 제 1 비트 라인의 측벽들은 상기 적층 구조체의 상기 측면에 대해 예각 또는 둔각을 이루는 3차원 반도체 메모리 소자.
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| Date | Code | Title | Description |
|---|---|---|---|
| E902 | Notification of reason for refusal |