CN109360826B - 三维存储器 - Google Patents

Abstract

本发明提供了一种三维存储器，包括：位于衬底上沿第一方向延伸的一个或多个阵列共源极；以及位于所述一个或多个阵列共源极上的第一导电图案，包括：沿第二方向延伸的一个或多个连接线，电连接至少一个所述阵列共源极；沿所述第二方向延伸并且位于所述一个或多个连接线两侧的伪连接线；以及沿所述第二方向延伸并且位于所述伪连接线两侧的多个位线。本发明的三维存储器中的连接线的两侧均布置有伪连接线，降低了连接线与位线的短路风险。另外，由于连接线的两侧均布置有伪连接线，在使用自对准双重图形化等工艺来形成第一导电图案时，提供了工艺窗口保护。此外，连接线可以具有较大的宽度，降低了其电阻。

Description

三维存储器

技术领域

本发明主要涉及半导体领域，尤其涉及一种三维存储器。

背景技术

随着市场对存储密度要求的不断提高，二维存储器关键尺寸缩小已经到了规模量产技术上的极限，为了进一步提高存储容量、降低成本，提出了三维结构的存储器。

在三维存储器中包括与沟道结构中的沟道层电连接的位线以及与阵列共源极电连接的连接线。连接线用于将电流引入到阵列共源极中。一般而言，位线和连接线位于同一层，并且同时形成。为进一步提升存储密度，会在三维存储器核心区的单位面积上布置更多个沟道结构。相应地，核心区中的位线和连接线的密度会进一步增大，线与线之间的间隔变小。这就增加了位线与连接线之间的短路风险。

发明内容

本发明要解决的技术问题是提供一种三维存储器，其降低了位线与连接线之间的短路风险，提升了形成位线和连接线的工艺窗口。

为解决上述技术问题，本发明提供了一种三维存储器，包括：位于衬底上沿第一方向延伸的一个或多个阵列共源极；以及位于所述一个或多个阵列共源极上的第一导电图案，包括：沿第二方向延伸的一个或多个连接线，电连接至少一个所述阵列共源极；沿所述第二方向延伸并且位于所述一个或多个连接线两侧的伪连接线；以及沿所述第二方向延伸并且位于所述伪连接线两侧的多个位线。

在本发明的一实施例中，所述伪连接线与所述位线相邻。

在本发明的一实施例中，所述一个或多个连接线的至少一侧设有多个所述伪连接线。

在本发明的一实施例中，所述一个或多个连接线同时电连接所述多个阵列共源极中的至少二个。

在本发明的一实施例中，所述多个连接线中的至少二个互相连接。

在本发明的一实施例中，所述三维存储器还包括位于所述一个或多个阵列共源极和所述第一导电图案之间的第二导电图案，至少一个所述连接线通过所述第二导电图案电连接至至少一个所述阵列共源极。

在本发明的一实施例中，所述第二导电图案包括沿所述第二方向延伸的一个或多个第一导线，所述一个或多个第一导线电连接所述连接线。

在本发明的一实施例中，所述多个第一导线中的至少两个之间互相连接。

在本发明的一实施例中，至少一个所述第一导线电连接多个所述连接线。

在本发明的一实施例中，至少一个所述第一导线电连接相邻的两个所述连接线。

在本发明的一实施例中，所述第二导电图案包括沿所述第二方向延伸的一个或多个第二导线，电连接所述位线。

在本发明的一实施例中，至少一个所述第二导线还电连接沿所述第二方向相邻的两个沟道孔中的沟道层。

在本发明的一实施例中，所述第二导电图案包括沿所述第二方向延伸的一个或多个第三导线，电连接所述伪连接线。

在本发明的一实施例中，至少一个所述伪连接线连接多个所述第三导线。

在本发明的一实施例中，所述三维存储器还包括多个导电插塞，与所述第一导电图案和所述第二导电图案分别连接。

在本发明的一实施例中，所述三维存储器还包括多个导电接触块，与所述第一导线和所述阵列共源极分别连接。

在本发明的一实施例中，所述第一导电图案包括一个所述连接线，所述连接线的宽度大于所述伪连接线和/或所述位线的宽度。

在本发明的一实施例中，所述第一方向和所述第二方向相互垂直。

与现有技术相比，本发明具有以下优点：

本发明的三维存储器中的连接线的两侧均布置有伪连接线，降低了连接线与位线的短路风险。另外，由于连接线的两侧均布置有伪连接线，在使用自对准双重图形化(Self-aligned Double Patterning,SADP)等工艺来形成第一导电图案时，提供了工艺窗口保护。此外，连接线可以具有较大的宽度，降低了其电阻。

附图说明

图1是一种三维存储器的局部俯视图。

图2是图1所示的三维存储器沿A-A线的局部剖视图。

图3是图1所示的三维存储器沿B-B线的局部剖视图。

图4是图1所示的三维存储器沿C-C线的局部剖视图。

图5是图1所示的三维存储器沿D-D线的局部剖视图。

图6是本发明一些实施例的三维存储器的局部俯视图。

图7是图6所示的三维存储器沿A-A线的局部剖视图。

图8是图6所示的三维存储器沿B-B线的局部剖视图。

图9是图6所示的三维存储器沿C-C线的局部剖视图。

图10是图6所示的三维存储器沿D-D线的局部剖视图。

图11是本发明一些实施例的三维存储器的局部俯视图。

图12是图11所示的三维存储器沿A-A线的局部剖视图。

图13是图11所示的三维存储器沿B-B线的局部剖视图。

图14是图11所示的三维存储器沿C-C线的局部剖视图。

图15是图11所示的三维存储器沿D-D线的局部剖视图。

图16是本发明一些实施例的三维存储器的局部俯视图。

图17是图16所示的三维存储器沿A-A线的局部剖视图。

图18是图16所示的三维存储器沿B-B线的局部剖视图。

图19是图16所示的三维存储器沿C-C线的局部剖视图。

图20是图16所示的三维存储器沿D-D线的局部剖视图。

具体实施方式

为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。

如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。

在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。例如，如果翻转附图中的器件，则被描述为在其他元件或特征“下方”或“之下”或“下面”的元件的方向将改为在所述其他元件或特征的“上方”。因而，示例性的词语“下方”和“下面”能够包含上和下两个方向。器件也可能具有其他朝向(旋转90度或处于其他方向)，因此应相应地解释此处使用的空间关系描述词。此外，还将理解，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。

在本申请的上下文中，所描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。

图1是一种三维存储器100的局部俯视图。图2是图1所示的三维存储器100沿A-A线的局部剖视图。图3是图1所示的三维存储器100沿B-B线的局部剖视图。图4是图1所示的三维存储器100沿C-C线的局部剖视图。图5是图1所示的三维存储器100沿D-D线的局部剖视图。结合参考图1-5所示，三维存储器100可以包括核心区中的衬底100a和堆叠层100b。堆叠层100b可以包括沿与衬底100a垂直的方向交替层叠的栅极层和间隔层。堆叠层100b具有垂直于衬底100a并且沿第一方向D1延伸的第一阵列共源极111和第二阵列共源极112。堆叠层100b还具有垂直于衬底100a的沟道孔170，其内沿沟道孔170从外向内的方向依次设置有存储器层和沟道层。在此，存储器层可以包括电荷阻挡层、电荷俘获层和隧穿层。堆叠层100b的上部还具有沿第一方向D1延伸的顶部选择栅极160。顶部选择栅极160位于第一阵列共源极111和第二阵列共源极112之间。

三维存储器100还可以包括位于堆叠层100b上方的第一导电图案120和第二导电图案130。第二导电图案130位于第一导电图案120和堆叠层100b之间。

第一导电图案120根据其功能的不同可以分为阵列共源节连接区120a和位线区120b。阵列共源极连接区120a位于两个位线区120b之间。阵列共源极连接区120a包括与第一阵列共源极111和/或第二阵列共源极112电连接的多个连接线121，以及未与第一阵列共源极111和第二阵列共源极112电连接的伪连接线122。位线区120b包括多个位线123。连接线121、伪连接线122和位线123均沿第二方向D2延伸。

第二导电图案130包括与连接线121电连接的第一导线131、与位线123电连接的第二导线132和与伪连接线电连接的第三导线133。

连接线121、伪连接线122和位线123通过导电插塞140分别与第一导线131、第三导线133和第二导线132分别连接。第一导线131通过导电接触块150与第一阵列共源极111和第二阵列共源极112分别连接。

由图1-4可知，三维存储器100的阵列共源极连接区120a中只在一边具有伪连接线122，另一边的连接线121直接与位线123相邻。随着位线123和连接线121的密度进一步增大，位线123与连接线121之间的间隔变小，位线123与连接线123的短路风险随之增加。另外，随着位线123、连接线121密度的增大，在使用自对准双重图形化(Self-aligned DoublePatterning,SADP)等工艺来形成第一导电图案120时，工艺裕度相应变小。

本发明的实施例描述能够降低位线与连接线之间的短路风险的三维存储器，提升工艺窗口。

图6是本发明一些实施例的三维存储器200的局部俯视图。图7是图6所示的三维存储器200沿A-A线的局部剖视图。图8是图6所示的三维存储器200沿B-B线的局部剖视图。图9是图6所示的三维存储器200沿C-C线的局部剖视图。图10是图6所示的三维存储器200沿D-D线的局部剖视图。结合参考图6-10所示，三维存储器200可以包括核心区中的衬底200a和堆叠层200b。堆叠层200b可以包括沿与衬底200a垂直的方向交替层叠的栅极层和间隔层。堆叠层200b具有垂直于衬底200a并且沿第一方向D1延伸的第一阵列共源极211和第二阵列共源极212。第一阵列共源极211和第二阵列共源极212位于衬底200a上，并贯穿堆叠层200b。第一阵列共源极211和第二阵列共源极212的上表面可以与堆叠层200b的上表面基本共面。堆叠层200b还具有垂直于衬底200a的沟道孔270，其内沿沟道孔270从外向内的方向依次设置有存储器层和沟道层。在此，存储器层可以包括电荷阻挡层、电荷俘获层和隧穿层。堆叠层200b的上部还具有沿第一方向D1延伸的顶部选择栅极260。顶部选择栅极260位于第一阵列共源极211和第二阵列共源极212之间。

三维存储器200还可以包括位于第一阵列共源极211和第二阵列共源极212上的第一导电图案220。也就是说，第一导电图案220位于堆叠层200b的上方。

第一导电图案220根据其功能的不同可以分为阵列共源节连接区220a和位线区220b。阵列共源极连接区220a位于两个位线区220b之间。阵列共源极连接区220a包括与第一阵列共源极211和/或第二阵列共源极212电连接的多个连接线221，以及未与第一阵列共源极211和第二阵列共源极212电连接的多个伪连接线222。位线区220b包括多个位线223。连接线221、伪连接线222和位线223均沿第二方向D2延伸。在一些实施例中，第一方向D1和第二方向D2互相垂直。

结合参考图6-9所示，多个伪连接线222位于多个连接线221的两侧，多个位线223位于多个伪连接线222的两侧。也就是说，伪连接线222位于连接线221和位线223之间，伪连接线222与位线223相邻布置。

虽然在图6-9所示出的三维存储器200中多个连接线221的两侧分别布置有一个伪连接线222，但可以理解，多个连接线221两侧中的至少一侧可以设有多个伪连接线222。例如，在多个连接线221的一侧设有两个伪连接线222，另一侧设有一个伪连接线222。多个连接线221两侧分别具有的伪连接线222的个数可以相同也可以不同。

在一些实施例中，多个连接线221中的部分连接线221同时电连接第一阵列共源极211和第二阵列共源极212，以同时为第一阵列共源极211和第二阵列共源极212提供电流。

在一些实施例中，连接线221可以通过导电接触块250电连接至第一阵列共源极211和/或第二阵列共源极212。在一些实施例中，连接线221可以通过导电插塞240电连接至第一阵列共源极211和/或第二阵列共源极212。可以理解，连接线221还可以通过其它方式电连接至第一阵列共源极211和/或第二阵列共源极212，本发明对此并不加以限制。

在一些实施例中，多个连接线221中的至少二个连接线221是互相电连接的。如图6所示，从左往右数，第二个连接线221、第四个连接线221和第六个连接线221之间是互相连接的。在图7-9中，通过在连接线221外加框的方式，将这些互相连接的连接线221表示出来。

需要说明的是，虽然在图6-10中仅示出了第一阵列共源极211和第二阵列共源极212两个阵列共源极，但可以理解，三维存储器200可以包括一个或更多个阵列共源极。对于三维存储器200仅包括一个阵列共源极的实施例，连接线221电连接至该阵列共源极。对于三维存储器200包括多个阵列共源极的实施例，多个连接线221中的一个连接线221可以与多个阵列共源极中的一个电连接，也可以同时与多个阵列共源极中的至少二个电连接。

本实施例的三维存储器200中的多个连接线221的两侧均布置有伪连接线222，降低了连接线221与位线223的短路风险。另外，由于多个连接线221的两侧均布置有伪连接线222，在使用自对准双重图形化(Self-aligned Double Patterning,SADP)等工艺来形成第一导电图案220时，提供了工艺窗口保护。

图11是本发明一些实施例的三维存储器300的局部俯视图。图12是图11所示的三维存储器300沿A-A线的局部剖视图。图13是图11所示的三维存储器300沿B-B线的局部剖视图。图14是图11所示的三维存储器300沿C-C线的局部剖视图。图15是图11所示的三维存储器300沿D-D线的局部剖视图。结合参考图11-15所示，三维存储器300可以包括核心区中的衬底300a和堆叠层300b。堆叠层300b可以包括沿与衬底300a垂直的方向交替层叠的栅极层和间隔层。堆叠层300b具有垂直于衬底300a并且沿第一方向D1延伸的第一阵列共源极311和第二阵列共源极312。第一阵列共源极311和第二阵列共源极312位于衬底300a上，并贯穿堆叠层300b。第一阵列共源极311和第二阵列共源极312的上表面可以与堆叠层300b的上表面基本共面。堆叠层300b还具有垂直于衬底300a的沟道孔370，其内沿沟道孔370从外向内的方向依次设置有存储器层和沟道层。在此，存储器层可以包括电荷阻挡层、电荷俘获层和隧穿层。堆叠层300b的上部还具有沿第一方向D1延伸的顶部选择栅极360。顶部选择栅极360位于第一阵列共源极311和第二阵列共源极312之间。

三维存储器300还可以包括位于堆叠层300b上的第一导电图案320和第二导电图案330。第二导电图案330位于第一导电图案320和堆叠层300b之间。也就是说，第二导电图案330位于第一阵列共源极311和第二阵列共源极312上，第一导电图案320位于第二导电图案330上。

第一导电图案320根据其功能的不同可以分为阵列共源节连接区320a和位线区320b。阵列共源极连接区320a位于两个位线区320b之间。阵列共源极连接区320a包括与第一阵列共源极311和/或第二阵列共源极312电连接的多个连接线321，以及未与第一阵列共源极311和第二阵列共源极312电连接的多个伪连接线322。位线区320b包括多个位线323。连接线321、伪连接线322和位线323均沿第二方向D2延伸。在一些实施例中，第一方向D1和第二方向D2互相垂直。

结合参考图11-14所示，多个伪连接线322位于多个连接线321的两侧，多个位线323位于多个伪连接线322的两侧。也就是说，伪连接线322位于连接线321和位线323之间，伪连接线322与位线323相邻布置。

在一些实施例中，多个连接线321中的至少二个连接线321是互相电连接的。如图11所示，从左往右数，第二个连接线321、第四个连接线321和第六个连接线321之间是互相连接的。在图12-14中，通过在连接线321外加框的方式，将这些互相连接的连接线321表示出来。

连接线321可以通过第二导电图案330电连接至第一阵列共源极311和/或第二阵列共源极312。具体来说，第二导电图案330包括与连接线321电连接的一个或多个第一导线331。第一导线331可以沿第二方向D2延伸。

在一些实施例中，多个第一导线331中的部分第一导线331之间互相连接。如图11所示，从左往右数，第二个第一导线331和第二个第一导线331之间是互相连接的。在图12-14中，通过在第一导线331外加框的方式，将这些互相连接的第一导线331表示出来。

在一些实施例中，一个第一导线331电连接至多个连接线321。也就是说，多个连接线321可以连接到同一个第一导线331。例如，一个第一导线331电连接相邻的两个连接线321。如图11所示，从左往右数，第二个连接线321和第三个连接线321电连接到同一个第一导线331，第四个连接线321和第五个连接线321电连接到同一个第一导线331。

在一些实施例中，多个连接线321通过多个导电插塞340分别连接至多个第一导线331。也就是说，每一个导电插塞340分别连接一个连接线321和一个第一导线331。可以理解，一个导电插塞340还可以连接多个连接线321，本发明对此并不加以限制。同样地，一个导电插塞340可以连接多个第一导线331。

在一些实施例中，第一导线331可以通过导电接触块350连接至第一阵列共源极311和/或第二阵列共源极312。也就是说，一个或多个导电接触块350与第一导线331和第一阵列共源极311分别连接，和/或一个或多个导电接触块350与第一导线331和第二阵列共源极312分别连接。

在一些实施例中，第二导电图案330可以包括与位线323连接的一个或多个第二导线332。第二导线332可以沿第二方向D2延伸。在一些实施例中，第二导线332还可以电连接沟道孔370中的沟道层。例如，一个第二导线332可以电连接沿第二方向D2相邻的两个沟道孔中的沟道层。

在一些实施例中，多个位线323通过多个导电插塞340分别连接至多个第二导线332。也就是说，每一个导电插塞340分别连接一个位线323和一个第二导线332。可以理解，一个导电插塞340还可以连接多个位线323，本发明对此并不加以限制。同样地，一个导电插塞340可以连接多个第二导线332。

在一些实施例中，第二导电图案330可以包括与伪连接线322电连接的一个或多个第三导线333。在一些实施例中，一个伪连接线322可以电连接多个第三导线333。在一些实施例中，一个第三导线333可以电连接多个伪连接线322。在一些实施例中，伪连接线322可以通过导电插塞340连接至第三导线333。也就是说，导电插塞340分别连接伪连接线322和第三导线333。

虽然在图11-14所示出的三维存储器300中多个连接线321的两侧分别布置有一个伪连接线322，但可以理解，多个连接线321两侧中的至少一侧可以设有多个伪连接线322。例如，在多个连接线321的一侧设有两个伪连接线322，另一侧设有一个伪连接线322。多个连接线321两侧分别具有的伪连接线322的个数可以相同也可以不同。

在一些实施例中，多个连接线321中的部分连接线321同时电连接第一阵列共源极311和第二阵列共源极312，以同时为第一阵列共源极311和第二阵列共源极312提供电流。

需要说明的是，虽然在图11-15中仅示出了第一阵列共源极311和第二阵列共源极312两个阵列共源极，但可以理解，三维存储器300可以包括一个或更多个阵列共源极。对于三维存储器300仅包括一个阵列共源极的实施例，连接线321电连接至该阵列共源极。对于三维存储器300包括多个阵列共源极的实施例，多个连接线321中的一个连接线321可以与多个阵列共源极中的一个电连接，也可以同时与多个阵列共源极中的至少二个电连接。

本实施例的三维存储器300中的多个连接线321的两侧均布置有伪连接线322，降低了连接线321与位线323的短路风险。另外，由于多个连接线321的两侧均布置有伪连接线322，在使用自对准双重图形化(Self-aligned Double Patterning,SADP)等工艺来形成第一导电图案320时，提供了工艺窗口保护。

图16是本发明一些实施例的三维存储器400的局部俯视图。图17是图16所示的三维存储器400沿A-A线的局部剖视图。图18是图16所示的三维存储器400沿B-B线的局部剖视图。图19是图16所示的三维存储器400沿C-C线的局部剖视图。图20是图16所示的三维存储器400沿D-D线的局部剖视图。结合参考图16-20所示，三维存储器400可以包括核心区中的衬底400a和堆叠层400b。堆叠层400b可以包括沿与衬底400a垂直的方向交替层叠的栅极层和间隔层。堆叠层400b具有垂直于衬底400a并且沿第一方向D1延伸的第一阵列共源极411和第二阵列共源极412。第一阵列共源极411和第二阵列共源极412位于衬底400a上，并贯穿堆叠层400b。第一阵列共源极411和第二阵列共源极412的上表面可以与堆叠层400b的上表面基本共面。堆叠层400b还具有垂直于衬底400a的沟道孔470，其内沿沟道孔470从外向内的方向依次设置有存储器层和沟道层。在此，存储器层可以包括电荷阻挡层、电荷俘获层和隧穿层。堆叠层400b的上部还具有沿第一方向D1延伸的顶部选择栅极460。顶部选择栅极460位于第一阵列共源极411和第二阵列共源极412之间。

三维存储器400还可以包括位于堆叠层400b上的第一导电图案420和第二导电图案430。第二导电图案430位于第一导电图案420和堆叠层400b之间。也就是说，第二导电图案430位于第一阵列共源极411和第二阵列共源极412上，第一导电图案420位于第二导电图案430上。

第一导电图案420根据其功能的不同可以分为阵列共源节连接区420a和位线区420b。阵列共源极连接区420a位于两个位线区420b之间。阵列共源极连接区420a包括与第一阵列共源极411和/或第二阵列共源极412电连接的一个连接线421，以及未与第一阵列共源极411和第二阵列共源极412电连接的多个伪连接线422。位线区420b包括多个位线423。在一些实施例中，连接线421的宽度大于伪连接线422和/或位线423的宽度。连接线421、伪连接线422和位线423均沿第二方向D2延伸。在一些实施例中，第一方向D1和第二方向D2互相垂直。

结合参考图16-20所示，多个伪连接线422位于连接线421的两侧，多个位线423位于多个伪连接线422的两侧。也就是说，伪连接线422位于连接线421和位线423之间，伪连接线422与位线423相邻布置。

连接线421可以通过第二导电图案430电连接至第一阵列共源极411和/或第二阵列共源极412。具体来说，第二导电图案430包括与连接线421电连接的一个或多个第一导线431。第一导线431可以沿第二方向D2延伸。

在一些实施例中，多个第一导线431中的部分第一导线431之间互相连接。如图16所示，从左往右数，第二个第一导线431和第二个第一导线431之间是互相连接的。在图17-19中，通过在第一导线431外加框的方式，将这些互相连接的第一导线431表示出来。

连接线421可以与多个第一导线431连接，也可以与一个第一导线431连接。在一些实施例中，连接线421通过多个导电插塞440分别连接至多个第一导线431。也就是说，每一个导电插塞440分别连接连接线421和一个第一导线431。可以理解，一个导电插塞440可以连接多个第一导线431。

在一些实施例中，第一导线431可以通过导电接触块450连接至第一阵列共源极411和/或第二阵列共源极412。也就是说，一个或多个导电接触块450与第一导线431和第一阵列共源极411分别连接，和/或一个或多个导电接触块450与第一导线431和第二阵列共源极412分别连接。

在一些实施例中，第二导电图案430可以包括与位线423连接的一个或多个第二导线432。第二导线432可以沿第二方向D2延伸。在一些实施例中，第二导线432还可以电连接沟道孔470中的沟道层。例如，一个第二导线432可以电连接沿第二方向D2相邻的两个沟道孔中的沟道层。

在一些实施例中，多个位线423通过多个导电插塞440分别连接至多个第二导线432。也就是说，每一个导电插塞440分别连接一个位线323和一个第二导线432。可以理解，一个导电插塞440还可以连接多个位线423，本发明对此并不加以限制。同样地，一个导电插塞440可以连接多个第二导线432。

在一些实施例中，第二导电图案430可以包括与伪连接线422电连接的一个或多个第三导线433。在一些实施例中，一个伪连接线422可以电连接多个第三导线433。在一些实施例中，一个第三导线433可以电连接多个伪连接线422。在一些实施例中，伪连接线422可以通过导电插塞440连接至第三导线433。也就是说，导电插塞440分别连接伪连接线422和第三导线433。

虽然在图16-19所示出的三维存储器400中连接线421的两侧分别布置有一个伪连接线422，但可以理解，连接线421两侧中的至少一侧可以设有多个伪连接线422。例如，在连接线421的一侧设有两个伪连接线422，另一侧设有一个伪连接线422。连接线421两侧分别具有的伪连接线422的个数可以相同也可以不同。

在一些实施例中，连接线421可以同时电连接第一阵列共源极411和第二阵列共源极412，以同时为第一阵列共源极411和第二阵列共源极412提供电流。

需要说明的是，虽然在图16-20中仅示出了第一阵列共源极411和第二阵列共源极412两个阵列共源极，但可以理解，三维存储器400可以包括一个或更多个阵列共源极。对于三维存储器400仅包括一个阵列共源极的实施例，连接线421电连接至该阵列共源极。对于三维存储器400包括多个阵列共源极的实施例，连接线421可以与多个阵列共源极中的一个电连接，也可以同时与多个阵列共源极中的至少二个电连接。

本实施例的三维存储器400中的连接线421的两侧均布置有伪连接线422，降低了连接线421与位线423的短路风险。另外，由于连接线421的两侧均布置有伪连接线422，在使用自对准双重图形化(Self-aligned Double Patterning,SADP)等工艺来形成第一导电图案420时，提供了工艺窗口保护。

与图11-15所示出的三维存储器300相比，三维存储器400的第一导电图案420中的连接线421的宽度大于多个连接线321的宽度总和，连接线421具有较低的电阻。

三维存储器件的其他细节，例如字线连接区、周边互连等，并非本发明的重点，在此不再展开描述。

在本发明的上下文中，三维存储器件可以是3D闪存，例如3D NAND闪存。

本申请使用了特定词语来描述本申请的实施例。如“一个实施例”、“一实施例”、和/或“一些实施例”意指与本申请至少一个实施例相关的某一特征、结构或特点。因此，应强调并注意的是，本说明书中在不同位置两次或多次提及的“一实施例”或“一个实施例”或“一替代性实施例”并不一定是指同一实施例。此外，本申请的一个或多个实施例中的某些特征、结构或特点可以进行适当的组合。

虽然本发明已参照当前的具体实施例来描述，但是本技术领域中的普通技术人员应当认识到，以上的实施例仅是用来说明本发明，在没有脱离本发明精神的情况下还可作出各种等效的变化或替换，因此，只要在本发明的实质精神范围内对上述实施例的变化、变型都将落在本申请的权利要求书的范围内。

Claims (18)

1.一种三维存储器，包括：

位于衬底上沿第一方向延伸的一个或多个阵列共源极；以及

位于所述一个或多个阵列共源极上的第一导电图案，包括：

沿第二方向延伸的一个或多个连接线，电连接至少一个所述阵列共源极；

沿所述第二方向延伸并且位于所述一个或多个连接线两侧的伪连接线；以及

沿所述第二方向延伸并且位于所述伪连接线远离所述一个或多个连接线方向的两侧的多个位线。

2.根据权利要求1所述的三维存储器，其特征在于，所述伪连接线与所述位线相邻。

3.根据权利要求1所述的三维存储器，其特征在于，所述一个或多个连接线的至少一侧设有多个所述伪连接线。

4.根据权利要求1所述的三维存储器，其特征在于，所述一个或多个连接线同时电连接所述多个阵列共源极中的至少二个。

5.根据权利要求1所述的三维存储器，其特征在于，所述多个连接线中的至少二个互相连接。

6.根据权利要求1所述的三维存储器，其特征在于，所述三维存储器还包括位于所述一个或多个阵列共源极和所述第一导电图案之间的第二导电图案，至少一个所述连接线通过所述第二导电图案电连接至至少一个所述阵列共源极。

7.根据权利要求6所述的三维存储器，其特征在于，所述第二导电图案包括沿所述第二方向延伸的一个或多个第一导线，所述一个或多个第一导线电连接所述连接线。

8.根据权利要求7所述的三维存储器，其特征在于，所述多个第一导线中的至少两个之间互相连接。

9.根据权利要求7所述的三维存储器，其特征在于，至少一个所述第一导线电连接多个所述连接线。

10.根据权利要求9所述的三维存储器，其特征在于，至少一个所述第一导线电连接相邻的两个所述连接线。

11.根据权利要求6所述的三维存储器，其特征在于，所述第二导电图案包括沿所述第二方向延伸的一个或多个第二导线，电连接所述位线。

12.根据权利要求11所述的三维存储器，其特征在于，至少一个所述第二导线还电连接沿所述第二方向相邻的两个沟道孔中的沟道层。

13.根据权利要求6所述的三维存储器，其特征在于，所述第二导电图案包括沿所述第二方向延伸的一个或多个第三导线，电连接所述伪连接线。

14.根据权利要求13所述的三维存储器，其特征在于，至少一个所述伪连接线连接多个所述第三导线。

15.根据权利要求6所述的三维存储器，其特征在于，所述三维存储器还包括多个导电插塞，与所述第一导电图案和所述第二导电图案分别连接。

16.根据权利要求7所述的三维存储器，其特征在于，所述三维存储器还包括多个导电接触块，与所述第一导线和所述阵列共源极分别连接。

17.根据权利要求1所述的三维存储器，其特征在于，所述第一导电图案包括一个所述连接线，所述连接线的宽度大于所述伪连接线和/或所述位线的宽度。

18.根据权利要求1所述的三维存储器，其特征在于，所述第一方向和所述第二方向相互垂直。

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