JP2019029655A - ３次元半導体メモリ装置及びその製造方法 - Google Patents

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Abstract

【課題】 集積度がより向上された３次元半導体メモリ装置及びその製造方法を提供する。【解決手段】 ３次元半導体メモリ装置は、周辺回路領域及びセルアレイ領域を含む基板、前記周辺回路領域の前記基板上に配置された周辺ゲートスタック、及び前記セルアレイ領域の前記基板上に配置された電極構造体を含み、前記電極構造体は、下部電極、前記下部電極上の下部絶縁膜、及び前記下部絶縁膜上に垂直方向に交互に積層された上部電極及び上部絶縁膜を含み、前記下部絶縁膜は、前記セルアレイ領域から前記周辺回路領域に延長されて前記周辺ゲートスタックを覆い、前記下部絶縁膜は、順に積層された第１下部絶縁膜及び第２下部絶縁膜を含み、前記第２下部絶縁膜は前記第１下部絶縁膜と異なる絶縁物質を含むことができる。【選択図】 図４Ａ

Description

本発明は３次元半導体メモリ装置に係り、より詳細には集積度及び信頼性がより向上された３次元半導体メモリ装置及びその製造方法に係る。
消費者が要求する優れた性能及び低廉な価額を充足させるために半導体装置の集積度を増加させることが要求されている。半導体装置の場合、その集積度は製品の価額を決定する重要な要因であるので、特に増加された集積度が要求されている。２次元又は平面的な半導体装置の場合、その集積度は単位メモリセルが占有する面積によって主に決定されるので、微細パターン形成技術の水準に大きく影響を受ける。しかし、パターンの微細化のためには超高価の装備を必要とするので、２次元半導体装置の集積度は増加しているが、相変わらず制限的である。したがって、３次元的に配列されるメモリセルを具備する３次元半導体メモリ装置が提案されている。
米国特許第８，０４８，７９８号公報 米国特許第８，７３５，９６７号公報 米国特許第９，２０２，５７０号公報 米国特許第９，２９９，７１６号公報 米国特許第９，４３１，４１８号公報 米国特許出願公開第２０１６／０２９３６２５号明細書 米国特許出願公開第２０１６／０３４３７２５号明細書
本発明が解決しようとする課題は集積度がより向上された３次元半導体メモリ装置を提供することにある。
本願発明が解決しようとする課題は生産性をより向上させることができる３次元半導体メモリ装置の製造方法を提供することにある。
本発明が解決しようとする課題は以上のように言及された課題に制限されず、言及されない他の課題は下の記載から当業者に明確に理解されるべきである。
前記解決しようとする課題を達成するために本発明の実施形態に係る３次元半導体メモリ装置は、周辺回路領域及びセルアレイ領域を含む基板、前記周辺回路領域の前記基板上に配置された周辺ゲートスタック、及び前記セルアレイ領域の前記基板上に配置された電極構造体を含み、前記電極構造体は、下部電極、前記下部電極上の下部絶縁膜、及び前記下部絶縁膜上に垂直方向に交互に積層された上部電極及び上部絶縁膜を含み、前記下部絶縁膜は、前記セルアレイ領域から前記周辺回路領域に延長されて前記周辺ゲートスタックを覆い、前記下部絶縁膜は、順に積層された第１下部絶縁膜及び第２下部絶縁膜を含み、前記第２下部絶縁膜は、前記第１下部絶縁膜と異なる絶縁物質を含むことができる。
本発明の実施形態によれば、セルアレイ領域の基板上で垂直方向に隣接する電極の間の下部絶縁膜が周辺回路領域に延長されて周辺回路構造体を覆うことができる。したがって、周辺回路構造体を覆う下部絶縁膜をセルアレイ領域で除去する工程が省略されることができ、平坦化された下部絶縁膜上に上部電極及び上部絶縁膜が交互に積層されることができる。したがって、３次元半導体メモリ装置の製造方法がより単純化されることができ、製造工程費用を節減することができる。
さらに、セルアレイ領域から周辺回路領域に延長される下部絶縁膜の厚さをより正確にコントロールすることができるので、セルアレイの信頼性がより向上されることができる。
本発明の実施形態による３次元半導体メモリ装置の概略的な配置構造を説明するための図面である。 本発明の実施形態に係る３次元半導体メモリ装置の回路図である。 本発明の実施形態による３次元半導体メモリ装置の平面図である。 本発明の実施形態に係る３次元半導体メモリ装置の断面図であって、図３のＩ−Ｉ’線に沿って切断した断面である。 本発明の実施形態に係る３次元半導体メモリ装置の断面図であって、図３のＩＩ−ＩＩ’線に沿って切断した断面である。 図４ＡのＡ部分を拡大した図面である。 図４ＡのＢ部分を拡大した図面である。 図４ＡのＢ部分を拡大した図面である。 本発明の多様な実施形態に係る３次元半導体メモリ装置の断面図であって、図３のＩ−Ｉ’線に沿って切断した断面である。 本発明の多様な実施形態に係る３次元半導体メモリ装置の断面図である。 本発明の多様な実施形態に係る３次元半導体メモリ装置の断面図である。 本発明の実施形態に係る３次元半導体メモリ装置の製造方法を説明するための順序図である。 本発明の実施形態に係る３次元半導体メモリ装置の製造方法を説明するための断面図であって、図３のＩ−Ｉ’線に沿って切断した断面である。 本発明の実施形態に係る３次元半導体メモリ装置の製造方法を説明するための断面図であって、図３のＩ−Ｉ’線に沿って切断した断面である。 本発明の実施形態に係る３次元半導体メモリ装置の製造方法を説明するための断面図であって、図３のＩ−Ｉ’線に沿って切断した断面である。 本発明の実施形態に係る３次元半導体メモリ装置の製造方法を説明するための断面図であって、図３のＩ−Ｉ’線に沿って切断した断面である。 本発明の実施形態に係る３次元半導体メモリ装置の製造方法を説明するための断面図であって、図３のＩ−Ｉ’線に沿って切断した断面である。 本発明の実施形態に係る３次元半導体メモリ装置の製造方法を説明するための断面図であって、図３のＩ−Ｉ’線に沿って切断した断面である。 本発明の実施形態に係る３次元半導体メモリ装置の製造方法を説明するための断面図であって、図３のＩ−Ｉ’線に沿って切断した断面である。 本発明の実施形態に係る３次元半導体メモリ装置の製造方法を説明するための断面図であって、図３のＩ−Ｉ’線に沿って切断した断面である。 本発明の実施形態に係る３次元半導体メモリ装置の製造方法を説明するための断面図であって、図３のＩ−Ｉ’線に沿って切断した断面である。 本発明の実施形態に係る３次元半導体メモリ装置の製造方法を説明するための断面図であって、図３のＩ−Ｉ’線に沿って切断した断面である。 本発明の多様な実施形態に係る３次元半導体メモリ装置の製造方法を説明するための断面図であって、図３のＩ−Ｉ’線に沿って切断した断面である。 本発明の多様な実施形態に係る３次元半導体メモリ装置の製造方法を説明するための断面図であって、図３のＩ−Ｉ’線に沿って切断した断面である。 本発明の多様な実施形態に係る３次元半導体メモリ装置の製造方法を説明するための断面図であって、図３のＩ−Ｉ’線に沿って切断した断面である。 本発明の多様な実施形態に係る３次元半導体メモリ装置の製造方法を説明するための断面図であって、図３のＩ−Ｉ’線に沿って切断した断面である。 本発明の多様な実施形態に係る３次元半導体メモリ装置の製造方法を説明するための断面図であって、図３のＩ−Ｉ’線に沿って切断した断面である。 本発明の多様な実施形態に係る３次元半導体メモリ装置の製造方法を説明するための断面図であって、図３のＩ−Ｉ’線に沿って切断した断面である。 本発明の多様な実施形態に係る３次元半導体メモリ装置の製造方法を説明するための断面図であって、図３のＩ−Ｉ’線に沿って切断した断面である。 本発明の多様な実施形態に係る３次元半導体メモリ装置の製造方法を説明するための断面図であって、図３のＩ−Ｉ’線に沿って切断した断面である。 本発明の多様な実施形態に係る３次元半導体メモリ装置の製造方法を説明するための断面図であって、図３のＩ−Ｉ’線に沿って切断した断面である。 本発明の多様な実施形態に係る３次元半導体メモリ装置の製造方法を説明するための断面図であって、図３のＩ−Ｉ’線に沿って切断した断面である。 本発明の多様な実施形態に係る３次元半導体メモリ装置の製造方法を説明するための断面図であって、図３のＩ−Ｉ’線に沿って切断した断面である。 本発明の多様な実施形態に係る３次元半導体メモリ装置の製造方法を説明するための断面図であって、図３のＩ−Ｉ’線に沿って切断した断面である。 本発明の多様な実施形態に係る３次元半導体メモリ装置の製造方法を説明するための断面図であって、図３のＩ−Ｉ’線に沿って切断した断面である。 本発明の多様な実施形態に係る３次元半導体メモリ装置の製造方法を説明するための断面図であって、図３のＩ−Ｉ’線に沿って切断した断面である。
以下、図面を参照して本発明の実施形態に係る半導体装置に対して詳細に説明する。
図１は本発明の実施形態による３次元半導体メモリ装置の概略的な配置構造を説明するための図面である。図１を参照すれば、３次元半導体メモリ装置はセルアレイ領域ＣＡＲ、及び周辺回路領域を含む。周辺回路領域はローデコーダー領域ＲＯＷ ＤＣＲ、ページバッファ領域ＰＢＲ、コラムデコーダー領域ＣＯＬ ＤＣＲ、及び制御回路領域（図示せず）を含む。実施形態によれば、セルアレイ領域ＣＡＲとローデコーダー領域ＲＯＷ ＤＣＲとの間に連結領域ＣＮＲが配置される。
セルアレイ領域ＣＡＲには複数のメモリセルで構成されたメモリセルアレイが配置される。実施形態で、メモリセルアレイはデータ消去単位である複数のメモリブロックを含む。メモリブロックの各々は３次元的に配列されたメモリセル、及びメモリセルと電気的に連結された複数のワードライン及びビットラインを含む。
ローデコーダー領域ＲＯＷ ＤＣＲにはメモリセルアレイのワードラインを選択するローデコーダーが配置され、連結領域ＣＮＲにはメモリセルアレイとローデコーダーとを電気的に連結する配線構造体が配置される。
ページバッファ領域ＰＢＲにはメモリセルに格納された情報を読み出すためのページバッファが配置される。ページバッファは動作モードに応じてメモリセルに格納されるデータを一時的に格納するか、或いはメモリセルに格納されたデータをセンスする。
カラムデコーダー領域ＣＯＬ ＤＣＲにはメモリセルアレイのビットラインと連結されるカラムデコーダーが配置される。カラムデコーダはページバッファと外部装置（例えば、メモリコントローラ）との間にデータ伝送経路を提供する。
図２は本発明の実施形態に係る３次元半導体メモリ装置のセルアレイの回路図である。図２を参照すれば、実施形態に係る３次元半導体メモリ装置のセルアレイは共通ソースラインＣＳＬ、複数のビットラインＢＬ０−ＢＬ２、及び共通ソースラインＣＳＬとビットラインＢＬ０−ＢＬ２との間に配置される複数のセルストリングＣＳＴＲを含む。
ビットラインＢＬ０−ＢＬ２は２次元的に配列され、ビットラインＢＬ０−ＢＬ２の各々に複数のセルストリングＣＳＴＲが並列に連結される。複数のセルストリングＣＳＴＲは共通ソースラインＣＳＬに共通に連結される。即ち、複数のビットラインＢＬ０−ＢＬ２と１つの共通ソースラインＣＳＬとの間に複数のセルストリングＣＳＴＲが配置される。共通ソースラインＣＳＬは複数に２次元的に配列される。ここで、共通ソースラインＣＳＬには電気的に同一電圧が印加されるか、又は共通ソースラインＣＳＬの各々が電気的に制御されてもよい。
実施形態によれば、セルストリングＣＳＴＲの各々は直列接続されたストリング選択トランジスタＳＳＴ１、ＳＳＴ２、直列接続されたメモリセルトランジスタＭＣＴ、接地選択トランジスタＧＳＴで構成される。また、メモリセルトランジスタＭＣＴの各々はデータ格納要素（ｄａｔａ ｓｔｏｒａｇｅ ｅｌｅｍｅｎｔ）を含む。
一例として、各々のセルストリングＣＳＴＲは直列接続された第１及び第２ストリング選択トランジスタＳＳＴ１、ＳＳＴ２を含み、第２ストリング選択トランジスタＳＳＴ２はビットラインＢＬ０−ＢＬ２に接続され、接地選択トランジスタＧＳＴは共通ソースラインＣＳＬに接続される。メモリセルトランジスタＭＣＴは第１ストリング選択トランジスタＳＳＴ１と接地選択トランジスタＧＳＴとの間に直列接続される。
さらに、セルストリングＣＳＴＲの各々は第１ストリング選択トランジスタＳＳＴ１とメモリセルトランジスタＭＣＴとの間に連結されたダミーセルトランジスタＤＭＣをさらに含む。また、ダミーセルトランジスタＤＭＣは接地選択トランジスタＧＳＴとメモリセルトランジスタＭＣＴとの間にも連結される。
他の例として、各々のセルストリングＣＳＴＲで接地選択トランジスタＧＳＴは、ストリング選択トランジスタＳＳＴ１、ＳＳＴ２と類似に、直列接続された複数のＭＯＳトランジスタで構成されてもよい。また、各々のセルストリングＣＳＴＲで１つのストリング選択トランジスタを含んでもよい。
第１ストリング選択トランジスタＳＳＴ１は第１ストリング選択ラインＳＳＬ１によって制御され、第２ストリング選択トランジスタＳＳＴ２は第２ストリング選択ラインＳＳＬ２によって制御される。メモリセルトランジスタＭＣＴは複数のワードラインＷＬ０−ＷＬｎによって制御され、ダミーセルトランジスタＤＭＣはダミーワードラインＤＷＬによって制御される。また、接地選択トランジスタＧＳＴは接地選択ラインＧＳＬによって制御される。共通ソースラインＣＳＬは接地選択トランジスタＧＳＴのソースに共通に連結される。
１つのセルストリングＣＳＴＲは共通ソースラインＣＳＬからの距離が互いに異なる複数のメモリセルトランジスタＭＣＴに構成されるので、共通ソースラインＣＳＬと前記ビットラインＢＬ０−ＢＬ２との間には多層のワードラインＷＬ０−ＷＬｎ、ＤＷＬが配置される。
共通ソースラインＣＳＬから実質的に同一な距離に配置される、メモリセルトランジスタＭＣＴのゲート電極はワードラインＷＬ０−ＷＬｎの中の１つに共通に連結されて等電位状態にある。これと異なり、前記メモリセルトランジスタＭＣＴのゲート電極が前記共通ソースラインＣＳＬから実質的に同一な距離に配置されても、互いに異なる行又は列に配置されるゲート電極が独立的に制御されてもよい。
図３は本発明の実施形態による３次元半導体メモリ装置の平面図である。図４Ａ及び図４Ｂは本発明の実施形態に係る３次元半導体メモリ装置の断面図であって、各々図３のＩ−Ｉ’線及びＩＩ−ＩＩ’線に沿って切断した断面である。図５は図４ＡのＡ部分を拡大した図面である。図６Ａ及び図６Ｂは図４ＡのＢ部分を拡大した図面である。
図３、図４Ａ，及び図４Ｂを参照すれば、基板１０はセルアレイ領域ＣＡＲ、連結領域ＣＮＲ、及び周辺回路領域ＰＣＲを含む。連結領域ＣＮＲはセルアレイ領域ＣＡＲと周辺回路領域ＰＣＲとの間に位置する。基板１０は半導体特性を有する物質（例えば、シリコンウエハー）、絶縁性物質（例えば、ガラス）、絶縁性物質によって覆われた半導体又は導電体の中の１つである。例えば、基板１０は第１導電型を有するシリコンウエハーである。
周辺回路領域ＰＣＲの基板１０上に周辺回路構造体が配置され、周辺回路構造体はメモリセルにデータを書き込む及び読み出すための周辺ロジック回路を含む。周辺ロジック回路はロー及びコラムデコーダー、ページバッファ、及び制御回路を含む。周辺ロジック回路は、例えば高電圧又は低電圧トランジスタ、抵抗（ｒｅｓｉｓｔｏｒ）、及びキャパシター（ｃａｐａｃｉｔｏｒ）を含む。
より詳細に、周辺回路構造体は周辺回路領域ＰＣＲの基板１０上で互いに離隔されて配置される周辺ゲートスタックＰＧＳを含む。周辺ゲートスタックＰＧＳは周辺回路領域ＰＣＲの基板１０に定義された活性領域ＡＣＴを横切る。ここで、周辺ゲートスタックＰＧＳの各々は基板１０上に順に積層された周辺ゲート絶縁膜１、不純物がドーピングされたポリシリコン膜３、ゲート金属膜５、及びハードマスク膜７を含む。スペーサーが周辺ゲートスタックＰＧＳの両側壁を覆い、周辺ゲートスタックＰＧＳ両側の活性領域ＡＣＴ内にソース及びドレイン不純物領域１３が提供される。
電極構造体ＳＴが周辺回路構造体と離隔されてセルアレイ領域ＣＡＲの基板１０上に配置される。電極構造体ＳＴはセルアレイ領域ＣＡＲから連結領域ＣＮＲに第１方向Ｄ１に沿って延長され、連結領域ＣＮＲで階段式構造を有する。バッファ絶縁膜１１が電極構造体ＳＴと基板１０との間に介在され、シリコン酸化膜を含む。バッファ絶縁膜１１は周辺回路領域ＰＣＲに延長されて周辺ゲートスタックＰＧＳをコンフォーマルに覆う。
実施形態によれば、電極構造体ＳＴは下部電極ＥＬａ、下部電極ＥＬａ上に順に積層された第１下部絶縁膜２５、第２下部絶縁膜２７、及び第２下部絶縁膜２７上に垂直方向に交互に積層された上部電極ＥＬｂ、及び上部絶縁膜ＩＬＤを含む。実施形態で、第２下部絶縁膜２７の側壁は最下層下部電極ＥＬａの側壁に実質的に整列される。実施形態によれば、第１及び第２絶縁膜２５、２７を総称して下部絶縁膜と称する。
下部電極ＥＬａ及び上部電極ＥＬｂの厚さは実質的に同一である。下部電極ＥＬａ及び上部電極ＥＬｂは、例えばドーピングされた半導体（ｅｘ、ドーピングされたシリコン等）、金属（ｅｘ、タングステン、銅、アルミニウム等）、導電性金属窒化膜（ｅｘ、窒化チタニウム、窒化タンタル等）又は遷移金属（ｅｘ、チタニウム、タンタル等）等から選択された少なくとも１つを含む。
電極構造体ＳＴの下部電極ＥＬａはセルアレイ領域ＣＡＲから連結領域ＣＮＲに延長されるライン形状を有するか、或いは連結領域ＣＮＲでオープニングを有してもよい。下部電極ＥＬａの高さは周辺ゲートスタックＰＧＳの高さより低い。
下部電極ＥＬａの上面は周辺ゲートスタックＰＧＳの上面より下に位置し、最下層上部電極ＥＬｂの下面は周辺ゲートスタックＰＧＳの上面より上に位置する。言い換えれば、周辺ゲートスタックＰＧＳの上面は下部電極ＥＬａと最下層上部電極ＥＬｂとの間のレベルに位置する。
実施形態によれば、第１下部絶縁膜２５及び第２下部絶縁膜２７は下部電極ＥＬａと最下層上部電極ＥＬｂとの間から周辺回路領域ＰＣＲに延長される。下部電極ＥＬａと最下層上部電極ＥＬｂとの間の間隔は第１下部絶縁膜２５及び第２下部絶縁膜２７の厚さに応じて変わることができる。第１下部絶縁膜２５及び第２下部絶縁膜２７の厚さは、図２を参照して説明された接地選択ライン（図２のＧＳＬ参照）とこれに隣接するダミーワードライン（図２のＤＷＬ参照）との間の間隔に応じて最適化されることができる。したがって、第１下部絶縁膜２５及び第２下部絶縁膜２７が周辺回路領域ＰＣＲを覆いながら、セルアレイの特性を確保できるように厚さが調節されることができる。
第１下部絶縁膜２５は第２下部絶縁膜２７より厚く、第２下部絶縁膜２７と異なる絶縁物質を含む。例えば、第１下部絶縁膜２５は第１絶縁物質を含み、第２下部絶縁膜２７は第２絶縁物質を含む。第２下部絶縁膜２７は周辺回路領域ＰＣＲに延長され、セルアレイ領域ＣＡＲと周辺回路領域ＰＣＲとで厚さが異なる。第２下部絶縁膜２７は上部電極ＥＬｂ下で第１部分及び周辺回路領域ＰＣＲで第２部分を含み、図４Ａに図示されたように、第２部分の厚さが第１部分の厚さより薄い。例えば、上部電極ＥＬｂ下に位置する第２下部絶縁膜２７の第１部分は、上部電極ＥＬｂ下に位置せずに周辺回路領域ＰＣＲに位置する第２下部絶縁膜２７の第２部分より大きい厚さを有することができる。第２下部絶縁膜２７の第２部分の一部は連結領域ＣＮＲに位置する。
第１及び第２下部絶縁膜は２５、２７及び上部絶縁膜ＩＬＤは、例えば高密度プラズマ（ＨＤＰ；Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）酸化膜、ＴＥＯＳ（ＴｅｔｒａＥｔｈｙｌＯｒｔｈｏＳｉｌｉｃａｔｅ）、ＰＥ−ＴＥＯＳ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）、Ｏ３−ＴＥＯＳ（Ｏ３−Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）、ＵＳＧ（Ｕｎｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＰＳＧ（ＰｈｏｓｐｈｏＳｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＢＳＧ（Ｂｏｒｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＢＰＳＧ（Ｂｏｒｏ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＦＳＧ（Ｆｌｕｏｒｉｄｅ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）、ＴＯＳＺ（Ｔｏｎｅｎ ＳｉｌａＺｅｎｅ）又はこれらの組み合わせから選択されることができる。一例として、第１下部絶縁膜２５はＨＤＰ酸化膜から形成され、第２下部絶縁膜２７はＴＥＯＳ膜から形成される。上部絶縁膜ＩＬＤは第２下部絶縁膜２７と同一な絶縁物質から形成される。例えば、第１下部絶縁膜２５は第１絶縁物質を含み、第２下部絶縁膜２７は第２絶縁物質を含み、上部絶縁膜ＩＬＤは第２絶縁物質を含む。
実施形態によれば、電極構造体ＳＴの上部電極ＥＬｂは基板１０から遠くなるほど、第１方向Ｄ１への長さが減少し、電極構造体ＳＴの高さはセルアレイ領域ＣＡＲから遠くなるほど、減少される。
電極構造体ＳＴは連結領域ＣＮＲで多様な形状の階段構造を有することができる。一例として、電極構造体ＳＴは連結領域ＣＮＲで上部電極ＥＬｂの端部によって第１方向Ｄ１に沿って定義される第１階段構造と、上部電極ＥＬｂの端部によって第２方向Ｄ２に沿って定義される第２階段構造を有する。ここで、第１方向Ｄ１に沿って定義された第１階段構造の傾斜度が第２方向Ｄ２に沿って定義された第２階段構造の傾斜度より大きい。
下部及び上部電極ＥＬａ、ＥＬｂの各々は連結領域ＣＮＲでパッド部を有し、下部及び上部電極ＥＬａ、ＥＬｂのパッド部は水平方向に及び垂直方向に互いに異なる位置に位置する。一例として、奇数番目の上部電極ＥＬｂのパッド部は、平面から見る時、第１方向Ｄ１に沿って配列される。同様に、偶数番目の上部電極ＥＬｂのパッド部も、平面から見る時、第１方向Ｄ１に沿って配列される。そして、奇数番目の上部電極ＥＬｂのパッド部は偶数番目の上部電極ＥＬｂのパッド部と第２方向Ｄ２に接する。互いに隣接する２つの上部電極ＥＬｂの一側壁は垂直的に整列される。これに加えて、電極構造体ＳＴで最上層に位置する２つの上部電極ＥＬｂは第１方向Ｄ１に延在されるライン形状を有し、最上層に位置する上部電極ＥＬｂは分離絶縁パターン５０によって互いに離隔される。
実施形態によれば、ダミー犠牲パターンＤＰが周辺回路領域ＰＣＲで周辺ゲートスタックＰＧＳをコンフォーマルに覆う。ダミー犠牲パターンＤＰは第１下部絶縁膜２５及び第２下部絶縁膜２７に対してエッチング選択性を有する絶縁物質から形成される。例えば、第１下部絶縁膜２５は第１絶縁物質を含み、第２下部絶縁膜は第１絶縁物質と異なる第２絶縁物質を含み、ダミー犠牲パターンＤＰは第１及び第２絶縁物質と異なる第３絶縁物質を含む。一例で、ダミー犠牲パターンＤＰはシリコン窒化膜から形成される。
ダミー犠牲パターンＤＰの一部は第１下部絶縁膜２５と基板１０との間に配置され、ダミー犠牲パターンＤＰの他の一部は第２下部絶縁膜２７と周辺ゲートスタックＰＧＳとの間に配置される。ダミー犠牲パターンＤＰの最上面は第２下部絶縁膜２７と直接接触する。そして、第１下部絶縁膜２５の一部分は周辺ゲートスタックＰＧＳの間でダミー犠牲パターンＤＰ上に配置される。
図６Ａ及び図６Ｂを参照すれば、周辺ゲートスタックＰＧＳの間で第１下部絶縁膜２５はエアーギャップ２５ａ、２５ｂを有してもよい。第１下部絶縁膜２５はエアーギャップ２５ａを定義する。例えば、エアーギャップ２５ａは第１下部絶縁膜２５内に含まれた空いた空間である。例えば、エアーギャップ２５ａは第１下部絶縁膜２５内に含まれた空いた空間の内部面によって定義される。第２下部絶縁膜２７は第１下部絶縁膜２５の厚さに応じて、図６Ａに図示されたように、エアーギャップ２５ａと離隔されるか、或いは図６Ｂに図示されたように、エアーギャップ２５ｂの上端を定義してもよい。例えば、図６Ａに図示されたように、エアーギャップ２５ａと第２下部絶縁膜２７との間に第１下部絶縁膜２５が配置される。図６Ｂに図示されたように、エアーギャップ２５ｂと第２下部絶縁膜２７との間に第１下部絶縁膜２５が配置されなくともよい。
上部平坦絶縁膜４５が基板１０の全面に配置されて電極構造体ＳＴ及び周辺回路領域ＰＣＲの第２下部絶縁膜２７を覆う。上部平坦絶縁膜４５は実質的に平坦な上面を有し、周辺回路領域ＰＣＲで最大厚さを有する。上部平坦絶縁膜４５は、１つの絶縁膜又は積層された複数の絶縁膜を含み、例えばシリコン酸化膜及び／又はｌｏｗ−ｋ誘電膜を含む。
複数の垂直構造体ＶＳがセルアレイ領域ＣＡＲで電極構造体ＳＴを貫通して基板１０に連結される。垂直構造体ＶＳは、平面から見る時、一方向に配列されるか、或いはジグザグ形状に配列される。さらに、連結領域ＣＮＲで垂直構造体ＶＳと実質的に同一な構造を有するダミー垂直構造体ＤＶＳが形成される。ダミー垂直構造体ＤＶＳは上部電極ＥＬｂ及び下部電極ＥＬａの端部を貫通する。
垂直構造体ＶＳ及びダミー垂直構造体ＤＶＳはシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）又はこれらの混合物のような半導体物質を含む。また、垂直構造体ＶＳは不純物がドーピングされた半導体であるか、或いは不純物がドーピングされない状態の真性半導体（ｉｎｔｒｉｎｓｉｃ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）であってもよい。半導体物質を含む垂直構造体ＶＳは図２を参照して説明されたストリング選択トランジスタＳＳＴ１、ＳＳＴ２、接地選択トランジスタＧＳＴ、及びメモリセルトランジスタＭＣＴのチャネルとして使用される。
垂直構造体ＶＳ及びダミー垂直構造体ＤＶＳの各々は下部半導体パターンＬＳＰ及び上部半導体パターンＵＳＰを含む。詳細に、図５を参照すれば、下部半導体パターンＬＳＰは、垂直ホールに露出された基板１０をシード層（ｓｅｅｄ ｌａｙｅｒ）として使用する選択的エピタキシァル成長（Ｓｅｌｅｃｔｉｖｅ Ｅｐｉｔａｘｉａｌ Ｇｒｏｗｔｈ；ＳＥＧ）工程を遂行して形成されたエピタキシァル層である。下部半導体パターンＬＳＰは垂直ホールの下部部分を満たすピラー（ｐｉｌｌａｒ）形状を有する。下部半導体パターンＬＳＰの上面は下部電極ＥＬａの上面より上に位置する。一例で、下部半導体パターンＬＳＰの上面は下部電極ＥＬａの上面と最下層上部電極ＥＬｂの上面との間に位置する。
下部半導体パターンＬＳＰは単結晶又は多結晶シリコンで形成されるが、これに限定されない。例えば、下部半導体パターンＬＳＰは炭素ナノ構造、有機半導体物質、及び化合物半導体で形成されてもよい。下部半導体パターンＬＳＰは基板１０と同一な導電型を有する。
上部半導体パターンＵＳＰは下部半導体パターンＬＳＰと接触する。より詳細に、図５を参照すれば、上部半導体パターンＵＳＰは第１半導体パターンＳＰ１及び第２半導体パターンＳＰ２を含む。第１半導体パターンＳＰ１は下部半導体パターンＬＳＰと接続され、下端が閉じたパイプ形状又はマカロニ形状である。このような形状の第１半導体パターンＳＰ１の内部は埋め込み絶縁パターンＶＩで満たされる。また、第１半導体パターンＳＰ１は第２半導体パターンＳＰ２の内壁と下部半導体パターンＬＳＰの上面とに接触される。即ち、第１半導体パターンＳＰ１は第２半導体パターンＳＰ２と下部半導体パターンＬＳＰとを電気的に連結する。第２半導体パターンＳＰ２は上端及び下端がオープンされた（ｏｐｅｎｅｄ）パイプ形状又はマカロニ形状である。そして、第２半導体パターンＳＰ２は下部半導体パターンＬＳＰと接触せず、離隔される。
上部半導体パターンＵＳＰはアンドープの状態であるか、或いは基板１０と同一な導電型を有する不純物でドーピングされる。上部半導体パターンＵＳＰはシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、又はこれらの混合物を含む。また、上部半導体パターンＵＳＰは単結晶、非晶質（ａｍｏｒｐｈｏｕｓ）、及び多結晶（ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ）の中から選択された少なくともいずれか１つを含む結晶構造を有する。さらに、上部半導体パターンＵＳＰの各々の上端に導電パッドＰＡＤが形成される。導電パッドＰＡＤは不純物がドーピングされた不純物領域であるか、或いは導電物質から形成される。
図５を参照すれば、垂直絶縁パターンＶＰが電極構造体ＳＴと上部半導体パターンＵＳＰとの間に配置される。垂直絶縁パターンＶＰは第３方向Ｄ３に延在され、上部半導体パターンＵＳＰの側壁を囲む。即ち、垂直絶縁パターンＶＰは上端及び下端がオープンされた（ｏｐｅｎｅｄ）パイプ形状（ｐｉｐｅ−ｓｈａｐｅｄ）又はマカロニ形状（ｍａｃａｒｏｎｉ−ｓｈａｐｅｄ）である。
垂直絶縁パターンＶＰは１つの薄膜又は複数の薄膜で構成される。本発明の実施形態で、垂直絶縁パターンＶＰはデータ格納膜ＤＳの一部である。例えば、垂直絶縁パターンＶＰはＮＡＮＤフラッシュメモリ装置のデータ格納膜ＤＳとして、トンネル絶縁膜、電荷格納膜、及びブロッキング絶縁膜を含む。例えば、電荷格納膜はトラップ絶縁膜、浮遊ゲート電極、又は導電性ナノドット（ｃｏｎｄｕｃｔｉｖｅ ｎａｎｏ ｄｏｔｓ）を含む絶縁膜である。さらに具体的に、電荷格納膜はシリコン窒化膜、シリコン酸窒化膜、シリコンリッチ窒化膜（Ｓｉ−ｒｉｃｈ ｎｉｔｒｉｄｅ）、ナノクリスタルシリコン（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｓｉ）、及び薄層化されたトラップ膜（ｌａｍｉｎａｔｅｄ ｔｒａｐ ｌａｙｅｒ）の中の少なくとも１つを含む。トンネル絶縁膜は電荷格納膜より大きいバンドギャップを有する物質の中の１つであり、ブロッキング絶縁膜はアルミニウム酸化膜及びハフニウム酸化膜等のようなｈｉｇｈ−ｋ誘電膜である。これと異なり、垂直絶縁膜は相変化メモリのための薄膜又は可変抵抗メモリのための薄膜を含んでもよい。
水平絶縁パターンＨＰが下部及び上部電極ＥＬａ、ＥＬｂの一側壁と垂直絶縁パターンＶＰとの間に提供される。水平絶縁パターンＨＰは下部及び上部電極ＥＬａ、ＥＬｂの一側壁上で下部及び上部電極ＥＬａ、ＥＬｂの上面及び下面に延長される。水平絶縁パターンＨＰの一部分は下部半導体パターンＬＳＰ一側のゲート絶縁膜１５と下部電極ＥＬａとの間で下部電極ＥＬａの上面及び下面に延長される。水平絶縁パターンＨＰはＮＡＮＤフラッシュメモリ装置のデータ格納膜ＤＳの一部として電荷格納膜及びブロッキング絶縁膜を含む。これと異なり、水平絶縁パターンＨＰはブロッキング絶縁膜を含んでもよい。
再び、図３、図４Ａ、及び図４Ｂを参照すれば、共通ソース領域ＣＳＲが電極構造体ＳＴと並べて第１方向Ｄ１に延在され、基板１０内に第２導電型の不純物をドーピングして形成される。共通ソース領域ＣＳＲは、例えばＮ型の不純物（例えば、砒素（Ａｓ）又はリン（Ｐ））を含む。
共通ソースプラグＣＳＰが電極構造体ＳＴの間で共通ソース領域ＣＳＲに接続される。一実施形態として、共通ソースプラグＣＳＰは実質的に均一な上部幅を有し、第１方向Ｄ１に並べて延在される。即ち、共通ソースプラグＣＳＰと電極構造体ＳＴの両側壁との間に絶縁スペーサーＳＰが介在される。これと異なり、共通ソースプラグＣＳＰが絶縁スペーサーＳＰを貫通して共通ソース領域ＣＳＲと局所的に接続されてもよい。
第１層間絶縁膜５１が上部平坦絶縁膜４５上に配置され、垂直構造体ＶＳの上面を覆う。第２層間絶縁膜５３が第１層間絶縁膜５１上に配置され、共通ソースプラグＣＳＰの上面を覆う。
セルコンタクトプラグＣＰＬＧが第１及び第２層間絶縁膜５１、５３及び上部平坦絶縁膜４５を貫通して上部電極ＥＬｂのパッド部に各々接続される。セルコンタクトプラグＣＰＬＧの中で１つは第１及び第２層間絶縁膜５１、５３、上部平坦絶縁膜４５、第１下部絶縁膜２５、及び第２下部絶縁膜２７を貫通して、下部電極ＥＬａの端部に接続される。コンタクトプラグＣＰＬＧの垂直の長さはセルアレイ領域ＣＡＲに隣接するほど、減少される。そして、セルコンタクトプラグＣＰＬＧの上面は実質的に共面をなす。
周辺コンタクトプラグＰＰＬＧが第１及び第２層間絶縁膜５１、５３、上部平坦絶縁膜４５、第１下部絶縁膜２５、第２下部絶縁膜２７、及びダミー犠牲パターンＤＰを貫通して周辺回路構造体に接続される。即ち、周辺コンタクトプラグＰＰＬＧはソース及びドレイン不純物領域１３及び周辺ゲートスタックＰＧＳに接続される。
サブビットラインＳＢＬがセルアレイ領域ＣＡＲの第２層間絶縁膜５３上に配置され、コンタクトプラグＰＬＧを通じて隣接する垂直構造体ＶＳに電気的に連結される。連結配線ＣＬが連結領域ＣＮＲの第２層間絶縁膜５３上に配置され、セルコンタクトプラグＣＰＬＧに接続される。周辺回路配線ＰＣＬが周辺回路領域ＰＣＲの第２層間絶縁膜５３上に配置され、周辺コンタクトプラグＰＰＬＧに接続される。
第３層間絶縁膜６０が第２層間絶縁膜５３上に配置され、サブビットラインＳＢＬ、連結配線ＣＬ、及び周辺回路配線ＰＣＬを覆う。ビットラインＢＬが第３層間絶縁膜６０上に配置され、電極構造体ＳＴを横切って第２方向Ｄ２に延在される。ビットラインＢＬはビットラインコンタクトプラグＢＰＬＧを通じてサブビットラインＳＢＬに接続される。
図７は本発明の多様な実施形態に係る３次元半導体メモリ装置の断面図であって、図３のＩ−Ｉ’線に沿って切断した断面である。図８及び図９は本発明の多様な実施形態に係る３次元半導体メモリ装置の断面図である。説明を簡易化するために、図３、図４Ａ、及び図４Ｂを参照して説明された３次元半導体メモリ装置と同一な技術的な特徴に対する説明は省略されることがある。
図７を参照すれば、下部電極ＥＬａと最下層上部電極ＥＬｂとの間に第１下部絶縁膜２５及び第２下部絶縁膜２７が配置される。ここで、第２下部絶縁膜２７は第１下部絶縁膜２５より薄い、第１下部絶縁膜２５と異なる絶縁物質から形成される。第１下部絶縁膜２５は第１絶縁物質を含み、第２下部絶縁膜２７は第１絶縁物質と異なる第２絶縁物質を含む。
第１下部絶縁膜２５は周辺回路領域ＰＣＲに延長されて周辺回路構造体を覆い、第２下部絶縁膜２７は周辺回路領域ＰＣＲに延長されず、最下層上部電極ＥＬｂの一側壁に整列された側壁を有する。このような場合、上部平坦絶縁膜４５がダミー犠牲パターンＤＰの一部分と直接接触する。
図８を参照すれば、図４Ａ及び図４Ｂに図示された垂直構造体ＶＳで下部半導体パターンＬＳＰが省略されることができ、上部半導体パターンＵＳＰが基板１０と直接接触することができる。
図９を参照すれば、チャネル構造体ＣＨＳがセルアレイ領域ＣＡＲで電極構造体ＳＴを貫通する。実施形態で、チャネル構造体ＣＨＳの各々は電極構造体ＳＴを貫通する第１及び第２垂直チャネルＶＳ１、ＶＳ２及び電極構造体ＳＴ下で第１及び第２垂直チャネルＶＳ１、ＶＳ２を連結する水平チャネルＨＳを含む。第１及び第２垂直チャネルＶＳ１、ＶＳ２は電極構造体ＳＴを貫通する垂直ホール内に提供される。水平チャネルＨＳは基板１０上部に形成されたリセス部内に提供される。水平チャネルＨＳは基板１０と電極構造体ＳＴとの間に提供されて第１及び第２垂直チャネルＶＳ１、ＶＳ２を連結する。
一例で、水平チャネルＨＳは第１及び第２垂直チャネルＶＳ１、ＶＳ２と連続的に連結される中が空いたパイプ形状（ｐｉｐｅ−ｓｈａｐｅｄ）又はマカロニ形状（ｍａｃａｒｏｎｉ−ｓｈａｐｅｄ）である。即ち、第１及び第２垂直チャネルＶＳ１、ＶＳ２と水平チャネルＨＳは一体形のパイプ形状を有する。言い換えれば、第１及び第２垂直チャネルＶＳ１、ＶＳ２と水平チャネルＨＳは境界面無しで連続的に延長される１つの半導体膜からなされる。ここで、この半導体膜は単結晶、非晶質（ａｍｏｒｐｈｏｕｓ）、及び多結晶（ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ）の中から選択された少なくともいずれか１つを含む結晶構造を有する半導体物質から形成される。さらに、先に説明したように、チャネル構造体ＣＨＳと下部及び上部電極ＥＬａ、ＥＬｂとの間にデータ格納膜が介在される。
一例によれば、各チャネル構造体ＣＨＳの第１垂直チャネルＶＳ１はビットラインＢＬに連結され、第２垂直チャネルＶＳ２は共通ソースラインＣＳＬに連結される。そして、チャネル構造体ＣＨＳ同士は電気的に互いに分離され、半導体物質を含む各チャネル構造体ＣＨＳの電位を電極構造体ＳＴによって制御される。したがって、各チャネル構造体ＣＨＳを通じてビットラインＢＬと共通ソースラインＣＳＬとの間に電流経路が形成される。
図１０は本発明の実施形態に係る３次元半導体メモリ装置の製造方法を説明するための順序図である。図１１Ａ乃至図１１Ｊは本発明の実施形態に係る３次元半導体メモリ装置の製造方法を説明するための断面図であって、図３のＩ−Ｉ’線に沿って切断した断面である。
図３、図１０、及び図１１Ａを参照すれば、周辺回路領域ＰＣＲの基板１０上に周辺回路構造体が形成される（Ｓ１）。
より詳細に、周辺回路領域ＰＣＲの基板１０に活性領域ＡＣＴを定義する素子分離膜１２が形成される。素子分離膜１２は、周辺回路領域ＰＣＲの基板１０にトレンチを形成し、トレンチ内に絶縁物質を埋め込んで形成される。
周辺ゲートスタックＰＧＳが活性領域ＡＣＴを横切って周辺回路領域ＰＣＲの基板１０上に形成される。周辺ゲートスタックＰＧＳの各々は基板１０上に周辺ゲート絶縁膜１、不純物がドーピングされたポリシリコン膜３、ゲート金属膜５、及びハードマスク膜７を順に積層した後、パターニングして形成される。周辺ゲートスタックＰＧＳの両側壁を覆うスペーサーが形成され、ソース及びドレイン不純物領域１３が周辺ゲートスタックＰＧＳの両側の活性領域ＡＣＴに第１不純物（例えば、ボロン（Ｂ）又はリン（Ｐ））をドーピングして形成される。
図３、図１０、及び図１１Ｂを参照すれば、基板１０の全面に下部犠牲膜を堆積した後、パターニングして下部犠牲パターンＬＰ及びダミー犠牲パターンＤＰが形成される（Ｓ２）。
詳細に、下部犠牲パターンＬＰ及びダミー犠牲パターンＤＰを形成することは、周辺回路領域ＰＣＲでオープニングを有するマスクパターン（図示せず）を下部犠牲膜上に形成すること、及びマスクパターンをエッチングマスクとして利用して下部犠牲膜を異方性エッチングすることを含む。ここで、マスクパターンのオープニングは周辺ゲートスタックＰＧＳと離隔されて形成される。これに加えて、下部犠牲膜を形成する前に、周辺ゲートスタックＰＧＳが形成された基板１０の全面をコンフォーマルに覆うバッファ絶縁膜１１が形成される。バッファ絶縁膜１１は下部犠牲膜と基板１０との間及び下部犠牲膜と周辺ゲートスタックＰＧＳとの間に延在される。バッファ絶縁膜１１はシリコン酸化膜であり、熱酸化工程又は堆積工程を利用して形成される。
下部犠牲膜は基板１０の上面及び周辺ゲートスタックＰＧＳをコンフォーマルに覆う。一例で、下部犠牲膜の厚さが周辺ゲートスタックＰＧＳの垂直の厚さより小さい。周辺ゲートスタックＰＧＳが隣接するように配置される場合、下部犠牲膜は周辺回路領域で周辺ゲートスタックＰＧＳの間を満たしてもよい。下部犠牲膜はバッファ絶縁膜１１に対してエッチング選択性を有する物質で形成される。例えば、下部犠牲膜はシリコン窒化膜、シリコン酸窒化物、シリコンカーバイド、及びシリコンゲルマニウムの中の少なくとも１つである。
実施形態によれば、下部犠牲パターンＬＰはセルアレイ領域ＣＡＲ及び連結領域ＣＮＲの基板１０全面を覆うプレート形状を有するか、或いはセルアレイ領域ＣＡＲから連結領域ＣＮＲに延在されるライン形状を有するか、或いは連結領域ＣＮＲでオープニングを有することもある。
ダミー犠牲パターンＤＰは周辺回路領域ＰＣＲの基板１０上面及び周辺ゲートスタックＰＧＳを覆い、下部犠牲パターンＬＰはセルアレイ領域ＣＡＲ及び連結領域ＣＮＲの基板１０上面を覆う。
図３、図１０、及び図１１Ｃを参照すれば、基板１０の全面を覆う下部絶縁膜２０が形成される（Ｓ３）。
下部絶縁膜２０は均一な厚さを有し、下部犠牲パターンＬＰ及びダミー犠牲パターンＤＰ上に堆積される。下部絶縁膜２０はシリコン酸化膜であり、例えば、ＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）酸化膜で形成される。
セルアレイ領域ＣＡＲでの下部絶縁膜２０の上面は周辺回路領域ＰＣＲでのダミー犠牲パターンＤＰの最上面より上に位置する。これと異なり、セルアレイ領域ＣＡＲでの下部絶縁膜２０の上面が周辺回路領域ＰＣＲでのダミー犠牲パターンＤＰの最上面より下に位置してもよい。
下部絶縁膜２０は周辺ゲートスタックＰＧＳと下部犠牲パターンＬＰとの厚さの差によって段差を有する。下部絶縁膜２０はセルアレイ領域ＣＡＲ及び連結領域ＣＮＲで実質的に平坦な上面を有し、周辺回路領域ＰＣＲで突出部分２０Ｐを有する。したがって、下部絶縁膜２０の上面はセルアレイ領域ＣＡＲでより周辺回路領域ＰＣＲで高い。
続いて、図３、図１０、及び図１１Ｃ乃至図１１Ｅを参照すれば、下部絶縁膜２０に対する平坦化工程（Ｓ４、Ｓ５、Ｓ６、Ｓ７）を遂行して第１下部絶縁膜２５が形成される。第１下部絶縁膜２５はＡＰＣ（Ａｄｖａｎｃｅｄ Ｐｒｏｃｅｓｓ Ｃｏｎｔｒｏｌ）方法を利用して形成される。詳細に、半導体製造工程を遂行する装備（エッチング、堆積、又は研磨装備等）及び計測装備がＡＰＣ（ａｄｖａｎｃｅｄ ｐｒｏｃｅｓｓ ｃｏｎｔｒｏｌ）システムと連結されて半導体製造工程が制御されることができる。
第１下部絶縁膜２５の厚さは、図２を参照して説明された接地選択ライン（図２のＧＳＬ参照）とこれに隣接するダミーワードライン（図２のＤＷＬ参照）との間の間隔に応じて最適化されることができる。言い換えれば、第１下部絶縁膜２５の厚さに応じて図４Ａ及び図４Ｂを参照して説明された下部電極ＥＬａと最下層上部電極ＥＬｂとの距離が調節される。
詳細に、下部絶縁膜２０を形成した後、セルアレイ領域ＣＡＲ及び連結領域ＣＮＲの下部絶縁膜２０を覆い、周辺回路領域ＰＣＲの下部絶縁膜２０を露出させるエッチング停止パターン３０が形成される。エッチング停止パターン３０は下部絶縁膜２０の全面に均一な厚さにエッチング停止膜を堆積し、周辺回路領域ＰＣＲの下部絶縁膜２０が露出されるようにエッチング停止膜をパターニングして形成される。したがって、エッチング停止パターン３０は周辺回路領域ＰＣＲで下部絶縁膜２０の突出部分２０Ｐを露出させる。エッチング停止パターン３０は下部絶縁膜２０に対してエッチング選択性を有する物質で形成され、例えばシリコン窒化膜又はシリコン酸窒化膜で形成される。
エッチング停止パターン３０を形成した後、下部絶縁膜２０に対する研磨工程を遂行して下部絶縁膜２０の突出部分２０Ｐを除去する。したがって、セルアレイ領域ＣＡＲと周辺回路領域ＰＣＲとの間で、下部絶縁膜２０の段差が減少される。研磨工程としては化学的機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ；ＣＭＰ）工程が利用される。下部絶縁膜２０に対するＣＭＰ工程の時に、エッチング停止パターン３０に対してエッチング選択性を有するスラリー（例えば、シリカ系列及び／又はセリア系列スラリー）が供給される。
ＣＭＰ工程の間に、エッチング停止パターン３０が研磨終了点（又はエッチング停止膜）として利用される。したがって、ＣＭＰ工程の間に、セルアレイ領域ＣＡＲ及び連結領域ＣＮＲの下部絶縁膜２０を露出させずに、下部絶縁膜２０を研磨する。したがって、下部絶縁膜２０に対する平坦化工程で、セルアレイ領域ＣＡＲ及び連結領域ＣＮＲで下部絶縁膜２０の厚さが変わることを防止することができる。
ＣＭＰ工程を遂行した後、下部絶縁膜２０に対してエッチング選択性を有するエッチングレシピを使用してエッチング停止パターン３０が除去される。したがって、セルアレイ領域ＣＡＲ及び連結領域ＣＮＲで実質的に均一な厚さを有する下部絶縁膜２０が露出される。
続いて、図１０及び図１１Ｄを参照すれば、セルアレイ領域ＣＡＲで下部絶縁膜２０の第１厚さＴ１を測定する１次測定工程が遂行される（Ｓ４）。１次測定工程は計測装備を通じて遂行され、計測装備を通じて測定された第１厚さＴ１に対する情報がＡＰＣシステムに伝送される。
一方、他の例によれば、下部絶縁膜２０の第１厚さＴ１を測定する１次測定工程は下部絶縁膜２０を堆積した直後に遂行されてもよい。言い換えれば、図１１Ｃを参照して説明されたエッチング停止パターン３０を形成する前に下部絶縁膜２０の厚さを１次測定する。
ＡＰＣシステムでは、下部絶縁膜２０がセルアレイ領域ＣＡＲで望む所定の厚さ（即ち、目標厚さ）を有するように、測定された第１厚さに対する情報に基づいて、下部絶縁膜２０をエッチングするためのエッチング工程パラメーター（ｐａｒａｍｅｔｅｒｓ）が設定される（Ｓ５）。エッチング工程パラメーターは、例えばエッチング時間、エッチャントの量、又はエッチャントの比率等である。
続いて、図１０及び図１１Ｅを参照すれば、ＡＰＣシステムで設定されたエッチング工程パラメーターを利用して下部絶縁膜２０に対するエッチング工程が遂行される（Ｓ６）。一例として、下部絶縁膜２０をエッチングすることは下部絶縁膜２０の全面に対する等方性エッチング（例えば、ウェットエッチング）工程を遂行することである。したがって、基板１０の全面で下部絶縁膜２０の厚さが減少し、周辺回路領域ＰＣＲでダミー犠牲パターンＤＰの最上面を露出させる第１下部絶縁膜２５が形成される。即ち、第１下部絶縁膜２５の上面はダミー犠牲パターンＤＰの最上面と実質的に同一なレベルに位置するか、或いは下に位置する。
エッチング工程を遂行した後、エッチング量を確認するためにセルアレイ領域ＣＡＲで下部絶縁膜２０の第２厚さ（Ｔ２）を測定する２次測定工程が遂行される（Ｓ７）。
２次測定工程の後、ＡＰＣシステムでは測定された第２厚さＴ２と目標厚さとを比較して下部絶縁膜２０に対するエッチング工程を制御する。測定された第２厚さが目標厚さと異なる場合、第２厚さＴ２を利用してエッチング工程パラメーターを再設定し、下部絶縁膜２０に対するエッチング工程が再び遂行される。２次測定工程で測定された第２厚さＴ２が目標厚さに到達した場合、第１下部絶縁膜２５上に第２下部絶縁膜２７が堆積される（Ｓ８）。
図３、図１０、及び図１１Ｆを参照すれば、第２下部絶縁膜２７が基板１０の全面に実質的に均一な厚さに堆積される。第２下部絶縁膜２７はダミー犠牲パターンＤＰの上面を覆う。第２下部絶縁膜２７は第１下部絶縁膜２５と異なる絶縁膜であり、例えばＴＥＯＳ膜で形成される。
実施形態によれば、第１下部絶縁膜２５を形成した後、又は第２下部絶縁膜２７を形成した後、セルアレイ領域ＣＡＲと周辺回路領域ＰＣＲで構造物の高さが実質的に均一である。言い換えれば、第２下部絶縁膜２７は実質的に平坦な上面を有する。
図３、図１０、及び図１１Ｇを参照すれば、第２下部絶縁膜２７上に上部犠牲膜ＳＬ及び上部絶縁膜ＩＬＤが垂直方向に交互に積層されたモールド構造体１１０が形成される（Ｓ９）。
モールド構造体１１０を形成することは、第２下部絶縁膜２７の全面に上部犠牲膜ＳＬ及び上部絶縁膜ＩＬＤが垂直方向に交互に積層された薄膜構造体（図示せず）を形成すること、及び薄膜構造体に対するトリミング（ｔｒｉｍｍｉｎｇ）工程を遂行することを含む。ここで、トリミング工程はセルアレイ領域ＣＡＲ及び連結領域ＣＮＲで薄膜構造体を覆うマスクパターン（図示せず）を形成する工程、薄膜構造体の一部分をエッチングする工程、マスクパターンの水平方向面積を縮小させる工程、及び薄膜構造体の一部分をエッチングする工程とマスクパターンの水平方向面積を縮小させる工程とを交互に繰り返すことを含む。トリミング工程によってモールド構造体１１０は連結領域ＣＮＲで周辺回路領域ＰＣＲに向かって下がる形状の階段式構造を有する。
モールド構造体１１０で、上部犠牲膜ＳＬは上部絶縁膜ＩＬＤに対してエッチング選択性を有し、エッチングされる物質で形成される。一例として、上部犠牲膜ＳＬ及び上部絶縁膜ＩＬＤは絶縁物質で形成され、互いにエッチング選択性を有する。即ち、上部犠牲膜ＳＬは上部絶縁膜ＩＬＤと異なる絶縁物質から形成される。さらに、上部犠牲膜ＳＬは下部犠牲パターンＬＰと同一な物質で形成され、上部絶縁膜ＩＬＤは第２下部絶縁膜２７と同一な物質で形成される。例えば、上部犠牲膜ＳＬはシリコン窒化膜で形成され、上部絶縁膜ＩＬＤはＴＥＯＳ膜で形成される。
一例によれば、最下層の上部犠牲膜ＳＬが第２下部絶縁膜２７と接触するようにモールド構造体１１０が形成される。さらに、モールド構造体１１０を形成するトリミング工程で、最下層上部犠牲膜ＳＬによって露出された第２下部絶縁膜２７の一部分がリセスされる。したがって、周辺回路領域ＰＣＲで第２下部絶縁膜２７の厚さが減少される。他の例として、モールド構造体１１０を形成するトリミング工程の間に、最下層上部犠牲膜ＳＬによって露出された第２下部絶縁膜２７の一部分がエッチングされて、図７を参照して説明したように、周辺回路領域ＰＣＲの第１下部絶縁膜２５の一部が露出されてもよい。その他の例として、第２下部絶縁膜２７が省略された場合、最下層の上部犠牲膜ＳＬは基板１０の全面で第１下部絶縁膜２５と接触することができる。
図３、図１０、及び図１１Ｈを参照すれば、基板１０の全面に上部平坦絶縁膜４５が形成される。上部平坦絶縁膜４５は実質的に平坦な上面を有する。上部平坦絶縁膜４５は基板１０の全面にモールド構造体１１０より厚い埋め込み絶縁膜を形成した後、平坦化工程を遂行して形成される。
上部平坦絶縁膜４５を形成した後、セルアレイ領域ＣＡＲでモールド構造体１１０、第２下部絶縁膜２７、第１下部絶縁膜２５、下部犠牲パターンＬＰ、及びバッファ絶縁膜１１を貫通する垂直構造体ＶＳが形成される（Ｓ１０）。
垂直構造体ＶＳを形成することは、モールド構造体１１０、第２下部絶縁膜２７、第１下部絶縁膜２５、下部犠牲パターンＬＰ、及びバッファ絶縁膜１１を貫通して基板１０を露出させる垂直ホールを形成すること、及び各々の垂直ホール内に下部半導体パターンＬＳＰ及び上部半導体パターンＵＳＰを形成することを含む。
下部半導体パターンＬＳＰは、垂直ホールに露出された基板１０をシード層（ｓｅｅｄ ｌａｙｅｒ）として使用する選択的エピタキシァル成長（Ｓｅｌｅｃｔｉｖｅ Ｅｐｉｔａｘｉａｌ Ｇｒｏｗｔｈ；ＳＥＧ）工程を遂行して形成される。下部半導体パターンＬＳＰの上面は下部犠牲パターンＬＰの上面より上に位置する。一例で、下部半導体パターンＬＳＰの上面は下部犠牲パターンＬＰの上面と第１下部絶縁膜２５の上面との間に位置する。
下部半導体パターンＬＳＰは単結晶又は多結晶シリコンで形成されるが、これに限定されない。例えば、下部半導体パターンＬＳＰは炭素ナノ構造、有機半導体物質、及び化合物半導体で形成されてもよい。下部半導体パターンＬＳＰは基板１０と同一な導電型を有する。下部半導体パターンＬＳＰに選択的エピタキシァル成長工程の時に、インサイチュ（ｉｎ−ｓｉｔｕ）に不純物がドーピングされる。これと異なり、下部半導体パターンＬＳＰを形成した後に、下部半導体パターンＬＳＰに不純物がイオン注入されてもよい。
上部半導体パターンＵＳＰは下部半導体パターンＬＳＰが形成された垂直ホール内に形成される。上部半導体パターンＵＳＰは下部半導体パターンＬＳＰと接触する。上部半導体パターンＵＳＰは垂直ホール内に半導体層を均一な厚さに堆積して形成される。ここで、半導体層は垂直ホールを完全に埋め込まない厚さを有し、コンフォーマルに形成される。したがって、上部半導体パターンＵＳＰは垂直ホール内に空いた空間（又はギャップ領域）を定義し、空いた空間は埋め込み絶縁膜（又はエアー（ａｉｒ））で満たされる。さらに、上部半導体パターンＵＳＰの各々の上端に導電パッドＰＡＤが形成される。導電パッドＰＡＤは不純物がドーピングされた半導体領域であるか、或いは導電物質からなされる。
実施形態によれば、上部半導体パターンＵＳＰを形成する前に、垂直ホール内に図５を参照して説明したように、垂直絶縁パターンＶＰが形成される。垂直絶縁パターンＶＰを形成することは、下部半導体パターンＬＳＰが形成された垂直ホールの内壁上に垂直絶縁膜及び第１半導体層を均一な厚さに堆積すること、及び下部半導体パターンＬＳＰの一部が露出されるように垂直絶縁層及び第１半導体層に対する全面異方性エッチング工程を遂行することを含む。
図３、図１０、及び図１１Ｉを参照すれば、垂直構造体ＶＳの上面を覆う第１層間絶縁膜５１が上部平坦絶縁膜４５上に形成される。第１層間絶縁膜５１を形成した後、下部犠牲パターンＬＰ及び上部犠牲膜ＳＬを電極で置換（ｒｅｐｌａｃｅｍｅｎｔ）する工程を遂行することによって電極構造体ＳＴが形成される（Ｓ１１）。
より詳細に、第１層間絶縁膜５１を形成した後、第１層間絶縁膜５１、上部平坦絶縁膜４５、モールド構造体１１０、第１下部絶縁膜２５、及び下部犠牲パターンＬＰをパターニングしてライン形状のトレンチが形成される。トレンチは第１方向Ｄ１に延在され、第１方向Ｄ１と交差する第２方向Ｄ２に互いに離隔される。一例で、トレンチは互いに異なる長さを有し、このようにトレンチを形成することに応じてモールド構造体１１０は、平面から見る時、Ｈ形状を有する。トレンチは垂直構造体ＶＳと離隔され、上部犠牲膜ＳＬ及び下部犠牲パターンＬＰの側壁を露出させる。
続いて、図１１Ｉに図示されたように、トレンチに露出された上部犠牲膜ＳＬを除去して上部ゲート領域ＧＲｂを形成し、下部犠牲パターンＬＰを除去して下部ゲート領域ＧＲａを形成する。下部及び上部ゲート領域ＧＲａ、ＧＲｂはバッファ絶縁膜１１、第１下部絶縁膜２５、上部絶縁膜ＩＬＤ、垂直構造体ＶＳ、及び基板１０に対してエッチング選択性を有するエッチングレシピを使用して上部犠牲膜ＳＬ及び下部犠牲パターンＬＰを等方的にエッチングして形成される。ここで、上部犠牲膜ＳＬ及び下部犠牲パターンＬＰは等方性エッチング工程によって完全に除去される。例えば、上部犠牲膜ＳＬ及び下部犠牲パターンＬＰがシリコン窒化膜であり、バッファ絶縁膜１１、第１下部絶縁膜２５、上部絶縁膜ＩＬＤがシリコン酸化膜である場合、エッチング段階は燐酸を含むエッチング液を使用して等方性エッチング工程が遂行される。
上部ゲート領域ＧＲｂはトレンチから上部絶縁膜ＩＬＤの間に水平方向に延長され、垂直構造体ＶＳの側壁一部分を露出させる。即ち、上部ゲート領域ＧＲｂは垂直方向に隣接する上部絶縁膜ＩＬＤと垂直絶縁パターンＶＰの一側壁によって定義される。下部ゲート領域ＧＲａは、トレンチからバッファ絶縁膜１１と第１下部絶縁膜２５との間に延長されて下部半導体パターンＬＳＰの側壁一部を露出させる。
図１１Ｊを参照すれば、下部ゲート領域ＧＲａ内に下部電極ＥＬａが形成され、及び上部ゲート領域ＧＲｂ内に上部電極ＥＬｂが形成される。下部及び上部電極ＥＬａ、ＥＬｂは下部及び上部ゲート領域ＧＲａ、ＧＲｂを部分的に満たすか、或いは下部及び上部ゲート領域ＧＲａ、ＧＲｂを完全に満たす。下部及び上部電極ＥＬａ、ＥＬｂの各々は順に堆積されたバリアー金属膜及び金属膜を含む。バリアー金属膜は、例えばＴｉＮ、ＴａＮ、又はＷＮのような金属窒化膜から形成される。そして、金属膜は、例えばＷ、Ａｌ、Ｔｉ、Ｔａ、Ｃｏ、又はＣｕのような金属物質から形成される。
下部電極ＥＬａ及び上部電極ＥＬｂを形成する前に、図５に図示されたように、下部及び上部ゲート領域ＧＲａ、ＧＲｂの内壁をコンフォーマルに覆う水平絶縁パターンＨＰが形成される。水平絶縁パターンＨＰはＮＡＮＤフラッシュメモリトランジスタのデータ格納膜の一部である。これに加えて、水平絶縁パターンＨＰを形成する前に、下部ゲート領域ＧＲａに露出された下部半導体パターンＬＳＰの側壁を熱酸化させてゲート絶縁膜１５が形成される。このように、下部及び上部電極ＥＬａ、ＥＬｂを形成することによって、セルアレイ領域ＣＡＲの基板１０上に電極構造体ＳＴが形成され、電極構造体ＳＴは連結領域ＣＮＲで階段式構造を有する。
これに加えて、トレンチに露出された基板１０内に共通ソース領域ＣＳＲが形成される。共通ソース領域ＣＳＲは第１方向Ｄ１に並べて延在され、第２方向Ｄ２に互いに離隔されて配置される。共通ソース領域ＣＳＲは基板１０と異なるタイプの不純物を基板１０内にドーピングして形成される。共通ソース領域ＣＳＲは、例えばＮ型の不純物（例えば、砒素（Ａｓ）又はリン（Ｐ））を含む。
電極構造体ＳＴを形成した後、図４Ｂに図示されたように、共通ソース領域ＣＳＲに接続される共通ソースプラグＣＳＰが形成される。また、共通ソースプラグＣＳＰと電極構造体ＳＴとの間（即ち、トレンチの側壁）に絶縁スペーサーＳＰが形成される。
第１層間絶縁膜５１上に共通ソースプラグＣＳＰの上部面を覆う第２層間絶縁膜５３が形成される。続いて、図４Ａ及び図４Ｂを参照して説明したように、セルアレイ領域ＣＡＲのコンタクトプラグＰＬＧ、連結領域ＣＮＲのセルコンタクトプラグＣＰＬＧ、及び周辺回路領域ＰＣＲの周辺コンタクトプラグＰＰＬＧが形成される。
セルアレイ領域ＣＡＲのサブビットラインＳＢＬ、連結領域ＣＮＲの連結配線ＣＬ、周辺回路領域ＰＣＲの周辺回路配線ＰＣＬが形成される。第３層間絶縁膜６０が第２層間絶縁膜５３上に形成され、ビットラインＢＬが第３層間絶縁膜６０上に形成される。
図１２Ａ乃至図１２Ｄは本発明の多様な実施形態に係る３次元半導体メモリ装置の製造方法を説明するための断面図であって、図３のＩ−Ｉ’線に沿って切断した断面である。説明を簡易化するために、図１１Ａ乃至図１１Ｊを参照して先に説明された３次元半導体メモリ装置の製造方法と同一な技術的特徴に対する説明は省略される。
図１２Ａを参照すれば、図１０Ｅを参照して説明したように、下部絶縁膜２０を平坦化して第１下部絶縁膜２５を形成した後に、セルアレイ領域ＣＡＲ及び連結領域ＣＮＲで下部絶縁膜２０の厚さを調節するためにエッチング工程が追加的に遂行される。
詳細に、第１下部絶縁膜２５を形成した後に、セルアレイ領域ＣＡＲ及び連結領域ＣＮＲを露出させるマスクパターンＭＰが下部絶縁膜２０上に形成される。続いて、マスクパターンＭＰをエッチングマスクとして利用して下部絶縁膜２０を異方性エッチングすることによって、第１下部絶縁膜２５が形成される。したがって、第１下部絶縁膜２５はセルアレイ領域ＣＡＲ及び連結領域ＣＮＲで厚さが周辺回路領域ＰＣＲでより小さい。例えば、第１下部絶縁膜２５はセルアレイ領域ＣＡＲで第１厚さを有し、周辺回路領域ＰＣＲで第２厚さを有し、第１厚さは第２厚さより小さい。第１下部絶縁膜２５はセルアレイ領域ＣＡＲ及び周辺回路領域ＰＣＲの上に延在され、セルアレイ領域ＣＡＲでの第１下部絶縁膜２５の上面が周辺回路領域ＰＣＲでの第１下部絶縁膜２５の上面より低い。例えば、セルアレイ領域ＣＡＲでの第１下部絶縁膜２５の第１高さ／第１厚さは周辺回路領域ＰＣＲでの第１下部絶縁膜２５の第２高さ／第２厚さより小さい。
続いて、図１２Ｂを参照すれば、第１下部絶縁膜２５上に均一な厚さの第２下部絶縁膜２７が形成される。第２下部絶縁膜２７はダミー犠牲パターンＤＰの最上面を覆う。
図１２Ｃを参照すれば、セルアレイ領域ＣＡＲ及び連結領域ＣＮＲの第２下部絶縁膜２７上に、先に図１１Ｇを参照して説明したように、モールド構造体１１０が形成される。以後、下部犠牲パターンＬＰ及び上部犠牲膜ＳＬを電極で置換することによって図１２Ｄに図示されたように、電極構造体ＳＴが形成される。
図１２Ｄを参照すれば、下部電極ＥＬａと最下層上部電極ＥＬｂとの間に第１下部絶縁膜２５及び第２下部絶縁膜２７が配置され、第１下部絶縁膜２５は周辺回路領域ＰＣＲでよりセルアレイ領域ＣＡＲで浅い。即ち、セルアレイ領域ＣＡＲでの下部絶縁膜２０の上面は周辺回路領域ＰＣＲでの下部絶縁膜２０の上面より下に位置する。類似に、セルアレイ領域ＣＡＲでの第２下部絶縁膜２７の上面は周辺回路領域ＰＣＲでの第２下部絶縁膜２７の上面より下に位置する。セルアレイ領域ＣＡＲでの第１下部絶縁膜２５の第１厚さは周辺回路領域ＰＣＲでの第１下部絶縁膜２５の第２厚さより小さい。ダミー犠牲パターンＤＰの最上面が最下層上部電極ＥＬｂの底面より上に位置してもよい。第２下部絶縁膜２７は第１下部絶縁膜２５と最下層上部電極ＥＬｂとの間及びダミー犠牲パターンＤＰの一部分と上部平坦絶縁膜４５との間に延在される。
図１３Ａ乃至図１３Ｃは本発明の多様な実施形態に係る３次元半導体メモリ装置の製造方法を説明するための断面図であって、図３のＩ−Ｉ’線に沿って切断した断面である。
図１３Ａを参照すれば、図１０Ｃを参照して説明したように、下部絶縁膜２０の突出部を除去する研磨工程の後に、セルアレイ領域ＣＡＲ及び連結領域ＣＮＲを露出させるマスクパターンＭＰが下部絶縁膜２０上に形成されてもよい。即ち、下部絶縁膜２０がダミー犠牲パターンＤＰ上に残留し、周辺回路領域ＰＣＲに残留する下部絶縁膜２０上にマスクパターンＭＰが形成される。続いて、マスクパターンＭＰをエッチングマスクとして利用して下部絶縁膜２０を異方性エッチングすることによって、第１下部絶縁膜２５が形成される。
図１３Ｂを参照すれば、マスクパターンＭＰを除去した後、第１下部絶縁膜２５の全面に対するエッチング工程が遂行される。ここで、第１下部絶縁膜２５の厚さを最適化するために先に説明したように、ＡＰＣ（Ａｄｖａｎｃｅｄ Ｐｒｏｃｅｓｓ Ｃｏｎｔｒｏｌ）方法が利用される。
図１３Ｃを参照すれば、第１下部絶縁膜２５上に第２下部絶縁膜２７が形成される。一例で、第１下部絶縁膜２５は第２下部絶縁膜２７と下部犠牲パターンＬＰとの間及び第２下部絶縁膜２７とダミー犠牲パターンＤＰとの間に延在される。続いて、先に説明したように、モールド構造体及び電極構造体を形成する工程が遂行される。
図１４Ａ乃至図１４Ｇは本発明の多様な実施形態に係る３次元半導体メモリ装置の製造方法を説明するための断面図であって、図３のＩ−Ｉ’線に沿って切断した断面である。
図１４Ａを参照すれば、セルアレイ領域ＣＡＲ及び連結領域ＣＮＲの基板１０上に周辺回路領域ＰＣＲを露出させるマスクパターンＭＰが形成される。マスクパターンＭＰをエッチングマスクとして利用して基板１０をエッチングすることによって、周辺回路領域ＰＣＲの基板１０上面をリセスさせる。
図１４Ｂを参照すれば、基板１０のリセスされた上面に図１１Ａを参照して説明したように、周辺回路構造体が形成される。即ち、周辺ゲートスタックＰＧＳが基板１０のリセスされた上面上に形成される。ここで、周辺ゲートスタックＰＧＳの上面はセルアレイ領域ＣＡＲでの基板１０の上面より上に位置する。ゲートスタックＰＧＳの上面のレベルは周辺回路領域ＰＣＲでの基板１０のリセス深さに応じて変わる。
図１４Ｃを参照すれば、図１１Ｂを参照して説明したように、基板１０の全面に下部犠牲膜を堆積した後、パターニングして下部犠牲パターンＬＰ及びダミー犠牲パターンＤＰが形成される。
図１４Ｄを参照すれば、基板１０の全面を覆う下部絶縁膜２０が形成される。下部絶縁膜２０は均一な厚さを有し、下部犠牲パターンＬＰ及びダミー犠牲パターンＤＰ上に堆積される。
図１４Ｅを参照すれば、図１１Ｃ乃至図１１Ｅを参照して説明したように、下部絶縁膜２０に対する平坦化工程を遂行することによって、第１下部絶縁膜２５が形成される。以後、第１下部絶縁膜２５上に実質的に均一な厚さの第２下部絶縁膜２７が形成される。
続いて、図１４Ｆ及び図１４Ｇを参照すれば、先に説明したように、モールド構造体及び電極構造体を形成する工程が遂行される。周辺回路領域ＰＣＲでの基板１０上面がセルアレイ領域ＣＡＲ及び連結領域ＣＮＲでの基板１０上面より下に位置する。したがって、周辺ゲートスタックＰＧＳの底面が下部電極ＥＬａの底面より下に位置する。また、周辺ゲートスタックＰＧＳの上面は下部電極ＥＬａの上面と最下層上部電極ＥＬｂとの間に位置する。
以上、添付された図面を参照して本発明の実施形態を説明したが、本発明が属する技術分野で通常の知識を有する者は本発明がその技術的思想や必須的な特徴を変形しなく、他の具体的な形態に実施できることは理解するべきである。したがって、以上で記述した実施形態はすべての面で例示的なものであり、限定的なものではない。
１ 周辺ゲート絶縁膜
３ ポリシリコン膜
５ ゲート金属膜
７ ハードマスク膜
１０ 基板
１１ バッファ絶縁膜
１２ 素子分離膜
１３ ソース及びドレイン不純物領域
１５ ゲート絶縁膜
２５ 第１下部絶縁膜
２５ａ、２５ｂ エアーギャップ
２７ 第２下部絶縁膜
４５ 上部平坦絶縁膜
５０ 分離絶縁パターン
５１ 第１層間絶縁膜
５３ 第２層間絶縁膜
ＡＣＴ 活性領域
ＣＡＲ セルアレイ領域
ＣＮＲ 連結領域
ＣＰＬＧ セルコンタクトプラグ
ＣＳＰ 共通ソースプラグ
ＣＳＲ 共通ソース領域
ＣＯＬ ＤＣＲ コラムデコーダー領域
ＤＰ ダミー犠牲パターン
ＤＳ データ格納膜
ＤＶＳ ダミー垂直構造体
ＥＬａ 下部電極
ＥＬｂ 上部電極
ＩＬＤ 上部絶縁膜
ＬＳＰ 下部半導体パターン
ＰＡＤ 導電パッド
ＰＢＲ ページバッファ領域
ＰＣＬ 周辺回路配線
ＰＣＲ 周辺回路領域
ＰＧＳ 周辺ゲートスタック
ＰＰＬＧ 周辺コンタクトプラグ
ＲＯＷ ＤＣＲ ローデコーダー領域
ＳＰ 絶縁スペーサー
ＳＴ 電極構造体
ＵＳＰ 上部半導体パターン
ＶＳ 垂直構造体

Claims (23)

  1. 周辺回路領域及びセルアレイ領域を含む基板と、
    前記周辺回路領域の前記基板上に配置された周辺ゲートスタックと、
    前記セルアレイ領域の前記基板上に配置された電極構造体であって、前記電極構造体は、下部電極、前記下部電極上の下部絶縁膜、及び前記下部絶縁膜上に垂直方向に交互に積層された上部電極及び上部絶縁膜を含む、電極構造体と、を含み、
    前記下部絶縁膜は、前記セルアレイ領域から前記周辺回路領域に延長されて前記周辺ゲートスタックを覆い、
    前記下部絶縁膜は、順に積層された第１下部絶縁膜及び第２下部絶縁膜を含み、
    前記第１下部絶縁膜は、第１絶縁物質を含み、前記第２下部絶縁膜は、前記第１絶縁物質と異なる第２絶縁物質を含む、
    ３次元半導体メモリ装置。
  2. 前記第２下部絶縁膜の厚さは、前記第１下部絶縁膜の厚さより小さい、請求項１に記載の３次元半導体メモリ装置。
  3. 前記第２下部絶縁膜は、前記セルアレイ領域上の第１部分及び前記周辺回路領域上の第２部分を含み、前記第２部分の厚さは、前記第１部分の厚さより薄い、請求項１又は２に記載の３次元半導体メモリ装置。
  4. 前記第２下部絶縁膜の側壁は、前記上部電極の中の最下層上部電極の一側壁に整列されている、請求項１乃至３のいずれか一項に記載の３次元半導体メモリ装置。
  5. 前記上部絶縁膜は、前記第２絶縁物質を含む、請求項１乃至４のいずれか一項に記載の３次元半導体メモリ装置。
  6. 前記第１下部絶縁膜は、前記セルアレイ領域での厚さが前記周辺回路領域での厚さより小さい、請求項１に記載の３次元半導体メモリ装置。
  7. 前記周辺ゲートスタックの底面は、前記下部電極の底面より下に位置する、請求項１に記載の３次元半導体メモリ装置。
  8. 前記周辺ゲートスタックの上面は、前記下部電極の上面と前記上部電極の中の最下層上部電極の下面との間に位置する請求項１に記載の３次元半導体メモリ装置。
  9. 前記第１下部絶縁膜は、前記周辺回路領域で互いに隣接する前記周辺ゲートスタックの間に配置される、請求項１乃至８のいずれか一項に記載の３次元半導体メモリ装置。
  10. 前記第１下部絶縁膜は、互いに隣接する前記周辺ゲートスタックの間に提供されたエアーギャップを含む請求項１乃至９のいずれか一項に記載の３次元半導体メモリ装置。
  11. 前記周辺回路領域で前記周辺ゲートスタックをコンフォーマルに覆うダミー犠牲パターンをさらに含み、
    前記ダミー犠牲パターンは、前記第１及び第２絶縁物質と異なる第３絶縁物質を含む、請求項１乃至１０のいずれか一項に記載の３次元半導体メモリ装置。
  12. 前記第１下部絶縁膜は、前記周辺ゲートスタックの間で前記ダミー犠牲パターン上に配置され、
    前記第２下部絶縁膜は、前記第１下部絶縁膜の上面から前記ダミー犠牲パターンの一部分の上面に延長される、請求項１１に記載の３次元半導体メモリ装置。
  13. 前記第１下部絶縁膜は、前記ダミー犠牲パターンの最上面と実質的に同一であるレベル又は下に位置する、請求項１２に記載の３次元半導体メモリ装置。
  14. 前記セルアレイ領域で前記電極構造体を貫通して前記基板と連結される複数の垂直構造体をさらに含む請求項１乃至１３のいずれか一項に記載の３次元半導体メモリ装置。
  15. 周辺回路領域及びセルアレイ領域を含む基板と、
    前記周辺回路領域の前記基板上に配置された周辺ゲートスタックと、
    前記セルアレイ領域の前記基板上の電極構造体であって、前記電極構造体は、下部電極、前記下部電極上の下部絶縁膜、及び前記下部絶縁膜上に垂直方向に交互に積層された上部電極及び上部絶縁膜を含む、電極構造体と、を含み、
    前記下部絶縁膜は、前記セルアレイ領域から前記周辺回路領域に延長されて前記周辺ゲートスタックを覆い、
    前記下部絶縁膜の上面は、前記周辺回路領域でより前記セルアレイ領域で下に位置する、
    ３次元半導体メモリ装置。
  16. 前記下部絶縁膜は、順に積層された第１下部絶縁膜及び第２下部絶縁膜を含み、
    前記第１下部絶縁膜は、第１絶縁物質を含み、前記第２下部絶縁膜は、前記第１絶縁物質と異なる第２絶縁物質を含む、請求項１５に記載の３次元半導体メモリ装置。
  17. 前記セルアレイ領域での前記第１下部絶縁膜の第１厚さは、前記周辺回路領域での前記第１下部絶縁膜の第２厚さより小さい、請求項１６に記載の３次元半導体メモリ装置。
  18. 前記上部絶縁膜は、前記第２絶縁物質を含む、請求項１６又は１７に記載の３次元半導体メモリ装置。
  19. 前記周辺回路領域で前記周辺ゲートスタックをコンフォーマルに覆うダミー犠牲パターンをさらに含み、
    前記ダミー犠牲パターンは、前記第１及び第２絶縁物質と異なる第３絶縁物質を含む、請求項１６乃至１８のいずれか一項に記載の３次元半導体メモリ装置。
  20. 前記第１下部絶縁膜は、前記周辺ゲートスタックの間で前記ダミー犠牲パターン上に配置され、
    前記第２下部絶縁膜は、前記第１下部絶縁膜の上面から前記ダミー犠牲パターンの一部分の上面に延長される、請求項１９に記載の３次元半導体メモリ装置。
  21. 周辺回路領域及びセルアレイ領域を含む基板と、
    前記周辺回路領域の前記基板上に配置された周辺ゲートスタックと、
    前記セルアレイ領域の前記基板上の電極構造体であって、前記電極構造体は、下部電極、前記下部電極上の下部絶縁膜、及び前記下部絶縁膜上に垂直方向に交互に積層された上部電極及び上部絶縁膜を含む、電極構造体と、を含み、
    前記下部絶縁膜は、前記セルアレイ領域から前記周辺回路領域に延長されて前記周辺ゲートスタックを覆い、
    前記下部絶縁膜は、順に積層された第１下部絶縁膜及び第２下部絶縁膜を含み、前記第２下部絶縁膜は、前記セルアレイ領域の第１部分及び前記周辺回路領域の第２部分を含み、前記第２部分が前記第１部分より薄い、
    ３次元半導体メモリ装置。
  22. 前記第１下部絶縁膜は、第１絶縁物質を含み、前記第２下部絶縁膜は、前記第１絶縁物質と異なる第２絶縁物質を含み、
    前記第２下部絶縁膜の前記第１部分の厚さは、前記第１下部絶縁膜の厚さより小さい、請求項２１に記載の３次元半導体メモリ装置。
  23. 前記周辺回路領域で前記周辺ゲートスタックをコンフォーマルに覆うダミー犠牲パターンをさらに含み、
    前記ダミー犠牲パターンは、第１絶縁物質を含み、前記下部絶縁膜は、前記第１絶縁物質と異なる第２絶縁物質を含む、請求項２１に記載の３次元半導体メモリ装置。
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