WO2022014922A1 - 고집적도를 갖는 3차원 플래시 메모리 - Google Patents

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cell string
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flash memory
peripheral circuit
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송윤흡
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한양대학교 산학협력단
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Definitions

  • the following embodiments relate to a three-dimensional flash memory, and more particularly, a technology for a three-dimensional flash memory having a high degree of integration.
  • Flash memory is an electrically erasable and programmable read only memory (EEPROM), which electrically controls input and output of data by means of Fowler-Nordheimtunneling (FN tunneling) or hot electron injection. .
  • EEPROM electrically erasable and programmable read only memory
  • the three-dimensional flash memory includes a channel layer 112 formed in a vertical direction on the substrate 111 and a charge storage layer 113 formed to surround the channel layer 112 as shown in FIG. 1 showing a conventional three-dimensional flash memory.
  • a memory cell string chip connected to the charge storage layer 113 and including a plurality of electrode layers 114 stacked in a horizontal direction and a plurality of insulating layers 115 alternately interposed between the electrode layers 114 .
  • the memory cell string chip 110 and the peripheral circuit chip 120 are stacked while separately including the peripheral circuit chip 120 including the 110 and at least one peripheral circuit 121 .
  • the charge storage layer 113 , the channel layer 112 , and the plurality of electrode layers 114 which are components directly related to storage and reading of data, may constitute a memory cell string.
  • the conventional 3D flash memory 100 stacks one memory cell string chip 110 and one peripheral circuit chip 120 , the degree of contact is not relatively high.
  • the memory cell string chip 110 in the conventional 3D flash memory 100 does not include only a plurality of memory cell strings, but further includes at least one peripheral circuit 116 in the substrate 111 . , when manufacturing the memory cell string chip 110 , not only forming a plurality of memory cell strings, but also forming at least one peripheral circuit 116 , so that the manufacturing process cost is high.
  • the three-dimensional flash memory 1100 includes a channel layer 1120 formed in a vertical direction to a substrate 1110 and a charge storage formed to surround the channel layer 1120 .
  • a plurality of electrode layers 1140 connected to the layer 1130, the charge storage layer 1130 and stacked in a horizontal direction, and a plurality of insulating layers 1150 alternately interposed between the electrode layers 1140. have a structure
  • the charge storage layer 1130 , the channel layer 1120 , and the plurality of electrode layers 1140 which are components directly related to storage and reading of data, may constitute a memory cell string.
  • the conventional three-dimensional flash memory 1100 is included in a core circuit related to data storage and read operations of the three-dimensional flash memory 1100, or performs data storage and read operations of the three-dimensional flash memory 1100.
  • At least one transistor 1160 included in a peripheral circuit related to operations except for the remaining operations may have a COP structure formed on the substrate 1110 .
  • the drain line 1170 of the memory cell string is located at the upper end of the memory cell string, the drain line 1170 and the at least one transistor 1160 are connected to each other. Since the connection portion 1171 to which the wiring 1161 is connected is located outside the region 1111 corresponding to the memory cell string on the memory substrate 1110 , the degree of integration is lowered.
  • the three-dimensional flash memory 1500 includes a channel layer 1521 formed to extend in one direction (eg, a vertical Z direction) on a substrate 1510 , and At least one memory cell string 1520 including a charge storage layer 1522 formed to surround the channel layer 1521 and a plurality of word lines connected in a vertical direction with respect to the at least one memory cell string 1520 ( 1530 and a common source line 1540 having a step on the substrate 1510 .
  • a channel layer 1521 formed to extend in one direction (eg, a vertical Z direction) on a substrate 1510
  • At least one memory cell string 1520 including a charge storage layer 1522 formed to surround the channel layer 1521 and a plurality of word lines connected in a vertical direction with respect to the at least one memory cell string 1520 ( 1530 and a common source line 1540 having a step on the substrate 1510 .
  • the conventional 3D flash memory since the common source line 1540 is formed to have a step difference above the substrate 1510 as described above, the conventional 3D flash memory has disadvantages in that the source line manufacturing process complexity is high and cell integration is lowered.
  • One embodiment proposes a three-dimensional flash memory in which at least one memory cell string chip and a peripheral circuit chip are connected using at least one TSV in order to improve the degree of integration.
  • embodiments provide at least one memory cell string chip including only a plurality of memory cell strings in order to manufacture at least one memory cell string chip and each of the peripheral circuit chips through different simplified processes in order to reduce manufacturing process cost.
  • At least one drain line is disposed at the lower end of the at least one memory cell string, so that at least one drain line is connected to the wiring of at least one transistor by the shortest distance.
  • the embodiments propose a three-dimensional flash memory and a method of manufacturing the same, which reduce the complexity of a manufacturing process of a source line and improve cell integration.
  • one embodiment proposes a three-dimensional flash memory and a method of manufacturing the same in which a common source line is buried in a substrate.
  • a three-dimensional flash memory having a high density based on through silicon via includes at least one memory cell string chip including a plurality of memory cell strings; and a peripheral circuit chip including at least one peripheral circuit, wherein the peripheral circuit chip is disposed under the at least one memory cell string chip and uses at least one TSV to use the at least one memory cell It is characterized in that it is connected to the string chip.
  • TSV through silicon via
  • the at least one memory cell string chip may include the plurality of memory cell strings, and the peripheral circuit chip may include the at least one peripheral circuit.
  • the peripheral circuit chip may be connected to the at least one memory cell string chip using the at least one TSV passing through the at least one memory cell string chip.
  • the peripheral circuit chip when the at least one memory cell string chip is implemented in plurality, the peripheral circuit chip is disposed under any one memory cell string chip among the plurality of memory cell string chips, and the connected to the at least one memory cell string chip using at least one TSV, wherein the at least one memory cell string chip is disposed under the remaining memory cell string chips among the plurality of memory cell string chips; It may be characterized in that it is connected to the remaining memory cell string chip using at least one TSV.
  • a three-dimensional flash memory to which a cell on peripheral circuit (COP) structure is applied includes: a substrate on which at least one transistor is formed; at least one memory cell string extending in one direction on an upper portion of the substrate; and at least one drain line respectively corresponding to the at least one memory cell string and respectively disposed at a lower end of the at least one memory cell string.
  • COP cell on peripheral circuit
  • the at least one drain line may be respectively disposed at a lower end of the at least one memory cell string such that a distance from the at least one transistor is minimized.
  • the at least one drain line may be connected to a wiring of the at least one transistor, respectively.
  • the at least one drain line may be respectively disposed at the lower end of the at least one memory cell string and may be respectively connected to the wiring of the at least one transistor by the shortest distance.
  • connection portion in which the at least one drain line is connected to the wiring of the at least one transistor, respectively may be located in a region corresponding to the at least one memory cell string on the substrate.
  • a 3D flash memory may include: at least one memory cell string including a channel layer and a charge storage layer extending in one direction on a substrate; a plurality of word lines connected in a vertical direction with respect to the at least one memory cell string; and at least one buried source line buried in the substrate.
  • the at least one buried source line may be formed of a conductive material that is distinct from the substrate.
  • At least one slit line used in a process of forming the plurality of word lines may be positioned above the at least one buried source line.
  • an insulating layer filled after the plurality of word lines are formed may be positioned in the at least one slit line.
  • the at least one buried source line may be connected to the at least one memory cell string through the substrate.
  • the at least one buried source line may have a width minimized below satisfying a condition for being used as a common source electrode by the at least one memory cell string.
  • a three-dimensional flash memory in which at least one memory cell string chip and a peripheral circuit chip are connected using at least one TSV may improve the degree of integration of the three-dimensional flash memory.
  • embodiments provide a three-dimensional flash memory using at least one memory cell string chip configured only with a plurality of memory cell strings and a peripheral circuit chip configured only with at least one peripheral circuit, thereby providing at least one memory cell string chip.
  • the manufacturing process cost can be reduced by manufacturing each of the and peripheral circuit chips through different simplified processes.
  • the at least one drain line is respectively connected to the wiring of the at least one transistor by the shortest distance as each of the at least one drain line is disposed at the lower end of the at least one memory cell string.
  • a three-dimensional flash memory may be proposed in which a connection portion in which a line is connected to a wiring of at least one transistor is located in a region corresponding to at least one memory cell string on a substrate.
  • some embodiments may propose a three-dimensional flash memory having an improved degree of integration.
  • a three-dimensional flash memory and a method for manufacturing the same which reduce the complexity of the manufacturing process of the source line and improve the cell density, may solve the disadvantages of the existing three-dimensional flash memory.
  • embodiments may propose a three-dimensional flash memory in which a common source line is buried in a substrate and a method of manufacturing the same.
  • one embodiment proposes a three-dimensional flash memory in which a buried source line is connected to a memory cell string through a substrate and a manufacturing method thereof, thereby simplifying wiring layout design by removing a wiring connecting the source line to the memory cell string. effect can be achieved.
  • 1 is an X-Z cross-sectional view illustrating a conventional three-dimensional flash memory.
  • 2 to 4 are X-Z cross-sectional views illustrating a three-dimensional flash memory according to an exemplary embodiment.
  • FIG. 5 is a flowchart illustrating a method of manufacturing a 3D flash memory according to an exemplary embodiment.
  • 6A to 6B are X-Z cross-sectional views illustrating a 3D flash memory in order to explain a method of manufacturing the 3D flash memory according to an exemplary embodiment.
  • FIG. 7 to 8 are cross-sectional views X-Z illustrating a three-dimensional flash memory according to another exemplary embodiment.
  • FIG. 9 is a flowchart illustrating a method of manufacturing a 3D flash memory according to another exemplary embodiment.
  • 10A to 10C are X-Z cross-sectional views illustrating a 3D flash memory in order to explain a method of manufacturing the 3D flash memory according to another exemplary embodiment.
  • FIG. 11 is an X-Z cross-sectional view illustrating a conventional three-dimensional flash memory.
  • FIG. 12 is an X-Z cross-sectional view illustrating a three-dimensional flash memory according to an exemplary embodiment.
  • FIG. 13 is a flowchart illustrating a method of manufacturing a 3D flash memory according to an exemplary embodiment.
  • 14A to 14E are X-Z cross-sectional views illustrating a 3D flash memory in order to explain a manufacturing method of the 3D flash memory.
  • 15 is an X-Z cross-sectional view illustrating a conventional three-dimensional flash memory.
  • 16 is an X-Z cross-sectional view illustrating a three-dimensional flash memory according to an exemplary embodiment.
  • 17 is a Y-Z cross-sectional view illustrating a three-dimensional flash memory according to an exemplary embodiment.
  • FIG. 18 is a flowchart illustrating a method of manufacturing a 3D flash memory according to an exemplary embodiment.
  • 19A to 19D are X-Z cross-sectional views illustrating a method of manufacturing a 3D flash memory according to an exemplary embodiment.
  • FIG. 20 is a flowchart illustrating a method of manufacturing a 3D flash memory according to another exemplary embodiment.
  • 21A to 21D are cross-sectional views along X-Z for explaining a method of manufacturing a 3D flash memory according to another exemplary embodiment.
  • 2 to 4 are X-Z cross-sectional views illustrating a three-dimensional flash memory according to an exemplary embodiment.
  • a 3D flash memory 200 includes at least one memory cell string chip 210 including a plurality of memory cell strings 211 and 212 , and at least one peripheral device.
  • the peripheral circuit chip 220 including the circuit 221
  • at least one memory cell string chip 210 and the peripheral circuit chip 220 are based on at least one TSV (Through Silicon Via) 230 . They may have structures connected to each other.
  • the at least one memory cell string chip 210 includes a substrate 213 and a plurality of memory cell strings 211 and 212 extending in one direction (eg, the Z direction) on the substrate 213 .
  • the peripheral circuit chip 220 may include a substrate 222 and at least one peripheral circuit 221 formed on the substrate 222 .
  • the substrates 213 and 222 are a base component in a semiconductor manufacturing process and a component obviously included in a semiconductor structure.
  • at least one memory cell string chip 210 includes a plurality of memory cell strings 211 . , 212 , and the peripheral circuit chip 220 may also be interpreted as being configured only with at least one peripheral circuit 221 .
  • the at least one memory cell string chip 210 is configured only with the plurality of memory cell strings 211 and 212 means that the at least one memory cell string chip 210 includes the plurality of memory cell strings 211 .
  • 212) means that it does not include a transistor (eg, a transistor of at least one peripheral circuit), and that the peripheral circuit chip 220 is configured only with at least one peripheral circuit 221 means that the peripheral circuit chip It means that 220 does not include at least one memory cell string.
  • the at least one memory cell string chip 210 is configured only with the plurality of memory cell strings 211 and 212
  • the peripheral circuit chip 220 is configured only with the at least one peripheral circuit 221
  • at least one Each of the memory cell string chip 210 and the peripheral circuit chip 220 may be manufactured through different simplified processes, thereby reducing manufacturing cost.
  • Each of the plurality of memory cell strings 211 and 212 has been described as being a component in a vertical direction in the drawing for convenience of description, but a channel layer extending from the substrate 213 in one direction (eg, the Z direction). , a vertical element of a charge storage layer (eg, oxide-nitride-oxide (ONO)) surrounding the channel layer, and a horizontal element such as a plurality of electrode layers vertically connected to the charge storage layer.
  • the channel layer may be formed of single crystal silicon or polysilicon, and the charge storage layer has a structure (eg, Oxide-Nitride-Oxide (ONO)) for storing charges by voltage applied through the plurality of electrode layers. ) structure), and each of the plurality of electrode layers is made of a conductive material such as W (tungsten), Ti (titanium), Ta (tantalum), Au (copper) or Au (gold) to enable voltage application. can be formed.
  • W tungsten
  • Ti titanium
  • Ta tantalum
  • the peripheral circuit chip 220 includes at least one memory While being disposed under the cell string chip 210 , it may be connected to at least one memory cell string chip 210 using at least one TSV 230 .
  • the peripheral circuit chip 220 and the at least one memory cell string chip 210 are characterized in that they are connected using at least one TSV 230 passing through the at least one memory cell string chip 210 .
  • the at least one TSV 230 may be formed in an etched hole during the process of forming the plurality of memory cell strings 211 and 212 during the manufacturing process of the at least one memory cell string chip 210 . Therefore, a separate process for manufacturing a hole for forming the at least one TSV 230 is unnecessary.
  • the peripheral circuit chip 220 is connected to the at least one memory cell string chip 210 using the at least one TSV 230 passing through the at least one memory cell string chip 210 , and thus at least one A separate process of manufacturing a hole for forming the TSV 230 may be omitted.
  • At least one memory cell string chip 210 and the peripheral circuit chip 220 manufactured through different simplified processes are at least one memory cell string chip.
  • at least one memory cell string chip has at least one memory cell string chip as compared to a conventional structure that further includes at least one peripheral circuit.
  • a manufacturing process cost in the process of manufacturing and preparing the memory cell string chip 210 may be reduced, and a separate process of manufacturing a hole for forming the at least one TSV 230 may be omitted. Cost can be reduced.
  • the three-dimensional flash memory 300 illustrates a case in which at least one memory cell string chip 210 is implemented in plurality in the three-dimensional flash memory 200 illustrated in FIG. 2 . indicates.
  • the 3D flash memory 300 includes a plurality of memory cell string chips 310 and 320 each including a plurality of memory cell strings 311 , 312 , 321 and 322 , and at least one peripheral circuit ( 331 ), the plurality of memory cell string chips 310 and 320 and the peripheral circuit chip 330 may have a structure connected to each other based on at least one TSV 340 . have.
  • each of the plurality of memory cell string chips 310 and 320 may include only the plurality of memory cell strings 311 , 312 , 321 , and 322
  • the peripheral circuit chip 330 includes at least one peripheral circuit ( 331 , each of the plurality of memory cell string chips 310 and 320 and the peripheral circuit chip 330 is manufactured through different simplified processes, thereby reducing manufacturing cost.
  • the peripheral circuit chip 330 includes a plurality of memory cells.
  • One of the cell string chips 310 and 320 may be connected to any one memory cell string chip by using at least one TSV 340 while being disposed below the memory cell string chip 310 ,
  • the memory cell string chip 310 is disposed under the remaining memory cell string chip 320 among the plurality of memory cell string chips 310 and 320 and uses at least one TSV 340 to form the remaining memory cell string chip ( 320) may be connected.
  • the peripheral circuit chip 330 and the other memory cell string chips 320 may also be indirectly connected to each other through at least one TSV 340 passing through any one memory cell string chip 310 .
  • the three-dimensional flash memory 300 includes two plurality of memory cell string chips 310 and 320 , but the present invention is not limited thereto, and three or more may be included.
  • the dimensional flash memory 300 has a peripheral circuit chip 330 disposed at the bottom, and three or more memory cell string chips 310 and 320 are sequentially stacked thereon, and at least one TSV ( 340) may have a connected structure.
  • the portion 341 connecting the peripheral circuit chip 330 to any one memory cell string chip 310 in the at least one TSV 340 may include any one memory cell in the at least one TSV 340 .
  • the string chip 310 may be formed integrally with the portion 342 connecting the remaining memory cell string chips 320 .
  • the structure of the at least one TSV 340 is not limited thereto. A detailed description thereof will be described with reference to FIG. 4 below.
  • the 3D flash memory 400 has the same structure as the 3D flash memory 300 shown in FIG. 3 , but at least one TSV 440 includes a peripheral circuit chip ( A portion 441 connecting the 410 to any one of the plurality of memory cell string chips 420 and 430 is provided in the at least one TSV 440 to any one memory cell string chip 420 . ) is configured independently of the portion 442 connecting the remaining memory cell string chips 430 and each other.
  • the three-dimensional flash memory 200 , 300 , 400 having the structure described with reference to FIGS. 2 to 4 includes at least one memory cell string chip 210 using at least one TSV 230 , 340 , and 440 .
  • the degree of integration may be improved.
  • FIGS. 6A to 6B are XZ cross-sectional views illustrating a 3D flash memory to describe a method of manufacturing the 3D flash memory according to an exemplary embodiment. to be.
  • FIGS. 6A to 6B are related to the manufacturing method of manufacturing the 3D flash memory 300 illustrated in FIG. 3 , but the manufacturing method described below is not limited thereto. That is, through the manufacturing method to be described later, not only the 3D flash memory 200 shown in FIG. 2 but also the 3D flash memory 400 shown in FIG. 4 may be manufactured.
  • the manufacturing method is performed by an automated and mechanized manufacturing system.
  • the manufacturing system prepares at least one memory cell string chip including a plurality of memory cell strings and a peripheral circuit chip including at least one peripheral circuit .
  • step S510 the manufacturing system performs a plurality of memory cell string chips 610 and 620 each configured only with a plurality of memory cell strings 611 , 612 , 621 , and 622 as shown in FIG. 6A , and at least one A peripheral circuit chip 630 consisting only of the peripheral circuit 631 of may be prepared.
  • the manufacturing system connects the peripheral circuit chip to the at least one memory cell string chip using at least one TSV while disposing the peripheral circuit chip under the at least one memory cell string chip.
  • step S520 the manufacturing system uses at least one TSV passing through at least one memory cell string chip to convert a peripheral circuit chip configured only with at least one peripheral circuit to at least one peripheral circuit chip configured only with a plurality of memory cell strings.
  • the manufacturing system uses at least one TSV passing through at least one memory cell string chip to convert a peripheral circuit chip configured only with at least one peripheral circuit to at least one peripheral circuit chip configured only with a plurality of memory cell strings.
  • step S520 the manufacturing system forms at least one TSV 640 penetrating the plurality of memory cell string chips 610 and 620 as shown in FIG. 6B , and then forms the at least one TSV 640 .
  • the peripheral circuit chip 630 is connected to any one of the plurality of memory cell string chips 610 and 620 using the It may be connected to the remaining memory cell string chip 620 among the chips 610 and 620 .
  • At least one TSV 640 of the described example includes a portion connecting the peripheral circuit chip 630 to any one memory cell string chip 610 and a portion connecting any one memory cell string chip 610 to the other memory cell string.
  • the portion connected to the chip 620 is integrally formed, but is not limited thereto and may have an independent structure.
  • a portion connecting the peripheral circuit chip 630 to any one memory cell string chip 610 and any one memory cell string chip 610 to the other memory cell string chip 620 .
  • the manufacturing system performs at least one TSV passing through each of the plurality of memory cell string chips 610 and 620 .
  • any one memory cell string chip 610 After forming (at least one TSV passing through one memory cell string chip 610 and at least one TSV passing through the other memory cell string chip 620 ), any one memory cell string chip 610 ) connecting one memory cell string chip 610 to the other memory cell string chip 620 so that at least one TSV passing through At the same time, the peripheral circuit chip 630 may be connected to the lower portion of any one memory cell string chip 610 using at least one TSV passing through any one memory cell string chip 610 .
  • a method of manufacturing a 3D flash memory including a plurality of memory cell string chips 610 and 620 has been described above with reference to FIGS. 6A to 6B , but manufacturing a 3D flash memory including one memory cell string chip has been described. The method may also be performed through the same steps ( S510 to S520 ).
  • FIG. 7 to 8 are cross-sectional views X-Z illustrating a three-dimensional flash memory according to another exemplary embodiment.
  • a 3D flash memory 700 includes two memory cell string chips 710 and 720 each including a plurality of memory cell strings 711 , 712 , 721 , and 722 , respectively. ) and a peripheral circuit chip 730 including at least one peripheral circuit 731 , the two memory cell string chips 710 and 720 and the peripheral circuit chip 730 include at least one TSV (Through Silicon) Via) 740 may have a structure connected to each other.
  • TSV Thinough Silicon
  • each of the two memory cell string chips 710 and 720 includes a substrate 713 and 723 and a plurality of memory cell strings extending in one direction (eg, the Z direction) on the substrates 713 and 723 .
  • the peripheral circuit chip 730 may include a substrate 732 and at least one peripheral circuit 731 formed on the substrate 732 .
  • the substrates 713 , 723 , and 733 are a base component in a semiconductor manufacturing process and a component obviously included in a semiconductor structure.
  • each of the two memory cell string chips 710 and 720 is a plurality of memory cells It may be interpreted as being composed of only the strings 711 , 712 , 721 , and 722 , and the peripheral circuit chip 730 may also be interpreted as being composed of only at least one peripheral circuit 731 .
  • the two memory cell string chips 710 and 720 are composed of only the plurality of memory cell strings 711 , 712 , 721 , and 722 , the two memory cell string chips 710 and 720 are This means that the memory cell strings 711 , 712 , 721 , and 722 do not include a transistor (eg, a transistor of at least one peripheral circuit) independent of the memory cell strings 711 , 712 , 721 , and 722 , and the peripheral circuit chip 730 includes at least one peripheral circuit ( 731) means that the peripheral circuit chip 730 does not include at least one memory cell string.
  • a transistor eg, a transistor of at least one peripheral circuit
  • each of the two memory cell string chips 710 and 720 is configured only with a plurality of memory cell strings 711 , 712 , 721 , and 722
  • the peripheral circuit chip 730 is configured only with at least one peripheral circuit 731 . Therefore, each of the two memory cell string chips 710 and 720 and the peripheral circuit chip 730 may be manufactured through different simplified processes, thereby reducing manufacturing cost.
  • Each of the plurality of memory cell strings 711 , 712 , 721 , and 722 is described as being a component in a vertical direction in the drawing for convenience of description, but in one direction (eg, Z direction) from the substrates 713 and 723 .
  • a horizontal element such as a channel layer extending to, a vertical element of a charge storage layer (eg, Oxide-Nitride-Oxide (ONO)) surrounding the channel layer, and a plurality of electrode layers connected in a vertical direction to the charge storage layer may include
  • the channel layer may be formed of single crystal silicon or polysilicon, and the charge storage layer has a structure (eg, Oxide-Nitride-Oxide (ONO)) for storing charges by voltage applied through the plurality of electrode layers. ) structure), and each of the plurality of electrode layers is made of a conductive material such as W (tungsten), Ti (titanium), Ta (tantalum), Au (copper) or Au (gold) to enable voltage application. can be formed.
  • the peripheral circuit chip 730 includes two memory cells. It is disposed between the cell string chips 710 and 720 and may be connected to each of the two memory cell string chips 710 and 720 using at least one TSV 740 .
  • peripheral circuit chip 730 and the two memory cell string chips 710 and 720 are respectively connected using at least one TSV 740 passing through the peripheral circuit chip 730 .
  • the peripheral circuit chip 730 may be connected to each of the two memory cell string chips 710 and 720 positioned above and below by using at least one TSV 740 passing through the peripheral circuit chip 730 . have.
  • the two memory cell string chips 710 and 720 and the peripheral circuit chip 730 manufactured through different simplified processes are each provided as a peripheral circuit chip ( By having a structure connected to each other using at least one TSV 740 penetrating through the 730 , the two memory cell string chips ( The manufacturing process cost in the process of manufacturing and preparing the 710 and 720 may be reduced.
  • the 3D flash memory 800 in the 3D flash memory 800 according to another exemplary embodiment, as a plurality of peripheral circuit chips 730 are implemented in the 3D flash memory 700 shown in FIG. 7 , two memory cells A case in which at least three string chips 710 and 720 is implemented is shown.
  • any one of the plurality of peripheral circuit chips 810 and 820 and the other peripheral circuit chip 820 include at least three memory cell string chips ( Any one of the memory cell string chips 830 , 830 , 840 , and 850 may be shared and each may have a structure connected to any one of the memory cell string chips 830 .
  • each of the at least three or more memory cell string chips 830 , 840 , and 850 may be composed of only a plurality of memory cell strings, and each of the plurality of peripheral circuit chips 810 and 820 is composed of at least one peripheral circuit only.
  • each of the at least three memory cell string chips 830 , 840 , and 850 and the plurality of peripheral circuit chips 810 and 820 may be manufactured through different simplified processes, thereby reducing manufacturing cost.
  • At least three or more memory cell string chips (830, 840, 850) and a plurality of peripheral circuit chips (810, 820) are connected to each other based on at least one TSV (860, 870)
  • the first peripheral circuit chip 810 of the plurality of peripheral circuit chips 810 and 820 includes a first memory cell string chip 830 and a second memory cell among at least three memory cell string chips 830 , 840 , and 450 .
  • the first memory cell string chip 830 and the second memory cell string chip 840 are disposed between the string chips 840 through at least one TSV 860 passing through the first peripheral circuit chip 810 .
  • the second peripheral circuit chip 820 includes a first memory cell string chip 830 and a third memory cell string chip 850 among at least three memory cell string chips 830 , 840 , and 850 , respectively. may be respectively connected to the first memory cell string chip 830 and the third memory cell string chip 850 through at least one TSV 870 passing through the second peripheral circuit chip 820 while being disposed between the . Accordingly, the first memory cell string chip 830 is disposed between the first peripheral circuit chip 810 and the second peripheral circuit chip 820 , and the first peripheral circuit chip 810 and the second peripheral circuit chip 820 are disposed. ) are shared with each and can be linked.
  • the at least one TSV (860, 870) is at least one TSV ( 860 , and at least one TSV 870 connecting the second peripheral circuit chip 820 to the first memory cell string chip 830 and the third memory cell string chip 850 , respectively.
  • the three-dimensional flash memory 800 includes three memory cell string chips 830 , 840 , and 850 and two peripheral circuit chips 810 and 820 are included in the drawings, but the present invention is limited thereto. It is not limited thereto, and four or more memory cell string chips 830 , 840 , 850 may be included and three or more peripheral circuit chips 810 and 820 may be included.
  • the dimension flash memory 800 may have a structure in which the memory cell string chips 830 , 840 , 850 are connected to the upper and lower portions of the peripheral circuit chips 810 and 820 , similarly to the described structure. To this end, one more memory cell string chips 830 , 840 , and 850 may be provided than the number of peripheral circuit chips 810 and 820 .
  • the three-dimensional flash memory 700 and 800 having the structure described with reference to FIGS. 7 to 8 uses at least one TSV 740 , 860 , 870 to form two or more memory cell string chips 710 , 720 .
  • the degree of integration may be improved.
  • FIGS. 10A to 10C are diagrams illustrating a 3D flash memory to explain a method of manufacturing the 3D flash memory according to another exemplary embodiment. XZ cross section.
  • FIGS. 10A to 10B are related to the manufacturing method of manufacturing the 3D flash memory 700 illustrated in FIG. 7 , but the manufacturing method to be described below is not limited thereto. That is, the 3D flash memory 800 illustrated in FIG. 8 may be manufactured through a manufacturing method to be described later. In addition, hereinafter, it is assumed that the manufacturing method is performed by an automated and mechanized manufacturing system.
  • step S910 the manufacturing system prepares two memory cell string chips each including a plurality of memory cell strings and a peripheral circuit chip including at least one peripheral circuit .
  • step S910 the manufacturing system performs two memory cell string chips 1010 and 1020 each configured only of a plurality of memory cell strings 1011 , 1012 , 1021 , and 1022 , as shown in FIG. 10A , and at least one It is possible to prepare a peripheral circuit chip 1030 composed of only the peripheral circuit 1031 of
  • the manufacturing system connects the peripheral circuit chip to each of the two memory cell string chips using at least one TSV while arranging the peripheral circuit chip between the two memory cell string chips.
  • step S920 the manufacturing system uses at least one TSV passing through the peripheral circuit chip to convert the peripheral circuit chip configured only with at least one peripheral circuit to two memory cells each configured with only a plurality of memory cell strings.
  • the manufacturing process cost in the process of manufacturing and preparing the two memory cell string chips can be reduced compared to a conventional structure in which the two memory cell string chips further include at least one peripheral circuit. have.
  • step S920 the manufacturing system forms at least one TSV 1040 penetrating the peripheral circuit chip 1030 as shown in FIG. 10B , and then forms the peripheral circuit chip 1030 into two memory cell string chips.
  • the two memory cell string chips 1010 and 1020 may be respectively connected to each other using at least one TSV 1040 while being disposed between 1010 and 1020 .
  • the described example relates to a manufacturing method of the three-dimensional flash memory 1000 including one peripheral circuit chip 1030 and two memory cell string chips 1010 and 1020, but is not limited thereto and is not limited thereto. It is also applicable to a three-dimensional flash memory including circuit chips and a plurality of memory cell string chips. That is, a method of manufacturing a 3D flash memory including a plurality of peripheral circuit chips and a plurality of memory cell string chips may also be performed through the same steps S910 to S920 .
  • FIG. 12 is an X-Z cross-sectional view illustrating a three-dimensional flash memory according to an exemplary embodiment.
  • a 3D flash memory 1200 includes a substrate 1210 on which at least one transistor 1211 and 1212 is formed, at least one memory cell string 1220 , 1230 , and at least one drain lines 1240 and 1250 are included.
  • the substrate 1210 includes at least one transistor 1211 and 1212 included in any one of a core circuit related to data storage and reading operations or a peripheral circuit related to operations other than data storage and reading operations according to the COP structure. It can be formed buried.
  • the at least one transistor 1211 and 1212 being buried in the substrate 1210 means that at least one transistor ( 1211, 1 212) may mean that it is formed.
  • Each of the at least one memory cell string 1220 and 1230 is formed to extend in one direction (eg, Z-direction) on the upper portion of the substrate 1210 , and includes a channel layer 1221 and a charge storage layer surrounding the channel layer 1221 ( 1222).
  • the channel layer 1221 may be formed of single crystalline silicon or poly-silicon, and the charge storage layer 1222 is configured to store charges from current flowing through a plurality of electrode layers (not shown).
  • it may also be formed in a structure of ONO (Oxide-Nitride-Oxide).
  • each of the at least one memory cell string 1220 and 1230 includes only a vertical element extending in one direction (eg, Z direction) orthogonal to the substrate 1210 , but is not limited thereto.
  • a plurality of electrode layers may be further included as a horizontal element parallel to the substrate 1210 .
  • the plurality of electrode layers not shown in the drawing are W (tungsten), Ti (titanium), Ta ( Tantalum), Au (copper), or Au (gold) may be formed of a conductive material to serve as a word line.
  • a plurality of insulating layers (not shown) may be formed of various materials having insulating properties and may be alternately interposed between the plurality of electrode layers.
  • the at least one drain line 1240 and 1250 may correspond to the at least one memory cell string 1220 and 1230, respectively, and may be disposed at a lower end of the at least one memory cell string 1220 and 1230, respectively.
  • the at least one drain line 1240 and 1250 may be respectively disposed at the lower end of the at least one memory cell string 1220 and 1230 so that the distance to the at least one transistor 1211 and 1212 is minimized.
  • the first drain line 1240 may be disposed at the lower end of the corresponding first memory cell string 1220
  • the second drain line 1250 may be disposed at the lower end of the corresponding second memory cell string 1230 .
  • the at least one drain line 1240 and 1250 being disposed at the lower end of the at least one memory cell string 1220 and 1230, respectively, means that the at least one drain line 1240 and 1250 is connected to the at least one transistor 1211 and 1212. ) to minimize the distance connected to the wirings 1213 and 1214, respectively.
  • the at least one drain line 1240 and 1250 is disposed at the lower end of the at least one memory cell string 1220 and 1230, respectively, so that the at least one drain line 1240 and 1250 is connected to the wirings 1213 and 1214 of the at least one transistor 1211 and 1212. Each can be connected with the shortest distance.
  • the fact that the at least one drain line 1240 and 1250 is respectively connected to the wiring 1213 and 1214 of the at least one transistor 1211 and 1212 by the shortest distance means that the at least one drain line 1240 and 1250 is at least Connection portions respectively connected to wirings 1213 and 1214 of one transistor 1211 and 1212 are located in regions 1223 and 1231 corresponding to at least one memory cell string 1220 and 1230 on the substrate 1210 .
  • This may mean that the at least one drain line 1240 and 1250 is connected to the wirings 1213 and 1214 of the at least one transistor 1211 and 1212, respectively.
  • At least one drain line 1240 and 1250 is disposed at the lower end of the at least one memory cell string 1220 and 1230, respectively, so that at least one drain line (1240, 1250) may have a structure in which each of the wirings 1213 and 1214 of the at least one transistor 1211 and 1212 is connected by the shortest distance. Accordingly, through the structure, a connection portion in which at least one drain line 1240 , 1250 is connected to wiring 1213 , 1214 of at least one transistor 1211 and 1212 , respectively, is connected to at least one memory on the substrate 1210 . Since it is located in the regions 1223 and 1231 corresponding to the cell strings 1220 and 1230 , the degree of integration of the 3D flash memory 1200 may be improved.
  • FIG. 13 is a flowchart illustrating a method of manufacturing a 3D flash memory according to an exemplary embodiment
  • FIGS. 14A to 14E are cross-sectional views illustrating a 3D flash memory in X-Z to explain the manufacturing method of the 3D flash memory.
  • the manufacturing method described with reference to FIGS. 13 and 14A to 14D is for manufacturing the 3D flash memory 1200 illustrated in FIG. 12 , and is assumed to be performed by an automated and mechanized manufacturing system.
  • step S1310 the manufacturing system prepares a substrate 1210 on which at least one transistor 1211 and 1212 is formed as shown in FIG. 14A .
  • the manufacturing system may further form wirings 1213 and 1214 of at least one transistor 1211 and 1212 on the substrate 1210 as shown in FIG. 14B .
  • the present invention is not limited thereto, and the manufacturing system may prepare a substrate 1210 on which at least one transistor 1211 and 1212 and all of the wirings 1213 and 1214 are formed.
  • step S1320 the manufacturing system forms at least one memory cell string 1220 and 1230 and at least one drain line 1240 and 1250 respectively corresponding to the substrate 1210 as shown in FIG. 14C . More specifically, in the manufacturing system, the at least one drain line 1240 and 1250 may be disposed at the lower end of the at least one memory cell string 1220 and 1230, respectively, through the step S1330 to be described later in the step S1320. ) at least one drain line (1240, 1250) is characterized in that it is formed on the substrate (1210).
  • Forming the at least one drain line 1240 and 1250 on the substrate 1210 so that the at least one drain line 1240 and 1250 can be respectively disposed at the lower end of the at least one memory cell string 1220 and 1230 includes: This is to minimize the distance from the at least one drain line 1240 and 1250 to the at least one transistor 1211 and 1212 .
  • the manufacturing system may connect the at least one drain line 1240 and 1250 to the wirings 1213 and 1214 of the at least one transistor 1211 and 1212 by the shortest distance, respectively.
  • connecting the at least one drain line 1240 and 1250 to the wiring 1213 and 1214 of the at least one transistor 1211 and 1212 by the shortest distance means that the at least one drain line 1240 and 1250 is at least Connecting portions respectively connected to the wirings 1213 and 1214 of the one transistor 1211 and 1212 are positioned in the regions 1223 and 1231 corresponding to the at least one memory cell string 1220 and 1230 on the substrate 1210, , may mean connecting the at least one drain line 1240 and 1250 to the wirings 1213 and 1214 of the at least one transistor 1211 and 1212, respectively.
  • step S1330 the manufacturing system extends at least one memory cell string 1220 and 1230 on the at least one drain line 1240 and 1250 in one direction, respectively, as shown in FIG. 14D .
  • the manufacturing system may form the source line 1260 on the upper end of the at least one memory cell string 1220 and 1230 as shown in FIG. 14E .
  • the source line 1260 may be a common source line commonly used by the at least one memory cell string 1220 and 1230 .
  • FIG. 16 is an X-Z cross-sectional view illustrating a three-dimensional flash memory according to an exemplary embodiment
  • FIG. 17 is a Y-Z cross-sectional view illustrating a three-dimensional flash memory according to an exemplary embodiment.
  • a 3D flash memory 1600 includes a substrate 1610 , at least one memory cell string 1620 , a plurality of word lines 1630 , and at least one buried type. It includes a source line 1640 .
  • the substrate 1610 may be formed of single crystal silicon or poly-silicon.
  • At least one memory cell string 1620 is formed to extend in one direction (eg, Z direction) on the substrate 1610 , and includes a drain line (not shown) disposed thereon, and includes a channel layer 1621 and a charge storage layer. (1622).
  • the channel layer 1621 may be formed of single crystalline silicon or polysilicon, and the charge storage layer 1622 is formed to surround the channel layer 1621 from current flowing through the plurality of word lines 1630 .
  • As a component for storing electric charge for example, it may be formed in the structure of Oxide-Nitride-Oxide (ONO).
  • the charge storage layer 1622 will be described as including only vertical elements extending in one direction (eg, the Z direction) orthogonal to the substrate 1610 (eg, extending in a direction perpendicular to the substrate 1610 ). , but is not limited thereto, and may further include a horizontal element parallel to the substrate 1610 and in contact with the plurality of word lines 1630 .
  • the channel layer 1621 and the charge storage layer 1622 may be referred to as a bar memory cell string constituting a plurality of memory cells corresponding to the plurality of word lines 1630 .
  • the plurality of word lines 1630 are connected in a vertical direction with respect to at least one memory cell string 1620 and include W (tungsten), Ti (titanium), Ta (tantalum), Cu (copper), or Au (gold) and It may be formed of the same conductive material to serve as a word line.
  • a plurality of insulating layers 1650 connected in a vertical direction with respect to the at least one memory cell string 1620 are formed of various materials having insulating properties to form a plurality of word lines. It may be interposed alternately with the fields 1630 .
  • At least one buried source line 1640 is used as a source electrode for at least one memory cell string 1620 while being buried in the substrate 1610 , and may be formed of a conductive material distinct from the substrate 1610 . . In this case, the at least one buried source line 1640 may be formed while being buried in a region of the substrate 1610 , except for the region where the at least one memory cell string 1620 is formed.
  • the at least one buried source line 1640 is not formed such that a partial region of the substrate 1610 is doped with an impurity to serve as a source electrode, but is formed of a single crystalline material constituting the substrate 1610 .
  • an independent conductive material eg, W (tungsten), Ti (titanium), Ta (tantalum), Cu (copper), or Au (gold), etc.
  • W tungsten
  • Ti titanium
  • Ta tantalum
  • Cu copper
  • Au gold
  • At least one buried source line 1640 is formed while being buried in the substrate 210 without a step height to the top of the substrate 1610, so that the step having a height to the top of the substrate described with reference to FIG. 15 is provided.
  • the complexity of the manufacturing process can be significantly lowered.
  • the at least one buried source line 1640 may have a minimum width below satisfying a condition that it may be used as a common source electrode by the at least one memory cell string 1620 .
  • the at least one buried source line 1640 has the smallest width on the premise that a condition related to current and voltage characteristics that can be used as a common source electrode by the at least one memory cell string 1620 is satisfied. can have
  • the 3D flash memory 1600 includes at least one buried source line 1640 having a significantly narrower width than that of an existing common source line, thereby providing at least one memory cell string.
  • the cell density of 1620 may be improved.
  • the at least one buried source line 1640 is connected to the at least one memory cell string 1620 and may pass through the substrate 1610 .
  • the at least one buried source line 1640 may be connected to the at least one memory cell string 1620 through a wiring (not shown) buried in the substrate 1610 .
  • the 3D flash memory 1600 has a wiring layout design compared to a conventional 3D flash memory in which a common source line is connected to the memory cell string through an external wiring disposed above the memory cell string. can achieve the effect of simplification.
  • At least one slit line 1641 used in the process of forming the plurality of word lines 1630 may be positioned above the at least one buried source line 1640 .
  • the at least one slit line 1641 has the shape of a trench or a hole with an empty interior before the formation of the plurality of word lines 1630 is completed, so that the plurality of word lines ( 1630) may be used as a passage through which a conductive material is inserted.
  • an insulating layer may be filled in the at least one slit line 1641 .
  • a method of manufacturing the 3D flash memory 1600 including at least one buried source line 1640 having such a structure will be described below.
  • FIGS. 18 and 19A to 19D are cross-sectional views taken along X-Z illustrating a method of manufacturing a 3D flash memory according to an exemplary embodiment.
  • the manufacturing method described with reference to FIGS. 18 and 19A to 19D is for manufacturing the 3D flash memory 1600 described with reference to FIGS. 16 to 17 , on the premise that it is performed by an automated and mechanized manufacturing system. do.
  • the manufacturing system prepares the semiconductor structure 1900 as shown in FIG. 19A .
  • the semiconductor structure 1900 includes at least one memory cell string 1920 including a channel layer 1921 and a charge storage layer 1922 extending in one direction on the substrate 1910 , and at least one memory cell string. It includes a plurality of sacrificial layers 1930 connected in a direction perpendicular to 1920 and at least one buried source line 1940 buried in the substrate 1910 .
  • the manufacturing system may bury at least one buried source line 1940 in the substrate 1910 with a conductive material that is distinct from the substrate 1910 , and at least one memory
  • the cell string 1920 and at least one buried source line 1940 may be connected through the substrate 1910 (more precisely, through a wiring (not shown) buried in the substrate 1910 ).
  • the manufacturing system determines that the at least one buried source line 1940 is used as a common source electrode by the at least one memory cell string 1920 .
  • At least one buried source line 1940 may be buried in the substrate 1910 to have a minimized width that satisfies a possible condition.
  • step S1820 the manufacturing system performs a plurality of sacrificial layers through at least one slit line 1941 positioned above at least one buried source line 1940 in the semiconductor structure 1900 as shown in FIG. 19B . (1930) are removed.
  • the at least one slit line 1941 may have the shape of a trench or hole having an empty inner space to be used as a passage in step S1830 to be described later.
  • At least one slit line 1941 is already formed in the semiconductor structure 1900 in the process of preparing the semiconductor structure 1900 in the drawing, the present invention is not limited thereto, and at least one After the semiconductor structure 1900 in which the slit line 1941 is not formed is prepared, at least one slit line 1941 is formed on the semiconductor structure 1900 through a separate step (not shown) after the step S1810. It may be formed at an upper position of the buried source line 1940 of
  • step S1830 the manufacturing system uses at least one slit line 1941 to form a plurality of word lines 1932 in the space 1931 from which the plurality of sacrificial layers 1930 have been removed. do.
  • the manufacturing system inserts a conductive material into the space 1931 from which the plurality of sacrificial layers 1930 has been removed by using the at least one slit line 1941 as a passage as shown in FIG. 19C , and thus a plurality of word lines fields 1932 may be formed.
  • the manufacturing system uses an insulating film in at least one slit line 1941 after the plurality of word lines 1932 are formed as shown in FIG. 19D . can be filled.
  • At least one buried source line 1940 and a plurality of word lines 1932 are formed through different steps (processes), but at least one buried source line 1940 and a plurality of words are formed.
  • the lines 1932 may be collectively formed through the same step (process). A detailed description thereof will be provided below.
  • FIGS. 21A to 21D are cross-sectional views along X-Z illustrating a method of manufacturing a 3D flash memory according to another exemplary embodiment.
  • the manufacturing method described with reference to FIGS. 20 and 21A to 21D is for manufacturing the 3D flash memory 1600 described with reference to FIGS. 16 to 17 , on the premise that it is performed by an automated and mechanized manufacturing system. do.
  • the manufacturing method described with reference to FIGS. 20 and 21A to 21D differs from the manufacturing method described with reference to FIGS. 18 and 19A to 19D in that at least one slit line and a plurality of word lines are collectively formed. do.
  • the manufacturing system prepares the semiconductor structure 2100 as shown in FIG. 21A .
  • the semiconductor structure 2100 includes at least one memory cell string 2120 and at least one memory cell string including a channel layer 2121 and a charge storage layer 2122 extending in one direction on the substrate 2110 . It includes a plurality of sacrificial layers 2130 connected in a direction perpendicular to 2120 and at least one buried sacrificial line 2140 buried in the substrate 2110 .
  • the at least one buried sacrificial line 2140 is formed of the same sacrificial material as the plurality of sacrificial layers 2130 , but is not limited thereto and may be configured in the form of an empty space.
  • the manufacturing system may bury at least one buried sacrificial line 2140 in the substrate 2110 using the same material as the plurality of sacrificial layers 2130 , which will be described later. At least one memory cell string 2120 and at least one buried sacrificial line 2140 so that at least one buried source line 2141 to be formed in operation S2130 can be connected to at least one memory cell string 2120 . ) may be connected through the substrate 2110 (more precisely, through a wiring (not shown) buried in the substrate 2110 ).
  • At least one buried sacrificial line 2140 in the manufacturing system, at least one buried source line 2141 to be formed in operation S2130 to be described later is formed at least one memory cell string 2120 . ), at least one buried sacrificial line 2140 may be buried in the substrate 2110 to have a minimized width below satisfying a condition for use as a common source electrode.
  • step S2020 the manufacturing system performs a plurality of sacrificial layers through at least one slit line 2142 positioned above the at least one buried sacrificial line 2140 in the semiconductor structure 2100 as shown in FIG. 21B .
  • the fields 2130 and the at least one buried sacrificial line 2141 are removed.
  • the at least one slit line 2140 may have the shape of a trench or hole having an empty inner space to be used as a passage in step S2030 to be described later.
  • At least one slit line 2142 has been shown to be already formed in the semiconductor structure 2100 in the process of preparing the semiconductor structure 2100, but is not limited thereto, and at least one After the semiconductor structure 2100 in which the slit line 2142 is not formed is prepared, at least one slit line 2142 is formed on the semiconductor structure 2100 through a separate step (not shown) in step S2020. It may be formed at an upper position of the buried sacrificial line 2140 .
  • step S2030 the manufacturing system uses at least one slit line 2142 to remove a space 2131 from which the plurality of sacrificial layers 2130 are removed and at least one buried sacrificial line 2140 .
  • a plurality of word lines 2132 and at least one buried source line 2141 are respectively formed in the removed space 2143 .
  • the manufacturing system inserts a conductive material into the space 2131 from which the plurality of sacrificial layers 2130 are removed by using at least one slit line 2142 as a passage as shown in FIG. 21C to form a plurality of word lines.
  • At least one buried source line 2141 may be formed by forming 2132 and inserting a conductive material into the space 2143 from which the at least one buried sacrificial line 2140 is removed.
  • step S2030 the manufacturing system uses the at least one slit line 2142 as a path to collectively connect the plurality of word lines 2132 and the at least one buried source line 2141 in a single process. can be formed at the same time.
  • the manufacturing system is performed after the plurality of word lines 2132 and at least one buried source line 2141 are formed as shown in FIG. 21D .
  • At least one slit line 2142 may be filled with an insulating layer.
  • the complexity of the manufacturing process may be reduced.

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Abstract

TSV(Through Silicon Via)기반 고집적도를 갖는 3차원 플래시 메모리는 복수의 메모리 셀 스트링들을 포함하는 적어도 하나의 메모리 셀 스트링 칩; 및 적어도 하나의 주변 회로를 포함하는 주변 회로 칩을 포함하고, 주변 회로 칩은 적어도 하나의 메모리 셀 스트링 칩의 하부에 배치된채, 적어도 하나의 TSV를 이용하여 적어도 하나의 메모리 셀 스트링 칩과 연결되는 것을 특징으로 한다. 적어도 하나의 메모리 셀 스트링 칩은, 복수의 메모리 셀 스트링들로 구성되고, 주변 회로 칩은 적어도 하나의 주변 회로로 연결되는 것을 특징으로 한다. 주변 회로 칩은 적어도 하나의 메모리 셀 스트링 칩을 관통하는 적어도 하나의 TSV를 이용하여 적어도 하나의 메모리 셀 스트링 칩과 연결되는 것을 특징으로 한다.

Description

고집적도를 갖는 3차원 플래시 메모리
아래의 실시예들은 3차원 플래시 메모리에 관한 것으로, 보다 상세하게는 고집적도를 갖는 3차원 플래시 메모리에 대한 기술이다.
플래시 메모리는 전기적으로 소거가능하며 프로그램 가능한 판독 전용 메모리(Electrically Erasable Programmable Read Only Memory; EEPROM)로서, F-N 터널링(Fowler-Nordheimtunneling) 또는 열전자 주입(Hot electron injection)에 의해 전기적으로 데이터의 입출력을 제어한다.
최근 플래시 메모리에는, 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 메모리 셀 스트링의 수직 방향으로의 길이가 늘어나 집적도를 증가시키는 3차원 구조가 적용되었다. 이에 더해, 3차원 플래시 메모리는 기존의 3차원 플래시 메모리를 나타낸 도 1과 같이 기판(111)에 수직 방향으로 형성된 채널층(112), 채널층(112)을 감싸도록 형성된 전하 저장층(113), 전하 저장층(113)에 연결되며 수평 방향으로 적층된 복수의 전극층들(114) 및 복수의 전극층들(114)에 교번하며 개재되는 복수의 절연층들(115)을 포함하는 메모리 셀 스트링 칩(110)과 적어도 하나의 주변 회로(121)를 포함하는 주변 회로 칩(120)을 별도로 구비한 채, 메모리 셀 스트링 칩(110)과 주변 회로 칩(120)을 적층(Stacking)한 구조를 갖게 되었다. 이하, 데이터의 저장 및 판독과 직접적으로 관련된 구성요소인 전하 저장층(113), 채널층(112) 및 복수의 전극층들(114)은 메모리 셀 스트링을 구성할 수 있다.
그러나 기존의 3차원 플래시 메모리(100)는, 하나의 메모리 셀 스트링 칩(110)과 하나의 주변 회로 칩(120)을 적층하기 때문에, 접적도가 상대적으로 높지 않은 단점을 갖는다.
더욱이, 기존의 3차원 플래시 메모리(100)에서 메모리 셀 스트링 칩(110)은 복수의 메모리 셀 스트링들만을 포함하는 것이 아닌, 기판 (111) 내에 적어도 하나의 주변 회로(116)를 더 포함하기 때문에, 메모리 셀 스트링 칩(110)을 제조할 때 복수의 메모리 셀 스트링들을 형성하는 것에 그치지 않고 적어도 하나의 주변 회로(116)를 더 형성해야 하므로 제조 공정 Cost가 높은 문제점이 발생된다.
따라서, 기존의 3차원 플래시 메모리(100)와 관련하여 설명된 단점 및 문제점을 방지하기 위한 기술이 제안될 필요가 있다.
또한, 기존의 3차원 플래시 메모리를 나타낸 도 11을 참조하면, 3차원 플래시 메모리(1100)는 기판(1110)에 수직 방향으로 형성된 채널층(1120), 채널층(1120)을 감싸도록 형성된 전하 저장층(1130), 전하 저장층(1130)에 연결되며 수평 방향으로 적층된 복수의 전극층들(1140) 및 복수의 전극층들(1140)에 교번하며 개재되는 복수의 절연층들(1150)을 포함하는 구조를 갖는다. 이하, 데이터의 저장 및 판독과 직접적으로 관련된 구성요소인 전하 저장층(1130), 채널층(1120) 및 복수의 전극층들(1140)은 메모리 셀 스트링을 구성할 수 있다.
이러한 기존의 3차원 플래시 메모리(1100)는, 3차원 플래시 메모리(1100)의 데이터 저장 및 판독 동작과 관련된 코어(Core) 회로에 포함되거나, 3차원 플래시 메모리(1100)의 데이터 저장 및 판독 동작을 제외한 나머지 동작과 관련된 주변 회로에 포함되는 적어도 하나의 트랜지스터(1160)가 기판(1110)에 형성되는 COP 구조를 가질 수 있다.
이와 같이 COP 구조가 적용된 기존의 3차원 플래시 메모리(1100)는, 메모리 셀 스트링의 드레인 라인(1170)이 메모리 셀 스트링의 상단에 위치함에 따라 드레인 라인(1170)과 적어도 하나의 트랜지스터(1160)의 배선(1161)이 연결되는 연결 부분(1171)이 메모리 기판(1110) 상 메모리 셀 스트링에 대응하는 영역(1111)을 벗어나 위치하게 되어 집적도가 떨어지는 단점을 갖게 된다.
따라서, 기존의 3차원 플래시 메모리(1100)가 갖는 단점을 해결하기 위한 기술이 제안될 필요가 있다.
또한, 기존의 3차원 플래시 메모리를 나타낸 15를 참조하면, 3차원 플래시 메모리(1500)는 기판(1510)에 일 방향(일례로, 수직 방향인 Z 방향)으로 연장 형성되는 채널층(1521) 및 채널층(1521)을 감싸도록 형성된 전하 저장층(1522)을 포함하는 적어도 하나의 메모리 셀 스트링(1520), 적어도 하나의 메모리 셀 스트링(1520)에 대해 수직 방향으로 연결되는 복수의 워드 라인들(1530) 및 기판(1510) 상 단차를 갖는 공통의 소스 라인(1540)을 포함하는 구조를 갖는다.
이 때, 설명된 바와 같이 공통의 소스 라인(1540)이 기판(1510) 상 단차를 갖도록 형성되기 때문에, 기존의 3차원 플래시 메모리는 소스 라인의 제조 공정 복잡도가 높고, 셀 집적도가 저하되는 단점을 갖는다.
따라서, 기존의 3차원 플래시 메모리가 갖는 단점을 해결하기 위한 기술이 제안될 필요가 있다.
일 실시예들은 집적도를 향상시키기 위해, 적어도 하나의 TSV를 이용하여 적어도 하나의 메모리 셀 스트링 칩과 주변 회로 칩이 연결된 3차원 플래시 메모리를 제안한다.
또한, 일 실시예들은 제조 공정 Cost를 낮추기 위하여 적어도 하나의 메모리 셀 스트링 칩과 주변 회로 칩 각각을 서로 다른 단순화된 공정을 통해 제조하고자, 복수의 메모리 셀 스트링들로만 구성되는 적어도 하나의 메모리 셀 스트링 칩과 적어도 하나의 주변 회로로만 구성되는 주변 회로 칩을 이용하는 3차원 플래시 메모리를 제안한다.
일 실시예들은 집적도를 향상시키기 위해, 적어도 하나의 드레인 라인이 적어도 하나의 메모리 셀 스트링의 하단에 각각 배치됨으로써 적어도 하나의 드레인 라인이 적어도 하나의 트랜지스터의 배선과 최단 거리로 각각 연결되는 구조의 3차원 플래시 메모리를 제안한다.
일 실시예들은 기존의 3차원 플래시 메모리가 갖는 단점을 해결하고자, 소스 라인의 제조 공정 복잡도를 낮추고, 셀 집적도를 향상시키는 3차원 플래시 메모리 및 그 제조 방법을 제안한다.
보다 상세하게, 일 실시예들은 공통의 소스 라인을 기판에 매몰되는 매몰형으로 구성하는 3차원 플래시 메모리 및 그 제조 방법을 제안한다.
일 실시예에 따르면, TSV(Through Silicon Via) 기반 고집적도를 갖는 3차원 플래시 메모리는, 복수의 메모리 셀 스트링들을 포함하는 적어도 하나의 메모리 셀 스트링 칩; 및 적어도 하나의 주변 회로를 포함하는 주변 회로 칩을 포함하고, 상기 주변 회로 칩은, 상기 적어도 하나의 메모리 셀 스트링 칩의 하부에 배치된 채, 적어도 하나의 TSV를 이용하여 상기 적어도 하나의 메모리 셀 스트링 칩과 연결되는 것을 특징으로 한다.
일측에 따르면, 상기 적어도 하나의 메모리 셀 스트링 칩은, 상기 복수의 메모리 셀 스트링들로 구성되고, 상기 주변 회로 칩은, 상기 적어도 하나의 주변 회로로 구성되는 것을 특징으로 할 수 있다.
다른 일측에 따르면, 상기 주변 회로 칩은, 상기 적어도 하나의 메모리 셀 스트링 칩을 관통하는 상기 적어도 하나의 TSV를 이용하여 상기 적어도 하나의 메모리 셀 스트링 칩과 연결되는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 적어도 하나의 메모리 셀 스트링 칩이 복수 개로 구현되는 경우, 상기 주변 회로 칩은, 상기 복수의 메모리 셀 스트링 칩들 중 어느 하나의 메모리 셀 스트링 칩의 하부에 배치된 채, 상기 적어도 하나의 TSV를 이용하여 상기 어느 하나의 메모리 셀 스트링 칩과 연결되고, 상기 어느 하나의 메모리 셀 스트링 칩은, 상기 복수의 메모리 셀 스트링 칩들 중 나머지 메모리 셀 스트링 칩의 하부에 배치된 채, 상기 적어도 하나의 TSV를 이용하여 상기 나머지 메모리 셀 스트링 칩과 연결되는 것을 특징으로 할 수 있다.
일 실시예에 따르면, COP(Cell On Peripheral circuit) 구조가 적용된 3차원 플래시 메모리는, 적어도 하나의 트랜지스터가 형성된 기판; 상기 기판의 상부에 일 방향으로 연장 형성되는 적어도 하나의 메모리 셀 스트링; 및 상기 적어도 하나의 메모리 셀 스트링과 각각 대응하며 상기 적어도 하나의 메모리 셀 스트링의 하단에 각각 배치되는 적어도 하나의 드레인 라인(Drain Line)을 포함한다.
일측에 따르면, 상기 적어도 하나의 드레인 라인은, 상기 적어도 하나의 트랜지스터와의 거리가 최소화되도록 상기 적어도 하나의 메모리 셀 스트링의 하단에 각각 배치되는 것을 특징으로 할 수 있다.
다른 일측에 따르면, 상기 적어도 하나의 드레인 라인은, 상기 적어도 하나의 트랜지스터의 배선과 각각 연결되는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 적어도 하나의 드레인 라인은, 상기 적어도 하나의 메모리 셀 스트링의 하단에 각각 배치됨에 따라, 상기 적어도 하나의 트랜지스터의 배선과 최단 거리로 각각 연결되는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 적어도 하나의 드레인 라인이 상기 적어도 하나의 트랜지스터의 배선과 각각 연결되는 연결 부분은, 상기 기판 상 상기 적어도 하나의 메모리 셀 스트링에 대응하는 영역 내에 위치하는 것을 특징으로 할 수 있다.
일 실시예에 따르면, 3차원 플래시 메모리는, 기판 상 일 발향으로 연장 형성되는 채널층 및 전하 저장층을 포함하는 적어도 하나의 메모리 셀 스트링; 상기 적어도 하나의 메모리 셀 스트링에 대해 수직 방향으로 연결되는 복수의 워드 라인들; 및 상기 기판에 매몰된 적어도 하나의 매몰형 소스 라인을 포함한다.
일측에 따르면, 상기 적어도 하나의 매몰형 소스 라인은, 상기 기판과 구분되는 전도성 물질로 형성되는 것을 특징으로 할 수 있다.
다른 일측에 따르면, 상기 적어도 하나의 매몰형 소스 라인의 상부에는, 상기 복수의 워드 라인들이 형성되는 과정에서 활용되는 적어도 하나의 슬릿 라인(Slit line)이 위치하는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 적어도 하나의 슬릿 라인 내에는, 상기 복수의 워드 라인들이 형성된 이후에 충진된 절연막이 위치하는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 적어도 하나의 매몰형 소스 라인은, 상기 적어도 하나의 메모리 셀 스트링과 상기 기판을 통해 연결되는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 적어도 하나의 매몰형 소스 라인은, 상기 적어도 하나의 메모리 셀 스트링에 의해 공통의 소스 전극으로 사용될 수 있는 조건을 만족시키는 아래 최소화된 폭을 갖는 것을 특징으로 할 수 있다.
일 실시예들은 적어도 하나의 TSV를 이용하여 적어도 하나의 메모리 셀 스트링 칩과 주변 회로 칩이 연결된 3차원 플래시 메모리를 제안함으로써, 3차원 플래시 메모리의 집적도를 향상시킬 수 있다.
또한, 일 실시예들은 복수의 메모리 셀 스트링들로만 구성되는 적어도 하나의 메모리 셀 스트링 칩과 적어도 하나의 주변 회로로만 구성되는 주변 회로 칩을 이용하는 3차원 플래시 메모리를 제안함으로써, 적어도 하나의 메모리 셀 스트링 칩과 주변 회로 칩 각각을 서로 다른 단순화된 공정을 통해 제조하여 제조 공정 Cost를 낮출 수 있다.
일 실시예들은 적어도 하나의 드레인 라인이 적어도 하나의 메모리 셀 스트링의 하단에 각각 배치됨에 따라 적어도 하나의 드레인 라인이 적어도 하나의 트랜지스터의 배선과 최단 거리로 각각 연결되는 구조를 통해, 적어도 하나의 드레인 라인이 적어도 하나의 트랜지스터의 배선과 각각 연결되는 연결 부분이 기판 상 적어도 하나의 메모리 셀 스트링에 대응하는 영역 내에 위치하는 3차원 플래시 메모리를 제안할 수 있다.
따라서, 일 실시예들은 집적도를 향상시킨 3차원 플래시 메모리를 제안할 수 있다.
일 실시예들은 소스 라인의 제조 공정 복잡도를 낮추고, 셀 집적도를 향상시키는 3차원 플래시 메모리 및 그 제조 방법을 제안함으로써, 기존의 3차원 플래시 메모리가 갖는 단점을 해결할 수 있다.
보다 상세하게, 일 실시예들은 공통의 소스 라인을 기판에 매몰되는 매몰형으로 구성하는 3차원 플래시 메모리 및 그 제조 방법을 제안할 수 있다.
이에, 일 실시예들은 매몰형 소스 라인이 기판을 통해 메모리 셀 스트링과 연결되는 3차원 플래시 메모리 및 그 제조 방법을 제안함으로써, 소스 라인이 메모리 셀 스트링과 연결되는 배선이 제거되어 배선 레이아웃 설계를 단순화하는 효과를 도모할 수 있다.
도 1은 기존의 3차원 플래시 메모리를 나타낸 X-Z 단면도이다.
도 2 내지 4는 일 실시예에 따른 3차원 플래시 메모리를 나타낸 X-Z 단면도이다.
도 5는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.
도 6a 내지 6b는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 설명하기 위해 3차원 플래시 메모리를 나타낸 X-Z 단면도이다.
도 7 내지 8은 다른 일 실시예에 따른 3차원 플래시 메모리를 나타낸 X-Z 단면도이다.
도 9는 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.
도 10a 내지 10c는 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 설명하기 위해 3차원 플래시 메모리를 나타낸 X-Z 단면도이다.
도 11은 기존의 3차원 플래시 메모리를 나타낸 X-Z 단면도이다.
도 12는 일 실시예에 따른 3차원 플래시 메모리를 나타낸 X-Z 단면도이다.
도 13은 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.
도 14a 내지 14e는 3차원 플래시 메모리의 제조 방법을 설명하기 위해 차원 플래시 메모리를 나타낸 X-Z 단면도이다.
도 15는 기존의 3차원 플래시 메모리를 나타낸 X-Z 단면도이다.
도 16은 일 실시예에 따른 3차원 플래시 메모리를 나타낸 X-Z 단면도이다.
도 17은 일 실시예에 따른 3차원 플래시 메모리를 나타낸 Y-Z 단면도이다.
도 18은 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.
도 19a 내지 19d는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 설명하기 위한 X-Z 단면도이다.
도 20은 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.
도 21a 내지 21d는 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 설명하기 위한 X-Z 단면도이다.
이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
또한, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 2 내지 4는 일 실시예에 따른 3차원 플래시 메모리를 나타낸 X-Z 단면도이다.
도 2를 참조하면, 일 실시예에 따른 3차원 플래시 메모리(200)는, 복수의 메모리 셀 스트링들(211, 212)을 포함하는 적어도 하나의 메모리 셀 스트링 칩(210)과, 적어도 하나의 주변 회로(221)를 포함하는 주변 회로 칩(220)으로 구성된 채, 적어도 하나의 메모리 셀 스트링 칩(210) 및 주변 회로 칩(220)이 적어도 하나의 TSV(Through Silicon Via)(230)를 기반으로 서로 연결된 구조를 가질 수 있다.
여기서, 적어도 하나의 메모리 셀 스트링 칩(210)은 기판(213)과, 기판(213) 상에 일 방향(예컨대, Z 방향)으로 연장 형성되는 복수의 메모리 셀 스트링들(211, 212)로 구성될 수 있으며, 주변 회로 칩(220)은 기판(222)과, 기판(222) 상에 형성된 적어도 하나의 주변 회로(221)로 구성될 수 있다. 기판(213, 222)은 반도체 제조 공정에서 베이스가 되는 구성요소이자 반도체 구조체에 자명하게 포함되는 구성요소인 바, 이하, 적어도 하나의 메모리 셀 스트링 칩(210)은 복수의 메모리 셀 스트링들(211, 212)로만 구성되는 것으로 해석될 수 있으며, 주변 회로 칩(220) 역시 적어도 하나의 주변 회로(221)로만 구성되는 것으로 해석될 수 있다. 또한, 이하, 적어도 하나의 메모리 셀 스트링 칩(210)이 복수의 메모리 셀 스트링들(211, 212)로만 구성된다는 것은, 적어도 하나의 메모리 셀 스트링 칩(210)이 복수의 메모리 셀 스트링들(211, 212)과 무관한 트랜지스터(일례로, 적어도 하나의 주변 회로의 트랜지스터)를 포함하지 않는 것을 의미하며, 주변 회로 칩(220)이 적어도 하나의 주변 회로(221)로만 구성된다는 것은, 주변 회로 칩(220)이 적어도 하나의 메모리 셀 스트링을 포함하지 않는다는 것을 의미한다.
이처럼 적어도 하나의 메모리 셀 스트링 칩(210)이 복수의 메모리 셀 스트링들(211, 212)로만 구성되고, 주변 회로 칩(220)이 적어도 하나의 주변 회로(221)로만 구성되기 때문에, 적어도 하나의 메모리 셀 스트링 칩(210) 및 주변 회로 칩(220) 각각은 서로 다른 단순화된 공정을 통해 제조되어 제조 Cost가 감소될 수 있다.
복수의 메모리 셀 스트링들(211, 212) 각각은, 설명의 편의를 위해 도면 상 수직 방향의 구성요소인 것으로 설명되었으나, 기판(213)으로부터 일 방향(예컨대, Z 방향)으로 연장 형성되는 채널층, 채널층을 감싸는 전하 저장층(일례로, ONO(Oxide-Nitride-Oxide))의 수직 요소와, 전하 저장층에 수직 방향으로 연결되는 복수의 전극층들과 같은 수평 요소를 포함할 수 있다. 채널층은 단결정질의 실리콘(Single crystal silicon) 또는 폴리 실리콘으로 형성될 수 있고, 전하 저장층은 복수의 전극층들을 통해 인가되는 전압에 의한 전하를 저장하는 구조(일례로, ONO(Oxide-Nitride-Oxide) 구조)를 갖도록 형성될 수 있으며, 복수의 전극층들 각각은 전압 인가가 가능하도록 W(텅스텐), Ti(티타늄), Ta(탄탈륨), Au(구리) 또는 Au(금)과 같은 도전성 물질로 형성될 수 있다.
적어도 하나의 메모리 셀 스트링 칩(210) 및 주변 회로 칩(220)이 적어도 하나의 TSV(230)를 기반으로 서로 연결되는 것과 관련하여, 보다 상세하게, 주변 회로 칩(220)은 적어도 하나의 메모리 셀 스트링 칩(210)의 하부에 배치된 채, 적어도 하나의 TSV(230)를 이용하여 적어도 하나의 메모리 셀 스트링 칩(210)과 연결될 수 있다.
특히, 주변 회로 칩(220)과 적어도 하나의 메모리 셀 스트링 칩(210)은, 적어도 하나의 메모리 셀 스트링 칩(210)을 관통하는 적어도 하나의 TSV(230)를 이용하여 연결됨을 특징으로 한다. 이 때, 적어도 하나의 TSV(230)는 적어도 하나의 메모리 셀 스트링 칩(210)의 제조 공정 중 복수의 메모리 셀 스트링들(211, 212)이 형성되는 과정에서 에칭된 홀(Hole)에 형성될 수 있기 때문에, 적어도 하나의 TSV(230)를 형성하기 위한 홀을 제조하는 별도의 공정이 불필요하다. 따라서, 주변 회로 칩(220)은, 적어도 하나의 메모리 셀 스트링 칩(210)을 관통하는 적어도 하나의 TSV(230)를 이용하여 적어도 하나의 메모리 셀 스트링 칩(210)과 연결됨으로써, 적어도 하나의 TSV(230)를 형성하기 위한 홀을 제조하는 별도의 공정이 생략될 수 있다.
이처럼, 일 실시예에 따른 3차원 플래시 메모리(200)는, 서로 다른 단순화된 공정을 통해 제조된 적어도 하나의 메모리 셀 스트링 칩(210)과 주변 회로 칩(220)이 적어도 하나의 메모리 셀 스트링 칩(210)을 관통하는 적어도 하나의 TSV(230)를 이용하여 서로 연결되는 구조를 갖게 됨으로써, 적어도 하나의 메모리 셀 스트링 칩이 적어도 하나의 주변 회로를 더 포함하는 기존의 구조와 비교하여 적어도 하나의 메모리 셀 스트링 칩(210)이 제조 및 준비되는 과정에서의 제조 공정 Cost가 감소될 수 있으며, 적어도 하나의 TSV(230)를 형성하기 위한 홀을 제조하는 별도의 공정이 생략될 수 있어 홀 제조 공정 Cost가 감소될 수 있다.
도 3을 참조하면, 일 실시예에 따른 3차원 플래시 메모리(300)는, 도 2에 도시된 3차원 플래시 메모리(200)에서 적어도 하나의 메모리 셀 스트링 칩(210)이 복수 개로 구현되는 경우를 나타낸다.
구체적으로, 3차원 플래시 메모리(300)는, 복수의 메모리 셀 스트링들(311, 312, 321, 322)을 각각 포함하는 복수의 메모리 셀 스트링 칩들(310, 320)과, 적어도 하나의 주변 회로(331)를 포함하는 주변 회로 칩(330)으로 구성된 채, 복수의 메모리 셀 스트링 칩들(310, 320) 및 주변 회로 칩(330)이 적어도 하나의 TSV(340)를 기반으로 서로 연결된 구조를 가질 수 있다.
마찬가지로, 복수의 메모리 셀 스트링 칩들(310, 320) 각각은, 복수의 메모리 셀 스트링들(311, 312, 321, 322)로만 구성될 수 있으며, 주변 회로 칩(330)은 적어도 하나의 주변 회로(331)만으로 구성됨으로써, 복수의 메모리 셀 스트링 칩들(310, 320) 및 주변 회로 칩(330) 각각은 서로 다른 단순화된 공정을 통해 제조되어 제조 Cost가 감소될 수 있다.
복수의 메모리 셀 스트링 칩들(310, 320) 및 주변 회로 칩(330)이 적어도 하나의 TSV(340)를 기반으로 서로 연결되는 것과 관련하여, 보다 상세하게, 주변 회로 칩(330)은 복수의 메모리 셀 스트링 칩들(310, 320) 중 어느 하나의 메모리 셀 스트링 칩(310)의 하부에 배치된 채 적어도 하나의 TSV(340)를 이용하여 어느 하나의 메모리 셀 스트링 칩과 연결될 수 있으며, 어느 하나의 메모리 셀 스트링 칩(310)은 복수의 메모리 셀 스트링 칩들(310, 320) 중 나머지 메모리 셀 스트링 칩(320)의 하부에 배치된 채 적어도 하나의 TSV(340)를 이용하여 나머지 메모리 셀 스트링 칩(320)과 연결될 수 있다. 이에 따라, 주변 회로 칩(330)과 나머지 메모리 셀 스트링 칩(320) 역시 어느 하나의 메모리 셀 스트링 칩(310)을 통과하는 적어도 하나의 TSV(340)를 통해 서로 간접적으로 연결될 수 있다.
이상, 3차원 플래시 메모리(300)에 복수의 메모리 셀 스트링 칩들(310, 320)이 두 개 포함되는 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 세 개 이상 포함될 수 있다. 이러한 경우 차원 플래시 메모리(300)는 설명된 구조와 마찬가지로 최하단에 주변 회로 칩(330)이 배치되고 그 상부에 세 개 이상의 메모리 셀 스트링 칩들(310, 320)이 순차적으로 적층되며 적어도 하나의 TSV(340)를 통해 연결된 구조를 갖게 될 수 있다.
이 때, 적어도 하나의 TSV(340)에서 주변 회로 칩(330)을 어느 하나의 메모리 셀 스트링 칩(310)에 연결하는 부분(341)은, 적어도 하나의 TSV(340)에서 어느 하나의 메모리 셀 스트링 칩(310)을 나머지 메모리 셀 스트링 칩(320)에 연결하는 부분(342)과 일체형으로 구성될 수 있다. 그러나 적어도 하나의 TSV(340)의 구조는 이에 제한되거나 한정되지 않는다. 이에 대한 상세한 설명은 아래의 도 4에서 기재하기로 한다.
도 4를 참조하면, 일 실시예에 따른 3차원 플래시 메모리(400)는, 도 3에 도시된 3차원 플래시 메모리(300)와 동일한 구조를 가지나, 적어도 하나의 TSV(440)에서 주변 회로 칩(410)을 복수의 메모리 셀 스트링 칩들(420, 430) 중 어느 하나의 메모리 셀 스트링 칩(420)에 연결하는 부분(441)이 적어도 하나의 TSV(440)에서 어느 하나의 메모리 셀 스트링 칩(420)을 나머지 메모리 셀 스트링 칩(430)에 연결하는 부분(442)과 서로 독립적으로 구성됨을 특징으로 한다.
이와 같이 도 2 내지 4를 참조하여 설명된 구조의 3차원 플래시 메모리(200, 300, 400)는, 적어도 하나의 TSV(230, 340, 440)를 이용하여 적어도 하나의 메모리 셀 스트링 칩(210, 310, 320, 420, 430)과 주변 회로 칩(220, 330, 410)이 연결된 구조를 가짐으로써, 집적도가 향상될 수 있다.
도 5는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이고, 도 6a 내지 6b는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 설명하기 위해 3차원 플래시 메모리를 나타낸 X-Z 단면도이다. 이하, 도 6a 내지 6b는 도 3에 도시된 3차원 플래시 메모리(300)를 제조하는 제조 방법과 관련된 것이나, 후술되는 제조 방법은 이에 제한되거나 한정되지 않는다. 즉, 후술되는 제조 방법을 통해서는, 도 2에 도시된 3차원 플래시 메모리(200)는 물론 도 4에 도시된 3차원 플래시 메모리(400)가 제조 완료될 수 있다. 또한, 이하, 제조 방법은 자동화 및 기계화된 제조 시스템에 의해 수행됨을 전제로 한다.
도 5 및 6a 내지 6b를 참조하면, 단계(S510)에서 제조 시스템은, 복수의 메모리 셀 스트링들을 포함하는 적어도 하나의 메모리 셀 스트링 칩과, 적어도 하나의 주변 회로를 포함하는 주변 회로 칩을 준비한다.
예를 들어, 단계(S510)에서 제조 시스템은 도 6a와 같이 복수의 메모리 셀 스트링들(611, 612, 621, 622)만으로 각각 구성되는 복수의 메모리 셀 스트링 칩들(610, 620)과, 적어도 하나의 주변 회로(631)만으로 구성되는 주변 회로 칩(630)을 준비할 수 있다.
그 후, 단계(S520)에서 제조 시스템은, 주변 회로 칩을 적어도 하나의 메모리 셀 스트링 칩의 하부에 배치한 채, 적어도 하나의 TSV를 이용하여 적어도 하나의 메모리 셀 스트링 칩과 연결한다.
특히, 단계(S520)에서 제조 시스템은 적어도 하나의 메모리 셀 스트링 칩을 관통하는 적어도 하나의 TSV를 이용하여, 적어도 하나의 주변 회로로만 구성되는 주변 회로 칩을 복수의 메모리 셀 스트링들로만 구성되는 적어도 하나의 메모리 셀 스트링 칩과 연결함으로써, 적어도 하나의 메모리 셀 스트링 칩이 적어도 하나의 주변 회로를 더 포함하는 기존의 구조와 비교하여 적어도 하나의 메모리 셀 스트링 칩이 제조 및 준비되는 과정에서의 제조 공정 Cost를 감소시킬 수 있으며, 적어도 하나의 TSV를 형성하기 위한 홀을 제조하는 별도의 공정이 생략될 수 있어 홀 제조 공정 Cost을 감소시킬 수 있다.
예를 들어, 단계(S520)에서 제조 시스템은 도 6b와 같이 복수의 메모리 셀 스트링 칩들(610, 620)을 관통하는 적어도 하나의 TSV(640)를 형성한 뒤, 적어도 하나의 TSV(640)를 이용해 주변 회로 칩(630)을 복수의 메모리 셀 스트링 칩들(610, 620) 중 어느 하나의 메모리 셀 스트링 칩(610)과 연결하는 동시에 어느 하나의 메모리 셀 스트링 칩(610)을 복수의 메모리 셀 스트링 칩들(610, 620) 중 나머지 메모리 셀 스트링 칩(620)과 연결할 수 있다.
설명된 예시의 적어도 하나의 TSV(640)는, 주변 회로 칩(630)을 어느 하나의 메모리 셀 스트링 칩(610)에 연결하는 부분과 어느 하나의 메모리 셀 스트링 칩(610)을 나머지 메모리 셀 스트링 칩(620)에 연결하는 부분이 일체형으로 구성되는 구조이나, 이에 제한되거나 한정되지 않고 독립된 구조를 가질 수 있다. 적어도 하나의 TSV(640)에서 주변 회로 칩(630)을 어느 하나의 메모리 셀 스트링 칩(610)에 연결하는 부분과 어느 하나의 메모리 셀 스트링 칩(610)을 나머지 메모리 셀 스트링 칩(620)에 연결하는 부분이 독립적으로 구성되는 구조와 관련하여 도면으로 도시되지는 않은 다른 예를 들면, 단계(S520)에서 제조 시스템은 복수의 메모리 셀 스트링 칩들(610, 620) 각각을 관통하는 적어도 하나의 TSV(어느 하나의 메모리 셀 스트링 칩(610)을 관통하는 적어도 하나의 TSV 및 나머지 메모리 셀 스트링 칩(620)을 관통하는 적어도 하나의 TSV)를 형성한 뒤, 어느 하나의 메모리 셀 스트링 칩(610)을 관통하는 적어도 하나의 TSV와 나머지 메모리 셀 스트링 칩(620)을 관통하는 적어도 하나의 TSV가 맞닿도록 어느 하나의 메모리 셀 스트링 칩(610)을 나머지 하나의 메모리 셀 스트링 칩(620)과 연결하는 동시에, 어느 하나의 메모리 셀 스트링 칩(610)을 관통하는 적어도 하나의 TSV를 이용해 어느 하나의 메모리 셀 스트링 칩(610)의 하부에 주변 회로 칩(630)을 연결할 수 있다.
이상, 도 6a 내지 6b를 참조하며, 복수의 메모리 셀 스트링 칩들(610, 620)이 포함되는 3차원 플래시 메모리의 제조 방법이 설명되었으나, 하나의 메모리 셀 스트링 칩이 포함되는 3차원 플래시 메모리의 제조 방법 역시 동일한 단계들(S510 내지 S520)을 통해 수행될 수 있다.
도 7 내지 8은 다른 일 실시예에 따른 3차원 플래시 메모리를 나타낸 X-Z 단면도이다.
도 7을 참조하면, 다른 일 실시예에 따른 3차원 플래시 메모리(700)는, 복수의 메모리 셀 스트링들(711, 712, 721, 722)을 각각 포함하는 두 개의 메모리 셀 스트링 칩들(710, 720)과, 적어도 하나의 주변 회로(731)를 포함하는 주변 회로 칩(730)으로 구성된 채, 두 개의 메모리 셀 스트링 칩들(710, 720) 및 주변 회로 칩(730)이 적어도 하나의 TSV(Through Silicon Via)(740)를 기반으로 서로 연결된 구조를 가질 수 있다.
여기서, 두 개의 메모리 셀 스트링 칩들(710, 720) 각각은 기판(713, 723)과, 기판(713, 723) 상에 일 방향(예컨대, Z 방향)으로 연장 형성되는 복수의 메모리 셀 스트링들(711, 712, 721, 722)로 구성될 수 있으며, 주변 회로 칩(730)은 기판(732)과, 기판(732) 상에 형성된 적어도 하나의 주변 회로(731)로 구성될 수 있다. 기판(713, 723, 733)은 반도체 제조 공정에서 베이스가 되는 구성요소이자 반도체 구조체에 자명하게 포함되는 구성요소인 바, 이하, 두 개의 메모리 셀 스트링 칩들(710, 720) 각각은 복수의 메모리 셀 스트링들(711, 712, 721, 722)로만 구성되는 것으로 해석될 수 있으며, 주변 회로 칩(730) 역시 적어도 하나의 주변 회로(731)로만 구성되는 것으로 해석될 수 있다. 또한, 이하, 두 개의 메모리 셀 스트링 칩들(710, 720)이 복수의 메모리 셀 스트링들(711, 712, 721, 722)로만 구성된다는 것은, 두 개의 메모리 셀 스트링 칩들(710, 720)이 복수의 메모리 셀 스트링들(711, 712, 721, 722)과 무관한 트랜지스터(일례로, 적어도 하나의 주변 회로의 트랜지스터)를 포함하지 않는 것을 의미하며, 주변 회로 칩(730)이 적어도 하나의 주변 회로(731)로만 구성된다는 것은, 주변 회로 칩(730)이 적어도 하나의 메모리 셀 스트링을 포함하지 않는다는 것을 의미한다.
이처럼 두 개의 메모리 셀 스트링 칩들(710, 720) 각각이 복수의 메모리 셀 스트링들(711, 712, 721, 722)로만 구성되고, 주변 회로 칩(730)이 적어도 하나의 주변 회로(731)로만 구성되기 때문에, 두 개의 메모리 셀 스트링 칩들(710, 720) 및 주변 회로 칩(730) 각각은 서로 다른 단순화된 공정을 통해 제조되어 제조 Cost가 감소될 수 있다.
복수의 메모리 셀 스트링들(711, 712, 721, 722) 각각은, 설명의 편의를 위해 도면 상 수직 방향의 구성요소인 것으로 설명되었으나, 기판(713, 723)으로부터 일 방향(예컨대, Z 방향)으로 연장 형성되는 채널층, 채널층을 감싸는 전하 저장층(일례로, ONO(Oxide-Nitride-Oxide))의 수직 요소와, 전하 저장층에 수직 방향으로 연결되는 복수의 전극층들과 같은 수평 요소를 포함할 수 있다. 채널층은 단결정질의 실리콘(Single crystal silicon) 또는 폴리 실리콘으로 형성될 수 있고, 전하 저장층은 복수의 전극층들을 통해 인가되는 전압에 의한 전하를 저장하는 구조(일례로, ONO(Oxide-Nitride-Oxide) 구조)를 갖도록 형성될 수 있으며, 복수의 전극층들 각각은 전압 인가가 가능하도록 W(텅스텐), Ti(티타늄), Ta(탄탈륨), Au(구리) 또는 Au(금)과 같은 도전성 물질로 형성될 수 있다.
두 개의 메모리 셀 스트링 칩들(710, 720) 및 주변 회로 칩(730)이 적어도 하나의 TSV(740)를 기반으로 서로 연결되는 것과 관련하여, 보다 상세하게, 주변 회로 칩(730)은 두 개의 메모리 셀 스트링 칩들(710, 720)의 사이에 배치된 채, 적어도 하나의 TSV(740)를 이용하여 두 개의 메모리 셀 스트링 칩들(710, 720) 각각과 연결될 수 있다.
특히, 주변 회로 칩(730)과 두 개의 메모리 셀 스트링 칩들(710, 720)은, 주변 회로 칩(730)을 관통하는 적어도 하나의 TSV(740)을 이용하여 각기 연결됨을 특징으로 한다. 보다 상세하게, 주변 회로 칩(730)은 주변 회로 칩(730)을 관통하는 적어도 하나의 TSV(740)을 이용하여, 상하부에 위치하는 두 개의 메모리 셀 스트링 칩들(710, 720) 각각과 연결될 수 있다.
이처럼, 다른 일 실시예에 따른 3차원 플래시 메모리(700)는, 서로 다른 단순화된 공정을 통해 제조된 두 개의 메모리 셀 스트링 칩들(710, 720)과 주변 회로 칩(730)이 각기 주변 회로 칩(730)을 관통하는 적어도 하나의 TSV(740)를 이용하여 서로 연결되는 구조를 갖게 됨으로써, 메모리 셀 스트링 칩이 적어도 하나의 주변 회로를 더 포함하는 기존의 구조와 비교하여 두 개의 메모리 셀 스트링 칩들(710, 720)이 제조 및 준비되는 과정에서의 제조 공정 Cost가 감소될 수 있다.
도 8을 참조하면, 다른 일 실시예에 따른 3차원 플래시 메모리(800)는, 도 7에 도시된 3차원 플래시 메모리(700)에서 주변 회로 칩(730)이 복수 개로 구현됨에 따라 두 개의 메모리 셀 스트링 칩들(710, 720)이 적어도 세 개 이상으로 구현되는 경우를 나타낸다.
구체적으로, 3차원 플래시 메모리(800)는, 복수의 주변 회로 칩들(810, 820) 중 어느 하나의 주변 회로 칩(810) 및 나머지 주변 회로 칩(820)이 적어도 세 개 이상의 메모리 셀 스트링 칩들(830, 840, 850) 중 어느 하나의 메모리 셀 스트링 칩(830)을 공유하며 어느 하나의 메모리 셀 스트링 칩(830)에 각각 연결되는 구조를 가질 수 있다.
마찬가지로, 적어도 세 개 이상의 메모리 셀 스트링 칩들(830, 840, 850) 각각은, 복수의 메모리 셀 스트링들로만 구성될 수 있으며, 복수의 주변 회로 칩들(810, 820) 각각은 적어도 하나의 주변 회로만으로 구성됨으로써, 적어도 세 개 이상의 메모리 셀 스트링 칩들(830, 840, 850) 및 복수의 주변 회로 칩들(810, 820) 각각은 서로 다른 단순화된 공정을 통해 제조되어 제조 Cost가 감소될 수 있다.
적어도 세 개 이상의 메모리 셀 스트링 칩들(830, 840, 850) 및 복수의 주변 회로 칩들(810, 820)이 적어도 하나의 TSV(860, 870)를 기반으로 서로 연결되는 것과 관련하여, 보다 상세하게, 복수의 주변 회로 칩들(810, 820) 중 제1 주변 회로 칩(810)은 적어도 세 개 이상의 메모리 셀 스트링 칩들(830, 840, 450) 중 제1 메모리 셀 스트링 칩(830)과 제2 메모리 셀 스트링 칩(840)의 사이에 배치된 채 제1 주변 회로 칩(810)을 통과하는 적어도 하나의 TSV(860)을 통해 제1 메모리 셀 스트링 칩(830) 및 제2 메모리 셀 스트링 칩(840)과 각각 연결될 수 있으며, 제2 주변 회로 칩(820)은 적어도 세 개 이상의 메모리 셀 스트링 칩들(830, 840, 850) 중 제1 메모리 셀 스트링 칩(830)과 제3 메모리 셀 스트링 칩(850)의 사이에 배치된 채 제2 주변 회로 칩(820)을 통과하는 적어도 하나의 TSV(870)을 통해 제1 메모리 셀 스트링 칩(830) 및 제3 메모리 셀 스트링 칩(850)과 각각 연결될 수 있다. 이에, 제1 메모리 셀 스트링 칩(830)은 제1 주변 회로 칩(810) 및 제2 주변 회로 칩(820)의 사이에 배치되어 제1 주변 회로 칩(810) 및 제2 주변 회로 칩(820) 각각과 공유되며 연결될 수 있다. 이 때, 적어도 하나의 TSV(860, 870)는 제1 주변 회로 칩(810)을 제1 메모리 셀 스트링 칩(830) 및 제2 메모리 셀 스트링 칩(840)에 각각 연결하는 적어도 하나의 TSV(860)를 포함할 수 있으며, 제2 주변 회로 칩(820)을 제1 메모리 셀 스트링 칩(830) 및 제3 메모리 셀 스트링 칩(850)에 각각 연결하는 적어도 하나의 TSV(870)를 포함할 수 있다.
이상, 도면을 통해서는 3차원 플래시 메모리(800)에 메모리 셀 스트링 칩들(830, 840, 850)이 세 개 포함되며, 주변 회로 칩들(810, 820)이 두 개 포함되는 것으로 설명되었으나, 이에 제한되거나 한정되지 않고, 메모리 셀 스트링 칩들(830, 840, 850)이 네 개 이상 포함되고 주변 회로 칩들(810, 820)이 세 개 이상 포함될 수 있다. 이러한 경우 차원 플래시 메모리(800)는 설명된 구조와 마찬가지로 주변 회로 칩들(810, 820) 각각의 상하부에 메모리 셀 스트링 칩들(830, 840, 850)이 연결되는 구조를 갖게 될 수 있으며, 이러한 구조를 위해 메모리 셀 스트링 칩들(830, 840, 850)은 주변 회로 칩들(810, 820)의 개수보다 항상 한 개가 더 많게 구비될 수 있다.
이와 같이 도 7 내지 8을 참조하여 설명된 구조의 3차원 플래시 메모리(700, 800)는, 적어도 하나의 TSV(740, 860, 870)를 이용하여 두 개 이상의 메모리 셀 스트링 칩들(710, 720, 830, 840, 850)과 한 개 이상의 주변 회로 칩(730, 810, 820)이 연결된 구조를 가짐으로써, 집적도가 향상될 수 있다.
도 9는 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이고, 도 10a 내지 10c는 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 설명하기 위해 3차원 플래시 메모리를 나타낸 X-Z 단면도이다. 이하, 도 10a 내지 10b는 도 7에 도시된 3차원 플래시 메모리(700)를 제조하는 제조 방법과 관련된 것이나, 후술되는 제조 방법은 이에 제한되거나 한정되지 않는다. 즉, 후술되는 제조 방법을 통해서는, 도 8에 도시된 3차원 플래시 메모리(800)가 제조 완료될 수 있다. 또한, 이하, 제조 방법은 자동화 및 기계화된 제조 시스템에 의해 수행됨을 전제로 한다.
도 9 및 10a 내지 10b를 참조하면, 단계(S910)에서 제조 시스템은, 복수의 메모리 셀 스트링들을 각각 포함하는 두 개의 메모리 셀 스트링 칩들과, 적어도 하나의 주변 회로를 포함하는 주변 회로 칩을 준비한다.
예를 들어, 단계(S910)에서 제조 시스템은 도 10a와 같이 복수의 메모리 셀 스트링들(1011, 1012, 1021, 1022)만으로 각각 구성되는 두 개의 메모리 셀 스트링 칩들(1010, 1020)과, 적어도 하나의 주변 회로(1031)만으로 구성되는 주변 회로 칩(1030)을 준비할 수 있다.
그 후, 단계(S920)에서 제조 시스템은, 주변 회로 칩을 상기 두 개의 메모리 셀 스트링 칩들의 사이에 배치한 채, 적어도 하나의 TSV를 이용하여 상기 두 개의 메모리 셀 스트링 칩들 각각과 연결한다.
특히, 단계(S920)에서 제조 시스템은, 주변 회로 칩을 관통하는 적어도 하나의 TSV를 이용하여, 적어도 하나의 주변 회로로만 구성되는 주변 회로 칩을 복수의 메모리 셀 스트링들로만 각각 구성되는 두 개의 메모리 셀 스트링 칩들 각각과 연결함으로써, 두 개의 메모리 셀 스트링 칩들이 적어도 하나의 주변 회로를 더 포함하는 기존의 구조와 비교하여 두 개의 메모리 셀 스트링 칩들이 제조 및 준비되는 과정에서의 제조 공정 Cost를 감소시킬 수 있다.
예를 들어, 단계(S920)에서 제조 시스템은 도 10b와 같이 주변 회로 칩(1030)을 관통하는 적어도 하나의 TSV(1040)를 형성한 뒤, 주변 회로 칩(1030)을 두 개의 메모리 셀 스트링 칩들(1010, 1020)의 사이에 배치한 채 적어도 하나의 TSV(1040)를 이용해 두 개의 메모리 셀 스트링 칩들(1010, 1020) 각각과 연결할 수 있다.
설명된 예시는 하나의 주변 회로 칩(1030)과 두 개의 메모리 셀 스트링 칩들(1010, 1020)이 포함되는 3차원 플래시 메모리(1000)의 제조 방법에 관한 것이나, 이에 제한되거나 한정되지 않고 복수의 주변 회로 칩들과 복수의 메모리 셀 스트링 칩들이 포함되는 3차원 플래시 메모리에도 적용 가능하다. 즉, 복수의 주변 회로 칩들과 복수의 메모리 셀 스트링 칩들이 포함되는 3차원 플래시 메모리의 제조 방법 역시 동일한 단계들(S910 내지 S920)을 통해 수행될 수 있다.
도 12는 일 실시예에 따른 3차원 플래시 메모리를 나타낸 X-Z 단면도이다.
도 12를 참조하면, 일 실시예에 따른 3차원 플래시 메모리(1200)는 적어도 하나의 트랜지스터(1211, 1212)가 형성된 기판(1210), 적어도 하나의 메모리 셀 스트링(1220, 1230) 및 적어도 하나의 드레인 라인(1240, 1250)을 포함한다.
기판(1210)은 COP 구조에 따라 데이터 저장 및 판독 동작과 관련된 코어 회로 또는 데이터 저장 및 판독 동작을 제외한 나머지 동작과 관련된 주변 회로 중 어느 하나의 회로에 포함되는 적어도 하나의 트랜지스터(1211, 1212)가 매립 형성될 수 있다. 이하, 적어도 하나의 트랜지스터(1211, 1212)가 기판(1210)에 매립 형성된다는 것은, 기판(1210)의 상부에 위치하는 절연층(미도시)과 기판(1210)의 사이에 적어도 하나의 트랜지스터(1211,1 212)가 형성되는 것을 의미할 수 있다.
적어도 하나의 메모리 셀 스트링(1220, 1230) 각각은 기판(1210)의 상부에 일 방향(예컨대, Z 방향)으로 연장 형성되며, 채널층(1221) 및 채널층(1221)을 감싸는 전하 저장층(1222)으로 구성될 수 있다. 채널층(1221)은 단결정질의 실리콘 또는 폴리 실리콘(Poly-silicon)으로 형성될 수 있으며, 전하 저장층(1222)은, 복수의 전극층들(미도시)을 통해 유입되는 전류로부터 전하를 저장하는 구성요소로서, 일례로, ONO(Oxide-Nitride-Oxide)의 구조로도 형성될 수 있다. 이하, 적어도 하나의 메모리 셀 스트링(1220, 1230) 각각은 기판(1210)에 대해 직교하는 일 방향(예컨대, Z 방향)으로 연장 형성되는 수직 요소만을 포함하는 것으로 설명되나, 이에 제한되거나 한정되지 않고 기판(1210)과 평행하는 수평 요소로서 복수의 전극층들을 더 포함할 수 있다.
여기서, 도면에 도시되지 않은 복수의 전극층들은 도 11에 도시된 기존의 3차원 플래시 메모리(1100)에 포함되는 복수의 전극층들(1140)과 동일하게 W(텅스텐), Ti(티타늄), Ta(탄탈륨), Au(구리) 또는 Au(금)과 같은 도전성 물질로 형성되어 워드라인의 기능을 담당할 수 있다. 마찬가지로, 복수의 전극층들 사이에는 복수의 절연층들(미도시)이 절연 특성을 갖는 다양한 물질로 형성되어 복수의 전극층들과 교번하며 개재될 수 있다.
그러나 설명의 편의를 위해 도면에는 복수의 전극층들 및 복수의 절연층들, 그리고 소스 라인 등이 생략되어 도시된다,
적어도 하나의 드레인 라인(1240, 1250)은, 적어도 하나의 메모리 셀 스트링(1220, 1230)에 각각 대응하며, 적어도 하나의 메모리 셀 스트링(1220, 1230)의 하단에 각각 배치될 수 있다. 보다 상세하게, 적어도 하나의 드레인 라인(1240, 1250)은 적어도 하나의 트랜지스터(1211, 1212)와의 거리가 최소화되도록 적어도 하나의 메모리 셀 스트링(1220, 1230)의 하단에 각각 배치될 수 있다. 예를 들어, 제1 드레인 라인(1240)은 대응하는 제1 메모리 셀 스트링(1220)의 하단에 배치될 수 있으며, 제2 드레인 라인(1250)은 대응하는 제2 메모리 셀 스트링(1230)의 하단에 배치될 수 있다.
이처럼 적어도 하나의 드레인 라인(1240, 1250)이 적어도 하나의 메모리 셀 스트링(1220, 1230)의 하단에 각각 배치되는 것은, 적어도 하나의 드레인 라인(1240, 1250)이 적어도 하나의 트랜지스터(1211, 1212)의 배선(1213, 1214)과 각각 연결되는 거리를 최소화하기 위함이다.
즉, 적어도 하나의 드레인 라인(1240, 1250)은, 적어도 하나의 메모리 셀 스트링(1220, 1230)의 하단에 각각 배치됨에 따라, 적어도 하나의 트랜지스터(1211, 1212)의 배선(1213, 1214)과 최단 거리로 각각 연결될 수 있다.
여기서, 적어도 하나의 드레인 라인(1240, 1250)이 적어도 하나의 트랜지스터(1211, 1212)의 배선(1213, 1214)과 최단 거리로 각각 연결된다는 것은, 적어도 하나의 드레인 라인(1240, 1250)이 적어도 하나의 트랜지스터(1211, 1212)의 배선(1213, 1214)과 각각 연결되는 연결 부분이 기판(1210) 상 적어도 하나의 메모리 셀 스트링(1220, 1230)에 대응하는 영역(1223, 1231) 내에 위치하도록 적어도 하나의 드레인 라인(1240, 1250)이 적어도 하나의 트랜지스터(1211, 1212)의 배선(1213, 1214)과 각각 연결되는 것을 의미할 수 있다.
이와 같이 일 실시예에 따른 3차원 플래시 메모리(1200)는, 적어도 하나의 드레인 라인(1240, 1250)이 적어도 하나의 메모리 셀 스트링(1220, 1230)의 하단에 각각 배치됨에 따라 적어도 하나의 드레인 라인(1240, 1250)이 적어도 하나의 트랜지스터(1211, 1212)의 배선(1213, 1214)과 최단 거리로 각각 연결되는 구조를 가질 수 있다. 따라서, 해당 구조를 통해, 적어도 하나의 드레인 라인(1240, 1250)이 적어도 하나의 트랜지스터(1211, 1212)의 배선(1213, 1214)과 각각 연결되는 연결 부분이 기판(1210) 상 적어도 하나의 메모리 셀 스트링(1220, 1230)에 대응하는 영역(1223, 1231) 내에 위치하게 되어, 3차원 플래시 메모리(1200)의 집적도가 향상될 수 있다.
3차원 플래시 메모리(200)의 제조 공정에 대한 상세한 설명은 아래의 도 13 및 14a 내지 14d를 참조하여 기재하기로 한다.
도 13은 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이고, 도 14a 내지 14e는 3차원 플래시 메모리의 제조 방법을 설명하기 위해 차원 플래시 메모리를 나타낸 X-Z 단면도이다. 이하, 도 13 및 14a 내지 14d를 참조하여 설명되는 제조 방법은 도 12에 설명된 3차원 플래시 메모리(1200)를 제조하기 위한 것으로서, 자동화 및 기계화된 제조 시스템에 의해 수행됨을 전제로 한다.
도 13 및 14a 내지 14e를 참조하면, 단계(S1310)에서 제조 시스템은, 도 14a와 같이 적어도 하나의 트랜지스터(1211, 1212)가 형성된 기판(1210)을 준비한다. 이 때, 단계(S1320)에서 제조 시스템은, 도 14b와 같이 적어도 하나의 트랜지스터(1211, 1212)의 배선(1213, 1214)을 기판(1210)에 더 형성할 수 있다. 그러나 이에 제한되거나 한정되지 않고, 제조 시스템은 적어도 하나의 트랜지스터(1211, 1212)와 배선(1213, 1214) 모두가 형성된 기판(1210)을 준비할 수도 있다.
그 다음, 단계(S1320)에서 제조 시스템은, 도 14c와 같이 적어도 하나의 메모리 셀 스트링(1220, 1230)과 각각 대응하는 적어도 하나의 드레인 라인(1240, 1250)을 기판(1210)에 형성한다. 보다 상세하게, 제조 시스템은, 후술되는 단계(S1330)를 통해 적어도 하나의 드레인 라인(1240, 1250)이 적어도 하나의 메모리 셀 스트링(1220, 1230)의 하단에 각각 배치될 수 있도록, 단계(S1320)에서 적어도 하나의 드레인 라인(1240, 1250)을 기판(1210)에 형성함을 특징으로 한다.
적어도 하나의 드레인 라인(1240, 1250)이 적어도 하나의 메모리 셀 스트링(1220, 1230)의 하단에 각각 배치될 수 있도록 적어도 하나의 드레인 라인(1240, 1250)을 기판(1210)에 형성하는 것은, 적어도 하나의 드레인 라인(1240, 1250)으로부터 적어도 하나의 트랜지스터(1211, 1212)와의 거리를 최소화하기 위함이다.
즉, 단계(S1320)에서 제조 시스템은, 적어도 하나의 드레인 라인(1240, 1250)을 적어도 하나의 트랜지스터(1211, 1212)의 배선(1213, 1214)과 최단 거리로 각각 연결할 수 있다.
여기서, 적어도 하나의 드레인 라인(1240, 1250)을 적어도 하나의 트랜지스터(1211, 1212)의 배선(1213, 1214)과 최단 거리로 각각 연결한다는 것은, 적어도 하나의 드레인 라인(1240, 1250)이 적어도 하나의 트랜지스터(1211, 1212)의 배선(1213, 1214)과 각각 연결되는 연결 부분을 기판(1210) 상 적어도 하나의 메모리 셀 스트링(1220, 1230)에 대응하는 영역(1223, 1231) 내에 위치시키며, 적어도 하나의 드레인 라인(1240, 1250)을 적어도 하나의 트랜지스터(1211, 1212)의 배선(1213, 1214)과 각각 연결하는 것을 의미할 수 있다.
그 다음, 단계(S1330)에서 제조 시스템은, 도 14d와 같이 적어도 하나의 드레인 라인(1240, 1250)의 상부에 적어도 하나의 메모리 셀 스트링(1220, 1230)을 일 방향으로 각각 연장 형성한다.
그 후, 별도의 단계로 도시되지는 않았으나 제조 시스템은, 도 14e와 같이 적어도 하나의 메모리 셀 스트링(1220, 1230)의 상단에 소스 라인(1260)을 형성할 수 있다. 이 때, 소스 라인(1260)은 적어도 하나의 메모리 셀 스트링(1220, 1230)에 의해 공통적으로 사용되는 공통 소스 라인일 수 있다.
도 16은 일 실시예에 따른 3차원 플래시 메모리를 나타낸 X-Z 단면도이고, 도 17은 일 실시예에 따른 3차원 플래시 메모리를 나타낸 Y-Z 단면도이다.
도 16 내지 17을 참조하면, 일 실시예에 따른 3차원 플래시 메모리(1600)는 기판(1610), 적어도 하나의 메모리 셀 스트링(1620), 복수의 워드 라인들(1630) 및 적어도 하나의 매몰형 소스 라인(1640)을 포함한다.
기판(1610)은 단결정질의 실리콘(Single crystal silicon) 또는 폴리 실리콘(Poly-silicon)으로 형성될 수 있다.
적어도 하나의 메모리 셀 스트링(1620)은 기판(1610) 상 일 방향(예컨대, Z 방향)으로 연장 형성되며 그 상부에 배치되는 드레인 라인(미도시)을 포함한 채 채널층(1621) 및 전하 저장층(1622)을 포함할 수 있다. 채널층(1621)은 단결정질의 실리콘 또는 폴리 실리콘으로 형성될 수 있으며, 전하 저장층(1622)은, 채널층(1621)을 감싸도록 형성된 채 복수의 워드 라인들(1630)을 통해 유입되는 전류로부터 전하를 저장하는 구성요소로서, 일례로, ONO(Oxide-Nitride-Oxide)의 구조로 형성될 수 있다. 이하, 전하 저장층(1622)이 기판(1610)에 대해 직교하는 일 방향(예컨대, Z 방향)으로 연장 형성(기판(1610)에 대해 수직 방향으로 연장 형성)되는 수직 요소만을 포함하는 것으로 설명되나, 이에 제한되거나 한정되지 않고 기판(1610)과 평행하며 복수의 워드 라인(1630)들과 접촉되는 수평 요소도 더 포함할 수 있다.
이와 같은 채널층(1621) 및 전하 저장층(1622)은, 복수의 워드 라인들(1630)에 대응하는 복수의 메모리 셀들을 구성하는 바 메모리 셀 스트링으로 명명될 수 있다.
복수의 워드 라인들(1630)은 적어도 하나의 메모리 셀 스트링(1620)에 대해 수직 방향으로 연결된 채 W(텅스텐), Ti(티타늄), Ta(탄탈륨), Cu(구리) 또는 Au(금)과 같은 전도성 물질로 형성되어 워드 라인의 기능을 담당할 수 있다. 마찬가지로, 복수의 워드 라인들(1630) 사이에는 적어도 하나의 메모리 셀 스트링(1620)에 대해 수직 방향으로 연결되는 복수의 절연층들(1650)이 절연 특성을 갖는 다양한 물질로 형성되어 복수의 워드 라인들(1630)과 교번하며 개재될 수 있다.
적어도 하나의 매몰형 소스 라인(1640)은 기판(1610)에 매몰된 채 적어도 하나의 메모리 셀 스트링(1620)에 대한 소스 전극으로 사용되며, 기판(1610)과 구분되는 전도성 물질로 형성될 수 있다. 이 때, 적어도 하나의 매몰형 소스 라인(1640)은 기판(1610)에서 적어도 하나의 메모리 셀 스트링(1620)이 형성되는 영역을 제외한 영역에 매몰된 채 형성될 수 있다.
예를 들어, 적어도 하나의 매몰형 소스 라인(1640)은 기판(1610)의 일부 영역에 불순물이 도핑되어 소스 전극의 기능을 담당하도록 형성되는 것이 아닌, 기판(1610)을 구성하는 물질인 단결정질의 실리콘 또는 폴리 실리콘과 구분되도록 독립적인 전도성 물질(일례로, W(텅스텐), Ti(티타늄), Ta(탄탈륨), Cu(구리) 또는 Au(금) 등)로 수평 방향인 일 방향(예컨대, Y 방향)으로 기판(1610)에 매몰되며 연장 형성될 수 있다.
이처럼 적어도 하나의 매몰형 소스 라인(1640)은 기판(1610)의 상부로 높이를 갖는 단차없이 기판(210)에 매몰되며 형성됨으로써, 도 15를 참조하여 설명된 기판의 상부로 높이를 갖는 단차있는 공통의 소스 라인과 비교하여 그 제조 공정의 복잡도가 현저히 낮아질 수 있다.
또한, 적어도 하나의 매몰형 소스 라인(1640)은 적어도 하나의 메모리 셀 스트링(1620)에 의해 공통의 소스 전극으로 사용될 수 있는 조건을 만족시키는 아래 최소화된 폭을 가질 수 있다. 일례로, 적어도 하나의 매몰형 소스 라인(1640)은 적어도 하나의 메모리 셀 스트링(1620)에 의해 공통의 소스 전극으로 사용될 수 있는 전류, 전압 특성과 관련된 조건을 만족시키는 것을 전제로 가장 최소화된 폭을 가질 수 있다.
따라서, 일 실시예에 따른 3차원 플래시 메모리(1600)는 기존 공통의 소스 라인의 폭과 비교하여 현저하게 좁아진 폭의 적어도 하나의 매몰형 소스 라인(1640)을 포함함으로써, 적어도 하나의 메모리 셀 스트링(1620)의 셀 집적도를 향상시킬 수 있다.
또한, 적어도 하나의 매몰형 소스 라인(1640)은 적어도 하나의 메모리 셀 스트링(1620)과 연결됨에 있어, 기판(1610)을 경유할 수 있다. 예를 들어, 적어도 하나의 매몰형 소스 라인(1640)은 기판(1610)에 매몰된 배선(미도시)을 통해 적어도 하나의 메모리 셀 스트링(1620)과 연결될 수 있다.
이에, 일 실시예에 따른 3차원 플래시 메모리(1600)는 메모리 셀 스트링의 상부에 배치되는 외부 배선을 통해 공통의 소스 라인이 메모리 셀 스트링과 연결되는 기존의 3차원 플래시 메모리에 비교하여 배선 레이아웃 설계를 단순화하는 효과를 도모할 수 있다.
이 때, 적어도 하나의 매몰형 소스 라인(1640)의 상부에는 복수의 워드 라인들(1630)이 형성되는 과정에서 활용되는 적어도 하나의 슬릿 라인(1641)이 위치할 수 있다. 보다 상세하게, 적어도 하나의 슬릿 라인(1641)은 복수의 워드 라인들(1630)이 형성 완료되기 이전까지 내부가 빈 트렌치(Trench) 또는 홀(Hole)의 형상을 하여, 복수의 워드 라인들(1630)을 형성하는 전도성 물질이 삽입되는 통로로 사용될 수 있다. 복수의 워드 라인들(1630)이 형성된 이후에는 적어도 하나의 슬릿 라인(1641) 내에 절연막이 충진될 수 있다.
이와 같은 구조의 적어도 하나의 매몰형 소스 라인(1640)을 포함하는 3차원 플래시 메모리(1600)의 제조 방법에 대해서는 아래에서 설명하기로 한다.
도 18은 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이고, 도 19a 내지 19d는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 설명하기 위한 X-Z 단면도이다. 이하, 도 18 및 19a 내지 19d를 참조하여 설명되는 제조 방법은 도 16 내지 17을 참조하여 설명된 3차원 플래시 메모리(1600)를 제조하기 위한 것으로서, 자동화 및 기계화된 제조 시스템에 의해 수행됨을 전제로 한다.
도 18 및 19a 내지 19d를 참조하면, 단계(S1810)에서 제조 시스템은, 도 19a와 같이 반도체 구조체(1900)를 준비한다. 여기서, 반도체 구조체(1900)는 기판(1910) 상 일 방향으로 연장 형성되는 채널층(1921) 및 전하 저장층(1922)을 포함하는 적어도 하나의 메모리 셀 스트링(1920), 적어도 하나의 메모리 셀 스트링(1920)에 대해 수직 방향으로 연결되는 복수의 희생층들(1930) 및 기판(1910)에 매몰된 적어도 하나의 매몰형 소스 라인(1940)을 포함한다.
이러한 반도체 구조체(1900)를 준비함에 있어, 제조 시스템은 기판(1910)과 구분되는 전도성 물질로 적어도 하나의 매몰형 소스 라인(1940)을 기판(1910)에 매몰 형성할 수 있으며, 적어도 하나의 메모리 셀 스트링(1920)과 적어도 하나의 매몰형 소스 라인(1940)을 기판(1910)을 통해(보다 정확하게는 기판(1910)에 매몰된 배선(미도시)을 통해) 연결할 수 있다.
이 때, 적어도 하나의 매몰형 소스 라인(1940)을 매몰 형성함에 있어, 제조 시스템은 적어도 하나의 매몰형 소스 라인(1940)이 적어도 하나의 메모리 셀 스트링(1920)에 의해 공통의 소스 전극으로 사용될 수 있는 조건을 만족시키는 아래 최소화된 폭을 갖도록 적어도 하나의 매몰형 소스 라인(1940)을 기판(1910)에 매몰 형성할 수 있다.
이어서, 단계(S1820)에서 제조 시스템은, 도 19b와 같이 반도체 구조체(1900)에서 적어도 하나의 매몰형 소스 라인(1940)의 상부에 위치하는 적어도 하나의 슬릿 라인(1941)을 통해 복수의 희생층들(1930)을 제거한다. 여기서, 적어도 하나의 슬릿 라인(1941)은 후술되는 단계(S1830)에서의 통로로 사용되기 위하여 내부 공간이 빈 트렌치 또는 홀의 형상을 가질 수 있다.
도면 상에서는 적어도 하나의 슬릿 라인(1941)이 반도체 구조체(1900)를 준비하는 과정에서 이미 반도체 구조체(1900)에 형성되어 있는 것으로 도시되었으나, 이에 제한되거나 한정되지 않고, 단계(S1810)에서 적어도 하나의 슬릿 라인(1941)이 형성되지 않은 반도체 구조체(1900)가 준비된 이후, 단계(S1810) 이후의 별도의 단계(미도시)를 통해 적어도 하나의 슬릿 라인(1941)이 반도체 구조체(1900) 상 적어도 하나의 매몰형 소스 라인(1940)의 상부 위치에 형성될 수도 있다.
그 다음, 단계(S1830)에서 제조 시스템은, 적어도 하나의 슬릿 라인(1941)을 이용하여, 복수의 희생층들(1930)이 제거된 공간(1931)에 복수의 워드 라인들(1932)을 형성한다. 일례로, 제조 시스템은 도 19c와 같이 적어도 하나의 슬릿 라인(1941)을 통로로 이용하여, 복수의 희생층들(1930)이 제거된 공간(1931)에 전도성 물질을 삽입함으로써, 복수의 워드 라인들(1932)을 형성할 수 있다.
그 후, 도 18에 도시된 플로우 차트 상 별도의 단계로 도시되지는 않았으나, 제조 시스템은, 도 19d와 같이 복수의 워드 라인들(1932)이 형성된 이후에 적어도 하나의 슬릿 라인(1941) 내에 절연막을 충진할 수 있다.
이상, 적어도 하나의 매몰형 소스 라인(1940)과 복수의 워드 라인들(1932)이 각기 다른 단계(공정)를 통해 형성되는 것으로 설명되었으나, 적어도 하나의 매몰형 소스 라인(1940)과 복수의 워드 라인들(1932)은 동일한 단계(공정)을 통해 일괄적으로 형성될 수 있다. 이에 대한 상세한 설명은 아래에서 기재하기로 한다.
도 20은 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이고, 도 21a 내지 21d는 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 설명하기 위한 X-Z 단면도이다. 이하, 도 20 및 21a 내지 21d를 참조하여 설명되는 제조 방법은 도 16 내지 17을 참조하여 설명된 3차원 플래시 메모리(1600)를 제조하기 위한 것으로서, 자동화 및 기계화된 제조 시스템에 의해 수행됨을 전제로 한다.
또한, 도 20 및 21a 내지 21d를 참조하여 설명되는 제조 방법은 도 18 및 19a 내지 19d를 참조하여 설명된 제조 방법과 달리 적어도 하나의 슬릿 라인과 복수의 워드 라인들을 일괄적으로 형성함을 특징으로 한다.
도 20 및 21a 내지 21d를 참조하면, 단계(S2010)에서 제조 시스템은, 도 21a와 같이 반도체 구조체(2100)를 준비한다. 여기서, 반도체 구조체(2100)는 기판(2110) 상 일 방향으로 연장 형성되는 채널층(2121) 및 전하 저장층(2122)을 포함하는 적어도 하나의 메모리 셀 스트링(2120), 적어도 하나의 메모리 셀 스트링(2120)에 대해 수직 방향으로 연결되는 복수의 희생층들(2130) 및 기판(2110)에 매몰된 적어도 하나의 매몰형 희생 라인(2140)을 포함한다. 이하, 적어도 하나의 매몰형 희생 라인(2140)은 복수의 희생층들(2130)과 동일한 희생 물질로 형성되는 것으로 설명되나, 이에 제한되거나 한정되지 않고 빈 공간의 형태로 구성될 수도 있다.
이러한 반도체 구조체(21100)를 준비함에 있어, 제조 시스템은 복수의 희생층들(2130)과 동일한 물질로 적어도 하나의 매몰형 희생 라인(2140)을 기판(2110)에 매몰 형성할 수 있으며, 후술되는 단계(S2130)에서 형성될 적어도 하나의 매몰형 소스 라인(2141)이 적어도 하나의 메모리 셀 스트링(2120)과 연결될 수 있도록 적어도 하나의 메모리 셀 스트링(2120)과 적어도 하나의 매몰형 희생 라인(2140)을 기판(2110)을 통해(보다 정확하게는 기판(2110)에 매몰된 배선(미도시)을 통해) 연결할 수 있다.
이 때, 적어도 하나의 매몰형 희생 라인(2140)을 매몰 형성함에 있어, 제조 시스템은 후술되는 단계(S2130)에서 형성될 적어도 하나의 매몰형 소스 라인(2141)이 적어도 하나의 메모리 셀 스트링(2120)에 의해 공통의 소스 전극으로 사용될 수 있는 조건을 만족시키는 아래 최소화된 폭을 갖도록 적어도 하나의 매몰형 희생 라인(2140)을 기판(2110)에 매몰 형성할 수 있다.
이어서, 단계(S2020)에서 제조 시스템은, 도 21b와 같이 반도체 구조체(2100)에서 적어도 하나의 매몰형 희생 라인(2140)의 상부에 위치하는 적어도 하나의 슬릿 라인(2142)을 통해 복수의 희생층들(2130) 및 적어도 하나의 매몰형 희생 라인(2141)을 제거한다. 여기서, 적어도 하나의 슬릿 라인(2140)은 후술되는 단계(S2030)에서의 통로로 사용되기 위하여 내부 공간이 빈 트렌치 또는 홀의 형상을 가질 수 있다.
도면 상에서는 적어도 하나의 슬릿 라인(2142)이 반도체 구조체(2100)를 준비하는 과정에서 이미 반도체 구조체(2100)에 형성되어 있는 것으로 도시되었으나, 이에 제한되거나 한정되지 않고, 단계(S2010)에서 적어도 하나의 슬릿 라인(2142)이 형성되지 않은 반도체 구조체(2100)가 준비된 이후, 단계(S2020) 이우희 별도의 단계(미도시)를 통해 적어도 하나의 슬리 라인(2142)이 반도체 구조체(2100) 상 적어도 하나의 매몰형 희생 라인(2140)의 상부 위치에 형성될 수도 있다.
그 다음, 단계(S2030)에서 제조 시스템은, 적어도 하나의 슬릿 라인(2142)을 이용하여, 복수의 희생층들(2130)이 제거된 공간(2131) 및 적어도 하나의 매몰형 희생 라인(2140)이 제거된 공간(2143)에 각각 복수의 워드 라인들(2132) 및 적어도 하나의 매몰형 소스 라인(2141)을 형성한다. 일례로, 제조 시스템은 도 21c와 같이 적어도 하나의 슬릿 라인(2142)을 통로로 이용하여, 복수의 희생층들(2130)이 제거된 공간(2131)에 전도성 물질을 삽입하여 복수의 워드 라인들(2132)을 형성하고, 적어도 하나의 매몰형 희생 라인(2140)이 제거된 공간(2143)에 전도성 물질을 삽입하여 적어도 하나의 매몰형 소스 라인(2141)을 형성할 수 있다.
즉, 단계(S2030)에서 제조 시스템은 적어도 하나의 슬릿 라인(2142)을 통로로 이용하여, 복수의 워드 라인들(2132)과 적어도 하나의 매몰형 소스 라인(2141)을 단일 공정으로 일괄적으로 동시에 형성할 수 있다.
그 후, 도 20에 도시된 플로우 차트 상 별도의 단계로 도시되지는 않았으나, 제조 시스템은, 도 21d와 같이 복수의 워드 라인들(2132) 및 적어도 하나의 매몰형 소스 라인(2141)이 형성된 이후에 적어도 하나의 슬릿 라인(2142) 내에 절연막을 충진할 수 있다.
이처럼 복수의 워드 라인들(2132)과 적어도 하나의 매몰형 소스 라인(2141)이 단일 공정으로 일괄적으로 동시에 형성됨으로써, 제조 공정의 복잡도가 낮아질 수 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (15)

  1. TSV(Through Silicon Via) 기반 고집적도를 갖는 3차원 플래시 메모리에 있어서,
    복수의 메모리 셀 스트링들을 포함하는 적어도 하나의 메모리 셀 스트링 칩; 및
    적어도 하나의 주변 회로를 포함하는 주변 회로 칩
    을 포함하고,
    상기 주변 회로 칩은,
    상기 적어도 하나의 메모리 셀 스트링 칩의 하부에 배치된 채, 적어도 하나의 TSV를 이용하여 상기 적어도 하나의 메모리 셀 스트링 칩과 연결되는 것을 특징으로 하는 3차원 플래시 메모리.
  2. 제1항에 있어서,
    상기 적어도 하나의 메모리 셀 스트링 칩은,
    상기 복수의 메모리 셀 스트링들로 구성되고,
    상기 주변 회로 칩은,
    상기 적어도 하나의 주변 회로로 구성되는 것을 특징으로 하는 3차원 플래시 메모리.
  3. 제1항에 있어서,
    상기 주변 회로 칩은,
    상기 적어도 하나의 메모리 셀 스트링 칩을 관통하는 상기 적어도 하나의 TSV를 이용하여 상기 적어도 하나의 메모리 셀 스트링 칩과 연결되는 것을 특징으로 하는 3차원 플래시 메모리.
  4. 제1항에 있어서,
    상기 적어도 하나의 메모리 셀 스트링 칩이 복수 개로 구현되는 경우,
    상기 주변 회로 칩은,
    상기 복수의 메모리 셀 스트링 칩들 중 어느 하나의 메모리 셀 스트링 칩의 하부에 배치된 채, 상기 적어도 하나의 TSV를 이용하여 상기 어느 하나의 메모리 셀 스트링 칩과 연결되고,
    상기 어느 하나의 메모리 셀 스트링 칩은,
    상기 복수의 메모리 셀 스트링 칩들 중 나머지 메모리 셀 스트링 칩의 하부에 배치된 채, 상기 적어도 하나의 TSV를 이용하여 상기 나머지 메모리 셀 스트링 칩과 연결되는 것을 특징으로 하는 3차원 플래시 메모리.
  5. COP(Cell On Peripheral circuit) 구조가 적용된 3차원 플래시 메모리에 있어서,
    적어도 하나의 트랜지스터가 형성된 기판;
    상기 기판의 상부에 일 방향으로 연장 형성되는 적어도 하나의 메모리 셀 스트링; 및
    상기 적어도 하나의 메모리 셀 스트링과 각각 대응하며 상기 적어도 하나의 메모리 셀 스트링의 하단에 각각 배치되는 적어도 하나의 드레인 라인(Drain Line)
    을 포함하는 3차원 플래시 메모리.
  6. 제5항에 있어서,
    상기 적어도 하나의 드레인 라인은,
    상기 적어도 하나의 트랜지스터와의 거리가 최소화되도록 상기 적어도 하나의 메모리 셀 스트링의 하단에 각각 배치되는 것을 특징으로 하는 3차원 플래시 메모리.
  7. 제6항에 있어서,
    상기 적어도 하나의 드레인 라인은,
    상기 적어도 하나의 트랜지스터의 배선과 각각 연결되는 것을 특징으로 하는 3차원 플래시 메모리.
  8. 제7항에 있어서,
    상기 적어도 하나의 드레인 라인은,
    상기 적어도 하나의 메모리 셀 스트링의 하단에 각각 배치됨에 따라, 상기 적어도 하나의 트랜지스터의 배선과 최단 거리로 각각 연결되는 것을 특징으로 하는 3차원 플래시 메모리.
  9. 제7항에 있어서,
    상기 적어도 하나의 드레인 라인이 상기 적어도 하나의 트랜지스터의 배선과 각각 연결되는 연결 부분은,
    상기 기판 상 상기 적어도 하나의 메모리 셀 스트링에 대응하는 영역 내에 위치하는 것을 특징으로 하는 3차원 플래시 메모리.
  10. 기판 상 일 발향으로 연장 형성되는 채널층 및 전하 저장층을 포함하는 적어도 하나의 메모리 셀 스트링;
    상기 적어도 하나의 메모리 셀 스트링에 대해 수직 방향으로 연결되는 복수의 워드 라인들; 및
    상기 기판에 매몰된 적어도 하나의 매몰형 소스 라인
    을 포함하는 3차원 플래시 메모리.
  11. 제10항에 있어서,
    상기 적어도 하나의 매몰형 소스 라인은,
    상기 기판과 구분되는 전도성 물질로 형성되는 것을 특징으로 하는 3차원 플래시 메모리.
  12. 제10항에 있어서,
    상기 적어도 하나의 매몰형 소스 라인의 상부에는,
    상기 복수의 워드 라인들이 형성되는 과정에서 활용되는 적어도 하나의 슬릿 라인(Slit line)이 위치하는 것을 특징으로 하는 3차원 플래시 메모리.
  13. 제12항에 있어서,
    상기 적어도 하나의 슬릿 라인 내에는,
    상기 복수의 워드 라인들이 형성된 이후에 충진된 절연막이 위치하는 것을 특징으로 하는 3차원 플래시 메모리.
  14. 제10항에 있어서,
    상기 적어도 하나의 매몰형 소스 라인은,
    상기 적어도 하나의 메모리 셀 스트링과 상기 기판을 통해 연결되는 것을 특징으로 하는 3차원 플래시 메모리.
  15. 제10항에 있어서,
    상기 적어도 하나의 매몰형 소스 라인은,
    상기 적어도 하나의 메모리 셀 스트링에 의해 공통의 소스 전극으로 사용될 수 있는 조건을 만족시키는 아래 최소화된 폭을 갖는 것을 특징으로 하는 3차원 플래시 메모리.
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