KR20070003338A - 반도체 소자 - Google Patents

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Abstract

본 발명은 반도체 소자에 관한 것으로서, 반도체 소자의 주변회로 영역에서 게이트 라인의 형성시 패턴 밀도의 차이에 따른 로딩 효과의 영향을 개선할 수 있도록 하는 기술을 개시한다. 이러한 본 발명은 실리콘 기판에 ISO(International Standard Organization) 액티브 영역을 형성한 후 주변회로 영역에 게이트 라인을 형성할 경우, 주변회로 영역에서 게이트 라인의 패턴 밀도가 조밀하지 않은 영역의 경우 실제 게이트 라인의 주위로 게이트 라인과 동일한 더미 라인을 형성하여 주변 회로 영역에서 게이트 라인의 밀도 차이 발생을 극복할 수 있도록 한다.

Description

반도체 소자{Semiconductor device}
도 1 내지 도 3은 종래 기술에 따른 반도체 소자의 게이트 라인 형성에 관한 레이아웃도.
도 4는 본 발명에 따른 반도체 소자의 게이트 라인 형성에 관한 레이아웃도.
도 5 및 도 6은 본 발명의 다른 실시예들에 따른 레이아웃도.
본 발명은 반도체 소자에 관한 것으로서, 반도체 소자의 주변회로 영역에서 게이트 라인의 형성시 패턴 밀도의 차이에 따른 로딩 효과의 영향을 개선할 수 있도록 하는 기술이다.
일반적으로 반도체 메모리 소자인 디램은 하나의 캐패시터와 하나의 트랜지스터로 형성되는 셀부와 이들을 구동시키는 주변회로부로 구성된다. 그리고, 주변회로부를 구성하는 구조물은 셀부에 형성되는 구조물 형성 공정시 형성되되, 셀부와 다르게 디자인된 룰에 의하여 형성된다.
여기서, 셀부는 반도체 기판의 활성영역을 정의하는 소자분리막, 워드라인, 비트라인, 캐패시터 및 금속배선들이 구비되고, 주변회로부에는 이들을 구동시킬 수 있도록 구성된 구조물을 형성하고 있으며, 이들을 상기 금속배선들과 연결하여 셀부를 구동시킬 수 있도록 함으로써 디램을 형성한다.
또한, 상술된 트랜지스터를 제조하는 공정은 소자 분리막 형성 단계, 게이트 산화막 형성 단계, 게이트 형성 단계, 게이트 스페이서(Spacer) 형성 단계, 및 소스/드레인 형성단계로 진행된다. 그리고, 이후의 공정은 전체 물질의 상부에 층간 절연막을 형성한 후 평탄화하는 단계, 층간 절연막에 콘택홀을 형성하는 단계, 및 콘택홀에 전도성 물질을 매립하여 콘택 플러그를 형성하는 단계로 진행된다.
이러한 종래의 트랜지스터 제조 공정은 소자 분리막(Field Oxide)을 형성한 후 게이트 전극물질 증착 공정 및 마스크/식각 공정을 통해 게이트 패턴을 형성하고, 게이트 패턴의 측벽에 게이트 스페이서(Spacer)를 형성하여 게이트를 형성한다.
도 1 내지 도 3은 종래 기술에 따른 반도체 소자의 게이트 라인 형성에 관한 레이아웃도이다.
도 1 내지 도 3을 참조하면, 반도체 기판(1)의 상부에 게이트 라인(3)이 형성되고, 기계적 연마(Chemical Mechanical Polishing) 디싱(Dishing) 현상을 방지하기 위한 더미 게이트 라인(4)이 형성된다.
그런데, 주변회로 영역(2)에 트랜지스터를 형성하기 위해 포토 마스크 공정, 식각 공정 및 스페이서 레이어 증착 공정의 수행시, 게이트 라인(3)의 형성 밀도에 따른 로딩 효과(Loading Effect)의 영향으로 처음 설계시 원하는 게이트 패턴이나 스페이서 패턴을 구현하기가 어려운 문제점이 있다.
즉, 주변회로 영역(2)의 게이트 라인(3) 형성시 게이트 패턴의 밀도가 조밀한 영역과 상대적으로 그렇지 않은 영역(A)에 따른 로딩 효과(Loading effect)의 영향으로 포토 마스크나 식각 공정시 서로 다른 바이어스(Bias)를 나타내게 된다. 이에 따라, 게이트 스페이서 레이어의 증착시 서로 다른 단차피복성(Step-Coverage)을 갖게 되어 동일한 크기의 게이트 패턴 사이에서도 서로 다른 크기의 스페이서가 형성된다.
결국, 이러한 종래의 반도체 소자의 게이트 라인 형성 방법은 제품의 설계 마진을 감소시켜 제품의 특성을 저하시키는 문제점이 있다. 따라서, 이러한 문제점을 해결하기 위해 수 차례 이상의 보정 실험을 거쳐 포토 마스크 레이아웃을 교정하고 서로 다른 포토 및 식각 바이어스, 단차피복성을 보상하여 게이트 패턴을 튜닝하게 되었다.
또한, 후속의 절연층을 형성할 경우 게이트 라인(3)의 밀도 차이에 따른 단차를 극복하기 위하여 절연층의 단차를 높이거나, 전면의 에치-백(Etch-Back) 또는 화학적 기계적 연마(Chemical Mechanical Polishing)와 같은 방식을 추가하는 공정을 수행하고 있다. 그 결과, 반도체 소자의 생산과 공정 측면에서 경쟁력이 떨어지고, 생산원가를 높이는 문제를 발생시킨다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로서, 반도체 소자의 페리 영역에서 게이트 라인의 형성시 패턴 밀도의 차이에 따른 로딩 효과의 영향을 개선할 수 있도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 반도체 소자는, 반도체 소자의 기판에 형성된 게이트 라인; 및 반도체 소자의 주변회로 영역에 형성되되, 게이트 라인이 조밀하지 않고 독립적으로 형성된 영역에 게이트 라인과 일정 간격으로 이격되어 다수가 균일한 패턴 밀도로 형성되는 더미 게이트 라인을 구비함을 특징으로 한다.
그리고, 본 발명은 반도체 소자의 기판에 형성된 비트라인; 및 반도체 소자의 주변회로 영역에 형성되되, 비트라인이 조밀하지 않고 독립적으로 형성된 영역에 비트라인과 일정 간격으로 이격되어 다수가 균일한 패턴 밀도로 형성되는 비트라인 더미 패턴을 구비함을 특징으로 한다.
또한, 본 발명은 반도체 소자의 기판에 형성된 메탈라인; 및 반도체 소자의 주변회로 영역에 형성되되, 메탈라인이 조밀하지 않고 독립적으로 형성된 영역에 메탈라인과 일정 간격으로 이격되어 다수가 균일한 패턴 밀도로 형성되는 메탈라인 더미 패턴을 구비함을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 4는 본 발명의 반도체 소자의 게이트 라인 형성에 관한 레이아웃도이다.
도 4를 참조하면, 반도체 기판(10)의 상부에 게이트 라인(30)이 형성되고, 화학적 기계적 연마(Chemical Mechanical Polishing) 디싱(Dishing) 현상을 방지하기 위한 더미 게이트 라인(40)이 형성된다. 그리고, 주변회로 영역(20)에서 게이 트 라인(30)이 조밀하게 형성되지 않은 게이트 라인(30)의 주위 영역에 더미 게이트 라인(50)이 형성된다. 이때, 더미 게이트 라인(50)은 게이트 라인(30)과 동일한 길이의 라인 형태로 형성된다.
이러한 구성을 갖는 본 발명은, 실리콘(Si) 기판(10)에 ISO(International Standard Organization) 액티브 영역을 형성하고, 주변회로 영역(20)에 게이트 라인(30)을 형성할 경우, 주변회로 영역(20)에서는 셀 영역과 달리 회로의 구성에 따라 게이트 라인(30)의 패턴 밀도의 차이가 발생하게 된다.
이에 따라, 게이트 라인(30)의 패턴 밀도가 조밀하지 못한 영역의 경우, 실제 게이트 라인(30)의 주위에 게이트 라인(30)과 동일한 더미 게이트 라인(50)을 형성하여 주변회로 영역(20)에서 게이트 라인(30)의 밀도 차이 발생을 극복할 수 있도록 한다.
결국, 본 발명은 반도체 소자의 제조 공정에서 주변회로 영역(20)의 게이트 라인(30) 패턴의 형성시, 게이트 라인(30)의 패턴이 조밀한 영역은 기존 그대로 사용하고, 상대적으로 조밀하지 않은 영역에서는 게이트 라인(30) 주위로 더미 게이트 라인(50)을 형성하게 된다. 이에 따라, 기존의 게이트 라인(30)의 패턴 밀도 차이를 최대한 줄임으로써 주변회로 영역(20)에서 게이트 라인(30)의 패턴 밀도를 균일하게 형성할 수 있도록 한다.
도 5 및 도 6은 본 발명의 다른 실시예에 따른 게이트 라인 형성에 관한 레이아웃도이다.
도 5 및 도 6을 참조하면, 반도체 기판(10)의 상부에 게이트 라인(30)이 형 성되고, 기계적 연마(Chemical Mechanical Polishing) 디싱(Dishing) 현상을 방지하기 위한 더미 게이트 라인(40)이 형성된다. 그리고, 주변회로 영역(20)에서 게이트 라인(30)이 조밀하게 형성되지 않은 게이트 라인(30)의 주위 영역에 더미 게이트 라인(50)이 형성된다.
이때, 더미 게이트 라인(50)의 형성시 하부 ISO 액티브 영역이나 후속 공정에서 콘택 형성 영역을 고려하여 실제 게이트 라인(30)과 동일한 라인이나 다른 패턴의 게이트 라인을 선택적으로 사용하여 더미 게이트 라인(50)을 선택적으로 형성한다. 즉, 더미 게이트 라인(50)은 게이트 라인(30)의 주변 패턴들의 길이 또는 구조를 고려하여 주변회로 영역(20)에서 게이트 라인(30)의 주위에 바 형태로 형성된다.
이에 따라, 주변회로 영역(20)에서 게이트 라인(30)의 형성시 밀도 차이가 발생하지 않으므로, 포토 마스크 및 식각 공정, 스페이서 레이어의 증착시 로딩 효과의 영향을 받지 않게 되어 처음 설계시 목표로 한 트랜지스터를 그대로 형성할 수 있게 된다.
이상에서와 같이 본 발명은 게이트 라인(30)의 형성시 주변회로 영역(20)의 패턴 밀도 차이에 따른 로딩 효과의 영향을 받지 않는 동일한 사이즈의 트랜지스터 형성이 가능하도록 한다. 이에 따라, 트랜지스터 동작의 불일치를 방지하여 설계 마진을 개선하고 제품의 특성을 향상시킬 수 있도록 한다.
한편, 본 발명에서는 게이트 라인(30)을 그 실시예로 설명하였지만 본 발명은 이에 한정되지 않고 비트라인 패턴의 형성에도 적용될 수 있다.
즉, 반도체 기판의 상부에 ISO 액티브 영역과 게이트 층을 형성한 이후에 비트라인 패턴을 형성할 경우 주변회로 영역에서 비트라인 밀도가 상대적으로 조밀하지 않은 영역에 실제 비트라인과 동일하거나 유사한 더미 비트라인 패턴을 형성할 수도 있다. 그리고, 비트라인의 더미 패턴의 형성시 하부 ISO 액티브 영역과 게이트 층 및 후속 공정의 콘택 영역을 고려하여 더미 패턴을 선택적으로 형성하게 된다.
또한, 본 발명에서는 게이트 라인(30)을 그 실시예로 설명하였지만 본 발명은 이에 한정되지 않고 메탈라인 패턴의 형성에도 적용될 수 있다.
즉, 반도체 기판의 상부에 ISO 액티브 영역, 게이트 층, 비트라인 및 캐패시터를 형성한 이후에 메탈라인 패턴을 형성할 경우 주변회로 영역에서 메탈라인의 밀도가 상대적으로 조밀하지 않은 영역에 실제 메탈라인과 동일하거나 유사한 더미 메탈라인 패턴을 형성할 수도 있다.
그리고, 메탈라인의 더미 패턴의 형성시 하부 ISO 액티브 영역, 게이트 층, 비트라인, 캐패시터 및 후속 공정의 콘택 영역을 고려하여 더미 패턴을 선택적으로 형성하게 된다.
이상에서 설명한 바와 같이, 본 발명은 다음과 같은 효과를 제공한다.
첫째, 반도체 소자의 주변회로부 영역에서 게이트 패턴의 밀도 차이에 따른 로딩 효과의 영향을 개선하여 반도체 소자의 동작 불일치 현상을 개선하고 설계 마진을 높게 확보할 수 있다.
둘째, 주변회로 영역에서 게이트 라인이 독립적으로 형성된 지역에 더미 패턴을 형성하여 게이트 라인의 붕괴(Collapse)나 리프팅(Lifting) 현상을 방지할 수 있다.
셋째, 종래의 장비를 그대로 사용할 수 있어 공정을 진행하는데 안정화를 이룰 수 있으며 생산과 공정 측면에서 경쟁력과 생산 수율을 향상시킬 수 있도록 한다.
넷째, 콘덕터(Conductor) 라인인 게이트 라인의 밀도를 균일하게 형성하여 회로의 동작시 커플링 캐패시터와 같은 현상의 불일치에 따른 오동작을 방지하여 설계 마진을 향상시킬 수 있게 된다.
다섯째, 후속 공정인 절연층의 형성시 게이트 라인의 밀도 차이에 따른 단차가 발생하지 않고, 앞으로의 고집적화 되는 반도체 소자에 적용이 가능하며 소자의 신뢰성 및 특성을 향상시킬 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (8)

  1. 반도체 소자의 기판에 형성된 게이트 라인; 및
    상기 반도체 소자의 주변회로 영역에 형성되되, 상기 게이트 라인이 조밀하지 않고 독립적으로 형성된 영역에 상기 게이트 라인과 일정 간격으로 이격되어 다수가 균일한 패턴 밀도로 형성되는 더미 게이트 라인을 구비함을 특징으로 하는 반도체 소자.
  2. 제 1항에 있어서, 상기 더미 게이트 라인은 상기 게이트 라인과 동일한 길이의 라인 형태로 형성됨을 특징으로 하는 반도체 소자.
  3. 제 1항에 있어서, 상기 더미 게이트 라인은 상기 주변회로 영역에 형성된 하부 액티브 영역이나 콘택 영역의 길이 또는 구조에 따라 바 형태로 형성됨을 특징으로 하는 반도체 소자.
  4. 제 1항에 있어서, 상기 주변회로 영역에 형성되어 기계적 연마 공정에 따른 디싱 현상을 방지하기 위한 더미 패턴을 더 구비함을 특징으로 하는 반도체 소자.
  5. 반도체 소자의 기판에 형성된 비트라인; 및
    상기 반도체 소자의 주변회로 영역에 형성되되, 상기 비트라인이 조밀하지 않고 독립적으로 형성된 영역에 상기 비트라인과 일정 간격으로 이격되어 다수가 균일한 패턴 밀도로 형성되는 비트라인 더미 패턴을 구비함을 특징으로 하는 반도체 소자.
  6. 제 5항에 있어서, 상기 비트라인 더미 패턴은 상기 주변회로 영역에 형성된 하부 액티브 영역, 게이트 층 및 콘택 영역의 길이 또는 구조에 따라 서로 다른 형태로 형성됨을 특징으로 하는 반도체 소자.
  7. 반도체 소자의 기판에 형성된 메탈라인; 및
    상기 반도체 소자의 주변회로 영역에 형성되되, 상기 메탈라인이 조밀하지 않고 독립적으로 형성된 영역에 상기 메탈라인과 일정 간격으로 이격되어 다수가 균일한 패턴 밀도로 형성되는 메탈라인 더미 패턴을 구비함을 특징으로 하는 반도체 소자.
  8. 제 7항에 있어서, 상기 메탈라인 더미 패턴은 상기 주변회로 영역에 형성된 하부 액티브 영역, 게이트 층, 비트라인, 캐패시터 및 콘택 영역의 길이 또는 구조에 따라 서로 다른 형태로 형성됨을 특징으로 하는 반도체 소자.
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US8053346B2 (en) 2007-04-30 2011-11-08 Hynix Semiconductor Inc. Semiconductor device and method of forming gate and metal line thereof with dummy pattern and auxiliary pattern
KR101409373B1 (ko) * 2007-09-04 2014-06-19 인피니언 테크놀로지스 아게 반도체 소자의 제조 방법 및 그에 의해 제조된 반도체 소자
US10546869B2 (en) 2017-03-07 2020-01-28 Samsung Electronics Co., Ltd. Semiconductor device
US10553438B2 (en) 2016-06-27 2020-02-04 Samsung Electronics Co., Ltd. Semiconductor device and method for fabricating the same

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7876591B2 (en) 2007-04-02 2011-01-25 Samsung Electronics Co., Ltd. Semiconductor memory device and method of forming a layout of the same
US8053346B2 (en) 2007-04-30 2011-11-08 Hynix Semiconductor Inc. Semiconductor device and method of forming gate and metal line thereof with dummy pattern and auxiliary pattern
KR101409373B1 (ko) * 2007-09-04 2014-06-19 인피니언 테크놀로지스 아게 반도체 소자의 제조 방법 및 그에 의해 제조된 반도체 소자
US10553438B2 (en) 2016-06-27 2020-02-04 Samsung Electronics Co., Ltd. Semiconductor device and method for fabricating the same
US10546869B2 (en) 2017-03-07 2020-01-28 Samsung Electronics Co., Ltd. Semiconductor device

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