KR20150114102A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치 및 그 제조 방법이 제공된다. 기판 상에 교대로 반복 적층된 절연막들과 게이트 전극들을 포함하는 적층 구조체, 및 적층 구조체를 관통하는 수직 채널 구조체들이 제공된다. 각 수직 채널 구조체의 하부에는 기판으로 연장되는 제1 수직 채널 패턴이 배치되고, 그 측벽에는 게이트 산화막이 형성된다. 수직 채널 구조체들 사이의 기판에 리세스 영역이 형성된다. 리세스 영역 내에는 버퍼 산화막이 형성되고, 버퍼 산화막과 접하며 버퍼 산화막의 성장을 억제하는 산화 억제층이 리세스 영역을 감싸며 기판에 제공된다.

Description

반도체 장치 및 그 제조 방법{Semiconductor Device And Method of Fabricating The Same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 상세하게는 반도체 메모리 장치 및 그 제조 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 메모리 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 메모리 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 메모리 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라 수직으로 메모리 셀들이 배열된 반도체 메모리 장치에 대한 요구가 증대되고 있다.
본 발명이 해결하고자 하는 일 과제는 보다 고집적화되고 전기적 특성이 향상된 반도체 메모리 장치를 제공하기 위한 것이다.
본원 발명이 해결하고자 하는 다른 과제는 보다 고집적화되고 전기적 특성이 향상된 반도체 장치의 제조 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 예시적인 실시예들에 따른 반도체 메모리 장치 제조 방법은 기판 상에 교대로 반복 적층된 절연막들과 희생막들을 포함하는 몰딩 구조체를 형성하고, 상기 몰딩 구조체를 관통하며, 그것들 각각이 상기 기판과 접하는 제1 수직 채널 패턴 및 상기 1 수직 채널 패턴 상에 형성되는 제2 수직 채널 패턴을 포함하는 수직 채널 구조체들을 형성하고, 상기 수직 채널 구조체들 사이에서 상기 몰딩 구조체를 관통하며, 상기 기판이 일부 리세스되어 형성된 제1 리세스 영역을 포함하는 트렌치를 형성하고, 상기 제1 리세스 영역에 노출된 상기 기판에 산화 억제층을 형성하고, 상기 기판 내에 상기 산화 억제층을 감싸는 공통 소오스 영역을 형성하고, 그리고, 상기 산화 억제층 상에 버퍼 산화막을 형성하는 것을 포함할 수 있다.
상기 수직 채널 구조체들의 각각을 형성하는 것은, 상기 몰딩 구조체를 관통하며 상기 기판이 리세스되어 형성된 제2 리세스 영역을 포함하는 채널 홀을 형성하고, 상기 제2 리세스 영역을 채우며 상기 기판 상으로 돌출된 제1 수직 채널 패턴을 형성하고, 그리고 상기 제1 수직 채널 패턴 상에 상기 채널 홀의 내벽으로부터 차례로 정보 저장 패턴, 및 제2 수직 채널 패턴, 및 매립 절연패턴을 형성할 수 있다.
상기 정보 저장 패턴은 상기 채널 홀의 내벽으로부터 차례로 형성된 블로킹 절연막, 전하 저장막, 및 터널 절연막을 포함할 수 있다.
상기 제1 및 제2 수직 채널 패턴들은 반도체 물질을 포함할 수 있다.
상기 산화 억제층은 질소를 포함할 수 있다.
상기 산화 억제층은 상기 기판 내에 형성된 질소를 포함하는 도핑층, 또는 상기 기판이 질화 처리되어 형성되는 질화층일 수 있다.
상기 제1 수직 채널 패턴의 측벽에 게이트 산화막을 형성하는 것을 더 포함할 수 있다.
상기 제1 리세스 영역의 측면의 상부에 형성된 상기 버퍼 산화막의 두께보다 상기 게이트 산화막의 중심부의 두께가 두꺼울 수 있다.
상기 기판 내에 상기 공통 소오스 영역을 감싸는 확산 억제층을 형성하는 것을 더 포함할 수 있다.
상기 확산 억제층은 탄소를 포함할 수 있다.
상기 과제를 달성하기 위한 본 발명의 예시적인 실시예들에 따른 반도체 장치의 제조 방법은, 상기 기판 상에 상기 기판으로부터 수직 방향으로 돌출되는 반도체 패턴을 형성하고, 상기 기판 내에 리세스 영역을 형성하고, 상기 리세스 영역에 인접하여 상기 기판에 상기 리세스 영역을 감싸도록 질소를 포함하는 산화 억제층을 형성하고, 그리고, 동일한 산화 공정으로 상기 반도체 패턴의 측면 상에 게이트 산화막, 및 상기 리세스 영역 내에 버퍼 산화막을 형성하고, 상기 게이트 산화막의 측면 상에 게이트 전극을 형성하고, 그리고 상기 버퍼 산화막을 관통하는 도전성 비아 플러그를 형성하는 것을 포함할 수 있다.
상기 게이트 산화막의 중심부의 두께는 상기 리세스 영역의 측면의 상부에 형성되는 버퍼 산화막의 두께보다 두꺼울 수 있다.
상기 산화 억제층을 감싸는 도전성 불순물 영역을 형성하고, 그리고 탄소를 포함하는 확산 억제층을 상기 기판 내에 상기 도전성 불순물 영역을 감싸도록 형성하는 것을 더 포함할 수 있다.
상기 과제를 달성하기 위한 본 발명의 예시적인 실시예들에 따른 기판 상에 수직 방향으로 신장되는 수직 채널 구조체들을 형성하고, 상기 수직 채널 구조체들의 각각은 상기 기판과 접하는 제1 수직 채널 패턴 및 상기 제1 수직 채널 패턴 상에 배치된 제2 수직 채널 패턴을 포함하고, 상기 수직 채널 구조체들 사이의 상기 기판에 리세스 영역을 형성하고, 상기 제1 수직 채널 패턴의 측벽 상에 제1 두께의 중심부를 가지는 게이트 산화막을 형성하고, 상기 리세스 영역 내에 상기 리세스 영역의 측면 상부에서 상기 제1 두께 보다 얇은 제2 두께, 및 상기 리세스 영역 하부에서 상기 제1 두께 보다 얇은 제3 두께를 가지는 버퍼 산화막을 형성하고, 상기 기판 내에 상기 버퍼 산화막과 인접하는 공통 소오스 영역을 형성하고, 그리고 상기 수직 채널 구조체들을 둘러싸며 상기 기판 상에 수직 방향으로 배치된 게이트 전극들을 형성하는 것을 포함할 수 있다.
상기 수직 채널 구조체들의 각각을 형성하는 것은 상기 제1 수직 채널 패턴 상에 터널 절연막, 전하 저장막, 및 블로킹 절연막을 형성하는 것을 더 포함하고,
상기 제2 수직 채널 패턴은 상기 제1 수직 채널 패턴과 연결되고, 상기 블로킹 절연막은 상기 게이트 전극들과 접하고, 상기 터널 절연막은 상기 제2 수직 채널 패턴과 접하고, 상기 전하 저장막은 상기 터널 절연막과 상기 블로킹 절연막 사이에 배치되도록 형성할 수 있다.
상기 버퍼 산화막의 상기 제1 두께는 상기 제2 두께 보다 두꺼울 수 있다.
상기 버퍼 산화막과 상기 공통 소오스 영역 사이에 질소를 포함하는 산화 억제층을 형성하는 것을 더 포함할 수 있다. 상기 산화 억제층은 상기 기판 내에 형성된 질소를 포함하는 도핑층이거나, 상기 기판이 질화 처리되어 형성된 질화층일 수 있다.
상기 기판 내에 상기 공통 소오스 영역을 감싸며 상기 공통 소오스 영역이 상기 제1 수직 채널 패턴으로 확장하는 것을 억제하는 확산 억제층을 형성하는 것을 더 포함하고, 상기 확산 억제층은 탄소를 포함할 수 있다.
본 발명의 실시예들에 따르면, 동일한 산화 공정으로 수직 채널 패턴의 일부 측벽에 게이트 산화막, 및 기판에 형성된 리세스 영역 내에 버퍼 산화막을 형성할 때, 리세스 영역에 인접한 기판에 산화 억제층을 먼저 형성하여 버퍼 산화막의 두께를 제한할 수 있다. 이에 따라 수직 채널 패턴의 측벽에 배치되는 게이트 도전막이 리세스 영역 내에서 수월하게 제거되도록 리세스 영역의 폭이 유지될 수 있다. 리세스 영역에서 게이트 도전막이 완전히 제거되어 게이트 도전막 잔류물에 의한 누설 전류가 발생하지 않아 신뢰성이 향상된 반도체 메모리 정치가 제공될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 장치를 나타내는 개략적인 평면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 개략적인 단면도로서, 도 1의 I-I'선에 따른 단면도이다.
도 3 및 도 4는 각각 도 2의 A 부분 및 B 부분을 확대한 도면들이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 개략적 단면도로서, 도 1의 I-I'선에 따라 절취한 단면도이다.
도 6은 도 5의 B' 부분을 확대한 도면이다.
도 7 내지 도 8, 도 9A, 도 10, 및 도 11A 내지 도 16A는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간 단계의 단면도들로서, 도 1의 I-I'선에 따른 단면도들이다.
도 9B는 도 9A의 A 부분을 확대한 도면이다.
도 11B 내지 도 16B는 각각 도 11A 내지도 16A의 B 부분을 확대한 도면들이다.
도 17A 내지 19A는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간 단계의 단면도들로서, 도 1의 I-I'선에 따른 단면도들이다.
도 17B 내지 도 19B는 각각 도 17A 내지 도 19A의 B' 부분을 확대한 도면들이다.
도 20은 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 반도체 장치 시스템을 나타내는 개략적인 블록도이다.
도 21은 본 발명의 실시예들에 따른 반도체 메모리 장치들을 포함하는 전자 시스템을 보여주는 개략적인 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 메모리 장치 및 그 제조 방법에 대해 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 장치를 나타내는 개략적인 평면도이다. 도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 개략적인 단면도로서, 도 1의 I-I'선에 따른 단면도이다. 도 3은 도 2의 A 부분의 확대도이고, 도 4는 도 2의 B 부분의 확대도이다.
도 1 내지 도 4를 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치는 기판(100) 상에 교대로 반복 적층된 절연막들(110) 및 게이트 전극들(172)을 포함하는 적층 구조체(30), 및 적층 구조체(30)를 관통하며 기판(100)의 주면(main surface)에 평행한 제1 방향(예를 들면, x 방향)으로 서로 이격된 수직 채널 구조체들(200)을 포함할 수 있다. 수직 채널 구조체들(200)은 기판(100) 상에서 기판(100)의 주면에 수직인 제3 방향(예를 들면, z 방향)으로 신장될 수 있다. 본 발명의 일 실시예에 따른 반도체 메모리 장치는 수직형 반도체 메모리 장치일 수 있다.
기판(100)은 반도체 물질을 포함할 수 있다. 예를 들면, 기판(100)은 실리콘 단결정 기판, 게르마늄 단결정 기판 또는 실리콘-게르마늄 단결정 기판일 수 있다. 이와는 달리, 기판(100)은 SOI(Semiconductor on Insulator) 기판일 수 있다. 예를 들면, 기판(100)은 반도체 기판 상에 제공된 트랜지스터들을 보호하는 절연층 상에 배치된 반도체 층(예를 들면, 실리콘층, 실리콘-게르마늄층, 또는 게르마늄층)을 포함할 수 있다. 기판(100)은 제 1 도전형(예를 들면, P형) 반도체 기판일 수 있다.
적층 구조체(30)는 도 1에 도시된 바와 같이, 제 1 방향에 교차하는 제 2 방향(예를 들면, y방향)으로 연장된 라인 형태를 가질 수 있다. 예를 들면, 제 1 방향 및 제 2 방향은 기판(100)의 주면에 평행한 방향일 수 있다.절연막들(110)은 기판(100) 상에 제3 방향으로 복수로 배치될 수 있다. 절연막들(110)의 두께는 게이트 전극들(172)의 두께보다 작을 수 있다. 일부 실시예에서, 절연막들(110)의 적어도 하나의 두께는 게이트 전극들(172)의 두께보다 클 수도 있다. 예를 들면, 기판(100)으로부터 두번째의 절연막(110b)과 최상부의 절연막(110c)은 게이트 전극들(172)의 두께보다 클 수 있다. 일부 실시예에서, 절연막들(110)의 두께와 게이트 전극들(172)의 두께는 서로 동일할 수도 있다. 기판(100)과 접하는 절연막(110a)은 그 것 위에 배치되는 다른 절연막들(110) 보다 얇은 두께를 가질 수 있다. 절연막들(110)은 예를 들면, 실리콘 산화막을 포함할 수 있다.
게이트 전극들(172)은 기판(100) 상에 제3 방향으로 복수로 배치될 수 있다. 게이트 전극들(172)은 수직형 반도체 메모리 장치(예를 들면, 수직형 낸드 플래시 메모리 장치)에 포함되는 메모리 셀들의 제어 게이트 전극들을 포함할 수 있다. 예를 들면, 최상부의 게이트 전극(172b) 및 최하부의 게이트 전극(172a) 사이의 게이트 전극들(172)은 제어 게이트 전극들인 워드 라인들일 수 있다. 제어 게이트 전극들은 수직 채널 구조체들(200)과 결합하여 메모리 셀들을 구성할 수 있다. 따라서, 기판(100) 상에 제3 방향으로 배열된 메모리 셀들을 포함하는 수직 메모리 셀 스트링들이 제공될 수 있다.
최하부 및 최상부의 게이트 전극들(172a, 172b)은 선택 트랜지스터들(GST, SST)의 게이트 전극들로 이용될 수 있다. 예를 들면, 최상부의 게이트 전극(172b)은 비트 라인(미도시)과 수직 채널 구조체들(200) 사이의 전기적 연결을 제어하는 스트링 선택 트랜지스터(SST)의 게이트 전극으로 사용되고, 최하부의 게이트 전극(172a)은 기판(100)에 형성된 공통 소오스 영역(154)과 수직 채널 구조체들(200) 사이의 전기적 연결을 제어하는 접지 선택 트랜지스터(GST)의 게이트 전극으로 사용될 수 있다.
게이트 전극들(172)은 절연막들(110) 사이에 배치될 수 있다. 게이트 전극들(200)은 수직 채널 구조체(200)를 감쌀 수 있다. 게이트 전극들(172)은 게이트 도전막을 포함할 수 있다. 게이트 도전막은 금속 실리사이드막 또는 금속 도전막을 포함할 수 있다. 예를 들면, 금속 실리사이드막은 코발트 실리사이드막, 티타늄 실리사이드막, 텅스텐 실리사이드막, 또는 탄탈륨 실리사이드막 중 적어도 어느 하나를 포함할 수 있다. 금속 도전막은 예를 들면, 텅스텐막, 니켈막, 코발트막, 티타늄막, 또는 탄탈륨막 중의 적어도 어느 하나일 수 있다.
수직 채널 구조체들(200)이 적층 구조체(30)를 관통하여 기판(100)에 전기적으로 연결될 수 있다. 도 1을 참조하면, 수직 채널 구조체들(200)은 제2 방향의 제1 열(①) 및 제2 열(②)을 따라 배열될 수 있다. 수직 채널 구조체 어레이(CSA)는 이렇게 배열된 수직 채널 구조체들(200)을 포함할 수 있다. 제1 열(①)의 제1 수직 채널 구조체들(200a)은 제2 열(②)의 제2 수직 채널 구조체들(200b)과 제1 방향으로 이격되어 배치될 수 있다. 수직 채널 구조체들(200)은 지그재그로 배치될 수 있다. 제1 수직 채널 구조체들(200a)은 제2 수직 채널 구조체들(200b)과 제1 방향으로 대칭되어 배치되지 않는다. 예를 들면, 제1 수직 채널 구조체들(200a)은 제2 수직 채널 구조체들(200b)로부터 제2 방향으로, 수직 채널 구조체들(200)의 반 피치만큼, 시프트될 수 있다.
추가로, 수직 채널 구조체 어레이(CSA)는 제1 열(①) 및 제2 열(②)의 제1 및 제2 수직 채널 구조체들(200a, 200b)과 제1 방향으로 이웃하여 배치된 제3 열(③) 및 제4 열(④)의 제3 및 제4 수직 채널 구조체들(200c, 200d)을 더 포함할 수 있다. 제1 및 제3 수직 채널 구조체들(200a, 200c)은 제1 방향으로 대칭되어 배치될 수 있다. 제2 및 제4 수직 채널 구조체들(200b, 200d) 역시 제1 방향으로 대칭되어 배치될 수 있다. 복수개의 수직 채널 구조체 어레이들(CSA)이 공통 소오스 영역(154)을 사이에 두고 제1 방향으로 반복적으로 배치될 수 있다.
수직 채널 구조체들(200)은 4열로 배열되는 것에 한정되지 않고, 다른 수의 열들로 배열될 수 있다.
수직 채널 구조체들(200)은 복수의 게이트 전극들(172)을 관통할 수 있다. 게이트 전극들(172)의 각각은 수직 채널 구조체들(200)을 둘러쌀 수 있다. 수직 채널 구조체들(200)의 각각은 제1 수직 채널 패턴(128), 정보 저장 패턴(130), 제2 수직 채널 패턴(140) 및 매립 절연 패턴(144)을 포함할 수 있다. 제1 수직 채널 패턴(128) 상에 정보 저장 패턴(130), 제2 수직 채널 패턴(140), 및 매립 절연 패턴(144)이 배치될 수 있다. 제1 수직 채널 패턴(128)은 기판(100) 내부로 연장될 수 있다. 제1 수직 채널패턴(128)은 기판(100)에 형성된 제1 리세스 영역(124R)을 채우며 기판(100) 위로 돌출된 필라 형상을 가질 수 있다. 제1 수직 채널 패턴(128)은 적층 구조체(30)의 하부에 배치될 수 있다. 제1 수직 채널 패턴(128)의 바닥면은 기판(100)의 상면으로부터 H1의 깊이로 제공되며, 제1 수직 채널 패턴(128)의 상면은 기판(100)에 인접하게 배치되는 최하부 게이트 전극(172a)의 상면(예를 들면, 접지 선택트랜지스터의 게이트 전극의 상면) 보다 높게 배치될 수 있다. 제1 수직 채널 패턴(128)은 반도체 패턴일 수 있다. 예를 들면, 제1 수직 채널 패턴(128)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물을 포함할 수 있다. 예를 들면, 제1 수직 채널 패턴(128)은 단결정 실리콘을 포함하는 에피텍셜 층일 수 있다. 제1 수직 채널 패턴(128)은 불순물이 언도프트된 반도체 물질이거나, 기판(100)의 도전형과 동일한 불순물이 도핑된 반도체 물질을 포함할 수 있다.
제1 수직 채널 패턴(128)의 측벽에 게이트 산화막(164)이 배치될 수 있다. 게이트 산화막(164)은 최하부 게이트 전극(172a)과 제1 수직 채널 패턴(128) 사이에 배치될 수 있다.
제1 수직 채널 패턴(128) 상에, 그 것과 연결되는 제2 수직 채널 패턴(140)이 배치될 수 있다. 제2 수직 채널 패턴(140)은 정보 저장 패턴(130)과 매립 절연 패턴(144) 사이에 배치될 수 있다. 제2 수직 채널 패턴(140)은 상단이 오픈되고(opened), 속이 빈 마카로니 형태일 수 있다. 일부 실시예에 따르면, 제2 수직 채널 패턴(140)은 상단 및 하단이 오프된 파이프 형태일 수 있다. 일부 실시예에 따르면, 제2 수직 채널 패턴(140)은 매립 절연 패턴(144)이 없이 속이 채워진 원기둥 형태일 수 있다. 제2 수직 채널 패턴(140)은 다결정, 또는 다결정 반도체 물질을 포함할 수 있다. 예를 들면, 제2 수직 채널 패턴(140)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물을 포함할 수 있다. 예를 들면, 제2 수직 채널 패턴(140)은 단결정 실리콘을 포함하는 에피텍셜 층일 수 있다. 예를 들면, 제2 수직 채널 패턴(140)은 불순물이 언도프트된 반도체 물질이거나, 기판(100)의 도전형과 동일한 불순물이 도핑된 반도체 물질을 포함할 수 있다.
정보 저장 패턴(130)은 적층 구조체(30)와 제2 수직 채널 패턴(140) 사이에 배치될 수 있다. 정보 저장 패턴(130)은 상단 및 하단이 오픈된(opened) 파이프 형태일 수 있다. 예를 들면, 정보 저장 패턴(130)에 저장되는 데이터는 수직 채널 구조체(200)와 게이트 전극들(172) 사이의 전압 차이에 의해 유발되는 파울러-노던하임 터널링(Fowler-Nordheim tunneling)을 이용하여 변경될 수 있으나, 이에 한정되지 않는 것은 아니다. 이와 달리, 정보 저장 패턴(130)은 다른 동작 원리에 기초하여 데이터를 저장하는 것이 가능한 박막(예를 들면, 상변화 메모리 장치를 위한 박막 또는 가변저항 메모리 장치를 위한 박막)을 포함할 수도 있다.
정보 저장 패턴(130)은 게이트 전극들(172)에 인접한 제1 블로킹 절연막(132), 수직 채널 패턴(140)에 인접한 터널 절연막(136), 및 이들 사이의 전하 저장막(134)을 포함할 수 있다. 터널 절연막(136)은 예를 들면, 실리콘 산화막일 수 있다. 전하 저장막(134)은 트랩 절연막, 또는 도전성 나노 입자들(conductive nano dots)을 포함하는 절연막일 수 있다. 트랩 절연막은 예를 들면, 실리콘 질화물을 포함할 수 있다. 제1 블로킹 절연막(132)은 실리콘 산화막 및/또는 고유전막(예를 들면, 알루미늄 산화막 또는 하프늄 산화막)을 포함할 수 있다. 제1 블로킹 절연막(132)은 단일 막 또는 복수의 박막들로 구성되는 다층막일 수 있다. 예를 들면, 제1 블로킹 절연막(132)은 실리콘 산화막을 포함하는 단일막일 수 있다. 예를 들면, 제1 블로킹 절연막(132)은 알루미늄 산화막 및/또는 하프늄 산화막을 포함하는 복수의 박막들을 포함할 수 있다.
제2 블로킹 절연막(168)이 적층 구조체(30)와 제2 수직 채널 패턴(140) 사이에 추가적으로 제공되어, 절연막들(110)과 게이트 전극들(172) 사이로 연장할 수 있다. 예를 들면, 제2 블로킹 절연막(168)은 실질적으로 기판(100)에 대해 수평적으로 연장되어, 게이트 전극들(172)의 상면 및 하면을 덮을 수 있다. 예를 들면, 제2 블로킹 절연막(168)은 단일막 또는 복수의 박막들로 구성될 수 있다. 예를 들면, 제2 블로킹 절연막(168)은 고유전막(예를 들면, 알루미늄 산화막 또는 하프늄 산화막)을 포함할 수 있다. 일부 실시예에 따르면, 제2 블로킹 절연막(168)은 형성되지 않을 수 있다.
매립 절연 패턴(144)은 수직 채널 구조체(200)의 내부를 채울 수 있다. 매립 절연 패턴(144)은 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다.
도전 패드(146)가 수직 채널 구조체들(200)의 각각 상에 배치될 수 있다. 도전 패드(146)는 도전 물질을 포함할 수 있다. 이와는 달리, 도전 패드(146)는 불순물이 도핑된 불순물 영역일 수 있다. 도전 패드(146)에 접하는 수직 채널 구조체들(200)의 일단은 드레인 영역일 수 있다. 도전 패드(146)는 그 것 위에 형성되는 비트라인(미도시)과 연결될 수 있다.
수직 채널 구조체들(200) 사이의 기판(100)에 제2 리세스 영역(150R)이 형성될 수 있다. 예를 들면, 제1 방향으로 대칭되게 배치된 적어도 2열의 수직 채널 구조체들(200)을 포함하는 채널 구조체 어레이들(CSA) 사이의 기판(100)에 제2 리세스 영역(214R)이 형성될 수 있다. 예를 들면, 제2 리세스 영역(150R)은 적층 구조체들(200) 사이에 형성된 트렌치(150)가 기판(100) 내로 연장된 영역일 수 있다. 예를 들면, 제2 리세스 영역(150R)은 트렌치(150) 형성 시 기판(100)이 과식각되어 리세스된 영역일 수 있다. 제2 리세스 영역(150R)은 포지티브하게 경사진 측면을 가질 수 있다.
제2 리세스 영역(150R) 내에 버퍼 산화막(166)이 배치될 수 있다. 버퍼 산화막(166)과 접하며, 제2 리세스 영역(150R)에 인접한 기판(100)에 산화 억제층(152)이 배치될 수 있다. 예를 들면, 버퍼 산화막(166)은 제2 리세스 영역(150R)의 측면 및 바닥면 상에 형성될 수 있고, 산화 억제층(152)이 버퍼 산화막(166)과 공통 소오스 영역(154) 사이에 형성될 수 있다. 버퍼 산화막(166)은 게이트 산화막(164)과 같이 동일한 산화 공정으로 동시에 형성될 수 있다. 게이트 산화막(164)은 접지 트랜지스터의 동작을 위한 전압에 견딜 수 있는 두께로 형성될 수 있다. 도 4를 참조하면, 버퍼 산화막(166)은 포지티브하게 경사진 측면을 가질 수 있다. 버퍼 산화막(166)은 제2 리세스 영역(150R)의 측면 상부에서는 UT의 두께를 가지며, 제2 리세스 영역(150R)의 바닥면에서는 BT의 두께를 가질 수 있다. 예를 들면, 버퍼 산화막(166)의 상부의 두께(UT)는 버퍼 산화막(166)의 바닥부의 두께(BT)보다 두꺼울 수 있다. 이러한 버퍼 산화막(166)의 상부의 두께(UT)에 의해 제2 리세스 영역(150R)의 상부의 폭(WB)이 결정될 수 있다. 버퍼 산화막(166)의 바닥부의 하면은 기판(100)의 상면으로부터 H2의 깊이에 위치할 수 있다. 예를 들면, 깊이 H1 보다 깊이 H2는 클 수 있다. 예를 들면, 제1 리세스 영역(124R)의 바닥면은 버퍼 산화막(166)의 바닥부의 하면보다 기판(100)의 표면에 대해 더 깊을 수 있다. 버퍼 산화막(166) 상에는 제2 블로킹 절연막(168)이 제공될 수 있다. 제2 블로킹 절연막(168)은 제2 리세스 영역(150R) 내에 컨포멀하게 형성될 수 있다. 산화 억제층(152)은 산화 억제 물질을 포함할 수 있다. 산화 억제층(152)은 질소(Nitrogen)를 포함할 수 있다. 산화 억제층(152)은 제2 리세스 영역(150R)의 측면 보다 바닥면에 인접하여 더 깊게 형성될 수 있다 예를 들면, 산화 억제층은 질소를 포함하는 도핑층일 수 있다. 예를 들면, 질소를 포함하는 도핑층은 이온주입 공정 또는 플라즈마 도핑에 의해 형성된 질소를 포함하는 도핑층일 수 있다. 예를 들면, 산화 억제층(152)의 질소 도핑 농도는 약 1019 내지 1021 atoms/cm3일 수 있다. 이와는 달리, 산화 억제층(152)은 질화층(nitridation layer)일 수 있다. 예를 들면, 산화 억제층(152)은 제2 리세스 영역(150R)에 인접한 기판(100) 표면을 플라즈마 분위기에서 질화처리한 플라즈마 질화층이거나, 급속 열 질화(Rapid Thermal Nitridation) 처리에 의한 RTN 질화층일 수 있다.
공통 소오스 영역(154)이 산화 억제층(152)을 감싸며, 기판(100) 내에 형성될 수 있다. 예를 들면, 적층 구조체들(30) 사이에 형성된 트렌치(150)에 노출된 기판(100)에 제2 방향을 따라 신장되는 공통 소오스 영역(154)이 형성될 수 있다. 공통 소오스 영역(154)은 도전성 불순물 영역을 포함할 수 있다, 공통 소오스 영역(154)은 예를 들면, 기판(100)과 다른 제2 도전형(예들 들면, n형) 불순물을 포함할 수 있다.
소오스 비아 플러그(182)가 공통 소오스 영역(154) 상에 배치될 수 있다. 소오스 비아 플러그(182)는 트렌치(150) 내에 배치되고, 제2 리세스 영역(150R)으로 연장되어 공통 소오스 영역(154)과 연결될 수 있다. 소오스 비아 플러그(182)는 공통 소오스 영역(154)의 저항을 줄일 수 있다. 소오스 비아 플러그(182)는 제2 블로킹 절연막(168)과 버퍼 산화막(166)을 관통하여 공통 소오스 영역(154)과 연결될 수 있다. 소오스 비아 플러그(182)는 산화 억제층(152)을 관통하여 직접 공통 소오스 영역(154)과 연결될 수 있다. 소오스 비아 플러그(182)와 공통 소오스 영역(154) 사이에 실리사이드 층(미도시)이 형성될 수 있다. 소오스 비아 플러그(182)는 아일랜드 형태로 제2 방향을 따라서 배치되거나, 라인 형태로 제2 방향을 따라서 신장될 수 있다. 소오스 비아 플러그(182)는 도전성 물질을 포함할 수 있다. 소오스 비아 플러그(182)는 예를 들면, 텅스텐, 또는 구리와 같은 금속을 포함할 수 있다.
분리 절연막(180)이 적층 구조체(30)와 소오스 비아 플러그(182) 사이에 배치될 수 있다. 예를 들면, 분리 절연막(180)은 게이트 전극들(172)과 소오스 비아 플러그(182) 사이에 배치될 수 있다. 분리 절연막(180)은 트렌치(150)와 제2 리세스 영역(150R)의 일부를 채우며 게이트 전극들(172)과 접할 수 있다. 분리 절연막(180)은 절연막들(110) 사이의 공간을 채워 게이트 전극들(172)의 측면들을 보호할 수 있다. 분리 절연막(180)은 소오스 비아 플러그(182)에 의해 홀 또는 슬릿 형태로 관통될 수 있다. 분리 절연막(180)은 산화막을 포함할 수 있다.
도 5는 본 발명의 다른 실시예에 따른 반도체 장치를 나타내는 단면도로서, 도 1의 I-I'선을 따라 절단한 단면도이다, 도 6은 도 5의 B' 부분을 확대한 도면이다. 이하, 도 1 내지 도 4에서 도시한 본 발명의 일 실시예에 따른 반도체 메모리 장치와 동일한 구성요소에 대해서는 설명을 생략하고 특징적인 부분에 대해서만 설명하기로 한다.
도 1, 도 5, 및 도 6을 참조하면, 공통 소오스 영역(154)을 감싸는 확산 억제층(156)이 배치될 수 있다. 확산 억제층(156)은 공통 소오스 영역(154)의 불순물이 기판(100)을 통하여 제1 수직 채널 패턴(128)을 향해 확산되는 것을 방지할 수 있다. 공통 소오스 영역(154)이 제1 수직 채널 패턴(128)으로 확장될 경우, 기판(100)과 인접한 최하부 게이트 전극(172a)에 의해 조절되는 접지 선택 트랜지스터의 채널길이가 짧아질 수 있다. 이에 따라, 접지 선택 트랜지스터의 동작 시 불량이 발생할 수 있다. 하지만, 확산 억제층(156)이 공통 소오스 영역(154)을 감싸도록 배치됨으로써, 공통 소오스 영역(154)의 확장이 억제되어 접지 선택 트랜지스터의 양호한 채널 길이를 확보할 수 있다. 따라서, 본 발명의 실시예들에 따른 반도체 메모리 장치의 신뢰성을 향상시킬 수 있다. 확산 억제층(156)은 탄소(Carbon)를 포함할 수 있다. 예를 들면, 확산 억제층(156)은 탄소 이온들이 주입되어 형성된 탄소 도핑층일 수 있다. 예를 들면, 확산 억제층(156)의 탄소 도핑 농도는 약 1019내지 약 1021 atoms/cm3일 수 있다.
도 7 내지 도 16A는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간 단계의 단면도들로서, 도 1의 I-I'선에 따른 단면도들이다. 도 9B는 도 9A의 A 부분을 확대한 도면이다. 도 11B 내지 도 16B는 각각 도 11A내지 도 16A의 B 부분을 확대한 도면들이다.
도 7을 참조하면, 기판(100) 상에 몰딩 구조체(10)가 형성될 수 있다. 예를 들면, 기판(100) 상에 절연막들(110) 및 희생막들(112)을 교대로 반복 적층하여 몰딩 구조체(10)가 형성될 수 있다.
기판(100)은 반도체 물질을 포함할 수 있다. 예를 들면, 기판(100)은 실리콘 단결정 기판, 게르마늄 단결정 기판 또는 실리콘-게르마늄 단결정 기판일 수 있다. 이와는 달리, 기판(100)은 SOI(Semiconductor on Insulator) 기판일 수 있다. 예를 들면, 기판(100)은 반도체 기판 상에 제공된 트랜지스터들을 보호하는 절연층 상에 배치된 반도체 층(예를 들면, 실리콘층, 실리콘-게르마늄층, 또는 게르마늄층)을 포함할 수 있다. 기판(100)은 제 1 도전형(예를 들면, P형) 불순물층을 포함할 수 있다.
희생막들(112)은 절연막들(110)에 대해 식각 선택성을 가지는 물질로 형성될 수 있다. 예를 들면, 희생막들(112)은 절연막들(110)에 비해 케미컬 용액을 이용한 습식 식각 공정에서의 높은 식각 선택비를 가질 수 있다. 예를 들면, 절연막들(110)은 실리콘 산화막 또는 실리콘 질화막일 수 있고, 희생막들(120)은 실리콘 산화막, 실리콘 질화막, 실리콘 카바이드, 실리콘, 실리콘 게르마늄 중에서 선택된 것으로, 절연막들(110)에 대해 식각 선택비가 있는 물질일 수 있다. 예를 들면, 절연막들(110)은 실리콘 산화막이고 희생막들(120)은 실리콘 질화막일 수 있다.
절연막들(110) 및 희생막들(112)은 열적 화학기상증착(Thermal CVD), 플라즈마 인핸스드 화학기상증착(Plasma enhanced CVD) 또는 원자층 증착(Atomic Layer Deposition; ALD) 기술을 이용하여 형성될 수 있다.
희생막들(112)은 동일한 두께를 가질 수 있다. 일부 실시예에 따르면, 기판(100)과 접하는 절연막(110a)은 열산화 공정 또는 증착 공정으로 형성된 실리콘산화막일 수 있으며, 그것 위에 형성되는 다른 절연막들(110)에 비해 얇게 형성될 수 있다. 기판(100) 상에 두번째로 적층된 절연막(110b)과 최상층의 절연막(110c)은 그것들 사이에 위치한 희생막들(112)에 비해 두껍게 형성될 수 있다.
도 8을 참조하면, 몰딩 구조체(10)를 관통하여 기판(100)을 노출시키는 채널 홀들(124)을 형성할 수 있다.
채널 홀들(124)은 도 1에 도시된 바와 같은 수직 채널 구조체 어레이(CSA) 형태처럼 2차원적으로 배열될 수 있다. 예를 들면, 채널 홀들(124)은 지그재그로 배치될 수 있다.
채널 홀들(124)은 몰딩 구조체(10) 상에 마스크 패턴(미도시)을 형성하고, 마스크 패턴(미도시)을 식각 마스크로 이용하여 몰딩 구조체(10)를 이방성 식각하여 형성될 수 있다. 채널 홀들(124) 형성 시, 기판(100)이 과식각되어 제1 리세스 영역(124R)이 형성될 수 있다. 제1 리세스 영역(124R)은 기판(100)이 D1 깊이로 식각되어 형성될 수 있다. 예를 들면, D1의 깊이는 약 10 내지 200nm일 수 있다. 제1 리세스 영역(124R)은 포지티브하게 경사진 측면을 가질 수 있다. 채널 홀들(124) 형성 후, 마스크 패턴은 제거될 수 있다.
도 9A, 및 도 9B를 참조하면, 기판(100) 상에 몰딩 구조체(10)를 관통하며, 제3 방향으로 신장되는 수직 채널 구조체들(200)을 형성할 수 있다. 수직 채널 구조체들(200)은 채널 홀들(124)을 각각 채우며, 기판(100) 내로 연장될 수 있다. 수직 채널 구조체들(200)의 각각은 제1 수직 채널 구조체(128) 및 정보 저장 패턴(130), 제2 수직 채널 패턴(140), 및 매립 절연 패턴(144)을 포함할 수 있다. 제1 수직 채널 패턴(128)은 제1 리세스 영역(124R)을 채우며 기판(100) 위로 필라 형태로 돌출되도록 형성될 수 있다. 제1 수직 채널패턴(128)은 채널 홀들(124) 각각의 하부를 채울 수 있다. 예를 들면, 제1 수직 채널 패턴(128)은 몰딩 구조체(10)의 최하부 절연막(110a)과 최하부 희생막(112a)의 측면과 접하며, 기판(100)으로부터 두번째 절연막(110b)의 일부 측면을 덮도록 기판(100) 위로 돌출될 수 있다. 예를 들면, 제1 수직 채널 패턴(128)의 상면은 기판(100)으로부터 두번째 절연막(110b)의 상면 보다 낮을 수 있다. 제1 수직 채널 패턴(128)은 반도체 패턴일 수 있다, 예를 들면, 제1 수직 채널 패턴(128)은 반도체 물질을 선택적 에피택셜 성장(SEG)시켜 형성될 수 있다. 제1 수직 채널 패턴(128)은 기판(100)과 동일한 도전형의 불순물을 포함할 수 있다. 예를 들면, 제1 수직 채널 패턴(128)이 선택적 에피택셜 성장으로 형성될 시에 인시츄(in-situ)로 불순물을 도핑시킬 수 있다. 이와 달리, 제1 수직 채널 패턴(128)에 불순물을 이온 주입할 수 있다.
이어서, 기판(100) 상에 몰딩 구조체(10)를 관통하며 정보 저장 패턴(130)과 제2 수직 채널 패턴(140) 및 매립 절연 패턴(144)을 제1 수직 채널 패턴(128) 상에 형성할 수 있다.
정보 저장 패턴(130)은 채널 홀들(124)의 내벽을 덮을 수 있다, 예를 들면, 정보 저장 패턴(130)은 채널 홀들(124)의 내벽에 스페이서 형태로 형성되고, 채널 홀들(124)의 상단에서 제1 수직 채널 패턴(128)의 상면까지 연장될 수 있다. 예를 들면, 정보 저장 패턴(130)은 상단 및 하단이 오픈된(opened) 파이프 형태일 수 있다. 정보 저장 패턴(130)은 몰딩 구조체(10)의 절연막들(110) 및 희생막들(112)과 접할 수 있다. 예를 들면, 정보 저장 패턴(130)은 파울러-노던하임 터널링(Fowler-Nordheim tunneling)을 이용하여 데이터를 저장할 수 있는 박막을 포함할 수 있으나, 이에 한정되는 것은 아니다. 이와 달리, 정보 저장 패턴(130)은 다른 동작 원리에 기초하여 데이터를 저장하는 것이 가능한 박막(예를 들면, 상변화 메모리 장치를 위한 박막 또는 가변저항 메모리 장치를 위한 박막)을 포함할 수 있다. 정보 저장 패턴(130)은 복수의 박막들로 형성될 수 있다.
정보 저장 패턴(130)은 예를 들면, 도 9B에 도시된 바와 같이 제1 블로킹 절연막(132), 전하 저장막(134) 및 터널 절연막(136)을 포함할 수 있다. 예를 들면, 제1 블로킹 절연막(132), 전하 저장막(134) 및 터널 절연막(136)은 채널 홀(124)의 내벽으로부터 차례로 형성될 수 있다. 제1 블로킹 절연막(132)은 실리콘 산화막 및/또는 고유전막(예를 들면, 알루미늄 산화막 또는 하프늄 산화막)을 포함할 수 있다. 제1 블로킹 절연막(132)은 단일 막 또는 복수의 박막들로 구성되는 다층막일 수 있다. 예를 들면, 제1 블로킹 절연막(132)은 실리콘 산화막을 포함하는 단일막일 수 있다. 예를 들면, 제1 블로킹 절연막(132)은 알루미늄 산화막 및/또는 하프늄 산화막을 포함하는 복수의 박막들을 포함할 수 있다.
전하 저장막(134)은 트랩 절연막 또는 도전성 나노 입자들(conductive nano dots)을 포함하는 절연막일 수 있다. 트랩 절연막은 예를 들면, 실리콘 질화물을 포함할 수 있다. 터널 절연막(136)은 예를 들면, 실리콘 산화막일 수 있다. 제1 블로킹 절연막(132) 및 전하 저장막(134)은 플라즈마 인핸스드 화학기상증착(Plasma enhanced CVD) 또는 원자층 증착(Atomic Layer Deposition; ALD) 기술을 이용하여 형성될 수 있다. 터널 절연막(136)은 플라즈마 인핸스드 화학기상증착(Plasma enhanced CVD), 원자층 증착(Atomic Layer Deposition; ALD) 또는 열산화 공정을 이용하여 형성될 수 있다. 터널 절연막(136)은 제2 수직 채널 패턴(140)과 접할 수 있다.
제2 수직 채널 패턴(140)은 제1 수직 채널 패턴(128)과 연결되며, 정보 저장 패턴(130)과 접하도록 형성될 수 있다. 제2 수직 채널 패턴(140)은 채널 홀들(124) 내에서 라이너 형태로 컨포멀하게 형성될 수 있다. 제2 수직 채널 패턴(140)은 상단이 오픈되고(opened) 속이 빈 마카로니 형태일 수 있다. 일부 실시예에 따르면, 제2 수직 채널 패턴(140)은 상단 및 하단이 오프된 파이프 형태일 수 있다. 일부 실시예에 따르면, 제2 수직 채널 패턴(140)은 매립 절연 패턴(144) 없이 채널 홀들(124)을 채운 원기둥 형태일 수 있다. 제2 수직 채널 패턴(140)은 반도체 물질을 포함할 수 있다. 예를 들면, 제2 수직 채널 패턴(140)은 다결정 반도체 물질, 비정질 반도체 물질, 또는 단결정 반도체 물질 중 어느 하나를 포함할 수 있다. 예를 들면, 제2 수직 채널 패턴(140)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물을 포함할 수 있다. 제2 수직 채널 패턴(140)은 불순물이 포함되지 않은 언도프트된 반도체 물질이거나, 기판(100)의 도전형과 동일한 불순물을 포함한 반도체 물질일 수 있다. 제2 수직 채널 패턴(140)은 원자층 증착(ALD) 또는 화학적 기상 증착(CVD)을 이용하여 형성될 수 있다.
매립 절연 패턴(144)은 제2 수직 채널 패턴(140)이 형성된 채널 홀들(124)의 내부를 채우도록 형성될 수 있다. 매립 절연 패턴(144)은 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다. 매립 절연 패턴(144)을 형성하기 이전에 수소 어닐링 공정을 더 진행하여 제2 수직 채널 패턴(140)에 존재할 수 있는 결정 결함들을 치유할 수 있다.
수직 채널 구조체들(200)의 각각 상에 도전 패드(146)를 형성할 수 있다. 예를 들면, 도전 패드(146)는 수직 채널 구조체들(200) 각각의 상부를 리세스하고, 리세스된 영역 내에 도전 물질을 채워서 형성될 수 있다. 이와는 달리, 도전 패드(146)는제2 수직 채널 패턴(140)에 불순물을 주입하여 형성될 수 있다. 도전 패드(146) 아래의 제2 수직 채널 패턴(140)에 드레인 영역을 형성할 수 있다. 도전 패드(146)와 최상부 절연막(110c) 상에 캡 절연층(148)을 형성할 수 있다.
도 10을 참조하면, 몰딩 구조체(10)를 패터닝하여 인접하는 수직 채널 구조체들(200) 사이에 기판(100)을 노출시키는 트렌치(150)를 형성할 수 있다. 예를 들면, 트렌치(150)는 몰딩 구조체(10) 상에 도 1에 도시된 바와 같은 수직 채널 구조체 어레이들(CSA) 사이의 영역을 노출시키는 마스크 패턴(미도시)을 형성하고, 마스크 패턴을 식각 마스크로 이용하여 몰딩 구조체(10)를 이방성 식각하여 형성할 수 있다. 예를 들면, 제1 방향으로 서로 이격된 적어도 2 열의 수직 채널 구조체들(200)로 이루어진 수직 채널 구조체 어레이들(CSA)을 서로 분리하는 트렌치(150)가 형성될 수 있다. 트렌치(150) 형성 후 마스크 패턴은 제거될 수 있다.
트렌치(150)는제2 방향으로 연장되는 라인 형태일 수 있다. 트렌치(150) 형성 시, 기판(100)이 과식각되어 제2 리세스 영역(150R)이 형성될 수 있다. 예를 들면, 기판(100)은 D2 깊이로 식각될 수 있다. 예를 들면, D2 깊이는 5nm 내지 150nm일 수 있다. 예를 들면, 제2 리세스 영역(150R)의 깊이는 제1 리세스 영역(124R)의 깊이보다 낮을 수 있다. 제2 리세스 영역(150R)은 양의 각도로 기울어진 측면을 가질 수 있다. 이에 제2 리세스 영역(150R)의 상부의 폭(WA)이 바닥면의 폭 보다 클 수 있다. 따라서, 제2 리세스 영역(150R)은 포지티브하게 경사진 측면을 가질 수 있다.
도 11A 및 도 11B를 참조하면, 제2 리세스 영역(150R)에 인접한 기판(100)에 산화 억제층(152)과 공통 소오스 영역(154)을 형성할 수 있다. 예를 들면, 산화 억제층(152)은 제2 리세스 영역(150R)에 노출된 기판(100)에 형성될 수 있다. 예를 들면, 산화 억제층(152)은 제2 리세스 영역(150R)에 노출된 기판(100) 표면에 인접한 영역에 형성될 수 있다. 예를 들면, 산화 억제층(152)은 제2 리세스 영역(150R)에 인접한 기판(100)에 제2 리세스 영역(150R)을 감싸도록 형성될 수 있다. 산화 억제층(152)은 산화 억제 물질을 포함할 수 있다. 예를 들면, 산화 억제층은 질소(Nirtrogen)를 포함할 수 있다. 예를 들면, 산화 억제층(152)은 질소를 포함하는 불순물층일 수 있다. 예를 들면, 질소를 포함하는 불순물들이 트렌치(150)를 통해 제2 리세스 영역(150R)에 노출된 기판(100)에 주입된 질소를 포함하는 도핑층일 수 있다. 예를 들면, 질소를 포함하는 도핑층은 이온주입 공정에 의해 형성될 수 있다. 예를 들면, 질소를 포함하는 도핑층은 약 1 내지 20keV의 에너지를 사용하여 약 1013 내지 1015 atoms/cm2의 도즈로 기판(100)에 질소 이온들, 또는 질소를 포함하는 이온들을 주입하여 형성될 수 있다. 예를 들면, 산화 억제층(152)은 제2 리세스 영역(150R)의 측면 보다 바닥면에서 더 깊이 형성될 수 있다. 예를 들면, 산화 억제 불순물의 농도가 제2 리세스 영역(150R)의 측면보다 바닥면에서 더 클 수 있다. 일부 실시예에 따르면, 질소를 포함하는 도핑층은 플라즈마 도핑에 의해 형성될 수 있다. 일부 실시예에 따르면, 산화 억제층(152)은 질화층(Nitridation layer)일 수 있다. 예를 들면, 산화 억제층(152)은 제2 리세스 영역(150R)에 인접한 기판(100) 표면을 플라즈마 질화 처리하는(Plasma Nitridation) 공정에 의해 형성된 플라즈마 질화층이거나, 급속 열 질화 처리(Rapid Thermal Nitridation: RTN) 공정에 의해 형성된 RTN 질화층일 수 있다. 예를 들면, 플라즈마 질화처리 공정은 질소(N2) 또는 암모니아(NH3) 가스를 이용하여 약 300 내지 700℃의 온도 조건의 플라즈마 분위기에서 기판(100)에 바이어스를 가해 진행할 수 있다. 예를 들면, 기판(100)에 가해지는 바이어스로 인해 제2 리세스 영역(150R)의 바닥면에서의 질화가 더 활성화되어, 제2 리세스 영역(150R)의 측면 보다 바닥면에서 질화층, 즉 산화 억제층(152)은 더 두꺼워질 수 있다, 예를 들면, 급속 열 질화 처리 공정은 약 700 내지 1000℃의 온도 조건의 질소(N2) 또는 암모니아(NH3) 분위기에서 열처리로 진행할 수 있다.
공통 소오스 영역(154)이 산화 억제층(152)을 감싸도록 기판(100) 내에 형성될 수 있다. 예를 들면, 공통 소오스 영역(154)은 제2 리세스 영역(150R)의 측면 및 바닥면을 감쌀 수 있다. 공통 소오스 영역(154)은 도전성 불순물 영역을 포함할 수 있다. 공통 소오스 영역(154)은 트렌치(150)를 통해 산화 억제층(152)을 감싸도록 기판(100)에 도전성 불순물을 깊게 이온 주입 하여 형성될 수 있다. 공통 소오스 영역(154)은 기판(100)과 다른 제2 도전형(예를 들면, n형)의불순물을 포함할 수 있다. 예를 들면, 공통 소오스 영역(154)은 아세닉(As) 또는 인(Ph)과 같은 N 형의 불순물을 약 3 내지 30 KeV의 에너지를 사용하여 약 1013내지 약 1014 atoms/cm2의 도즈로 기판(100)에 이온 주입하여 형성할 수 있다.
　도 12A, 및 도 12B를 참조하면, 몰딩 구조체(10)에 개구 영역(160)을 형성할 수 있다. 트렌치(150)에 노출된 희생막들(112)을 제거하여, 절연막들(110) 사이에 개구 영역(160)을 형성할 수 있다. 예를 들면, 희생막들(112)이 실리콘 질화막이고, 절연막들(112)이 실리콘 산화막인 경우, 인산을 포함하는 식각액을 사용하여 희생막들(112)을 등방성 식각하여 개구 영역(160)이 형성될 수 있다. 개구 영역(160)은 게이트 전극이 형성될 영역일 수 있다. 개구 영역(160)에 의해 수직 채널 구조체들(200)의 일부가 노출될 수 있다. 예를 들면, 수직 채널 구조체들(200)의 정보 저장 패턴(130)이 노출될 수 있다. 예를 들면, 정보 저장 패턴(130)의 제1 블로킹 절연막(도 9B의 132)이 노출될 수 있다. 또한, 개구 영역(160)에 의해 제1 수직 채널 패턴(128)의 측면이 노출될 수 있다. 개구 영역(160)은 기판(100)의 주면에 대해 수평적으로 제1 방향 및 제2 방향으로 연장될 수 있다.
도 13A 및 도 13B를 참조하면, 제1 수직 채널 패턴(128)의 측면에 게이트 산화막(164)이 형성되고, 제2 리세스 영역(150R) 내에 버퍼 산화막(166)이 형성될 수 있다. 예를 들면, 개구 영역(160)에 의해 노출된 제1 수직 채널 패턴(128)의 측면이 산화되어 게이트 산화막(164)이 형성될 수 있다. 이와 동시에, 제2 리세스 영역(150R)에서 노출된 기판(100)도 산화될 수 있다. 예를 들면, 제1 수직 채널 패턴(128)의 측면 및 제2 리세스 영역(150R)에서 노출된 기판(100)은 동일한 열산화 공정으로 산화될 수 있다. 이러한 열 산화에 의해 형성된 게이트 산화막(164)은 접지 선택 트랜지스터의 게이트 산화막으로 활용되므로 트랜지스터의 동작 시에 불량을 일으키지 않도록 두껍게 형성될 수 있다. 예를 들면, 게이트 산화막(164)은 중심부에서 GAT의 두께를 가질 수 있다. 예를 들면, GAT는 실질적으로 약 5nm 내지 20nm일 수 있다.
제1 리세스 영역(152R)을 감싸는 산화 억제층(152)에 의해 기판(100)의 산화가 억제되므로, 버퍼 산화막(166)은 게이트 산화막(164)에 비해 얇게 형성될 수 있다. 예를 들면, 제2 리세스 영역(150R)의 측면의 상부에 형성된 버퍼 산화막(166)의 상부의 두께(UT)는 게이트 산화막(164)의 두께(GAT)에 비해 얇을 수 있다. 예를 들면, 버퍼 산화막(166)의 두께(UT)는 실질적으로 약 3 내지 15nm일 수 있다. 버퍼 산화막(166)은 제2 리세스 영역(160R)의 측면의 상부로부터 바닥면으로 갈수록 두께가 얇아질 수 있다. 예를 들면, 버퍼 산화막(166)은 제2 리세스 영역(150R)의 측면의 상부에서 두꺼운 두께(UT)를 갖고, 제2 리세스 영역(150R)의 바닥면에서는 얇은 두께(BT)를 가질 수 있다. 예를 들면, 제2 리세스 영역(150R)의 바닥면에서의 버퍼 산화막(166)의 두께(BT)는 실질적으로 약 1 내지 10nm일 수 있다. 버퍼 산화막(166)은 포지티브하게 경사진 측면을 가질 수 있다. 제2 리세스 영역(150R)은 그것의 최상부에서 개구 폭(WB)을 가질 수 있다. 이는 도 10에서 도시된 바와 같은 제2 리세스 영역(150R)의 폭(WA) 보다 UT의 두께만큼 작을 수 있다. 그러나, 버퍼 산화막(166)은 산화 억제층(152)에 의해 게이트 산화막(164)의 두께(GAT)만큼 두껍게 형성되지 않는다. 제2 리세스 영역(150R)의 최상부에서의 개구 폭(WB)이 후속 공정에서 유효할 정도로 클 수 있다. 버퍼 산화막(166)을 형성하기 위한 열 산화 공정 시에 공통 소오스 영역(154)은 수평 및 수직 방향으로 확장될 수 있다.
도 14A 및 도 14B를 참조하면, 개구 영역(160)을 채우도록 기판(100) 상에 제2 블로팅 절연막(168)과 게이트 도전막(170)을 차례로 형성할 수 있다. 제2 블로킹 절연막(168)은 개구 영역(160)의 내벽을 컨포멀하게 덮도록 형성될 수 있다. 예를 들면, 제2 블로킹 절연막(168)은 절연막들(110)의 상면 및 하면과 접할 수 있다. 제2 블로킹 절연막(168)은 수직 채널 구조체들(200)의 측벽과 접할 수 있다. 예를 들면, 제2 블로킹 절연막(168)은 제1 블로킹 절연막(132)과 접할 수 있다. 또한, 제2 블로킹 절연막(168)은 제1 수직 채널 패턴(128)의 게이트 산화막(164)과 접할 수 있다. 제2 블로킹 절연막(168)은 제2 리세스 영역(150R) 내로 연장되어 버퍼 산화막(166) 상에 형성될 수 있다. 일부 실시예에 따르면, 제2 블로킹 절연막(168)은 형성되지 않고 생략될 수 있다.
게이트 도전막(170)이 제2 블로킹 절연막(168)이 형성된 개구 영역(160)을 채우도록 형성될 수 있다. 예를 들면, 게이트 도전막(170)은 금속을 포함하는 도전막을 포함할 수 있다. 예를 들면, 게이트 도전막(170)은 금속막 또는 금속 실리사이드 막을 포함할 수 있다. 예를 들면, 금속막은 니켈막, 코발트막, 플라티늄막, 타타늄막, 탄탈륨막, 또는 텅스텐막 중 적어도 어느 하나일 수 있다, 금속막은 원자층 증착(ALD) 또는 화학적 기상 증착(CVD)을 이용하여 형성할 수 있다. 예를 들면, 금속 실리사이드 막은 니켈 실리사이드막, 코발트 실리사이드막, 플라티늄 실리사이드막, 타타늄 실리사이드막, 탄탈륨 실리사이드막, 또는 텅스텐 실리사이드막 중 적어도 어느 하나일 수 있다. 예를 들면, 금속 실리사이드막은 개구부(160)를 채우는 폴리실리콘막과 금속막을 증착하고 열처리로 실리사이드화하여 형성될 수 있다. 게이트 도전막(170)은 제2 리세스 영역(150R)의 적어도 일부를 채울 수 있다.
도 15A 및 도 15B를 참조하면, 절연막들(110), 및 절연막들(110) 사이의 게이트 전극들(172)을 포함하는 적층 구조체들(30)을 형성할 수 있다. 예를 들면, 게이트 도전막(170)을 등방성 식각하여 제3 방향으로 서로 분리되어 적층된 게이트 전극들(172)을 형성할 수 있다. 예를 들면, 게이트 전극들(172)은 절연막들(110)의 측면으로부터 제1 방향에서 수직 채널 구조체(200)를 향하여 리세스되어 절단된(truncated) 단부를 가질 수 있다. 이에 따라 제3 방향에서 인접하게 배치된 게이트 전극들(172)은 서로 물리적으로 분리되어 그것들 간의 단락이 방지될 수 있다. 전술한 식각 공정에서, 제2 리세스 영역(150R)의 게이트 도전막(170) 또한 완전히 제거될 수 있다. 예를 들면, 게이트 도전막(170) 식각 공정에서, 도 13B에 도시되고 설명된 바와 같이 제2 리세스 영역(150R)은 유효한 개구 폭을 갖도록 제공되고 버퍼 산화막(166)은 포지티브하게 경사진 측면을 가지므로, 제2 리세스 영역(150R) 내에서 게이트 도전막(170)이 모두 제거될 수 있다. 예를 들면, 제2 리세스 영역(150R)의 바닥 모서리 영역(E)에서 게이트 도전막(170)의 잔류물이 남지 않는다. 예를 들면, 제2 리세스 영역(150R)의 바닥 모서리 영역(E)에 배치된 제2 블로킹 절연막(168) 상에 형성된 게이트 도전막(170)은 완전히 제거될 수 있다. 이에 따라, 게이트 도전막(170)의 잔류물에 의한 누설 전류는 발생되지 않을 수 있다.
도 16A 및 도 16B를 참조하면, 적층 구조체들(30) 사이의 트렌치(150)에 분리 절연막(180)과 소오스 비아 플러그(182)를 형성할 수 있다. 분리 절연막(180)은 트렌치(150) 내에 형성되어, 적층 구조체들(30)을 분리할 수 있다. 예를 들면, 분리 절연막(180)은 게이트 전극들(172)을 제1 방향에서 서로 분리할 수 있다. 분리 절연막(180)은 게이트 전극들(172)과 접하며 절연막들(110) 사이의 공간을 채워 게이트 전극들(172)의 측면들을 보호할 수 있다. 분리 절연막(180)은 제2 리세스 영역(150R)의 일부를 채울 수 있다. 분리 절연막(180)은 산화막을 포함할 수 있다. 분리 절연막(180) 형성 후에, 공통 소오스 영역(154)에 제2 도전형(예를 들면, n 형)의 불순물층이 추가될 수 있다. 예를 들면, 인(Ph), 또는 비소(As)와 같은 n형의 불순물들이 이온주입 공정에 의해 공통 소오스 영역(100)에 주입되어 공통 소오스 영역(154)의 저항을 낯출 수 있다.
소오스 비아 플러그(182)는 공통 소오스 영역(154) 상에 형성될 수 있다. 소오스 비아 플러그(182)는 공통 소오스 영역(154)과 연결되어 공통 소오스 영역(154)의 저항을 줄일 수 있다. 소오스 비아 플러그(182)는 트렌치(182) 내에서 분리 절연막(180)을 홀 또는 슬릿 형태로 관통할 수 있다. 소오스 비아 플러그(182)는 제2 블로킹 절연막(168)과 버퍼 산화막(166)을 관통하여 공통 소오스 영역(154)과 연결될 수 있다. 예를 들면, 소오스 비아 플러그(182)는 산화 억제층(152)의 일부를 관통하거나, 산화 억제층(152)과 접촉할 수 있다. 소오스 비아 플러그(182)는 라인 형태로 제2 방향을 따라서 신장될 수 있다. 이와는 달리, 소오스 비아 플러그(182)는 복수개로 아일랜드 형태로 제2 방향을 따라서 배치될 수 있다. 소오스 비아 플러그(182)는 도전성 물질을 포함할 수 있다. 도전성 물질은 예를 들면, 텅스텐과 같은 금속을 포함할 수 있다. 소오스 비아 플러그(182) 형성 시에 공통 소오스 영역(154)과 접촉하는 실리사이드 층이 형성될 수 있다.
도 17A 내지 19A는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간 단계의 단면도들로서, 도 1의 I-I'선에 따른 단면도들이다. 도 17B 내지 도 19B는 각각 도 17A 내지 도 19A의 B' 부분을 확대한 도면들이다.
본 실시예에 따른 반도체 메모리 장치의 제조방법 중 몰딩 구조체(10), 수직 채널 구조체(200), 및 트렌치(150)를 형성하는 단계들은 도 7 내지 도 10을 참조하여 설명된 일 실시예에 따른 반도체 메모리 장치의 제조 방법의 단계들과 동일하므로 설명은 생략한다. 그리고, 도 11A 내지 도 16B를 참조하여 설명된 일 실시예 따른 반도체 메모리 장치의 제조방법의 단계들에서 동일한 구성 요소에 대한 내용은 생략하고 차이가 있는 구성 요소에 대해 설명하기로 한다.
도 17A 및 도 17B를 참조하면, 제2 리세스 영역(150R)에 인접한 기판(100)에 산화 억제층(152), 산화 억제층(152)을 감싸는 공통 소오스 영역(154), 및 공통 소오스 영역(154)을 감싸는 확산 억제층(156)이 형성될 수 있다. 예를 들면, 도 11A에서 도시되고 설명된 바와 같이 산화 억제층(152)이 질소 이온주입 또는 질화 처리에 의해 형성될 수 있다. 또한, 산화 억제층(152)을 감싸도록 도전성 불순물을 이온 주입하여 공통 소오스 영역(154)을 형성할 수 있다. 이어서, 공통 소오스 영역(154)을 둘러싸도록 이온주입 공정을 통해서 확산 억제층(156)을 형성할 수 있다. 예를 들면, 확산 억제층(156)은 탄소를 포함할 수 있다. 예를 들면, 확산 억제층(156)은 탄소 이온들이 트렌치(150) 통해 기판(100) 내에 주입된 탄소 도핑층일 수 있다. 탄소 도핑층은 예를 들면, 약 5 내지 30keV의 에너지를 사용하여 약 1013 내지 약 1015 atoms/cm2의 도즈로 기판(100)에 이온 주입하여 형성할 수 있다. 일부 실시예에 따르면, 확산 억제층(156)은 공통 소오스 영역(154) 형성 전에 형성될 수 있다. 확산 억제층(156)은 공통 소오스 영역(154)의 도전성 불순물들이 제1 방향으로 제1 수직 채널 패턴(128)을 향해 확산되는 것을 억제할 수 있다. 확산 억제층(154)은 공통 소오스 영역(154)이 제1 수직 채널 패턴(128)으로 확장되어, 공통 소오스 영역(154)과 제1 수직 채널 패턴(128) 사이의 거리가 짧아지는 것을 방지할 수 있다.
도 18A 및 도 18B를 참조하면, 도 12A 및 도 12B를 참조하여 설명된 바와 같이, 희생막들(112)을 제거하여 절연막(110) 사이에 개구 영역(160)이 형성될 수 있다.
도 19A 및 도 19B를 참조하면, 도 13A 및 도 13B를 참조하여 설명된 바와 같이 산화공정에 의해 게이트 산화막(164)이 제1 수직 채널 패턴(128)의 측벽에 형성되고, 버퍼 산화막(166)이 제2 리세스 영역(150R) 내에 형성될 수 있다. 버퍼 산화막(166)은 산화 억제층(152)에 의해 게이트 산화막(164)에 비해 얇게 형성될 수 있다. 열 산화 공정은 고온으로 실시되므로, 공통 소오스 영역(154)의 불순물들은 기판(100)에 대해 수직 및 수평 방향으로 확산되는 현상이 발생할 수 있다. 하지만, 공통 소오스 영역(154)의 불순물들은 확산 억제층(156)에 의해 확산이 억제되어 공통 소오스 영역(154)의 확장이 제한될 수 있다. 이에 따라 후속 공정에서 형성될 접지 선택 트랜지스터의 채널 길이는 충분히 확보되어, 본 실시예에 따른 반도체 메모리 장치의 신뢰성을 향상시킬 수 있다. 이하 공정은 확산 억제층(156)을 제외하고 도 14A 내지 도 17B를 참조하여 설명된 단계들의 제조방법과 동일하게 수행될 수 있다.
도 20은 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 반도체 장치 시스템을 나타내는 개략적인 블록도이다.
도 20을 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 반도체 저장 장치일 수 있다. 예를 들면, 메모리 카드, 또는 SSD(Solid State Disk) 장치일 수 있다. 메모리 시스템(1000)은 하우징(1100) 내에 제어기(1200)와 메모리(1300)를 포함할 수 있다. 제어기(1200)와 메모리(1300)는 전기적인 신호를 교환할 수 있다. 예를 들면, 제어기(1200)의 명령(command)에 따라, 메모리(1300)와 제어기(1200)는 데이터(data)를 주고 받을 수 있다. 이에 따라, 메모리시스템(1000)은 메모리(1300)에 데이터를 저장하거나, 또는 메모리(1300)로부터 데이터를 외부로 출력할 수 있다. 메모리(1300)는 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함할 수 있다.
도 21은 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 전자 시스템의 일 예를 보여주는 블럭도이다.
도 21을 참조하면, 전자 시스템(2000)은 제어기(2200), 기억 장치(2300) 및 입출력 장치(2400)를 포함할 수 있다. 제어기(2200), 기억 장치(2300), 및 입출력 장치(2400)는 버스(2100, bus)를 통하여 결합될 수 있다. 버스(2100)는 데이터들이 이동하는 통로라 할 수 있다. 예를 들면, 제어기(2200)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 그리고 이들과 동일한 기능을 수행할 수 있는 로직 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 입출력 장치(2400)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 기억 장치(2300)는 데이터를 저장하는 장치이다. 기억 장치(2300)는 데이터 및/또는 제어기(2200)에 의해 실행되는 명령어 등을 저장할 수 있다. 기억 장치(2300)는 휘발성 기억 소자 및/또는 비휘발성 기억 소자를 포함할 수 있다. 또는, 기억 장치(2300)는 플래시 메모리로 형성될 수 있다. 이러한 플래시 메모리는 반도체 디스크 장치(SSD)로 구성될 수 있다. 이 경우 전자 시스템(2000)은 대용량의 데이터를 기억 장치(2300)에 안정적으로 저장할 수 있다. 기억 장치(2300)는 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함할 수 있다. 전자 시스템(2000)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(2500)를 더 포함할 수 있다. 인터페이스(2500)는 유무선 형태일 수 있다. 예를 들면, 인터페이스(2500)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다.
본 발명에 따른 메모리 장치는 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 반도체 메모리 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.본 발명의실시예들에 따른 반도체 메모리 장치가 실장된 패키지는 반도체 장치를 제어하는 컨트롤러 및/또는 논리소자 등을 더 포함할 수도 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 몰딩 구조체 30: 적층 구조체
100: 기판 110: 절연막
110: 절연막 112: 희생막
128: 제1 수직 채널 패턴 130: 정보 저장 패턴
140; 제2 수직 채널 패턴 144: 매립 절연막
150: 트렌치 152: 산화 억제층
154: 공통 소오스 영역 156: 확산 억제층
160: 개구 영역 182: 소오스 비아 플러그
200: 수직 채널 구조체

Claims (10)

  1. 기판 상에 교대로 반복 적층된 절연막들과 희생막들을 포함하는 몰딩 구조체를 형성하고;
    상기 몰딩 구조체를 관통하며, 그들의 각각이 상기 기판과 접하는 제1 수직 채널 패턴 및 상기 제1 수직 채널 패턴 상에 형성되는 제2 수직 채널 패턴을 포함하는 수직 채널 구조체들을 형성하고;
    상기 수직 채널 구조체들 사이에서 상기 몰딩 구조체를 관통하며, 상기 기판이 일부 리세스되어 형성된 제1 리세스 영역을 포함하는 트렌치를 형성하고;
    상기 제1 리세스 영역에 인접하여 상기 기판에 산화 억제층을 형성하고; 상기 기판 내에 상기 산화 억제층을 감싸는 공통 소오스 영역을 형성하고; 그리고,
    상기 산화 억제층 상에 버퍼 산화막을 형성하는 것을 포함하는 반도체 장치의 제조방법.　
  2. 제 1 항에 있어서,
    상기 수직 채널 구조체들의 각각을 형성하는 것은:
    상기 몰딩 구조체를 관통하며 상기 기판이 리세스되어 형성된 제2 리세스 영역을 포함하는 채널 홀을 형성하고;
    상기 제2 리세스 영역을 채우며 상기 기판 상으로 돌출된 제1 수직 채널 패턴을 형성하고; 그리고
    상기 제1 수직 채널 패턴 상에 상기 채널 홀의 내벽으로부터 차례로 정보 저장 패턴, 및 제2 수직 채널 패턴, 및 매립 절연패턴을 형성하는 것을 포함하는 반도체 장치의 제조방법.　
  3. 제 1항에 있어서,
    상기 산화 억제층은 질소를 포함하는 반도체 장치의 제조 방법.
  4. 제 1항에 있어서,
    상기 제1 수직 채널 패턴의 측벽에 게이트 산화막을 형성하는 것을 더 포함하는 반도체 장치의 제조 방법
  5. 제 4항에 있어서,
    상기 제1 리세스 영역의 측면의 상부에 형성된 상기 버퍼 산화막의 두께보다 상기 게이트 산화막의 중심부의 두께가 두꺼운 반도체 장치의 제조방법.
  6. 기판 상에 상기 기판으로부터 수직 방향으로 돌출되는 반도체 패턴을 형성하고;
    상기 기판 내에 리세스 영역을 형성하고;
    상기 리세스 영역에 인접하여 상기 기판에 상기 리세스 영역을 감싸도록 질소를 포함하는 산화 억제층을 형성하고; 그리고
    동일한 산화 공정으로, 상기 반도체 패턴의 측면 상에 게이트 산화막, 및 상기 리세스 영역 내에 버퍼 산화막을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  7. 기판 상에 교대로 반복 적층된 절연막들과 게이트 전극들을 포함하는 적층 구조체;
    상기 적층 구조체를 관통하며, 그들의 각각이 상기 기판과 접하는 제1 수직 채널 패턴 및 상기 제1 수직 채널 패턴 상에 배치된 제2 수직 채널 패턴을 포함하는 수직 채널 구조체들;
    상기 수직 채널 구조체들 사이의 상기 기판에 형성된 리세스 영역;
    상기 리세스 영역에 형성된 버퍼 산화막;
    상기 버퍼 산화막과 상기 기판 사이에 형성된 산화 억제층; 및
    상기 산화 억제층을 감싸며 상기 기판 내에 형성된 공통 소오스 영역을 포함하는 반도체 메모리 장치.
  8. 제7　항에 있어서,
    상기 수직 채널 구조체의 각각은 터널 절연막, 전하 저장막, 및 블로킹 절연막을 더 포함하고,
    상기 제2 수직 채널 패턴은 상기 제1 수직 채널 패턴과 연결되고, 상기 블로킹 절연막은 상기 게이트 전극들과 접하고, 상기 터널 절연막은 상기 제2 수직 채널 패턴과 접하고, 상기 전하 저장막은 상기 터널 절연막과 상기 블로킹 절연막 사이에 배치되는 반도체 메모리 장치.
  9. 제7　항에 있어서,
    상기 제1 수직 채널 패턴의 측벽에 배치된 게이트 산화막을 더 포함하고,
    상기 게이트 산화막의 중심부의 두께는 상기 리세스 영역의 측면의 상부 상에 형성된 상기 버퍼 산화막의 두께보다 두꺼운 반도체 메모리 장치.　
  10. 제 7　항에 있어서,
    상기 산화 억제층은 질소를 포함하는 반도체 메모리 장치.　
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