KR102300554B1 - 다중 스테이지 분산 판정 피드백 등화를 제공하기 위한 방법 및 시스템 - Google Patents

다중 스테이지 분산 판정 피드백 등화를 제공하기 위한 방법 및 시스템 Download PDF

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Abstract

두 개 이상의 노드 세트를 사전 충전하여, 상기 두 개 이상의 노드 세트에 연결된 다중 입력 합산 래치의 차동 출력을 사전 충전된 상태로 설정 - 상기 두 개 이상의 노드 세트는 데이터 신호 노드 세트 및 DFE 보정 노드 세트를 포함함 - 하고, 샘플링 클럭에 응답하여, 차동 데이터 전압 신호 및 총 차동 DFE 보정 신호를 생성하며, 그리고 상기 차동 데이터 전압 신호와 상기 총 차동 DFE 보정 신호의 합산에 따라 상기 다중 입력 합산 래치의 차동 출력을 두 개의 가능한 출력 상태 중 하나로 구동함으로써 데이터 판정을 생성하고 후속해서 상기 샘플링 클럭에 의해 결정되는 지속 시간 동안 상기 다중 입력 합산 래치의 차동 출력을 래치된 상태로 유지함으로써 상기 데이터 판정을 유지하는 것이 개시된다.

Description

다중 스테이지 분산 판정 피드백 등화를 제공하기 위한 방법 및 시스템
본 출원은 아민 타잘리(Armin Tajalli)에 의해 명명된 "다중 스테이지 분산 판정 피드백 등화를 제공하기 위한 방법 및 시스템"이라는 명칭으로 2017 년 12 월 8 일자로 출원된 미국 특허 출원 제15/835,648호의 우선권을 주장하며, 이는 모든 목적을 위해 그 전체가 본원에 참고로 포함된다.
이하의 선행 출원들은 모든 목적을 위해 그 전체가 본원에 참고로 포함된다.
함 크로니(Harm Cronie) 및 아민 쇼크롤라히(Amin Shokrollahi)에 의해 명명된 "직교 차동 벡터 시그널링(Orthogonal Differential Vector Signaling)"이라는 명칭으로 2010 년 5 월 20 일자로 출원된 미국 특허 출원 제12/784,414호의 미국 특허 공개 제2011/0268225호(이하 [Cronie I]로 식별됨).
브라이언 홀덴(Brian Holden), 아민 쇼크롤라히(Amin Shokrollahi) 및 아난트 싱(Anant Singh)에 의해 명명된 "칩-대-칩 통신용 벡터 시그널링 코드를 위한 내부 왜곡 공차 및 고급 검출기에 대한 방법 및 시스템(Methods and Systems for Skew Tolerance in and Advanced Detectors for Vector Signaling Codes for Chip-to-Chip Communication)"이라는 명칭으로 2013 년 3 월 15 일자로 출원된 미국 특허 출원 제13/842,740호(이하 [Holden I]로 식별됨).
알리 호마티(Ali Hormati) 및 리차드 심슨(Richard Simpson)에 의해 명명된 "판정 피드백 등화를 이용한 클럭 데이터 복구(Clock Data Recovery Utilizing Decision Feedback Equalization)"라는 명칭으로 2017 년 4 월 28 일자로 출원된 미국 특허 출원 제15/582,545호(이하 [Hormati I]로 식별됨).
아민 타잘리(Armin Tajalli)에 의해 명명된 "분산 DFE를 가진 다중 위상 데이터 수신기(Multiphase Data Receiver with Distributed DFE)"라는 명칭으로 2017 년 10 월 24 일자로 출원된 미국 특허 출원 제15/792,599호(이하 [Tajalli I]로 식별됨).
시스템 내의 집적 회로들과 같은 전자 디바이스들 간의 데이터 통신은 일반적으로 와이어, 인쇄 회로 트레이스, 또는 광섬유와 같은 상호 접속 전송 매체의 거동에 의해 제한된다. 감쇠, 신호 반사, 및 주파수 의존성 전파 특성을 포함한 전송 라인 효과는 전송된 신호를 왜곡하므로 보정 솔루션이 적용되어야 한다. 선형 회로 보정 조치에는 수신 신호의 증폭, 및 연속 시간 선형 등화(Continuous-Time Linear Equalization)(CTLE)를 일 예로 사용하는 주파수 도메인 신호 보정이 포함된다.
데이터 의존성 등화(data-dependent equalization)가 또한 본 기술 분야에서 잘 알려져 있다. 일반적으로, 이러한 시간 도메인 지향 등화 방법은 수신된 신호에 대한 인터 심볼 간섭(inter-symbol-interference) 또는 ISI의 영향을 보상하는 데 중점을 두고 있다. 이러한 ISI는 통신 전송 매체 상에 지속되는 이전에 전송된 신호의 잔류 전기 효과에 의해 유발되어, 현재 심볼 간격의 진폭 또는 타이밍에 영향을 주고 있다. 일 예로서, 하나 이상의 임피던스 이상을 갖는 전송 라인 매체는 신호 반사를 도입할 수 있다. 따라서, 전송된 신호는 전송 라인 매체를 통해 전파될 것이고 하나 이상의 이러한 임피던스 이상에 의해 부분적으로 반사될 것이며, 이러한 반사는 나중에 수신기에서 직접 전파되는 신호와 중첩하여 나타나게 될 것이다.
일 예로서, 송신기에서는 유한 임펄스 응답(Finite Impulse Response)(FIR) 필터링을 통한 사전 등화(pre-equalization)를 사용하고, 수신기에서는 피드 포워드 등화(Feed-Forward Equalization)(FFE) 및 판정 피드백 등화(Decision Feedback Equalization)(DFE)를 포함한 방법을 사용하는 디지털 보정 조치가 적용될 수 있다.
판정 피드백 등화는 수신기에서 이전에 수신된 데이터 값들의 히스토리를 유지함으로써 수행되며, 이 데이터 값들은 전송 라인 모델에 의해 처리되어, 각각의 히스토리 데이터 값이 현재 수신 신호에 미칠 것으로 예상되는 영향을 예측하게 된다. 이러한 전송 라인 모델은 사전 계산되거나, 측정에 의해 도출되거나, 경험적으로 생성될 수 있으며, 하나 이상의 이전 데이터 간격의 영향을 포함할 수 있다. 이들 하나 이상의 이전 데이터 간격의 영향에 대한 예측 보상은 총칭하여 DFE 보정이라고 하며, 이러한 보상은 결과적인 보정된 신호의 샘플링을 수신하기 전에 수신된 데이터 신호와 명시적으로 결합되거나, 또는 DFE 보정을 사용하여 암시적으로 결합되어, 수신된 데이터 신호가 수신 데이터 샘플러 또는 비교기에서 비교되는 기준 레벨을 수정할 수 있게 된다.
판정 피드백 등화 방법을 고속 데이터 수신기에 적용하는 것은, 특정 이전 수신 단위 간격의 영향에 각각 대응하는 많은 DFE 보정 항들을 결합할 필요가 있어 복잡할 수 있다. 주어진 수신된 데이터 비트에 대해 이용 가능한 검출 시간을 파이프라이닝(pipeline)하거나 연장하기 위해 다수의 필수적인 병렬 처리 스테이지들을 이용하는 일반적인 관행에 의해 추가의 복잡성이 도입된다. 이러한 복잡성들은 다양한 병렬 처리 스테이지들에 대한 DFE 보정치들의 적시 계산 및 분배를 달성할 때의 어려움과, 이들 보정치들이 적용될 때의 바람직하지 않은 부작용, 예컨대, 검출기 증폭 또는 이득의 감소를 포함할 수 있다.
따라서, 두 개 이상의 노드 세트를 사전 충전하여, 상기 두 개 이상의 노드 세트에 연결된 래치의 차동 출력을 사전 충전된 상태로 설정 ― 상기 두 개 이상의 노드 세트는 (i) 데이터 신호 노드 세트 및 (ii) DFE 보정 노드 세트를 포함함 ― 하고, 샘플링 클럭에 응답하여, 수신된 차동 입력 전압 신호에 따라 상기 데이터 신호 노드 세트를 방전시킴으로써 차동 데이터 전압 신호를 생성하고 복수의 DFE 보정 계수의 합산에 따라 상기 DFE 보정 노드 세트를 방전시킴으로써 총 차동 DFE 보정 신호를 생성하고, 그리고 상기 차동 데이터 전압 신호와 상기 총 차동 DFE 보정 신호의 합산에 따라 상기 래치의 차동 출력을 두 개의 가능한 출력 상태 중 하나로 구동함으로써 데이터 판정을 생성하고 후속해서 상기 샘플링 클럭에 의해 결정되는 지속 시간 동안 상기 래치의 차동 출력을 래치된 상태로 유지함으로써 상기 데이터 판정을 유지하기 위한 방법 및 시스템이 기술된다.
고속 데이터 수신기 시스템 내에서 DFE 보정 정보의 효율적인 계산 및 분배와, 및 검출기 이득에 큰 영향을 주지 않으면서 상기 DFE 보정치들의 적용을 가능하게 하는 방법 및 장치가 기술된다.
도 1은 판정 피드백 등화 및 다수의 병렬 처리 스테이지를 이용하는 데이터 수신기의 하나의 채널의 실시예이다.
도 2는 다수의 DFE 보정과 다수의 병렬 처리 스테이지를 결합한 일 실시예의 추가 세부 사항을 도시한다.
도 3은 다중 입력 합산 회로의 개략도를 제공한다.
도 4는 다수의 DFE 보정 항을 계산하고 합산된 보정 결과를 출력하는 회로에 대한 개략도이다.
도 5는 일부 실시예에 따른 NOR 기반 다중 입력 합산 래치의 개략도이다.
도 6은 도 3, 도 4, 및 도 5의 회로를 이용하는 다른 실시예를 도시한다.
도 7은 하나의 병렬 처리 스테이지의 추가 실시예를 도시한다.
도 8 및 도 9는 하나의 병렬 처리 스테이지의 2 개의 추가 실시예를 도시한다.
도 10은 본원에 기술된 요소들을 포함하는 단일 시스템 실시예를 도시한다.
도 11은 일부 실시예에 따른 NAND 기반 다중 입력 합산 래치의 개략도이다.
도 12는 일부 실시예에 따라 두 개의 시그널링 간격에 걸쳐 행해진 데이터 판정의 타이밍도이다.
도 13a 및 도 13b는 일부 실시예에 따른 NOR 기반 및 NAND 기반의 다중 입력 합산 래치들의 블럭도들이다.
도 14는 일부 실시예에 따라, 유지 시간을 연장하기 위해 NOR 기반 래치에 연결되는 NOR 기반 다중 입력 합산 래치의 구성을 나타내는 블럭도이다.
도 15는 일부 실시예에 따른 방법의 흐름도이다.
최근 수년 간, 고속 통신 시스템의 시그널링 레이트는 초당 기가비트 속도에 도달했으며, 개별 전송 단위 간격들은 피코 초로 측정되고 있다. 이러한 엄격한 타이밍 요구 사항을 충족하려면, 노드 캐패시턴스들을 최소화하고 불필요한 처리 요소들을 제거하여 회로 지연을 최소화해야 한다. 아날로그 비교기의 안정화 시간과 같은 2 차 회로 특성조차도 가용 시간 예산의 상당 부분을 나타낼 수 있다.
일 예로서, 종래의 데이터 통신 수신기의 판정 피드백 등화 시스템은 이전 수신 단위 간격들로부터 하나 이상의 검출된 데이터 값들에 대한 히스토리 값들을 저장하고, 이들 히스토리 값들로부터 수신된 신호에 후속적으로 적용되는 DFE 보상 값을 계산하여 현재 단위 간격의 검출을 가능하게 한다. 설명의 목적 상, 이 계산은 각각의 이전 단위 간격의 데이터 값과 사전 결정된 스케일링 계수를 곱한 다음, 이들 스케일링된 결과들의 각각(각각은 현재 수신된 신호에 대한 연속적인 이전 단위 간격들의 잠재적 영향을 나타냄)을 합산하여 그러한 이전의 모든 단위 간격들의 누적 예측 효과를 나타내는 합성 DFE 보상 값을 생성하는 것으로 간단히 기술될 수 있다. 전형적인 수신기 설계에서, 이 DFE 보상 값은 현재 수신 신호 입력과 결합되어, 수신된 데이터 값을 보다 정확하게 나타내는 보정된 신호를 생성하게 될 것이고, 이는 그 후 시간 및 진폭으로 샘플링되어 검출된 수신 데이터 값을 획득할 수 있게 된다.
본 기술 분야에 정통한 자는 전술한 바와 같이 생성된 DFE 보상 값이 이전 단위 간격의 데이터 값이 검출될 때까지는 완전히 결정될 수 없다는 것을 인식할 것이다. 따라서, 데이터 레이트가 증가함에 따라, DFE 보상 값의 첫번째 항(즉, 이전 단위 간격을 위해 수신된 데이터 값)을 생성하는 데 필요한 정보가 다음 단위 간격의 검출에 적용될 시간 내에 이용 가능하지 않게 되는 포인트에 이르게 될 것이다. 실제로, 현재 실제로 사용되는 최고 데이터 레이트에서, 다수의 이전 단위 간격들에 대해 이러한 상황이 존재할 수 있는데, 이는 단일 데이터 값에 요구되는 검출 시간이 다수의 단위 간격 지속 시간을 나타낼 수 있기 때문이다. 따라서, 실시예들은 하나 이상의 가장 최근의 단위 간격들에 대한 "폐쇄 루프" DFE 방법을 포기하는 대신에, 이러한 가장 최근의 단위 간격들에 대해 DFE 보상 값의 하나 이상의 요소의 "언롤드 루프(unrolled loop)" 또는 "추론적" 생성에 의존하고 있는 것이 일반적이다.
도 1은 하나의 이전 수신 단위 간격에 대한 추론적 DFE를 포함하는 데이터 수신기의 일 실시예를 도시하고 있다. 이 예는 하나의 수신된 데이터 비트(130, 140, 150, 160)에 대한 전체 데이터 경로와 함께 수신기 프론트 엔드(110 및 120)를 포함하며; 전체 수신기 실시예는 전형적으로 추가 데이터 비트들을 위한 데이터 경로들과 단일 프론트 엔드를 공유할 것이다. DFE 계산(170) 및 클럭 데이터 복구(180) 서브 시스템은 일부 실시예에서 다수의 데이터 경로에 걸쳐 공유될 수 있거나 특정 데이터 경로에 전용될 수 있다.
제한을 내포하지 않고 제공된 예시된 예에서, 4 개의 수신된 와이어 신호는 통신 채널로부터 획득되며, 이는 가능하게는 2 개의 차동 신호 쌍을 나타내거나, 또는 대안적으로, [Cronie I]에 기술된 바와 같은 직교 차동 벡터 시그널링 코드(Orthogonal Differential Vector Signaling code)(ODVS)를 사용하여 인코딩된 3 개의 데이터 비트를 통신하는 1 개의 4-와이어 스트림을 나타낸다. 연속 시간 선형 등화기(110)는 수신된 와이어 신호들의 주파수 의존성 증폭을 제공하고, 다중 입력 비교기(MIC)(120)는 증폭된 와이어 신호들을 선택적으로 결합하여 ODVS 인코딩을 반전시키고 검출된 데이터 신호를 획득한다([Holden I]). 차동 수신 실시예에서, 각각의 이러한 MIC는 2 개의 활성 입력을 가질 것이며, 기능적으로는 차동 라인 수신기로서 기능할 것이며, 그리고 단일 종단 수신기 실시예에서, 수신 동작은, 임의의 MIC 기능에 대한 필요성을 무시하고 개별 와이어 신호에 대해 직접 수행된다.
그러한 일 실시예는 대략 28 기가보(Gigabaud)의 데이터 레이트에 대응하는 대략 35 피코 초의 통신 단위 간격으로 동작한다. 이러한 데이터 레이트를 지원하기 위해, 예시적인 수신기는 각각의 수신된 신호 데이터 경로에 2 개의 병렬 처리 스테이지(130 및 140)를 포함하고, 이들 스테이지의 각각은 교번 단위 간격들 동안 하나의 차동 와이어 쌍으로부터 또는 ODVS 서브 채널로부터 수신되는 데이터를 검출한다. 기술된 데이터 레이트에서, 병렬 프로세서들의 이 인터리빙은 각각의 처리 스테이지가 2 개의 단위 간격들 또는 70 피코 초로 각각의 수신된 데이터 비트를 캡처 및 검출할 수 있게 한다.
이러한 통신 시스템과 연관된 전송 라인 특성은 최대 10 개의 수신 단위 간격에 걸쳐 판정 피드백 등화(Decision Feedback Equalization)(DFE)가 필요할 수 있음을 나타낸다. 높은 데이터 레이트 때문에, 직전에 수신된 데이터 값과 연관된 제 1 DFE 보정 항의 적시 전파는 실제로 달성하기가 극히 어렵다. 따라서, 도 1의 예는 추론적 또는 "루프 언롤드(loop unrolled)" DFE의 한 스테이지를 사용하는데, 여기서 개별 검출기들은 마치 선행 데이터 값이 '1' 또는 '0'이었던 것처럼 결과를 캡처하며, 이후에 이전 데이터 값이 결정되면 사용을 위해 정확한 결과가 선택된다.
각 병렬 처리 스테이지의 동작은 동일하다. 130의 경우, 적분 및 샘플(integrate-and-sample) 스테이지들(131 및 133)은 샘플링 클럭(Clk000)의 상승 에지에서 수신된 신호 진폭과 DFE 보정치들을 동시에 캡처한다. 추론적 DFE의 단일 요소를 이용하는 이 예에서, 131 및 133에 적용되는 DFE 보정치들은 직전 데이터 비트가 각각 '1' 또는 '0'이었다고 가정한 추론적 보정치에 대응하는 가장 직전의 항들에서만 차이가 있다. 디지털 멀티플렉서(135)는 선행하는 데이터 비트의 값이 다른 처리 스테이지(140)에 의해 검출될 때 그 선행하는 데이터 비트의 값을 획득하고, 적절한 추론적으로 검출된 결과(132 또는 134)를 스테이지(130)에 대한 데이터 출력(138)으로 보낸다.
병렬 처리 스테이지(140)의 동작은 동일하지만, 제외되는 점은, 샘플링 클럭(Clk180)의 상승 에지(Clk000의 것보다 하나의 수신 단위 간격이 늦음)에서 샘플링이 발생하고 처리 스테이지(130)에 의해 검출된 이전 데이터 비트의 값이 후속적으로 멀티플렉서(145)에 의해 데이터 출력(148)으로서 142 또는 144 중 하나를 선택하는 데 사용될 것이라는 것이다. 고속 멀티플렉서(150)는 교번 단위 간격 수신 값들(alternate-unit-interval received values)(138 및 148)을 전체 레이트 수신 데이터 스트림(full rate received data stream)(155)으로 결합한다. 다른 실시예에서, 수신된 값들은 병렬의 저속 데이터 스트림들로서 유지될 수 있다.
DFE 보상 서브 시스템(170)은 수신된 데이터 값들의 히스토리를 유지하여 두 개의 처리 스테이지에 대한 총 DFE 보정 값들(DFE1, DFE2, DFE3, DFE4)을 계산한다. 다른 실시예는 각 처리 스테이지마다 또는 실제로는 각 샘플러마다 개별적으로 어떠한 제한도 없이 DFE 보정 값들을 개별적으로 계산할 수 있다. DFE 보상 서브 시스템이 계산하는 DFE 보정치의 각 항 HN은 N 번째 선행 수신 단위 간격에서 수신된 히스토리 데이터 값 X_N과 전송 매체에 대한 신호 전파 모델로부터 도출되는 스케일링 계수 이 곱해진 것으로부터 도출된다. 계산의 단순화를 위해, 총 차동 DFE 보정 신호의 개별 항들은 샘플러의 정상 검출 임계치로부터의 제로 기반의 차동 보정치들인 것으로 간주된다. 계산적으로, 이것은 데이터 '1'이 주어진 스케일 팩터의 +1 곱셈기에 대응하고 데이터 '0'은 동일한 스케일 팩터에 대한 -1 곱셈기에 대응한다는 것을 의미한다.
적어도 하나의 실시예에서, 결과적인 DFE 보정치들은 아날로그 차동 신호들로 표현되며, 차동 쌍의 두 개의 신호를 교환하면 데이터 '1'에 대응하는 보정 항이 데이터 '0'에 대응하는 것으로 변환되도록 구성된다. DFE 보정 값들은 또한 구성되거나, 조정 가능하거나, 또는 고정된 오프셋 또는 바이어스 레벨들을 포함할 수 있거나, 또는 후속해서 이들과 결합될 수 있으며, 이는 일부 실시예에서 특정 샘플러들에 대해 개별적일 수 있어서, 컴포넌트 변동들에 대한 보상이 행해지게 할 수 있다. 따라서, 하나의 이러한 실시예에서, 예를 들어, 샘플러(131)에서의 모든 DFE 보정치들 및 구성된 오프셋 레벨들의 총계는 이들 두 회로 요소 사이의 신호 진폭 및 컴포넌트 변동들에 대한 보정치로서, 샘플러(141)에서의 것과는 상이할 수 있다.
제 1 예에서, 시간 T = 0은 처리 스테이지(140)에 의해 현재 수신되고 있는 단위 간격을 나타내며, 이 처리 스테이지는 결국 데이터 값 X(T=0)를 검출할 것이며, 이 값은 이후 설명의 편의상 간단히 X_0으로 지칭된다. 유사하게, T = -1은 해당 수신 시간에 대한 선행 단위 간격을 나타내며, 이는 130에 의해 처리되어 데이터 값 X(T=-1)를 생성하며, 이 값은 이후 간단히 X_1로 지칭될 것이다. (하나의 데이터 경로 인스턴스 내에서의 순차적 처리를 기술하는 이 시계열 명명법은 다수의 데이터 경로 인스턴스에 걸쳐 동시에 수신되는 데이터 비트들을 "D0, D1, D2…"로 기술하는 일반적인 관행과 혼동되어서는 안되는데, 그 이유는 본원의 예가 단일 수신 데이터 경로 내의 시계열의 동작들, 즉 그 일반적인 명명법에서의 데이터 비트 D0의 순차적 값들을 다루고 있기 때문이다).
Figure 112020070326846-pct00001
내지
Figure 112020070326846-pct00002
는 전체 DFE 보정치의 개별 컴포넌트들을 나타낸다. 다음의 예에서, 수신된 데이터는 이진이므로, 각 컴포넌트는 계수 또는 보정 계수 K에 +1(데이터 '1'의 경우) 또는 -1(데이터 '0'의 경우)을 곱함으로써 결정된다. 실제의 실시예에서, 이들 계수는 네트워크 전파 및 검출 특성에 의존하고, 상이한 와이어들, 차동 쌍들, ODVS 서브 채널들, 및/또는 물리적 샘플러 인스턴스들마다 상이할 수 있다.
Figure 112020070326846-pct00003
처리 스테이지(140) 내의 141 및 143에 제각기 적용되는 DFE3 및 DFE4와 같은 결합된 보정치들은, 바로 선행한 단위 간격에 대응하는 제 1 DFE 보정 항(H1)의 부호와, 바이어스 상수 C1 및 C2에 포함된 임의의 조정 또는 교정 변동에서만 상이하다. 이 제 1 DFE 보정 항의 추론적 DFE 처리의 일부로서, 식 3 및 4의 제 1 DFE 보정 항는 예측된 데이터 '1' 및 데이터 '0' 값들을 포함하며, 141 또는 143에 의해 생성된 적절한 결과는 후속해서 처리 스테이지(130)로부터 선행하는 단위 간격에서 획득된 X_1에 대한 실제 검출된 값에 기반하여 선택된다. 식 1 및 2는 130에 의해 사용되는 보정치들에 대한 유사한 계산을 나타낸다.
도 2는 추론적 DFE를 사용하는 다중 스테이지 수신기의 일 실시예의 보다 상세한 예시를 제공한다. 이전 예에서와 같이, 동일한 처리 스테이지(230 및 240)는 하나의 수신된 데이터 비트를 검출하고, 교번 수신된 단위 간격에서 샘플링한다.
다수의 공통 증폭기 토폴로지들의 경우, 추가적인 신호 입력들을 통합하게 되면, 일반적으로 N-입력 증폭기에 대해
Figure 112020070326846-pct00004
의 계수만큼 신호 이득이 감소될 것이라는 것이 본 기술 분야에서 이해된다. 따라서, 9 개 이상의 DFE 보정 항을 단일 증폭기에서 수신된 신호 입력과 직접 결합하면 수신된 신호에 적용될 수 있는 이득의 양은 상당히 제한될 것이다. 이러한 신호 이득의 열화를 최소화하기 위해, 필요한 합산은 세 개의 개별 회로로 분할된다.
각각의 비 추론적 DFE 보정 항은 전술한 바와 같이 248에서 계산되고, 합산된 결과가 식 5에서와 같이 249로 출력된다.
Figure 112020070326846-pct00005
도 4는 하나의 보정 항의 계산을 각각 처리하는 9 개의 서브 시스템(410… 490)으로 구성되는, 이러한 계산 및 제 1 합산을 수행하는 회로의 일 실시예의 개략도이다. 제 1 서브 시스템(410) 및 최종 서브 시스템(490)은 명시적으로 도시되며, 나머지는 도 4에 암시적으로 도시된다.
410 내에서, 트랜지스터들(411 및 412)은 클럭(Ck)이 로우(low)일 때 차동 출력 노드들(
Figure 112020070326846-pct00006
및
Figure 112020070326846-pct00007
)을 사전 충전시킨다. Ck가 하이(high)로 되면, 트랜지스터(419)는 차동 트랜지스터 쌍(417/418)을 통해 전하가 드레인되도록 하며, 이에 따라 전류는 DFE 계수(K2)에 의해 결정되는 바와 같이 2 개의 레그들 사이에서 분할되어, 예컨대, 구성 DAC로부터의 차동 전류로서 입력된다. 트랜지스터들(413, 414, 415, 416)은 X_2가 '1'인 경우 제 1 또는 직접 구성으로, 그리고 X_2가 '0'인 경우 제 2 또는 역방향 구성으로 차동 쌍(417/418)을 출력 노드들에 연결하는 스위치들로서 기능한다. 따라서, 출력 노드들 상의 결과적인 차동 신호는 식 5에서 요구하는 바와 같이, 구성된 보정 계수(K2)의 +1 또는 -1 배에 대응한다.
8 개의 동일한 스테이지들(420… 490)은 각각 계수들(K3 내지 K10) 및 히스토리 데이터 값들(X_3… X_10)을 사용하여, 410에 대해 기술된 것과 유사한 계산을 수행한다. 모든 스테이지가 출력 노드들(
Figure 112020070326846-pct00008
및
Figure 112020070326846-pct00009
)에 걸쳐 병렬이기 때문에, 이들 차동 출력들은 9 개의 모든 계산된 항들의 합산을 나타낸다.
도 2에서, 식 5의 계산에 필요한 DFE 보정 또는 K 개의 계수들은, 총칭하여 220으로 식별되는 9 개의 디지털-아날로그(DAC) 변환기들(211-219)에 의해 생성된다. 일 실시예에서, 220에서의 각각의 DAC는, 특정 보정 계수 KN에 대응하는 차동 아날로그 전압을, 합산된 DFE 계산 회로(248)가 사용할 수 있게 출력하도록 구성된다.
결과적인 합산된 DFE 보정치(249)는 샘플러(242 및 244)로서 도시된 제 2 합산 회로에 대한 입력으로서 제공된다. 도 3의 회로(330)는 차동 입력들(Vdata 및
Figure 112020070326846-pct00010
)이 샘플링 클럭(Ck)의 상승 에지에서 합산되는 하나의 적당한 샘플러 실시예를 나타낸다.
샘플러(242 및 244)에 의해 캡처된 결과들은 이전 단위 간격 데이터 값이 '1'(242의 경우) 또는 '0'(244의 경우)인 것으로 가정한 추론적 결과를 나타낸다. 따라서, 이들 샘플러에 입력된 신호들은 제 1 DFE 보정 항(H1)의 적절히 다른 값들만큼 오프셋되어야 한다.
이들 값들을 생성하기 위해, 수신된 입력 신호(125)는 증폭기들(241 및 243)로서 도 2에 도시된 제 3 합산 회로에 의해 처리되며, 이들 각각의 증폭기는 결과적인 보정치의 부호만 다른 추론적 DFE 보정 계수 K1을 추가하도록 구성된다. DAC(250)는 보정 계수(255)를 제공하도록 구성된다. 도 3의 회로(310)는 도 2의 241 및 243에서 사용하기에 적합한 하나의 적합한 실시예의 개략도이다. 두 회로 인스턴스는 제어 신호 X_0이 구성되는 방식에서만 상이하며; 241에서 X_0은 논리 '1'에 하드 와이어로 연결되고 243에서 X_0은 논리 '0'에 하드 와이어로 연결된다. 310의 상이한 입력 요소들에 대한 신호 이득은 다양한 신호 경로들에 걸친 (예컨대, 차동 쌍(313/314) 대 차동 쌍(320/321)을 통해) 합산된 결과에 대한 전류 기여를 조정함으로써 수정될 수 있다. 일 실시예에서, 상대적인 트랜지스터 치수들은 그러한 조정을 제공하도록 스케일링되며; 다른 실시예에서, 동일한 트랜지스터 요소들의 다수의 인스턴스가 그러한 조정을 제공하기 위해 병렬화된다. 동일한 트랜지스터 요소의 다수의 인스턴스를 포함하는 그러한 일 실시예가 도 10에 도시되어 있으며, 여기서, 입력 신호 Vin은 병렬로 연결된 6 개의 동일한 전류 모드 출력 샘플러에 Vin을 제공함으로써 적용되는 6의 이득을 가지는 반면, 추론적 DFE 컴포넌트들(+H1 및 -H1)은 병렬로 연결된 3 개의 동일한 전류 모드 출력 샘플러에 제공되며, 알려진 DFE 계수들(X2H2… X10H10)은 각각 하나의 동일한 전류 모드 출력 샘플러에 연결된다. 각각의 동일한 전류 모드 출력 샘플러는 동일한 양의 전류를 제공하고, 다수의 이러한 샘플러들을 병렬로 연결함으로써 공통 출력 노드에서 전류 모드 합산을 제공하게 된다.
전술한 바와 같이, 추론적 검출은 멀티플렉서(245)에 의한 유효한 샘플링된 결과의 선택에 의해 결정되며, 이러한 선택은 이전 단위 간격 X_1에서 획득된 데이터 값에 의해 제어된다. 일부 실시예는 데이터 히스토리(210)에 전체 레이트 시리얼 스트림(full rate serial stream)을 생성하기 위해 멀티플렉서(270)를 포함할 수 있는 반면, 대안적인 실시예는 상이한 처리 스테이지들로부터의 데이터 스트림들을 단일 스트림으로 멀티플렉싱하지 않고 이들 데이터 스트림들에 대해 동작할 수 있다.
일 실시예에서, 이전 단위 간격에서 처리 스테이지(230)에 의해 검출된 데이터 값 X_1은 데이터 히스토리(210)로부터 취해지는 것이 아니라, 회로 전파 지연을 최소화하기 위해 처리 스테이지(230)로부터 직접 취해진다. 유사하게, 이전 처리 사이클에서 처리 스테이지(240)에 의해 검출된 데이터 값 X_2는
Figure 112020070326846-pct00011
DFE 보정 항의 적시 생성을 위해 동일한 처리 스테이지 내에서 이용 가능하게 만들어 질 수 있다. 선택적인 파이프라이닝 최적화로서, 래치(246)는 출력 데이터 값을 캡처하고 이를 248에 의해 을 컴퓨팅하는 데에 사용하기 위해 유지하여, 합산된 DFE 보정치(249)의 생성을 위한 타이밍 마진을 증가시키는 것으로 도시되어 있다. 일부 실시예는 유사한 파이프 라이닝 래치를 이용하여, 멀티플렉서(245) 선택을 제어하는 X_1 데이터 값에 대한 타이밍 마진을 증가시킨다.
이하의 설명의 목적 상, 신호들(VA+/VA-)은 적어도 수신된 차동 입력 전압 신호(Vin)에 기반하여 생성된 차동 데이터 전압 신호(도 3에서 Vdata+/Vdata-로 도시됨)에 대응할 수 있지만, VB+/VB-는 DFE 보정 계수들(H2… H10)의 합산에 기반하여 형성된 총 차동 DFE 보정 신호(도 3 및 도 4에서
Figure 112020070326846-pct00012
과
Figure 112020070326846-pct00013
으로 도시됨)에 대응한다. 일부 실시예는 추론적 DFE 항들(+H1 및 -H1)을 사용하지 않을 수 있는 반면, 대안적인 실시예는 후술하는 다양한 구성에서 추론적 DFE를 이용할 수 있다.
일부 실시예에서, 도 6에 도시된 바와 같이, 장치는 이산 시간 적분 스테이지를 포함한다. 도 6에서, 이산 시간 적분 스테이지는 적분기들(610, 620), 및 적분기의 형태를 취할 수 있는 DFE 합산 회로(248)를 포함한다. 이산 시간 적분 스테이지는 두 개 이상의 노드 세트를 포함하고, 두 개 이상의 노드 세트는 전압들(VA+/-)을 유지하기 위한 적어도 하나의 데이터 신호 노드 세트 및 전압들(VB+/-)을 유지하기 위한 DFE 보정 노드 세트를 포함한다. 이산 시간 적분 스테이지는 두 개 이상의 노드 세트를 사전 충전하여, 상기 두 개 이상의 노드 세트에 연결된 다중 입력 합산 래치(630)의 차동 출력을 사전 충전된 상태로 설정하고, 샘플링 클럭에 응답하여, 수신된 차동 입력 전압 신호에 따라 상기 데이터 신호 노드 세트를 방전시킴으로써 차동 데이터 전압 신호(VA+/-)를 생성하고 복수의 DFE 보정 계수의 합산에 따라 상기 DFE 보정 노드 세트를 방전함으로써 총 차동 DFE 보정 신호(VB+/-)를 생성하도록 구성된다. 도 6에서, 다중 입력 합산 래치(630)는 차동 데이터 전압 신호와 총 차동 DFE 보정 신호의 합산에 따라 다중 입력 합산 래치의 차동 출력을 두 개의 가능한 출력 상태 중 하나로 구동함으로써 데이터 판정을 생성할 수 있고, 다중 입력 합산 래치는 샘플링 클럭에 의해 결정되는 지속 시간 동안 다중 입력 합산 래치의 차동 출력을 래치된 상태로 유지함으로써 상기 데이터 판정을 후속적으로 유지하도록 구성된다.
일부 실시예에서, 도 6에 도시된 바와 같이, 이산 시간 적분 스테이지는 한 쌍의 차동 추론적 DFE 항들(K1+ 및 K1-)을 생성하도록 추가로 구성된다. 이러한 실시예에서, 이산 적분 스테이지는 상기 한 쌍의 차동 추론적 DFE 항들 중 각각의 차동 추론적 DFE 항을 차동 데이터 전압 신호와 총 차동 DFE 보정 신호의 합산에 개별적으로 적용함으로써 한 쌍의 추론적 데이터 판정들을 생성할 수 있다. 도 6에서, 추론적 항들은 수신된 차동 입력 전압 신호에 적용되고, 두 개의 다중 입력 합산 래치(630 및 640)는 추론적 데이터 판정들을 수신한다. 이러한 실시예에서, 장치는 이전 데이터 판정의 완료에 응답하여 상기 한 쌍의 추론적 데이터 판정들 중 하나를 상기 데이터 판정으로서 선택하기 위한 멀티플렉서(650)를 더 포함한다. 대안적인 실시예에서, 추론적 DFE 항들은 도 9에 도시된 바와 같이 총 DFE 보정 신호에 적용될 수 있다.
일부 실시예에서, 제 2 래치(635)(및 추론적 DFE 실시예의 645)는 데이터 판정을 수신하고 이 데이터 판정을 전체 시그널링 간격에 대한 데이터 판정 출력으로서 제공하도록 구성된다.
일부 실시예에서, 하나 이상의 CMOS 인버터들은 차동 데이터 전압 신호 및 총 차동 DFE 보정 신호를 버퍼링한다.
일부 실시예에서, 이산 시간 적분 스테이지는 데이터 신호 노드 세트를 포함하는 제 1 증폭 스테이지 및 DFE 보정 노드 세트를 포함하는 제 2 증폭 스테이지를 포함한다. 도 6에서, 제 1 증폭 스테이지는 적분기들(610 및 620)을 포함할 수 있는 반면, 제 2 증폭 스테이지는 DFE 합산 회로(248)를 포함한다. 이러한 실시예에서, 제 1 증폭 스테이지는, 수신된 차동 입력 전압 신호를 수신하고, 병렬로 연결된 복수의 차동 트랜지스터 쌍을 통해 병렬의 복수의 전류를 응답적으로 생성하도록 구성된 병렬로 연결된 복수의 차동 트랜지스터 쌍을 포함할 수 있고, 여기서, 적용된 이득은 데이터 신호 노드 세트의 방전 레이트를 나타낸다. 도 10은 이러한 구성을 도시하는데, 여기서, VGA2에 연결된 각각의 요소는 도 3의 요소(310)와 유사한 회로이지만, 추론적 DFE 항은 적용되지 않는다(추론적 DFE 항들은 도 10에서 +/-H1로 도시된다).
도 6은 다중 입력 합산 래치(630 및 640)를 포함하여, 도 2의 처리 스테이지(240)와 기능적으로 동등한 대안적인 실시예를 도시한다. 일부 실시예에서, 다중 입력 합산 래치들은 각각 도 13a 및 도 13b의 개략도에 도시된 바와 같이 NOR 기반 SR 래치 또는 NAND 기반 SR 래치와 유사한 형태를 취할 수 있다. NOR 기반 다중 입력 합산 래치 및 NAND 기반 다중 입력 합산 래치에 대한 트랜지스터 회로도들이 각각 도 5 및 도 11에 도시되어 있다. 도 5에 도시된 바와 같이, NOR 기반 다중 입력 합산 래치(500)는 차동 데이터 전압 신호(VA+/VA-)와 총 차동 DFE 보정 신호(VB+/VB-) 사이의 입력 합산을 형성하고, 동시에 차동 결과(Q+, Q-)에 대한 진폭 슬라이서 및 출력 래치로서 기능한다. 도 5에 도시된 바와 같이, 다중 입력 합산 래치의 일 측에 포지티브 극성 입력들(VA+ 및 VB+)을 병렬로 연결함으로써 합산이 형성되지만, 다중 입력 합산 래치의 다른 측에는 네거티브 극성 입력들(VA- 및 VB-)이 병렬로 연결된다. NOR 및 NAND 기반의 다중 입력 합산 래치들에 대한 진리표들은 각각 아래의 표 I 및 표 II에 제공된다.
VA++ VB+ VA-+ VB- Q+ Q-
1 1 0 (사전 충전된 상태) 0 (사전 충전된 상태)
1 0 0 1
0 1 1 0
0 0 래치 래치
<NOR 기반 다중 입력 합산 래치>
VA++ VB+ VA-+ VB- Q+ Q-
1 1 래치 래치
1 0 0 1
0 1 1 0
0 0 1 (사전 충전된 상태) 1 (사전 충전된 상태)
<NAND 기반 다중 입력 합산 래치>
도 5의 NOR 기반 다중 입력 합산 래치에서, (VA+ + VB+) 및 (VA- + VB-)의 값들은, VA+/- 및 VB+/-를 유지하는 노드 세트가 사전 충전되므로, 초기에 '1'이며, 따라서 차동 출력(Q+/Q-)은 '00' 상태로 유지된다. NOR 및 NAND 기반의 다중 입력 합산 래치에서 사전 충전된 상태 및 래치된 상태는 반전되지만, 데이터 판정 상태 '01' 및 '10'의 출력들은 동일하다. 위의 표들에는 네 가지 가능한 상태가 있지만, 주목해야 하는 것은 판정 상태 '10'과 '01'에 대한 입력 조합은 어떤 합산이 더 빠른 레이트로 감소했는지를 식별한다는 것이다. 이것은 적분기들(610, 620) 및 248 내의 적분기들이 진폭-시간 변환을 효과적으로 생성하고 있기 때문이며, 여기서, 이산 시간 적분기에 입력된 신호들의 진폭은 방전 레이트로 변환된다. 이러한 경우에, 방전 레이트는 입력 신호들의 진폭에 비례하며, 따라서, 진폭 입력 신호가 클수록, 도 3에 도시된 바와 같이 그리고 도 12의 타이밍도에 의해 도시된 바와 같이 대응하는 출력 노드의 방전은 더 빨라지게 될 것이다. 다중 입력 합산 래치는 그 후 차동 데이터 전압 신호와 총 차동 DFE 보정 신호(이들은 시간 변환된 신호들임)를 결합한 다음, VA+ + VB+ 및 VA- + VB- 극성의 합산들의 방전 레이트들의 변화에 의해 결정되는 데이터 판정으로 래치한다.
도 12는 도 5에 도시된 바와 같은 NOR 기반 다중 입력 합산 래치를 이용하는 회로에서 두 개의 연속적인 단위 간격들을 나타내는 타이밍도이다. 도시된 바와 같이, VA+/-를 유지하는 데이터 신호 노드 세트 및 VB+/-를 유지하는 DFE 보정 신호 노드 세트는 사전 충전되고, NOR 기반 다중 입력 합산 래치(630)의 출력들(Q+/Q-)은 사전 충전된 상태 '00'으로 유지된다. 샘플링 클럭의 상승 에지에 응답하여, 차동 데이터 전압 신호(VA+/VA-) 및 총 차동 DFE 보정 신호(VB+/VB-)는 수신된 차동 입력 전압(Vin+/Vin-) 및 복수의 DFE 보정 계수(H_2… H_10)의 합산에 따라 각각의 노드 세트를 방전시킴으로써 생성된다. 차동 데이터 전압 신호와 총 차동 DFE 보정 신호의 합산에 따라 다중 입력 합산 래치(630)의 차동 출력(Q+/Q-)을 두 개의 가능한 상태 중 하나로 구동함으로써 데이터 판정이 생성된다. 특히, 각 노드 세트가 방전되기 시작하고 노드 상의 전압이 응답적으로 감소하기 시작함에 따라, Q+/Q-의 값들이 증가하기 시작하고, 이와 동시에 VA+/- 및 VB+/-에 연결된 NMOS 트랜지스터들은 턴 오프를 시작하고, PMOS 트랜지스터들은 턴 온을 시작한다. 도 12의 제 1 단위 간격에서, 합산(VA+ + VB+)은 합산(VA- + VB-)보다 빠른 레이트로 하강하고 있으며, 따라서 Q+는 Q-보다 빠르게 증가하기 시작한다. 특정 임계치에서, Q+의 피드백은 후속적으로 Q-를 강제로 감소시키고, 따라서 Q+ = '1' 및 Q- = '0'인 데이터 판정이 형성된다. 값들 (VA+ + VB+) 및 (VA- + VB-)은 다중 입력 합산 래치에 대한 입력 상태가 '00'이 될 때까지 이산 시간 적분기에서 노드 세트의 방전으로 인해 지속적으로 감소하며, 이는, 샘플링 클럭이 후속 하강 에지를 경험할 때까지 위의 표 I에서 Q+/Q-의 차동 출력 상태가 '10'으로 유지되도록 하며, 이 경우 노드 세트는 다음 샘플링 간격 동안 사전 충전된다. 노드 세트를 사전 충전하는 것에 응답하여, 차동 출력(Q+/Q-)은 사전 충전된 상태로 유지된다. 도 12의 제 2 단위 간격은 제 1 단위 간격과 유사하지만, VA- + VB-의 합산은 (VA+ + VB+)보다 빠르게 방전한다.
일부 실시예에서, 다중 입력 합산 래치들(630 및 640)에는 도시된 바와 같은 공지된 기술의 교차 결합된 NOR 기반 세트/리셋 래치(635 및 645)가 후속되어, 결과들의 유지 시간을 연장시킨다. 일 예시적인 구성이 도 14에 도시되어 있다. 도 14에 도시된 바와 같이, NOR 기반 다중 입력 합산 래치(630)의 출력들은 교차 결합되어 NOR 기반 래치(635)에 제공된다. 도 12와 관련하여 전술한 바와 같이, NOR 기반 다중 입력 합산 래치의 입력들을 사전 충전하면, 차동 출력(Q+/Q-)은 '00'의 사전 충전된 상태로 되며, 이 사전 충전 상태는 표 1에 도시된 바와 같이 NOR 기반 다중 입력 합산 래치의 "래치된" 상태를 위한 입력 조건이 된다. 차동 출력들(Q+/Q-)을 NOR 기반 래치(635)에 입력으로서 제공함으로써, 데이터 판정은 전체 클럭 주기 동안 유지될 수 있다. 따라서, NOR 기반 래치(635)의 출력들(Qout+/Qout-)은 다중 입력 합산 래치(630)에 의해 행해진 데이터 판정들에 따라서만 변경될 것이고, 이후에 도 12에 도시된 바와 같이 샘플링 클럭의 다음 상승 에지까지 유지될 것이다.
일부 실시예에서, 버퍼링되지 않은 CMOS 인버터들(도시되지 않음)은 다중 입력 합산 래치들(630 및 640)에 대한 각각의 차동 입력 내로 삽입된다. 이러한 실시예에서, 사전 충전된 상태 '00'이 사용될 때, 도 11에 도시된 NAND 기반 다중 입력 합산 래치가 사용될 수 있고, 반전된 입력들이 '11'에 도달할 경우, 중간 데이터 판정이 유지된다.
대안적인 실시예에서, 도 3 및 도 4의 MOSFET 구조는 반전될 수 있고, 전류 소스는 한 쌍의 사전 방전 노드들을 충전하는 데 사용될 수 있다. 이러한 실시예에서, 사전 방전 노드들은 초기에 '00' 상태로 방전될 것이고, 샘플링 클럭에 응답하여, 이들 노드들은 전류 소스에 따라 최대 '11'의 값까지 충전을 시작할 수 있다. 이러한 실시예에서, 차동 데이터 전압 및 총 DFE 보정 신호는 위에 기술한 바와 유사하게, NAND 기반 다중 입력 합산 래치에 직접 적용될 수 있거나, 또는 대안적으로 CMOS 인버터들을 통해 NOR 기반 다중 입력 합산 래치에 적용될 수 있다.
주목해야 하는 것은 이산 적분기들(310 및 330)의 다양한 구성이 사용될 수 있고 상이한 구성의 CMOS 인버터들을 통해 다양한 타입의 다중 입력 합산 래치들에 연결될 수 있다는 것이다. 예를 들어, 도 6에서, CMOS 인버터들(도시되지 않음)은 다중 입력 합산 래치들(630 및 640)의 입력에 포함될 수 있으며, 이들 래치는 이러한 실시예에서는 위의 표 I 및 표 II에 주어진 사전 충전된 상태 및 래치된 상태에 대한 입력 조건의 반전으로 인한 NAND 기반 다중 입력 합산 래치들일 수 있다. 이러한 설계는 다중 입력 합산 래치들과 이산 시간 적분기들(310 및 320) 사이에 시스템 격리를 제공하는 데 유리할 수 있다. 주목해야 하는 것은 이러한 CMOS 인버터들은 추가적인 이득을 도입할 수 있으며, 이러한 이득은, 예를 들어, VA+/- 및 VB+/-를 생성하는 이산 시간 적분기들에서 방전 레이트를 조정함으로써 보상될 수 있다는 것이다.
전술한 예는 추론적 DFE 항들(H_1+/-)의 사용을 설명하지는 않지만, 추론적 DFE 항들은 여전히 도 3 및 도 6 내지 도 10 중 어느 하나에 도시된 구성에 포함될 수 있다는 것에 주목해야 한다. 다시 말해서, 추론적 DFE 항들은 다양한 스테이지에 도입될 수 있으며, 다중 입력 합산 래치들 및 임의의 후속 래칭 디바이스들의 동작은 동일하게 유지될 것이다. 예를 들어, 추론적 DFE 항들은 수신된 차동 입력 전압(Vin)에 적용될 수 있고, 도 8에 도시된 바와 같이 VA+/VA-의 일부일 수 있거나, 또는 대안적으로 추론적 DFE 항들은 히스토리 DFE 보정 계수들에 적용될 수 있으며, 따라서 도 9에 도시된 구성에서와 같이, VB+/VB-에 포함된다.
클럭킹된 샘플러 기능은 입력 합산기들(610 및 620)에 의해 수행되며, 이들 합산기들은 이전 예에서와 같이 도 3의 회로(310)를 이용할 수 있다. X_1 데이터 값에 대응하는 루프 언롤드 또는 추론적 보정에 사용되는 DFE 보정 계수 K1은 610에 대한 입력으로서의 DAC(660)로부터는 포지티브(즉, X_1에 대한 추론적 '1' 값에 대응하는) 계수로서 그리고 620에 대한 입력으로서의 DAC(661)로부터는 네거티브(즉, X_1에 대한 추론적 '0' 값에 대응하는) 계수로 개별적으로 획득되는 것으로 도시되고 있다. 다른 실시예에서, 단일 DAC는 전술한 바와 같이, 두 추론적 옵션 모두에 대해 K1 계수를 소싱할 수 있다.
도 7은 설명된 실시예들에서 발생하는 전체 처리를 도시한다. 각 DFE 보정 계수 HN(이 예에서, N = 1… 10임)은 보정 계수 KN과 대응하는 히스토리 데이터 값 X_N의 곱에 의해 획득된다. 따라서, 일 예로서, DAC(721)는 보정 계수 K2를 생성하도록 구성되는 것으로 도시되며, 이 보정 계수 K2는 히스토리 데이터 값 X_2와 곱해져 샘플러(730)에 대한 DFE 보정 항 H2를 생성하게 된다. 이전의 단위 간격 데이터 X_1이 '1'(730의 경우)이거나 '0'(760의 경우)인 추론적 가정 하에서 검출을 위해 개별 샘플러들(730 및 760)이 도시되어 있다. 일반적으로, H1 보정 항의 가정된 값에서만 상이한 730 및 760에 대해 개별 생성된 입력 보정 항들이 도시되어 있다. 도시된 바와 같이, DACs(721-729)로부터의 값들은 730과 760 사이에서 공유될 수 있지만, 각각의 샘플러(730 및 760)는 개별 곱셈기들을 이용한다. 도시된 바와 같이, 샘플러(730)는 곱셉기들(710-719)의 세트를 갖는 반면, 샘플러(760)는 곱셈기들(750-759)을 포함한다. 각각의 곱셈기는 도 4에 도시된 바와 같은 트랜지스터들의 구성일 수 있다. 이전 예에서와 같이, 멀티플렉서(770)는 유효한 추론적 검출 값을 선택하는 것으로 도시되어 있다.
도 8 및 도 9는 설명된 실시예의 상이한 동작 양태들을 강조하기 위해 상이한 배열들의 합산 및 적산 및 샘플 동작들을 갖는, 도 7의 것과 유사한 두 개의 추가 실시예들을 도시하고 있다.
도 8에서, 모든 비 추론적 DFE 보정 항들이 820에서 합산되고, 이 결합된 보정치는 다중 입력 합산 래치(840) 내에서 입력 신호(Vin) 및 추론적 DFE 보정치의 합산(810)과 결합된다. 다중 입력 합산 래치(870) 내에서 결합된 보정치(820)와 Vin과 상보적인 추론적 보정치의 합산(830) 사이에서 유사한 결합이 행해진다. 다중 입력 합산 래치들(840 및 870)은 포지티브 및 네거티브의 차동 입력 신호들의 개별적인 합산(예컨대, Vin + 추론적 DFE + 합산된 DFE)과 어느 합산이 더 네거티브인지를 캡처하는 등의 다수의 기능을 수행한다. 840 및 870의 결과적인 차동 출력들은 그 후 기존 래치들(850 및 880)에 의해 래치된다.
전술한 바와 같이, 멀티플렉서(860)는 이전에 수신된 실제 데이터 값에 기반하여 두 개의 추론적 결과 중 하나를 선택한다. 추론적 샘플러들 사이의 합산된 비 추론적 보정치들의 공유는 회로 복잡도를 감소시키면서, 샘플러들(810 및 830)에 필요한 몇몇 입력들에 상당한 이득이 적용될 수 있게 한다. 일 실시예에서, 810 및 830은 Vin에 대해 x6의 이득을 제공하고, 추론적 H1 항에 대해 x3의 이득을 제공한다.
도시된 모든 적분 및 유지(integrate-and-hold) 샘플러들은 앞서 설명한 것과 동일한 기본적 설계를 이용한다. 일 실시예에서, 810 및 830의 설계는 도 3의 330의 설계를 따르고, 820은 도 4의 설계를 따른다. 다중 입력 합산 래치 실시예들(840 및 870)은 도 5에 도시된 바와 같으며, 후속 래치들(850 및 880)은 도 14의 구성에 도시된 바와 같이, 공지된 기술의 교차 결합된 NOR 게이트 세트/리셋 래치들이다. 전술한 바와 같이, 버퍼링되지 않은 CMOS 인버터들은 대안적으로 이중 입력 합산 래치들에 대한 각각의 차동 입력에 삽입될 수 있고, 도 11의 대체 회로가 대신 사용될 수도 있다.
도 9는 도 7 및 도 8의 설계들에 대한 추가 변형을 도시한다. 도 9에서, 모든 추론적 및 비 추론적 DFE 보정 항들은 추론적 X_1 = '1' 항을 포함하는 합산에 대해서는 920에서, 그리고 추론적 X_1 = '0' 항을 포함하는 합산에 대해서는 930에서 개별적으로 합산된다. 이들 합산된 보정치들 및 증폭된 입력 신호(910)는 이중 입력 합산 래치들(940)(추론적 1의 경우) 및 (970)(비 추론적 0의 경우)에 의해 결합되어, 임계치 비교 결과들을 생성하며, 이들 결과들은 그 후 950 및 980에 의해 래치되고, 멀티플렉서(960)는 정확한 추론적 결과를 선택한다. 적분 및 샘플 스테이지(910)의 이득은 단일 입력만을 갖기 때문에 더 높을 수 있으며; 일 실시예는 Vin에 대해 9 개의 병렬화된 차동 트랜지스터 쌍을 이용함으로써 이 스테이지에서 x9의 Vin 이득을 달성한다. 추가의 실시예는 유사하게 추론적 DFE 보정 항에 대한 x6의 이득을 포함한다.
전술한 예에서와 같이, 버퍼링되지 않은 CMOS 인버터들은 이중 입력 합산 래치들에 대한 각각의 차동 입력에 삽입될 수 있고, 도 11의 대체 회로(1100)가 도 5 대신 사용될 수 있다.
도 7, 도 8, 및 도 9의 실시예들은 모든 입력 항들에서 본질적으로 동시에 발생하는 단일 클럭킹된 샘플링 동작만을 갖는 공통의 이점을 공유한다. 이는 신호들 간의 왜곡(skew)이 문제가 되는 애플리케이션에서는 중요한 값일 수 있다.
도 10은 기술된 요소를 포함하는 시스템 실시예를 도시하고 있다. 다양한 신호 경로들 사이의 이득 조정에 사용되는 병렬화된 차동 쌍 요소들이 명시적으로 도시되어 있지만, 예컨대, 요소들(810, 820, 830)로서 도 8에 도시된 합산 동작들은 데이터 흐름 표기법을 사용하여 도시되며, 여기서 각각의 개별 합산은 합산 버스로 도시되고 있다. 각각의 이러한 합산은 이러한 비 제한적인 예 9에서 동일한 개수의 차동 쌍 요소들로 구성되며, 이러한 일정한 로딩은 다양한 합산된 결과들 사이에서 왜곡을 감소시킨다. 이러한 감소된 왜곡은 도 5에 도시된 것과 같은 이중 입력 합산 래치들에 대한 입력에 유리한데, 그 이유는 합산들(A+과 B+의 합산) 또는 (A-와 B-의 합산) 중의 제 1 합산이 다른 합산 아래로 떨어지는 것에 의해 그 결과가 결정되기 때문이다.
도 15는 일부 실시예에 따른 방법(1500)의 흐름도이다. 도시된 바와 같이, 방법(1500)은 두 개 이상의 노드 세트를 사전 충전하여, 상기 두 개 이상의 노드 세트에 연결된 다중 입력 합산 래치의 차동 출력을 사전 충전된 상태로 설정하는 단계(1502) ― 상기 두 개 이상의 노드 세트는 (i) 데이터 신호 노드 세트 및 (ii) DFE 보정 노드 세트를 포함함 ― 를 포함한다. 단계(1504)에서, 샘플링 클럭에 응답하여, 수신된 차동 입력 전압 신호에 따라 데이터 신호 노드 세트를 방전시킴으로써 차동 데이터 전압 신호가 생성되고, 복수의 DFE 보정 계수의 합산에 따라 DFE 보정 노드 세트를 방전함으로써 총 차동 DFE 보정 신호가 생성된다. 1506에서, 차동 데이터 전압 신호와 총 차동 DFE 보정 신호의 합산에 따라 다중 입력 합산 래치의 차동 출력을 두 개의 가능한 출력 상태 중 하나로 구동함으로써 데이터 판정이 생성된다. 데이터 판정은 후속해서 샘플링 클럭에 의해 결정되는 지속 시간 동안 다중 입력 합산 래치의 차동 출력을 래치된 상태로 유지함으로써 유지된다(1508).
일부 실시예에서, 방법은 한 쌍의 차동 추론적 DFE 항들: +H1 및 -H1을 생성하는 단계를 더 포함한다. 이러한 실시예에서, 한 쌍의 차동 추론적 DFE 항들 중 각각의 차동 추론적 DFE 항은 차동 데이터 전압 신호와 총 차동 DFE 보정 신호의 합산에 개별적으로 적용되어, 한 쌍의 추론적 데이터 판정을 생성할 수 있게 된다. 이러한 실시예에서, 데이터 판정을 생성하는 단계는 이전 데이터 판정에 응답하여 한 쌍의 추론적 데이터 판정들 중 하나를 선택하는 단계를 포함한다.
일부 실시예에서, 차동 추론적 DFE 항들은 차동 데이터 전압 신호를 통해 합산에 적용되는 반면, 대안적인 실시예는 차동 DFE 보정 신호를 통해 차동 추론적 DFE 항들을 합산에 적용할 수 있다. 도 6 내지 도 10은 추론적 DFE 항들을 적용하기 위한 다양한 구성들을 도시하고 있다.
일부 실시예에서, 방법은 제 2 래치, 예컨대, 래치(635/645)에 데이터 판정을 제공하는 단계를 더 포함하고, 상기 제 2 래치는 전체 시그널링 간격에 대한 출력으로서 상기 데이터 판정을 제공하도록 구성된다. 일부 실시예에서, 차동 데이터 전압 신호 및 총 차동 DFE 보정 신호는 하나 이상의 CMOS 인버터들에 의해 버퍼링된다.
일부 실시예에서, 데이터 신호 노드 세트는 제 1 증폭 스테이지(241/243)의 출력에 연결되고, DFE 보정 노드 세트는 제 2 증폭 스테이지(248)에 연결된다. 이러한 실시예에서, 방법은 병렬로 연결된 복수의 차동 트랜지스터 쌍을 통해 병렬의 복수의 전류를 생성함으로써 제 1 증폭 스테이지를 통해 수신된 차동 입력 전압 신호에 이득을 적용하는 단계를 더 포함하며, 상기 복수의 차동 트랜지스터 쌍 중 각각의 차동 트랜지스터 쌍은 차동 입력 전압 신호를 수신하며, 적용된 이득은 데이터 신호 노드 세트의 방전 레이트를 나타낸다. 도 10에 도시된 바와 같이, 제 1 증폭 스테이지는 차동 입력 전압 신호(Vin)에 6의 이득을 제공하기 위해 병렬로 연결된 6 개의 동일한 전류 모드 출력 샘플러를 포함할 수 있다. 이러한 실시예에서, 각각의 동일한 전류 모드 출력 샘플러는, 차동 입력 전압 신호를 수신하고, 공통 노드에 제공되는 전류를 생성하여 아날로그 합산을 수행하는 차동 트랜지스터 쌍을 포함할 수 있다.
일부 실시예에서, 차동 데이터 전압 신호 및 총 차동 DFE 보정 신호의 합산은, 병렬로 연결된 각각의 트랜지스터 쌍 내의 대응하는 트랜지스터들에 차동 전압 신호 및 총 차동 DFE 보정 신호의 동일 극성 항들을 제공함으로써 생성되며, 각각의 트랜지스터 쌍 내의 트랜지스터들은 트랜지스터 쌍 내의 트랜지스터들을 연결하는 공통 노드를 통해 추가되는 각각의 전류를 제공한다. 도 5에 도시된 바와 같이, 차동 데이터 전압 신호 및 총 차동 DFE 보정 신호를 동일 극성 항들에 따라 그룹화된 병렬 연결된 트랜지스터들에 연결함으로써, VA+는 VB+에 추가되는 반면, VA-는 VB-에 추가된다.
설명의 편의 상, 위의 예들은 DACs가 설명된 제어 신호들 또는 레벨들의 구성 또는 조정을 허용하고 있음을 시사하고 있다. DACs는 이진 R-2R 저항 래더, 단항 저항 체인, 이진 가중 저항 또는 캐패시터 합산, 또는 본 기술 분야에 알려진 다른 방법을 이용할 수 있다. 다른 실시예는 구성 가능한 전류 소스, 신호 출력에 대한 조정 가능한 저항성 또는 용량성 제약, 및 출력 신호 레벨에 각각 증분식으로 기여하는 다수의 병렬화된 드라이버 요소들의 선택적인 인에이블링을 포함하여, 구성 가능한 또는 조정 가능한 출력 신호 레벨을 생성하는 다른 공지된 기술의 방법을 이용할 수 있다.
설명된 실시예의 모든 요소를 명확하게 설명하기 위해, 각각 하나의 추론적 DFE 스테이지를 수행하는 두 개의 필수적인 병렬 처리 스테이지가 설명된다. 설명된 요소들이 더 많거나 더 적은 수의 병렬 처리 스테이지들을 포함하는 실시예들에 동일하게 적용 가능하며, 이에 대해 어떠한 제한도 암시되지 않는다. 유사하게, 단일 추론적 DFE 스테이지에 대한 어떠한 제한도 암시되지 않으며, 설명된 요소들은 추가적인 추론적 DFE 스테이지를 포함하거나 추론적 또는 루프 언롤드 DFE를 전혀 포함하지 않는 실시예들에 대해 동일하게 적용 가능하다.

Claims (20)

  1. 방법으로서,
    다중 입력 합산 래치의 각각의 입력 전계 효과 트랜지스터(FET) 세트에 연결된 두 개 이상의 노드 세트를 사전 충전함으로써, 상기 다중 입력 합산 래치의 차동 출력을 사전 충전된 상태로 설정하는 단계 ― 상기 두 개 이상의 노드 세트는 (i) 상기 각각의 입력 FET 세트 중 제 1 입력 FET 세트에 연결된 데이터 신호 노드 세트 및 (ii) 상기 각각의 입력 FET 세트 중 제 2 입력 FET 세트에 연결된 판정 피드백 등화(decision feedback equalization)(DFE) 보정 노드 세트를 포함함 ―;
    샘플링 클럭에 응답하여, 차동 입력 전압 신호를 수신하는 이산 시간 적분 스테이지의 각각의 FET 세트에 따라 상기 데이터 신호 노드 세트를 방전시킴으로써 상기 다중 입력 합산 래치의 상기 제 1 입력 FET 세트에서 적분된 차동 데이터 전압 신호를 생성하고, 복수의 DFE 보정 계수를 수신하는 상기 이산 시간 적분 스테이지의 각각의 FET 세트에 따라 상기 DFE 보정 노드 세트를 방전시킴으로써 상기 다중 입력 합산 래치의 상기 제 2 입력 FET 세트에서 적분된 총 차동 DFE 보정 전압 신호를 생성하는 단계; 및
    상기 적분된 차동 데이터 전압 신호 및 상기 적분된 총 차동 DFE 보정 전압 신호를 각각 수신하는 상기 제 1 입력 FET 세트 및 상기 제 2 입력 FET 세트에 의해 생성되는 전류들의 합산에 따라 상기 다중 입력 합산 래치의 차동 출력을 두 개의 가능한 출력 상태들 중 하나로 구동함으로써 데이터 판정을 생성하고, 후속해서 상기 샘플링 클럭에 의해 결정되는 지속 시간 동안 상기 다중 입력 합산 래치의 차동 출력을 래치된 상태로 유지함으로써 상기 데이터 판정을 유지하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서,
    적분된 차동 추론적 DFE 항들의 쌍을 입력 FET에 의해 생성되는 전류들의 합산에 적용함으로써 추론적 데이터 판정들의 쌍을 생성하는 단계
    를 더 포함하고,
    상기 데이터 판정을 생성하는 것은, 이전 데이터 판정의 완료에 응답하여 상기 추론적 데이터 판정들의 쌍 중 하나를 선택하는 것을 포함하는 것인 방법.
  3. 제2항에 있어서,
    상기 적분된 차동 추론적 DFE 항들의 쌍 중 각각의 적분된 차동 추론적 DFE 항은, 상기 적분된 차동 데이터 전압 신호 및 상기 적분된 총 차동 DFE 보정 전압 신호를 수신하는 입력 FET에 의해 생성되는 전류들의 합산에 개별적으로 적용되어, 상기 추론적 데이터 판정들의 쌍을 생성하는 것인 방법.
  4. 제3항에 있어서,
    각각의 적분된 차동 추론적 DFE 항은 상기 제 1 입력 FET 세트를 통해 상기 적분된 차동 데이터 전압 신호 및 상기 적분된 총 차동 DFE 보정 전압 신호를 수신하는 입력 FET에 의해 생성되는 전류들의 합산에 적용되는 것인 방법.
  5. 제3항에 있어서,
    각각의 적분된 차동 추론적 DFE 항은 상기 제 2 입력 FET 세트를 통해 상기 적분된 차동 데이터 전압 신호 및 상기 적분된 총 차동 DFE 보정 전압 신호를 수신하는 입력 FET에 의해 생성되는 전류들의 합산에 적용되는 것인 방법.
  6. 제1항에 있어서,
    상기 데이터 판정을 출력 래치에 제공하는 단계
    를 더 포함하고,
    상기 출력 래치는 상기 데이터 판정을 전체 시그널링 간격에 대한 출력으로서 제공하는 것인 방법.
  7. 제1항에 있어서,
    상기 적분된 차동 데이터 전압 신호 및 상기 적분된 총 차동 DFE 보정 전압 신호는 하나 이상의 상보형 금속 산화물 반도체(complementary metal-oxide semiconductor)(CMOS) 인버터에 의해 버퍼링되는 것인 방법.
  8. 제1항에 있어서,
    상기 데이터 신호 노드 세트는 제 1 증폭 스테이지의 출력에 연결되고, 상기 DFE 보정 노드 세트는 제 2 증폭 스테이지의 출력에 연결되는 것인 방법.
  9. 제8항에 있어서,
    병렬로 연결된 상기 이산 시간 적분 스테이지의 각각의 FET 세트를 통해 복수의 전류들을 병렬로 생성함으로써 상기 제 1 증폭 스테이지를 통해 상기 수신된 차동 입력 전압 신호에 이득을 적용하는 단계
    를 더 포함하며,
    상기 각각의 FET 세트의 각각의 FET는 상기 차동 입력 전압 신호를 수신하며,
    상기 적용된 이득은 상기 데이터 신호 노드 세트의 방전 레이트를 나타내는 것인 방법.
  10. 장치로서,
    두 개 이상의 노드 세트에 연결된 출력들을 갖는 복수의 차동 쌍들의 전계 효과 트랜지스터(FET)를 포함하는 이산 시간 적분 스테이지 ― 상기 두 개 이상의 노드 세트는 (i) 다중 입력 합산 래치의 제 1 입력 FET 세트에 연결된 데이터 신호 노드 세트 및 (ii) 상기 다중 입력 합산 래치의 제 2 입력 FET 세트에 연결된 판정 피드백 등화(DFE) 보정 노드 세트를 포함하며, 상기 이산 시간 적분 스테이지는,
    상기 차동 쌍들의 FET에 따라 상기 다중 입력 합산 래치에 연결된 상기 두 개 이상의 노드 세트를 사전 충전함으로써 상기 다중 입력 합산 래치의 차동 출력을 사전 충전된 상태로 설정하며;
    샘플링 클럭에 응답하여, 차동 입력 전압 신호를 수신하는 상기 복수의 차동 쌍들의 FET 중 제 1 세트의 차동 쌍들의 FET에 의해 생성되는 전류들의 합산에 따라 상기 데이터 신호 노드 세트를 방전시킴으로써 적분된 차동 데이터 전압 신호를 생성하고, 복수의 DFE 보정 계수를 수신하는 제 2 세트의 차동 쌍들의 FET에 의해 생성되는 전류들의 합산에 따라 상기 DFE 보정 노드 세트를 방전함으로써 적분된 총 차동 DFE 보정 전압 신호를 생성하도록 구성됨 ―; 및
    상기 적분된 차동 데이터 전압 신호 및 상기 적분된 총 차동 DFE 보정 전압 신호를 각각 수신하는 상기 제 1 입력 FET 세트 및 상기 제 2 입력 FET 세트에 의해 생성되는 전류들의 합산에 따라 상기 다중 입력 합산 래치의 차동 출력을 두 개의 가능한 출력 상태들 중 하나로 구동함으로써 데이터 판정을 생성하고, 후속해서 상기 샘플링 클럭에 의해 결정되는 지속 시간 동안 상기 다중 입력 합산 래치의 차동 출력을 래치된 상태로 유지함으로써 상기 데이터 판정을 유지하도록 구성되는 상기 다중 입력 합산 래치
    를 포함하는 장치.
  11. 제10항에 있어서,
    상기 이산 시간 적분 스테이지는 또한, 적분된 차동 추론적 DFE 항들의 쌍을 생성하도록 구성되는 것인 장치.
  12. 제11항에 있어서,
    상기 이산 시간 적분 스테이지는, 상기 적분된 차동 추론적 DFE 항들의 쌍 중 각각의 적분된 차동 추론적 DFE 항을, 상기 차동 데이터 전압 신호 및 상기 총 차동 DFE 보정 전압 신호를 수신하는 상기 제 1 입력 FET 세트 및 상기 제 2 입력 FET 세트에 의해 생성되는 전류들의 합산에 개별적으로 적용함으로써 추론적 데이터 판정들의 쌍을 생성하도록 구성되며;
    상기 장치는 제 2 다중 입력 합산 래치를 포함하고, 상기 다중 입력 합산 래치 및 상기 제 2 다중 입력 합산 래치는 상기 추론적 데이터 판정들의 쌍의 각각의 추론적 데이터 판정을 생성하도록 구성되며;
    상기 장치는 이전 데이터 판정의 완료에 응답하여 상기 추론적 데이터 판정들의 쌍 중 하나를 상기 데이터 판정으로서 선택하도록 구성되는 멀티플렉서를 더 포함하는 것인 장치.
  13. 제12항에 있어서,
    각각의 적분된 차동 추론적 DFE 항은 상기 제 1 입력 FET 세트를 통해 상기 적분된 차동 데이터 전압 신호 및 상기 적분된 총 차동 DFE 보정 전압 신호를 수신하는 상기 제 1 입력 FET 세트 및 상기 제 2 입력 FET 세트에 의해 생성되는 전류들의 합산에 적용되는 것인 장치.
  14. 제12항에 있어서,
    각각의 적분된 차동 추론적 DFE 항은 상기 제 2 입력 FET 세트를 통해 상기 차동 데이터 전압 신호 및 상기 총 차동 DFE 보정 전압 신호를 수신하는 상기 제 1 입력 FET 세트 및 상기 제 2 입력 FET 세트에 의해 생성되는 전류들의 합산에 적용되는 것인 장치.
  15. 제10항에 있어서,
    상기 다중 입력 합산 래치의 출력에 연결된 출력 래치를 더 포함하고, 상기 출력 래치는 상기 다중 입력 합산 래치로부터 상기 데이터 판정을 수신하고, 상기 데이터 판정을 전체 시그널링 간격에 대한 데이터 판정 출력으로서 제공하도록 구성되는 것인 장치.
  16. 제10항에 있어서,
    상기 적분된 차동 데이터 전압 신호 및 상기 적분된 총 차동 DFE 보정 전압 신호를 버퍼링하도록 구성된 하나 이상의 상보형 금속 산화물 반도체(CMOS) 인버터
    를 더 포함하는 장치.
  17. 제10항에 있어서,
    상기 이산 시간 적분 스테이지는 상기 데이터 신호 노드 세트를 포함하는 제 1 증폭 스테이지 및 상기 DFE 보정 노드 세트를 포함하는 제 2 증폭 스테이지를 포함하는 것인 장치.
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