KR950008443B1 - 2-가/n-가 변환유니트를 포함하는 기억장치 - Google Patents

2-가/n-가 변환유니트를 포함하는 기억장치 Download PDF

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Abstract

내용 없음.

Description

2-가/N-가 변환유니트를 포함하는 기억장치
제1도는 본 발명의 제1실시예에 의한 반도체 기억장치의 구조를 표시하는 블록도.
제2도는 제1실시예에서 메모리셀 어레이의 내부구조를 표시하는 블록도.
제3도는 제1실시예에서 2진-4진 데이터 컨버터의 논리회로.
제4도는 제1실시예에 따른 4진-2진 데이터 컨버터.
제5도는 다른 2진-4진 데이터 컨버터의 논리회로도.
제6도는 다른 4진-2진 데이터 컨버터의 논리회로.
제7도는 제5도에서 2진-4진 데이터 컨버터의 동작을 표시하는 타임챠트.
제8도는 제6도에서 4진-2진 데이터 컨버터의 동작을 표시하는 타임챠트.
제9도는 본 발명의 제2의 실시예에서 2진-3진 데이터 컨버터의 논리회로도.
제10도는 제2실시예에서 3진-2진 데이터 컨버터의 논리회로도.
제11도는 본 발명의 또다른 실시예에 의한 반도체 기억장치의 구조를 표시하는 블록도.
제12도는 제11도에 표시한 것과같이 실시예에서 논리변환회로의 논리회로도.
제13도는 입력 2진 어드레스신호, 변환어드레스신호와 등가회로를 통한 신호의 타이밍챠트 프로도.
* 도면의 주요부분에 대한 부호의 설명
1 : 어드레스 디코더 2 : 4진 메모리셀 어레이
3 : 양지향성 증폭기 4 : 2진/4진 양지향성 데이터 컨버터
5 : 어드레스선 6 : 데이터선
7 : 커패시터
본 발명은 기억장치에 관한 것이고, 특히, n-가 정보를 기억하는 메모리셀을 포함하는 반도체 기억장치에 관한 것이다.
반도체 기술의 점진적인 발달로, 반도체 기억장치의 용량은 더욱더 크게되고 있다. 그러나, 그 용량증가는 2진정보를 기억하는 메모리셀의 미세화기술에 이제까지 주로하여 성취되었다. 그래서, 용량증가를 위한 종래의 방법은 한계가 있는 것도 역시 분명하게 되었다.
한편, 사용자측에서는 고속으로 데이터의 큰량을 처리하는 것이 더욱더 필요하제 되고 있고, 그래서, 더 큰용량의 반도체 기억장치를 위한 요구에는 끝이 없다. 관계적으로, 기억용량은 때때로 데이터압축에 의해 실질적으로 증가되고, 즉, 압축된 데이터가 반도체 기억장치의 작은 영역에 기억된다.
특히, 주제데이터의 경우에는, 데이터는 허프만(Huffman)법에 의해 압축되고, 그리고 팩시밀리에서의 영상데이터의 경우에는, 예를들면, 데이터는 MH(Modified Huffman)법에 의해 압축된다. 이리하여 압축된 데이터가 기억된다.
한편, 허프만법은 고주파로 발생하는 문자에 짧은 비트 길이를 가지는 코드를 할당하여 데이터를 압축한다. 또한 MH법에서는, 짧은 코드가 고주파로 발생하는 패턴에 할당된다.
그러므로, 이러한 방법들은 지정된 블록길이로 데이터 블록의 유니트에 데이터의 압축과 재기억을 위해사용되고, 그래서 그러한 방법들은 일괄처리를 위해 주제데이터 또는 연속적으로 도달되는 영상데이터에만 사용될 수 있다. 이리하여 , 그러한 방법은 바이트유니트, 예를들면, 반도체 기억장치에 무순으로 도달되는 데이터에 실용적이 아니다.
그러므로, n-가 정보를 기억하는 메모리셀을 사용하여 무순으로 또는 연속적으로 도달될 수 있는 압축된 데이터를 취급할 수 있는 기억장치를 제공하는 것이 본 발명에 의한 목적이고 그리고 그것에 의해 각 메모리셀에 기억되는 데이터의 량을 증가한다.
상기 목적은 본 발명에 의한 기억장치에 의해 성취될 수 있고, 그리고 n-가 데이터(n은 3이상크기의 정수)를 기억하는 복수의 메모리셀을 가지는 메모리셀 어레이, 2진 논리데이터가 메모리셀 어레이에 기록될때 2진 논리데이터를 n-가 논리데이터에 변환하는 유니트, 그리고 n-가 논리데이터가 메모리셀 어레이에서 판독될때 n-가 논리데이터를 2진 논리데이터에 변환하는 유니트를 포함한다.
상기와 같이 구성되는 본 발명에 의한 기억장치에 있어서, 2진 논리데이터를 n-가 논리데이터로 변환하는 유니트는 2진 논리데이터를 n-가 논리데이터로 변환하고, 그리고나서 n-가 논리데이터는 메모리셀 어레이의 지정된 메모리셀에 기록된다. 그러므로, 2진 정보를 기억하는 많은 수의 종래의 메모리셀에 기억되는 데이터는 n-가 정보를 기억하는 더 작은 수의 메모리셀에 기억될 수 있다.
메모리셀에 기억되는 n-가 논리데이터가 판독될때, n-가 논리데이터는 대응하는 2진 논리데이터로 변환되고 메모리에서 출력된다.
그러므로, 2진 논리를 사용하는 종래의 기억장치로서 2진 논리데이터는 외부장치에 의해 기억장치에 그리고 부터 기록 또는 판독될 수 있다. 오버헤드(Overhead)는 2진 논리와 n-가 논리간의 변환으로 최소가 된다.
본 발명에 의한 기억장치는 종래의 데이터 기억장치에서 보다 더 작은 수의 메모리셀에서 데이터의 같은량을 기억하는 것이 가능하고, 그리고 메모리셀의 수가 종래의 기억장치에서와 같으면, 압축된 형상에 더욱 많은 량을 기억할 수 있다. 게다가, 데이터는 더욱 작은 수의 비트의 유니트에서 변환될 수 있고, 그래서 데이터는 큰 오버헤드 발생없이 무순으로 도달될 수가 있다. 바람직한 실시예에 있어, 기억장치는 N-가(N는 3이상크기의 정수이다)데이터를 기억하는 복수의 메모리셀을 포함하는 메모리셀 어레이, 2진 논리데이터가 메모리셀 어레이에 기록될때 거기에 적용되는 2진 논리데이터를 n-가 논리데이터로 변환하는 유니트, n-가 논리데이터가 메모리셀 어레이에서 판독될때 n-가 논리데이터를 2진 논리데이터로 변환하는 유니트, 그리고 n-가 논리어드레스에서 메모리셀 어레이에 디코드되는 신호를 출력에 그리고 위해 거기에 적용되는 n-카 논리어드레스를 디코드하는 유니트를 가진다.
메모리셀장치에서 디코딩 유니트를 형성하는 회로소자의 수는 n-가 논리가 사용되므로 축소될 수 있다.
본 발명의 목적과 이점은 첨부도면에서 설명된 것과 같이 본 발명의 바람직한 실시예의 다음 설명에서 명백하다.
실시예
본 발명의 바람직한 실시예를 설명한다.
제1도는 본 발명의 제1실시예를 표시한다. 이 실시예는 이 발명이 섬광메모리(섬광형 EEPROM(Electrically Erasable and Programmable Read Only Memory)에 적용되는 경우이다.
섬광메모리는 DRAM보다 더 큰용량을 가질 수 있고, 그리고 영속성이 있고, 배터리백업을 요구하지 않는다. 그러므로, 이것은 전력소비를 축소되기 요구되는 미래의 전자기기에 수요를 증대하는 가망성을 표시하는 반도체 기억장치이다.
섬광메모리는 어드레스 디코더(1), 4진 메모리셀 어레이(2), 양지향성 증폭기(3), 그리고 2진/4진 양지향성 데이터 컨버터(4)를 포함한다.
어드레스 디코더(1)는 2진 디지트(digit) A0∼A25의 군으로서 26-비트 어드레스로 64-M(2의 26째전원) 어드레스선(5)중 어느 것을 선택하는 디코더회로이다.
4진 메모리셀 어레이(2)는 복수의 메모리셀을 포함하는 메모리소자이고, 그들의 각각은 64-M 어드레스선중 하나에 의해 선택되고, 그리고 4진 디지트(F0-F3)의한군으로서의 논리데이터가 4데이터라인(6)을 통하여 선택되는 메모리셀에 기록되고 그리고 거기에서 판독된다.
데이터선(6)을 통하여 기록되고 판독되는 F0∼F3의 4진 논리데이터는 출력가능신호에 의해 제어되는 양지향성 증폭기(3)에 의해 증폭된다.
양지향성 증폭기(3)에 의해 증폭되는 F0∼F3의 4진 논리데이터는 D0∼D7의 2진 논리데이터로 2진/4진 양지향성 데이터 컨버터(4)에 의해 변환되고, 그리고 역도 또한 같다. 이 2진/4진 양지향성 데이터 컨버터(4)는 기록가능신호에 의해 제어된다. 이 실시예에 의한 섬광메모리는 D0∼D7의 2진 논리데이터에의해 외부로부터 도달될 수 있고, 그리고 정상바이트 어드레스 메모리로서 가능하다.
상기 4진 메모리셀 어레이(2)는 제2도에 표시한 것과 같이 많은 메모리셀(2a)로 구성된다.
메모리셀(2a)는 어드레스선(5)중의 하나에 4메모리셀(2a)의 군에 접속된다. 한군의 각 메모리셀(2a)은 다른군의 대응하는 메모리셀(2a)과 공유하는 공통데이터선(6)에 접속된다.
그러므로, 어드레스선(5)이 제1도를 참조하여 설명한 것과 같이 A0∼A25의 어드레스에 의해 선택되고, 이 선택된 어드레스선에 접속되는 메모리셀(2a)의 한군만이 데이터선(6)을 통하여 도달될 수 있다. 각 메모리셀(2a)은 터널효과를 이용하는 MOS트랜지스터에 의해 형성된다.
또한, 각 메모리셀(2a)는 상태 0, 상태 1/3, 상태 2/3 그리고 상태 1이라고 하는 4개상태를 기억할 수 있다. 4개 상태는 3개 종류의 한계전압에 의해 판별된다.
4진 디지트(F0∼F3)의 한군으로서의 논리데이터는 각 메모리셀(2a)에 접속되는 4개 데이터선(6)에 입출력된다. 간소화를 위해, 실시예에서는 각 메모리셀(2a)은 1어드레스선(5)에 의해 선택되도록 배열되나, 그러나 메모리셀은 매트릭스형으로 접속되어, 각 메모리셀이 행어드레스와 열어드레스를 지정하는 것에 의해 도달되도록 배열되어도 좋다. 각 메모리셀(2a)는 소거선(8)에 절연막을 포함하는 커패시터(7)를 통하여 접속되어, 그래서 기억된 데이터는 공동으로 소거될 수 있다.
이 공동소거밖에도, 소거선의 배열을 변경하므로서 블록유니트(1블록은 512바이트, 1024바이트, 2048바이트, 4096바이트 이다)에 소거를 실현하는 것이 가능하다. N-가 논리에서의 가변이 Xk에 의해 표시되면 Xk는 N종류의 값을 취하고 다음 관계를 만족한다.
여기에서 기호 V는 논리 OR를 표시하고, 그리고 (A≡B)는 A가 B와 0과 같을때 A가 B와 다를때 소괄호내의 값을 만드는 오퍼레이터를 표시하고, 또한 N은 n-가 수를 표시한다.
4진 논리 Xk에 있어, Xk는 다음식을 만족하는 4개값(0, 1/3, 2/3, 1)을 취한다.
4진 논리에서 1디지트의 각 값은 도표 1에 표시한 것과 같이 1대 1대응에 2진 논리에서의 2비트의 한 대응하는 값에 대응한다.
[도표 I]
4데이터선(6)에 입출력되는 4개 4진 디지트 F0∼F3의 논리데이터는 아래 표시한 수치표시에 의해 8개 2진 디지트 D0∼D7의 논리데이터에서 변환될 수 있다.
한편, 8개 2진 디지트 D0∼D7의 한군으로서의 논리데이터는 다음과 같은 수치표시에 의해 4개 4진 디지트F0∼F3의 한군으로서 논리데이터에서 변환될 수 있다.
종래의 메모리셀의 n조각에 기억되는 데이터가 제1실시예에 의한 메모리셀의 m조각에 기억된 데이터의량과 같으면, 다음의 표시와 같은 관계를 유지한다.
4m=2n
상기 식의 또다른 기록법은이다.
제1실시예에 의한 기억장치 메모리셀로 구성되는 메모리셀 어레이에 데이터의 같은 량을 기억할 수 있고, 종래의 메모리셀수의 반(1/2)이다. 8진 논리를 기억하는 메모리셀이 사용되면, 요구되는 메모리셀의 수는 종래의 수의 1/3이다. 16진 논리의 메모리셀이 사용되면, 요구되는 메모리셀의 수는 종래의 수의 1/4이다.
후에 언급될 3진 논리에 경우에 있어서도, 약간의 용장성이 발생하나, 메모리셀의 약 2/3정도가 다음식으로 표시되는 것과 같이 충분하다.
4진 논리에서는, 4디지트의 4진 논리데이터는 1대 1대응의 2진 논리에서의 1바이트(8비트)의 데이터에 대응한다. 그러므로, 8개 2진 논리 메모리셀에 대응하는 데이터는 4개 메모리셀(2a)에 의해 기억될 수 있따. 다른말로 하면, 64MB 메모리용량의 4진 메모리셀 어레이(2)는 32MB 메모리용량의 종래의 2진 논리 메모리셀 어레이에서 사용되는 메모리셀의 수와 같은 수의 메모리셀에 의해 형성될 수가 있다.
2진/4진 양지향성 데이터 컨버터(4)는 상기 수치표시에 의거한 변환을 실행하는 회로이다.
2진/4진 양지향성 데이터 컨버터(4)는 제3도에 표시된 2진-4진 데이터 컨버터와 제4도에 표시된 4진-2진 데이터 컨버터를 포함한다. 데이터가 4진 메모리셀 어레이에 기록될때, D0∼D7의 2진 논리데이터는 제3도의 2진-4진 데이터 컨버터에 의해 F0∼F3의 4진 논리데이터로 변환된다.
데이터가 4진 메모리셀 어레이에서 판독될때, F0∼F4의 4진 논리데이터는 제4도의 4진-2진 데이터 컨버터에 의해 D0∼D7의 2진 논리데이터로 변환된다.
제3도의 2진-4진 데이터 컨버터는 2개 인버터(11)와 3개 AND회로(12)에 의해 2비트로 2진 논리데이터를 디코드하고, 그리고 이리하여 얻은 데이터는 2개 4진 논리 AND회로(13)와 4진논리 OR회로(14)에 의해 1비트의 4진 논리데이터에 엔코드된다.
제4도에 4진-2진 데이터 컨버터는 3개종류의 등가회로(15)에 의해 1디지트의 4진 논리데이터를 디코드하고, 그리고 디코드된 데이터는 2개의 2진 논리 OR회로(16)에 의해 2디지트의 2진 데이터로 엔코드된다.
일반적으로 변환은 2진 논리데이터 디코더 또는 엔코더 그리고 n-가 논리데이터 엔코더 또는 디코더의 결합을 사용하는 것에 의해 2진 논리데이터와 어느 제공된 n-각 논리데이터 사이를 가능하게 한다.
제3도와 제4도가 한 4진 논리신호 또는 F0∼F3중 어느하나의 전환회로만을 표시하지만, 전환회로는 다른 디지트에 형성되어도 좋다.
D0∼D7의 2진 논리데이터와 F0∼F3의 4진 논리데이터사이의 관계는 도표 1에 표시된 것에 한정되지 않으나, 도표 2에 표시된 것과 같이 되어도 좋다.
[도표 2]
이 경우에는, D0∼D7의 2진 논리데이터에서 F0∼F3의 4진 논리데이터까지의 변환은 아래 표시된 수식에의해 완성될 수 있다.
상기 변환을 위해, 제5도에 표시한 2진-4진 데이터 컨버터가 사용된다.
이 2진-4진 데이터 컨버터는 제3도에 표시된 것과 같은 구성으로 되어 있으나,2개 인버터(11)와 3개AND회로를 포함하는 디코더는 상기 수식을 만족하기 위해 부분적으로 변형된다.
F0∼F3의 4진 논리데이터에서 D0∼D7의 2진 논리데이터까지의 변환은 아래 표시된 수식에 의해 이루워진다.
상기 목적을 위해, 제6도에 표시된 4진-2진 데이터 컨버터가 사용된다. 또한, 이 4진-4진 데이터 컨버터는 제4도에 표시된 것과 같은 구성이나, 3종류의 등가회로(5)를 포함하는 디코더는 상기 표시된 수식을 만족하기 위해 부분적으로 변형된다.
제7도는 제5도에 표시된 2진-4진 데이터 컨버터가 사용될때 데이터 변환동작을 표시한다. 2비트 "11"의 2진 논리데이터가 입력될때, 2/3상태의 4진 논리데이터는 출력된다. 2진 논리데이터 입력이 "1"일때, 1/3상태의 4진 논리데이터는 출력된다. 2진 논리데이터 입력이 "10"일때, 1상태의 4진 논리데이터는 출력된다. 2진 논리데이터 입력이 "0"일때는 0상태의 4진 논리데이터는 출력된다. 제8도는 제6도에 표시된 4진-2진 데이터 컨버터가 사용될때, 데이터 변한동작을 표시한다.
2/3상태의 1-디지트 4진 논리데이터가 입력될때, "2/3"(또는 A≡2/3)의 등가동작의 결과만이 1이 되고, 그리고 "11"의 2-비트 2진 논리데이터가 출력된다. 4진 논리데이터 입력이 1/3상태일때, "1"의 2진 논리데이터는 출력된다.
4진 논리데이터 입력이 1상태일때 "10"의 2진 논리데이터는 출력된다. 4진 논리데이터 입력이 0일때는, "0"의 2진 논리데이터는 출력된다.
상기와 같이, 이 실시예에 의해, 2진 논리데이터를 기억하는 메모리셀(2a)가 사용되므로, 64MB의 데이터는 32MB 데이터를 기억하는 메모리셀의 종래의 수를 포함하는 섬광메모리에 기억될 수 있다.
더욱, 데이터가 메모리셀(2a)에 입력될때 D0∼D7의 2진 논리데이터에서 F0∼F3의 4진 논리데이터로 변환되고 그리고, 2진/4진 데이터 컨버터(4)에 의해 메모리셀(2a)에서 출력할때 F0∼F3의 4진 논리데이터에서 변환된다. 그러므로, 데이터는 2진/4진 데이터 컨버터(4) 외부 종래의 섬광메모리에서와 같은 방법으로 취급될 수 있다. 상기 실시예의 설명에서, 4진 논리데이터를 기억하는 메모리셀(2a)이 사용되는 경우가 표시되었다.
그러나, n-가 논리데이터, 즉 3진 또는 더욱 높은 가의 논리데이터가 기억되는 적용에서는, 종래의 2진논리 기억장치에서 보다 메모리셀의 더욱 작은수에서 같은 량의 데이터를 기억하는 것이 가능하다. 3진 논리데이터의 경우에서는, 도표 3에 표시되는 관계로 3-비트 2진 논리데이터에 대응하는 2-디지트 3진 논리데이터를 가지는 것은 가능하다.
[도표 3]
그리고, 3-비트 2진 논리데이터는 다음 수식에 의해 2-디지트 3진 논리데이터로 변환된다.
상기 변환을 위해, 제9도에 표시된 2진-3진 데이터 컨버터가 사용된다.
이 2진-3진 데이터 컨버터는 3인버터(17), GAND회로(18), 20R회로(19), 2개 3진 논리 AND회로(20), 그리고 2개 3진 논리 OR회로(20')을 포함한다.
제10도에 표시된 것과 같은 3진-2진 데이터 컨버터는 D0, D1그리고 D2출력에 접속되는 3종류의 3진 논리등가회로(21), 9AND회로(22), 그리고 30R회로를 포함한다.
각 OR회로는 2진 출력으로 AND회로(22)의 출력을 접속하는 접속점(23)에 의해 구성된다. 3진 논리의 경우에 있어서는, 도표 3에서 명백한 바와 같이, 2-디지트 3진 데이터 "11"에 대응하는 2진 데이터는 존재하지 않고, 약간의 낭비가 이러한 용장 부분에서 발생한다. 상기 실시예에 있어서, 한 경우만이 이 발명이 섬광메모리에 적용되는 것을 표시한다. 그러나, 이 발명은 DRAM, SRAM, 마스크 RAM 등과 같은 반도체 기억장치에 적용될 수 있다.
상기 설명에서 명백한 것과 같이, 본 발명에 따라, n-가 논리를 기억하는 메모리셀의 압축형상으로 기억되는 데이터를 가지므로서, 데이터 기억장치의 메모리용량을 사용되는 메모리셀의 수를 증가함이 없이 증가될 수 있다.
상기 실시예에 있어서, 2진 데이터는 2진/4진 데이터 컨버터에서 4진 데이터와 역으로 변환되고, 그리고 2진 어드레스의 어드레스 디코더를 가지고, 그러나 4진 어드레스는 4진 메모리셀에 적용되어도 좋다.
제11도는 4진 어드레스의 디코더(34)와 논리변환회로(31)를 포함하는 실시예를 표시한다. A0∼A15의 2진 어드레스는 논리변환(31)에서 4진 어드레스로 변환된다.
4진 논리에서 1디지트의 각 값은 제1실시예의 2진/4진 데이터 컨버터와 같은 방법으로 도표 4에 표시된것과 같이 1대 1대응으로 2진 논리의 2비트에서 대응하는 값에 대응한다. 2전 디지트 A0∼A25의 1군으로서의 26비트 어드레스가 어드레스 버스를 경유 제공될때, 논리변환회로(31)는 다음식에 의한 4진 디지트 A'0∼A'12의 1군으로서의 13-비트 어드레스를 얻는다.
[도표 4]
변환회로(31)는 등가회로(33)를 통하여 디코더(34)에 변환된 어드레스를 출력한다. 디코더(34)는 등가회로(33)에 의해 변환된 어드레스신호를 디코드하고 그리고 4진 메모리셀 어레이(32)에 디코드된 신호를 출력한다. 변환어드레스 디코더는 n입력을 포함하는 경우에 회로소자의 약 (n×2n)정도를 요구한다.
한편, 본 실시예에 의한 디코더(34)는 회로소자의 약 ((n/2)×2n)정도를 요구하고, 그것은 종래의 회로소자의 수의 반(1/2)이다.
예를들면, 제1도의 제1실시예의 어드레스 디코더(1)는 회로소자의 1,744,830,464에 의해 구성되나, 그러나 제11도의 어드레스 디코더(34)는 회로소자의 872,415,232에 의해 구성될 수 있다.
논리변환회로(31)는 제12도에 표시되는, 복수의 컨버터에 의해 구성되어도 좋다. 제12도의 2진-4진 어드레스 컨버터는 2인버터(41)와 3AND회로(42)에 의해 2비트로 2진 논리어드레스를 디코드하고, 그리고 이리하여 얻은 어드레스신호는 2개 4진 논리 AND회로(43)과 4진 논리 OR회로(44)에 의해 1비트에 4진 논리어드레스로 엔코드된다.
4진 논리어드레스는 어드레스의 시간지연을 생성하고 어드레스신호를 정형하기 위해 D플립플롭(45)에 입력된다. 제13도는 등가회로를 통하는 신호, 변환된 어드레스신호 그리고 입력 2진 어드레스신호의 타이잉챠트 프로도를 표시한다. 2진 어드레스신호 A21와 A21+1은 4진 어드레스신호 A'1로 변환되고 지연된다. 그리고나서, A'1는 4등가회로(33)에 입력되고, 그리고 제13도에 표시되는 각 등가회로에 각 A'0, A'1/3, A'2/3, 그리고 A'1에 변환된다. 기억장치는 제11도에 표시되는 것과 같은 4진 어드레스에 2진 어드레스를 변환하는 논리전환회로(31)를 가지지 않아도 좋다.
4진 논리어드레스는 4진 어드레스버스를 경유 CPU에서 공급되어도 좋다. 이러한 경우에는, 4진 어드레스 신호는 4진 메모리셀 어레이에 수반되는 등가회로에 직접입력된다. 그러므로, 회로소자의 수의 축소가 기억장치뿐만 아니라, 어드레스 디코더의 치수를 감축할 수 있다. 상기 실시예에서 2진 어드레스는 논리변환회로에서 4진 어드레스로 변환되나, 그러나 2진 어드레스는 3진 어드레스로 변환되어도 좋다.
본 발명의 많은 광범위한 실시예는 첨부 청구범위에 한정된 것을 제외하고, 명세서에서 설명된 일정한 실시예에 제한되지 않는 본 발명의 정신과 범위를 이탈함이 없이 구성된다.

Claims (15)

  1. n-가(n은 3 또는 그 이상의 정수)데이터를 기억하는 복수의 메모리셀을 포함하는 메모리셀 어레이와, 2진 논리데이터가 상기 메모리셀 어레이에 기록될때 n-가 논리데이터에 적용되는 2진 논리데이터를변환하는 수단과 그리고 n-가 논리데이터가 상기 메모리셀 어레이에서 판독될때 n-가 논리데이터를 2진 논리데이터로 변환하는 수단을 포함하는 기억장치.
  2. 제1항에 있어서, 2진 논리데이터를 n-가 논리데이터로 변환하는 상기 수단은 적어도 디코더와 엔코더를 포함하는 기억장치.
  3. 제1항에 있어서, n-가 논리데이터를 2진 논리데이터를 변환하는 상기 수단은 적어도 디코더와 엔코더를 포함하는 기억장치.
  4. 제3항에 있어서, 상기 디코더는 2입력신호가 동일할때 상태 1신호를 출력하고 그리고 2입력신호가 다를대 상태 0신호를 출력하는 복수의 등가회로를 포함하는 기억장치.
  5. 제1항에 있어서, 2진 논리데이터를 n-가 논리데이터로 변하고 그리고 n-가 논리데이터를 2진 논리데이터에 변환되는 상기 수단들은 상기 메모리셀 어레이와 상기 양지향성 n-가 2/진 데이터 변환회로사이에 결합되는 양지향성 n-가/2진 데이터 변환 회로와 양지향성 증폭기로 구성되는 기억장치.
  6. 제5항에 있어서, 상기 양지향성 n-가/2진 데이터 변환회로는 2진 논리데이터를 4진 논리데이터 그리고 반대로 변환하는 양지향성 2진/4진 변환회로인 기억장치.
  7. 제5항에 있어서, 상기 양지향성 n-가/2진 데이터 변환회로는 2진 논리데이터를 3진 논리데이터 그리고 반대로 변환하는 양지향성 2진/3진 변환회로인 기억장치.
  8. n-가(n은 3 또는 그 이상의 정수)데이터를 기억하는 복수의 메모리셀을 포함하는 메모리셀 어레이와, 2진 논리데이터가 상기 메모리셀 어레이에 기록될때 거기에 적용되는 2진 논리데이터를 n-가 논리데이터로 변환하는 수단과, n-가 논리데이터가 상기 메모리셀 어레이에서 판독될때 n-가 논리데이터를 2진 논리데이터로 변환하는 수단과, 그리고 거기에 적용되는 n-가 논리어드레스를 디코드하고, n-가 논리어드레스에서 상기 메모리셀 어레이에 디코드되는 신호를 출력하는 수단을 포함하는 기억장치.
  9. 제8항에 있어서, 2진 논리데이터를 n-가 논리데이터로 변환하는 상기 수단은 적어도 디코더와 엔코더를 포함하는 기억장치.
  10. 제8항에 있어서, n-가 논리데이터를 2진 논리데이터로 변환하는 상기 수단은 적어도 디코더와 엔코더를 포함하는 기억장치.
  11. 제10항에 있어서, 상기 디코더는 2입출력신호가 같을때 상태 1신호를 출력하고 그리고 2입력신호가 다를때 상태 0신호를 출력하는 복수의 등가회로를 포함하는 기억장치.
  12. 제8항에 있어서, 2진 논리데이터를 n-가 논리데이터로 변환하고 그리고 n-가 논리데이터를 2진논리데이터로 변환하는 상기 수단은 상기 메모리셀 어레이와 상기 양지향성 n-가/2진 데이터 변환회로사이에 결합되는 양지향성 증폭기와 양지향성 n-가/2진 데이터 변환회로로 구성되고, 그리고 상기 디코딩수단은 m어드레스 입력, 각 어드레스입력에 접속되는 각 n등가회로의 m군, 그리고 상기 모든 등가회로와 상기 메모리셀 어레이에 접속되는 2진 디코더를 포함하는 기억장치.
  13. 제12항에 있어서, 상기 양지향성 n-가/2진 데이터 변환회로는 2진 논리데이터를 4진 논리데이터의 그 반대로 변환하는 양지향성 2진/4진 전환회로인 기억장치.
  14. 제12항에 있어서, 상기 양지향성 n-가/2진 데이터 변환회로는 2진 논리데이터를 3진 논리데이터 그리고 그 반대로 변환하는 양지향성 2진/3진 변환회로인 기억장치.
  15. 제12항에 있어서, 상기 디코딩수만은 더욱 2진 어드레스를 외부에서 n-가 어드레스로 변환하고 그리고 n-가 어드레스를 상기 어드레스 입력에 공급되는 상기 어드레스 입력에 접속되는 논리변환회로를 포함하는 기억장치.
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