JP3737058B2 - アナログ加減算回路、主増幅器、レベル識別回路、光受信回路、光送信回路、自動利得制御増幅回路、自動周波数特性補償増幅回路、及び発光制御回路 - Google Patents
アナログ加減算回路、主増幅器、レベル識別回路、光受信回路、光送信回路、自動利得制御増幅回路、自動周波数特性補償増幅回路、及び発光制御回路 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、本発明は、光通信や移動体通信等の通信装置等に用いられる光受信回路、光送信回路、自動利得制御増幅回路、自動周波数特性補償増幅回路、クロック再生のためのリミット増幅回路に関し、特に、上記光受信回路の主増幅器およびレベル識別回路のオフセット補償部、上記光送信回路の発光制御回路の発光検出部、上記自動利得制御増幅回路および上記自動周波数特性補償増幅回路の振幅値検出部、上記リミット増幅回路のリミット増幅器およびリミット比較器のオフセット補償部、等として用いられるアナログ加減算回路に関する。
【０００２】
【従来の技術】
図１のように、光受信回路は、受光素子PDと、前置増幅器と、ｎ（ｎは１以上の整数）段に配置されたｎ個の主増幅器と、レベル識別回路とを備える。受光素子PDは、光信号を受光して電流信号Ipに変換する。前置増幅器は、電流信号Ipを差動電圧VAp，VAnに変換する。ｎ段の主増幅器は、差動電圧VAp，VAnの直流オフセットを補償しながらレベル識別回路が駆動できる差動電圧レベルまで増幅し、差動電圧VCp(n)，VCn(n)を出力する。レベル識別回路は、差動電圧信号VCp(n)，VCn(n)を正相論理信号Qpおよび逆相論理信号Qnに変換する。上記主増幅器は、例えば、特開平０８−８４１６０、特開平０９−２８９４９５、特開平１０−８４２３１などに記載されている。
【０００３】
図４９は特開平０８−８４１６０に記載された従来の主増幅器の構成図である。図４９の従来の主増幅器は、アナログ加減算回路によるオフセット補償部１０１ａと、差動増幅器Amp1とを備えている。オフセット補償部１０１ａは、ピークホールド回路PH1，PH2と、加算回路ADD1，ADD2とを備えている。また、加算回路ADD1，ADD2は加減算部を構成している。図５０および図５１は図４９のオフセット補償部１０１ａの具体回路例である。
【０００４】
図４９において、ピークホールド回路PH1は、前置増幅器（図１参照）の差動逆相出力電圧VAnのピーク値を検出してピーク値VAnpを出力し、ピークホールド回路PH2は、前置増幅器の差動正相出力電圧VApのピーク値を検出してピーク値VAppを出力する。加算回路ADD1は、差動正相電圧VApとピーク値VAnpとを加算してオフセット補償した差動正相電圧VBpを出力し、加算回路ADD2は、差動逆相電圧VAnとピーク値VAppとを加算してオフセット補償した差動逆相電圧VBnを出力する。差動増幅器Amp1は、オフセット補償された差動電圧VBp，VBnを増幅して差動正相電圧VCpおよび差動逆相電圧VCnを出力する。
【０００５】
図５０の加減算部では、加算回路ADD1は、差動正相電圧VApとピーク値VAnpとを加算抵抗R2およびR1を介して加算し、オフセット補償した差動正相電圧VBpを出力し、加算回路ADD2は、差動逆相電圧VAnとピーク値VAppとを加算抵抗R3およびR4を介して加算し、オフセット補償した差動逆相電圧VBnを出力する。
【０００６】
図５０のそれぞれの加算抵抗の抵抗値を、R1＝R2，R3＝R4とすると、
VBp＝（VAnp＋VAp）／２，VBn＝（VAn＋VApp）／２…（１）
となるので、加算回路ADD1，ADD2は、平均値回路とみなすこともできる。なお、減算は、後段の差動増幅器Amp1の差動入力とすることで実現されている。
【０００７】
また、図５１の加減算部では、逆相出力から正相入カに帰還抵抗R5が接続され、正相出力から逆相入カに帰還抵抗R6が接続された平衡形の負帰還増幅器Amp2を設け、差動正相電圧VApとピーク値VAnpとを加算抵抗R2およびR1を介して加算して負帰還増幅器Amp2の正相入力とし、差動逆相電圧VAnとピーク値VAppとを加算抵抗R3およびR4を介して加算して負帰還増幅器Amp2の逆相入力とし、負帰還増幅器Amp2の正相出力および逆相出力をオフセット補償した差動正相電圧VBpおよび差動逆相電圧VBnとしている。なお、図５１の加減算部は、加算回路ADD1とADD2を一体化したものとなっており、減算は、負帰還増幅器Amp2の差動入力とすることにより実現されている。
【０００８】
図４９の従来の主増幅器は、オフセットを補償する負帰還回路を設けることなく、また“１”，“０”発生確率に影響されずに、前置増幅器で生じた差動直流オフセット電圧を補償できるので、多段化して後段側がリミット動作になっても安定で高利得の増幅が可能になる。
【０００９】
図４９の従来の主増幅器では、
VBp−VBn＝Ｋ（（VAp＋VAnp）−（VAn＋VApp））…（２）
となる。上記（２）式中のＫは、加減算部の利得（または減衰比）である。また、右辺の第１項はVBpの値であり、VBpのピーク値は、パルス信号VApのピーク値と、ピークホールド値VAnp（パルス信号VAnのピーク値）との和である。右辺の第２項はVBnの値であり、VBnのピーク値は、パルス信号VAnのピーク値と、ピークホールド値VApp（パルス信号VApのピーク値）との和である。第１項のVBpから第２項のVBnを引く減算は、差動入力であることを意味している。従って、VBpのピーク値とVBnのピーク値は、いずれも、パルス信号VApのピーク値とパルス信号VAnのピーク値との和となり等しい。また、VApとVAnとは差動信号で同振幅なので、VBpの振幅値とVBnの振幅値とは等しい。従って、VBpとVBnとは、ピーク値と振幅値とが等しく、位相のみ逆転している。つまり、VBpとVBnとは、オフセット補償された差動信号となっている。
【００１０】
図５２は特開平０９−２８９４９５に記載された従来の主増幅器の構成図である。図５２の従来の主増幅器では、基準電圧生成部において、前置増幅器（図１参照）と同じ出力直流電圧バイアスをもっており、かつゲインが０．５の差動入力増幅器Amp2に、ピークホールド出力VApp，VAnpを入力することで、出力直流電圧バイアスに差動電圧VAp，VAnのオフセット電圧の１／２の電圧を加えた電圧VM（差動正相出力VApの振幅中心値に相当する）を生成し、差動正相電圧VApに対する基準電圧VBnにしている。
【００１１】
図５３および図５５は特開平１０−８４２３１に記載された主増幅器の構成図である。図５３および図５５において、同じものあるいは相当するものには同じ符号を付してある。また、図５４は図５３のオフセット補償部１０１ｂの具体回路例である。
【００１２】
図５３および図５５の従来の主増幅器は、差動電圧VAp，VAnおよびピークホールド電圧VApp，VAnpを、広い入力範囲をもった差動入力増幅器（入力範囲を広げると低利得になる）に適宜な組み合せで入力している。
【００１３】
図５３の従来の主増幅器は、アナログ加減算回路によるオフセット補償部１０１ｂと、差動増幅器Amp1とを備える。オフセット補償部１０１ｂは、ピークホールド回路PH1,PH2と、差動電圧入力差動電流出力増幅器Gm1，Gm2と、抵抗R1，R2とを備える。増幅器Gm1，Gm2および抵抗R1，R2は加減算部を構成している。
【００１４】
ピークホールド回路PH1は、前置増幅器（図１参照）からの差動逆相電圧VAnのピーク値を検出してピーク値VAnpを出力し、ピークホールド回路PH2は、上記前置増幅器からの差動正相電圧VApのピーク値を検出してピーク値VAppを出力する。増幅器Gm1は、上記前置増幅器からの差動正相電圧VApを正相入力、ピークホールド回路PH2の出力VAppを逆相入力として、差動入力電圧VAp，VAppに応じた差動正相電流Io1pおよび差動逆相電流Io1nを出力する。また、増幅器Gm2は、ピークホールド回路PH1の出力VAnpを正相入力、上記前置増幅器からの差動逆相電圧VAnを逆相入力として、差動入力電圧VAnp，VAnに応じた差動正相電流Io2pおよび差動逆相電流Io2nを出力する。抵抗R1は、差動正相電流Io1pとIo2pの加算電流を流して正相出力電圧VBpに変換する。また、抵抗R2は、差動逆相電流Io1nとIo2nの加算電流を流して逆相出力電圧VBnに変換する。差動増幅器Amp1は、オフセット補償された正相出力電圧VBpおよび逆相出力電圧VBnを増幅して差動正相電圧VCpおよび差動逆相電圧VCnを出力する。
【００１５】
また、図５５の従来の主増幅器は、アナログ加減算回路によるオフセット補償部１０１ｃと、差動増幅器Amp1とを備える。オフセット補償部１０１ｃは、ピークホールド回路PH1,PH2と、差動電圧入力シングル電圧出力増幅器Din1，Din2を備える。増幅器Din1，Din2は加減算部を構成している。
【００１６】
増幅器Din1は、前置増幅器（図１参照）からの差動正相電圧VApを正相入力、ピークホールド回路PH2の出力VAppを逆相入力として、差動入力電圧に応じた電圧VBpを出力する。また、増幅器Din2は、上記前置増幅器からの差動逆相電圧VAnを正相入力、ピークホールド回路PH1の出力VAnpを逆相入力として、差動入力電圧に応じた電圧VBnを出力する。
【００１７】
図５３および図５５において、差動入力を減算、ワイヤード電流加算を加算と考えると、
図５３では、
となり、
図５５では、
となり、
上記（２）式と等価になる。つまり、VBp−VBnは、差動電圧VAp，VAnの直流オフセットが補償されたものとなっている。
【００１８】
図５６は特開平１０−１６３８２８に記載された従来のレベル識別回路の構成図である。図５６の従来のレベル識別回路は、アナログ加減算回路によるオフセット補償部１０４ａと、比較部Comp1とを備えている。オフセット補償部１０４ａは、ピークホールド回路PH1，PH2と、加算回路ADD1，ADD2と、基準電圧Vrを生成する電源と、オフセット電圧Voffを生成する電源とを備え、差動電圧VCp，VCnの直流オフセットを補償して差動電圧VEp，VEnを出力する。加算回路ADD1およびADD2は、加減算部を構成している。また、比較部Comp1は、差動電圧VEpとVEnを比較して正相論理信号Qpおよび逆相論理信号Qnを出力する（QpまたはQnの一方が省略される場合もある）。
【００１９】
受光素子PD（図１参照）では、光信号を受信していないとき、および“０”データを受信しているときには、電流が流れず、“１”データを受信しているときにのみ、電流が流れる。以下、電流が流れない期間を消光期間とし、電流が流れる“１”データの受信期間を受光期間とする。
【００２０】
レベル識別回路のオフセット補償部を主増幅器のオフセット補償部と同様の構成にすると、長期の消光期間によって差動電圧VApとVAnが同値連続となると、主増幅器の差動出力電圧VCp，VCnおよびレベル識別回路のオフセット補償部の差動出力電圧VEp，VEnは、振幅値が０でオフセット電圧を補償した出力となり、
VCp−VCn≒VEp−VEn≒０
となる。このようにVEp−VEn≒０になると、正相論理信号Qpおよび逆相論理信号Qnの出力が不定または不安定になる。
【００２１】
この論理信号Qp，Qnが不定または不安定になるのを防止するために、図５６のオフセット補償部１０４ａでは、加算回路ADD2にオフセット電圧Voffを入力し、差動電圧信号VCp，VCnの直流オフセットを補償しながら、長期消光においても論理信号Qp，Qnを特定できるようにしている。つまり、長期消光によってVCp−VCn≒０になったとき、オフセット電圧VoffによってVEn＞VEpとすることにより、Qp＝“０”，Qn＝“１”に安定させる。
【００２２】
図５７は従来の自動利得制御増幅回路（ＡＧＣ増幅回路）の構成図である。図５７の従来のＡＧＣ増幅回路は、可変利得増幅器１６ａと、ピークホールド回路PHと、利得制御増幅器２６ａとを備えている。可変利得増幅器１６ａは、増幅利得が可変であって外部からの増幅利得の制御が可能であり、制御された利得で入力電圧VFを増幅して電圧VGを出力する。ピークホールド回路PHは、可変利得増幅器の出力電圧VGのピーク値VGpを検出してピーク値VGpを出力する。利得制御増幅器２６ａは、ピークホールド電圧VGpを逆相入力、基準電圧Vrを正相入力として、電圧VGpに応じて可変利得増幅器の増幅利得を制御する。
【００２３】
図５７のＡＧＣ増幅回路では、入力電圧VFの振幅レベルが大きくなると、利得制御増幅器２６ａが可変利得増幅器１６ａの増幅利得を下げるように制御するので、入力電圧VFの振幅レベルが変化しても、可変利得増幅器１６ａの出力電圧VGの振幅レベルを一定にできる。
【００２４】
図５８は従来の自動周波数特性補償増幅器（√ｆ−ＡＧＣ増幅回路）の構成図である。図５８において、図５７と同じものあるいは相当するものには同じ符号を付してある。図５８の従来の√ｆ−ＡＧＣ増幅回路は、可変周波数特性増幅器１７ａと、ピークホールド回路PHと、等化特性制御増幅器２７ａとを備えている。可変周波数特性増幅器１７ａは、増幅周波数特性が可変であって外部からの増幅周波数特性の制御が可能であり、制御された増幅周波数特性で入力電圧VFを増幅して電圧VGを出力する。等化特性制御増幅器２７ａは、ピークホールド電圧VGpを逆相入力とし、基準電圧Vrを正相入力として、電圧VGpに応じて可変周波数特性増幅器１７ａの増幅周波数特性を制御する。
【００２５】
ケーブル系（メタル系）のパルス信号伝送ラインでは、一般に√ｆ特性と呼ばれる高域周波数側の減衰がある。ケーブルを長くすると、√ｆ特性によってパルス波形が劣化するため、ケーブル長に応じてパルス受信回路の受信周波数特性を変えて（√ｆ特性を補償するように高域側の増幅利得を高める）、上記のパルス波形の劣化を補償（等化増幅）する必要がある。
【００２６】
図５８の√ｆ−ＡＧＣ増幅回路では、入力電圧VFの振幅レベルが上記パルス波形の劣化現象によって低下すると、等化特性制御増幅器２７ａが可変周波数特性増幅器の高域側の利得を高めるように制御するので、入力電圧VFが劣化しても、可変周波数特性増幅器１７ａの出力電圧VGの波形および振幅レベルを一定にでき、入力電圧VFの劣化を補償できる。
【００２７】
図５８の√ｆ−ＡＧＣ増幅回路のように、可変周波数特性増幅器の出力電圧のピーク値を制御する√ｆ特性補償方式は、図４１のＡＭＩ符号、ＣＭＩ符号、マンチェスターコードのような低域周波数分の少ない信号（平衡符号）に適している。
【００２８】
図５９は従来の光送信回路の構成図である。図５９の従来の光送信回路は、発光素子（レーザーダイオード）LDと、スイッチング回路CUR-SWと、駆動電流発生回路IP,IBと、発光制御回路１１８とを備えている。
【００２９】
図６０は発光制御回路１１８の具体回路例である。発光制御回路１１８は、モニター受光素子PDMと、前置増幅器と、ピークホールド回路PHと、発光制御増幅器とを備える。発光素子LDは、駆動パルス電流Ipおよび駆動バイアス電流Ibに応じて発光し、光信号を送信する。モニター受光素子PDMは、発光素子LDからのモニター光を受光してモニター電流信号に変換する。前置増幅器（図５９（ｂ）のように外部から利得制御可能なものもある）は、モニター電流信号を電圧VGに変換する。ピークホールド回路PHは、電圧VGのピーク値VGpを検出してピーク値VGpを出力する。
【００３０】
図５９（ａ）の従来の光送信回路では、駆動パルス電流発生回路IPは、制御電圧VCに応じて駆動パルス電流Ipを発生させ、駆動バイアス電流発生回路IBは、制御電圧VCによらずに発光素子LDに駆動バイアス電流Ｉbを流す。スイッチング回路CUR-SWは、駆動パルス電流Ipを送信データ信号Dに従ってスイッチングし、スイッチングした駆動パルス電流Ipを発光素子LDに流す。発光制御増幅器は、ピーク値VGpと基準電圧Vrとを比較し、VGp＞Vrであれば駆動パルス電流Ipを減少させ、VGp＜Vrであれば駆動パルス電流Ipを増加させるように発光制御電圧VCを変化させる。
【００３１】
図５９（ｂ）の従来の光送信回路では、駆動パルス電流発生回路IPは、制御電圧VCによらずに駆動パルス電流Ipを発生させ、駆動バイアス電流発生回路IBは、制御電圧VCに応じて発光素子LDに駆動バイアス電流Ｉbを流す。スイッチング回路CUR-SWは、駆動パルス電流Ipを送信データ信号Dに従ってスイッチングし、スイッチングした駆動パルス電流Ipを発光素子LDに流す。発光制御増幅器は、ピーク値VGpと基準電圧Vrとを比較し、VGp＞Vrであれば駆動バイアス電流Ibを減少させ、VGp＜Vrであれば駆動バイアス電流Ibを増加させるように発光制御電圧VCを変化させる。
【００３２】
図６１および図６２はクロック再生回路に設けられた従来のリミット増幅回路の構成図である。図６１のリミット増幅回路１１９Ａは、ｍ（ｍは１以上の整数）段に配置されたｍ個の差動増幅器Limと、比較器Compとを備える。また、図６２のリミット増幅回路１１９Ｂは、デューティ補償付きのリミット増幅回路であって、リミット増幅回路１１９Ａにおいて、デューティ補償部を設けたものである。デューティ補償部は、平均値回路Me1，Me2と、差動増幅器Ampと、抵抗Rtと、キャパシタCtとを備えている。
【００３３】
図６３は図６１のクロック再生回路においての信号波形図である。クロック再生回路の同調タンクは、タンク駆動トリガに同期したクロック分信号（タンク出力信号）を出力する。このクロック分信号は、減衰発振の信号であり、ほぼサイン波である。上記のクロック分信号は、上記タンク駆動トリガによってタンク駆動が繁茂になされているときには大振幅となり、疎らに駆動されているときには小振幅となる。
【００３４】
このため、図６１のクロック再生回路では、タンク出力信号を差動出力化増幅器Doutで差動電圧VSp(1)，VSn(1)に変換し、この差動電圧VSp(1)，VSn(1)をリミット増幅回路１１９Ａでリミット増幅して、再生クロック信号（論理信号）Qp，Qnを生成している。ｍ段の差動増幅器Lim(1)−Lim(m)は、差動電圧VSp(1)，VSn(1)をリミット増幅して、差動電圧VUp(m)（VSp(m+1)），VUn(m)（VSn(m+1)）を出力する。比較器Compは、差動電圧VSp(m+1)，VSn(m+1)を比較して論理信号Qp，Qnに変換する。
【００３５】
図６２のリミット増幅回路１１９Ｂにおいて、平均値回路Me1は再生クロック信号Qpの平均値Qpmを検出し、平均値回路Me2は再生クロック信号Qnの平均値Qnmを検出する。差動増幅器Ampは、平均値Qpmを正相入力、平均値Qnmを逆相入力とし、Qpm＞Qnmであれば、初段の差動増幅器Lim(1)の逆相入力のバイアス電圧を上昇させ、Qpm＜Qnmであれば、上記バイアス電圧を降下させて、再生クロック信号のデューティを補償する。キャパシタCtおよび抵抗Rtによる時定数は、上記のデューティ補償動作を安定させる。
【００３６】
【発明が解決しようとする課題】
図６４は従来の主増幅器においての波形図である。図６４において、（ａ）は前置増幅器から出力される差動電圧VAp，VAnの波形、（ｂ）はオフセット補償された差動電圧VBp，VBnの波形、（ｃ）は上記（ｂ）の波形から低域通過フィルタで高周波分（雑音分）を除去した波形である。
【００３７】
光受信回路の受光素子PD（図１参照）は、受光期間（“１”データ受信期間）でのみ電流が流れ、消光期間（“０”データ受信期間および光信号を受信をしていない期間）では電流が流れない。受光素子PDが発生する熱電流雑音量は電流値に依存するため、“１”データ受信期間では雑音量が多く、“０”データ受信期間では雑音量が少なくなる。このため、図６４（ａ）に示すように、前置増幅器から出力された差動電圧VAp，VAnの波形は、受光素子PDに電流が流れる“１”データ受信期間で出力雑音を多く含み、受光素子PDに電流が流れない“０”データ受信期間で出力雑音が少ない波形となる。これによって、差動電圧VAp，VAnのピークホールド電圧VApp，VAnpも、“１”データ受信のときにピークとなる電圧のピーク値は、真のピーク値に大きい雑音振幅がプラスされて見かけ上大きなピーク値となるが、“０”データ受信のときにピークとなる電圧のピーク値は、真のピーク値に小さい雑音振幅がプラス（０”情報受信状態でピーク）されるだけで真のピーク値に近いものとなる。
【００３８】
上記従来の主増幅器のオフセット補償部において、図６４（ａ）に示す差動電圧VAp，VAnと、これらのピークホールド電圧VApp，VAnpとを適宜に加減算してオフセット補償すると、図６４（ｂ）に示すような波形となる。さらに、図６４（ｂ）に示す波形を低域通過フィルタに通して高域雑音を除去すると、図６４（ｃ）に示すような波形となる。
【００３９】
この図６４（ｃ）の波形には、“１”／“０”データ受信で雑音量が異なることにより、一方のピーク値が見かけ上大きくなった分の新たなオフセット分が残ることになり、最小受光性能を大きく低下させることになる。このようなオフセットを残さないオフセット補償部の実現が望まれる。
【００４０】
特に、図５２の従来の主増幅器では、差動入力増幅器Amp2が前置増幅器と同じ出力直流電圧バイアスをもつ必要があり、ＮＰＮトランジスタなどのシングル段で構成する差動入力増幅器では、入カバイアス電圧より出力電位が低下する方向では、出力ダイナミックレンジが大きくとれず、実動作上大きな制約を受ける。
【００４１】
また、図５２の従来の主増幅器をＩＣ化するには、等しいゲインの実現といった比精度の実現は容易であるが、ゲイン＝０．５といった絶対値の実現は困難である。ＩＣ化するには、さらにオフセット補償部の増幅器の消費電力の低減も望まれる。このように、回路の製造が容易で低消費電力のＩＣ化に適したオフセット補償部の実現も望まれている。
【００４２】
さらに、上記従来の主増幅器を設けた光受信回路では、ｎ段の主増幅器を直流結合で接続する必要があるが、直結結合では段間の直流レベルの不一致を解決するレベルシフト回路が必要になる。このようなレベルシフト回路が不要であり、キャパシタ結合増幅器など、“１”／“０”比の変動でバイアス電圧が変動する簡易な前置増幅器からも、平衡形の差動信号が得られるオフセット補償部の実現も望まれている。
【００４３】
上記従来のレベル識別回路（図５６参照）のオフセット補償部では、加減算部の入力に２つのリファレンス電源が必要であり、しかもオフセット電圧Voffを生成する電源はフローティング形式の電源とすることが必要である。さらに、加減算回路ADD1，ADD2は、３値の加減算をしなくてはならないので、その分、回路構成が複雑になる。このため、リファレンス電源が不要であり、簡単な回路構成のレベル識別回路の実現が望まれる。
【００４４】
また、上記従来の光受信回路では、レベル識別回路の比較部の出力Qp，Qnの“１”と“０”のタイムスロット幅の比が偏らないようにするために（一方が広く、他方が狭くならないように）、主増幅器のオフセット補償部で直流オフセットを補償しており、上記従来のレベル識別回路のオフセット補償部では、消光期間においてQp＝“０”，Qn＝“１”を保持するためにオフセット電圧Voffを付加している。しかし、上記のオフセット電圧を付加することは、主増幅器のオフセット補償部でのオフセット補償の効果を減じさせる。このため、比較器の出力Qp，Qnのタイムスロット幅の比を劣化させるようなオフセット電圧Voffの付加を必要としないレベル識別回路の実現も望まれる。
【００４５】
一般に、増幅器の出力は直流バイアス分と信号振幅分との合成されたものであり、直流バイアス分は温度や電源変動で変化する。上記従来のＡＧＣ増幅回路（図５７参照）では、直流バイアス分と信号振幅分との合成のピーク値を検出するので、信号振幅を一定にする制御が正確にできなかった。このため、振幅分のみの大きさを検出して制御するＡＧＣ増幅回路の実現が望まれる。
【００４６】
上記従来の√ｆ−ＡＧＣ増幅回路（図５８参照）でも、上記従来のＡＧＣ増幅回路と同様な理由により、正確な周波数特性の補償を実現することが困難であった。このため、振幅分のみの大きさを検出して制御する√ｆ−ＡＧＣ増幅回路の実現が望まれる。
【００４７】
上記従来の発光制御回路（図５９参照）では、前置増幅器の出力直流レベルが温度変動や電源変動で変動する。図６０の発光制御回路１１８の具体回路例では、前置増幅器を差動増幅器で構成し、この差動増幅器と類似の電圧を発生する回路を設けて発光制御増幅器の基準電圧Vrを発生し、前置増幅器の出力直流レベルの温度変動および電源変動を、発光制御増幅器の基準電圧Vrの温度変動および電源変動で補償する構成としている。しかし、このような構成でも、上記差動増幅器が発生するオフセット電圧の影響は除去できないので、純粋に発光振幅を一定にする発光制御ができなかった。このため、光信号の発光振幅を正確に一定にできる発光制御回路の実現が望まれる。
【００４８】
図６１の従来のリミット増幅回路１１９Ａでは、ｍ段の差動増幅器Limのそれぞれがオフセッ卜発生要素をもっている。差動増幅器Limの入力が大振幅となり、差動増幅器Limがスイッチング動作になれば、出力の“１”／“０”のデューティ比の劣化は少ないが、差動増幅器Limの入力が小振幅となり、差動増幅器Limがアクティブ増幅動作になると、入力と上記オフセットの大きさの比に従って、出力の“１”／“０”のデューティ比が劣化する（図６３参照）。つまり、スイッチング動作する差動増幅器Limの段数の多少によって、出力の“１”／“０”のデューティ比の劣化程度が変化する。
【００４９】
図６２の従来のリミット増幅回路１１９Ｂは、上記オフセットによる上記出力のデューティ比の劣化を、デューティ補償部でオフセット補償して改善しようとするものであり、全段がアクティブ増幅動作しているときには有効に動作する。ところが、差動増幅器Limの入力が大振幅となり、差動増幅器Limスイッチング動作になると、出力の“１”／“０”のデューティ比の劣化は、差動増幅器Limの立上り時間特性と立下り時間特性との差が主要因となる。この立上り時間特性と立下り時間特性との差によるデューティ比の劣化を上記のオフセット補償方式で改善しようとすると、デューティ比の劣化の原因と異なる方法で補償することになり、動作が不安定になる。また、帰還時定数（キャパシタCtと抵抗Rtの積）が大き過ぎると、タンク出力レベルの変化（エンベロップ）に追従できずにジッタを発生し、帰還時定数が小さすぎると動作が不安定になる。このため、不安定動作とならず、かつジッタの発生を抑えたリミット増幅回路の実現が望まれる。
【００５０】
【課題を解決するための手段】
参考例の第１のアナログ加減算回路は、
差動逆相電圧VAnのピーク値を検出して逆相ピークホールド電圧VAnpを出力する第１のピークホールド回路PH1と、
差動正相電圧VApのピーク値を検出して正相ピークホールド電圧VAppを出力する第２のピークホールド回路PH2と、
上記差動正相電圧VApを正相入力、上記差動逆相電圧VAnを逆相入力として、差動入力電圧VAp，VAnに応じた差動正相電流Io1pおよび差動逆相電流Io1nを出力する第１の差動電圧入力差動電流出力増幅器Gm1と、
上記逆相ピークホールド電圧VAnpを正相入力、上記正相ピークホールド電圧VAppを逆相入力として、差動入力電圧VAnp，VAppに応じた差動正相電流Io2pおよび差動逆相電流Io2nを出力する第２の差動電圧入力差動電流出力増幅器Gm2と、
上記差動正相電流Io1pと上記差動正相電流Io2pの加算電流を流して正相出力電圧VBpに変換する第１の抵抗R1と、
上記差動逆相電流Io1nと上記差動逆相電流Io2nの加算電流を流して逆相出力電圧VBnに変換する第２の抵抗R2と
を備えたものである。
【００５１】
参考例の第２のアナログ加減算回路は、
差動逆相電圧VAnのピーク値を検出して逆相ピークホールド電圧VAnpを出力する第１のピークホールド回路PH1と、
差動正相電圧VApのピーク値を検出して正相ピークホールド電圧VAppを出力する第２のピークホールド回路PH2と、
上記差動正相電圧VApを正相入力、上記差動逆相電圧VAnを逆相入力として、差動入力電圧VAp，VAnに応じた電圧VBpを出力する第１の差動入力電圧シングル電圧出力増幅器Din1と、
上記正相ピークホールド電圧VAppを正相入力、上記逆相ピークホールド電圧VAnpを逆相入力として、差動入力電圧VApp，VAnpに応じた電圧VBnを出力する第２の差動入力電圧シングル電圧出力増幅器Din2と
を備えたものである。
【００５２】
本発明の第３のアナログ加減算回路は、
差動逆相電圧VAnのピーク値を検出して逆相ピークホールド電圧VAnpを出力する第１のピークホールド回路PH1と、
差動正相電圧VApのピーク値を検出して正相ピークホールド電圧VAppを出力する第２のピークホールド回路PH2と、
上記差動電圧VAp，VAnおよび上記ピークホールド電圧VApp，VAnpを適宜に加減算して、上記差動電圧VAp，VAnの直流オフセットを補償した差動正相電圧VBpおよび差動逆相電圧VBnを出力する加減算部と
を備えたアナログ加減算回路において、
上記２つのピークホールド回路PH1，PH2の内、少なくとも１つのピークホールド回路の入力に低域通過フィルタを設けた
ものである。
【００５３】
本発明の第４のアナログ加減算回路は、
差動逆相電圧VAnのピーク値を検出して逆相ピークホールド電圧VAnpを出力する第１のピークホールド回路PH1と、
差動正相電圧VApのピーク値を検出して正相ピークホールド電圧VAppを出力する第２のピークホールド回路PH2と、
上記差動電圧VAp，VAnおよび上記ピークホールド電圧VApp，VAnpを適宜に加減算して、上記差動電圧VAp，VAnの直流オフセットを補償した差動正相電圧VBpおよび差動逆相電圧VBnを出力する加減算部と
を備えたアナログ加減算回路において、
上記第１のピークホールド回路PH1のホールドキャパシタCp1にその電荷の放電経路となる抵抗Rp1または定電流源回路Ip1を設けるとともに、
上記第２のピークホールド回路PH2のホールドキャパシタCp2にその電荷の放電経路となる抵抗Rp2または定電流源回路Ip2を設けた
ものである。
【００５４】
本発明の第５のアナログ加減算回路は、
差動逆相電圧VCnのピーク値を検出して逆相ピークホールド電圧VCnpを出力する第１のピークホールド回路PH1と、
差動正相電圧VCpのピーク値を検出して正相ピークホールド電圧VCppを出力する第２のピークホールド回路PH2と、
上記差動電圧VCp，VCnおよび上記ピークホールド電圧ＶCnp，VCppを適宜に加減算して、上記差動電圧VCp，VCnの直流オフセットを補償した差動正相電圧VEpおよび差動逆相電圧VEnを出力する加減算部と
を備えたアナログ加減算回路において、
上記加減算部は、VCp−VCn≒０のときには、不均等要素をもった差動出力部によって固定オフセットをもった上記差動正相電圧VEp，VEnを発生させる
ものである。
【００５５】
本発明の第６のアナログ加減算回路は、
差動逆相信号VGnのピーク値を検出して逆相ピークホールド電圧VGnpを出力する第１のピークホールド回路PH1と、
差動正相信号VGpのピーク値を検出して正相ピークホールド電圧VGppを出力する第２のピークホールド回路PH2と、
上記正相ピークホールド電圧VGppを正相入力、基準電圧Vr1を逆相入力として、差動正相電流Io3pおよび差動逆相電流Io3nを出力する第１の差動電圧入力差動電流出力増幅器Gm3と、
上記逆相ピークホールド電圧VGnpを正相入力、基準電圧Vr2を逆相入力として、差動正相電流Io4pおよび差動逆相電流Io4nを出力する第２の差動電圧入力差動電流出力増幅器Gm4と、
上記差動正相電流Io3pと上記差動正相電流Io4pの加算電流を流して正相出力電圧VHpに変換する第１の抵抗R1と、
上記差動逆相電流Io3nと上記差動逆相電流Io4nの加算電流を流して逆相出力電圧VHnに変換する第２の抵抗R2と
を備えた
ものである。
【００５６】
本発明の第７のアナログ加減算回路は、
差動逆相電圧VGnのピーク値を検出して逆相ピークホールド電圧VGnpを出力する第１のピークホールド回路PH1と、
差動正相電圧VGpのピーク値を検出して正相ピークホールド電圧VGppを出力する第２のピークホールド回路PH2と、
上記差動正相電圧VGpを正相入力、上記差動逆相電圧VGnを逆相入力として、差動入力電圧VGp，VGnに応じた差動正相電流Io1pおよび差動逆相電流Io1nを出力する第１の差動電圧入力差動電流出力増幅器Gm1と、
上記逆相ピークホールド電圧VGnpを正相入力、上記正相ピークホールド電圧VGppを逆相入力として、差動入力電圧VGnp，VGppに応じた差動正相電流Io2pおよび差動逆相電流Io2nを出力する第２の差動電圧入力差動電流出力増幅器Gm2と、
上記正相ピークホールド電圧VGppを正相入力、基準電圧Vr1を逆相入力として、差動正相電流Io3pおよび差動逆相電流Io3nを出力する第３の差動電圧入力差動電流出力増幅器Gm3と、
上記逆相ピークホールド電圧VGnpを正相入力、基準電圧Vr2を逆相入力として、差動正相電流Io4pおよび差動逆相電流Io4nを出力する第４の差動電圧入力差動電流出力増幅器Gm4と、
上記差動正相電流Io1pと上記差動正相電流Io2pの加算電流を流して正相出力電圧VJpに変換する第１の抵抗R1と、
上記差動逆相電流Io1nと上記差動逆相電流Io2nの加算電流を流して逆相出力電圧VJnに変換する第２の抵抗R2と、
上記差動正相電流Io3pと上記差動正相電流Io4pの加算電流を流して正相出力電圧VHpに変換する第３の抵抗R3と、
上記差動逆相電流Io3nと上記差動逆相電流Io4nの加算電流を流して逆相出力電圧VHnに変換する第４の抵抗R4と
を備えた
ものである。
【００５７】
参考例の第８のアナログ加減算回路は、
差動逆相電圧VSnの平均値を検出して逆相平均電圧VSnpを出力する第１の平均値回路Me1と、
差動正相電圧VSpの平均値を検出して正相平均電圧VSppを出力する第２の平均値回路Me2と、
上記差動電圧VSp，VSnおよび上記平均電圧VSpm，VSnmを適宜に加減算して、上記差動電圧VSp，VSnの直流オフセットを補償した差動正相電圧VTpおよび差動逆相電圧VTnを出力する加減算部と
を備えた
ものである。
【００５８】
また、参考例のレベル識別回路は、
差動電圧VCp，VCnの直流オフセットを補償して差動正相電圧VEpおよび差動逆相電圧VEnを出力するオフセット補償部と、
上記オフセット補償された差動電圧VEp，VEnを比較して論理信号に変換する比較部と
を備えたレベル識別回路において、
上記比較部は、入出力特性にヒステリシス特性をもつ
ものである。
【００５９】
【発明の実施の形態】
以下の本発明の実施の形態においては、実施の形態１から３で光受信回路の主増幅器、実施の形態４，５で光受信回路のレベル識別回路、実施の形態６で自動利得制御増幅回路（ＡＧＣ増幅回路）、実施の形態７で自動周波数特性補償増幅回路（√ｆ−ＡＧＣ増幅回路）、実施の形態８で光送信回路の発光制御回路、実施の形態９でリミッタ増幅回路、についてそれぞれ説明する。
【００６０】
図１は本発明の実施の形態１−３の主増幅器および実施の形態４，５のレベル識別回路を適用する光受信回路の構成図である。図１の光受信回路は、光受信回路は、受光素子PDと、前置増幅器と、ｎ（ｎは１以上の整数）段に配置されたｎ個の主増幅器と、レベル識別回路とを備える。受光素子PDは、光信号を受光して電流信号Ipに変換する。前置増幅器は、電流信号Ipを差動電圧VAp，VAnに変換する。ｎ段の主増幅器は、差動電圧VAp，VAnの直流オフセットを補償しながらレベル識別回路が駆動できる差動電圧レベルまで増幅し、差動電圧VCp(n)，VCn(n)を出力する。レベル識別回路は、差動電圧信号VCp(n)，VCn(n)を正相論理信号Qpおよび逆相論理信号Qnに変換する。このような構成によって、微弱な光論理信号から論理処理可能な電気論理信号が得られる。
【００６１】
図２は図１の前置増幅器の具体構成例である。図２（ａ）の前置増幅器は、シングル入力差動出力の受光前置増幅器P-Amp1によって構成されている。図２（ｂ）の前置増幅器は、信号増幅系にキャパシタ結合を含むシングル入力差動出力の受光前置増幅器P-Amp2によって構成されている。図２（ｃ）の前置増幅器は、信号増幅系にキャパシタ結合を含むシングル入出力の受光前置増幅器P-Amp3と、差動出力化増幅器Doutとによって構成されている。図３は図２（ｃ）の受光前置増幅器P-Amp3の具体回路例であり、図４は図２（ｃ）の差動出力化増幅器Doutの具体回路例である。
【００６２】
実施の形態１（１ａ，１ｂ，１ｃ）
本発明の実施の形態１の主増幅器は、アナログ加減算回路によるオフセット補償部の第１の増幅器の正相入力および逆相入力に差動電圧を入力し、第２の増幅器の正相入力および逆相入力に上記差動電圧の２つのピークホールド電圧を入力するものである。
【００６３】
実施の形態１ａ
図５は本発明の実施の形態１ａの主増幅器の構成図である。図５において、図５３と同じものあるいは相当するものには同じ符号を付してある。実施の形態１ａの主増幅器は、アナログ加減算回路によるオフセット補償部１ａと、差動増幅器Amp1とを備える。オフセット補償部１ａは、ピークホールド回路PH1,PH2と、差動電圧入力差動電流出力増幅器Gm1，Gm2と、抵抗R1，R2とを備える。増幅器Gm1，Gm2および抵抗R1，R2は加減算部を構成している。図６はオフセット補償部１ａの具体回路例である。この実施の形態１ａの主増幅器には、例えば図２（ａ）の前置増幅器から出力された差動電圧VAp，VAnが入力される。
【００６４】
図７はピークホールド回路PH1，PH2の回路例である。ピークホールド回路PH1は、前置増幅器（図１参照）からの差動逆相電圧VAnのピーク値を検出してピーク値VAnpを出力し、ピークホールド回路PH2は、上記前置増幅器からの差動正相出力VApのピーク値を検出してピーク値VAppを出力する。
【００６５】
増幅器Gm1は、上記前置増幅器からの差動正相電圧VApを正相入力、上記前置増幅器からの差動逆相電圧VAnを逆相入力として、差動入力電圧VAp，VAnに応じた差動正相電流Io1pおよび差動逆相電流Io1nを出力する。また、増幅器Gm2は、ピークホールド回路PH1の出力VAnpを正相入力、ピークホールド回路PH2の出力VAppを逆相入力として、差動入力電圧VAnp，VAppに応じた差動正相電流Io2pおよび差動逆相電流Io2nを出力する。抵抗R1は、差動正相電流Io1pとIo2pの加算電流を流して正相出力電圧VBpに変換する。また、抵抗R2は、差動逆相電流Io1nとIo2nの加算電流を流して逆相出力電圧VBnに変換する。
【００６６】
図８は差動増幅器Amp1の具体回路例である。差動増幅器Amp1は、オフセット補償された正相出力電圧VBpおよび逆相出力電圧VBnを増幅して差動正相電圧VCpおよび差動逆相電圧VCnを出力する。
【００６７】
オフセット補償部１ａでは、
となり、上記（２）式と等価になり、オフセット補償ができる。
【００６８】
図６の増幅器Gm1，Gm2において、トランジスタQ1−Q4のエミッタ抵抗に比べて抵抗R3−R6が十分に大きい場合には、
増幅器Gm1の電圧／電流変換利得gm1は、
gm1＝１／（R3＋R4），ΔIo1＝ΔVi1*gm1，gm1＝ΔIo1／ΔVi1…（７）
となり、
増幅器Gm2の電圧／電流変換利得gm2は、
gm2＝１／（R5＋R6），ΔIo2＝ΔVi2*gm2，gm2＝ΔIo2／ΔVi2…（８）
となり、
電圧／電流変換利得gm1，gm2は、エミッタ吸い込み電流Is1およびIs2の値に無関係である。
【００６９】
エミッタ吸い込み電流Is1およびIs2は、最大線形差動入力電圧を決めており、
増幅器Gm1の最大線形差動入力電圧Vi1（max）は、
Vi1（max）＝Is1（R3＋R4）／２…（９）
となり、
増幅器Gm2の最大線形差動入力電圧Vi2（max）は、
Vi2（max）＝Is2（R5＋R6）／２…（１０）
となる。
【００７０】
上記従来のオフセット補償部１０１ｂ（図５３および図５４参照）では、増幅器Gm1とGm2とが同じ回路である必要があるが、実施の形態１ａのオフセット補償部１ａでは、増幅器Gm1とGm2の電圧／電流変換利得が等しければ足りる。また、このオフセット補償部１ａでは、増幅器Gm2は、直流的な入力を取り扱えばよく、出力も直流的な電流となるので、高速動作を必要としない。
【００７１】
従って、オフセット補償部１ａでは、補償すべきオフセット電圧がそれほど大きくない場合は、増幅器Gm2の最大線形差動入力電圧も小さくなり、また高速動作も要求されないので、エミッタ吸い込み電流Is2を小さくできることになり、低消費電力化できる。
【００７２】
以上のように実施の形態１ａによれば、補償すべきオフセット電圧がそれほど大きくない場合は、増幅器Gm2のエミッタ吸い込み電流Is2を小さくできることになり、低消費電力化できる。
【００７３】
実施の形態１ｂ
図９は本発明の実施の形態１ｂの主増幅器の構成図である。図９において、図５または図５５と同じものあるいは相当するものには同じ符号を付してある。実施の形態１ｂの主増幅器は、アナログ加減算回路によるオフセット補償部１ｂと、差動増幅器Amp1とを備える。オフセット補償部１ｂは、ピークホールド回路PH1，PH2と、差動入力電圧シングル電圧出力増幅器Din1，Din2とを備える。増幅器Din1，Din2は、加減算部を構成している。図１０はオフセット補償部１ｂの具体回路例である。
【００７４】
増幅器Din1は、前置増幅器（図１参照）からの差動正相電圧VApを正相入力、上記前置増幅器からの差動逆相電圧VAnを逆相入力として、差動入力電圧VAp，VAnに応じた電圧VBpを出力する。また、増幅器Din2は、ピークホールド回路PH2の出力VAppを正相入力、ピークホールド回路PH1の出力VAnpを逆相入力として、差動入力電圧VApp，VAnpに応じた電圧VBnを出力する。
【００７５】
オフセット補償部１ｂでは、増幅器Din2の出力が直流電圧出力となるが、VBp−VBnとして考えると、
となり、
上記（２）式と等価になり、オフセット補償と同等となる。
【００７６】
上記従来のオフセット補償部１０１ｃ（図５５参照）では、増幅器Din1とDin2とが同じ回路である必要があるが、この実施の形態１ｂのオフセット補償部１ｂでは、増幅器Din1とDin2の電圧利得と、ゼロ入力時の出力バイアス電圧とが等しければ足りる。
【００７７】
また、このオフセット補償部１ｂでも、上記実施の形態１ａのオフセット補償部１ａと同様に、補償すべきオフセット電圧がそれほど大きくない場合は、増幅器Din2の最大線形差動入力電圧が小さくなり、また高速動作も要求されないので、増幅器Din2のエミッタ吸い込み電流Is2を小さくできることになり、低消費電力化できる。
【００７８】
図１０においては、トランジスタQ1−Q4のエミッタ抵抗に比べて抵抗R3−R6が十分に大きい場合には、
R1／（R3＋R4）＝R2／（R5＋R6）…（１１）
R1×Is1／２＝R7×Is2＋R2×Is2／２…（１２）
となるように設定すればよい。なお、Is1＝Is2であれば、R1＝R2，R7＝０である。
【００７９】
また、このオフセット補償部１ｂでは、増幅器Din2の出力電圧VBnは、直流的な電圧となるので、実効的にグランドとなる電源（ここではVcc）との間にキャパシタを設けるか、あるいはDin2の出力とAmp1の間に低域通過フィルタを設けることができ（下記の実施の形態１ｃ参照）、波形劣化を招くことなくノイズを軽減できる。なお、VBp側の振幅レベルが大きく、ノイズ軽減の必要がなければ、これらを設ける必要はない。また、図１０のオフセット補償部１ｂでは、トランジスタQ5，Q6および定電流源Is3，Is4で構成するバッファ回路を介してVBpおよびVBnを出力しているが、このバッファ回路は、図９の差動増幅器Amp1の入力部に設けることも可能である。
【００８０】
この実施の形態１ｂの主増幅器は、差動増幅器Amp1の逆相入力電圧VBnが直流となる点で、図５２の従来の主増幅器と類似となるが、図５２の従来の主増幅器では、差動入力増幅器Amp2が前置増幅器と同じ出力直流電圧バイアスをもつ必要があり、ＮＰＮトランジスタなどのシングル段で構成する差動入力増幅器では入カバイアス電圧より出力電位が低下する方向では、出力ダイナミックレンジが大きくとれない等、実動作上大きな制約を受ける。また、図５２の従来の主増幅器をＩＣ化するには、等しいゲインの実現といった比精度実現は容易であるが、ゲイン＝０．５といった絶対値の実現は困難である。
【００８１】
これに対し、実施の形態１ｂのオフセット補償部１ｂでは、増幅器Din2が前置増幅器と同じ出力直流電圧バイアスをもつ必要はなく、増幅器Din2のゲイン＝０．５といった絶対値の実現も要求されないので、入カバイアス電圧より出力電位が低下する方向でも実動作上大きな制約を受けることはなく、ＩＣ化も容易である。
【００８２】
以上のように実施の形態１ｂによれば、以下の効果がある。
（１）補償すべきオフセット電圧がそれほど大きくない場合は、増幅器Din2のエミッタ吸い込み電流Is2を小さくできることになり、低消費電力化できる。
（２）増幅器Din2の出力は直流的な電圧となるので、増幅器Din2の出力部にキャパシタまたは低域通過フィルタを設けることができ（下記の実施の形態１ｃ参照）、これによってノイズを軽減できる。
（３）上記（２）の効果により、光受信回路の最小受光特性が向上する。
（４）増幅器Din2が前置増幅器と同じ出力直流電圧バイアスをもつ必要はなく、増幅器Din2のゲイン＝０．５といった絶対値の実現も要求されないので、入カバイアス電圧より出力電位が低下する方向でも実動作上大さな制約を受けることはなく、ＩＣ化も容易である。
【００８３】
実施の形態１ｃ
図１１は本発明の実施の形態１ｃの主増幅器の構成図である。図１１において、図９と同じものあるいは相当するものには同じ符号を付してある。実施の形態１ｃの主増幅器は、上記実施の形態１ｂの主増幅器（図９参照）において、オフセット補償部１ｂをアナログ加減算回路によるオフセット補償部１ｃに変更したものである。実施の形態１ｃのオフセット補償部１ｃは、上記実施の形態１ｂのオフセット補償部１ｂにおいて、増幅器Din2の出力部にキャパシタＣ１または低域通過フィルタＬＰＦ１のいずれかを設けたものである。増幅器Din1，Din2と、キャパシタＣ１または低域通過フィルタＬＰＦ１とは、加減算部を構成している。図１２はオフセット補償部１ｃの具体回路例である。図１２において、図１０と同じものあるいは相当するものには同じ符号を付してある。
【００８４】
上記実施の形態１ｂの主増幅器では増幅器Din2の出力VBnが直流的な電圧となるので、この実施の形態１ｃの主増幅器のように、実効的にグランドとなる電源（ここではVcc）との間にキャパシタC1を設ける、あるいはDin2の出力とAmp1の入力間に低域通過フィルタLPF1を設けることができる。このようにキャパシタC1あるいは低域通過フィルタLPF1を設けることにって、VBp側の振幅レベルが小さく、ノイズ軽減の必要があるときに、波形劣化を招くことなくノイズを軽減できる。
【００８５】
以上のように実施の形態１ｃによれば、出力が直流的な電圧となる増幅器Din2の出力部にキャパシタC1または低域通過フィルタLPF1を設けることにより、ノイズを軽減できる。
【００８６】
実施の形態２（２ａ，２ｂ，２ｃ）
本発明の実施の形態２の主増幅器は、オフセット補償部の２つのピークホールド回路の内、少なくとも１つのピークホールド回路の入力に低域通過フィルタを設けたものである。この実施の形態２の主増幅器は、上記従来の主増幅器および上記実施の形態１の主増幅器に適用可能である。
【００８７】
実施の形態２ａ
図１３は本発明の実施の形態２ａの主増幅器の構成図である。図１３において、図５３と同じものあるいは相当するものには同じ符号を付してある。実施の形態２ａの主増幅器は、アナログ加減算回路によるオフセット補償部２ａと、差動増幅器Amp1とを備える。オフセット補償部２ａは、ピークホールド回路PH1,PH2と、差動電圧入力差動電流出力増幅器Gm1，Gm2と、抵抗R1，R2とを備える。増幅器Gm1，Gm2および抵抗R1，R2は加減算部を構成している。
【００８８】
この実施の形態２ａのオフセット補償部２ａは、従来のオフセット補償部１０１ｂ（図５３参照）において、その入力に低域通過フィルタLPF2を設けたものである。低域通過フィルタLPF2は、抵抗RF1，RF2と、キャパシタCF1，CF2とを備え、抵抗RF1およびキャパシタCF1で構成した低域通過フィルタによって差動正相電圧VApの必要信号帯域を超える高周波分を除去して差動正相電圧VApfをピークホールド回路PH2および増幅器Gm1に出力するとともに、抵抗RF2およびキャパシタCF2で構成した低域通過フィルタによって差動逆相電圧VAnの必要信号帯域を超える高周波分を除去して差動逆相電圧VAnfをピークホールド回路PH1および増幅器Gm2に出力する。
【００８９】
図１４は実施の形態２ａの主増幅器においての波形図である。図１４において、（ａ）はオフセット補償部２ａに入力される差動電圧VAp，VAnの波形、（ｂ）は低域通過フィルタLPF2から出力される差動電圧VApf，VAnfの波形、（ｃ）はオフセット補償部２ａから出力される差動電圧VBp，VBnの波形である。
【００９０】
光受信回路の受光素子PD（図１参照）は、受光期間（“１”データ受信期間）でのみ電流が流れ、消光期間（“０”データ受信期間および光信号を受信をしていない期間）では電流が流れない。このため、図１４（ａ）に示すように、前置増幅器から出力されてオフセット補償部２ａに入力される差動電圧VAp，VAnの波形は、受光素子PDに電流が流れる“１”データ受信期間で出力雑音を多く含み、受光素子PDに電流が流れない“０”データ受信期間で出力雑音が少ない波形となる。
【００９１】
低域通過フィルタLPF2は必要信号帯域を超える高周波分を除去するので、オフセット補償部２ａの差動入力電圧VAp，VAnの主として受光期間（“１”データ受信期間）に多く存在している雑音は、低域通過フィルタLPF2除去され、図１４（ａ）の波形は、図１４（ｂ）のような波形となる。なお、低域通過フィルタLPF2の通過帯域の設定によっては、立上り立下り時間特性が緩やかになる。
【００９２】
オフセット補償部２ａは、低域通過フィルタLPF2によって高周波分（雑音分）を除去した図１４（ｂ）の波形をオフセット補償するので、図１４（ｃ）に示すように、完全にオフセット補償され、かつ雑音が除去された波形が得られる。図１４（ｃ）の波形は、図６４（ｃ）の従来の波形よりも、アイの開き（“１”／“０”判定のノイズマージン）が良好になっている。
【００９３】
以上のように実施の形態２ａによれば、以下の効果がある。
（１）図１４（ｃ）の波形のように、完全にオフセット補償され、かつ雑音が除去された波形が得られる。
（２）上記（１）の効果により、アイの開き（“１”／“０”判定のノイズマージン）が向上する。
（３）上記（２）の効果により、光受信回路の最小受光特性が向上する。
【００９４】
実施の形態２ｂ
図１５は本発明の実施の形態２ｂの主増幅器の構成図である。図１５において、図５または図１３と同じものには同じ符号を付してある。実施の形態２ｂの主増幅器は、上記実施の形態２ａの主増幅器（図１３参照）において、オフセット補償部１ａをアナログ加減算回路によるオフセット補償部２ｂに変更したものである。
【００９５】
この実施の形態２ｂのオフセット補償部２ｂは、上記実施の形態１ａのオフセット補償部１ａ（図５参照）において、ピークホールド回路PH1，PH2の入力に、低域通過フィルタLPF2（図１３参照）を設けたものである。
【００９６】
図１６は実施の形態２ｂの主増幅器においての波形図である。図１６において、（ａ）はオフセット補償部２ｂに入力される差動電圧VAp，VAnの波形、（ｂ）は低域通過フィルタLPF2から出力される差動電圧VApf，VAnfの波形、（ｃ）はオフセット補償部２ｂから出力される差動電圧VBp，VBnの波形、（ｄ）は上記（ｃ）の波形から低域通過フィルタで高周波分（雑音分）を除去した波形である。
【００９７】
低域通過フィルタLPF2は、図１６（ｂ）に示すようにピークホールド回路PH1，PH2の差動入力電圧の必要信号帯域を超える高周波分を除去するので、２つのピークホールド値Vapfp，Vanfpは、高域雑音を除去した値となり、これらのピーク値VapfpとVanfpとの差は、正確に前置増幅器からの差動入力電圧VApとVAn間のオフセット値となる。これらの差動入力電圧VAp，VAnおよびピークホールド値Vapfp，Vanfpを用いてオフセット補償をすると、図１６（ｃ）に示すような波形が得られる。図６４（ｂ）の従来の波形から低域通過フィルタによって雑音分を除去しても図６４（ｃ）に示すように雑音分によるオフセットが残ってしまうが、図１６（ｃ）の波形から低域通過フィルタによって雑音分を除去すれば図１６（ｄ）に示すように完全にオフセット補償された波形が得られる。図１６（ｃ），（ｄ）の波形は、図６４（ｂ），（ｃ）の従来の波形よりも、アイの開き（“１”／“０”判定のノイズマージン）が良好になっている。
【００９８】
また、この実施の形態２ｂでは、変化分として増幅器Gm１,Gm2に入力される差動電圧は低域通過フィルタLPF2を介さないので、上記実施の形態２ａのようにオフセット補償出力の立上り立下り時間特性が緩やかになるを避けられる。
【００９９】
以上のように実施の形態２ｂによれば、上記実施の形態２ａと同様に以下の効果がある。
（１）図１６（ｃ）の波形のように、完全にオフセット補償されされた波形が得られる。
（２）上記（１）の効果により、アイの開き（“１”／“０”判定のノイズマージン）が向上する。
（３）上記（２）の効果により、光受信回路の最小受光特性が向上する。
【０１００】
実施の形態２ｃ
図１７は本発明の実施の形態２ｂの主増幅器の回路図である。図１７において、図９と同じものあるいは相当するものには同じ符号を付してある。実施の形態２ｃの主増幅器は、上記実施の形態１ｂ（図９参照）の主増幅器において、オフセット補償部１ｂをアナログ加減算回路によるオフセット補償部２ｃに変更したものである。ピークホールド回路PH1，PH2と、差動入力電圧シングル電圧出力増幅器Din1，Din2と、低域通過フィルタLPF3とを備える。
【０１０１】
この実施の形態２ｃのオフセット補償部２ｃは、上記実施の形態１ｂのオフセット補償部１ｂ（図９参照）において、ピークホールド回路PH1またはPH2の入力の内、受光期間（“１”データ受信期間）のピークホールド側（ここではピークホールド回路PH1）に低域通過フィルタLPF3を設けたものである。低域通過フィルタLPF3は、抵抗RF3と、キャパシタCF3とを備え、抵抗RF3およびキャパシタCF3で構成した低域通過フィルタによって差動逆相電圧VAnの必要信号帯域を超える高周波分を除去して差動逆相電圧VAnfをピークホールド回路PH1に出力する。
【０１０２】
低域通過フィルタLPF3は、ピークホールド回路PH1，PH2の内、受光期間の雑音がピーク値に影響を与える側であるピークホールド回路PH1の入力に設けられ、差動逆相入力電圧VAnの必要信号帯域を超える高周波分を除去して差動逆相電圧VAnfをピークホールド回路PH1に出力する。このため、２つのピークホールド値VapfpとVanfpは、ともに高域雑音を除去した値となり、これらのピーク値VapfpとVanfpとの差は、正確に前置増幅器からの差動入力電圧VApとVAn間のオフセット値となる。この実施の形態２ｃのオフセット補償部２ｃでも、上記実施の形態２ｂのオフセット補償部２ｂと同様に、図１６（ｃ）に示すような出力波形が得られる。
【０１０３】
また、この実施の形態２ｃのオフセット補償部２ｃに設けられる低域通過フィルタLPF3は、上記実施の形態２ｂのオフセット補償部２ｂに設けられる低域通過フィルタLPF2（図１３参照）よりも簡単な回路になる。
【０１０４】
以上のように実施の形態２ｃによれば、上記実施の形態２ａ，２ｂと同様に以下の効果がある。
（１）図１６（ｃ）の波形のように、完全にオフセット補償されされた波形が得られる。
（２）上記（１）の効果により、アイの開き（“１”／“０”判定のノイズマージン）が向上する。
（３）上記（２）の効果により、光受信回路の最小受光特性が向上する。
【０１０５】
実施の形態３（３ａ，３ｂ）
本発明の実施の形態３の主増幅器は、オフセット補償部のピークホールド回路の電荷を保持するキャパシタに、この保持電荷を放電させる抵抗または定電流源を設けたものである。この実施の形態３の主増幅器は、上記従来の主増幅器および上記実施の形態１，２の主増幅器に適用可能である。
【０１０６】
実施の形態３ａ
図１８は本発明の実施の形態３ａの主増幅器の構成図である。図１８において、図５と同じものには同じ符号を付してある。なお、図１８において、Cp1，Cp2はそれぞれピークホールド回路PH1，PH2を構成するキャパシタである。実施の形態３ａの主増幅器は、アナログ加減算回路によるオフセット補償部３ａと、差動増幅器Amp1とを備える。オフセット補償部３ａは、ピークホールド回路PH1,PH2と、抵抗Rp1,Rp2と、差動電圧入力差動電流出力増幅器Gm1，Gm2と、抵抗R1，R2とを備える。この実施の形態３ａの主増幅器には、例えば図２（ｂ）または図２（ｃ）の前置増幅器から出力された差動電圧VAp，VAnが入力される。
【０１０７】
この実施の形態３ａのオフセット補償部３ａは、上記実施の形態１のオフセット補償部１ａ（図５参照）において、ピークホールド回路PH1，PH2の電荷を保持するキャパシタCp1，Cp2に、この保持電荷を放電させる抵抗Rp1，Rp2を設けたものある。
【０１０８】
信号増幅系にキャパシタ結合を含んでパルス信号を増幅する前置増幅器（図２（ｂ），（ｃ）の前置増幅器）等の出力は、増幅するパルス信号の“０”と“１”の出現確率が時間で変化するのに応じて、出力の直流レベル（平均値）が変化する。
【０１０９】
このオフセット補償部３ａにおいては、ピークホールド回路PH1およびPH2の電荷を保持するキャパシタCp1，Cp2と、これらの電荷を放電させる抵抗Rp1，Rp2で構成するそれぞれの放電時定数（Cp1×Rp1、Cp2×Rp2）を、最長“０”情報連続時間（あるいは最長“１”情報連続時間）より大きく、かつ前置増幅器の出力直流レベル変動の時定数より小さく、設定しておく。
【０１１０】
この設定により、ピークホールド回路PH1，PH2のピークホールド出力は、前置増幅器の出力の直流レベル（平均値）が徐々に下がっていく変化にも追従できるので、この実施の形態３ａのオフセット補償部３ａのオフセット補償動作は、上記実施の形態１ａのオフセット補償部１ａのオフセット補償動作において、前置増幅器の出力の直流レベル（平均値）の変化に追従できることになり、前置増幅器の出力の直流レベル（平均値）の変動を補償し、パルス信号の“０”と“１”のそれぞれの単位時間幅が等しい差動電圧を再生できる。
【０１１１】
この実施の形態３ａの主増幅器を多段化すると、段間もキャパシタ結合にでき、段間の直流レベルの整合が不要になる。また、この実施の形態３ａで使用が可能となるキャパシタ結合の前置増幅器は、一般に素子数の少ない簡単な構成で実現でき、消費電力も一般に少ない。
【０１１２】
この実施の形態３ａの主増幅器は、光通信に限らず、同軸ケーブル等の不平衡伝送ラインを用いたパルス伝送受信回路において、直流レベル変動を含む不平衡信号からオフセット補償した平衡差動信号を得る回路としても使用できる。
【０１１３】
以上のように実施の形態３ａによれば、以下の効果がある。
（１）前置増幅器の出力の直流レベル（平均値）の変動をも補償したオフセット補償機能が実現する。
（２）多段化増幅とした場合、段間を全てキャパシタ結合とすることも可能となり、不平衡形増幅器やキャパシタ結合増幅器などの簡易な増幅回路を使用できる。
（３）簡易な増幅回路の使用により、低消費電力化できる。
（４）光通信に限らず、同軸ケーブル等の不平衡伝送ラインを用いたパルス伝送受信回路において、直流レベル変動を含む不平衡信号からオフセット補償した平衡差動信号を得る回路としても使用できる。
【０１１４】
実施の形態３ｂ
図１９は本発明の実施の形態３ｂの主増幅器の回路図である。図１９において、図１８または図５３と同じものには同じ符号を付してある。なお、図１９においても、Cp1，Cp2はそれぞれピークホールド回路PH1，PH2を構成するキャパシタである。実施の形態３ｂの主増幅器は、アナログ加減算回路によるオフセット補償部３ｂと、差動増幅器Amp1とを備える。オフセット補償部３ｂは、ピークホールド回路PH1,PH2と、定電流源回路Ip1，Ip2と、差動電圧入力差動電流出力増幅器Gm1，Gm2と、抵抗R1，R2とを備える。
【０１１５】
この実施の形態３ｂのオフセット補償部３ｂは、上記従来のオフセット補償部１０１ｂ（図５３参照）において、ピークホールド回路PH1，PH2の電荷を保持するキャパシタCp1，Cp2に、この保持電荷を放電させる定電流源回路Ip1，Ip2を設けたものである。つまり、定電流回路Ip1，Ip2は、上記実施の形態３ａの抵抗Rp1，Rp2と同様の働きをする。
【０１１６】
このオフセット補償部３ｂにおいても、上記実施の形態３ａと同様に、ピークホールド回路PH1およびPH2の電荷を保持するキャパシタCp1，Cp2と、これらの電荷を放電させる定電流回路Ip1，Ip2で構成するそれぞれの放電時定数を、最長“０”情報連続時間（あるいは最長“１”情報連続時間）より大きく、かつ前置増幅器の出力直流レベル変動の時定数より小さく、設定しておく。
【０１１７】
この設定により、ピークホールド回路PH1，PH2のピークホールド出力は、前置増幅器の出力の直流レベル（平均値）が徐々に下がっていく変化にも追従できるので、この実施の形態３ｂのオフセット補償部３ｂのオフセット補償動作は、上記実施の形態１ａのオフセット補償部１ａのオフセット補償動作において、前置増幅器の出力の直流レベル（平均値）の変化に追従できることになり、前置増幅器の出力の直流レベル（平均値）の変動を補償し、パルス信号の“０”と“１”のそれぞれの単位時間幅が等しい差動電圧を再生できる。
【０１１８】
この実施の形態３ｂの主増幅器を多段化すると、上記実施の形態３ａと同様に、段間もキャパシタ結合にでき、段間の直流レベルの整合が不要になる。また、この実施の形態３ｂで使用が可能となるキャパシタ結合の前置増幅器は、上記実施の形態３ａと同様に、一般に素子数の少ない簡単な構成で実現でき、消費電力も一般に少ない。
【０１１９】
この実施の形態３ｂの主増幅器は、上記実施の形態３ａと同様に、光通信に限らず、同軸ケーブル等の不平衡伝送ラインを用いたパルス伝送受信回路において、直流レベル変動を含む不平衡信号からオフセット補償した平衡差動信号を得る回路としても使用できる。
【０１２０】
以上のように実施の形態３ｂによれば、上記実施の形態３ａと同様に以下の効果がある。
（１）前置増幅器の出力の直流レベル（平均値）の変動をも補償したオフセット補償機能が実現する。
（２）多段化増幅とした場合、段間を全てキャパシタ結合とすることも可能となり、不平衡形増幅器やキャパシタ結合増幅器などの簡易な増幅回路を使用できる。
（３）簡易な増幅回路の使用により、低消費電力化できる。
（４）光通信に限らず、同軸ケーブル等の不平衡伝送ラインを用いたパルス伝送受信回路において、直流レベル変動を含む不平衡信号からオフセット補償した平衡差動信号を得る回路としても使用できる。
【０１２１】
実施の形態４（４ａ，４ｂ，４ｃ，４ｄ）
図２０は本発明の実施の形態４のレべル識別回路の基本構成図である。この実施の形態４のレべル識別回路は、オフセット補償部を構成する加減算部の差動出力部に不均等要素をもたせることによって、差動入力電圧VCp，VCnがVCp-VCn≒０のときにオフセット補償部の差動出力電圧VEp，VEnに固定値オフセットを発生させるものである。
【０１２２】
実施の形態４ａ
図２１は本発明の実施の形態４ａのレベル識別回路の構成図である。図２１において、図５または図５６と同じものあるいは相当するものには同じ符号を付してある。実施の形態４ａのレベル識別回路は、アナログ加減算回路によるオフセット補償部４ａと、比較部Comp1とを備える。オフセット補償部４ａは、ピークホールド回路PH1,PH2と、差動電圧入力差動電流出力増幅器Gm1，Gm2と、抵抗R1，R2と、バッファ回路とを備える。増幅器Gm1，Gm2、抵抗R1，R2、およびバッファ回路は、加減算部を構成している。抵抗R1，R2およびバッファ回路は差動出力部を構成している。図２２はオフセット補償部４ａの具体回路例である。
【０１２３】
この実施の形態４ａのオフセット補償部４ａは、上記実施の形態１ａのオフセット補償部１ａ（図５参照）において、出力にバッファ回路を設けた構成である。このオフセット補償部４ａは、直流オフセットを含む差動入力電圧VCp，VCnから直流オフセットを補償し、さらにVCp-VCn≒０のときに固定値のオフセットを付加した差動電圧VEp，VEnを出力する。
【０１２４】
オフセット補償部４ａの差動出力部は、正相と逆相の対応する要素の均等性を崩して構成されている。抵抗R1は、差動正相電流Io1pとIo2nの加算電流を流して差動正相電圧VDpに変換する。また、抵抗R2は、差動逆相電流Io1nとIo2nの加算電流を流して差動逆相電圧VDnに変換する。バッファ回路は、差動正相電圧VDpを正相入力、差動逆相電圧VDnを逆相入力として、差動電圧VDp，VDnを上記固定値のオフセットを付加した差動電圧VEp，VEnに変換する。また、比較部Comp1は、差動電圧VEp，VEnを論理信号Qp，Qnに変換する。
【０１２５】
図２２の差動出力部は、“０”データ連続受信期間等においてVCp−VCn≒０のときに、Voff＝VEn−VEp＞０となる固定値のオフセットVoffを付加するために、差動出力部の正相と逆相の対応する要素の均等性を、下記（ａ）−（ｄ）のいずれか、あるいはそれらの組み合わせにより崩して構成されている。
（ａ）抵抗R1，R2の抵抗値を、R1＝R2＋ΔRとして、R1＞R2にする。
（ｂ）バッファ回路のエミッタフォロワトランジスタQ7，Q8において、Q7のサイズをQ8のサイズのｎ倍にする。あるいは、Q7と同じサイズのQ8をｎ個設ける。
（ｃ）バッファ回路の電流吸い込み用トランジスタQ9，Q10において、Q10のサイズをQ9サイズのｍ倍にする。あるいは、Q9と同じサイズのQ10をｍ個設ける。
（ｄ）バッファ回路のエミッタフォロワトランシスタQ7，Q8のエミッタに、レベルシフト抵抗Re1，Re2を挿入し、抵抗値をRe2＝Re1＋ΔReとして、Re1＜Re2にする。
【０１２６】
実施の形態４ａのオフセット補償部４ａにおいて、直流オフセットを含む差動入力電圧VCp，VCnから直流オフセットを補償した差動電圧VEp，VEnを得るオフセット補償動作は、上記実施の形態１ａと同様であるので、その説明を省略する。
【０１２７】
長期の消光期間（“０”データ連続受信期間等）においてVCp−VCn≒０が生じたときに、差動出力電圧VEp，VEnに直流オフセットVoff（VEn＞VEp）を付加する動作について以下に説明する。
【０１２８】
オフセット補償部４ａの増幅器Gm1とGm2とは同じ回路となっており、増幅器Gm1およびGm2の差動出力電流をワイヤード加算した加算差動電流は、上記の長期消光期間においては、正相出力電流と逆相出力電流とが等しくなる。このとき、抵抗R1およびR2に流れる電流は、
（R1に流れる電流）＝（R2に流れる電流）＝（Is1＋Is2）／２＝Is
となる。
【０１２９】
上記（ａ）のように、抵抗R1，R2の抵抗値を、R1＝R2＋ΔRとしてあると、R2の電圧降下に対してR1の電圧降下がΔR×Isだけ大きくなり、この電圧差がそのままオフセット補償部４ａの出力VEn，VEp間の差となって、比較部Comp1の出力を、Qp＝“０”，Qn＝“１”にする。
【０１３０】
また、上記（ｂ）のように、バッファ回路のエミッタフォロワトランジスタQ7のサイズをQ8サイズのｎ倍（あるいはQ8をｎ個）としてあり、これら２つのトランジスタに流れている電流が等しいとすると、これら２つのトランジスタのベースとエミッタ間の電圧に、次式の電圧差ΔVbeが生じる（サイズの大きいトランジスタのVbeがΔVbeだけ小さくなる）。
ΔVbe＝（ｋ＊Ｔ／ｑ）ｌｎ（ｎ）
ｋ：ボルツマン定数
Ｔ：絶対温度
ｑ：電子の電荷量
この電圧差ΔVbeがそのままオフセット補償部４ａの出力VEn，VEp間の差となって、比較部Comp1の出力をQp＝“０”，Qn＝“１”にする。
【０１３１】
また、上記（ｃ）のように、バッファ回路の電流吸い込み用トランジスタQ10のサイズをQ9サイズのｍ倍（あるいはQ10をｍ個）としてあると、サイズの大きい側のトランジスタの電流は、サイズの小さい側のトランジスタの電流のｍ倍となる。エミッタフォロワトランジスタQ7およびQ8のサイズを同じとすると、これら２つのトランジスタQ7およびQ8のベースとエミッタ間の電圧に、次式の電圧差ΔVbeが生じる（大きい電流が流れている側のトランジスタのVbeがΔVbeだけ大きくなる）。
ΔVbe＝（ｋ×Ｔ／ｑ）ｌｎ（ｍ）
ｋ：ボルツマン定数
Ｔ：絶対温度
ｑ：電子の電荷量
この電圧差ΔVbeがそのままオフセット補償部の出力VEn，VEp間の差となって、比較部Comp1の出力を、Qp＝“０”，Qn＝“１”にする。
【０１３２】
また、上記（ｄ）のように、エミッタフォロワトランジスタQ7およびQ8のエミッタに、レベルシフト抵抗Re1，Re2をそれぞれ挿入し、抵抗値をRe2＝Re1＋ΔRe（Re1＝０を含む）として、Re1＜Re2にしてあると、抵抗ΔReの電圧降下分がそのままオフセット補償部４ａの出力VEn，VEp間の差となって、比較部Comp1の出力をQp＝“０”，Qn＝“１”にする。
【０１３３】
なお、抵抗R1とR2の抵抗値の関係、エミッタフォロワトランジスタQ7とQ8のサイズの関係、電流吸い込み用トランジスタQ9とQ10のサイズの関係、レベルシフト抵抗Re1とRe2の関係、をそれぞれ逆にすれば、比較部Comp1の出力をQp＝“１”，Qn＝“０”にすることができる。
【０１３４】
上記（ａ）−（ｄ）の内のいくつかを組み合わせてもよい。また、上記（ａ）−（ｄ）の方法は、図２２の構成のオフセット補償部に適用される方法例であり、差動出力部の回路構成を変えれば、正相と逆相の対応する要素の構成が変わり、対応する要素の均等性を崩す要素（方法）も変わる。
【０１３５】
以上のように実施の形態４ａによれば、以下の効果がある。
（１）基準電圧VrおよびVoffを生成する特別な電源回路を不要にできる。
（２）図５６の加算回路ADD1，ADD2のような３値の加減算が不要となり、増幅器Gm1，Gm2のように２値を差動電圧入力（減算）とし、その出力をワイヤード加算（電流加算）すればよいので、回路が簡単になる。
【０１３６】
実施の形態４ｂ
図２３は本発明の実施の形態４ｂのレベル識別回路の構成図である。図２３において、図２１または図５３と同じものあるいは相当するものには同じ符号を付してある。実施の形態４ｂのレベル識別回路は、アナログ加減算回路によるオフセット補償部４ｂと、比較部Comp1とを備える。オフセット補償部４ｂは、ピークホールド回路PH1,PH2と、差動電圧入力差動電流出力増幅器Gm1，Gm2と、抵抗R1，R2と、バッファ回路とを備える。
【０１３７】
この実施の形態４ｂのオフセット補償部４ｂは、上記従来のオフセット補償部１０１ｂ（図５３参照）において、出力にバッファ回路を設けた構成である。このオフセット補償部４ｂは、上記実施の形態４ａのオフセット補償部４ａ（図２１参照）と同様に、直流オフセットを含む差動入力電圧VCp，VCnから直流オフセットを補償し、さらにVCp-VCn≒０のときに固定値のオフセットを付加した差動電圧VEp，VEnを出力する。オフセット補償部４ｂの差動出力部は、正相と逆相の対応する要素の均等性を崩して構成されている。
【０１３８】
このオフセット補償部４ｂにおいて、直流オフセットを含む差動入力電圧VCp，VCnから直流オフセットを補償した差動電圧VEp，VEnを得るオフセット補償動作、および差動出力電圧VEp，VEnに直流オフセットVoff（VEn＞VEp）を付加する動作は、上記実施の形態４ａと同様である。
【０１３９】
以上のように実施の形態４ｂによれば、上記実施の形態４ａと同様に、以下の効果がある。
（１）基準電圧VrおよびVoffを生成する特別な電源回路を不要にできる。
（２）図５６の加算回路ADD1，ADD2のような３値の加減算が不要となり、増幅器Gm1，Gm2のように２値を差動電圧入力（減算）とし、その出力をワイヤード加算（電流加算）すればよいので、回路が簡単になる。
【０１４０】
実施の形態４ｃ
図２４は本発明の実施の形態４ｃのレベル識別回路の構成図である。図２４において、図２１と同じものあるいは相当するものには同じ符号を付してある。この実施の形態４ｃのレベル識別回路は、上記実施の形態４ａのレベル識別回路において、オフセット補償部４ａをアナログ加減算回路によるオフセット補償部４ｃに変更したものである。図２５はオフセット補償部４ｃの具体回路例である。
【０１４１】
この実施の形態４ｃのオフセット補償部４ｃは、上記実施の形態４ａのオフセット補償部４ａ（図２１参照）において、増幅器Gm1，Gm2の正相出力をVccに直接接続したものである。このオフセット補償部４ｃは、上記実施の形態４ａのオフセット補償部４ａと同様に、直流オフセットを含む差動入力電圧VCp，VCnから直流オフセットを補償し、さらにVCp-VCn≒０のときに固定値のオフセットを付加した差動電圧VEp，VEnを出力する。オフセット補償部４ｃの差動出力部は、正相と逆相の対応する要素の均等性を崩して構成されている。
【０１４２】
図２５の差動出力部でも、図２２の差動出力部と同様に、“０”データ連続受信期間等においてVCp−VCn≒０のときに、Voff＝VEn−VEp＞０となる固定値のオフセットVoffを付加するために、差動出力部の正相と逆相の対応する要素の均等性を、下記（ａ）−（ｄ）のいずれか、あるいはそれらの組み合わせにより崩して構成されている。
【０１４３】
オフセット補償部４ｃの増幅器Gm1とGm2とは同じ回路となっており、増幅器Gm1およびGm2の差動出力電流をワイヤード加算した加算差動電流は、上記の長期消光期間においては、正相出力電流と逆相出力電流とが等しくなる。このとき、抵抗R1およびR2に流れる電流は、
（R1に流れる電流）＝Is1／２＝Is／２
となり、
（R2に流れる電流）＝Is2／２＝Is／２
となる。
【０１４４】
上記（ａ）のように、抵抗R1，R2の抵抗値を、R1＝R2＋ΔRとしてあると、R2の電圧降下に対してR1の電圧降下がΔR×Is／２だけ大きくなり、この電圧差がそのままオフセット補償部４ｃの出力VEn，VEp間の差となって、比較部Comp1の出力を、Qp＝“０”，Qn＝“１”にする。なお、上記（ｂ）−（ｄ）については、上記実施の形態４ａと同様である。
【０１４５】
図２４では、差動電圧入力差動電流出力増幅器Gm1，Gm2の差動出力電流の逆相側（Io1n，Io2n）を電源Vccに接続しているが、差動出力電流の正相側（Io1p，Io2p）を電源Vccに接続して、差動出力電流の逆相側Io1nを抵抗R2に接続し、差動出力電流の逆相側Io2nを抵抗R1に接続して構成しても同じ効果が得られる。
【０１４６】
以上のように実施の形態４ｃによれば、上記実施の形態４ａと同様に、以下の効果がある。
（１）基準電圧VrおよびVoffを生成する特別な電源回路を不要にできる。
（２）図５６の加算回路ADD1，ADD2のような３値の加減算が不要となり、増幅器Gm1，Gm2のように２値を差動電圧入力（減算）とし、その出力をワイヤード加算（電流加算）すればよいので、回路が簡単になる。
【０１４７】
実施の形態４ｄ
図２６は本発明の実施の形態４ｄのレベル識別回路の構成図である。図２６において、図２４または図５３と同じものあるいは相当するものには同じ符号を付してある。実施の形態４ｄのレベル識別回路は、アナログ加減算回路によるオフセット補償部４ｄと、比較部Comp1とを備える。オフセット補償部４ｄは、ピークホールド回路PH1,PH2と、差動電圧入力差動電流出力増幅器Gm1，Gm2と、抵抗R1，R2と、バッファ回路とを備える。
【０１４８】
この実施の形態４ｄのオフセット補償部４ｄは、上記従来のオフセット補償部１０１ｃ（図５５参照）に相当し、出力にバッファ回路を設け、増幅器Gm1，Gm2の正相出力をVccに直接接続したものである。このオフセット補償部４ｄは、上記実施の形態４ｃのオフセット補償部４ｃ（図２４参照）と同様に、直流オフセットを含む差動入力電圧VCp，VCnから直流オフセットを補償し、さらにVCp-VCn≒０のときに固定値のオフセットを付加した差動電圧VEp，VEnを出力する。オフセット補償部４ｂの差動出力部は、正相と逆相の対応する要素の均等性を崩して構成されている。
【０１４９】
このオフセット補償部４ｄにおいて、直流オフセットを含む差動入力電圧VCp，VCnから直流オフセットを補償した差動電圧VEp，VEnを得るオフセット補償動作、および差動出力電圧VEp，VEnに直流オフセットVoff（VEn＞VEp）を付加する動作は、上記実施の形態４ｃと同様である。
【０１５０】
以上のように実施の形態４ｄによれば、上記実施の形態４ｃと同様に、以下の効果がある。
（１）基準電圧VrおよびVoffを生成する特別な電源回路を不要にできる。
（２）図５６の加算回路ADD1，ADD2のような３値の加減算が不要となり、増幅器Gm1，Gm2のように２値を差動電圧入力（減算）とし、その出力をワイヤード加算（電流加算）すればよいので、回路が簡単になる。
【０１５１】
実施の形態５（５ａ，５ｂ，５ｃ）
図２７は本発明の実施の形態５のレベル識別回路の基本構成図である。この実施の形態５のレベル識別回路は、差動入力電圧VCp，VCnの直流オフセットを補償するオフセット補償部（正相と逆相との間の均等性を保つ構成の上記従来のオフセット補償部または上記実施の形態１−３のオフセット補償部）と、入出力特性にヒステリシス特性をもった比較部とを備えたものである。なお、ヒステリシス特性をもった比較部は、シングル出力であってもよい。
【０１５２】
実施の形態５ａ
図２８は本発明の実施の形態５ａのレベル識別回路においてのヒステリシス特性をもった比較部の回路図である。この実施の形態５ａの比較部は、正帰還保持部と、論理レベル変換部とを備える。
【０１５３】
実施の形態５ａのレベル識別回路は、比較部にヒステリシス特性があるため、出力論理Qp，Qnは、差動入力電圧VEp，VEnの大小が反転しただけではそれ以前の出力論理が保持され、反転電圧差がさらに所定のスレッショルド電圧値Vthを越えたときに初めて出力論理が反転する（ヒステリシスコンパレータ動作）。
【０１５４】
上記のヒステリシスコンパレータ動作は、次のようになる。
VEp≫VEnのとき、
Qp＝“１”，Qn＝“０”
とすると、
VEp≫VEnからVEp≒VEnになっても、それ以前の出力論理、
Qp＝“１”，Qn＝“０”
を保持し、
VEpとVEnが反転してさらにVEn−VEp＞Vthnとなって初めて、
Qp＝“０”，Qn＝“１”
に出力論理が反転し、
さらにVEn−VEp＞VthnからVEp≪VEnになっても、
Qp＝“０”，Qn＝“１”
を保持する。
【０１５５】
また、VEp≪VEnからVEp≒VEnになっても、以前の出力論理、
Qp＝“０”，Qn＝“１”
を保持し、
VEpとVEnが反転してさらにVEp−VEn＞Vthpとなって初めて、
Qp＝“１”，Qn＝“０”
に出力論理が反転し、
さらにVEp−VEn＞VthpからVEp≫VEnになっても、
Qp＝“１”，Qn＝“０”
を保持する。
つまり、Vthp＞VEp−VEn＞−Vthnの範囲では、それ以前の出力論理を保持する。
【０１５６】
従って、VEpやVEnに重畳してくる雑音レベルやオフセット補償部の残存オフセットよりも、スレッショルド電圧VthnおよびVthpを大きく設定しておけば、長期の消光期間（“０”データ連続受信期間等）やその逆の長期の受光期間（“１”データ連続受信期間）によってVEp−VEn≒０になったとき、それ以前の論理出力を保持できる。
【０１５７】
さらに、スレッショルド電圧VthnおよびVthpを、Vthn＝Vthpとなるように設定すれば、出力論理が“１”から“０”に反転するときと、“０”から“１”に反転するときの出力反転条件が等しくなるので、出力論理“１”と“０”のタイムスロットを等しくすることができる。
【０１５８】
この実施の形態５ａの比較部では、抵抗R1，R3の組と抵抗R2，R4の組とが正帰還回路となり、上記のヒステリシス特性を実現している。この正帰還回路により差動入力電圧VEpとVEnの大小が逆転しただけでは、トランジスタT1，T2のベース電位の高低が逆転しない。そして、差動入力電圧VEpとVEnの反転が進み、トランジスタT1，T2のベース電圧の高低が逆転すると、上記の正帰還が論理出力を急激に逆転させる。
【０１５９】
以上のように実施の形態５ａによれば、以下の効果がある。
（１）従来のような基準電圧を必要としない。
（２）ヒステリシスコンパレータ動作により、一定レベル以下のディファレンシャルモード雑音を除去できる。
（３）ヒステリシスコンパレータ動作により、長期の消光期間（“０”データ連続受信期間等）やその逆の長期の受光期間（“１”データ連続受信期間）のいずれにおいても、それ以前の論理出力を保持できる（従来のレベル識別回路や上記実施の形態４のレベル識別回路では、いずれかに限定される）。
（４）スレッショルド電圧VthpとVthnとを等しく設定することにより、“０”から“１”に反転するときと、“１”から“０”に反転するときの応答を等しくでき、“０”と“１”のタイムスロット幅を揃えられる。
【０１６０】
実施の形態５ｂ
図２９は本発明の実施の形態５ｂのレベル識別回路においての比較部の回路図である。この実施の形態５ｂの比較部は、ＥＣＬ論理出力回路の例であって、入力部と、正帰還保持部と、論理レベル変換部とを備える。
【０１６１】
実施の形態５ｂの比較部では、入力部の差動吸い込み電流Imは、正帰還保持部の差動吸い込み電流Ioより大きく設定されている。入力部の差動入力電圧VEpとVEnの大小によって、電流I1が抵抗R3に流れ、電流I2が抵抗R4に流れる。正帰還保持部が以前の“１”，“０”いずれかを保持しているときには、上記の吸い込み電流Imは抵抗R3またはR4の一方に流れている。
【０１６２】
吸い込み電流Imが抵抗R3の側に流れているとすると、VEp，VEnが反転したあと、電流I2が増加し、電流I1が減少し、（I2−I1）＞Ioになると、抵抗R3の電圧降下よりも抵抗R4の電圧降下が大きくなる。これにより、正帰還保持部の入力電圧トランジスタT4とT5のベース電位の高低が逆転し、上記の正帰還が論理出力を急激に逆転させる。
【０１６３】
以上のように実施の形態５ｂによれば、上記実施の形態５ａと同様に、以下の効果がある。
（１）従来のような基準電圧を必要としない。
（２）ヒステリシスコンパレータ動作により、一定レベル以下のディファレンシャルモード雑音を除去できる。
（３）ヒステリシスコンパレータ動作により、長期の消光期間（“０”データ連続受信期間等）やその逆の長期の受光期間（“１”データ連続受信期間）のいずれにおいても、それ以前の論理出力を保持できる（従来のレベル識別回路や上記実施の形態４のレベル識別回路では、いずれかに限定される）。
（４）スレッショルド電圧VthpとVthnとを等しく設定することにより、“０”から“１”に反転するときと、“１”から“０”に反転するときの応答を等しくでき、“０”と“１”のタイムスロット幅を揃えられる。
【０１６４】
実施の形態５ｃ
図３０は本発明の実施の形態５ｃのレベル識別回路においての比較部の回路図である。回路図である。この実施の形態５ｃの比較部は、ＴＴＬ論理出力回路の例であって、入力部と、正帰還保持部と、論理レベル変換部とを備える。
【０１６５】
実施の形態５ｃの比較部の動作は、上記実施の形態５ｂの比較部と同様であり、I2＜I1から、電流I2が増加し、電流I1が減少して、I2−I1＞Ioとなると、あるいはI1＜I2から、電流I1が増加し、電流I2が減少して、I1−I2＞Ioとなると、論理出力が反転する。
【０１６６】
以上のように実施の形態５ｃによれば、上記実施の形態５ｂと同様に、以下の効果がある。
（１）従来のような基準電圧を必要としない。
（２）ヒステリシスコンパレータ動作により、一定レベル以下のディファレンシャルモード雑音を除去できる。
（３）ヒステリシスコンパレータ動作により、長期の消光期間（“０”データ連続受信期間等）やその逆の長期の受光期間（“１”データ連続受信期間）のいずれにおいても、それ以前の論理出力を保持できる（従来のレベル識別回路や上記実施の形態４のレベル識別回路では、いずれかに限定される）。
（４）スレッショルド電圧VthpとVthnとを等しく設定することにより、“０”から“１”に反転するときと、“１”から“０”に反転するときの応答を等しくでき、“０”と“１”のタイムスロット幅を揃えられる。
【０１６７】
なお、上記実施の形態４，５のレベル識別回路は、ケーブルを介して平衡差動信号を送受する低電圧差動伝送（ＬＶＤＳ：Low-Voltage Differential Signaling）に適用できる。ＬＶＤＳでは、ケーブル長が長く信号レベルが減衰する場合に、オフセット補償増幅あるいは√ｆ補償増幅をすることになるが、上記実施の形態４，５を適用すると、“０”あるいは“１”信号の長連を含んだ場合にも、安定した受信が可能になる。
【０１６８】
実施の形態６（６ａ，６ｂ，６ｃ，６ｄ）
本発明の実施の形態６の自動利得制御増幅回路（ＡＧＣ増幅回路）は、制御された利得で入力電圧を増幅して差動正相電圧VGpおよび差動逆相電圧VGnを出力する可変利得増幅部と、上記差動電圧VGp，VGnの振幅を検出してその振幅に応じた差動正相電圧VHpおよび差動逆相電圧VHnを出力する振幅値検出部と、上記差動電圧VHp，VHnに応じて上記可変利得増幅部の利得を制御する利得制御増幅器とを備えたものである。
【０１６９】
実施の形態６ａ
図３１は本発明の実施の形態６ａのＡＧＣ増幅回路の構成図である。図３１において、図５または図５７と同じものあるいは相当するものには同じ符号を付してある。実施の形態６ａのＡＧＣ増幅回路は、可変利得増幅器１６ａと、差動出力化増幅器Doutと、アナログ加減算回路による振幅値検出部６ａと、利得制御増幅器２６ａとを備える。可変利得増幅器１６ａおよび差動出力化増幅器Doutは、可変利得増幅部を構成している。振幅値検出部６ａは、ピークホールド回路PH1，PH2と、差動電圧入力差動電流出力増幅器Gm3，Gm4と、抵抗R3，R4とを備える。増幅器Gm3，Gm4および抵抗R3，R4は、加減算部を構成している。
【０１７０】
可変利得増幅器１６ａは、増幅利得が可変であって外部からの増幅利得の制御が可能であり、制御された利得で入力電圧VFを増幅して電圧VGを出力する。差動出力化増幅器Doutは、電圧VGを差動正相電圧VGpおよび差動逆相電圧VGnに変換する。
【０１７１】
ピークホールド回路PH1は、差動出力化増幅器Doutからの差動逆相電圧VGnのピーク値を検出してピーク値VGnpを出力し、ピークホールド回路PH2は、差動出力化増幅器Doutからの差動正相電圧VGpのピーク値を検出してピーク値VGppを出力する。
【０１７２】
増幅器Gm3は、ピーク値VGppを正相入力、図示しない基準電圧回路からの基準電圧Vr1を逆相入力とし、差動電流Io3p，Io3nを出力する。また、増幅器Gm4は、ピーク値VGnpを正相入力、図示しない基準電圧回路からの基準電圧Vr2を逆相入力とし、差動電流Io4p，Io4nを出力する。増幅器Gm3，Gm4の回路は、上記実施の形態１ａの差動電圧入力差動電流出力増幅器Gm1，Gm2（図６参照）と同様である。抵抗R3は、差動正相電流Io3pとIo4pの加算電流を流して正相出力電圧VHpに変換する。また、抵抗R4は、差動逆相電流Io3nとIo4nの加算電流を流して逆相出力電圧VHnに変換する。
【０１７３】
図３２は利得制御増幅器２６ａの具体回路例である。利得制御増幅器２６ａは、振幅値検出部６ａからの差動正相電圧VHpを逆相入力、振幅値検出部６ａからの差動逆相電圧VHnを正相入力として、差動正相電圧VHp，VHnに応じて制御電圧VCを生成し、可変利得増幅器１６ａの増幅利得を制御する。
【０１７４】
図３３は振幅値検出部６ａの差動入力電圧（差動出力化増幅器Doutの差動出力電圧）VGp，VGnの波形例である。図３３において、差動電圧VGp，VGnの振幅をVpp、差動電圧VGpとVGnとの間のオフセット電圧をVoff、差動電圧VGp，VGnの直流バイアス電圧（差動出力中点電圧）をVnnとすると、ピークホールド回路PH1，PH2の出力電圧VGpp，VGnpは、
VGpp＝Vpp／２＋Voff／２＋Vnn…（１３）
VGnp＝Vpp／２−Voff／２＋Vnn…（１４）
となる。
【０１７５】
図３１の加減算部において、差動入力を減算、電流加算を加算と考えると、
となる。
【０１７６】
利得制御増幅器２６ａは、VHp−VHn＝０となるように、可変利得増幅器１６ａの利得を制御するので、
VHp−VHn＝Ｋ（Vpp−Vps）＝０，Vpp＝Vps…（１７）
となり、自動利得制御（ＡＧＣ）動作となる。
【０１７７】
以上のように実施の形態６ａによれば、振幅値を正確に検出できるので、振幅を正確に制御するＡＧＣを実現できる（差動出力化増幅器Dout等のオフセットの影響は完全に除去される）。
【０１７８】
実施の形態６ｂ
図３４は本発明の実施の形態６ｂのＡＧＣ増幅回路の構成図である。図３４において、図３１と同じものには同じ符号を付してある。実施の形態６ｂのＡＧＣ増幅回路は、可変利得増幅器１６ｂと、低域通過フィルタLPFと、アナログ加減算回路による振幅値検出部６ｂと、利得制御増幅器２６ｂとを備える。可変利得増幅器１６ａおよび低域通過フィルタLPFは、可変利得増幅部を構成している。振幅値検出部６ａは、ピークホールド回路PH1，PH2と、差動電圧入力差動電流出力増幅器Gm3，Gm4と、抵抗R3，R4とを備える。
【０１７９】
図３５は可変利得増幅器１６ｂの具体回路例である。可変利得増幅器１６ｂは、可変の増幅利得を外部から制御可能な差動入出力の増幅器であり、制御された利得で差動入力電圧VFp,VFnを増幅して差動電圧VGp，VGnを出力する。この差動入出力の可変利得増幅器１６ｂを用いることにより、差動出力化増幅器Dout（図３１参照）を省略できる。
【０１８０】
低域通過フィルタLPFは、可変利得増幅器１６ｂから出力された差動電圧VGp，VGnから必要帯域を超える高周波ノイズ分を除去して振幅値検出部６ａに出力する。この低域通過フィルタLPFを設けることにより、可変利得増幅部の出力の低雑音化と利得制御出力レベルの安定化が図れる。
【０１８１】
実施の形態６ｂの振幅値検出部６ｂは、上記実施の形態６ａの振幅値検出部６ａ（図３１参照）において、基準電圧Vr（Vr1，Vr2）に代えて、基準電流Ir（Ir1，Ir2）を入力できる構成としたものである。基準電流Ir1は抵抗R3を流れるように入力され、基準電流Ir2は抵抗R4を流れるように入力される。
【０１８２】
Ir1とR3の積は基準電圧Vr1に相当し、Ir2とR4の積は基準電圧Vr2に相当し、次式によってそれぞれ基準電圧に換算できる。
Vr1＝R3×Ir1，Vr2＝R4×Ir2…（１８）
【０１８３】
利得制御増幅器２６ｂは、上記実施の形態６ａの利得制御増幅器２６ａ（図３１および図３２参照）において、基準電圧Vr3を入力できる構成としたものである。
【０１８４】
以上のように実施の形態６ｂによれば、可変利得増幅部の出力に、不要な高域分を除去する低域通過フィルタLPFを設けることにより、出力の低雑音化と利得制御出力レベルの安定化が図れる。
【０１８５】
実施の形態６ｃ
図３６は本発明の実施の形態６ｃのＡＧＣ増幅回路の構成図である。図３６において、図３１または図１８と同じものあるいは相当するものには同じ符号を付してある。ただし、Cp1，cp2は、それぞれピークホールド回路PH1，PH2を構成するキャパシタである。実施の形態６ｃのＡＧＣ増幅回路は、可変利得増幅器１６ｃと、差動出力化増幅器Doutと、アナログ加減算回路による振幅値検出部６ｃと、利得制御増幅器２６ａとを備える。可変利得増幅器１６ｃおよび差動出力化増幅器Doutは、可変利得増幅部を構成している。振幅値検出部６ｃは、ピークホールド回路PH1，PH2と、抵抗Rp1,Rp2と、差動電圧入力差動電流出力増幅器Gm3，Gm4と、抵抗R3，R4とを備える。
【０１８６】
可変利得増幅器１６ｃは、可変の増幅利得を外部から制御可能な、キャパシタ結合を含むシングル入出力の増幅器であり、制御された利得で入力電圧VFを増幅して電圧VGを出力する。
【０１８７】
実施の形態６ｃの振幅値検出部６ｃは、上記実施の形態６ａの振幅値検出部６ａ（図３１参照）において、ピークホールド回路PH1，PH2の電荷を保持するキャパシタCp1，Cp2に、この保持電荷を放電させる抵抗Rp1，Rp2をそれぞれ設けたものである。なお、上記実施の形態３ｂと同様に、上記保持電荷を放電させる定電流源回路Ip1，Ip2を設けることも可能である。
【０１８８】
可変利得増幅器１６ｃは、キャパシタ結合を含むので、増幅利得を変化させると、出力電圧VGの振幅値が変化する。さらに、キャパシタ結合を含むシングル出力の可変利得増幅器等では、直流バイアス電圧も変化する場合がある。
【０１８９】
この実施の形態６ｃの振幅値検出部６ｃでは、ピークホールド回路PH1，PH2のキャパシタCp1，Cp2に、その電荷を放電させるための抵抗Rp1，Rp2（あるいは定電流源回路Ip1，Ip2）を設けているので、放電時定数を適宜に設定しておくことによって、出力電圧VGの振幅値の変化や直流バイアス電圧の変化に対する応答性を速くすることができる。
【０１９０】
以上のように実施の形態６ｃによれば、ピークホールド回路PH1，PH2のキャパシタCp1，Cp2にその電荷を放電させるための抵抗Rp1，Rp2または定電流回路Ip1，Ip2を設けることにより、振幅値変動や直流バイアスの変動に対する応答速度の改善ができる。
【０１９１】
実施の形態６ｄ
図３７は本発明の実施の形態６ｄのＡＧＣ増幅回路の構成図である。図３７において、図３１、図３４、または図５と同じものあるいは相当するものには同じ符号を付してある。実施の形態６ｄのＡＧＣ増幅回路は、可変利得増幅器１６ｂと、アナログ加減算回路による振幅値検出部６ｄと、利得制御増幅器２６ａとを備える。振幅値検出部６ｄは、ピークホールド回路PH1，PH2と、差動電圧入力差動電流出力増幅器Gm1，Gm2，Gm3，Gm4と、抵抗R1，R2，R3，R4とを備える。増幅器Gm1，Gm2および抵抗R1，R2は、オフセット補償用加減算部を構成し、増幅器Gm3，Gm4および抵抗R3，R4は、振幅値検出用加減算部を構成している。
【０１９２】
実施の形態６ｄの振幅値検出部６ｄにおいて、オフセット補償用加減算部は、上記実施の形態１ａのオフセット補償部１ａ（図５参照）と同じ構成であって、差動電圧VGp，VGnの直流オフセットを補償して差動電圧VJp，VJnを出力する。また、振幅値検出用加減算部は、上記実施の形態６ａの振幅値検出部６ａ（図３１参照）と同じ構成であって、差動電圧VGp，VGnの振幅を検出してその振幅に応じた差動電圧VHp，VHnを出力する。ピークホールド回路PH1，PH2は、オフセット補償用加減算部および振幅値検出用加減算部に共用されている。
【０１９３】
このように実施の形態６ｄのＡＧＣ増幅回路は、オフセット補償付のＡＧＣ増幅回路であって、その振幅値検出部６ｄに、上記実施の形態６ａの振幅値検出部６ａと同じ構成の振幅値検出用加減算部と、上記実施の形態１ａのオフセット補償部１ａと同じ構成であって上記振幅値検出用加減算部とピークホールド回路PH1，PH2を共用するオフセット補償用加減算部とを設けたものである。
【０１９４】
この実施の形態６ｄのＡＧＣ増幅回路のＡＧＣ機能は、上記実施の形態６ａと同じであり、オフセット補償機能は上記実施の形態１ａと同じなので、それらの説明を省略する。
【０１９５】
なお、ＡＧＣ機能実現のための構成は、上記実施の形態６ａのみならず、上記実施の形態６ｂ，６ｃの構成と同様にすることも可能であり、これらのＡＧＣ機能実現のための構成のそれぞれについて、オフセット補償実現のための構成（ピークホールド機能実現のための構成を含む）は、従来のオフセット補償実現のための構成、または上記実施の形態１−３の構成と同様にすることも可能である。上記実施の形態３のオフセット補償実現のための構成を適用することによって、可変利得増幅器の応答速度を改善できる。
【０１９６】
以上のように実施の形態６ｄによれば、差動出力のオフセットを補償したオフセット補償付のＡＧＣ増幅回路を実現できる。
【０１９７】
実施の形態７（７ａ，６ｂ）
本発明の実施の形態７の自動周波数特性補償増幅回路（√ｆ−ＡＧＣ増幅回路）は、制御された利得周波数特性で入力電圧を増幅して差動正相電圧VGpおよび差動逆相電圧VGnを出力する可変周波数特性増幅部と、上記差動電圧VGp，VGnの振幅を検出してその振幅に応じた差動正相電圧VHpおよび差動逆相電圧VHnを出力する振幅値検出部と、上記差動電圧VHp，VHnに応じて上記可変周波数特性増幅部の利得周波数特性を制御する等化特性制御増幅器とを備えたものである。
【０１９８】
実施の形態７ａ
図３８は本発明の実施の形態７ａの√ｆ−ＡＧＣ増幅回路の構成図である。図３８において、図３１または図５８と同じものあるいは相当するものには同じ符号を付してある。実施の形態７ａの√ｆ−ＡＧＣ増幅回路は、可変周波数特性増幅器１７ａと、差動出力化増幅器Doutと、アナログ加減算回路による振幅値検出部７ａと、利得制御増幅器２７ａとを備える。可変周波数特性増幅器１７ａおよび差動出力化増幅器Doutは、可変利得増幅部を構成している。振幅値検出部７ａは、上記実施の形態６ａの振幅値検出部６ａ（図３１参照）と同じものである。
【０１９９】
実施の形態７ａの√ｆ−ＡＧＣ増幅回路は、上記実施の形態６ａのＡＧＣ増幅回路（図３１参照）において、可変利得増幅器１６ａを可変周波数特性増幅器１７ａに置き換え、利得制御増幅器２６ａを等化特性制御増幅器２７ａに置き換えたものである。
【０２００】
可変周波数特性増幅器１７ａは、利得周波数特性が可変であって外部からの利得周波数特性の制御が可能であり、制御された利得周波数特性で入力電圧VFを増幅して電圧VGを出力する。
【０２０１】
等化特性制御増幅器２７ａは、振幅値検出部７ａからの差動正相電圧VHpを逆相入力、振幅値検出部６ａからの差動逆相電圧VHnを正相入力として、差動正相電圧VHp，VHnに応じて制御電圧VCを生成し、可変周波数特性増幅器１７ａの利得周波数特性を制御する。
【０２０２】
ケーブル系（メタル系）を用いたパルス伝送では、長距離になるに従ってパルス波形が劣化していくが、これは主として、一般に√ｆ特性と呼ばれるケーブルの高域減衰特性によるものである。このため、周波数に対してフラットなＡＧＣ増幅回路では正しい波形の復元ができず、受信側の受信周波数特性において、ケーブル長に応じて√ｆ特性を補償する（ケーブル長に応じて高域側の利得を高める）ことにより、劣化したパルス波形が復元（等化増幅）される。
【０２０３】
可変周波数特性増幅器１７ａおよび差動出力化増幅器Doutを通って出力される差動出力信号VGp，VGnの振幅が、ケーブルの高域減衰特性によって小さいと、これらの信号のそれぞれのピーク値VGpp，VGnpも基準電圧Vr（Vr1，Vr2）よりも小さくなる。このとき、等化特性制御増幅器２７ａは、可変周波数特性増幅器１７ａの高域側の利得を高めるように制御信号VCを変化させ、可変周波数特性増幅器の高域側の利得を高めることにより、一定振幅のパルス電圧VGに復元（等化増幅）される。
【０２０４】
図３９は低電圧差動伝送（ＬＶＤＳ：Low-Voltage Differential Signaling）の概要を示す図である。また、図４０はＬＶＤＳの伝送可能距離を示す図である。図３９に示すように、ＬＶＤＳは、特性インピーダンス１００［Ω］の平衡形バスケーブルの両端を無反射終端となる特性インピーダンス抵抗１００［Ω］で終端し、この平衡形バスケーブルの無反射となるインピーダンス条件を崩さないように、送信側は電流ドライブとし、受信側は高入力インピーダンス受信とし、雷などのコモンモード雑音を除去できるように平衡信号を用いている。送信側の電流源は高出力インピーダンスであり、電流信号が特性インピーダンス１００［Ω］で電圧信号に変換され、左右に伝播していき、無反射終端で吸収される。信号源に対して、左右の１００［Ω］ラインが並列接続となるので、負荷５０［Ω］に見える。
【０２０５】
このようなＬＶＤＳの伝送可能距離を制限しているものは、図４０に示すように、主としてケーブルのもつ√ｆ減衰特性（数１０［ｍ］を越えてくるとケーブルの抵抗分ロスもある）である。実施の形態７ａの√ｆ−ＡＧＣ増幅回路を用いれば、ケーブルの√ｆ減衰特性を補償できるので、ＬＶＤＳの伝送可能距離を伸ばすことができる。
【０２０６】
また、上記バスケーブル中の任意の位置に複数の端末が接続され、任意の端末間で通信する場合、端末組み合わせが変われば端末間ケーブル長が変わり、√ｆ波形劣化の状態も変化する。その都度、変化する√ｆ波形劣化を適切に補償する必要があるが、この端末受信部に、実施の形態７ａの周波数特性補償増幅器実施の形態７ａの√ｆ−ＡＧＣ増幅回路を用いれば、上記変化する波形劣化を自動的に補償できるので、常に最良の状態での通信が可能になる。
【０２０７】
図４１はＡＭＩ符号、ＣＭＩ符号、マンチェスターコードの波形図である。図４１（ａ）のＡＭＩ符号、図４１（ｂ）のＣＭＩ符号、図４１（ｃ）のマンチェスターコードは、信号に低域周波数分の少ない平衡符号である。実施の形態７ａの√ｆ−ＡＧＣ増幅回路は、このような低域周波数分の少ない平衡符号に最適である。
【０２０８】
なお、上記実施の形態６ｂ，６ｃのＡＧＣ増幅回路（図３４，図３６参照）についても、上記実施の形態６ａと同様の置き換えによって、この実施の形態７ａの適用が可能である。また、上記実施の形態６ｂのＡＧＣ増幅回路と同様に、可変周波数特性増幅器１７ａの出力に低域通過フィルタLPFを挿入して不要な高域雑音を除去する構成とすることも可能である。また、上記実施の形態６ｃのＡＧＣ増幅回路と同様に、ピークホールド回路PH1，PH2のキャパシタCp1，Cp2の電荷を放電させる抵抗Rp1，Rp2または定電流回路Ip1，Ip2を設けることによって、制御応答速度の改善ができる。
【０２０９】
以上のように実施の形態７ａによれば、以下の効果がある。
（１）振幅値を正確に検出できるので、振幅を正確に制御する周波数特性補償を実現できる（差動出力化増幅器Dout等のオフセットの影響は完全に除去される）。
（２）上記実施の形態６ｂと同様に、可変周波数特性増幅器の出力に、不要な高域分を除去する低域通過フィルタを挿入することにより、出力の低雑音化と利得制御出力レベルの安定化が図れる。
（３）上記実施の形態３と同様に、ピークホールド回路PH1，PH2のキャパシタCp1，Cp2の電荷を放電させる手段を含む構成に置き換えることにより、制御応答速度の改善ができる。
【０２１０】
実施の形態７ｂ
図４２は本発明の実施の形態７ｂの√ｆ−ＡＧＣ増幅回路の回路図である。図４２において、図３８、図３７、または図５と同じものあるいは相当するものには同じ符号を付してある。実施の形態７ｂの√ｆ−ＡＧＣ増幅回路は、可変周波数特性増幅器１７ｂと、アナログ加減算回路による振幅値検出部７ｂと、等化特性制御増幅器２７ａとを備える。振幅値検出部７ｂは上記実施の形態６ｄの振幅値検出部６ｄと同じ構成である。
【０２１１】
実施の形態７ａの√ｆ−ＡＧＣ増幅回路は、上記実施の形態６ｄのＡＧＣ増幅回路（図３７参照）において、可変利得増幅器１６ｂを可変周波数特性増幅器１７ｂに置き換え、利得制御増幅器２６ａを等化特性制御増幅器２７ａに置き換えたものである。
【０２１２】
図４３は可変周波数特性増幅器１７ｂの具体回路例である。可変周波数特性増幅器１７ｂは、可変の利得周波数特性を外部から制御可能な差動入出力の増幅器であり、制御された利得周波数特性で差動入力電圧VFp,VFnを増幅して差動電圧VGp，VGnを出力する。この差動入出力の可変利得増幅器１７ｂを用いることにより、差動出力化増幅器Dout（図３８参照）を省略できる。
【０２１３】
このように実施の形態７ｂの√ｆ−ＡＧＣ増幅回路は、オフセット補償付の√ｆ−ＡＧＣ増幅回路であって、その振幅値検出部７ｂに、上記実施の形態７ａの振幅値検出部７ａと同じ構成の振幅値検出用加減算部と、上記実施の形態１ａのオフセット補償部１ａと同じ構成であって上記振幅値検出用加減算部とピークホールド回路PH1，PH2を共用するオフセット補償用加減算部とを設けたものである。
【０２１４】
この実施の形態７ｂの√ｆ−ＡＧＣ増幅回路の周波数特性補償機能は、上記実施の形態７ａと同じであり、オフセット補償機能は上記実施の形態１ａと同じなので、それらの説明を省略する。
【０２１５】
なお、オフセット補償実現のための構成には、従来のオフセット補償実現のための構成または上記実施の形態１ｂ，１ｃ，２，３の構成を同様に適用できる。上記実施の形態３を適用することによって、可変周波数特性増幅器の応答速度を改善できる。
【０２１６】
以上のように実施の形態７ｂによれば、差動出力のオフセットを補償したオフセット補償付の√ｆ−ＡＧＣ増幅回路を実現できる。
【０２１７】
実施の形態８
図４４は本発明の実施の形態８の光送信回路の回路図である。図４４において、図３１または図５９と同じものあるいは相当するものには同じ符号を付してある。実施の形態８の光送信回路は、発光素子（レーザーダイオード）LDと、スイッチング回路CUR-SWと、駆動電流発生回路IP,IBと、発光制御回路１８とを備えている。発光制御回路１８は、モニター受光素子PDMと、前置増幅器と、発光制御部８と、発光制御増幅器とを備える。
【０２１８】
駆動パルス電流発生回路IPは、制御電圧VCに応じて駆動パルス電流Ipを発生させ、または制御電圧VCによらずに駆動パルス電流Ipを発生させる。駆動バイアス電流発生回路Ibは、制御電圧VCによらずに発光素子LDに駆動バイアス電流１ｂを流し、または制御電圧VCに応じて発光素子LDに駆動バイアス電流１ｂを流す。スイッチング回路CUR-SWは、駆動パルス電流Ipを送信データ信号Dに従ってスイッチングし、スイッチングした駆動パルス電流Ipを発光素子LDに流す。
【０２１９】
発光素子LDは、駆動パルス電流Ipおよび駆動バイアス電電流Ibに応じて発光し、光信号を送信する。モニター受光素子PDMは、発光素子LDからのモニター光を受光してモニター電流信号Ipmに変換する。
【０２２０】
前置増幅器は、受光前置増幅器P-Ampと、差動出力化増幅器Doutとによって構成されている。受光前置増幅器P-Ampは、シングル入出力の増幅器であって、モニター電流信号Ipmを電圧VGに変換する。差動出力化増幅器Doutは、電圧VGを差動電圧VGp，VGnに変換する。
【０２２１】
実施の形態８の発光制御部８は、上記実施の形態６ａの振幅値検出部６ａ（図３１参照）と同じものであり、ピークホールド回路PH1，PH2と、差動電圧入力差動電流出力増幅器Gm3，Gm4と、抵抗R3，R4とを備える。
【０２２２】
図４５は発光制御増幅器の具体回路例である。発光制御増幅器は、ピーク値VGpと基準電圧Vrとを比較し、VGp＞Vrであれば駆動パルス電流Ipまたは駆動バイアス電流Ibを減少させ、VGp＜Vrであれば駆動パルス電流Ipまたは駆動バイアス電流Ibを増加させるように発光制御電圧VCを変化させる。
【０２２３】
発光素子LDからのモニター光は、モニター受光素子PDMによって受光されてモニター電流信号Ipmに変換され、このモニター電流Ipmは、前置増幅器によって差動電圧VGn，VGpに変換され、この差動電圧VGn，VGpのピーク値VGnp，VGppがピークホールド回路PH1，PH2から出力される。
【０２２４】
モニター電流Ipmは、発光素子LDからのモニター光による電流に、リーク電流が加算されたものとなっているが、上記実施の形態６ａと同様に、ピーク電圧VGnpとVGppの和の電圧は、前置増幅器から出力された差動電圧VGn，VGpの振幅値、つまり発光素子LDから出力されたモニター光の振幅値に比例した値となる。リーク電流分の電圧の影響は、前置増幅器のオフセット電圧と同様に、補償除去される。
【０２２５】
ピーク電圧VGnpとVGppの和の電圧が基準電圧Vr（Vr1，Vr2）より大きくなると（または小さくなると）、発光制御増幅器は、駆動パルス電流発生回路IPの出力電流Ipまたは駆動バイアス電流発生回路IBの出力電流Ibを減少させるように（または増大させるように）、発光制御電圧VCを変化させる。以上により、発光素子LDの光信号を一定振幅に保持することができる。
【０２２６】
なお、駆動パルス電流Ipまたは駆動バイアス電流Ibの増大をモニターするモニター回路を設ければ、発光素子（レーザーダイオード）LDの劣化を検出することもできる。また、上記実施の形態６ｂ（図３４参照）と同様に、前置増幅器の出力に低域通過フィルタLPFを挿入して不要な高域雑音を除去することにより、発光制御精度がさらに高まる。また、上記実施の形態６ｃ（図３６参照）と同様に、ピークホールド回路PH1，PH2のキャパシタCp1，Cp2の電荷を放電させる抵抗Rp1，Rp2または定電流回路Ip1，Ip２を設けることにより、制御応答速度の改善ができる。
【０２２７】
以上のように実施の形態８によれば、以下の効果がある。
（１）モニター受光素子PDMにリーク電流があったり、差動出力の前置増幅器の出力にオフセット電圧が存在しても、それらをキャンセルして発光素子LDの発光出力振幅を一定に保つ発光制御が実現できる。
（２）上記（１）により、リーク電流のあるモニター受光素子PDMや、オフセット電圧の大きい差動出力の前置増幅器でも、使用が可能になる。
（３）駆動パルス電流発生回路IPの出力電流Ipまたは駆動バイアス電流発生回路IBの出力電流Ibの増大をモニターすることにより、発光素子LDの劣化を的確に検出できる。
（４）簡易な回路、低消費電力な回路となる可能性の高いキャパシタ結合の受光前置増幅器も使用できる。
【０２２８】
実施の形態９（９ａ，９ｂ）
図４６は本発明の実施の形態９のリミット増幅器（またはリミット比較器）を適用するリミット増幅回路の構成図であって、クロック再生回路に設けられたリミット増幅回路である。図４６において、図６１と同じものあるいは相当するものには同じ符号を付してある。図４６のリミット増幅回路１９は、ｍ（ｍは１以上の整数）段に配置されたｍ個のリミット増幅器と、リミット比較器とを備える。それぞれのリミット増幅器は、図６１の差動増幅器Limを含んでおり、リミット比較器は、図６１の比較器Compを含んでいる。
【０２２９】
本発明の実施の形態９のリミット増幅器は、差動電圧VSp，VSnの直流オフセットを補償して差動正相電圧VTpおよび差動逆相電圧VTnを出力するオフセット補償部と、上記オフセット補償された差動電圧VTp，VTnをリミット増幅して差動正相電圧VUpおよび差動逆相電圧VUnを出力する差動増幅器Limとを備えたリミット増幅器であって、上記オフセット補償部が、差動逆相電圧VSnの平均値を検出して逆相平均電圧VSnmを出力する第１の平均値回路Me1と、差動正相電圧VSpの平均値を検出して正相平均電圧VSpmを出力する第２の平均値回路Me2と、上記差動電圧VSp，VSnおよび上記平均電圧VSpm，VSnmを適宜に加減算して、上記差動電圧VSp，VSnの直流オフセットを補償した差動正相電圧VTpおよび差動逆相電圧VTnを出力する加減算部とを備えたものである。
【０２３０】
また、本発明の実施の形態９のリミット比較器は、差動電圧VSp，VSnの直流オフセットを補償して差動正相電圧VTpおよび差動逆相電圧VTnを出力するオフセット補償部と、上記オフセット補償された差動電圧VTp，VTnを比較して論理信号に変換する比較器Compとを備えたリミット比較器であって、上記オフセット補償部が、差動逆相電圧VSnの平均値を検出して逆相平均電圧VSnmを出力する第１の平均値回路Me1と、差動正相電圧VSpの平均値を検出して正相平均電圧VSpmを出力する第２の平均値回路Me2と、上記差動電圧VSp，VSnおよび上記平均電圧VSpm，VSnmを適宜に加減算して、上記差動電圧VSp，VSnの直流オフセットを補償した差動正相電圧VTpおよび差動逆相電圧VTnを出力する加減算部とを備えたものである。
【０２３１】
実施の形態９のリミット増幅器またはリミット比較器のオフセット補償部は、上記従来のオフセット補償部または上記実施の形態１のオフセット補償部において、ピークホールド回路PH1，PH2をそれぞれ平均値回路Me1，Me2に置き換えて構成する。
【０２３２】
この実施の形態９のリミット増幅器またはリミット比較器は、図４６のｍ個のリミット増幅器またはリミット比較器の内の１つ以上に適用される。
【０２３３】
実施の形態９ａ
図４７は本発明の実施の形態９ａのリミット増幅器（またはリミット比較器）の構成図である。図４７において、図４９または図６１と同じものあるいは相当するものには同じ符号を付してある。実施の形態９ａのリミット増幅器（またはリミット比較器）は、アナログ加減算回路によるオフセット補償部９ａと、差動増幅器Lim（または比較器Comp）とを備えている。オフセット補償部９ａは、平均値回路Me1,Me2と、加算回路ADD1，ADD2とを備えている。加算回路ADD1，ADD2は加減算部を構成している。
【０２３４】
この実施の形態９ａのオフセット補償部９ａは、従来のオフセット補償部１０１ａ（図４９参照）において、ピークホールド回路PH1，PH2をそれぞれ平均値回路Me1，Me2に置き換えたものである。
【０２３５】
平均値回路Me1は、差動逆相電圧VSnの平均値を検出して平均値VSnmを出力し、平均値回路Me2は、差動正相電圧VSpの平均値を検出して平均値VSpmを出力する。
【０２３６】
加算回路ADD1は、差動正相電圧VSpと平均値VSnmとを加算してオフセット補償した差動正相電圧VTpを出力する。また、加算回路ADD2は、差動逆相電圧VSnと平均値VSpmとを加算してオフセット補償した差動逆相電圧VTnを出力する。
【０２３７】
差動増幅器Limは、オフセット補償された差動電圧VTp，VTnをリミット増幅して差動正相電圧VUpおよび差動逆相電圧VUnを出力する。また、比較器Compは、オフセット補償された差動電圧VTp，VTnを比較して論理信号QpおよびQnに変換する。
【０２３８】
上記従来のオフセット補償部および上記実施の形態１のオフセット補償部は、振幅は一定であるが”Ｈ”／”Ｌ”の比率が変動する差動入力電圧のオフセットを補償するものであったが、この実施の形態９ａのオフセット補償部９ａは、逆に振幅は常に変動するが”Ｈ”／”Ｌ”の比率は一定（１：１）である差動入力電圧VSp，VSnのオフセットを補償するものである。
【０２３９】
”Ｈ”／”Ｌ”の比率が常に一定（１：１）である差動入力電圧VSp，VSnでは、正相電圧VSpの平均値VSpmと逆相電圧VSnの平均値VSnmの差がオフセット分となり、ピーク値の差がオフセット分になるのではない。従って、ピークホールド回路PH1，PH2を平均値回路Me1，Me2に置き換えることによって、差動入力電圧VSp，VSnのオフセット補償ができる。
【０２４０】
差動増幅器Limの入力が大振幅となり、差動増幅器Limがスイッチング動作になった場合は、出力の“１”／“０”のデューティ比が差動増幅器Limの立上り時間特性と立下り時間特性との差により劣化し、平均値間の差がオフセット量であると言えなくなるが、この場合は、入力そのものの振幅が大きいのでオフセットの影響を無視できる。
【０２４１】
この実施の形態９ａのリミット増幅器またはリミット比較器を適用したリミット増幅回路では、上記従来のリミット増幅回路１０９Ｂ（図６２参照）に示すような帰還を用いないので、出力の“１”／“０”の比率を小振幅入力から大振幅入力まで常に一定（１：１）にすることができる。
【０２４２】
以上のように実施の形態９ａによれば、小振幅入力から大振幅入力まで出力の“１”／“０の比率が常に一定（１：１）となるリミット増幅回路を実現できる。
【０２４３】
実施の形態９ｂ
図４８は本発明の実施の形態９ｂのリミット増幅器（またはリミット比較器）の構成図である。図４８において、図４７または図５と同じものあるいは相当するものには同じ符号を付してある。実施の形態９ｂのリミット増幅器（またはリミット比較器）は、アナログ加減算回路によるオフセット補償部９ｂと、差動増幅器Lim（または比較器Comp）とを備えている。オフセット補償部９ｂは、平均値回路Me1,Me2と、差動電圧入力差動電流出力増幅器Gm1，Gm2と、抵抗R1，R2とを備える。増幅器Gm1，Gm2および抵抗R1，R2は加減算部を構成している。
【０２４４】
この実施の形態９ｂのオフセット補償部９ｂは、上記実施の形態１ａのオフセット補償部１ａ（図５参照）において、ピークホールド回路PH1，PH2をそれぞれ平均値回路Me1，Me2に置き換えたものである。
【０２４５】
以上のように実施の形態９ｂによれば、上記実施の形態９ａと同様に、小振幅入力から大振幅入力まで出力の“１”／“０の比率が常に一定（１：１）となるリミット増幅回路を実現できる。
【０２４６】
この他、オフセット補償部の回路として、図５０から図５５に示す従来の主増幅器のオフセット補償部のピークホールド回路PH1,PH2を平均値回路Me1，Me2に置き換えた回路が適用できる。
【０２４７】
【発明の効果】
以上説明したように、本発明によれば、ＩＣ化に適した回路構成で所望の差動出力を得ることができるという効果がある。
【図面の簡単な説明】
【図１】光受信回路の構成図である。
【図２】図１の前置増幅器の構成図である。
【図３】受光前置増幅器P-Amp3の回路図である。
【図４】差動出力化増幅器Doutの回路図である。
【図５】本発明の実施の形態１ａの主増幅器の構成図である。
【図６】オフセット補償部１ａの回路図である。
【図７】ピークホールド回路PH1，PH1の回路図である。
【図８】差動増幅器Amp1の回路図である。
【図９】本発明の実施の形態１ｂの主増幅器の構成図である。
【図１０】オフセット補償部１ｂの回路図である。
【図１１】本発明の実施の形態１ｃの主増幅器の構成図である。
【図１２】オフセット補償部１ｃの回路図である。
【図１３】本発明の実施の形態２ａの主増幅器の構成図である。
【図１４】本発明の実施の形態２ａの主増幅器においての波形図である。
【図１５】本発明の実施の形態２ｂの主増幅器の構成図である。
【図１６】本発明の実施の形態２ｂ，２ｃの主増幅器においての波形図である。
【図１７】本発明の実施の形態２ｃの主増幅器の構成図である。
【図１８】本発明の実施の形態３ａの主増幅器の構成図である。
【図１９】本発明の実施の形態３ｂの主増幅器の構成図である。
【図２０】本発明の実施の形態４のレベル識別回路の基本構成図である。
【図２１】本発明の実施の形態４ａのレベル識別回路の構成図である。
【図２２】オフセット補償部４ａの回路図である。
【図２３】本発明の実施の形態４ｂのレベル識別回路の構成図である。
【図２４】本発明の実施の形態４ｃのレベル識別回路の構成図である。
【図２５】オフセット補償部４ｃの回路図である。
【図２６】本発明の実施の形態４ｄのレベル識別回路の構成図である。
【図２７】本発明の実施の形態５のレベル識別回路の基本構成図である。
【図２８】本発明の実施の形態５ａのレベル識別回路においてのヒステリシス特性をもった比較部の回路図である。
【図２９】本発明の実施の形態５ｂのレベル識別回路においてのヒステリシス特性をもった比較部の回路図である。
【図３０】本発明の実施の形態５ｃのレベル識別回路においてのヒステリシス特性をもった比較部の回路図である。
【図３１】本発明の実施の形態６ａのＡＧＣ増幅回路の構成図である。
【図３２】利得制御増幅器２６ａの回路図である。
【図３３】振幅値検出部６ａの入力波形図である。
【図３４】本発明の実施の形態６ｂのＡＧＣ増幅回路の構成図である。
【図３５】可変利得増幅器１６ａの回路図である。
【図３６】本発明の実施の形態６ｃのＡＧＣ増幅回路の構成図である。
【図３７】本発明の実施の形態６ｄのＡＧＣ増幅回路の構成図である。
【図３８】本発明の実施の形態７ａの√ｆ−ＡＧＣ増幅回路の構成図である。
【図３９】ＬＶＤＳの概要を示す図である。
【図４０】ＬＶＤＳの伝送可能距離を示す図である。
【図４１】ＡＭＩ符号、ＣＭＩ符号、マンチェスタコードの波形図である。
【図４２】本発明の実施の形態７ｂの√ｆ−ＡＧＣ増幅回路の構成図である。
【図４３】可変周波数特性補償増幅器１７ｂの回路図である。
【図４４】本発明の実施の形態８の光送信回路の回路図である。
【図４５】発光制御増幅器の回路図である。
【図４６】本発明の実施の形態９のリミット増幅器（またはリミット比較器）を適用するリミット増幅回路の構成図である。
【図４７】本発明の実施の形態９ａのリミット増幅器（またはリミット比較器）の構成図である。
【図４８】本発明の実施の形態９ｂのリミット増幅器（またはリミット比較器）の構成図である。
【図４９】特開平０８−８４１６０に記載された従来の主増幅器の構成図である。
【図５０】オフセット補償部１０１ａの回路図である。
【図５１】オフセット補償部１０１ａの回路図である。
【図５２】特開平０９−２８９４９５に記載された従来の主増幅器の構成図である。
【図５３】特開平１０−８４２３１に記載された主増幅器の構成図である。
【図５４】オフセット補償部１０１ｂの回路図である。
【図５５】特開平１０−８４２３１に記載された主増幅器の構成図である。
【図５６】特開平１０−１６３８２８に記載された従来のレベル識別回路の構成図である。
【図５７】従来の自動利得制御増幅回路（ＡＧＣ増幅回路）の構成図である。
【図５８】従来の自動周波数特性補償増幅器（√ｆ−ＡＧＣ増幅回路）の構成図である。
【図５９】従来の光送信回路の構成図である。
【図６０】発光制御回路１１８の回路図である。
【図６１】クロック再生回路に設けられた従来のリミット増幅回路の構成図である。
【図６２】クロック再生回路に設けられた従来のリミット増幅回路の構成図である。
【図６３】図６１のクロック再生回路においての信号波形図である。
【図６４】従来の主増幅器においての波形図である。
【符号の説明】
１ａ，１ｂ，１ｃ，２ａ，２ｂ，２ｃ，３ａ，３ｂ，４ａ，４ｂ，４ｃ，４ｄ，９ａ，９ｂ オフセット補償部、 ６ａ，６ｂ，６ｃ，６ｄ，７ａ，７ｂ 振幅値検出部、 ８ 発光制御部、 １６ａ，１６ｂ，１６ｃ 可変利得増幅器、１７ａ，１７ｂ 可変周波数特性増幅器、 １８ 発光制御回路、 １９ リミット増幅回路、 ２６ａ，２６ｂ 利得制御増幅器、 ２７ａ 等化特性制御増幅器、 PD 受光素子、 P-Amp1，P-Amp2，P-Amp2，P-Amp 受光前置増幅器、 Dout 差動化増幅器、 PH1，PH2 ピークホールド回路、 Gm1，Gm2，Gm3，Gm4 差動電圧入力差動電流出力増幅器、 R1，R2，R3，R4 抵抗、 Amp1 差動増幅器、 Din1，Din2 差動電圧入力シングル電圧出力増幅器、 LPF1，LPF2，LPF3，LPF 低域通過フィルタ、 Rp1，Rp2 抵抗、 Ip1，Ip2 定電流源回路、 Comp1 比較部、 LD 発光素子（レーザーダイオード）、 PDM モニター受光素子、 CUR-SW スイッチ回路、 IP 駆動パルス電流発生回路、 IB駆動バイアス電流発生回路、 Me1，Me2 平均値回路、 ADD1，ADD2 加算回路、 Lim 差動増幅器、 Comp 比較器。
【発明の属する技術分野】
本発明は、本発明は、光通信や移動体通信等の通信装置等に用いられる光受信回路、光送信回路、自動利得制御増幅回路、自動周波数特性補償増幅回路、クロック再生のためのリミット増幅回路に関し、特に、上記光受信回路の主増幅器およびレベル識別回路のオフセット補償部、上記光送信回路の発光制御回路の発光検出部、上記自動利得制御増幅回路および上記自動周波数特性補償増幅回路の振幅値検出部、上記リミット増幅回路のリミット増幅器およびリミット比較器のオフセット補償部、等として用いられるアナログ加減算回路に関する。
【０００２】
【従来の技術】
図１のように、光受信回路は、受光素子PDと、前置増幅器と、ｎ（ｎは１以上の整数）段に配置されたｎ個の主増幅器と、レベル識別回路とを備える。受光素子PDは、光信号を受光して電流信号Ipに変換する。前置増幅器は、電流信号Ipを差動電圧VAp，VAnに変換する。ｎ段の主増幅器は、差動電圧VAp，VAnの直流オフセットを補償しながらレベル識別回路が駆動できる差動電圧レベルまで増幅し、差動電圧VCp(n)，VCn(n)を出力する。レベル識別回路は、差動電圧信号VCp(n)，VCn(n)を正相論理信号Qpおよび逆相論理信号Qnに変換する。上記主増幅器は、例えば、特開平０８−８４１６０、特開平０９−２８９４９５、特開平１０−８４２３１などに記載されている。
【０００３】
図４９は特開平０８−８４１６０に記載された従来の主増幅器の構成図である。図４９の従来の主増幅器は、アナログ加減算回路によるオフセット補償部１０１ａと、差動増幅器Amp1とを備えている。オフセット補償部１０１ａは、ピークホールド回路PH1，PH2と、加算回路ADD1，ADD2とを備えている。また、加算回路ADD1，ADD2は加減算部を構成している。図５０および図５１は図４９のオフセット補償部１０１ａの具体回路例である。
【０００４】
図４９において、ピークホールド回路PH1は、前置増幅器（図１参照）の差動逆相出力電圧VAnのピーク値を検出してピーク値VAnpを出力し、ピークホールド回路PH2は、前置増幅器の差動正相出力電圧VApのピーク値を検出してピーク値VAppを出力する。加算回路ADD1は、差動正相電圧VApとピーク値VAnpとを加算してオフセット補償した差動正相電圧VBpを出力し、加算回路ADD2は、差動逆相電圧VAnとピーク値VAppとを加算してオフセット補償した差動逆相電圧VBnを出力する。差動増幅器Amp1は、オフセット補償された差動電圧VBp，VBnを増幅して差動正相電圧VCpおよび差動逆相電圧VCnを出力する。
【０００５】
図５０の加減算部では、加算回路ADD1は、差動正相電圧VApとピーク値VAnpとを加算抵抗R2およびR1を介して加算し、オフセット補償した差動正相電圧VBpを出力し、加算回路ADD2は、差動逆相電圧VAnとピーク値VAppとを加算抵抗R3およびR4を介して加算し、オフセット補償した差動逆相電圧VBnを出力する。
【０００６】
図５０のそれぞれの加算抵抗の抵抗値を、R1＝R2，R3＝R4とすると、
VBp＝（VAnp＋VAp）／２，VBn＝（VAn＋VApp）／２…（１）
となるので、加算回路ADD1，ADD2は、平均値回路とみなすこともできる。なお、減算は、後段の差動増幅器Amp1の差動入力とすることで実現されている。
【０００７】
また、図５１の加減算部では、逆相出力から正相入カに帰還抵抗R5が接続され、正相出力から逆相入カに帰還抵抗R6が接続された平衡形の負帰還増幅器Amp2を設け、差動正相電圧VApとピーク値VAnpとを加算抵抗R2およびR1を介して加算して負帰還増幅器Amp2の正相入力とし、差動逆相電圧VAnとピーク値VAppとを加算抵抗R3およびR4を介して加算して負帰還増幅器Amp2の逆相入力とし、負帰還増幅器Amp2の正相出力および逆相出力をオフセット補償した差動正相電圧VBpおよび差動逆相電圧VBnとしている。なお、図５１の加減算部は、加算回路ADD1とADD2を一体化したものとなっており、減算は、負帰還増幅器Amp2の差動入力とすることにより実現されている。
【０００８】
図４９の従来の主増幅器は、オフセットを補償する負帰還回路を設けることなく、また“１”，“０”発生確率に影響されずに、前置増幅器で生じた差動直流オフセット電圧を補償できるので、多段化して後段側がリミット動作になっても安定で高利得の増幅が可能になる。
【０００９】
図４９の従来の主増幅器では、
VBp−VBn＝Ｋ（（VAp＋VAnp）−（VAn＋VApp））…（２）
となる。上記（２）式中のＫは、加減算部の利得（または減衰比）である。また、右辺の第１項はVBpの値であり、VBpのピーク値は、パルス信号VApのピーク値と、ピークホールド値VAnp（パルス信号VAnのピーク値）との和である。右辺の第２項はVBnの値であり、VBnのピーク値は、パルス信号VAnのピーク値と、ピークホールド値VApp（パルス信号VApのピーク値）との和である。第１項のVBpから第２項のVBnを引く減算は、差動入力であることを意味している。従って、VBpのピーク値とVBnのピーク値は、いずれも、パルス信号VApのピーク値とパルス信号VAnのピーク値との和となり等しい。また、VApとVAnとは差動信号で同振幅なので、VBpの振幅値とVBnの振幅値とは等しい。従って、VBpとVBnとは、ピーク値と振幅値とが等しく、位相のみ逆転している。つまり、VBpとVBnとは、オフセット補償された差動信号となっている。
【００１０】
図５２は特開平０９−２８９４９５に記載された従来の主増幅器の構成図である。図５２の従来の主増幅器では、基準電圧生成部において、前置増幅器（図１参照）と同じ出力直流電圧バイアスをもっており、かつゲインが０．５の差動入力増幅器Amp2に、ピークホールド出力VApp，VAnpを入力することで、出力直流電圧バイアスに差動電圧VAp，VAnのオフセット電圧の１／２の電圧を加えた電圧VM（差動正相出力VApの振幅中心値に相当する）を生成し、差動正相電圧VApに対する基準電圧VBnにしている。
【００１１】
図５３および図５５は特開平１０−８４２３１に記載された主増幅器の構成図である。図５３および図５５において、同じものあるいは相当するものには同じ符号を付してある。また、図５４は図５３のオフセット補償部１０１ｂの具体回路例である。
【００１２】
図５３および図５５の従来の主増幅器は、差動電圧VAp，VAnおよびピークホールド電圧VApp，VAnpを、広い入力範囲をもった差動入力増幅器（入力範囲を広げると低利得になる）に適宜な組み合せで入力している。
【００１３】
図５３の従来の主増幅器は、アナログ加減算回路によるオフセット補償部１０１ｂと、差動増幅器Amp1とを備える。オフセット補償部１０１ｂは、ピークホールド回路PH1,PH2と、差動電圧入力差動電流出力増幅器Gm1，Gm2と、抵抗R1，R2とを備える。増幅器Gm1，Gm2および抵抗R1，R2は加減算部を構成している。
【００１４】
ピークホールド回路PH1は、前置増幅器（図１参照）からの差動逆相電圧VAnのピーク値を検出してピーク値VAnpを出力し、ピークホールド回路PH2は、上記前置増幅器からの差動正相電圧VApのピーク値を検出してピーク値VAppを出力する。増幅器Gm1は、上記前置増幅器からの差動正相電圧VApを正相入力、ピークホールド回路PH2の出力VAppを逆相入力として、差動入力電圧VAp，VAppに応じた差動正相電流Io1pおよび差動逆相電流Io1nを出力する。また、増幅器Gm2は、ピークホールド回路PH1の出力VAnpを正相入力、上記前置増幅器からの差動逆相電圧VAnを逆相入力として、差動入力電圧VAnp，VAnに応じた差動正相電流Io2pおよび差動逆相電流Io2nを出力する。抵抗R1は、差動正相電流Io1pとIo2pの加算電流を流して正相出力電圧VBpに変換する。また、抵抗R2は、差動逆相電流Io1nとIo2nの加算電流を流して逆相出力電圧VBnに変換する。差動増幅器Amp1は、オフセット補償された正相出力電圧VBpおよび逆相出力電圧VBnを増幅して差動正相電圧VCpおよび差動逆相電圧VCnを出力する。
【００１５】
また、図５５の従来の主増幅器は、アナログ加減算回路によるオフセット補償部１０１ｃと、差動増幅器Amp1とを備える。オフセット補償部１０１ｃは、ピークホールド回路PH1,PH2と、差動電圧入力シングル電圧出力増幅器Din1，Din2を備える。増幅器Din1，Din2は加減算部を構成している。
【００１６】
増幅器Din1は、前置増幅器（図１参照）からの差動正相電圧VApを正相入力、ピークホールド回路PH2の出力VAppを逆相入力として、差動入力電圧に応じた電圧VBpを出力する。また、増幅器Din2は、上記前置増幅器からの差動逆相電圧VAnを正相入力、ピークホールド回路PH1の出力VAnpを逆相入力として、差動入力電圧に応じた電圧VBnを出力する。
【００１７】
図５３および図５５において、差動入力を減算、ワイヤード電流加算を加算と考えると、
図５３では、
図５５では、
上記（２）式と等価になる。つまり、VBp−VBnは、差動電圧VAp，VAnの直流オフセットが補償されたものとなっている。
【００１８】
図５６は特開平１０−１６３８２８に記載された従来のレベル識別回路の構成図である。図５６の従来のレベル識別回路は、アナログ加減算回路によるオフセット補償部１０４ａと、比較部Comp1とを備えている。オフセット補償部１０４ａは、ピークホールド回路PH1，PH2と、加算回路ADD1，ADD2と、基準電圧Vrを生成する電源と、オフセット電圧Voffを生成する電源とを備え、差動電圧VCp，VCnの直流オフセットを補償して差動電圧VEp，VEnを出力する。加算回路ADD1およびADD2は、加減算部を構成している。また、比較部Comp1は、差動電圧VEpとVEnを比較して正相論理信号Qpおよび逆相論理信号Qnを出力する（QpまたはQnの一方が省略される場合もある）。
【００１９】
受光素子PD（図１参照）では、光信号を受信していないとき、および“０”データを受信しているときには、電流が流れず、“１”データを受信しているときにのみ、電流が流れる。以下、電流が流れない期間を消光期間とし、電流が流れる“１”データの受信期間を受光期間とする。
【００２０】
レベル識別回路のオフセット補償部を主増幅器のオフセット補償部と同様の構成にすると、長期の消光期間によって差動電圧VApとVAnが同値連続となると、主増幅器の差動出力電圧VCp，VCnおよびレベル識別回路のオフセット補償部の差動出力電圧VEp，VEnは、振幅値が０でオフセット電圧を補償した出力となり、
VCp−VCn≒VEp−VEn≒０
となる。このようにVEp−VEn≒０になると、正相論理信号Qpおよび逆相論理信号Qnの出力が不定または不安定になる。
【００２１】
この論理信号Qp，Qnが不定または不安定になるのを防止するために、図５６のオフセット補償部１０４ａでは、加算回路ADD2にオフセット電圧Voffを入力し、差動電圧信号VCp，VCnの直流オフセットを補償しながら、長期消光においても論理信号Qp，Qnを特定できるようにしている。つまり、長期消光によってVCp−VCn≒０になったとき、オフセット電圧VoffによってVEn＞VEpとすることにより、Qp＝“０”，Qn＝“１”に安定させる。
【００２２】
図５７は従来の自動利得制御増幅回路（ＡＧＣ増幅回路）の構成図である。図５７の従来のＡＧＣ増幅回路は、可変利得増幅器１６ａと、ピークホールド回路PHと、利得制御増幅器２６ａとを備えている。可変利得増幅器１６ａは、増幅利得が可変であって外部からの増幅利得の制御が可能であり、制御された利得で入力電圧VFを増幅して電圧VGを出力する。ピークホールド回路PHは、可変利得増幅器の出力電圧VGのピーク値VGpを検出してピーク値VGpを出力する。利得制御増幅器２６ａは、ピークホールド電圧VGpを逆相入力、基準電圧Vrを正相入力として、電圧VGpに応じて可変利得増幅器の増幅利得を制御する。
【００２３】
図５７のＡＧＣ増幅回路では、入力電圧VFの振幅レベルが大きくなると、利得制御増幅器２６ａが可変利得増幅器１６ａの増幅利得を下げるように制御するので、入力電圧VFの振幅レベルが変化しても、可変利得増幅器１６ａの出力電圧VGの振幅レベルを一定にできる。
【００２４】
図５８は従来の自動周波数特性補償増幅器（√ｆ−ＡＧＣ増幅回路）の構成図である。図５８において、図５７と同じものあるいは相当するものには同じ符号を付してある。図５８の従来の√ｆ−ＡＧＣ増幅回路は、可変周波数特性増幅器１７ａと、ピークホールド回路PHと、等化特性制御増幅器２７ａとを備えている。可変周波数特性増幅器１７ａは、増幅周波数特性が可変であって外部からの増幅周波数特性の制御が可能であり、制御された増幅周波数特性で入力電圧VFを増幅して電圧VGを出力する。等化特性制御増幅器２７ａは、ピークホールド電圧VGpを逆相入力とし、基準電圧Vrを正相入力として、電圧VGpに応じて可変周波数特性増幅器１７ａの増幅周波数特性を制御する。
【００２５】
ケーブル系（メタル系）のパルス信号伝送ラインでは、一般に√ｆ特性と呼ばれる高域周波数側の減衰がある。ケーブルを長くすると、√ｆ特性によってパルス波形が劣化するため、ケーブル長に応じてパルス受信回路の受信周波数特性を変えて（√ｆ特性を補償するように高域側の増幅利得を高める）、上記のパルス波形の劣化を補償（等化増幅）する必要がある。
【００２６】
図５８の√ｆ−ＡＧＣ増幅回路では、入力電圧VFの振幅レベルが上記パルス波形の劣化現象によって低下すると、等化特性制御増幅器２７ａが可変周波数特性増幅器の高域側の利得を高めるように制御するので、入力電圧VFが劣化しても、可変周波数特性増幅器１７ａの出力電圧VGの波形および振幅レベルを一定にでき、入力電圧VFの劣化を補償できる。
【００２７】
図５８の√ｆ−ＡＧＣ増幅回路のように、可変周波数特性増幅器の出力電圧のピーク値を制御する√ｆ特性補償方式は、図４１のＡＭＩ符号、ＣＭＩ符号、マンチェスターコードのような低域周波数分の少ない信号（平衡符号）に適している。
【００２８】
図５９は従来の光送信回路の構成図である。図５９の従来の光送信回路は、発光素子（レーザーダイオード）LDと、スイッチング回路CUR-SWと、駆動電流発生回路IP,IBと、発光制御回路１１８とを備えている。
【００２９】
図６０は発光制御回路１１８の具体回路例である。発光制御回路１１８は、モニター受光素子PDMと、前置増幅器と、ピークホールド回路PHと、発光制御増幅器とを備える。発光素子LDは、駆動パルス電流Ipおよび駆動バイアス電流Ibに応じて発光し、光信号を送信する。モニター受光素子PDMは、発光素子LDからのモニター光を受光してモニター電流信号に変換する。前置増幅器（図５９（ｂ）のように外部から利得制御可能なものもある）は、モニター電流信号を電圧VGに変換する。ピークホールド回路PHは、電圧VGのピーク値VGpを検出してピーク値VGpを出力する。
【００３０】
図５９（ａ）の従来の光送信回路では、駆動パルス電流発生回路IPは、制御電圧VCに応じて駆動パルス電流Ipを発生させ、駆動バイアス電流発生回路IBは、制御電圧VCによらずに発光素子LDに駆動バイアス電流Ｉbを流す。スイッチング回路CUR-SWは、駆動パルス電流Ipを送信データ信号Dに従ってスイッチングし、スイッチングした駆動パルス電流Ipを発光素子LDに流す。発光制御増幅器は、ピーク値VGpと基準電圧Vrとを比較し、VGp＞Vrであれば駆動パルス電流Ipを減少させ、VGp＜Vrであれば駆動パルス電流Ipを増加させるように発光制御電圧VCを変化させる。
【００３１】
図５９（ｂ）の従来の光送信回路では、駆動パルス電流発生回路IPは、制御電圧VCによらずに駆動パルス電流Ipを発生させ、駆動バイアス電流発生回路IBは、制御電圧VCに応じて発光素子LDに駆動バイアス電流Ｉbを流す。スイッチング回路CUR-SWは、駆動パルス電流Ipを送信データ信号Dに従ってスイッチングし、スイッチングした駆動パルス電流Ipを発光素子LDに流す。発光制御増幅器は、ピーク値VGpと基準電圧Vrとを比較し、VGp＞Vrであれば駆動バイアス電流Ibを減少させ、VGp＜Vrであれば駆動バイアス電流Ibを増加させるように発光制御電圧VCを変化させる。
【００３２】
図６１および図６２はクロック再生回路に設けられた従来のリミット増幅回路の構成図である。図６１のリミット増幅回路１１９Ａは、ｍ（ｍは１以上の整数）段に配置されたｍ個の差動増幅器Limと、比較器Compとを備える。また、図６２のリミット増幅回路１１９Ｂは、デューティ補償付きのリミット増幅回路であって、リミット増幅回路１１９Ａにおいて、デューティ補償部を設けたものである。デューティ補償部は、平均値回路Me1，Me2と、差動増幅器Ampと、抵抗Rtと、キャパシタCtとを備えている。
【００３３】
図６３は図６１のクロック再生回路においての信号波形図である。クロック再生回路の同調タンクは、タンク駆動トリガに同期したクロック分信号（タンク出力信号）を出力する。このクロック分信号は、減衰発振の信号であり、ほぼサイン波である。上記のクロック分信号は、上記タンク駆動トリガによってタンク駆動が繁茂になされているときには大振幅となり、疎らに駆動されているときには小振幅となる。
【００３４】
このため、図６１のクロック再生回路では、タンク出力信号を差動出力化増幅器Doutで差動電圧VSp(1)，VSn(1)に変換し、この差動電圧VSp(1)，VSn(1)をリミット増幅回路１１９Ａでリミット増幅して、再生クロック信号（論理信号）Qp，Qnを生成している。ｍ段の差動増幅器Lim(1)−Lim(m)は、差動電圧VSp(1)，VSn(1)をリミット増幅して、差動電圧VUp(m)（VSp(m+1)），VUn(m)（VSn(m+1)）を出力する。比較器Compは、差動電圧VSp(m+1)，VSn(m+1)を比較して論理信号Qp，Qnに変換する。
【００３５】
図６２のリミット増幅回路１１９Ｂにおいて、平均値回路Me1は再生クロック信号Qpの平均値Qpmを検出し、平均値回路Me2は再生クロック信号Qnの平均値Qnmを検出する。差動増幅器Ampは、平均値Qpmを正相入力、平均値Qnmを逆相入力とし、Qpm＞Qnmであれば、初段の差動増幅器Lim(1)の逆相入力のバイアス電圧を上昇させ、Qpm＜Qnmであれば、上記バイアス電圧を降下させて、再生クロック信号のデューティを補償する。キャパシタCtおよび抵抗Rtによる時定数は、上記のデューティ補償動作を安定させる。
【００３６】
【発明が解決しようとする課題】
図６４は従来の主増幅器においての波形図である。図６４において、（ａ）は前置増幅器から出力される差動電圧VAp，VAnの波形、（ｂ）はオフセット補償された差動電圧VBp，VBnの波形、（ｃ）は上記（ｂ）の波形から低域通過フィルタで高周波分（雑音分）を除去した波形である。
【００３７】
光受信回路の受光素子PD（図１参照）は、受光期間（“１”データ受信期間）でのみ電流が流れ、消光期間（“０”データ受信期間および光信号を受信をしていない期間）では電流が流れない。受光素子PDが発生する熱電流雑音量は電流値に依存するため、“１”データ受信期間では雑音量が多く、“０”データ受信期間では雑音量が少なくなる。このため、図６４（ａ）に示すように、前置増幅器から出力された差動電圧VAp，VAnの波形は、受光素子PDに電流が流れる“１”データ受信期間で出力雑音を多く含み、受光素子PDに電流が流れない“０”データ受信期間で出力雑音が少ない波形となる。これによって、差動電圧VAp，VAnのピークホールド電圧VApp，VAnpも、“１”データ受信のときにピークとなる電圧のピーク値は、真のピーク値に大きい雑音振幅がプラスされて見かけ上大きなピーク値となるが、“０”データ受信のときにピークとなる電圧のピーク値は、真のピーク値に小さい雑音振幅がプラス（０”情報受信状態でピーク）されるだけで真のピーク値に近いものとなる。
【００３８】
上記従来の主増幅器のオフセット補償部において、図６４（ａ）に示す差動電圧VAp，VAnと、これらのピークホールド電圧VApp，VAnpとを適宜に加減算してオフセット補償すると、図６４（ｂ）に示すような波形となる。さらに、図６４（ｂ）に示す波形を低域通過フィルタに通して高域雑音を除去すると、図６４（ｃ）に示すような波形となる。
【００３９】
この図６４（ｃ）の波形には、“１”／“０”データ受信で雑音量が異なることにより、一方のピーク値が見かけ上大きくなった分の新たなオフセット分が残ることになり、最小受光性能を大きく低下させることになる。このようなオフセットを残さないオフセット補償部の実現が望まれる。
【００４０】
特に、図５２の従来の主増幅器では、差動入力増幅器Amp2が前置増幅器と同じ出力直流電圧バイアスをもつ必要があり、ＮＰＮトランジスタなどのシングル段で構成する差動入力増幅器では、入カバイアス電圧より出力電位が低下する方向では、出力ダイナミックレンジが大きくとれず、実動作上大きな制約を受ける。
【００４１】
また、図５２の従来の主増幅器をＩＣ化するには、等しいゲインの実現といった比精度の実現は容易であるが、ゲイン＝０．５といった絶対値の実現は困難である。ＩＣ化するには、さらにオフセット補償部の増幅器の消費電力の低減も望まれる。このように、回路の製造が容易で低消費電力のＩＣ化に適したオフセット補償部の実現も望まれている。
【００４２】
さらに、上記従来の主増幅器を設けた光受信回路では、ｎ段の主増幅器を直流結合で接続する必要があるが、直結結合では段間の直流レベルの不一致を解決するレベルシフト回路が必要になる。このようなレベルシフト回路が不要であり、キャパシタ結合増幅器など、“１”／“０”比の変動でバイアス電圧が変動する簡易な前置増幅器からも、平衡形の差動信号が得られるオフセット補償部の実現も望まれている。
【００４３】
上記従来のレベル識別回路（図５６参照）のオフセット補償部では、加減算部の入力に２つのリファレンス電源が必要であり、しかもオフセット電圧Voffを生成する電源はフローティング形式の電源とすることが必要である。さらに、加減算回路ADD1，ADD2は、３値の加減算をしなくてはならないので、その分、回路構成が複雑になる。このため、リファレンス電源が不要であり、簡単な回路構成のレベル識別回路の実現が望まれる。
【００４４】
また、上記従来の光受信回路では、レベル識別回路の比較部の出力Qp，Qnの“１”と“０”のタイムスロット幅の比が偏らないようにするために（一方が広く、他方が狭くならないように）、主増幅器のオフセット補償部で直流オフセットを補償しており、上記従来のレベル識別回路のオフセット補償部では、消光期間においてQp＝“０”，Qn＝“１”を保持するためにオフセット電圧Voffを付加している。しかし、上記のオフセット電圧を付加することは、主増幅器のオフセット補償部でのオフセット補償の効果を減じさせる。このため、比較器の出力Qp，Qnのタイムスロット幅の比を劣化させるようなオフセット電圧Voffの付加を必要としないレベル識別回路の実現も望まれる。
【００４５】
一般に、増幅器の出力は直流バイアス分と信号振幅分との合成されたものであり、直流バイアス分は温度や電源変動で変化する。上記従来のＡＧＣ増幅回路（図５７参照）では、直流バイアス分と信号振幅分との合成のピーク値を検出するので、信号振幅を一定にする制御が正確にできなかった。このため、振幅分のみの大きさを検出して制御するＡＧＣ増幅回路の実現が望まれる。
【００４６】
上記従来の√ｆ−ＡＧＣ増幅回路（図５８参照）でも、上記従来のＡＧＣ増幅回路と同様な理由により、正確な周波数特性の補償を実現することが困難であった。このため、振幅分のみの大きさを検出して制御する√ｆ−ＡＧＣ増幅回路の実現が望まれる。
【００４７】
上記従来の発光制御回路（図５９参照）では、前置増幅器の出力直流レベルが温度変動や電源変動で変動する。図６０の発光制御回路１１８の具体回路例では、前置増幅器を差動増幅器で構成し、この差動増幅器と類似の電圧を発生する回路を設けて発光制御増幅器の基準電圧Vrを発生し、前置増幅器の出力直流レベルの温度変動および電源変動を、発光制御増幅器の基準電圧Vrの温度変動および電源変動で補償する構成としている。しかし、このような構成でも、上記差動増幅器が発生するオフセット電圧の影響は除去できないので、純粋に発光振幅を一定にする発光制御ができなかった。このため、光信号の発光振幅を正確に一定にできる発光制御回路の実現が望まれる。
【００４８】
図６１の従来のリミット増幅回路１１９Ａでは、ｍ段の差動増幅器Limのそれぞれがオフセッ卜発生要素をもっている。差動増幅器Limの入力が大振幅となり、差動増幅器Limがスイッチング動作になれば、出力の“１”／“０”のデューティ比の劣化は少ないが、差動増幅器Limの入力が小振幅となり、差動増幅器Limがアクティブ増幅動作になると、入力と上記オフセットの大きさの比に従って、出力の“１”／“０”のデューティ比が劣化する（図６３参照）。つまり、スイッチング動作する差動増幅器Limの段数の多少によって、出力の“１”／“０”のデューティ比の劣化程度が変化する。
【００４９】
図６２の従来のリミット増幅回路１１９Ｂは、上記オフセットによる上記出力のデューティ比の劣化を、デューティ補償部でオフセット補償して改善しようとするものであり、全段がアクティブ増幅動作しているときには有効に動作する。ところが、差動増幅器Limの入力が大振幅となり、差動増幅器Limスイッチング動作になると、出力の“１”／“０”のデューティ比の劣化は、差動増幅器Limの立上り時間特性と立下り時間特性との差が主要因となる。この立上り時間特性と立下り時間特性との差によるデューティ比の劣化を上記のオフセット補償方式で改善しようとすると、デューティ比の劣化の原因と異なる方法で補償することになり、動作が不安定になる。また、帰還時定数（キャパシタCtと抵抗Rtの積）が大き過ぎると、タンク出力レベルの変化（エンベロップ）に追従できずにジッタを発生し、帰還時定数が小さすぎると動作が不安定になる。このため、不安定動作とならず、かつジッタの発生を抑えたリミット増幅回路の実現が望まれる。
【００５０】
【課題を解決するための手段】
参考例の第１のアナログ加減算回路は、
差動逆相電圧VAnのピーク値を検出して逆相ピークホールド電圧VAnpを出力する第１のピークホールド回路PH1と、
差動正相電圧VApのピーク値を検出して正相ピークホールド電圧VAppを出力する第２のピークホールド回路PH2と、
上記差動正相電圧VApを正相入力、上記差動逆相電圧VAnを逆相入力として、差動入力電圧VAp，VAnに応じた差動正相電流Io1pおよび差動逆相電流Io1nを出力する第１の差動電圧入力差動電流出力増幅器Gm1と、
上記逆相ピークホールド電圧VAnpを正相入力、上記正相ピークホールド電圧VAppを逆相入力として、差動入力電圧VAnp，VAppに応じた差動正相電流Io2pおよび差動逆相電流Io2nを出力する第２の差動電圧入力差動電流出力増幅器Gm2と、
上記差動正相電流Io1pと上記差動正相電流Io2pの加算電流を流して正相出力電圧VBpに変換する第１の抵抗R1と、
上記差動逆相電流Io1nと上記差動逆相電流Io2nの加算電流を流して逆相出力電圧VBnに変換する第２の抵抗R2と
を備えたものである。
【００５１】
参考例の第２のアナログ加減算回路は、
差動逆相電圧VAnのピーク値を検出して逆相ピークホールド電圧VAnpを出力する第１のピークホールド回路PH1と、
差動正相電圧VApのピーク値を検出して正相ピークホールド電圧VAppを出力する第２のピークホールド回路PH2と、
上記差動正相電圧VApを正相入力、上記差動逆相電圧VAnを逆相入力として、差動入力電圧VAp，VAnに応じた電圧VBpを出力する第１の差動入力電圧シングル電圧出力増幅器Din1と、
上記正相ピークホールド電圧VAppを正相入力、上記逆相ピークホールド電圧VAnpを逆相入力として、差動入力電圧VApp，VAnpに応じた電圧VBnを出力する第２の差動入力電圧シングル電圧出力増幅器Din2と
を備えたものである。
【００５２】
本発明の第３のアナログ加減算回路は、
差動逆相電圧VAnのピーク値を検出して逆相ピークホールド電圧VAnpを出力する第１のピークホールド回路PH1と、
差動正相電圧VApのピーク値を検出して正相ピークホールド電圧VAppを出力する第２のピークホールド回路PH2と、
上記差動電圧VAp，VAnおよび上記ピークホールド電圧VApp，VAnpを適宜に加減算して、上記差動電圧VAp，VAnの直流オフセットを補償した差動正相電圧VBpおよび差動逆相電圧VBnを出力する加減算部と
を備えたアナログ加減算回路において、
上記２つのピークホールド回路PH1，PH2の内、少なくとも１つのピークホールド回路の入力に低域通過フィルタを設けた
ものである。
【００５３】
本発明の第４のアナログ加減算回路は、
差動逆相電圧VAnのピーク値を検出して逆相ピークホールド電圧VAnpを出力する第１のピークホールド回路PH1と、
差動正相電圧VApのピーク値を検出して正相ピークホールド電圧VAppを出力する第２のピークホールド回路PH2と、
上記差動電圧VAp，VAnおよび上記ピークホールド電圧VApp，VAnpを適宜に加減算して、上記差動電圧VAp，VAnの直流オフセットを補償した差動正相電圧VBpおよび差動逆相電圧VBnを出力する加減算部と
を備えたアナログ加減算回路において、
上記第１のピークホールド回路PH1のホールドキャパシタCp1にその電荷の放電経路となる抵抗Rp1または定電流源回路Ip1を設けるとともに、
上記第２のピークホールド回路PH2のホールドキャパシタCp2にその電荷の放電経路となる抵抗Rp2または定電流源回路Ip2を設けた
ものである。
【００５４】
本発明の第５のアナログ加減算回路は、
差動逆相電圧VCnのピーク値を検出して逆相ピークホールド電圧VCnpを出力する第１のピークホールド回路PH1と、
差動正相電圧VCpのピーク値を検出して正相ピークホールド電圧VCppを出力する第２のピークホールド回路PH2と、
上記差動電圧VCp，VCnおよび上記ピークホールド電圧ＶCnp，VCppを適宜に加減算して、上記差動電圧VCp，VCnの直流オフセットを補償した差動正相電圧VEpおよび差動逆相電圧VEnを出力する加減算部と
を備えたアナログ加減算回路において、
上記加減算部は、VCp−VCn≒０のときには、不均等要素をもった差動出力部によって固定オフセットをもった上記差動正相電圧VEp，VEnを発生させる
ものである。
【００５５】
本発明の第６のアナログ加減算回路は、
差動逆相信号VGnのピーク値を検出して逆相ピークホールド電圧VGnpを出力する第１のピークホールド回路PH1と、
差動正相信号VGpのピーク値を検出して正相ピークホールド電圧VGppを出力する第２のピークホールド回路PH2と、
上記正相ピークホールド電圧VGppを正相入力、基準電圧Vr1を逆相入力として、差動正相電流Io3pおよび差動逆相電流Io3nを出力する第１の差動電圧入力差動電流出力増幅器Gm3と、
上記逆相ピークホールド電圧VGnpを正相入力、基準電圧Vr2を逆相入力として、差動正相電流Io4pおよび差動逆相電流Io4nを出力する第２の差動電圧入力差動電流出力増幅器Gm4と、
上記差動正相電流Io3pと上記差動正相電流Io4pの加算電流を流して正相出力電圧VHpに変換する第１の抵抗R1と、
上記差動逆相電流Io3nと上記差動逆相電流Io4nの加算電流を流して逆相出力電圧VHnに変換する第２の抵抗R2と
を備えた
ものである。
【００５６】
本発明の第７のアナログ加減算回路は、
差動逆相電圧VGnのピーク値を検出して逆相ピークホールド電圧VGnpを出力する第１のピークホールド回路PH1と、
差動正相電圧VGpのピーク値を検出して正相ピークホールド電圧VGppを出力する第２のピークホールド回路PH2と、
上記差動正相電圧VGpを正相入力、上記差動逆相電圧VGnを逆相入力として、差動入力電圧VGp，VGnに応じた差動正相電流Io1pおよび差動逆相電流Io1nを出力する第１の差動電圧入力差動電流出力増幅器Gm1と、
上記逆相ピークホールド電圧VGnpを正相入力、上記正相ピークホールド電圧VGppを逆相入力として、差動入力電圧VGnp，VGppに応じた差動正相電流Io2pおよび差動逆相電流Io2nを出力する第２の差動電圧入力差動電流出力増幅器Gm2と、
上記正相ピークホールド電圧VGppを正相入力、基準電圧Vr1を逆相入力として、差動正相電流Io3pおよび差動逆相電流Io3nを出力する第３の差動電圧入力差動電流出力増幅器Gm3と、
上記逆相ピークホールド電圧VGnpを正相入力、基準電圧Vr2を逆相入力として、差動正相電流Io4pおよび差動逆相電流Io4nを出力する第４の差動電圧入力差動電流出力増幅器Gm4と、
上記差動正相電流Io1pと上記差動正相電流Io2pの加算電流を流して正相出力電圧VJpに変換する第１の抵抗R1と、
上記差動逆相電流Io1nと上記差動逆相電流Io2nの加算電流を流して逆相出力電圧VJnに変換する第２の抵抗R2と、
上記差動正相電流Io3pと上記差動正相電流Io4pの加算電流を流して正相出力電圧VHpに変換する第３の抵抗R3と、
上記差動逆相電流Io3nと上記差動逆相電流Io4nの加算電流を流して逆相出力電圧VHnに変換する第４の抵抗R4と
を備えた
ものである。
【００５７】
参考例の第８のアナログ加減算回路は、
差動逆相電圧VSnの平均値を検出して逆相平均電圧VSnpを出力する第１の平均値回路Me1と、
差動正相電圧VSpの平均値を検出して正相平均電圧VSppを出力する第２の平均値回路Me2と、
上記差動電圧VSp，VSnおよび上記平均電圧VSpm，VSnmを適宜に加減算して、上記差動電圧VSp，VSnの直流オフセットを補償した差動正相電圧VTpおよび差動逆相電圧VTnを出力する加減算部と
を備えた
ものである。
【００５８】
また、参考例のレベル識別回路は、
差動電圧VCp，VCnの直流オフセットを補償して差動正相電圧VEpおよび差動逆相電圧VEnを出力するオフセット補償部と、
上記オフセット補償された差動電圧VEp，VEnを比較して論理信号に変換する比較部と
を備えたレベル識別回路において、
上記比較部は、入出力特性にヒステリシス特性をもつ
ものである。
【００５９】
【発明の実施の形態】
以下の本発明の実施の形態においては、実施の形態１から３で光受信回路の主増幅器、実施の形態４，５で光受信回路のレベル識別回路、実施の形態６で自動利得制御増幅回路（ＡＧＣ増幅回路）、実施の形態７で自動周波数特性補償増幅回路（√ｆ−ＡＧＣ増幅回路）、実施の形態８で光送信回路の発光制御回路、実施の形態９でリミッタ増幅回路、についてそれぞれ説明する。
【００６０】
図１は本発明の実施の形態１−３の主増幅器および実施の形態４，５のレベル識別回路を適用する光受信回路の構成図である。図１の光受信回路は、光受信回路は、受光素子PDと、前置増幅器と、ｎ（ｎは１以上の整数）段に配置されたｎ個の主増幅器と、レベル識別回路とを備える。受光素子PDは、光信号を受光して電流信号Ipに変換する。前置増幅器は、電流信号Ipを差動電圧VAp，VAnに変換する。ｎ段の主増幅器は、差動電圧VAp，VAnの直流オフセットを補償しながらレベル識別回路が駆動できる差動電圧レベルまで増幅し、差動電圧VCp(n)，VCn(n)を出力する。レベル識別回路は、差動電圧信号VCp(n)，VCn(n)を正相論理信号Qpおよび逆相論理信号Qnに変換する。このような構成によって、微弱な光論理信号から論理処理可能な電気論理信号が得られる。
【００６１】
図２は図１の前置増幅器の具体構成例である。図２（ａ）の前置増幅器は、シングル入力差動出力の受光前置増幅器P-Amp1によって構成されている。図２（ｂ）の前置増幅器は、信号増幅系にキャパシタ結合を含むシングル入力差動出力の受光前置増幅器P-Amp2によって構成されている。図２（ｃ）の前置増幅器は、信号増幅系にキャパシタ結合を含むシングル入出力の受光前置増幅器P-Amp3と、差動出力化増幅器Doutとによって構成されている。図３は図２（ｃ）の受光前置増幅器P-Amp3の具体回路例であり、図４は図２（ｃ）の差動出力化増幅器Doutの具体回路例である。
【００６２】
実施の形態１（１ａ，１ｂ，１ｃ）
本発明の実施の形態１の主増幅器は、アナログ加減算回路によるオフセット補償部の第１の増幅器の正相入力および逆相入力に差動電圧を入力し、第２の増幅器の正相入力および逆相入力に上記差動電圧の２つのピークホールド電圧を入力するものである。
【００６３】
実施の形態１ａ
図５は本発明の実施の形態１ａの主増幅器の構成図である。図５において、図５３と同じものあるいは相当するものには同じ符号を付してある。実施の形態１ａの主増幅器は、アナログ加減算回路によるオフセット補償部１ａと、差動増幅器Amp1とを備える。オフセット補償部１ａは、ピークホールド回路PH1,PH2と、差動電圧入力差動電流出力増幅器Gm1，Gm2と、抵抗R1，R2とを備える。増幅器Gm1，Gm2および抵抗R1，R2は加減算部を構成している。図６はオフセット補償部１ａの具体回路例である。この実施の形態１ａの主増幅器には、例えば図２（ａ）の前置増幅器から出力された差動電圧VAp，VAnが入力される。
【００６４】
図７はピークホールド回路PH1，PH2の回路例である。ピークホールド回路PH1は、前置増幅器（図１参照）からの差動逆相電圧VAnのピーク値を検出してピーク値VAnpを出力し、ピークホールド回路PH2は、上記前置増幅器からの差動正相出力VApのピーク値を検出してピーク値VAppを出力する。
【００６５】
増幅器Gm1は、上記前置増幅器からの差動正相電圧VApを正相入力、上記前置増幅器からの差動逆相電圧VAnを逆相入力として、差動入力電圧VAp，VAnに応じた差動正相電流Io1pおよび差動逆相電流Io1nを出力する。また、増幅器Gm2は、ピークホールド回路PH1の出力VAnpを正相入力、ピークホールド回路PH2の出力VAppを逆相入力として、差動入力電圧VAnp，VAppに応じた差動正相電流Io2pおよび差動逆相電流Io2nを出力する。抵抗R1は、差動正相電流Io1pとIo2pの加算電流を流して正相出力電圧VBpに変換する。また、抵抗R2は、差動逆相電流Io1nとIo2nの加算電流を流して逆相出力電圧VBnに変換する。
【００６６】
図８は差動増幅器Amp1の具体回路例である。差動増幅器Amp1は、オフセット補償された正相出力電圧VBpおよび逆相出力電圧VBnを増幅して差動正相電圧VCpおよび差動逆相電圧VCnを出力する。
【００６７】
オフセット補償部１ａでは、
【００６８】
図６の増幅器Gm1，Gm2において、トランジスタQ1−Q4のエミッタ抵抗に比べて抵抗R3−R6が十分に大きい場合には、
増幅器Gm1の電圧／電流変換利得gm1は、
gm1＝１／（R3＋R4），ΔIo1＝ΔVi1*gm1，gm1＝ΔIo1／ΔVi1…（７）
となり、
増幅器Gm2の電圧／電流変換利得gm2は、
gm2＝１／（R5＋R6），ΔIo2＝ΔVi2*gm2，gm2＝ΔIo2／ΔVi2…（８）
となり、
電圧／電流変換利得gm1，gm2は、エミッタ吸い込み電流Is1およびIs2の値に無関係である。
【００６９】
エミッタ吸い込み電流Is1およびIs2は、最大線形差動入力電圧を決めており、
増幅器Gm1の最大線形差動入力電圧Vi1（max）は、
Vi1（max）＝Is1（R3＋R4）／２…（９）
となり、
増幅器Gm2の最大線形差動入力電圧Vi2（max）は、
Vi2（max）＝Is2（R5＋R6）／２…（１０）
となる。
【００７０】
上記従来のオフセット補償部１０１ｂ（図５３および図５４参照）では、増幅器Gm1とGm2とが同じ回路である必要があるが、実施の形態１ａのオフセット補償部１ａでは、増幅器Gm1とGm2の電圧／電流変換利得が等しければ足りる。また、このオフセット補償部１ａでは、増幅器Gm2は、直流的な入力を取り扱えばよく、出力も直流的な電流となるので、高速動作を必要としない。
【００７１】
従って、オフセット補償部１ａでは、補償すべきオフセット電圧がそれほど大きくない場合は、増幅器Gm2の最大線形差動入力電圧も小さくなり、また高速動作も要求されないので、エミッタ吸い込み電流Is2を小さくできることになり、低消費電力化できる。
【００７２】
以上のように実施の形態１ａによれば、補償すべきオフセット電圧がそれほど大きくない場合は、増幅器Gm2のエミッタ吸い込み電流Is2を小さくできることになり、低消費電力化できる。
【００７３】
実施の形態１ｂ
図９は本発明の実施の形態１ｂの主増幅器の構成図である。図９において、図５または図５５と同じものあるいは相当するものには同じ符号を付してある。実施の形態１ｂの主増幅器は、アナログ加減算回路によるオフセット補償部１ｂと、差動増幅器Amp1とを備える。オフセット補償部１ｂは、ピークホールド回路PH1，PH2と、差動入力電圧シングル電圧出力増幅器Din1，Din2とを備える。増幅器Din1，Din2は、加減算部を構成している。図１０はオフセット補償部１ｂの具体回路例である。
【００７４】
増幅器Din1は、前置増幅器（図１参照）からの差動正相電圧VApを正相入力、上記前置増幅器からの差動逆相電圧VAnを逆相入力として、差動入力電圧VAp，VAnに応じた電圧VBpを出力する。また、増幅器Din2は、ピークホールド回路PH2の出力VAppを正相入力、ピークホールド回路PH1の出力VAnpを逆相入力として、差動入力電圧VApp，VAnpに応じた電圧VBnを出力する。
【００７５】
オフセット補償部１ｂでは、増幅器Din2の出力が直流電圧出力となるが、VBp−VBnとして考えると、
上記（２）式と等価になり、オフセット補償と同等となる。
【００７６】
上記従来のオフセット補償部１０１ｃ（図５５参照）では、増幅器Din1とDin2とが同じ回路である必要があるが、この実施の形態１ｂのオフセット補償部１ｂでは、増幅器Din1とDin2の電圧利得と、ゼロ入力時の出力バイアス電圧とが等しければ足りる。
【００７７】
また、このオフセット補償部１ｂでも、上記実施の形態１ａのオフセット補償部１ａと同様に、補償すべきオフセット電圧がそれほど大きくない場合は、増幅器Din2の最大線形差動入力電圧が小さくなり、また高速動作も要求されないので、増幅器Din2のエミッタ吸い込み電流Is2を小さくできることになり、低消費電力化できる。
【００７８】
図１０においては、トランジスタQ1−Q4のエミッタ抵抗に比べて抵抗R3−R6が十分に大きい場合には、
R1／（R3＋R4）＝R2／（R5＋R6）…（１１）
R1×Is1／２＝R7×Is2＋R2×Is2／２…（１２）
となるように設定すればよい。なお、Is1＝Is2であれば、R1＝R2，R7＝０である。
【００７９】
また、このオフセット補償部１ｂでは、増幅器Din2の出力電圧VBnは、直流的な電圧となるので、実効的にグランドとなる電源（ここではVcc）との間にキャパシタを設けるか、あるいはDin2の出力とAmp1の間に低域通過フィルタを設けることができ（下記の実施の形態１ｃ参照）、波形劣化を招くことなくノイズを軽減できる。なお、VBp側の振幅レベルが大きく、ノイズ軽減の必要がなければ、これらを設ける必要はない。また、図１０のオフセット補償部１ｂでは、トランジスタQ5，Q6および定電流源Is3，Is4で構成するバッファ回路を介してVBpおよびVBnを出力しているが、このバッファ回路は、図９の差動増幅器Amp1の入力部に設けることも可能である。
【００８０】
この実施の形態１ｂの主増幅器は、差動増幅器Amp1の逆相入力電圧VBnが直流となる点で、図５２の従来の主増幅器と類似となるが、図５２の従来の主増幅器では、差動入力増幅器Amp2が前置増幅器と同じ出力直流電圧バイアスをもつ必要があり、ＮＰＮトランジスタなどのシングル段で構成する差動入力増幅器では入カバイアス電圧より出力電位が低下する方向では、出力ダイナミックレンジが大きくとれない等、実動作上大きな制約を受ける。また、図５２の従来の主増幅器をＩＣ化するには、等しいゲインの実現といった比精度実現は容易であるが、ゲイン＝０．５といった絶対値の実現は困難である。
【００８１】
これに対し、実施の形態１ｂのオフセット補償部１ｂでは、増幅器Din2が前置増幅器と同じ出力直流電圧バイアスをもつ必要はなく、増幅器Din2のゲイン＝０．５といった絶対値の実現も要求されないので、入カバイアス電圧より出力電位が低下する方向でも実動作上大きな制約を受けることはなく、ＩＣ化も容易である。
【００８２】
以上のように実施の形態１ｂによれば、以下の効果がある。
（１）補償すべきオフセット電圧がそれほど大きくない場合は、増幅器Din2のエミッタ吸い込み電流Is2を小さくできることになり、低消費電力化できる。
（２）増幅器Din2の出力は直流的な電圧となるので、増幅器Din2の出力部にキャパシタまたは低域通過フィルタを設けることができ（下記の実施の形態１ｃ参照）、これによってノイズを軽減できる。
（３）上記（２）の効果により、光受信回路の最小受光特性が向上する。
（４）増幅器Din2が前置増幅器と同じ出力直流電圧バイアスをもつ必要はなく、増幅器Din2のゲイン＝０．５といった絶対値の実現も要求されないので、入カバイアス電圧より出力電位が低下する方向でも実動作上大さな制約を受けることはなく、ＩＣ化も容易である。
【００８３】
実施の形態１ｃ
図１１は本発明の実施の形態１ｃの主増幅器の構成図である。図１１において、図９と同じものあるいは相当するものには同じ符号を付してある。実施の形態１ｃの主増幅器は、上記実施の形態１ｂの主増幅器（図９参照）において、オフセット補償部１ｂをアナログ加減算回路によるオフセット補償部１ｃに変更したものである。実施の形態１ｃのオフセット補償部１ｃは、上記実施の形態１ｂのオフセット補償部１ｂにおいて、増幅器Din2の出力部にキャパシタＣ１または低域通過フィルタＬＰＦ１のいずれかを設けたものである。増幅器Din1，Din2と、キャパシタＣ１または低域通過フィルタＬＰＦ１とは、加減算部を構成している。図１２はオフセット補償部１ｃの具体回路例である。図１２において、図１０と同じものあるいは相当するものには同じ符号を付してある。
【００８４】
上記実施の形態１ｂの主増幅器では増幅器Din2の出力VBnが直流的な電圧となるので、この実施の形態１ｃの主増幅器のように、実効的にグランドとなる電源（ここではVcc）との間にキャパシタC1を設ける、あるいはDin2の出力とAmp1の入力間に低域通過フィルタLPF1を設けることができる。このようにキャパシタC1あるいは低域通過フィルタLPF1を設けることにって、VBp側の振幅レベルが小さく、ノイズ軽減の必要があるときに、波形劣化を招くことなくノイズを軽減できる。
【００８５】
以上のように実施の形態１ｃによれば、出力が直流的な電圧となる増幅器Din2の出力部にキャパシタC1または低域通過フィルタLPF1を設けることにより、ノイズを軽減できる。
【００８６】
実施の形態２（２ａ，２ｂ，２ｃ）
本発明の実施の形態２の主増幅器は、オフセット補償部の２つのピークホールド回路の内、少なくとも１つのピークホールド回路の入力に低域通過フィルタを設けたものである。この実施の形態２の主増幅器は、上記従来の主増幅器および上記実施の形態１の主増幅器に適用可能である。
【００８７】
実施の形態２ａ
図１３は本発明の実施の形態２ａの主増幅器の構成図である。図１３において、図５３と同じものあるいは相当するものには同じ符号を付してある。実施の形態２ａの主増幅器は、アナログ加減算回路によるオフセット補償部２ａと、差動増幅器Amp1とを備える。オフセット補償部２ａは、ピークホールド回路PH1,PH2と、差動電圧入力差動電流出力増幅器Gm1，Gm2と、抵抗R1，R2とを備える。増幅器Gm1，Gm2および抵抗R1，R2は加減算部を構成している。
【００８８】
この実施の形態２ａのオフセット補償部２ａは、従来のオフセット補償部１０１ｂ（図５３参照）において、その入力に低域通過フィルタLPF2を設けたものである。低域通過フィルタLPF2は、抵抗RF1，RF2と、キャパシタCF1，CF2とを備え、抵抗RF1およびキャパシタCF1で構成した低域通過フィルタによって差動正相電圧VApの必要信号帯域を超える高周波分を除去して差動正相電圧VApfをピークホールド回路PH2および増幅器Gm1に出力するとともに、抵抗RF2およびキャパシタCF2で構成した低域通過フィルタによって差動逆相電圧VAnの必要信号帯域を超える高周波分を除去して差動逆相電圧VAnfをピークホールド回路PH1および増幅器Gm2に出力する。
【００８９】
図１４は実施の形態２ａの主増幅器においての波形図である。図１４において、（ａ）はオフセット補償部２ａに入力される差動電圧VAp，VAnの波形、（ｂ）は低域通過フィルタLPF2から出力される差動電圧VApf，VAnfの波形、（ｃ）はオフセット補償部２ａから出力される差動電圧VBp，VBnの波形である。
【００９０】
光受信回路の受光素子PD（図１参照）は、受光期間（“１”データ受信期間）でのみ電流が流れ、消光期間（“０”データ受信期間および光信号を受信をしていない期間）では電流が流れない。このため、図１４（ａ）に示すように、前置増幅器から出力されてオフセット補償部２ａに入力される差動電圧VAp，VAnの波形は、受光素子PDに電流が流れる“１”データ受信期間で出力雑音を多く含み、受光素子PDに電流が流れない“０”データ受信期間で出力雑音が少ない波形となる。
【００９１】
低域通過フィルタLPF2は必要信号帯域を超える高周波分を除去するので、オフセット補償部２ａの差動入力電圧VAp，VAnの主として受光期間（“１”データ受信期間）に多く存在している雑音は、低域通過フィルタLPF2除去され、図１４（ａ）の波形は、図１４（ｂ）のような波形となる。なお、低域通過フィルタLPF2の通過帯域の設定によっては、立上り立下り時間特性が緩やかになる。
【００９２】
オフセット補償部２ａは、低域通過フィルタLPF2によって高周波分（雑音分）を除去した図１４（ｂ）の波形をオフセット補償するので、図１４（ｃ）に示すように、完全にオフセット補償され、かつ雑音が除去された波形が得られる。図１４（ｃ）の波形は、図６４（ｃ）の従来の波形よりも、アイの開き（“１”／“０”判定のノイズマージン）が良好になっている。
【００９３】
以上のように実施の形態２ａによれば、以下の効果がある。
（１）図１４（ｃ）の波形のように、完全にオフセット補償され、かつ雑音が除去された波形が得られる。
（２）上記（１）の効果により、アイの開き（“１”／“０”判定のノイズマージン）が向上する。
（３）上記（２）の効果により、光受信回路の最小受光特性が向上する。
【００９４】
実施の形態２ｂ
図１５は本発明の実施の形態２ｂの主増幅器の構成図である。図１５において、図５または図１３と同じものには同じ符号を付してある。実施の形態２ｂの主増幅器は、上記実施の形態２ａの主増幅器（図１３参照）において、オフセット補償部１ａをアナログ加減算回路によるオフセット補償部２ｂに変更したものである。
【００９５】
この実施の形態２ｂのオフセット補償部２ｂは、上記実施の形態１ａのオフセット補償部１ａ（図５参照）において、ピークホールド回路PH1，PH2の入力に、低域通過フィルタLPF2（図１３参照）を設けたものである。
【００９６】
図１６は実施の形態２ｂの主増幅器においての波形図である。図１６において、（ａ）はオフセット補償部２ｂに入力される差動電圧VAp，VAnの波形、（ｂ）は低域通過フィルタLPF2から出力される差動電圧VApf，VAnfの波形、（ｃ）はオフセット補償部２ｂから出力される差動電圧VBp，VBnの波形、（ｄ）は上記（ｃ）の波形から低域通過フィルタで高周波分（雑音分）を除去した波形である。
【００９７】
低域通過フィルタLPF2は、図１６（ｂ）に示すようにピークホールド回路PH1，PH2の差動入力電圧の必要信号帯域を超える高周波分を除去するので、２つのピークホールド値Vapfp，Vanfpは、高域雑音を除去した値となり、これらのピーク値VapfpとVanfpとの差は、正確に前置増幅器からの差動入力電圧VApとVAn間のオフセット値となる。これらの差動入力電圧VAp，VAnおよびピークホールド値Vapfp，Vanfpを用いてオフセット補償をすると、図１６（ｃ）に示すような波形が得られる。図６４（ｂ）の従来の波形から低域通過フィルタによって雑音分を除去しても図６４（ｃ）に示すように雑音分によるオフセットが残ってしまうが、図１６（ｃ）の波形から低域通過フィルタによって雑音分を除去すれば図１６（ｄ）に示すように完全にオフセット補償された波形が得られる。図１６（ｃ），（ｄ）の波形は、図６４（ｂ），（ｃ）の従来の波形よりも、アイの開き（“１”／“０”判定のノイズマージン）が良好になっている。
【００９８】
また、この実施の形態２ｂでは、変化分として増幅器Gm１,Gm2に入力される差動電圧は低域通過フィルタLPF2を介さないので、上記実施の形態２ａのようにオフセット補償出力の立上り立下り時間特性が緩やかになるを避けられる。
【００９９】
以上のように実施の形態２ｂによれば、上記実施の形態２ａと同様に以下の効果がある。
（１）図１６（ｃ）の波形のように、完全にオフセット補償されされた波形が得られる。
（２）上記（１）の効果により、アイの開き（“１”／“０”判定のノイズマージン）が向上する。
（３）上記（２）の効果により、光受信回路の最小受光特性が向上する。
【０１００】
実施の形態２ｃ
図１７は本発明の実施の形態２ｂの主増幅器の回路図である。図１７において、図９と同じものあるいは相当するものには同じ符号を付してある。実施の形態２ｃの主増幅器は、上記実施の形態１ｂ（図９参照）の主増幅器において、オフセット補償部１ｂをアナログ加減算回路によるオフセット補償部２ｃに変更したものである。ピークホールド回路PH1，PH2と、差動入力電圧シングル電圧出力増幅器Din1，Din2と、低域通過フィルタLPF3とを備える。
【０１０１】
この実施の形態２ｃのオフセット補償部２ｃは、上記実施の形態１ｂのオフセット補償部１ｂ（図９参照）において、ピークホールド回路PH1またはPH2の入力の内、受光期間（“１”データ受信期間）のピークホールド側（ここではピークホールド回路PH1）に低域通過フィルタLPF3を設けたものである。低域通過フィルタLPF3は、抵抗RF3と、キャパシタCF3とを備え、抵抗RF3およびキャパシタCF3で構成した低域通過フィルタによって差動逆相電圧VAnの必要信号帯域を超える高周波分を除去して差動逆相電圧VAnfをピークホールド回路PH1に出力する。
【０１０２】
低域通過フィルタLPF3は、ピークホールド回路PH1，PH2の内、受光期間の雑音がピーク値に影響を与える側であるピークホールド回路PH1の入力に設けられ、差動逆相入力電圧VAnの必要信号帯域を超える高周波分を除去して差動逆相電圧VAnfをピークホールド回路PH1に出力する。このため、２つのピークホールド値VapfpとVanfpは、ともに高域雑音を除去した値となり、これらのピーク値VapfpとVanfpとの差は、正確に前置増幅器からの差動入力電圧VApとVAn間のオフセット値となる。この実施の形態２ｃのオフセット補償部２ｃでも、上記実施の形態２ｂのオフセット補償部２ｂと同様に、図１６（ｃ）に示すような出力波形が得られる。
【０１０３】
また、この実施の形態２ｃのオフセット補償部２ｃに設けられる低域通過フィルタLPF3は、上記実施の形態２ｂのオフセット補償部２ｂに設けられる低域通過フィルタLPF2（図１３参照）よりも簡単な回路になる。
【０１０４】
以上のように実施の形態２ｃによれば、上記実施の形態２ａ，２ｂと同様に以下の効果がある。
（１）図１６（ｃ）の波形のように、完全にオフセット補償されされた波形が得られる。
（２）上記（１）の効果により、アイの開き（“１”／“０”判定のノイズマージン）が向上する。
（３）上記（２）の効果により、光受信回路の最小受光特性が向上する。
【０１０５】
実施の形態３（３ａ，３ｂ）
本発明の実施の形態３の主増幅器は、オフセット補償部のピークホールド回路の電荷を保持するキャパシタに、この保持電荷を放電させる抵抗または定電流源を設けたものである。この実施の形態３の主増幅器は、上記従来の主増幅器および上記実施の形態１，２の主増幅器に適用可能である。
【０１０６】
実施の形態３ａ
図１８は本発明の実施の形態３ａの主増幅器の構成図である。図１８において、図５と同じものには同じ符号を付してある。なお、図１８において、Cp1，Cp2はそれぞれピークホールド回路PH1，PH2を構成するキャパシタである。実施の形態３ａの主増幅器は、アナログ加減算回路によるオフセット補償部３ａと、差動増幅器Amp1とを備える。オフセット補償部３ａは、ピークホールド回路PH1,PH2と、抵抗Rp1,Rp2と、差動電圧入力差動電流出力増幅器Gm1，Gm2と、抵抗R1，R2とを備える。この実施の形態３ａの主増幅器には、例えば図２（ｂ）または図２（ｃ）の前置増幅器から出力された差動電圧VAp，VAnが入力される。
【０１０７】
この実施の形態３ａのオフセット補償部３ａは、上記実施の形態１のオフセット補償部１ａ（図５参照）において、ピークホールド回路PH1，PH2の電荷を保持するキャパシタCp1，Cp2に、この保持電荷を放電させる抵抗Rp1，Rp2を設けたものある。
【０１０８】
信号増幅系にキャパシタ結合を含んでパルス信号を増幅する前置増幅器（図２（ｂ），（ｃ）の前置増幅器）等の出力は、増幅するパルス信号の“０”と“１”の出現確率が時間で変化するのに応じて、出力の直流レベル（平均値）が変化する。
【０１０９】
このオフセット補償部３ａにおいては、ピークホールド回路PH1およびPH2の電荷を保持するキャパシタCp1，Cp2と、これらの電荷を放電させる抵抗Rp1，Rp2で構成するそれぞれの放電時定数（Cp1×Rp1、Cp2×Rp2）を、最長“０”情報連続時間（あるいは最長“１”情報連続時間）より大きく、かつ前置増幅器の出力直流レベル変動の時定数より小さく、設定しておく。
【０１１０】
この設定により、ピークホールド回路PH1，PH2のピークホールド出力は、前置増幅器の出力の直流レベル（平均値）が徐々に下がっていく変化にも追従できるので、この実施の形態３ａのオフセット補償部３ａのオフセット補償動作は、上記実施の形態１ａのオフセット補償部１ａのオフセット補償動作において、前置増幅器の出力の直流レベル（平均値）の変化に追従できることになり、前置増幅器の出力の直流レベル（平均値）の変動を補償し、パルス信号の“０”と“１”のそれぞれの単位時間幅が等しい差動電圧を再生できる。
【０１１１】
この実施の形態３ａの主増幅器を多段化すると、段間もキャパシタ結合にでき、段間の直流レベルの整合が不要になる。また、この実施の形態３ａで使用が可能となるキャパシタ結合の前置増幅器は、一般に素子数の少ない簡単な構成で実現でき、消費電力も一般に少ない。
【０１１２】
この実施の形態３ａの主増幅器は、光通信に限らず、同軸ケーブル等の不平衡伝送ラインを用いたパルス伝送受信回路において、直流レベル変動を含む不平衡信号からオフセット補償した平衡差動信号を得る回路としても使用できる。
【０１１３】
以上のように実施の形態３ａによれば、以下の効果がある。
（１）前置増幅器の出力の直流レベル（平均値）の変動をも補償したオフセット補償機能が実現する。
（２）多段化増幅とした場合、段間を全てキャパシタ結合とすることも可能となり、不平衡形増幅器やキャパシタ結合増幅器などの簡易な増幅回路を使用できる。
（３）簡易な増幅回路の使用により、低消費電力化できる。
（４）光通信に限らず、同軸ケーブル等の不平衡伝送ラインを用いたパルス伝送受信回路において、直流レベル変動を含む不平衡信号からオフセット補償した平衡差動信号を得る回路としても使用できる。
【０１１４】
実施の形態３ｂ
図１９は本発明の実施の形態３ｂの主増幅器の回路図である。図１９において、図１８または図５３と同じものには同じ符号を付してある。なお、図１９においても、Cp1，Cp2はそれぞれピークホールド回路PH1，PH2を構成するキャパシタである。実施の形態３ｂの主増幅器は、アナログ加減算回路によるオフセット補償部３ｂと、差動増幅器Amp1とを備える。オフセット補償部３ｂは、ピークホールド回路PH1,PH2と、定電流源回路Ip1，Ip2と、差動電圧入力差動電流出力増幅器Gm1，Gm2と、抵抗R1，R2とを備える。
【０１１５】
この実施の形態３ｂのオフセット補償部３ｂは、上記従来のオフセット補償部１０１ｂ（図５３参照）において、ピークホールド回路PH1，PH2の電荷を保持するキャパシタCp1，Cp2に、この保持電荷を放電させる定電流源回路Ip1，Ip2を設けたものである。つまり、定電流回路Ip1，Ip2は、上記実施の形態３ａの抵抗Rp1，Rp2と同様の働きをする。
【０１１６】
このオフセット補償部３ｂにおいても、上記実施の形態３ａと同様に、ピークホールド回路PH1およびPH2の電荷を保持するキャパシタCp1，Cp2と、これらの電荷を放電させる定電流回路Ip1，Ip2で構成するそれぞれの放電時定数を、最長“０”情報連続時間（あるいは最長“１”情報連続時間）より大きく、かつ前置増幅器の出力直流レベル変動の時定数より小さく、設定しておく。
【０１１７】
この設定により、ピークホールド回路PH1，PH2のピークホールド出力は、前置増幅器の出力の直流レベル（平均値）が徐々に下がっていく変化にも追従できるので、この実施の形態３ｂのオフセット補償部３ｂのオフセット補償動作は、上記実施の形態１ａのオフセット補償部１ａのオフセット補償動作において、前置増幅器の出力の直流レベル（平均値）の変化に追従できることになり、前置増幅器の出力の直流レベル（平均値）の変動を補償し、パルス信号の“０”と“１”のそれぞれの単位時間幅が等しい差動電圧を再生できる。
【０１１８】
この実施の形態３ｂの主増幅器を多段化すると、上記実施の形態３ａと同様に、段間もキャパシタ結合にでき、段間の直流レベルの整合が不要になる。また、この実施の形態３ｂで使用が可能となるキャパシタ結合の前置増幅器は、上記実施の形態３ａと同様に、一般に素子数の少ない簡単な構成で実現でき、消費電力も一般に少ない。
【０１１９】
この実施の形態３ｂの主増幅器は、上記実施の形態３ａと同様に、光通信に限らず、同軸ケーブル等の不平衡伝送ラインを用いたパルス伝送受信回路において、直流レベル変動を含む不平衡信号からオフセット補償した平衡差動信号を得る回路としても使用できる。
【０１２０】
以上のように実施の形態３ｂによれば、上記実施の形態３ａと同様に以下の効果がある。
（１）前置増幅器の出力の直流レベル（平均値）の変動をも補償したオフセット補償機能が実現する。
（２）多段化増幅とした場合、段間を全てキャパシタ結合とすることも可能となり、不平衡形増幅器やキャパシタ結合増幅器などの簡易な増幅回路を使用できる。
（３）簡易な増幅回路の使用により、低消費電力化できる。
（４）光通信に限らず、同軸ケーブル等の不平衡伝送ラインを用いたパルス伝送受信回路において、直流レベル変動を含む不平衡信号からオフセット補償した平衡差動信号を得る回路としても使用できる。
【０１２１】
実施の形態４（４ａ，４ｂ，４ｃ，４ｄ）
図２０は本発明の実施の形態４のレべル識別回路の基本構成図である。この実施の形態４のレべル識別回路は、オフセット補償部を構成する加減算部の差動出力部に不均等要素をもたせることによって、差動入力電圧VCp，VCnがVCp-VCn≒０のときにオフセット補償部の差動出力電圧VEp，VEnに固定値オフセットを発生させるものである。
【０１２２】
実施の形態４ａ
図２１は本発明の実施の形態４ａのレベル識別回路の構成図である。図２１において、図５または図５６と同じものあるいは相当するものには同じ符号を付してある。実施の形態４ａのレベル識別回路は、アナログ加減算回路によるオフセット補償部４ａと、比較部Comp1とを備える。オフセット補償部４ａは、ピークホールド回路PH1,PH2と、差動電圧入力差動電流出力増幅器Gm1，Gm2と、抵抗R1，R2と、バッファ回路とを備える。増幅器Gm1，Gm2、抵抗R1，R2、およびバッファ回路は、加減算部を構成している。抵抗R1，R2およびバッファ回路は差動出力部を構成している。図２２はオフセット補償部４ａの具体回路例である。
【０１２３】
この実施の形態４ａのオフセット補償部４ａは、上記実施の形態１ａのオフセット補償部１ａ（図５参照）において、出力にバッファ回路を設けた構成である。このオフセット補償部４ａは、直流オフセットを含む差動入力電圧VCp，VCnから直流オフセットを補償し、さらにVCp-VCn≒０のときに固定値のオフセットを付加した差動電圧VEp，VEnを出力する。
【０１２４】
オフセット補償部４ａの差動出力部は、正相と逆相の対応する要素の均等性を崩して構成されている。抵抗R1は、差動正相電流Io1pとIo2nの加算電流を流して差動正相電圧VDpに変換する。また、抵抗R2は、差動逆相電流Io1nとIo2nの加算電流を流して差動逆相電圧VDnに変換する。バッファ回路は、差動正相電圧VDpを正相入力、差動逆相電圧VDnを逆相入力として、差動電圧VDp，VDnを上記固定値のオフセットを付加した差動電圧VEp，VEnに変換する。また、比較部Comp1は、差動電圧VEp，VEnを論理信号Qp，Qnに変換する。
【０１２５】
図２２の差動出力部は、“０”データ連続受信期間等においてVCp−VCn≒０のときに、Voff＝VEn−VEp＞０となる固定値のオフセットVoffを付加するために、差動出力部の正相と逆相の対応する要素の均等性を、下記（ａ）−（ｄ）のいずれか、あるいはそれらの組み合わせにより崩して構成されている。
（ａ）抵抗R1，R2の抵抗値を、R1＝R2＋ΔRとして、R1＞R2にする。
（ｂ）バッファ回路のエミッタフォロワトランジスタQ7，Q8において、Q7のサイズをQ8のサイズのｎ倍にする。あるいは、Q7と同じサイズのQ8をｎ個設ける。
（ｃ）バッファ回路の電流吸い込み用トランジスタQ9，Q10において、Q10のサイズをQ9サイズのｍ倍にする。あるいは、Q9と同じサイズのQ10をｍ個設ける。
（ｄ）バッファ回路のエミッタフォロワトランシスタQ7，Q8のエミッタに、レベルシフト抵抗Re1，Re2を挿入し、抵抗値をRe2＝Re1＋ΔReとして、Re1＜Re2にする。
【０１２６】
実施の形態４ａのオフセット補償部４ａにおいて、直流オフセットを含む差動入力電圧VCp，VCnから直流オフセットを補償した差動電圧VEp，VEnを得るオフセット補償動作は、上記実施の形態１ａと同様であるので、その説明を省略する。
【０１２７】
長期の消光期間（“０”データ連続受信期間等）においてVCp−VCn≒０が生じたときに、差動出力電圧VEp，VEnに直流オフセットVoff（VEn＞VEp）を付加する動作について以下に説明する。
【０１２８】
オフセット補償部４ａの増幅器Gm1とGm2とは同じ回路となっており、増幅器Gm1およびGm2の差動出力電流をワイヤード加算した加算差動電流は、上記の長期消光期間においては、正相出力電流と逆相出力電流とが等しくなる。このとき、抵抗R1およびR2に流れる電流は、
（R1に流れる電流）＝（R2に流れる電流）＝（Is1＋Is2）／２＝Is
となる。
【０１２９】
上記（ａ）のように、抵抗R1，R2の抵抗値を、R1＝R2＋ΔRとしてあると、R2の電圧降下に対してR1の電圧降下がΔR×Isだけ大きくなり、この電圧差がそのままオフセット補償部４ａの出力VEn，VEp間の差となって、比較部Comp1の出力を、Qp＝“０”，Qn＝“１”にする。
【０１３０】
また、上記（ｂ）のように、バッファ回路のエミッタフォロワトランジスタQ7のサイズをQ8サイズのｎ倍（あるいはQ8をｎ個）としてあり、これら２つのトランジスタに流れている電流が等しいとすると、これら２つのトランジスタのベースとエミッタ間の電圧に、次式の電圧差ΔVbeが生じる（サイズの大きいトランジスタのVbeがΔVbeだけ小さくなる）。
ΔVbe＝（ｋ＊Ｔ／ｑ）ｌｎ（ｎ）
ｋ：ボルツマン定数
Ｔ：絶対温度
ｑ：電子の電荷量
この電圧差ΔVbeがそのままオフセット補償部４ａの出力VEn，VEp間の差となって、比較部Comp1の出力をQp＝“０”，Qn＝“１”にする。
【０１３１】
また、上記（ｃ）のように、バッファ回路の電流吸い込み用トランジスタQ10のサイズをQ9サイズのｍ倍（あるいはQ10をｍ個）としてあると、サイズの大きい側のトランジスタの電流は、サイズの小さい側のトランジスタの電流のｍ倍となる。エミッタフォロワトランジスタQ7およびQ8のサイズを同じとすると、これら２つのトランジスタQ7およびQ8のベースとエミッタ間の電圧に、次式の電圧差ΔVbeが生じる（大きい電流が流れている側のトランジスタのVbeがΔVbeだけ大きくなる）。
ΔVbe＝（ｋ×Ｔ／ｑ）ｌｎ（ｍ）
ｋ：ボルツマン定数
Ｔ：絶対温度
ｑ：電子の電荷量
この電圧差ΔVbeがそのままオフセット補償部の出力VEn，VEp間の差となって、比較部Comp1の出力を、Qp＝“０”，Qn＝“１”にする。
【０１３２】
また、上記（ｄ）のように、エミッタフォロワトランジスタQ7およびQ8のエミッタに、レベルシフト抵抗Re1，Re2をそれぞれ挿入し、抵抗値をRe2＝Re1＋ΔRe（Re1＝０を含む）として、Re1＜Re2にしてあると、抵抗ΔReの電圧降下分がそのままオフセット補償部４ａの出力VEn，VEp間の差となって、比較部Comp1の出力をQp＝“０”，Qn＝“１”にする。
【０１３３】
なお、抵抗R1とR2の抵抗値の関係、エミッタフォロワトランジスタQ7とQ8のサイズの関係、電流吸い込み用トランジスタQ9とQ10のサイズの関係、レベルシフト抵抗Re1とRe2の関係、をそれぞれ逆にすれば、比較部Comp1の出力をQp＝“１”，Qn＝“０”にすることができる。
【０１３４】
上記（ａ）−（ｄ）の内のいくつかを組み合わせてもよい。また、上記（ａ）−（ｄ）の方法は、図２２の構成のオフセット補償部に適用される方法例であり、差動出力部の回路構成を変えれば、正相と逆相の対応する要素の構成が変わり、対応する要素の均等性を崩す要素（方法）も変わる。
【０１３５】
以上のように実施の形態４ａによれば、以下の効果がある。
（１）基準電圧VrおよびVoffを生成する特別な電源回路を不要にできる。
（２）図５６の加算回路ADD1，ADD2のような３値の加減算が不要となり、増幅器Gm1，Gm2のように２値を差動電圧入力（減算）とし、その出力をワイヤード加算（電流加算）すればよいので、回路が簡単になる。
【０１３６】
実施の形態４ｂ
図２３は本発明の実施の形態４ｂのレベル識別回路の構成図である。図２３において、図２１または図５３と同じものあるいは相当するものには同じ符号を付してある。実施の形態４ｂのレベル識別回路は、アナログ加減算回路によるオフセット補償部４ｂと、比較部Comp1とを備える。オフセット補償部４ｂは、ピークホールド回路PH1,PH2と、差動電圧入力差動電流出力増幅器Gm1，Gm2と、抵抗R1，R2と、バッファ回路とを備える。
【０１３７】
この実施の形態４ｂのオフセット補償部４ｂは、上記従来のオフセット補償部１０１ｂ（図５３参照）において、出力にバッファ回路を設けた構成である。このオフセット補償部４ｂは、上記実施の形態４ａのオフセット補償部４ａ（図２１参照）と同様に、直流オフセットを含む差動入力電圧VCp，VCnから直流オフセットを補償し、さらにVCp-VCn≒０のときに固定値のオフセットを付加した差動電圧VEp，VEnを出力する。オフセット補償部４ｂの差動出力部は、正相と逆相の対応する要素の均等性を崩して構成されている。
【０１３８】
このオフセット補償部４ｂにおいて、直流オフセットを含む差動入力電圧VCp，VCnから直流オフセットを補償した差動電圧VEp，VEnを得るオフセット補償動作、および差動出力電圧VEp，VEnに直流オフセットVoff（VEn＞VEp）を付加する動作は、上記実施の形態４ａと同様である。
【０１３９】
以上のように実施の形態４ｂによれば、上記実施の形態４ａと同様に、以下の効果がある。
（１）基準電圧VrおよびVoffを生成する特別な電源回路を不要にできる。
（２）図５６の加算回路ADD1，ADD2のような３値の加減算が不要となり、増幅器Gm1，Gm2のように２値を差動電圧入力（減算）とし、その出力をワイヤード加算（電流加算）すればよいので、回路が簡単になる。
【０１４０】
実施の形態４ｃ
図２４は本発明の実施の形態４ｃのレベル識別回路の構成図である。図２４において、図２１と同じものあるいは相当するものには同じ符号を付してある。この実施の形態４ｃのレベル識別回路は、上記実施の形態４ａのレベル識別回路において、オフセット補償部４ａをアナログ加減算回路によるオフセット補償部４ｃに変更したものである。図２５はオフセット補償部４ｃの具体回路例である。
【０１４１】
この実施の形態４ｃのオフセット補償部４ｃは、上記実施の形態４ａのオフセット補償部４ａ（図２１参照）において、増幅器Gm1，Gm2の正相出力をVccに直接接続したものである。このオフセット補償部４ｃは、上記実施の形態４ａのオフセット補償部４ａと同様に、直流オフセットを含む差動入力電圧VCp，VCnから直流オフセットを補償し、さらにVCp-VCn≒０のときに固定値のオフセットを付加した差動電圧VEp，VEnを出力する。オフセット補償部４ｃの差動出力部は、正相と逆相の対応する要素の均等性を崩して構成されている。
【０１４２】
図２５の差動出力部でも、図２２の差動出力部と同様に、“０”データ連続受信期間等においてVCp−VCn≒０のときに、Voff＝VEn−VEp＞０となる固定値のオフセットVoffを付加するために、差動出力部の正相と逆相の対応する要素の均等性を、下記（ａ）−（ｄ）のいずれか、あるいはそれらの組み合わせにより崩して構成されている。
【０１４３】
オフセット補償部４ｃの増幅器Gm1とGm2とは同じ回路となっており、増幅器Gm1およびGm2の差動出力電流をワイヤード加算した加算差動電流は、上記の長期消光期間においては、正相出力電流と逆相出力電流とが等しくなる。このとき、抵抗R1およびR2に流れる電流は、
（R1に流れる電流）＝Is1／２＝Is／２
となり、
（R2に流れる電流）＝Is2／２＝Is／２
となる。
【０１４４】
上記（ａ）のように、抵抗R1，R2の抵抗値を、R1＝R2＋ΔRとしてあると、R2の電圧降下に対してR1の電圧降下がΔR×Is／２だけ大きくなり、この電圧差がそのままオフセット補償部４ｃの出力VEn，VEp間の差となって、比較部Comp1の出力を、Qp＝“０”，Qn＝“１”にする。なお、上記（ｂ）−（ｄ）については、上記実施の形態４ａと同様である。
【０１４５】
図２４では、差動電圧入力差動電流出力増幅器Gm1，Gm2の差動出力電流の逆相側（Io1n，Io2n）を電源Vccに接続しているが、差動出力電流の正相側（Io1p，Io2p）を電源Vccに接続して、差動出力電流の逆相側Io1nを抵抗R2に接続し、差動出力電流の逆相側Io2nを抵抗R1に接続して構成しても同じ効果が得られる。
【０１４６】
以上のように実施の形態４ｃによれば、上記実施の形態４ａと同様に、以下の効果がある。
（１）基準電圧VrおよびVoffを生成する特別な電源回路を不要にできる。
（２）図５６の加算回路ADD1，ADD2のような３値の加減算が不要となり、増幅器Gm1，Gm2のように２値を差動電圧入力（減算）とし、その出力をワイヤード加算（電流加算）すればよいので、回路が簡単になる。
【０１４７】
実施の形態４ｄ
図２６は本発明の実施の形態４ｄのレベル識別回路の構成図である。図２６において、図２４または図５３と同じものあるいは相当するものには同じ符号を付してある。実施の形態４ｄのレベル識別回路は、アナログ加減算回路によるオフセット補償部４ｄと、比較部Comp1とを備える。オフセット補償部４ｄは、ピークホールド回路PH1,PH2と、差動電圧入力差動電流出力増幅器Gm1，Gm2と、抵抗R1，R2と、バッファ回路とを備える。
【０１４８】
この実施の形態４ｄのオフセット補償部４ｄは、上記従来のオフセット補償部１０１ｃ（図５５参照）に相当し、出力にバッファ回路を設け、増幅器Gm1，Gm2の正相出力をVccに直接接続したものである。このオフセット補償部４ｄは、上記実施の形態４ｃのオフセット補償部４ｃ（図２４参照）と同様に、直流オフセットを含む差動入力電圧VCp，VCnから直流オフセットを補償し、さらにVCp-VCn≒０のときに固定値のオフセットを付加した差動電圧VEp，VEnを出力する。オフセット補償部４ｂの差動出力部は、正相と逆相の対応する要素の均等性を崩して構成されている。
【０１４９】
このオフセット補償部４ｄにおいて、直流オフセットを含む差動入力電圧VCp，VCnから直流オフセットを補償した差動電圧VEp，VEnを得るオフセット補償動作、および差動出力電圧VEp，VEnに直流オフセットVoff（VEn＞VEp）を付加する動作は、上記実施の形態４ｃと同様である。
【０１５０】
以上のように実施の形態４ｄによれば、上記実施の形態４ｃと同様に、以下の効果がある。
（１）基準電圧VrおよびVoffを生成する特別な電源回路を不要にできる。
（２）図５６の加算回路ADD1，ADD2のような３値の加減算が不要となり、増幅器Gm1，Gm2のように２値を差動電圧入力（減算）とし、その出力をワイヤード加算（電流加算）すればよいので、回路が簡単になる。
【０１５１】
実施の形態５（５ａ，５ｂ，５ｃ）
図２７は本発明の実施の形態５のレベル識別回路の基本構成図である。この実施の形態５のレベル識別回路は、差動入力電圧VCp，VCnの直流オフセットを補償するオフセット補償部（正相と逆相との間の均等性を保つ構成の上記従来のオフセット補償部または上記実施の形態１−３のオフセット補償部）と、入出力特性にヒステリシス特性をもった比較部とを備えたものである。なお、ヒステリシス特性をもった比較部は、シングル出力であってもよい。
【０１５２】
実施の形態５ａ
図２８は本発明の実施の形態５ａのレベル識別回路においてのヒステリシス特性をもった比較部の回路図である。この実施の形態５ａの比較部は、正帰還保持部と、論理レベル変換部とを備える。
【０１５３】
実施の形態５ａのレベル識別回路は、比較部にヒステリシス特性があるため、出力論理Qp，Qnは、差動入力電圧VEp，VEnの大小が反転しただけではそれ以前の出力論理が保持され、反転電圧差がさらに所定のスレッショルド電圧値Vthを越えたときに初めて出力論理が反転する（ヒステリシスコンパレータ動作）。
【０１５４】
上記のヒステリシスコンパレータ動作は、次のようになる。
VEp≫VEnのとき、
Qp＝“１”，Qn＝“０”
とすると、
VEp≫VEnからVEp≒VEnになっても、それ以前の出力論理、
Qp＝“１”，Qn＝“０”
を保持し、
VEpとVEnが反転してさらにVEn−VEp＞Vthnとなって初めて、
Qp＝“０”，Qn＝“１”
に出力論理が反転し、
さらにVEn−VEp＞VthnからVEp≪VEnになっても、
Qp＝“０”，Qn＝“１”
を保持する。
【０１５５】
また、VEp≪VEnからVEp≒VEnになっても、以前の出力論理、
Qp＝“０”，Qn＝“１”
を保持し、
VEpとVEnが反転してさらにVEp−VEn＞Vthpとなって初めて、
Qp＝“１”，Qn＝“０”
に出力論理が反転し、
さらにVEp−VEn＞VthpからVEp≫VEnになっても、
Qp＝“１”，Qn＝“０”
を保持する。
つまり、Vthp＞VEp−VEn＞−Vthnの範囲では、それ以前の出力論理を保持する。
【０１５６】
従って、VEpやVEnに重畳してくる雑音レベルやオフセット補償部の残存オフセットよりも、スレッショルド電圧VthnおよびVthpを大きく設定しておけば、長期の消光期間（“０”データ連続受信期間等）やその逆の長期の受光期間（“１”データ連続受信期間）によってVEp−VEn≒０になったとき、それ以前の論理出力を保持できる。
【０１５７】
さらに、スレッショルド電圧VthnおよびVthpを、Vthn＝Vthpとなるように設定すれば、出力論理が“１”から“０”に反転するときと、“０”から“１”に反転するときの出力反転条件が等しくなるので、出力論理“１”と“０”のタイムスロットを等しくすることができる。
【０１５８】
この実施の形態５ａの比較部では、抵抗R1，R3の組と抵抗R2，R4の組とが正帰還回路となり、上記のヒステリシス特性を実現している。この正帰還回路により差動入力電圧VEpとVEnの大小が逆転しただけでは、トランジスタT1，T2のベース電位の高低が逆転しない。そして、差動入力電圧VEpとVEnの反転が進み、トランジスタT1，T2のベース電圧の高低が逆転すると、上記の正帰還が論理出力を急激に逆転させる。
【０１５９】
以上のように実施の形態５ａによれば、以下の効果がある。
（１）従来のような基準電圧を必要としない。
（２）ヒステリシスコンパレータ動作により、一定レベル以下のディファレンシャルモード雑音を除去できる。
（３）ヒステリシスコンパレータ動作により、長期の消光期間（“０”データ連続受信期間等）やその逆の長期の受光期間（“１”データ連続受信期間）のいずれにおいても、それ以前の論理出力を保持できる（従来のレベル識別回路や上記実施の形態４のレベル識別回路では、いずれかに限定される）。
（４）スレッショルド電圧VthpとVthnとを等しく設定することにより、“０”から“１”に反転するときと、“１”から“０”に反転するときの応答を等しくでき、“０”と“１”のタイムスロット幅を揃えられる。
【０１６０】
実施の形態５ｂ
図２９は本発明の実施の形態５ｂのレベル識別回路においての比較部の回路図である。この実施の形態５ｂの比較部は、ＥＣＬ論理出力回路の例であって、入力部と、正帰還保持部と、論理レベル変換部とを備える。
【０１６１】
実施の形態５ｂの比較部では、入力部の差動吸い込み電流Imは、正帰還保持部の差動吸い込み電流Ioより大きく設定されている。入力部の差動入力電圧VEpとVEnの大小によって、電流I1が抵抗R3に流れ、電流I2が抵抗R4に流れる。正帰還保持部が以前の“１”，“０”いずれかを保持しているときには、上記の吸い込み電流Imは抵抗R3またはR4の一方に流れている。
【０１６２】
吸い込み電流Imが抵抗R3の側に流れているとすると、VEp，VEnが反転したあと、電流I2が増加し、電流I1が減少し、（I2−I1）＞Ioになると、抵抗R3の電圧降下よりも抵抗R4の電圧降下が大きくなる。これにより、正帰還保持部の入力電圧トランジスタT4とT5のベース電位の高低が逆転し、上記の正帰還が論理出力を急激に逆転させる。
【０１６３】
以上のように実施の形態５ｂによれば、上記実施の形態５ａと同様に、以下の効果がある。
（１）従来のような基準電圧を必要としない。
（２）ヒステリシスコンパレータ動作により、一定レベル以下のディファレンシャルモード雑音を除去できる。
（３）ヒステリシスコンパレータ動作により、長期の消光期間（“０”データ連続受信期間等）やその逆の長期の受光期間（“１”データ連続受信期間）のいずれにおいても、それ以前の論理出力を保持できる（従来のレベル識別回路や上記実施の形態４のレベル識別回路では、いずれかに限定される）。
（４）スレッショルド電圧VthpとVthnとを等しく設定することにより、“０”から“１”に反転するときと、“１”から“０”に反転するときの応答を等しくでき、“０”と“１”のタイムスロット幅を揃えられる。
【０１６４】
実施の形態５ｃ
図３０は本発明の実施の形態５ｃのレベル識別回路においての比較部の回路図である。回路図である。この実施の形態５ｃの比較部は、ＴＴＬ論理出力回路の例であって、入力部と、正帰還保持部と、論理レベル変換部とを備える。
【０１６５】
実施の形態５ｃの比較部の動作は、上記実施の形態５ｂの比較部と同様であり、I2＜I1から、電流I2が増加し、電流I1が減少して、I2−I1＞Ioとなると、あるいはI1＜I2から、電流I1が増加し、電流I2が減少して、I1−I2＞Ioとなると、論理出力が反転する。
【０１６６】
以上のように実施の形態５ｃによれば、上記実施の形態５ｂと同様に、以下の効果がある。
（１）従来のような基準電圧を必要としない。
（２）ヒステリシスコンパレータ動作により、一定レベル以下のディファレンシャルモード雑音を除去できる。
（３）ヒステリシスコンパレータ動作により、長期の消光期間（“０”データ連続受信期間等）やその逆の長期の受光期間（“１”データ連続受信期間）のいずれにおいても、それ以前の論理出力を保持できる（従来のレベル識別回路や上記実施の形態４のレベル識別回路では、いずれかに限定される）。
（４）スレッショルド電圧VthpとVthnとを等しく設定することにより、“０”から“１”に反転するときと、“１”から“０”に反転するときの応答を等しくでき、“０”と“１”のタイムスロット幅を揃えられる。
【０１６７】
なお、上記実施の形態４，５のレベル識別回路は、ケーブルを介して平衡差動信号を送受する低電圧差動伝送（ＬＶＤＳ：Low-Voltage Differential Signaling）に適用できる。ＬＶＤＳでは、ケーブル長が長く信号レベルが減衰する場合に、オフセット補償増幅あるいは√ｆ補償増幅をすることになるが、上記実施の形態４，５を適用すると、“０”あるいは“１”信号の長連を含んだ場合にも、安定した受信が可能になる。
【０１６８】
実施の形態６（６ａ，６ｂ，６ｃ，６ｄ）
本発明の実施の形態６の自動利得制御増幅回路（ＡＧＣ増幅回路）は、制御された利得で入力電圧を増幅して差動正相電圧VGpおよび差動逆相電圧VGnを出力する可変利得増幅部と、上記差動電圧VGp，VGnの振幅を検出してその振幅に応じた差動正相電圧VHpおよび差動逆相電圧VHnを出力する振幅値検出部と、上記差動電圧VHp，VHnに応じて上記可変利得増幅部の利得を制御する利得制御増幅器とを備えたものである。
【０１６９】
実施の形態６ａ
図３１は本発明の実施の形態６ａのＡＧＣ増幅回路の構成図である。図３１において、図５または図５７と同じものあるいは相当するものには同じ符号を付してある。実施の形態６ａのＡＧＣ増幅回路は、可変利得増幅器１６ａと、差動出力化増幅器Doutと、アナログ加減算回路による振幅値検出部６ａと、利得制御増幅器２６ａとを備える。可変利得増幅器１６ａおよび差動出力化増幅器Doutは、可変利得増幅部を構成している。振幅値検出部６ａは、ピークホールド回路PH1，PH2と、差動電圧入力差動電流出力増幅器Gm3，Gm4と、抵抗R3，R4とを備える。増幅器Gm3，Gm4および抵抗R3，R4は、加減算部を構成している。
【０１７０】
可変利得増幅器１６ａは、増幅利得が可変であって外部からの増幅利得の制御が可能であり、制御された利得で入力電圧VFを増幅して電圧VGを出力する。差動出力化増幅器Doutは、電圧VGを差動正相電圧VGpおよび差動逆相電圧VGnに変換する。
【０１７１】
ピークホールド回路PH1は、差動出力化増幅器Doutからの差動逆相電圧VGnのピーク値を検出してピーク値VGnpを出力し、ピークホールド回路PH2は、差動出力化増幅器Doutからの差動正相電圧VGpのピーク値を検出してピーク値VGppを出力する。
【０１７２】
増幅器Gm3は、ピーク値VGppを正相入力、図示しない基準電圧回路からの基準電圧Vr1を逆相入力とし、差動電流Io3p，Io3nを出力する。また、増幅器Gm4は、ピーク値VGnpを正相入力、図示しない基準電圧回路からの基準電圧Vr2を逆相入力とし、差動電流Io4p，Io4nを出力する。増幅器Gm3，Gm4の回路は、上記実施の形態１ａの差動電圧入力差動電流出力増幅器Gm1，Gm2（図６参照）と同様である。抵抗R3は、差動正相電流Io3pとIo4pの加算電流を流して正相出力電圧VHpに変換する。また、抵抗R4は、差動逆相電流Io3nとIo4nの加算電流を流して逆相出力電圧VHnに変換する。
【０１７３】
図３２は利得制御増幅器２６ａの具体回路例である。利得制御増幅器２６ａは、振幅値検出部６ａからの差動正相電圧VHpを逆相入力、振幅値検出部６ａからの差動逆相電圧VHnを正相入力として、差動正相電圧VHp，VHnに応じて制御電圧VCを生成し、可変利得増幅器１６ａの増幅利得を制御する。
【０１７４】
図３３は振幅値検出部６ａの差動入力電圧（差動出力化増幅器Doutの差動出力電圧）VGp，VGnの波形例である。図３３において、差動電圧VGp，VGnの振幅をVpp、差動電圧VGpとVGnとの間のオフセット電圧をVoff、差動電圧VGp，VGnの直流バイアス電圧（差動出力中点電圧）をVnnとすると、ピークホールド回路PH1，PH2の出力電圧VGpp，VGnpは、
VGpp＝Vpp／２＋Voff／２＋Vnn…（１３）
VGnp＝Vpp／２−Voff／２＋Vnn…（１４）
となる。
【０１７５】
図３１の加減算部において、差動入力を減算、電流加算を加算と考えると、
【０１７６】
利得制御増幅器２６ａは、VHp−VHn＝０となるように、可変利得増幅器１６ａの利得を制御するので、
VHp−VHn＝Ｋ（Vpp−Vps）＝０，Vpp＝Vps…（１７）
となり、自動利得制御（ＡＧＣ）動作となる。
【０１７７】
以上のように実施の形態６ａによれば、振幅値を正確に検出できるので、振幅を正確に制御するＡＧＣを実現できる（差動出力化増幅器Dout等のオフセットの影響は完全に除去される）。
【０１７８】
実施の形態６ｂ
図３４は本発明の実施の形態６ｂのＡＧＣ増幅回路の構成図である。図３４において、図３１と同じものには同じ符号を付してある。実施の形態６ｂのＡＧＣ増幅回路は、可変利得増幅器１６ｂと、低域通過フィルタLPFと、アナログ加減算回路による振幅値検出部６ｂと、利得制御増幅器２６ｂとを備える。可変利得増幅器１６ａおよび低域通過フィルタLPFは、可変利得増幅部を構成している。振幅値検出部６ａは、ピークホールド回路PH1，PH2と、差動電圧入力差動電流出力増幅器Gm3，Gm4と、抵抗R3，R4とを備える。
【０１７９】
図３５は可変利得増幅器１６ｂの具体回路例である。可変利得増幅器１６ｂは、可変の増幅利得を外部から制御可能な差動入出力の増幅器であり、制御された利得で差動入力電圧VFp,VFnを増幅して差動電圧VGp，VGnを出力する。この差動入出力の可変利得増幅器１６ｂを用いることにより、差動出力化増幅器Dout（図３１参照）を省略できる。
【０１８０】
低域通過フィルタLPFは、可変利得増幅器１６ｂから出力された差動電圧VGp，VGnから必要帯域を超える高周波ノイズ分を除去して振幅値検出部６ａに出力する。この低域通過フィルタLPFを設けることにより、可変利得増幅部の出力の低雑音化と利得制御出力レベルの安定化が図れる。
【０１８１】
実施の形態６ｂの振幅値検出部６ｂは、上記実施の形態６ａの振幅値検出部６ａ（図３１参照）において、基準電圧Vr（Vr1，Vr2）に代えて、基準電流Ir（Ir1，Ir2）を入力できる構成としたものである。基準電流Ir1は抵抗R3を流れるように入力され、基準電流Ir2は抵抗R4を流れるように入力される。
【０１８２】
Ir1とR3の積は基準電圧Vr1に相当し、Ir2とR4の積は基準電圧Vr2に相当し、次式によってそれぞれ基準電圧に換算できる。
Vr1＝R3×Ir1，Vr2＝R4×Ir2…（１８）
【０１８３】
利得制御増幅器２６ｂは、上記実施の形態６ａの利得制御増幅器２６ａ（図３１および図３２参照）において、基準電圧Vr3を入力できる構成としたものである。
【０１８４】
以上のように実施の形態６ｂによれば、可変利得増幅部の出力に、不要な高域分を除去する低域通過フィルタLPFを設けることにより、出力の低雑音化と利得制御出力レベルの安定化が図れる。
【０１８５】
実施の形態６ｃ
図３６は本発明の実施の形態６ｃのＡＧＣ増幅回路の構成図である。図３６において、図３１または図１８と同じものあるいは相当するものには同じ符号を付してある。ただし、Cp1，cp2は、それぞれピークホールド回路PH1，PH2を構成するキャパシタである。実施の形態６ｃのＡＧＣ増幅回路は、可変利得増幅器１６ｃと、差動出力化増幅器Doutと、アナログ加減算回路による振幅値検出部６ｃと、利得制御増幅器２６ａとを備える。可変利得増幅器１６ｃおよび差動出力化増幅器Doutは、可変利得増幅部を構成している。振幅値検出部６ｃは、ピークホールド回路PH1，PH2と、抵抗Rp1,Rp2と、差動電圧入力差動電流出力増幅器Gm3，Gm4と、抵抗R3，R4とを備える。
【０１８６】
可変利得増幅器１６ｃは、可変の増幅利得を外部から制御可能な、キャパシタ結合を含むシングル入出力の増幅器であり、制御された利得で入力電圧VFを増幅して電圧VGを出力する。
【０１８７】
実施の形態６ｃの振幅値検出部６ｃは、上記実施の形態６ａの振幅値検出部６ａ（図３１参照）において、ピークホールド回路PH1，PH2の電荷を保持するキャパシタCp1，Cp2に、この保持電荷を放電させる抵抗Rp1，Rp2をそれぞれ設けたものである。なお、上記実施の形態３ｂと同様に、上記保持電荷を放電させる定電流源回路Ip1，Ip2を設けることも可能である。
【０１８８】
可変利得増幅器１６ｃは、キャパシタ結合を含むので、増幅利得を変化させると、出力電圧VGの振幅値が変化する。さらに、キャパシタ結合を含むシングル出力の可変利得増幅器等では、直流バイアス電圧も変化する場合がある。
【０１８９】
この実施の形態６ｃの振幅値検出部６ｃでは、ピークホールド回路PH1，PH2のキャパシタCp1，Cp2に、その電荷を放電させるための抵抗Rp1，Rp2（あるいは定電流源回路Ip1，Ip2）を設けているので、放電時定数を適宜に設定しておくことによって、出力電圧VGの振幅値の変化や直流バイアス電圧の変化に対する応答性を速くすることができる。
【０１９０】
以上のように実施の形態６ｃによれば、ピークホールド回路PH1，PH2のキャパシタCp1，Cp2にその電荷を放電させるための抵抗Rp1，Rp2または定電流回路Ip1，Ip2を設けることにより、振幅値変動や直流バイアスの変動に対する応答速度の改善ができる。
【０１９１】
実施の形態６ｄ
図３７は本発明の実施の形態６ｄのＡＧＣ増幅回路の構成図である。図３７において、図３１、図３４、または図５と同じものあるいは相当するものには同じ符号を付してある。実施の形態６ｄのＡＧＣ増幅回路は、可変利得増幅器１６ｂと、アナログ加減算回路による振幅値検出部６ｄと、利得制御増幅器２６ａとを備える。振幅値検出部６ｄは、ピークホールド回路PH1，PH2と、差動電圧入力差動電流出力増幅器Gm1，Gm2，Gm3，Gm4と、抵抗R1，R2，R3，R4とを備える。増幅器Gm1，Gm2および抵抗R1，R2は、オフセット補償用加減算部を構成し、増幅器Gm3，Gm4および抵抗R3，R4は、振幅値検出用加減算部を構成している。
【０１９２】
実施の形態６ｄの振幅値検出部６ｄにおいて、オフセット補償用加減算部は、上記実施の形態１ａのオフセット補償部１ａ（図５参照）と同じ構成であって、差動電圧VGp，VGnの直流オフセットを補償して差動電圧VJp，VJnを出力する。また、振幅値検出用加減算部は、上記実施の形態６ａの振幅値検出部６ａ（図３１参照）と同じ構成であって、差動電圧VGp，VGnの振幅を検出してその振幅に応じた差動電圧VHp，VHnを出力する。ピークホールド回路PH1，PH2は、オフセット補償用加減算部および振幅値検出用加減算部に共用されている。
【０１９３】
このように実施の形態６ｄのＡＧＣ増幅回路は、オフセット補償付のＡＧＣ増幅回路であって、その振幅値検出部６ｄに、上記実施の形態６ａの振幅値検出部６ａと同じ構成の振幅値検出用加減算部と、上記実施の形態１ａのオフセット補償部１ａと同じ構成であって上記振幅値検出用加減算部とピークホールド回路PH1，PH2を共用するオフセット補償用加減算部とを設けたものである。
【０１９４】
この実施の形態６ｄのＡＧＣ増幅回路のＡＧＣ機能は、上記実施の形態６ａと同じであり、オフセット補償機能は上記実施の形態１ａと同じなので、それらの説明を省略する。
【０１９５】
なお、ＡＧＣ機能実現のための構成は、上記実施の形態６ａのみならず、上記実施の形態６ｂ，６ｃの構成と同様にすることも可能であり、これらのＡＧＣ機能実現のための構成のそれぞれについて、オフセット補償実現のための構成（ピークホールド機能実現のための構成を含む）は、従来のオフセット補償実現のための構成、または上記実施の形態１−３の構成と同様にすることも可能である。上記実施の形態３のオフセット補償実現のための構成を適用することによって、可変利得増幅器の応答速度を改善できる。
【０１９６】
以上のように実施の形態６ｄによれば、差動出力のオフセットを補償したオフセット補償付のＡＧＣ増幅回路を実現できる。
【０１９７】
実施の形態７（７ａ，６ｂ）
本発明の実施の形態７の自動周波数特性補償増幅回路（√ｆ−ＡＧＣ増幅回路）は、制御された利得周波数特性で入力電圧を増幅して差動正相電圧VGpおよび差動逆相電圧VGnを出力する可変周波数特性増幅部と、上記差動電圧VGp，VGnの振幅を検出してその振幅に応じた差動正相電圧VHpおよび差動逆相電圧VHnを出力する振幅値検出部と、上記差動電圧VHp，VHnに応じて上記可変周波数特性増幅部の利得周波数特性を制御する等化特性制御増幅器とを備えたものである。
【０１９８】
実施の形態７ａ
図３８は本発明の実施の形態７ａの√ｆ−ＡＧＣ増幅回路の構成図である。図３８において、図３１または図５８と同じものあるいは相当するものには同じ符号を付してある。実施の形態７ａの√ｆ−ＡＧＣ増幅回路は、可変周波数特性増幅器１７ａと、差動出力化増幅器Doutと、アナログ加減算回路による振幅値検出部７ａと、利得制御増幅器２７ａとを備える。可変周波数特性増幅器１７ａおよび差動出力化増幅器Doutは、可変利得増幅部を構成している。振幅値検出部７ａは、上記実施の形態６ａの振幅値検出部６ａ（図３１参照）と同じものである。
【０１９９】
実施の形態７ａの√ｆ−ＡＧＣ増幅回路は、上記実施の形態６ａのＡＧＣ増幅回路（図３１参照）において、可変利得増幅器１６ａを可変周波数特性増幅器１７ａに置き換え、利得制御増幅器２６ａを等化特性制御増幅器２７ａに置き換えたものである。
【０２００】
可変周波数特性増幅器１７ａは、利得周波数特性が可変であって外部からの利得周波数特性の制御が可能であり、制御された利得周波数特性で入力電圧VFを増幅して電圧VGを出力する。
【０２０１】
等化特性制御増幅器２７ａは、振幅値検出部７ａからの差動正相電圧VHpを逆相入力、振幅値検出部６ａからの差動逆相電圧VHnを正相入力として、差動正相電圧VHp，VHnに応じて制御電圧VCを生成し、可変周波数特性増幅器１７ａの利得周波数特性を制御する。
【０２０２】
ケーブル系（メタル系）を用いたパルス伝送では、長距離になるに従ってパルス波形が劣化していくが、これは主として、一般に√ｆ特性と呼ばれるケーブルの高域減衰特性によるものである。このため、周波数に対してフラットなＡＧＣ増幅回路では正しい波形の復元ができず、受信側の受信周波数特性において、ケーブル長に応じて√ｆ特性を補償する（ケーブル長に応じて高域側の利得を高める）ことにより、劣化したパルス波形が復元（等化増幅）される。
【０２０３】
可変周波数特性増幅器１７ａおよび差動出力化増幅器Doutを通って出力される差動出力信号VGp，VGnの振幅が、ケーブルの高域減衰特性によって小さいと、これらの信号のそれぞれのピーク値VGpp，VGnpも基準電圧Vr（Vr1，Vr2）よりも小さくなる。このとき、等化特性制御増幅器２７ａは、可変周波数特性増幅器１７ａの高域側の利得を高めるように制御信号VCを変化させ、可変周波数特性増幅器の高域側の利得を高めることにより、一定振幅のパルス電圧VGに復元（等化増幅）される。
【０２０４】
図３９は低電圧差動伝送（ＬＶＤＳ：Low-Voltage Differential Signaling）の概要を示す図である。また、図４０はＬＶＤＳの伝送可能距離を示す図である。図３９に示すように、ＬＶＤＳは、特性インピーダンス１００［Ω］の平衡形バスケーブルの両端を無反射終端となる特性インピーダンス抵抗１００［Ω］で終端し、この平衡形バスケーブルの無反射となるインピーダンス条件を崩さないように、送信側は電流ドライブとし、受信側は高入力インピーダンス受信とし、雷などのコモンモード雑音を除去できるように平衡信号を用いている。送信側の電流源は高出力インピーダンスであり、電流信号が特性インピーダンス１００［Ω］で電圧信号に変換され、左右に伝播していき、無反射終端で吸収される。信号源に対して、左右の１００［Ω］ラインが並列接続となるので、負荷５０［Ω］に見える。
【０２０５】
このようなＬＶＤＳの伝送可能距離を制限しているものは、図４０に示すように、主としてケーブルのもつ√ｆ減衰特性（数１０［ｍ］を越えてくるとケーブルの抵抗分ロスもある）である。実施の形態７ａの√ｆ−ＡＧＣ増幅回路を用いれば、ケーブルの√ｆ減衰特性を補償できるので、ＬＶＤＳの伝送可能距離を伸ばすことができる。
【０２０６】
また、上記バスケーブル中の任意の位置に複数の端末が接続され、任意の端末間で通信する場合、端末組み合わせが変われば端末間ケーブル長が変わり、√ｆ波形劣化の状態も変化する。その都度、変化する√ｆ波形劣化を適切に補償する必要があるが、この端末受信部に、実施の形態７ａの周波数特性補償増幅器実施の形態７ａの√ｆ−ＡＧＣ増幅回路を用いれば、上記変化する波形劣化を自動的に補償できるので、常に最良の状態での通信が可能になる。
【０２０７】
図４１はＡＭＩ符号、ＣＭＩ符号、マンチェスターコードの波形図である。図４１（ａ）のＡＭＩ符号、図４１（ｂ）のＣＭＩ符号、図４１（ｃ）のマンチェスターコードは、信号に低域周波数分の少ない平衡符号である。実施の形態７ａの√ｆ−ＡＧＣ増幅回路は、このような低域周波数分の少ない平衡符号に最適である。
【０２０８】
なお、上記実施の形態６ｂ，６ｃのＡＧＣ増幅回路（図３４，図３６参照）についても、上記実施の形態６ａと同様の置き換えによって、この実施の形態７ａの適用が可能である。また、上記実施の形態６ｂのＡＧＣ増幅回路と同様に、可変周波数特性増幅器１７ａの出力に低域通過フィルタLPFを挿入して不要な高域雑音を除去する構成とすることも可能である。また、上記実施の形態６ｃのＡＧＣ増幅回路と同様に、ピークホールド回路PH1，PH2のキャパシタCp1，Cp2の電荷を放電させる抵抗Rp1，Rp2または定電流回路Ip1，Ip2を設けることによって、制御応答速度の改善ができる。
【０２０９】
以上のように実施の形態７ａによれば、以下の効果がある。
（１）振幅値を正確に検出できるので、振幅を正確に制御する周波数特性補償を実現できる（差動出力化増幅器Dout等のオフセットの影響は完全に除去される）。
（２）上記実施の形態６ｂと同様に、可変周波数特性増幅器の出力に、不要な高域分を除去する低域通過フィルタを挿入することにより、出力の低雑音化と利得制御出力レベルの安定化が図れる。
（３）上記実施の形態３と同様に、ピークホールド回路PH1，PH2のキャパシタCp1，Cp2の電荷を放電させる手段を含む構成に置き換えることにより、制御応答速度の改善ができる。
【０２１０】
実施の形態７ｂ
図４２は本発明の実施の形態７ｂの√ｆ−ＡＧＣ増幅回路の回路図である。図４２において、図３８、図３７、または図５と同じものあるいは相当するものには同じ符号を付してある。実施の形態７ｂの√ｆ−ＡＧＣ増幅回路は、可変周波数特性増幅器１７ｂと、アナログ加減算回路による振幅値検出部７ｂと、等化特性制御増幅器２７ａとを備える。振幅値検出部７ｂは上記実施の形態６ｄの振幅値検出部６ｄと同じ構成である。
【０２１１】
実施の形態７ａの√ｆ−ＡＧＣ増幅回路は、上記実施の形態６ｄのＡＧＣ増幅回路（図３７参照）において、可変利得増幅器１６ｂを可変周波数特性増幅器１７ｂに置き換え、利得制御増幅器２６ａを等化特性制御増幅器２７ａに置き換えたものである。
【０２１２】
図４３は可変周波数特性増幅器１７ｂの具体回路例である。可変周波数特性増幅器１７ｂは、可変の利得周波数特性を外部から制御可能な差動入出力の増幅器であり、制御された利得周波数特性で差動入力電圧VFp,VFnを増幅して差動電圧VGp，VGnを出力する。この差動入出力の可変利得増幅器１７ｂを用いることにより、差動出力化増幅器Dout（図３８参照）を省略できる。
【０２１３】
このように実施の形態７ｂの√ｆ−ＡＧＣ増幅回路は、オフセット補償付の√ｆ−ＡＧＣ増幅回路であって、その振幅値検出部７ｂに、上記実施の形態７ａの振幅値検出部７ａと同じ構成の振幅値検出用加減算部と、上記実施の形態１ａのオフセット補償部１ａと同じ構成であって上記振幅値検出用加減算部とピークホールド回路PH1，PH2を共用するオフセット補償用加減算部とを設けたものである。
【０２１４】
この実施の形態７ｂの√ｆ−ＡＧＣ増幅回路の周波数特性補償機能は、上記実施の形態７ａと同じであり、オフセット補償機能は上記実施の形態１ａと同じなので、それらの説明を省略する。
【０２１５】
なお、オフセット補償実現のための構成には、従来のオフセット補償実現のための構成または上記実施の形態１ｂ，１ｃ，２，３の構成を同様に適用できる。上記実施の形態３を適用することによって、可変周波数特性増幅器の応答速度を改善できる。
【０２１６】
以上のように実施の形態７ｂによれば、差動出力のオフセットを補償したオフセット補償付の√ｆ−ＡＧＣ増幅回路を実現できる。
【０２１７】
実施の形態８
図４４は本発明の実施の形態８の光送信回路の回路図である。図４４において、図３１または図５９と同じものあるいは相当するものには同じ符号を付してある。実施の形態８の光送信回路は、発光素子（レーザーダイオード）LDと、スイッチング回路CUR-SWと、駆動電流発生回路IP,IBと、発光制御回路１８とを備えている。発光制御回路１８は、モニター受光素子PDMと、前置増幅器と、発光制御部８と、発光制御増幅器とを備える。
【０２１８】
駆動パルス電流発生回路IPは、制御電圧VCに応じて駆動パルス電流Ipを発生させ、または制御電圧VCによらずに駆動パルス電流Ipを発生させる。駆動バイアス電流発生回路Ibは、制御電圧VCによらずに発光素子LDに駆動バイアス電流１ｂを流し、または制御電圧VCに応じて発光素子LDに駆動バイアス電流１ｂを流す。スイッチング回路CUR-SWは、駆動パルス電流Ipを送信データ信号Dに従ってスイッチングし、スイッチングした駆動パルス電流Ipを発光素子LDに流す。
【０２１９】
発光素子LDは、駆動パルス電流Ipおよび駆動バイアス電電流Ibに応じて発光し、光信号を送信する。モニター受光素子PDMは、発光素子LDからのモニター光を受光してモニター電流信号Ipmに変換する。
【０２２０】
前置増幅器は、受光前置増幅器P-Ampと、差動出力化増幅器Doutとによって構成されている。受光前置増幅器P-Ampは、シングル入出力の増幅器であって、モニター電流信号Ipmを電圧VGに変換する。差動出力化増幅器Doutは、電圧VGを差動電圧VGp，VGnに変換する。
【０２２１】
実施の形態８の発光制御部８は、上記実施の形態６ａの振幅値検出部６ａ（図３１参照）と同じものであり、ピークホールド回路PH1，PH2と、差動電圧入力差動電流出力増幅器Gm3，Gm4と、抵抗R3，R4とを備える。
【０２２２】
図４５は発光制御増幅器の具体回路例である。発光制御増幅器は、ピーク値VGpと基準電圧Vrとを比較し、VGp＞Vrであれば駆動パルス電流Ipまたは駆動バイアス電流Ibを減少させ、VGp＜Vrであれば駆動パルス電流Ipまたは駆動バイアス電流Ibを増加させるように発光制御電圧VCを変化させる。
【０２２３】
発光素子LDからのモニター光は、モニター受光素子PDMによって受光されてモニター電流信号Ipmに変換され、このモニター電流Ipmは、前置増幅器によって差動電圧VGn，VGpに変換され、この差動電圧VGn，VGpのピーク値VGnp，VGppがピークホールド回路PH1，PH2から出力される。
【０２２４】
モニター電流Ipmは、発光素子LDからのモニター光による電流に、リーク電流が加算されたものとなっているが、上記実施の形態６ａと同様に、ピーク電圧VGnpとVGppの和の電圧は、前置増幅器から出力された差動電圧VGn，VGpの振幅値、つまり発光素子LDから出力されたモニター光の振幅値に比例した値となる。リーク電流分の電圧の影響は、前置増幅器のオフセット電圧と同様に、補償除去される。
【０２２５】
ピーク電圧VGnpとVGppの和の電圧が基準電圧Vr（Vr1，Vr2）より大きくなると（または小さくなると）、発光制御増幅器は、駆動パルス電流発生回路IPの出力電流Ipまたは駆動バイアス電流発生回路IBの出力電流Ibを減少させるように（または増大させるように）、発光制御電圧VCを変化させる。以上により、発光素子LDの光信号を一定振幅に保持することができる。
【０２２６】
なお、駆動パルス電流Ipまたは駆動バイアス電流Ibの増大をモニターするモニター回路を設ければ、発光素子（レーザーダイオード）LDの劣化を検出することもできる。また、上記実施の形態６ｂ（図３４参照）と同様に、前置増幅器の出力に低域通過フィルタLPFを挿入して不要な高域雑音を除去することにより、発光制御精度がさらに高まる。また、上記実施の形態６ｃ（図３６参照）と同様に、ピークホールド回路PH1，PH2のキャパシタCp1，Cp2の電荷を放電させる抵抗Rp1，Rp2または定電流回路Ip1，Ip２を設けることにより、制御応答速度の改善ができる。
【０２２７】
以上のように実施の形態８によれば、以下の効果がある。
（１）モニター受光素子PDMにリーク電流があったり、差動出力の前置増幅器の出力にオフセット電圧が存在しても、それらをキャンセルして発光素子LDの発光出力振幅を一定に保つ発光制御が実現できる。
（２）上記（１）により、リーク電流のあるモニター受光素子PDMや、オフセット電圧の大きい差動出力の前置増幅器でも、使用が可能になる。
（３）駆動パルス電流発生回路IPの出力電流Ipまたは駆動バイアス電流発生回路IBの出力電流Ibの増大をモニターすることにより、発光素子LDの劣化を的確に検出できる。
（４）簡易な回路、低消費電力な回路となる可能性の高いキャパシタ結合の受光前置増幅器も使用できる。
【０２２８】
実施の形態９（９ａ，９ｂ）
図４６は本発明の実施の形態９のリミット増幅器（またはリミット比較器）を適用するリミット増幅回路の構成図であって、クロック再生回路に設けられたリミット増幅回路である。図４６において、図６１と同じものあるいは相当するものには同じ符号を付してある。図４６のリミット増幅回路１９は、ｍ（ｍは１以上の整数）段に配置されたｍ個のリミット増幅器と、リミット比較器とを備える。それぞれのリミット増幅器は、図６１の差動増幅器Limを含んでおり、リミット比較器は、図６１の比較器Compを含んでいる。
【０２２９】
本発明の実施の形態９のリミット増幅器は、差動電圧VSp，VSnの直流オフセットを補償して差動正相電圧VTpおよび差動逆相電圧VTnを出力するオフセット補償部と、上記オフセット補償された差動電圧VTp，VTnをリミット増幅して差動正相電圧VUpおよび差動逆相電圧VUnを出力する差動増幅器Limとを備えたリミット増幅器であって、上記オフセット補償部が、差動逆相電圧VSnの平均値を検出して逆相平均電圧VSnmを出力する第１の平均値回路Me1と、差動正相電圧VSpの平均値を検出して正相平均電圧VSpmを出力する第２の平均値回路Me2と、上記差動電圧VSp，VSnおよび上記平均電圧VSpm，VSnmを適宜に加減算して、上記差動電圧VSp，VSnの直流オフセットを補償した差動正相電圧VTpおよび差動逆相電圧VTnを出力する加減算部とを備えたものである。
【０２３０】
また、本発明の実施の形態９のリミット比較器は、差動電圧VSp，VSnの直流オフセットを補償して差動正相電圧VTpおよび差動逆相電圧VTnを出力するオフセット補償部と、上記オフセット補償された差動電圧VTp，VTnを比較して論理信号に変換する比較器Compとを備えたリミット比較器であって、上記オフセット補償部が、差動逆相電圧VSnの平均値を検出して逆相平均電圧VSnmを出力する第１の平均値回路Me1と、差動正相電圧VSpの平均値を検出して正相平均電圧VSpmを出力する第２の平均値回路Me2と、上記差動電圧VSp，VSnおよび上記平均電圧VSpm，VSnmを適宜に加減算して、上記差動電圧VSp，VSnの直流オフセットを補償した差動正相電圧VTpおよび差動逆相電圧VTnを出力する加減算部とを備えたものである。
【０２３１】
実施の形態９のリミット増幅器またはリミット比較器のオフセット補償部は、上記従来のオフセット補償部または上記実施の形態１のオフセット補償部において、ピークホールド回路PH1，PH2をそれぞれ平均値回路Me1，Me2に置き換えて構成する。
【０２３２】
この実施の形態９のリミット増幅器またはリミット比較器は、図４６のｍ個のリミット増幅器またはリミット比較器の内の１つ以上に適用される。
【０２３３】
実施の形態９ａ
図４７は本発明の実施の形態９ａのリミット増幅器（またはリミット比較器）の構成図である。図４７において、図４９または図６１と同じものあるいは相当するものには同じ符号を付してある。実施の形態９ａのリミット増幅器（またはリミット比較器）は、アナログ加減算回路によるオフセット補償部９ａと、差動増幅器Lim（または比較器Comp）とを備えている。オフセット補償部９ａは、平均値回路Me1,Me2と、加算回路ADD1，ADD2とを備えている。加算回路ADD1，ADD2は加減算部を構成している。
【０２３４】
この実施の形態９ａのオフセット補償部９ａは、従来のオフセット補償部１０１ａ（図４９参照）において、ピークホールド回路PH1，PH2をそれぞれ平均値回路Me1，Me2に置き換えたものである。
【０２３５】
平均値回路Me1は、差動逆相電圧VSnの平均値を検出して平均値VSnmを出力し、平均値回路Me2は、差動正相電圧VSpの平均値を検出して平均値VSpmを出力する。
【０２３６】
加算回路ADD1は、差動正相電圧VSpと平均値VSnmとを加算してオフセット補償した差動正相電圧VTpを出力する。また、加算回路ADD2は、差動逆相電圧VSnと平均値VSpmとを加算してオフセット補償した差動逆相電圧VTnを出力する。
【０２３７】
差動増幅器Limは、オフセット補償された差動電圧VTp，VTnをリミット増幅して差動正相電圧VUpおよび差動逆相電圧VUnを出力する。また、比較器Compは、オフセット補償された差動電圧VTp，VTnを比較して論理信号QpおよびQnに変換する。
【０２３８】
上記従来のオフセット補償部および上記実施の形態１のオフセット補償部は、振幅は一定であるが”Ｈ”／”Ｌ”の比率が変動する差動入力電圧のオフセットを補償するものであったが、この実施の形態９ａのオフセット補償部９ａは、逆に振幅は常に変動するが”Ｈ”／”Ｌ”の比率は一定（１：１）である差動入力電圧VSp，VSnのオフセットを補償するものである。
【０２３９】
”Ｈ”／”Ｌ”の比率が常に一定（１：１）である差動入力電圧VSp，VSnでは、正相電圧VSpの平均値VSpmと逆相電圧VSnの平均値VSnmの差がオフセット分となり、ピーク値の差がオフセット分になるのではない。従って、ピークホールド回路PH1，PH2を平均値回路Me1，Me2に置き換えることによって、差動入力電圧VSp，VSnのオフセット補償ができる。
【０２４０】
差動増幅器Limの入力が大振幅となり、差動増幅器Limがスイッチング動作になった場合は、出力の“１”／“０”のデューティ比が差動増幅器Limの立上り時間特性と立下り時間特性との差により劣化し、平均値間の差がオフセット量であると言えなくなるが、この場合は、入力そのものの振幅が大きいのでオフセットの影響を無視できる。
【０２４１】
この実施の形態９ａのリミット増幅器またはリミット比較器を適用したリミット増幅回路では、上記従来のリミット増幅回路１０９Ｂ（図６２参照）に示すような帰還を用いないので、出力の“１”／“０”の比率を小振幅入力から大振幅入力まで常に一定（１：１）にすることができる。
【０２４２】
以上のように実施の形態９ａによれば、小振幅入力から大振幅入力まで出力の“１”／“０の比率が常に一定（１：１）となるリミット増幅回路を実現できる。
【０２４３】
実施の形態９ｂ
図４８は本発明の実施の形態９ｂのリミット増幅器（またはリミット比較器）の構成図である。図４８において、図４７または図５と同じものあるいは相当するものには同じ符号を付してある。実施の形態９ｂのリミット増幅器（またはリミット比較器）は、アナログ加減算回路によるオフセット補償部９ｂと、差動増幅器Lim（または比較器Comp）とを備えている。オフセット補償部９ｂは、平均値回路Me1,Me2と、差動電圧入力差動電流出力増幅器Gm1，Gm2と、抵抗R1，R2とを備える。増幅器Gm1，Gm2および抵抗R1，R2は加減算部を構成している。
【０２４４】
この実施の形態９ｂのオフセット補償部９ｂは、上記実施の形態１ａのオフセット補償部１ａ（図５参照）において、ピークホールド回路PH1，PH2をそれぞれ平均値回路Me1，Me2に置き換えたものである。
【０２４５】
以上のように実施の形態９ｂによれば、上記実施の形態９ａと同様に、小振幅入力から大振幅入力まで出力の“１”／“０の比率が常に一定（１：１）となるリミット増幅回路を実現できる。
【０２４６】
この他、オフセット補償部の回路として、図５０から図５５に示す従来の主増幅器のオフセット補償部のピークホールド回路PH1,PH2を平均値回路Me1，Me2に置き換えた回路が適用できる。
【０２４７】
【発明の効果】
以上説明したように、本発明によれば、ＩＣ化に適した回路構成で所望の差動出力を得ることができるという効果がある。
【図面の簡単な説明】
【図１】光受信回路の構成図である。
【図２】図１の前置増幅器の構成図である。
【図３】受光前置増幅器P-Amp3の回路図である。
【図４】差動出力化増幅器Doutの回路図である。
【図５】本発明の実施の形態１ａの主増幅器の構成図である。
【図６】オフセット補償部１ａの回路図である。
【図７】ピークホールド回路PH1，PH1の回路図である。
【図８】差動増幅器Amp1の回路図である。
【図９】本発明の実施の形態１ｂの主増幅器の構成図である。
【図１０】オフセット補償部１ｂの回路図である。
【図１１】本発明の実施の形態１ｃの主増幅器の構成図である。
【図１２】オフセット補償部１ｃの回路図である。
【図１３】本発明の実施の形態２ａの主増幅器の構成図である。
【図１４】本発明の実施の形態２ａの主増幅器においての波形図である。
【図１５】本発明の実施の形態２ｂの主増幅器の構成図である。
【図１６】本発明の実施の形態２ｂ，２ｃの主増幅器においての波形図である。
【図１７】本発明の実施の形態２ｃの主増幅器の構成図である。
【図１８】本発明の実施の形態３ａの主増幅器の構成図である。
【図１９】本発明の実施の形態３ｂの主増幅器の構成図である。
【図２０】本発明の実施の形態４のレベル識別回路の基本構成図である。
【図２１】本発明の実施の形態４ａのレベル識別回路の構成図である。
【図２２】オフセット補償部４ａの回路図である。
【図２３】本発明の実施の形態４ｂのレベル識別回路の構成図である。
【図２４】本発明の実施の形態４ｃのレベル識別回路の構成図である。
【図２５】オフセット補償部４ｃの回路図である。
【図２６】本発明の実施の形態４ｄのレベル識別回路の構成図である。
【図２７】本発明の実施の形態５のレベル識別回路の基本構成図である。
【図２８】本発明の実施の形態５ａのレベル識別回路においてのヒステリシス特性をもった比較部の回路図である。
【図２９】本発明の実施の形態５ｂのレベル識別回路においてのヒステリシス特性をもった比較部の回路図である。
【図３０】本発明の実施の形態５ｃのレベル識別回路においてのヒステリシス特性をもった比較部の回路図である。
【図３１】本発明の実施の形態６ａのＡＧＣ増幅回路の構成図である。
【図３２】利得制御増幅器２６ａの回路図である。
【図３３】振幅値検出部６ａの入力波形図である。
【図３４】本発明の実施の形態６ｂのＡＧＣ増幅回路の構成図である。
【図３５】可変利得増幅器１６ａの回路図である。
【図３６】本発明の実施の形態６ｃのＡＧＣ増幅回路の構成図である。
【図３７】本発明の実施の形態６ｄのＡＧＣ増幅回路の構成図である。
【図３８】本発明の実施の形態７ａの√ｆ−ＡＧＣ増幅回路の構成図である。
【図３９】ＬＶＤＳの概要を示す図である。
【図４０】ＬＶＤＳの伝送可能距離を示す図である。
【図４１】ＡＭＩ符号、ＣＭＩ符号、マンチェスタコードの波形図である。
【図４２】本発明の実施の形態７ｂの√ｆ−ＡＧＣ増幅回路の構成図である。
【図４３】可変周波数特性補償増幅器１７ｂの回路図である。
【図４４】本発明の実施の形態８の光送信回路の回路図である。
【図４５】発光制御増幅器の回路図である。
【図４６】本発明の実施の形態９のリミット増幅器（またはリミット比較器）を適用するリミット増幅回路の構成図である。
【図４７】本発明の実施の形態９ａのリミット増幅器（またはリミット比較器）の構成図である。
【図４８】本発明の実施の形態９ｂのリミット増幅器（またはリミット比較器）の構成図である。
【図４９】特開平０８−８４１６０に記載された従来の主増幅器の構成図である。
【図５０】オフセット補償部１０１ａの回路図である。
【図５１】オフセット補償部１０１ａの回路図である。
【図５２】特開平０９−２８９４９５に記載された従来の主増幅器の構成図である。
【図５３】特開平１０−８４２３１に記載された主増幅器の構成図である。
【図５４】オフセット補償部１０１ｂの回路図である。
【図５５】特開平１０−８４２３１に記載された主増幅器の構成図である。
【図５６】特開平１０−１６３８２８に記載された従来のレベル識別回路の構成図である。
【図５７】従来の自動利得制御増幅回路（ＡＧＣ増幅回路）の構成図である。
【図５８】従来の自動周波数特性補償増幅器（√ｆ−ＡＧＣ増幅回路）の構成図である。
【図５９】従来の光送信回路の構成図である。
【図６０】発光制御回路１１８の回路図である。
【図６１】クロック再生回路に設けられた従来のリミット増幅回路の構成図である。
【図６２】クロック再生回路に設けられた従来のリミット増幅回路の構成図である。
【図６３】図６１のクロック再生回路においての信号波形図である。
【図６４】従来の主増幅器においての波形図である。
【符号の説明】
１ａ，１ｂ，１ｃ，２ａ，２ｂ，２ｃ，３ａ，３ｂ，４ａ，４ｂ，４ｃ，４ｄ，９ａ，９ｂ オフセット補償部、 ６ａ，６ｂ，６ｃ，６ｄ，７ａ，７ｂ 振幅値検出部、 ８ 発光制御部、 １６ａ，１６ｂ，１６ｃ 可変利得増幅器、１７ａ，１７ｂ 可変周波数特性増幅器、 １８ 発光制御回路、 １９ リミット増幅回路、 ２６ａ，２６ｂ 利得制御増幅器、 ２７ａ 等化特性制御増幅器、 PD 受光素子、 P-Amp1，P-Amp2，P-Amp2，P-Amp 受光前置増幅器、 Dout 差動化増幅器、 PH1，PH2 ピークホールド回路、 Gm1，Gm2，Gm3，Gm4 差動電圧入力差動電流出力増幅器、 R1，R2，R3，R4 抵抗、 Amp1 差動増幅器、 Din1，Din2 差動電圧入力シングル電圧出力増幅器、 LPF1，LPF2，LPF3，LPF 低域通過フィルタ、 Rp1，Rp2 抵抗、 Ip1，Ip2 定電流源回路、 Comp1 比較部、 LD 発光素子（レーザーダイオード）、 PDM モニター受光素子、 CUR-SW スイッチ回路、 IP 駆動パルス電流発生回路、 IB駆動バイアス電流発生回路、 Me1，Me2 平均値回路、 ADD1，ADD2 加算回路、 Lim 差動増幅器、 Comp 比較器。
Claims (25)
- 差動逆相電圧VAnのピーク値を検出して逆相ピークホールド電圧VAnpを出力する第１のピークホールド回路PH1と、
差動正相電圧VApのピーク値を検出して正相ピークホールド電圧VAppを出力する第２のピークホールド回路PH2と、
上記差動電圧VAp，VAnおよび上記ピークホールド電圧VApp，VAnpを適宜に加減算して、上記差動電圧VAp，VAnの直流オフセットを補償した差動正相電圧VBpおよび差動逆相電圧VBnを出力する加減算部と
を備えたアナログ加減算回路において、
上記２つのピークホールド回路PH1，PH2の内、少なくとも１つのピークホールド回路の入力に低域通過フィルタを設けた
ことを特徴とするアナログ加減算回路。 - 差動逆相電圧VAnのピーク値を検出して逆相ピークホールド電圧VAnpを出力する第１のピークホールド回路PH1と、
差動正相電圧VApのピーク値を検出して正相ピークホールド電圧VAppを出力する第２のピークホールド回路PH2と、
上記差動電圧VAp，VAnおよび上記ピークホールド電圧VApp，VAnpを適宜に加減算して、上記差動電圧VAp，VAnの直流オフセットを補償した差動正相電圧VBpおよび差動逆相電圧VBnを出力する加減算部と
を備えたアナログ加減算回路において、
上記第１のピークホールド回路PH1のホールドキャパシタCp1にその電荷の放電経路となる抵抗Rp1または定電流源回路Ip1を設けるとともに、
上記第２のピークホールド回路PH2のホールドキャパシタCp2にその電荷の放電経路となる抵抗Rp2または定電流源回路Ip2を設けた
ことを特徴とするアナログ加減算回路。 - 上記加減算部は、
上記差動正相電圧VApを正相入力、上記差動逆相電圧VAnを逆相入力として、差動入力電圧VAp，VAnに応じた差動正相電流Io1pおよび差動逆相電流Io1nを出力する第１の差動電圧入力差動電流出力増幅器Gm1と、
上記逆相ピークホールド電圧VAnpを正相入力、上記正相ピークホールド電圧VAppを逆相入力として、差動入力電圧VAnp，VAppに応じた差動正相電流Io2pおよび差動逆相電流Io2nを出力する第２の差動電圧入力差動電流出力増幅器Gm2と、
上記差動正相電流Io1pと上記差動正相電流Io2pの加算電流を流して正相出力電圧VBpに変換する第１の抵抗R1と、
上記差動逆相電流Io1nと上記差動逆相電流Io2nの加算電流を流して逆相出力電圧VBnに変換する第２の抵抗R2と
を備える
ことを特徴とする請求項２記載のアナログ加減算回路。 - 上記加減算部は、
上記差動正相電圧VApを正相入力、上記正相ピークホールド電圧VAppを逆相入力として、差動入力電圧VAp，VAppに応じた差動正相電流Io1pおよび差動逆相電流Io1nを出力する第１の差動電圧入力差動電流出力増幅器Gm1と、
上記逆相ピークホールド電圧VAnpを正相入力、上記差動逆相電圧VAnを逆相入力として、差動入力電圧VAnp，VAnに応じた差動正相電流Io2pおよび差動逆相電流Io2nを出力する第２の差動電圧入力差動電流出力増幅器Gm2と、
上記差動正相電流Io1pと上記差動正相電流Io2pの加算電流を流して正相電圧VBpに変換する第１の抵抗R1と、
上記差動逆相電流Io1nと上記差動逆相電流Io2nの加算電流を流して逆相電圧VBnに変換する第２の抵抗R2と
を備える
ことを特徴とする請求項２記載のアナログ加減算回路。 - 上記ホールドキャパシタCp1と上記抵抗Rp1または上記定電流源回路Ip1とで構成する放電時定数、および上記ホールドキャパシタCp2と上記抵抗Rp2または上記定電流源回路Ip2とで構成する放電時定数を、上記差動電圧VAp，VAnを出力する回路の直流変動時定数よりも小さく、かつ上記差動電圧VAp，VAnのタイムスロット幅より十分大きい値に設定した
ことを特徴とする請求項２から４までのいずれかに記載のアナログ加減算回路。 - 差動逆相電圧VCnのピーク値を検出して逆相ピークホールド電圧VCnpを出力する第１のピークホールド回路PH1と、
差動正相電圧VCpのピーク値を検出して正相ピークホールド電圧VCppを出力する第２のピークホールド回路PH2と、
上記差動電圧VCp，VCnおよび上記ピークホールド電圧ＶCnp，VCppを適宜に加減算して、上記差動電圧VCp，VCnの直流オフセットを補償した差動正相電圧VEpおよび差動逆相電圧VEnを出力する加減算部と
を備えたアナログ加減算回路において、
上記加減算部は、VCp−VCn≒０のときには、不均等要素をもった差動出力部によって固定オフセットをもった上記差動正相電圧VEp，VEnを発生させる
ことを特徴とするアナログ加減算回路。 - 上記加減算部は、
上記差動正相電圧VCpを正相入力、上記差動逆相電圧VCnを逆相入力として、差動入力電圧VCp，VCnに応じた差動正相電流Io1pおよび差動逆相電流Io1nを出力する第１の差動電圧入力差動電流出力増幅器Gm1と、
上記逆相ピークホールド電圧VCnpを正相入力、上記正相ピークホールド電圧VCppを逆相入力として、差動入力電圧VCnp，VCppに応じた差動正相電流Io2pおよび差動逆相電流Io2nを出力する第２の差動電圧入力差動電流出力増幅器Gm2と、
上記差動正相電流Io1pと上記差動正相電流Io2pの加算電流を流して正相電圧VDpに変換する第１の抵抗R1と、
上記差動逆相電流Io1nと上記差動逆相電流Io2nの加算電流を流して逆相電圧VDnに変換する第２の抵抗R2と、
上記正相電圧VDpを正相入力、上記逆相電圧VDnを逆相入力として、上記差動電圧VEp，VEnを出力するバッファ回路と
を備える
ことを特徴とする請求項６記載のアナログ加減算回路。 - 上記加減算部は、
上記差動正相電圧VCpを正相入力、上記正相ピークホールド電圧VCppを逆相入力として、差動入力電圧VCp，VCppに応じた差動正相電流Io1pおよび差動逆相電流Io1nを出力する第１の差動電圧入力差動電流出力増幅器Gm1と、
上記逆相ピークホールド電圧VCnpを正相入力、上記差動逆相電圧VCnを逆相入力として、差動入力電圧VCnp，VCnに応じた差動正相電流Io2pおよび差動逆相電流Io2nを出力する第２の差動電圧入力差動電流出力増幅器Gm2と、
上記差動正相電流Io1pと上記差動正相電流Io2pの加算電流を流して正相電圧VDpに変換する第１の抵抗R1と、
上記差動逆相電流Io1nと上記差動逆相電流Io2nの加算電流を流して逆相電圧VDnに変換する第２の抵抗R2と、
上記正相電圧VDpを正相入力、上記逆相電圧VDnを逆相入力として、上記差動電圧VEp，VEnを出力するバッファ回路と
を備える
ことを特徴とする請求項６記載のアナログ加減算回路。 - 上記加減算部は、
上記差動正相電圧VCpを正相入力、上記差動逆相電圧VCnを逆相入力として、差動入力電圧VCp，VCnに応じた差動正相電流Io1pおよび差動逆相電流Io1nを出力し、上記差動逆相電流Io1nの出力端子が電源に接続された第１の差動電圧入力差動電流出力増幅器Gm1と、
上記正相ピークホールド電圧VCppを正相入力、上記逆相ピークホールド電圧VCnpを逆相入力として、差動入力電圧VCpp，VCnpに応じた差動正相電流Io2pおよび差動逆相電流Io2nを出力し、上記差動逆相電流Io2nの出力端子が上記電源に接続された第２の差動電圧入力差動電流出力増幅器Gm2と、
上記電源と上記増幅器Gm1の上記差動正相電流Io1pの出力端子との間に設けられ、上記差動正相電流Io1pを流して正相電圧VDpに変換する第１の抵抗R1と、
上記電源と上記増幅器Gm2の上記差動正相電流Io2pの出力端子との間に設けられ、上記差動正相電流Io2pを流して逆相電圧VDnに変換する第２の抵抗R2と、
上記正相電圧VDpを正相入力、上記逆相電圧VDnを逆相入力として、上記差動電圧VEp，VEnを出力するバッファ回路と
を備える
ことを特徴とする請求項６記載のアナログ加減算回路。 - 上記加減算部は、
上記差動正相電圧VCpを正相入力、上記正相ピークホールド電圧VCppを逆相入力として、差動入力電圧VCp，VCppに応じた差動正相電流Io1pおよび差動逆相電流Io1nを出力し、
上記差動逆相電流Io1nの出力端子が電源に接続された第１の差動電圧入力差動電流出力増幅器Gm1と、
上記差動逆相電圧VCnを正相入力、上記逆相ピークホールド電圧VCnpを逆相入力として、差動入力電圧VCnp，VCnに応じた差動正相電流Io2pおよび差動逆相電流Io2nを出力し、
上記差動逆相電流Io2nの出力端子が上記電源に接続された第２の差動電圧入力差動電流出力増幅器Gm2と、
上記電源と上記増幅器Gm1の上記差動正相電流Io1pの出力端子との間に設けられ、上記差動正相電流Io1pを流して正相電圧VDpに変換する第１の抵抗R1と、
上記電源と上記増幅器Gm2の上記差動正相電流Io2pの出力端子との間に設けられ、上記差動正相電流Io2pを流して逆相電圧VDnに変換する第２の抵抗R2と、
上記正相電圧VDpを正相入力、上記逆相電圧VDnを逆相入力として、上記差動電圧VEp，VEnを出力するバッファ回路と
を備える
ことを特徴とする請求項６記載のアナログ加減算回路。 - 上記抵抗R1，R2の抵抗値を異なる値にしたことを特徴とする請求項７から１０までのいずれかに記載のアナログ加減算回路。
- 上記バッファ回路内の差動対をなす素子を不均等にしたことを特徴とする請求項７から１０までのいずれかに記載のアナログ加減算回路。
- 差動逆相信号VGnのピーク値を検出して逆相ピークホールド電圧VGnpを出力する第１のピークホールド回路PH1と、
差動正相信号VGpのピーク値を検出して正相ピークホールド電圧VGppを出力する第２のピークホールド回路PH2と、
上記正相ピークホールド電圧VGppを正相入力、基準電圧Vr1を逆相入力として、差動正相電流Io3pおよび差動逆相電流Io3nを出力する第１の差動電圧入力差動電流出力増幅器Gm3と、
上記逆相ピークホールド電圧VGnpを正相入力、基準電圧Vr2を逆相入力として、差動正相電流Io4pおよび差動逆相電流Io4nを出力する第２の差動電圧入力差動電流出力増幅器Gm4と、
上記差動正相電流Io3pと上記差動正相電流Io4pの加算電流を流して正相出力電圧VHpに変換する第１の抵抗R1と、
上記差動逆相電流Io3nと上記差動逆相電流Io4nの加算電流を流して逆相出力電圧VHnに変換する第２の抵抗R2と
を備えた
ことを特徴とするアナログ加減算回路。 - 上記第１のピークホールド回路PH1のホールドキャパシタCp1にその電荷の放電経路となる抵抗Rp1または定電流源回路Ip1を設けるとともに、
上記第２のピークホールド回路PH2のホールドキャパシタCp2にその電荷の放電経路となる抵抗Rp2または定電流源回路Ip2を設けた
ことを特徴とする請求項１３記載のアナログ加減算回路。 - 上記ホールドキャパシタCp1と上記抵抗Rp1または上記定電流源回路Ip1とで構成する放電時定数、および上記ホールドキャパシタCp2と上記抵抗Rp2または上記定電流源回路Ip2とで構成する放電時定数を、上記差動信号VGp，VGnを出力する回路の直流変動時定数よりも小さく、かつ上記差動信号VGp，VGnのタイムスロット幅より十分大きい値に設定した
ことを特徴とする請求項１４記載のアナログ加減算回路。 - 差動逆相電圧VGnのピーク値を検出して逆相ピークホールド電圧VGnpを出力する第１のピークホールド回路PH1と、
差動正相電圧VGpのピーク値を検出して正相ピークホールド電圧VGppを出力する第２のピークホールド回路PH2と、
上記差動正相電圧VGpを正相入力、上記差動逆相電圧VGnを逆相入力として、差動入力電圧VGp，VGnに応じた差動正相電流Io1pおよび差動逆相電流Io1nを出力する第１の差動電圧入力差動電流出力増幅器Gm1と、
上記逆相ピークホールド電圧VGnpを正相入力、上記正相ピークホールド電圧VGppを逆相入力として、差動入力電圧VGnp，VGppに応じた差動正相電流Io2pおよび差動逆相電流Io2nを出力する第２の差動電圧入力差動電流出力増幅器Gm2と、
上記正相ピークホールド電圧VGppを正相入力、基準電圧Vr1を逆相入力として、差動正相電流Io3pおよび差動逆相電流Io3nを出力する第３の差動電圧入力差動電流出力増幅器Gm3と、
上記逆相ピークホールド電圧VGnpを正相入力、基準電圧Vr2を逆相入力として、差動正相電流Io4pおよび差動逆相電流Io4nを出力する第４の差動電圧入力差動電流出力増幅器Gm4と、
上記差動正相電流Io1pと上記差動正相電流Io2pの加算電流を流して正相出力電圧VJpに変換する第１の抵抗R1と、
上記差動逆相電流Io1nと上記差動逆相電流Io2nの加算電流を流して逆相出力電圧VJnに変換する第２の抵抗R2と、
上記差動正相電流Io3pと上記差動正相電流Io4pの加算電流を流して正相出力電圧VHpに変換する第３の抵抗R3と、
上記差動逆相電流Io3nと上記差動逆相電流Io4nの加算電流を流して逆相出力電圧VHnに変換する第４の抵抗R4と
を備えた
ことを特徴とするアナログ加減算回路。 - 差動電圧VAp，VAnの直流オフセットを補償して差動正相電圧VBpおよび差動逆相電圧VBnを出力するオフセット補償部と、
上記オフセット補償された差動電圧VBp，VBnを増幅して差動正相電圧VCpおよび差動逆相電圧VCnを出力する差動増幅器Amp1と
を備えた主増幅器において、
上記オフセット補償部が、請求項１から５までのいずれかに記載のアナログ加減算回路である
ことを特徴とする主増幅器。 - 差動電圧VCp，VCnの直流オフセットを補償して差動正相電圧VEpおよび差動逆相電圧VEnを出力するオフセット補償部と、
上記オフセット補償された差動電圧VEp，VEnを比較して論理信号に変換する比較部と
を備えたレベル識別回路において、
上記オフセット補償部が、請求項６から１２までのいずれかに記載のアナログ加減算回路である
ことを特徴とするレベル識別回路。 - 光信号を受信して電流信号Ipに変換する受光素子PDと、
上記電流信号Ipを差動正相電圧VApおよび差動正相電圧VAnに変換する前置増幅器と、
ｎ（ｎは１以上の整数）段に配置され、上記差動電圧VAp，VAnを増幅して差動正相電圧VCp(n)および差動正相電圧VCn（n)を出力するｎ個の主増幅器と、
上記差動電圧VCp(n)，VCn(n)を比較して論理信号に変換するレベル識別回路と
を備えた光受信回路において、
上記ｎ個の主増幅器の内の少なくとも１つが、請求項１７記載の主増幅器である
ことを特徴とする光受信回路。 - 光信号を受信して電流信号Ipに変換する受光素子PDと、
上記電流信号Ipを差動正相電圧VApおよび差動正相電圧VAnに変換する前置増幅器と、
ｎ（ｎは１以上の整数）段に配置され、上記差動電圧VAp，VAnを増幅して差動正相電圧VCpおよび差動正相電圧VCnを出力するｎ個の主増幅器と、
上記差動電圧VCp，VCnを比較して論理信号に変換するレベル識別回路と
を備えた光受信回路において、
上記レベル識別回路が、請求項１８記載のレベル識別回路である
ことを特徴とする光受信回路。 - 制御された利得で入力電圧を増幅して差動正相電圧VGpおよび差動逆相電圧VGnを出力する可変利得増幅部と、
上記差動電圧VGp，VGnの振幅を検出してその振幅に応じた差動正相電圧VHpおよび差動逆相電圧VHnを出力する振幅値検出部と、
上記差動電圧VHp，VHnに応じて上記可変利得増幅部の利得を制御する利得制御増幅器と を備え、変動する入力振幅を一定レベル振幅にして出力する自動利得制御増回路であって、
上記振幅値検出部が、請求項１３から１６までのいずれかに記載のアナログ加減算回路である
ことを特徴とする自動利得制御増幅回路。 - 上記可変利得増幅器の出力に低域通過フィルタを設けた
ことを特徴とする請求項２１記載の自動利得制御増幅回路。 - 制御された利得周波数特性で入力電圧を増幅して差動正相電圧VGpおよび差動逆相電圧VGnを出力する可変周波数特性増幅部と、
上記差動電圧VDp，VDnの振幅を検出してその振幅に応じた差動正相電圧VHpおよび差動逆相電圧VHnを出力する振幅値検出部と、
上記差動電圧VHp，VHnに応じて上記可変周波数特性増幅部の利得周波数特性を制御する等化特性制御増幅器と
を備えた自動周波数特性補償増幅回路であって、
上記振幅値検出部が、請求項１３から１６までのいずれかに記載のアナログ加減算回路である
ことを特徴とする自動周波数特性補償増幅回路。 - 光信号を送信する発光素子からのモニター光を受光してモニター電流信号Ipmに変換するモニター受光素子ＰＤＭと、
上記モニター電流信号Ipmを差動正相電圧VGpおよび差動正相電圧VGnに変換する前置増幅器と、
上記差動電圧VGp，VGnの振幅を検出してその振幅に応じた差動正相電圧VHpおよび差動逆相電圧VHnを出力する発光検出部と、
上記差動電圧VHp,VHnに応じて上記発光素子の駆動電流発生回路の出力電流を制御する発光制御増幅器と
を備えた発光制御回路において、
上記発光検出部が、請求項１３から１６までのいずれかに記載のアナログ加減算回路である
ことを特徴とする発光制御回路。 - 駆動電流に応じて発光し、光信号を送信する発光素子と、
上記駆動電流を発生させる駆動電流発生回路と、
上記発光素子からのモニター光に応じて上記駆動電流発生回路の出力電流を制御する発光制御回路と
を備えた光送信回路において、
上記発光制御回路が、請求項２４記載の発光制御回路である
ことを特徴とする光送信回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002066536A JP3737058B2 (ja) | 2002-03-12 | 2002-03-12 | アナログ加減算回路、主増幅器、レベル識別回路、光受信回路、光送信回路、自動利得制御増幅回路、自動周波数特性補償増幅回路、及び発光制御回路 |
| US10/339,457 US7126419B2 (en) | 2002-03-12 | 2003-01-10 | Analog summing and differencing circuit, optical receiving circuit, optical transmitting circuit, automatic gain control amplifier, automatic frequency compensation amplifier, and limiting amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002066536A JP3737058B2 (ja) | 2002-03-12 | 2002-03-12 | アナログ加減算回路、主増幅器、レベル識別回路、光受信回路、光送信回路、自動利得制御増幅回路、自動周波数特性補償増幅回路、及び発光制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003264437A JP2003264437A (ja) | 2003-09-19 |
| JP3737058B2 true JP3737058B2 (ja) | 2006-01-18 |
Family
ID=28034902
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002066536A Expired - Fee Related JP3737058B2 (ja) | 2002-03-12 | 2002-03-12 | アナログ加減算回路、主増幅器、レベル識別回路、光受信回路、光送信回路、自動利得制御増幅回路、自動周波数特性補償増幅回路、及び発光制御回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7126419B2 (ja) |
| JP (1) | JP3737058B2 (ja) |
Families Citing this family (101)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3990966B2 (ja) * | 2002-10-08 | 2007-10-17 | 松下電器産業株式会社 | 差動増幅器 |
| JP4859353B2 (ja) * | 2004-07-08 | 2012-01-25 | 株式会社アドバンテスト | 増幅回路、及び試験装置 |
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| JP6180752B2 (ja) * | 2012-04-27 | 2017-08-16 | エスアイアイ・セミコンダクタ株式会社 | センサ装置 |
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| JP6255700B2 (ja) * | 2013-04-16 | 2018-01-10 | 富士電機株式会社 | 差動増幅器および漏電遮断器 |
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| WO2014210074A1 (en) | 2013-06-25 | 2014-12-31 | Kandou Labs SA | Vector signaling with reduced receiver complexity |
| US9806761B1 (en) | 2014-01-31 | 2017-10-31 | Kandou Labs, S.A. | Methods and systems for reduction of nearest-neighbor crosstalk |
| US9100232B1 (en) | 2014-02-02 | 2015-08-04 | Kandou Labs, S.A. | Method for code evaluation using ISI ratio |
| US9363114B2 (en) | 2014-02-28 | 2016-06-07 | Kandou Labs, S.A. | Clock-embedded vector signaling codes |
| JP6240010B2 (ja) * | 2014-03-24 | 2017-11-29 | 日本電信電話株式会社 | 増幅器 |
| US9509437B2 (en) | 2014-05-13 | 2016-11-29 | Kandou Labs, S.A. | Vector signaling code with improved noise margin |
| JP6032243B2 (ja) * | 2014-05-23 | 2016-11-24 | 横河電機株式会社 | 電流電圧変換回路及び自励発振回路 |
| US9432126B1 (en) * | 2014-06-25 | 2016-08-30 | Rockwell Collins, Inc. | Reconfigurable filter |
| US9112550B1 (en) | 2014-06-25 | 2015-08-18 | Kandou Labs, SA | Multilevel driver for high speed chip-to-chip communications |
| EP3138253A4 (en) | 2014-07-10 | 2018-01-10 | Kandou Labs S.A. | Vector signaling codes with increased signal to noise characteristics |
| US9432082B2 (en) | 2014-07-17 | 2016-08-30 | Kandou Labs, S.A. | Bus reversable orthogonal differential vector signaling codes |
| KR102243423B1 (ko) | 2014-07-21 | 2021-04-22 | 칸도우 랩스 에스에이 | 다분기 데이터 전송 |
| EP3175592B1 (en) | 2014-08-01 | 2021-12-29 | Kandou Labs S.A. | Orthogonal differential vector signaling codes with embedded clock |
| KR101823194B1 (ko) | 2014-10-16 | 2018-01-29 | 삼성전기주식회사 | 칩 전자부품 및 그 제조방법 |
| US9674014B2 (en) | 2014-10-22 | 2017-06-06 | Kandou Labs, S.A. | Method and apparatus for high speed chip-to-chip communications |
| WO2016103845A1 (ja) * | 2014-12-22 | 2016-06-30 | ソニー株式会社 | 信号検出器、電子装置、および、信号検出器の制御方法 |
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2002
- 2002-03-12 JP JP2002066536A patent/JP3737058B2/ja not_active Expired - Fee Related
-
2003
- 2003-01-10 US US10/339,457 patent/US7126419B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20030174023A1 (en) | 2003-09-18 |
| JP2003264437A (ja) | 2003-09-19 |
| US7126419B2 (en) | 2006-10-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041021 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050816 |
|
| A521 | Request for written amendment filed |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20051025 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20051025 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081104 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091104 Year of fee payment: 4 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R350 | Written notification of registration of transfer |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101104 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |