KR100340178B1 - Ｄｆｅ 구조를 갖는 등화기 - Google Patents

Abstract

본 발명은 새로운 MMA 알고리즘을 제안하여 하나의 탭 계수만을 갱신하여 채널 적응이 가능하고, LMS 알고리즘과 연동하도록하여 하드웨어 크기를 감소시키고, DFE 구조를 지원하여 채널 등화 성능을 높이는 DFE 구조를 갖는 등화기를 제공하기 위한 것으로서, 전방 필터와 후방 필터가 병렬로 구성되어 탭 계수를 갱신하여 채널을 적응하는 등화기와, 상기 등화기의 출력을 생성하기 위한 덧셈기와, 상기 덧셈기를 통해 출력된 파형을 실수축과 허수축으로 구별하여 얇게 잘라내고, 그 판정된 신호를 상기 후방 필터에 공급하는 판정기와, 상기 등화기의 출력인 복소수 신호를 입력받아 에러함수를 생성한 후, 상기 전방 필터에 공급하는 에러 함수 생성부(coefficient generator)를 포함하여 구성되는데 있다.

Description

ＤＦＥ 구조를 갖는 등화기{equalizer with Decision Feedback Equalizer structure}

본 발명은 등화기에 관한 것으로, 특히 새로운 MMA(Multi Modules Algorithm)을 사용한 DFE(Decision Feedback Equalizer) 구조를 갖는 등화기에 관한 것이다.

등화기는 유선이나 무선 통신에서 페이딩 채널이나 신호간 간섭(ISI : InterSymbol Interference)을 통해 비트 에러가 발생하여 이상적인 특성에서 벗어난 왜곡된 수신신호를 처리하여 채널의 특성을 보상하므로써 수신측에서의 비트 검출시 발생되는 오류를 감소시킨다.

이와 같은 등화기는 수신단에서 수신되는 신호의 크기와 딜레이 특성을 보상함으로 송신되는 신호의 전력을 증가시키거나 채널 대역폭을 바꾸지 않고도 통신로의 품질을 높일 수 있는 장점을 가진다.

일반적으로 등화기는 추적 모드와 직접 판정(decision-directed) 모드로 동작한다.

추적 모드에서 송신기는 약속된 훈련순열(traning sequence)을 보내고, 등화기는 훈련순열을 받아 탭 계수를 초기화한다.

그리고 등화기의 탭 계수가 수렴되면 등화기는 추적 모드에서 판정 모드로 직접 전환되고, 훈련 수열 대신 판정된 데이터로 채널의 잔존 오류를 보상한다.

그러나 방송 서비스 HDTV, LMDS(Local Multipoint Distribution Service) 그리고 DOCSIS의 하향링 등의 표준안에는 훈련 순열이나 파일럿 채널 없이 채널을 적응할 것을 요구한다.

이러한 표준안을 지원하기 위하여 제안된 것이 블라인드(blind) 적응 알고리즘이다.

블라인드 적응 알고리즘은 전송신호의 통계적인 성질을 이용하여 송신되는 신호의 사전정보 없이 채널 등화를 시작하며, RCA(Reduced Constellation Algorithm), CMA(Constant Modules Algorithm)와 MMA로 구분할 수 있다.

RCA는 송신 신호의 성좌도(Constellation)를 줄여서 채널 적응을 시작하는 블라인드 알고리즘이며, CMA는 성좌도의 원점을 중심으로 하나의 원을 그리고, 원과의 거리를 계산하여 거리를 줄이는 방향으로 탭 계수를 적응시키는 블라인드 알고리즘이다.

그리고 MMA는 성좌도의 실수축과 허수축을 나누어서 독립적으로 적응하도록 하는 블라인드 알고리즘이다.

즉, 상기 MMA를 사용한 등화기는 실수축과 허수축을 두 개의지연선(transversal) 필터를 사용하여 서로 독립적으로 동작하도록 설계되었다.

종래의 기술인 MMA 알고리즘을 사용한 등화기의 일반적인 구성을 도 1에 나타내고 있다.

도 1을 보면, 실수축과 허수축을 갖는 두 개의 필터(20a)(20b)로 구성되어 탭 계수인 C_n과 D_n을 갱신하여 채널을 적응하는 등화기(20)와, 상기 등화기(20)를 통해 입력된 파형을 실수축과 허수축으로 구별하여 얇게 잘라내는 실수/허수판정기(30a)(30b)와, 상기 등화기(20)의 출력(y_n,r,y_n,i)을 입력받아 에러함수{ epsilon }_{n,r}와{ epsilon }_{n,i}를 생성한 후, 등화기(20)내의 두 필터(20a)(20b)에 각각 공급하는 실수/허수 에러 함수 생성부(coefficient generator)(10a)(10b)로 구성된다.

도 2 는 종래 기술에 따른 MMA 알고리즘을 사용한 등화기 필터 구조를 나타낸 도면으로, 도 1에서 보인 두 개의 FIR 필터 중 1개다.

따라서 등화기(20)는 도 2에서 나타낸 필터 두 개를 병렬로 사용하여 구성한다.

도 2를 보면, 필터는 등화기의 입력인 x_n을 지연시키기 위한 다수개의 딜레이부(40)와, 상기 등화기의 입력인 x_n을 켤레 복소수인 { x}`_{n } ^{* } 으로 나타내는 변환부(50)와, 상기 변환부(50)에서 출력되는 { x}`_{n } ^{* } 과 에러 함수 생성부(10a)(10b)에서 생성된 에러 함수({ epsilon }_{n,r},{ epsilon }_{n,i})를 곱하여 탭 계수를 생성하기 위한 복소수 곱셈기(60) 및 누적기(70)와, 탭 계수를 저장하기 위한 레지스터(80)와, 상기 등화기입력인 x_n와 레지스터에 저장된 탭 계수를 각 딜레이부(40)마다 각각 곱하고 누적하여 등화기의 출력인 y_n,r, 또는 y_n,i을 생성하는 곱셈기(90) 및 덧셈기(100)로 구성된다.

이때 두 개의 필터에서 생성된 각각의 필터 출력(y_n,r, y_n,i)은 실수와 허수 신호이기 때문에 레지스터 출력과 딜레이된 입력(x_n)을 곱하는 곱셈기(90)는 복소수 곱셈기가 아니라 실수축 필터는 실수만을, 허수축 필터는 허수만을 생성하는 곱셈기이다.

그리고 도 2에서 굵은 선으로 나타낸 신호는 복소수 신호이며 실선으로 나타낸 신호는 실수 신호이다.

이와 같이 구성된 종래 기술에 따른 MMA 알고리즘을 사용한 등화기의 동작을 설명하면 다음과 같다.

MMA 알고리즘을 사용한 등화기의 구조는 실수축과 허수축을 나누어서 두 개의 FIR 필터가 독립적으로 적응하는 형태이므로, 에러 함수({ epsilon }_{n,r},{ epsilon }_{n,i})는 등화기의 출력(y_n,r,y_n,i)을 입력으로 수학식 1과 같이 실수축과 허수축으로 각각 독립적으로 생성된다.

그리고 수학식 2는 MMA의 탭 계수 갱신 수식을 나타낸다.

상기 수학식 2에서 나타난 { x}`_{n } ^{* } 는 등화기의 입력신호의 켤레 복소수를 나타내며, C_n과 D_n은 각각 실수축과 허수축의 탭 계수를 나타낸다.

그리고 α는 채널 적응 속도를 결정하는 상수(stepsize)이며, α값이 크면 적응 속도가 빨라지나 잔류오류가 크며 등화기가 발산 또는 진동할 가능성이 높아진다.

또한 α값이 작으면 적응 속도는 느려지나 잔류 오류가 작은 장점이 있다.

적응상수 R_M은 수학식 3으로 생성된다.

그리고 적응상수 R_M은 수학식 1에서 나타난 것처럼 등화기 출력의 제곱 값과 적응상수 R_M의 제곱값의 차이로 에러함수를 생성한다.

적응상수 R_M값은 송신되는 신호의 통계적인 특성을 가지고 있으므로 R_M값은 변복조 방식이 정해지면 고정된 값을 가지게 된다.

즉, 64 QAM에서는 R_M 6.01이며, 128 QAM일 때는 R_M 10.25이고, 256 QAM에서는 R_M 14.17이다.

MMA를 좀더 일반화시킨 형태로 GMMA(Generalized MMA)가 있는데, 이는 MMA를 고차 QAM에 적용하면 생성되는 에러 함수가 매우 큰 값을 갖게 되어 에러 함수가 매우 큰 경우 등화기는 발산하거나 진동하게 되는 확률이 높아진다.

이런 경우를 방지하기 위하여 제안된 알고리즘이 GMMA이다.

즉, GMMA는 등화기 출력의 크기를 기준으로 적용되는 상수 R_M의 값을 변화하여 생성되는 에러 함수의 값을 적정 범위 안으로 제한해 주는 알고리즘이다.

이와 같은 GMMA의 에러 함수 생성방식을 도 3에서 나타내고 있으며, 이는 GMMA를 256 QAM에 적용하였을 경우를 나타내고 있다.

이때 적용되는 R_M의 값은 등화기 출력의 절대값에 따라 다음 수학식 4와 같이 변화한다.

즉, 도 3에서 나타낸 것과 같이 등화기의 출력이 ①의 범위에서는 64 QAM 변조방식을 사용한 R_M과 동일한 R_M1이 사용되고, 등화기의 출력이 ②의 범위에 위치하면 R_M2가 사용되며, ③의 범위에서는 R_M3이 적용되어 에러 함수의 크기를 줄여 등화기의 동작을 안정하게 한다.

이와 같이 MMA 알고리즘은 직교 전송 변복조 방식인 QAM과 CAP 방식에 적합하도록 제안된 채널 적응 알고리즘이다.

그러나 이상에서 설명한 종래 기술에 따른 MMA 알고리즘을 사용한 등화기는 실수축과 허수축의 탭 계수(C_n, D_n)를 따로 갱신하기 때문에 레지스터, 곱셈기와 덧셈기의 수가 2배로 소요되는데, 일반적으로 필터구조에서 가장 큰 하드웨어를 차지하는 부분이 곱셈기이다.

그에 따라 종래기술은 하드웨어의 부피가 커지는 문제가 있다.

따라서 본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 새로운 MMA 알고리즘을 제안하여 하나의 탭 계수만을 갱신하여 채널 적응이 가능하고, LMS 알고리즘과 연동하도록하여 하드웨어 크기를 감소시키는데 그 목적이 있다.

본 발명은 DFE 구조를 지원하도록 하므로, 채널 등화 성능을 높이는데 다른 목적이 있다.

도 1 은 종래의 기술에 따른 MMA 알고리즘을 사용한 등화기의 구성도

도 2 는 종래 기술에 따른 MMA 알고리즘을 사용한 등화기 필터 구조를 나타낸 도면

도 3 은 일반적인 256 QAM에 적용한 GMMA을 나타낸 도면

도 4 는 본 발명에 따른 MMA 알고리즘을 사용한 등화기의 구조를 나타낸 도면

도 5 는 본 발명에 따른 DFE 구조를 갖는 등화기의 필터 구조를 나타낸 도면

도 6 은 LMS 알고리즘과 연동하여 에러 함수를 생성하기 위한 도면

도 7 은 MMA과 LMS 알고리즘을 연동한 DFE 구조에 적용한 등화기의 전체 구조를 나타낸 도면

*도면의 주요부분에 대한 부호의 설명

40 : 딜레이부 50 : 변환부

60, 90, 210 : 곱셈기 70 : 누적기

80 : 레지스터 100, 140 : 덧셈기

110 : 등화기 110a : 전방 필터

110b : 후방 필터 120 : 에러 함수 생성부

130 : 판정기 150, 190, 200 : 뺄셈기

160, 170, 180 : 제곱 연산부

240a, 240b, 280 : 멀티플렉서

250 : LMS 에러 함수 생성부 260 : MSE

270 : MMA 및 GMMA 에러함수 생성부

상기와 같은 목적을 달성하기 위한 본 발명에 따른 DFE 구조의 특징은 전방 필터와 후방 필터가 병렬로 구성되어 탭 계수를 갱신하여 채널을 적응하는 등화기와, 상기 등화기의 출력을 생성하기 위한 덧셈기와, 상기 덧셈기를 통해 출력된 파형을 실수축과 허수축으로 구별하여 얇게 잘라내고, 그 판정된 신호를 상기 후방 필터에 공급하는 판정기와, 상기 등화기의 출력인 복소수 신호를 입력받아 에러함수를 생성한 후, 상기 전방 필터에 공급하는 에러 함수 생성부(coefficient generator)를 포함하여 구성되는데 있다.

이때 상기 등화기는 직렬로 연결되어 입력되는 신호를 지연시키는 다수개의 딜레이부와, 상기 입력신호를 켤레 복소수로 변환하는 변환부와, 상기 변환부의 출력값과 에러 함수 생성부에서 생성된 에러 함수를 곱하여 탭 계수를 생성하는 복소수 곱셈기 및 누적기와, 상기 생성된 탭 계수를 저장하는 레지스터와, 상기 다수개의 딜레이부에 의해 지연되면서 생성된 각각의 입력신호와 레지스터에 저장된 탭 계수를 각각 곱하고 누적하여 복소수 신호 y_n을 생성하는 곱셈기 및 덧셈기를 포함하여 구성되는데 그 특징이 있다.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 DFE 구조의 다른 특징은 전방 필터와 후방 필터가 병렬로 구성되어 탭 계수를 갱신하여 채널을 적응하는 등화기와, 상기 등화기의 출력을 생성하기 위한 덧셈기와, 상기 덧셈기를 통해 입력된 파형을 실수축과 허수축으로 구별하여 판정하고, 그 판정된 신호를 상기 후방 필터에 공급하는 판정기와, 상기 등화기의 출력과 판정기의 출력을 이용하여 MMA 및 GMMA 알고리즘의 에러 함수와 LMS 에러 함수를 생성하는 에러함수 생성부를 포함하여 구성되는데 있다.

이때 상기 에러함수 생성부는 상기 등화기의 출력으로 MMA 및 GMMA 알고리즘의 에러 함수를 생성하는 MMA 및 GMMA 에러 함수 생성부와, 상기 등화기의 출력과 판정기의 출력으로 LMS 알고리즘의 에러 함수를 생성하는 LMS 에러 함수 생성부와, 상기 MMA 및 GMMA 에러 함수 생성부와 LMS 에러 함수 생성부에서 생성된 에러 함수 중 어느 하나를 MSE 값에 의해 선택하는 멀티플렉서를 포함하여 구성되는데 그 특징이 있다.

또 상기 에러함수 생성부는 등화기의 출력 값을 허수부와 실수부로 나누어 각각 제곱한 뒤 적응상수 값과의 차를 구하는 제곱/뺄셈 연산부와, 상기 제곱/뺄셈 연산부에 의해 생성된 값과 등화기의 출력 값을 곱하여 MMA 및 GMMA 알고리즘의 에러함수를 생성하는 곱셈기와, 상기 판정기의 출력값과 등화기의 출력값의 차를 이용하여 LMS 알고리즘의 에러함수를 생성하는 뺄셈기와, 상기 뺄셈기에서 생성된 LMS 알고리즘의 에러함수를 제곱하여 생성된 신호에 의해 LMS 알고리즘의 에러함수와 MMA 및 GMMA 알고리즘의 에러함수 중 하나를 선택하는 멀티플렉서를 포함하여 구성되는데 그 특징이 있다.

상기 적응 상수는 등화기의 출력값에 의해 성좌도가 128 이상일 때는 R_M1, R_M2, R_M3값 중에 하나를 선택하는 GMMA 알고리즘이 사용되며, 128 이하 일 때는 고정된 R_M1값만이 적응상수로 사용되는 MMA 알고리즘이 사용되는데 또 다른 특징이 있다.

본 발명의 특징에 따른 작용은 DFE 구조에 적응하기 위하여 전방(feedforward) 필터와 후방(feedback) 필터로 구성된 두 개의 복소수 필터를사용하여 탭 계수를 적응하도록 하였으며, 탭 계수 갱신 수식을 바꾸어서 LMS와 동일하게 탭 계수를 갱신하도록 하였다.

또한 MMA 알고리즘과 DFE 구조를 연동하여 채널적응 능력과 채널 적응 속도를 향상시키며, 곱셈기의 숫자와 크기를 줄여 하드웨어를 줄인 등화기를 제안하였다.

이때 DFE 구조와 연동하는 이유는 DFE 구조에서 에러발생률이 충분히 작다면 판정된 심볼에는 잡음성분이 들어 있지 않으므로 탭수를 가지는 지연선(transversal) 필터보다 채널 적응 후에 작은 MSE(Mean Square Error) 값을 가지며, 그에 따라 빠른 채널 적응 속도를 가지기 때문이다.

본 발명의 다른 목적, 특성 및 잇점들은 첨부한 도면을 참조한 실시 예들의 상세한 설명을 통해 명백해질 것이다.

본 발명에 따른 MMA 알고리즘의 에러함수와 탭 계수 갱신 수식은 수학식 5와 수학식 6과 같다.

=

상기 수학식 5에서 계산된 에러 함수는 LMS 알고리즘 에러 함수와 MMA 알고리즘 에러 함수를 동시에 생성하고, MSE(Mean Square Error) 값을 기준으로 두 개의 에러 함수 중 하나를 선택하도록 한다.

그리고 상기 수학식 6에서 계산된 탭 계수 갱신 수식은 LMS 알고리즘의 탭 계수 갱신 수식과 동일하다.

실제로 수학식 5에서 나타낸 에러함수를 생성할 때까지는 허수축과 실수축이 독립식으로 동작하지만, 필터 내에서는 하나의 복소수 신호로 간주되어 탭 계수를 생성하게 된다.

그리고 수학식 6에 나타낸 탭 계수 갱신 수식은 DFE 구조에 적용하면 수학식 7과 같이 표현된다.

상기 수학식 7에서 { W}`_{n } ^{f } 와 { W}`_{n } ^{b } 는 각각 전방(feedforward) 필터와 후방(feedback) 필터의 탭 계수를 나타낸다.

기존의 MMA 알고리즘과 비교해 보면 갱신되는 탭 계수의 수는 같지만 { W}`_{n } ^{b } 탭 계수는 DFE 구조에 적용하여 추가된 탭 계수이며, 본 발명에 따른 MMA 알고리즘은 탭 계수 갱신 수식을 변화하여 하나의 탭 계수( { W}`_{n } ^{f } )단으로 채널을 적응할 수 있다.

따라서 등화기의 출력 y_n은 다음 수학식 8과 같이 정의된다.

여기서 M과 N은 각 필터의 탭수를 나타낸다.

본 발명에 따른 DFE 구조를 갖는 등화기의 바람직한 실시 예에 대하여 첨부한 도면을 참조하여 설명하면 다음과 같다.

도 4 는 본 발명에 따른 MMA 알고리즘을 사용한 등화기의 구조를 나타낸 도면이다.

도 4를 보면 전방 필터와 후방 필터를 갖는 두 개의 필터(110a)(110b)가 병렬로 구성되어 탭 계수인 { W}`_{n } ^{b } 과 { W}`_{n } ^{f } 을 갱신하여 채널을 적응하는 등화기(110)와, 상기 등화기(110)의 출력을 생성하기 위한 덧셈기(140)와, 상기 덧셈기(140)를 통해 출력된 파형을 실수축과 허수축으로 구별하여 얇게 잘라내고, 그 판정된 신호를 등화기(110) 내의 후방 필터(110b)에 공급하는 판정기(130)와, 상기 등화기(110)의 출력인 복소수 신호(y_n)를 입력받아 에러함수{ epsilon }_{n}를 생성한 후, 등화기(110) 내의 전방 필터(110a)에 공급하는 에러 함수 생성부(coefficient generator)(120)로 구성된다.

도 4를 보면 등화기(110)가 종래와 같은 수의 필터가 사용되었지만, 종래에는 채널 적응을 위하여 실수축과 허수축의 두 개의 필터가 필요한 반면, 본 발명에 따른 등화기(110)는 한 개의 필터로도 채널 적응이 가능하다.

그런데 도 4에서 두 개의 필터로 나타낸 것은 DFE 구조를 적용한 형태로 등화기 입력신호가 입력되는 전방(feedforward) 필터(110a)와 판정기를 통해 판정된 신호가 다시 궤환되어 입력되는 후방(feedback) 필터(110b)가 필요하기 때문이다.

도 5 는 본 발명에 따른 DFE 구조를 갖는 등화기의 필터 구조를 나타낸 도면이다.

도 5를 보면, 등화기(110)의 입력인 x_n을 지연시키기 위한 다수개의 딜레이부(40)와, 상기 등화기(110)의 입력인 x_n을 켤레 복소수인 { x}`_{n } ^{* } 으로 나타내는 변환부(50)와, 상기 변환부(50)에서 출력되는 { x}`_{n } ^{* } 과 에러 함수 생성부(120)에서 생성된 에러 함수({ epsilon }_{n})를 곱하여 탭 계수를 생성하기 위한 복소수 곱셈기(60) 및 누적기(70)와, 상기 생성된 탭 계수를 저장하기 위한 레지스터(80)와, 상기 등화기 입력인 x_n와 레지스터에 저장된 탭 계수를 각 딜레이부(40)마다 각각 곱하고 누적하여 등화기의 출력인 복소수 신호 y_n을 생성하는 곱셈기(90) 및 덧셈기(100)로 구성된다.

도 2에서 나타낸 종래의 필터 구조와 비슷하나 종래는 필터 두 개가 사용되어야 채널 적용이 가능하고 필터의 출력이 실수 신호 및 허수 신호 형태(y_n,r또는 y_n,i)로 출력된다.

그러나 본 발명에 따른 필터구조는 하나의 필터로 채널 적응이 가능하며 필터의 출력은 복소수 신호(y_n)인 점이 다르다.

그리고 본 발명에 따른 MMA 알고리즘은 LMS 알고리즘과 탭 계수 갱신 수식이동일하므로 추가의 제어로직 없이 연동이 가능하다.

도 6 은 LMS 알고리즘과 연동하여 에러 함수를 생성하기 위한 도면으로, 본 발명에 따른 MMA, GMMA 그리고 LMS 알고리즘을 사용한 에러 함수 생성 블록도를 나타내고 있다.

이때 변복조 방식의 성좌도가 128개 이상일 때는 두 개의 멀티플렉서(240a,240b)를 사용하여 등화기 출력값에 따라 적응 상수인 R_M값을 선택함으로서, 등화기가 안정적으로 동작하도록 에러 함수의 값을 일정한 범위 안으로 제한해 준다.

도 6을 참조하여 설명하면, MMA 알고리즘의 에러 함수를 생성하기 위해서는 등화기의 출력 값 y_n만으로 생성된다.

즉, 등화기의 출력 값 y_n을 허수부와 실수부로 나누어(점선으로 표시) 각각 제 2 제곱 연산부(170)(180)를 통해 제곱한 뒤 적응상수 R_M값과의 차를 구한다.

그리고 제 2 뺄셈기(190)와 제 3 뺄셈기(200)에 의해 생성된 차와, 제 1 곱셈기(210)와 제 2 곱셈기(220)에 의해 y_n과의 곱으로 생성된 값이 MMA 및 GMMA 알고리즘의 에러함수가 된다.

이때 성좌도가 128 이상일 때는 y_n값에 의하여 R_M1, R_M2, R_M3값 중에 하나를 선택하는 GMMA 알고리즘이 사용되며, 128 이하 일 때는 고정된 R_M1값만이 적응상수로 사용된다.

또한 LMS 알고리즘의 에러함수는 제 1 뺄셈기(150)를 이용하여 판정기의 출력 d_n에서 등화기의 출력 yn의 값을 빼서 생성한다.

그리고 LMS 알고리즘의 에러함수를 제 1 제곱 연산부(160)를 이용하여 제곱한 MSE 값을 제어신호로 LMS 알고리즘의 에러함수와 MMA 및 GMMA 알고리즘의 에러함수를 멀티플렉서(280)를 통해 선택한다.

이때 제곱 연산부(square logic)에 곱셈기 대신 제곱기를 사용하여서 하드웨어의 크기를 감소시키고, 또한 고속 동작이 가능하도록 하였다.

따라서 채널 적응을 처음 시작하거나 채널 상태가 악화될 때는 MMA 알고리즘의 에러 함수를 선택하여 채널 적응에 성공하며, 채널 적응 성공하여 MMA 값이 채널 적응에 성공했다고 간주할 정도로 낮아지면 LMS 알고리즘의 에러 함수를 선택하여 채널의 잔류 오류를 보상한다.

도 7 은 MMA과 LMS 알고리즘을 연동한 DFE 구조에 적용한 등화기의 전체 구조를 나타낸 도면이다.

도 7을 보면, 전방 필터(110a)와 후방 필터(110b)를 갖는 두 개의 필터가 병렬로 구성되어 탭 계수인 { W}`_{n } ^{b } 과 { W}`_{n } ^{f } 을 갱신하여 채널을 적응하는 등화기(110)와, 상기 등화기(110)의 출력을 생성하기 위한 덧셈기(140)와, 상기 덧셈기(140)를 통해 입력된 파형을 실수축과 허수축으로 구별하여 판정하고, 그 판정된 신호를 등화기(110) 내의 후방 필터(110b)에 공급하는 판정기(130)와, 상기 등화기(110)의 출력으로 MMA 및 GMMA 알고리즘의 에러 함수를생성하는 MMA 및 GMMA 에러 함수 생성부(270)와, 상기 등화기(110)의 출력과 판정기(130)의 출력으로 LMS 알고리즘의 에러 함수를 생성하는 LMS 에러 함수 생성부(250)와, 상기 MMA 및 GMMA 에러 함수 생성부(270)와 LMS 에러 함수 생성부(250)에서 생성된 에러 함수 중 어느 하나를 MSE 값에 의해 선택하는 멀티플렉서(280)로 구성된다.

이와 같이 구성된 MMA과 LMS 알고리즘을 연동한 DFE 구조에 적용한 등화기의 동작을 도 7을 참조하여 상세히 설명하면 다음과 같다.

먼저, 전방 필터(110a)와 후방 필터(110b)의 합으로 생성된 y_n값으로 MMA 및 GMMA 에러 함수를 생성하고, y_n값과 판정기(130)의 출력으로 LMS 에러함수를 생성한다.

이때 LMS 에러함수의 제곱이 MSE 값이 되며, 상기 MSE 값에 의하여 MMA 및 GMMA 에러함수와 LMS 에러함수 중 하나를 멀티플렉서(280)로 선택한다.

그리고 선택된 에러함수는 전방 필터(110a)와 후방 필터(110b)로 공급되며, 필터 구조에 의하여 에러함수와 딜레이된 필터 입력 값에 의하여 탭 계수가 생성된다.

이때, 상기 DFE 구조에서 후방(feedback) 필터는 이전의 판정된 신호에 의해 생긴 현재 심볼의 ISI를 제거하기 위해 사용되며, 전방(feedforward) 필터는 판정되기 이전의 신호에 의한 현재 심볼의 ISI를 제거하기 위해 사용된다.

이와 같이 생성된 탭 계수와 필터 입력 값의 곱에 의해 필터의 출력값을 생성한다.

그리고 도 6이 도면 부호 300을 간략화한 것이다.

이와 같이 본 발명은 LMS 알고리즘과 탭 계수 갱신 수식이 동일하므로 추가의 제어로직이 필요 없이 구성 가능하다.

이상에서 설명한 바와 같은 본 발명에 따른 DFE 구조의 등화기는 다음과 같은 효과가 있다.

첫째, 탭 계수 갱신 수식을 변형하여 LMS 알고리즘의 탭 계수 갱신 수식과 동일한 하나의 수식으로 생성하므로, LMS 알고리즘과 연동하기 쉬우며, 탭 계수를 하나만을 갱신하므로 탭 계수를 계산하기 위한 곱셈기와 덧셈기의 수를 50%를 줄일 수 있고, 탭 계수를 저장하기 위한 레지스터의 수를 50%가 줄일 수 있다.

둘째, DFE 구조에 사용하여 판정된 신호를 다시 피드백시켜 현재 입력되는 신호의 상호 신호간 간섭을 제거하므로 채널 적응 성능을 높일 수 있다.

셋째, 판정된 신호(d_n)는 입력되는 신호(x_n)보다 비트 폭이 작으므로 사용되는 곱셈기의 하드웨어를 줄일 수 있다. 즉, 곱셈기의 하드웨어 크기는 입력 비트 폭이로 줄어들면로 줄어듦으로 전체 곱셈기의 크기를 줄일 수 있다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 이탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.

따라서, 본 발명의 기술적 범위는 실시 예에 기재된 내용으로 한정되는 것이아니라 특허 청구의 범위에 의하여 정해져야 한다.

Claims (9)

1. 전방 필터와 후방 필터가 병렬로 구성되어 탭 계수를 갱신하여 채널을 적응하는 등화기와,

   상기 등화기의 출력을 생성하기 위한 덧셈기와,

   상기 덧셈기를 통해 출력된 파형을 실수축과 허수축으로 구별하여 얇게 잘라내고, 그 판정된 신호를 상기 후방 필터에 공급하는 판정기와,

   상기 등화기의 출력인 복소수 신호를 입력받아 에러함수를 생성한 후, 상기 전방 필터에 공급하는 에러 함수 생성부(coefficient generator)를 포함하여 구성되는 것을 특징으로 하는 DFE 구조를 갖는 등화기.
2. 제 1 항에 있어서, 상기 등화기는

   직렬로 연결되어 입력되는 신호를 지연시키는 다수개의 딜레이부와,

   상기 입력신호를 켤레 복소수로 변환하는 변환부와,

   상기 변환부의 출력값과 에러 함수 생성부에서 생성된 에러 함수를 곱하여 탭 계수를 생성하는 복소수 곱셈기 및 누적기와,

   상기 생성된 탭 계수를 저장하는 레지스터와,

   상기 다수개의 딜레이부에 의해 지연되면서 생성된 각각의 입력신호와 레지스터에 저장된 탭 계수를 각각 곱하고 누적하여 복소수 신호 y_n을 생성하는 곱셈기및 덧셈기를 포함하여 구성되는 것을 특징으로 하는 DFE 구조를 갖는 등화기.
3. 제 1 항에 있어서,

   상기 탭 개수 갱신은 수학식

   =

   에 의해 갱신되는 것을 특징으로 하는 DFE 구조를 갖는 등화기.
4. 제 1 항에 있어서,

   상기 에러함수의 생성은 수학식

   에 의해 생성되는 것을 특징으로 하는 DFE 구조를 갖는 등화기.
5. 전방 필터와 후방 필터가 병렬로 구성되어 탭 계수를 갱신하여 채널을 적응하는 등화기와,

   상기 등화기의 출력을 생성하기 위한 덧셈기와,

   상기 덧셈기를 통해 입력된 파형을 실수축과 허수축으로 구별하여 판정하고, 그 판정된 신호를 상기 후방 필터에 공급하는 판정기와,

   상기 등화기의 출력과 판정기의 출력을 이용하여 MMA 및 GMMA 알고리즘의 에러 함수와 LMS 에러 함수를 생성하는 에러함수 생성부를 포함하여 구성되는 것을 특징으로 하는 DFE 구조를 갖는 등화기.
6. 제 5 항에 있어서, 상기 에러함수 생성부는

   상기 등화기의 출력으로 MMA 및 GMMA 알고리즘의 에러 함수를 생성하는 MMA 및 GMMA 에러 함수 생성부와,

   상기 등화기의 출력과 판정기의 출력으로 LMS 알고리즘의 에러 함수를 생성하는 LMS 에러 함수 생성부와,

   상기 MMA 및 GMMA 에러 함수 생성부와 LMS 에러 함수 생성부에서 생성된 에러 함수 중 어느 하나를 MSE 값에 의해 선택하는 멀티플렉서를 포함하여 구성되는 것을 특징으로 하는 DEF 구조를 갖는 등화기.
7. 제 5 항에 있어서, 상기 에러함수 생성부는

   등화기의 출력값을 허수부와 실수부로 나누어 각각 제곱한 뒤 적응상수 값과의 차를 구하는 제곱/뺄셈 연산부와,

   상기 제곱/뺄셈 연산부에 의해 생성된 값과 등화기의 출력값을 곱하여 MMA 및 GMMA 알고리즘의 에러함수를 생성하는 곱셈기와,

   상기 판정기의 출력값과 등화기의 출력값의 차를 이용하여 LMS 알고리즘의 에러함수를 생성하는 뺄셈기와,

   상기 뺄셈기에서 생성된 LMS 알고리즘의 에러함수를 제곱하여 생성된 신호에의해 LMS 알고리즘의 에러함수와 MMA 및 GMMA 알고리즘의 에러함수 중 하나를 선택하는 멀티플렉서를 포함하여 구성되는 것을 특징으로 하는 DFE 구조를 갖는 등화기.
8. 제 7 항에 있어서,

   상기 적응 상수는 등화기의 출력값에 의해 성좌도가 128 이상일 때는 R_M1, R_M2, R_M3값 중에 하나를 선택하는 GMMA 알고리즘이 사용되며, 128 이하 일 때는 고정된 R_M1값만이 적응상수로 사용되는 MMA 알고리즘이 사용되는 것을 특징으로 하는 DFE 구조를 갖는 등화기.
9. 제 5 항에 있어서,

   상기 탭 개수 갱신은 수학식

   (전방 필터)

   (후방 필터)

   에 의해 갱신되는 것을 특징으로 하는 DFE 구조를 갖는 등화기.